CN1255817C - 包含存储器宏的半导体集成电路 - Google Patents

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Abstract

提供一种半导体集成电路，通过在多个SRAM宏中共享冗余存储器宏来提高面积效率和补救效率。多个存储器宏1A1、1A2分别具有连接于字线WL1-WL32和位线上的存储单元阵列1A-3、和将存储单元阵列的故障位线置换成相邻的正常位线和冗余位线BLA65并将故障信息输出给冗余信号线RA的冗余电路，冗余存储器宏2A具有连接于冗余字线和冗余位线上的冗余存储单元阵列；和接受冗余信号线的故障信息后，将对应于应补救存储器宏的字线连接到冗余字线上，并将对应于正常存储器宏的字线从冗余字线上断开的第一字线连接电路。

Description

包含存储器宏的半导体集成电路
技术领域
本发明涉及一种搭载了存储器宏(memory macro)的半导体集成电路，尤其是涉及一种在半导体集成电路上搭载多个存储器宏的情况下，通过在多个存储器宏中共享补救用存储器宏，提高半导体集成电路的合格率，另外削减熔丝部面积的技术。
背景技术
近年来，盛行在系统LSI等半导体集成电路上宏单元化并混载存储器。在混载存储器宏的情况下，为了提高系统LSI的制造合格率，在存储器宏的内部事先保持冗余补救用存储单元，在探针检查时补救制造阶段中的故障。
在存储器宏内部保持冗余补救用存储单元并进行冗余补救时，面积效率差，并且，实际上存在多个补救中不使用的冗余补救单元，补救效率也差。另外，冗余补救用的熔丝部妨碍布线，导致布线复杂化。在将冗余补救导入搭载多个的SRAM宏中的情况下，上述问题显著呈现。因此，存在每个晶片的产出数减少后制造成本变高的问题。
发明内容
本发明是鉴于上述问题提出的，其目的在于提供一种通过在多个SRAM宏中共享冗余存储器宏，提高面积效率和补救效率，并且通过还共享冗余熔丝，削减熔丝部面积的半导体集成电路。
为了达到上述目的，根据本发明的第一半导体集成电路是具有多个存储器宏和补救多个存储器宏用的冗余存储器宏的半导体集成电路，其特征在于：多个存储器宏分别具备：连接于字线(WL1-WL32)和第2位线(BLA1-BLA64)上的存储单元阵列；和具有在上述第2位线以及冗余位线与位线之间设置的晶体管，以及控制上述晶体管的接通、断开的熔丝，通过上述熔丝的切断，由相邻的正常位线和冗余位线置换将存储单元阵列的故障位线(BLA65)、并将故障信息输出给冗余信号线(RA)的冗余电路，冗余存储器宏具备连接于冗余字线(WLA1-WLA32)和冗余位线(BLA65)上的冗余存储单元阵列；在上述多个存储器宏之中的第1存储器宏和上述冗余存储单元阵列之间设置，根据输出到上述第1存储器宏的上述冗余信号线的上述故障信息，将上述第1存储器宏的字线连接到上述冗余字线的第1开关晶体管；和在上述多个存储器宏之中的第2存储器宏和上述冗余存储单元阵列之间设置，根据输出到上述第2存储器宏的上述冗余信号线的上述故障信息，将上述第2存储器宏的字线连接到上述冗余字线的第2开关晶体管。
根据该结构，因为可分别将冗余字线和冗余位线完全从正常的存储器宏的字线和位线上断开，所以无论多个存储器宏中的字线或位线动作是否相同，都可在多个存储器宏中共享并使用冗余存储器宏。因此，可提高面积效率和补救效率。
为了达到上述目的，根据本发明的第二半导体集成电路是具有多个存储器宏和补救多个存储器宏用的冗余存储器宏的半导体集成电路，其特征在于：多个存储器宏分别具备：连接于字线(WL1-WL32)和位线(BLA1-BLA64)上的存储单元阵列；和具有将存储单元阵列的故障位线置换为相邻的正常位线和冗余位线(BLA0)的装置(熔丝、晶体管、倒相器)、并将故障信息输出给冗余信号线(RA)的第二冗余电路，冗余存储器宏具备连接于冗余字线(WLA1-WLA32)和上述冗余位线(BLA0)上的冗余存储单元阵列；和根据冗余信号线的故障信息，将对应于应补救存储器宏的字线信号经门电路(NAND电路)进行时间调整后传送到冗余字线，并利用门电路(NAND电路)来阻止对应于正常寄存器宏的字线信号的第二字线连接电路。
根据该结构，除第一半导体集成电路的优点外，能够通过冗余存储器宏的第二字线连接电路来消除开关晶体管对于对应于应补救的存储器宏的冗余信号的开/关时间所引起的字线和冗余字线的连接延迟，另外，可进行传送到冗余字线上的字线信号的动作时间调整(波形的整形等)。
为了达到上述目的，根据本发明的第三半导体集成电路是具有多个存储器宏和补救多个存储器宏用的冗余存储器宏的半导体集成电路，其特征在于：多个存储器宏分别具备：连接于字线(WL1-WL32)和位线(BLA1-BLA64)上的存储单元阵列；在存储单元阵列中具有每一个被连接到规定数量位线上的多个列译码器，根据从外部输入的地址信号生成的内部列地址线(CADR)的信号，在规定数量的位线中选择特定的位线，并将输入输出数据与选择了的位线对应起来的列译码器部；和具有根据写入信号线(IR)的状态将输入数据作为输入输出数据或根据读出信号线(OR)的状态将输出数据作为输入输出数据，与列译码器部相结合，同时，将对应于存储单元阵列的故障位线的输入输出数据线置换成相邻的输入输出数据线和冗余输入输出数据线的装置(熔丝、晶体管、倒相器)，并将故障信息输出给冗余信号线(RA)的第三冗余/输入输出电路，冗余存储器宏具备：连接于冗余字线(WLA1-WLA32)和规定数量的冗余位线(BLA65-BLA68)上的冗余存储单元阵列；根据冗余列地址线(COLRA、COLRB)的信号，在规定数量的冗余位线中选择特定的冗余位线，并根据冗余写入信号线(WRR)和冗余读出信号线(RER)的状态，将冗余输入输出数据线的输入或输出数据与选择了的冗余位线对应起来的列译码器；接受冗余信号线的故障信息后，将对应于应补救存储器宏的内部列地址线、写入信号线和读出信号线分别连接于冗余列地址线、冗余写入信号线和冗余读出信号线上、将对应于正常存储器宏的内部列地址线、写入信号线和读出信号线分别从冗余列地址线、冗余写入信号线和冗余读出信号线上断开的命令连接电路；和接受冗余信号线的故障信息，将对应于应补救存储器宏的字线连接到冗余字线上，并将对应于正常存储器宏的字线从冗余字线上断开的第一字线连接电路。
根据该结构，由于可将冗余字线、冗余位线、以及冗余列地址线、冗余写入信号线、冗余读出信号线、冗余输入输出数据线分别从正常的存储器宏字线、位线、内部列地址线、写入信号线、读出信号线、输入输出数据线上完全断开，所以即使在字线、位线以外信号的动作时间不同，也可在多个存储器宏中共享、使用冗余存储器宏。因此，可提高面积效率和补救效率。
为了达到上述目的，根据本发明的第四半导体集成电路是具有多个存储器宏和补救多个存储器宏用的冗余存储器宏的半导体集成电路，其特征在于：多个存储器宏分别具备：连接于字线(WL1-WL32)和位线(BLA1-BLA64)上的存储单元阵列；和具有将存储单元阵列的故障位线置换为相邻的正常位线和冗余位线(BLA0)的装置(熔丝、晶体管、倒相器)、并将故障信息输出给冗余信号线(RA)的第二冗余电路，冗余存储器宏具备连接于冗余字线(WLA1-WLA32)和冗余位线(BLA0)上的冗余存储单元阵列；根据冗余低位地址线的信号，选择特定冗余字线的低位译码器；接受冗余地址信号和冗余命令信号，生成冗余低位地址线信号的外围电路；和根据冗余信号线的故障信息，将对应于应补救存储器宏的来自外部的地址信号和命令信号经门电路(NAND电路)进行时间调整后输出到外围电路，并利用门电路(NAND电路)来阻止对应于正常寄存器宏的来自外部的地址信号和命令信号的外部信号线连接电路。
根据该结构，可削减应连接的布线(字线)数量，并且，由于可由冗余存储器宏单独控制冗余字线和冗余位线，所以无论字线或位线的动作是否相同，都可在多个存储器宏中共享、使用冗余存储器宏。因此，可提高补救效率。另外，能够通过冗余存储器宏的外部信号连接电路来消除开关晶体管对于对应于应补救的存储器宏的冗余信号的开/关时间所引起的字线和冗余字线的连接延迟，另外，可进行传送到冗余字线的字线信号的动作时间调整(波形的整形等)。
在第一至第四半导体集成电路中，其特征在于：多个存储器宏各自的动作时间不同。
另外，在第一至第四半导体集成电路中，多个存储器宏分别混合存在同步式存储器宏和非同步式存储器宏来形成。
另外，在第一至第四半导体集成电路中，多个存储器宏分别具备连接字线、接受从外部输入的地址信号生成的内部低位地址信号、选择任一条字线的低位译码器。另外，在第一至第四半导体集成电路中，冗余存储器宏补救多个存储器宏中的任一个或同时补救多个存储器宏中的几个。在第一至第三半导体集成电路中，最好多个存储器宏各自的字线数量不同，冗余存储器宏不使用的字线固定在接地电位上。从而，即使字线数量不同，也可在多个存储器宏中共享、使用冗余存储器宏。
另外，在第一至第三半导体集成电路中，最好多个存储器宏各自的字线数量不同，冗余存储器宏不使用的字线固定在接地电位上，冗余存储器宏具备冗余位线连接电路，根据冗余信号线的故障信息，分割冗余存储器宏的字线、分别连接或断开分配了的连接在几个存储器宏上的冗余位线，同时补救几个存储器宏。
根据该结构，即使字线数量不同，也可在多个存储器宏中共享、使用冗余存储器宏，可补救多个存储器宏中的一个或多个。
在第一至第四半导体集成电路中，最好多个存储器宏各自的冗余单位位线数量不同，冗余存储器宏具备与多个存储器宏中冗余单位的位线数量最大的存储器宏相同的冗余位线数量，对应于存储器宏来变更应连接的冗余位线的数量。
根据该结构，即使应冗余的位线数量不同，也可在多个存储器宏中共享、使用冗余存储器宏，可补救多个存储器宏中的一个。
在第一至第三半导体集成电路中，最好冗余存储器宏具备第二字线连接电路，根据冗余信号线的故障信息，断开或连接冗余字线，分割或统一冗余存储单元阵列，补救连接的所有存储器宏。
根据该结构，可分割冗余字线，无论字线或位线的动作是否相同，都可在多个存储器宏中共享、使用冗余存储器宏，补救多个存储器宏中的任一个。
为了达到上述目的，根据本发明的第五半导体集成电路是具有多个存储器宏和补救多个存储器宏之一用的冗余存储器宏的半导体集成电路，其特征在于：多个存储器宏分别具备：连接于字线(WL1-WL32)和位线(BLA1-BLA64)上的存储单元阵列；和根据来自冗余存储器宏的冗余控制信号(SA1-SA64、SB1-SB64)，将存储单元阵列的故障位线切换成相邻的正常位线和冗余位线(BLA65)，将故障信息输出给冗余信号线(RA)的第四冗余电路，冗余存储器宏具备：连接于冗余字线(WLA1-WLA32)和冗余位线(BLA)上的冗余存储单元阵列；接受冗余信号线的故障信息，将对应于应补救存储器宏的字线连接到冗余字线上，并将对应于正常存储器宏的字线从冗余字线上断开的第一字线连接电路；和冗余控制电路，具有对应于多个存储器宏的数量设置，对应于故障存储器宏而被切断的第一熔丝(宏选择熔丝)和对应于故障存储器宏的故障位线而被切断的第二熔丝(冗余熔丝)，将第一和第二熔丝的切断信息作为冗余控制信号输出。
根据该结构，除第一半导体集成电路的优点外，还可在多个存储器宏中共享、使用冗余补救用的熔丝。从而削减了熔丝，可提高面积效率。
为了达到上述目的，根据本发明的第六半导体集成电路是具有多个存储器宏和补救多个存储器宏之一用的冗余存储器宏的半导体集成电路，其特征在于：多个存储器宏分别具备：连接在字线(WL1-WL32)和位线(BLA1-BLA64)上的存储单元阵列；和根据来自冗余存储器宏的冗余控制信号(SA1-SA64、SB1-SB64)，将存储单元阵列的故障位线切换成相邻的正常位线和冗余位线(BLA65)，将故障信息输出给冗余信号线(RA)的第四冗余电路，冗余存储器宏具备：连接于冗余字线(WLA1-WLA32)和冗余位线(BLA65)上的冗余存储单元阵列；接受冗余信号线的故障信息，将对应于应补救存储器宏的字线连接到冗余字线上，并将对应于正常存储器宏的字线从冗余字线上断开的第一字线连接电路；和冗余控制电路，具有对应于多个存储器宏中至少两个共同设置，对应于故障存储器宏而变为切断状态或未切断状态的第一熔丝(宏选择熔丝)和对应于故障存储器宏的故障位线而被切断的第二熔丝(冗余熔丝)，将第一和第二熔丝的切断信息作为冗余控制信号输出。
根据该结构，可在多个存储器宏中共享、使用冗余补救用的熔丝，可进一步削减宏选择熔丝的个数。因此，可削减熔丝，提高面积效率。
为了达到上述目的，根据本发明的第七半导体集成电路是具有结构不同的多个存储器宏和补救多个存储器宏之一用的冗余存储器宏的半导体集成电路，其特征在于：多个存储器宏分别具备：连接于字线(WL1-WL32)和位线(BLA1-BLA64、BLA1-BLA65)上的存储单元阵列；和根据来自冗余存储器宏的冗余控制信号(SA1-SA64、SB1-SB64)，将存储单元阵列的故障位线切换成相邻的正常位线和冗余位线(BLA65、BLA66)，将故障信息输出给冗余信号线(RA)的第四冗余电路，冗余存储器宏具备：连接于冗余字线(WLA1-WLA32)和冗余位线(BLA65、BLA66)上的冗余存储单元阵列；接受冗余信号线的故障信息，将对应于应补救存储器宏的字线连接到冗余字线上，并将对应于正常存储器宏的字线从冗余字线上断开的第一字线连接电路；和冗余控制电路，具有对应于多个存储器宏的数量设置，对应于故障存储器宏而被切断的第一熔丝(宏选择熔丝)、和对应于多个存储器宏中最大的位线数量设置、对应于故障存储器宏的故障位线而被切断的第二熔丝(冗余熔丝)，将第一和第二熔丝的切断信息作为冗余控制信号输出。
根据该结构，可在位线数量不同的多个存储器宏中共享、使用冗余补救用熔丝。因此，可削减熔丝，提高面积效率。
为了达到上述目的，根据本发明的第八半导体集成电路是具有结构不同的多个存储器宏和共同补救多个存储器宏之一或几个用的冗余存储器宏的半导体集成电路，其特征在于：多个存储器宏分别具备连接于字线(WL1-WL32)和位线(BLA1-BLA64、BLA1-BLA58、BLA1-BLA4)上的存储单元阵列；和根据来自冗余存储器宏的冗余控制信号(SF1-SF64、SH1-SH58、SI1-SI4)，将存储单元阵列的故障位线切换成相邻的正常位线和冗余位线(BLA65、BLA59、BLA5)，将故障信息输出给冗余信号线(RA)的第四冗余电路，冗余存储器宏具备：连接于冗余字线(WLA1-WLA32)和冗余位线上的冗余存储单元阵列；接受冗余信号线的故障信息，将对应于应补救存储器宏的字线连接到冗余字线上，并将对应于正常存储器宏的字线从冗余字线上断开的第一字线连接电路；和冗余控制电路，具有对应于多个存储器宏的数量设置，对应于故障存储器宏而被切断的第一熔丝(宏选择熔丝)、对应于多个存储器宏中最大的位线数量设置、对应于故障存储器宏的故障位线而被切断的第二熔丝(冗余熔丝)、和基于第一熔丝的切断信息、对应于应补救存储器宏的结构来分割或连接第二熔丝结构的熔丝连接电路，将第一和第二熔丝的切断信息作为冗余控制信号输出。
根据该结构，可在结构不同的多个存储器宏中共享冗余补救用的熔丝，可补救结构不同的多个存储器宏中的多个，从而可削减熔丝，提高面积效率。
附图说明
图1是表示本发明实施例1的半导体集成电路一结构例的框图。
图2是表示图1的存储器宏1A1、1A2的内部结构的框图。
图3是表示图2的存储单元阵列1A-3和第一冗余电路1A-4的部分结构的电路图。
图4是表示图1的冗余存储器宏2A的部分结构的电路图。
图5是表示本发明实施例2的半导体集成电路一结构例的框图。
图6是表示图5的存储器宏1B1、1B2的内部结构的框图。
图7是表示图6的存储单元阵列1A-3和第二冗余电路1B-4的部分结构的电路图。
图8是表示图5的冗余存储器宏2B的部分结构的电路图。
图9是表示本发明实施例3的半导体集成电路一结构例的框图。
图10是表示图9的存储器宏1C1、1C2的内部结构的框图。
图11是表示图10的存储单元阵列1A-3和列译码器部1A-5的部分结构的电路图。
图12是表示图10的第三冗余/输入输出电路1C-4的部分结构的电路图。
图13是表示图9的冗余存储器宏2C的部分结构的电路图。
图14是表示图9的冗余存储器宏2C的变形例的电路图。
图15是表示本发明实施例4的半导体集成电路一结构例的框图。
图16是表示图15的存储器宏1B1、1B2的内部结构的框图。
图17是表示图15的冗余存储器宏2D的部分结构的电路图。
图18是表示本发明实施例5的半导体集成电路一结构例的框图。
图19是表示图18的存储器宏1D的内部结构的框图。
图20是表示本发明实施例6的半导体集成电路一结构例的框图。
图21是表示图20的存储器宏1E的内部结构的框图。
图22是表示图20的冗余存储器宏2E的部分结构的电路图。
图23是表示本发明实施例7的半导体集成电路的冗余存储器宏2G的部分结构的电路图。
图24是表示本发明实施例8的半导体集成电路的冗余存储器宏2H的部分结构的电路图。
图25是表示本发明实施例9的半导体集成电路一结构例的框图。
图26是表示图25的冗余存储器宏2F中的第一冗余控制电路2F-1的部分结构的电路图。
图27是表示图25的存储器宏1F1中第四冗余电路1F-4和存储单元阵列1A-3的部分结构的电路图。
图28是表示本发明实施例10的半导体集成电路中的冗余存储器宏2F内的第二冗余控制电路2F-12的部分结构的电路图。
图29是表示本发明实施例11的半导体集成电路中的冗余存储器宏2F内的第三冗余控制电路2F-13的部分结构的电路图。
图30是表示图29的存储器宏1G中的第四冗余电路1G-4和存储单元阵列1A-3的部分结构的电路图。
图31是表示本发明实施例12的半导体集成电路中的冗余存储器宏2E内的第四冗余控制电路2F-14的部分结构的电路图。
图32是表示图31的存储器宏1H中的第四冗余电路1H-4和存储单元阵列1H-3的部分结构的电路图。
图33是表示图31的存储器宏1I中的第四冗余电路1I-4和存储单元阵列1I-3的部分结构的电路图。
具体实施方式
下面参照附图来详细说明本发明的实施例。所有附图中对相同的要素标以相同的符号，省略其反复说明。
(实施例1)
图1是表示本发明实施例1的半导体集成电路一结构例的框图。
图1中，本实施例的半导体集成电路由多个存储器宏1A1、1A2和补救多个存储器宏1A1、1A2用的一个冗余存储器宏2A构成。这里，说明了搭载两个存储器宏的实例，但在搭载两个以上的情况下也一样。另外，这种冗余补救的形态也可多个存在于半导体集成电路内。另外，多个存储器宏1A1、1A2、冗余存储器宏2A内的字线和位线、数据输入输出数量不限定于本实施例的结构。
多个存储器宏1A1、1A2通过地址信号线ADR、命令信号线CMD、数据输入输出线I/O、复位信号线RS与外部电路相连接。冗余存储器宏2A通过各自的字线WL1-WL32、冗余位线BLA65和冗余信号线RA与多个存储器宏1A1、1A2连接。
图2是表示多个存储器宏1A1、1A2的各内部结构的框图。图2中，外围电路1A-1通过地址线ADR和命令信号线CMD与外部电路连接。另外，I/O部1A-6的输入输出电路通过数据输入输出信号线输入1-输入16、输出1-输出16与外部电路连接。并且，第一冗余电路1A-4通过复位信号线RS与外部电路连接。外围电路1A-1通过内部低位地址信号线RADR与低位译码器1A-2连接，低位译码器1A-2通过字线WL1-WL32与存储单元阵列1A-3连接。另外，外围电路1A-1通过读出信号线RE和写入信号线WR与I/O部1A-6的输入输出电路连接。此外，外围电路1A-1通过内部列地址信号线CADR与列译码器部1A-5内的列译码器连接，列译码器通过数据线数据1-数据16与输入输出电路连接，通过位线BL1-BL64与第一冗余电路1A-4连接。
第一冗余电路1A-4通过第二位线BLA1-BLA64与存储单元阵列1A-3连接，通过冗余位线BLA65和冗余信号线RA与外部冗余存储器宏2A连接。存储单元阵列1A-3通过字线WL1-WL32与外部冗余存储器宏2A连接。
图3是表示存储单元阵列1A-3的部分结构和第一冗余电路1A-4的部分结构的电路图。图3中，存储单元阵列1A-3由64条第二位线BLA1-BLA64、32条字线WL1-WL32和分别配置成矩阵形的多个存储单元13-A构成。各存储单元13-A与64条第二位线BLA1-BLA64中的一条和可访问存储单元13-A的32条字线WL1-WL32中的一条连接。
图4是表示冗余存储器宏2A的部分结构的电路图。图4中，冗余存储器宏2A由第一字线连接电路2A-1和冗余存储单元阵列2A-2构成。第一字线连接电路2A-1通过字线WL1-WL32与存储器宏1A1、1A2连接，通过冗余字线WLA1-WLA32与冗余存储单元阵列2A-2连接。另外，冗余存储单元阵列2A-2通过冗余位线BLA65和冗余信号线RA与存储器宏1A1、1A2内的第一冗余电路1A-4连接。
下面说明如此构成的半导体集成电路的动作。
开始，说明多个存储器宏1A1、1A2中没有故障，未使用冗余存储器宏2A的情况。
首先，从外部经复位信号线RS向图3的第一冗余电路1A-4输入复位信号。此时，在存储器宏1A1、1A2中都没有故障的情况下，因为未切断第一冗余电路1A-4内的熔丝(12、22、32、42、…)，所以从图3的倒相器11向NMOS晶体管15的栅极施加逻辑H电平的输出信号，NMOS晶体管15变为导通，从倒相器13向NMOS晶体管16的栅极施加逻辑L电平的输出信号，NMOS晶体管15变为导通，NMOS晶体管16变为截止，位线BL1连接到第二位线BLA1上。之后，NMOS晶体管25变为导通，NMOS晶体管26变为截止，位线BL2连接到第二位线BLA2上，最后，NMOS晶体管645变为导通，NMOS晶体管646变为截止，位线BL64连接到第二位线BLA64上。此时，由于连接到冗余存储器宏2A上的冗余信号线RA变为逻辑L电平，NMOS晶体管646变为截止，所以信号不传送给冗余位线BLA65，接受冗余信号线RA为逻辑L电平后，图4的冗余存储器宏2A内的NOR电路53的输出信号变为逻辑H电平，晶体管33、43导通，冗余字线WLA1-WLA32全部固定在逻辑L电平上。
另外，接受冗余信号线RA的逻辑L电平和来自倒相器51、52的逻辑H电平的输出信号后，开关晶体管31、32、41、42变为非导通，连接于各存储器宏1A1、1A2上的字线WL1-WL32从冗余字线WLA1-WLA32断开。
接着，从外部输入地址信号，由外围电路1A-1生成内部低位地址信号(RADR)和内部列地址信号(CADR)。接受该内部低位地址信号后，由低位译码器1A-2，在32条字线WL1-WL32中选择一条。另外，接受内部列地址信号后，由列译码器部1A-5的列译码器，在4条位线中选择一条。
接着，从外部输入命令信号(CMD)，由外围电路1A-1，生成读出信号(RE)或写入信号(WR)。I/O部1A-6的输入输出电路接受读出信号或写入信号后，在与列译码器之间通过数据线数据1-数据16进行数据的传输。并且，通过事先利用列译码器部1A-5选择的位线和利用第一冗余电路1A-4选择的第二位线对存储单元阵列1A-3内的期望存储单元进行数据的读出或写入。
下面举例说明存储器宏1A1的第二位线BLA1故障、存储器宏1A2中没有故障的情况。
在存储器宏1A1内的第二位线BLA1故障的情况下，事先由激光修整装置，切断存储器宏1A1内第一冗余电路1A-4内的熔丝12。之后，从外部向存储器宏1A1内的第一冗余电路1A-4输入复位信号，但由于切断了熔丝12，所以不会从图3的倒相器11传送逻辑H电平的输出信号。因此，通过NMOS晶体管17向倒相器13输入逻辑L电平，并由倒相器14对其进行锁存。从而NMOS晶体管15截止，NMOS晶体管16导通，位线BL1连接到第二位线BLA2上。之后，NMOS晶体管25截止，NMOS晶体管26导通，位线BL2连接到第二位线BLA3上，最后，NMOS晶体管645截止，NMOS晶体管646导通，位线BL64连接到冗余位线BLA65上。
另一方面，在存储器宏1A2内，因为无故障而没有切断熔丝，所以从图3的倒相器11传送逻辑H电平的输出信号，位线BL1连接到第二位线BLA1上。之后，位线BL2连接到第二位线BLA2上，最后，位线BL64连接到第二位线BLA64上。
此时，在冗余存储器宏2A内，存储器宏1A1侧的冗余信号线RA变为逻辑H电平，位线BL64的信号传送到冗余位线BLA65。但是，存储器宏1A2侧的冗余信号线RA变为逻辑L电平，位线BL64的信号不传送给冗余位线BLA65。此外，接受存储器宏1A1侧的冗余信号线RA的逻辑H电平，冗余存储器宏2A的NOR电路53的输出信号变为逻辑L电平，NMOS晶体管33、43截止，冗余字线WLA1-WLA32不固定在逻辑L电平上。
另外，接受存储器宏1A1侧的冗余信号线RA的逻辑H电平和来自倒相器51的逻辑L电平的输出信号后，开关晶体管31、41导通，存储器宏1A1侧的字线WL1-WL32连接到冗余字线WLA1-WLA32上，传送信号。同时，接受存储器宏1A2侧的冗余信号线RA的逻辑L电平和来自倒相器52的逻辑H电平的输出信号后，开关晶体管32、42变为非导通，存储器宏1A2侧的字线WL1-WL32从冗余字线WLA1-WLA32上断开，不传送信号。
接着，从外部输入地址信号，由外围电路1A-1生成内部低位地址信号(RADR)和内部列地址信号(CADR)。接受该内部低位地址信号后，由低位译码器1A-2，在32条字线中选择一条。另外，接受内部列地址信号后，由列译码器部1A-5的列译码器，选择4条位线中的一条。
之后，从外部向存储器宏1A1输入命令信号(CMD)，由外围电路1A-1生成读出信号(RE)或写入信号(WR)。I/O部1A-6的输入输出电路接受读出信号或写入信号后，在与列译码器之间通过数据线数据1-数据16进行数据传输。此外，通过事先利用列译码器部1A-5选择的位线、利用第一冗余电路1A-4选择的第二位线BLA2-BLA64和冗余位线BLA65，对存储单元阵列1A-3内的期望存储单元进行数据的读出或写入。
通过如此构成，由于可分别从正常的存储器宏的字线和位线上完全断开冗余字线和冗余位线，所以无论多个存储器宏中的字线和位线的动作是否相同，都可在多个存储器宏中共享、使用冗余存储器宏。因此，可提高面积效率和补救效率。
(实施例2)
图5是表示本发明实施例2的半导体集成电路一结构例的框图。
图5中，本实施例的半导体集成电路由多个存储器宏1B1、1B2和补救多个存储器宏1B1、1B2用的一个冗余存储器宏2B构成。这里，说明搭载了两个存储器宏的实例，但在搭载两个以上的情况下也一样。另外，这种冗余补救的形态也可多个存在于半导体集成电路中。另外，多个存储器宏1B1、1B2、冗余存储器宏2B内的字线和位线、数据输入输出数量不限定于本实施例的结构。
多个存储器宏1B1、1B2通过地址信号线ADR、命令信号线CMD、数据输入输出线I/O、和复位信号线RS与外部电路相连接。冗余存储器宏2B通过各自的字线WL1-WL32、冗余位线BLA0和冗余信号线RA与存储器宏1B1、1B2连接。
图6是表示存储器宏1B1、1B2的各内部结构的框图。图6中，存储器宏1B1、1B2内的外围电路1A-1通过地址线ADR和命令信号线CMD与外部电路连接。另外，I/O部1A-6的输入输出电路通过数据输入输出信号线输入1-输入16、输出1-输出16与外部电路连接。并且，第二冗余电路1B-4通过复位信号线RS与外部电路连接。外围电路1A-1通过内部低位地址信号线RADR与低位译码器1A-2连接，低位译码器1A-2通过字线WL1-WL32与存储单元阵列1A-3连接。另外，外围电路1A-1通过读出信号线RE和写入信号线WR与I/O部1A-6的输入输出电路连接。此外，外围电路1A-1通过内部列地址信号线CADR与列译码器部1A-5内的列译码器连接，列译码器通过数据线数据1-数据16与输入输出电路连接，通过位线BL1-BL64与第二冗余电路1B-4连接。
第二冗余电路1B-4通过第二位线BLA1-BLA64与存储单元阵列1A-3连接，通过冗余位线BLA0和冗余信号线RA与冗余存储器宏2B连接。低位译码器1A-2通过字线WL1-WL32与外部冗余存储器宏2B连接。
图7是表示存储单元阵列1A-3的部分结构和第二冗余电路1B-4的部分结构的电路图。图7中，存储单元阵列1A-3由64条第二位线BLA1-BLA64、32条字线WL1-WL32和分别配置成矩阵形的存储单元13-A构成。各存储单元13-A与64条第二位线BLA1-BLA64中的一条和可访问存储单元13-A的32条字线WL1-WL32中的一条连接。
图8是表示冗余存储器宏2B的部分结构的电路图。图8中，冗余存储器宏2B由第二字线连接电路2B-1和冗余存储单元阵列2A-2构成，第二字线连接电路2B-1通过各自的字线WL1-32与多个存储器宏1B1、1B2连接，通过冗余字线WLA1-WLA32与冗余存储单元阵列2A-2连接。另外，冗余存储单元阵列2A-2通过冗余位线BLA0和冗余信号线RA与各存储器宏1B1、1B2内的第二冗余电路1B-4连接。
下面说明如此构成的半导体集成电路的动作。
开始，说明多个存储器宏1B1、1B2中没有故障，未使用冗余存储器宏2B的情况。
首先，从外部向第二冗余电路1B-4输入复位信号(RS)。此时，在多个存储器宏1B1、1B2中都没有故障的情况下，因为未切断熔丝，所以从图7的倒相器11向NMOS晶体管15的栅极施加逻辑H电平的输出信号，从倒相器13向NMOS晶体管16的栅极施加逻辑L电平的输出信号，NMOS晶体管15变为导通，NMOS晶体管16变为截止，位线BL64连接到第二位线BLA64上。之后，NMOS晶体管25变为导通，NMOS晶体管26变为截止，位线BL63连接到第二位线BLA63上，最后，NMOS晶体管645变为导通，NMOS晶体管646变为截止，位线BL1连接到第二位线BLA1上。
此时，由于连接到冗余存储器宏2B上的冗余信号线RA变为逻辑L电平，NMOS晶体管646变为截止，所以信号不传送给冗余位线BLA0，接受冗余信号线RA的逻辑L电平后，图8的NAND电路61的输出信号变为逻辑H电平，NAND电路62的输出信号也变为逻辑“H”电平，连接在NAND电路63输出上的冗余字线WLA1-WLA32全部固定在逻辑L电平上。
接着，从外部输入地址信号(ADR)，由外围电路1A-1生成内部低位地址信号(RADR)和内部列地址信号(CADR)。接受该内部低位地址信号后，由低位译码器1A-2，在32条字线中选择一条。另外，接受内部列地址信号后，由列译码器部1A-5的列译码器，在4条位线中选择一条。
接着，从外部输入命令信号(CMD)，由外围电路1A-1，生成读出信号(RE)或写入信号(WR)。I/O部1A-6的输入输出电路接受读出信号或写入信号后，在与列译码器之间通过数据线数据1-数据16进行数据的传输。并且，通过事先利用列译码器部1A-5选择的位线和利用第二冗余电路1B-4选择的第二位线对存储单元阵列1A-3内的期望存储单元进行数据的读出或写入。
下面举例说明存储器宏1B1的第二位线BLA64故障、存储器宏1B2中没有故障的情况。
在存储器宏1B1内的第二位线BLA64故障的情况下，事先由激光修整装置，切断存储器宏1B1的第二冗余电路1B-4内的熔丝12。
之后，从外部向存储器宏1B1内的第二冗余电路1B-4输入复位信号(RS)，但由于切断了熔丝12，所以不会从图7的倒相器11传送逻辑H电平的输出信号。因此，通过NMOS晶体管17向倒相器13输入逻辑L电平，并由倒相器14对其进行锁存。从而NMOS晶体管15截止，NMOS晶体管16导通，位线BL64连接到第二位线BLA63上。之后，NMOS晶体管25截止，NMOS晶体管26导通，位线BL63连接到第二位线BLA62上，最后，NMOS晶体管645截止，NMOS晶体管646导通，位线BL1连接到冗余位线BLA0上。
另一方面，在存储器宏1B2内，因为无故障而没有切断内部熔丝，所以从倒相器11传送逻辑H电平的输出信号，NMOS晶体管15导通，NMOS晶体管16截止，位线BL64连接到第二位线BLA64上。之后，NMOS晶体管25导通，NMOS晶体管26截止，位线BL63连接到第二位线BLA63上，最后，NMOS晶体管645导通，NMOS晶体管646截止，位线BL1连接到第二位线BLA1上。
此时，在冗余存储器宏2B内，存储器宏1B1侧的冗余信号线RA变为逻辑H电平，位线BL1的信号传送到冗余位线BLA0。但是，存储器宏1B2侧的冗余信号线RA变为逻辑L电平，位线BL1的信号不传送给冗余位线BLA0。此外，接受存储器宏1B1侧的冗余信号线RA的逻辑H电平后，图8的NAND电路61输出字线WL1的倒相信号。另外，接受存储器宏1B2侧的冗余信号线RA的逻辑L电平后，NAND电路62输出逻辑H电平。接受两个NAND电路61、62的输出信号后，NAND电路63输出与字线WL1相位相同的信号。
接着，从外部输入地址信号(ADR)，由外围电路1A-1生成内部低位地址信号(RADR)和内部列地址信号(CADR)。接受该内部低位地址信号后，由低位译码器1A-2，在32条字线中选择一条。另外，接受内部列地址信号后，由列译码器部1A-5的列译码器，选择4条位线中的一条。
之后，从外部向存储器宏1B1输入命令信号(CMD)，由外围电路1A-1生成读出信号(RE)或写入信号(WR)。I/O部1A-6的输入输出电路接受读出信号或写入信号后，在与列译码器之间通过数据线数据1-数据16进行数据传输。此外，通过事先利用列译码器1A-5选择的位线、利用第二冗余电路1B-4选择的第二位线BLA63-BLA1和冗余位线BLA0，对存储单元阵列1A-3内的期望存储单元进行数据的读出或写入。
通过如此构成，由于可分别从正常的存储器宏的字线和位线上完全断开冗余字线和冗余位线，所以无论多个存储器宏中的字线和位线的动作是否相同，都可在多个存储器宏中共享、使用冗余存储器宏。因此，可提高面积效率和补救效率。
另外，能够通过冗余存储器宏2B的第二字线连接电路2B-1来消除实施例1的开关晶体管对于对应于应补救的存储器宏的冗余信号的开/关时间所引起的字线与冗余字线的连接延迟，另外，可进行传送到冗余字线上的字线信号的动作时间调整(波形的整形等)。
(实施例3)
图9是表示本发明实施例3的半导体集成电路一结构例的框图。
图9中，本实施例的半导体集成电路由多个存储器宏1C1、1C2和补救多个存储器宏1C1、1C2用的一个冗余存储器宏2C构成。这里，说明搭载了两个存储器宏的实例，但在搭载两个以上的情况下也一样。另外，这种冗余补救的形态也可多个存在于半导体集成电路中。另外，存储器宏1C1、1C2、冗余存储器宏2C内的字线和位线、数据输入输出数量不限定于本实施例的结构。
多个存储器宏1C1、1C2通过地址信号线ADR、命令信号线CMD、数据输入输出信号线I/O、和复位信号线RS与外部电路相连接。冗余存储器宏2C通过各自的字线WL1-WL32、内部列地址信号线CADR、读出信号线RE、写入信号线WR、冗余输入数据线IR、冗余数据输出线OR和冗余信号线RA与存储器宏1C1、1C2连接。
图10是表示多个存储器宏1C1、1C2的各内部结构的框图。
图11是表示存储单元阵列1A-3的部分结构和列译码器部1A-5的部分结构的电路图。
图12是表示第三冗余/输入输出电路1C-4的部分结构的电路图。
如图10、图11和图12所示，多个存储器宏1C1、1C2内的外围电路1A-1通过地址信号线ADR和命令信号线CMD与外部电路连接。另外，外部输入输出电路部1C-6通过数据输入输出信号线I/O与外部电路连接，通过输入数据线输入1-输入16和输出数据线输出1-输出16与第三冗余/输入输出电路1C-4连接。并且，第三冗余/输入输出电路1C-4通过复位信号线RS与外部电路连接。
外围电路1A-1通过内部低位地址信号线RADR与低位译码器1A-2连接，低位译码器1A-2通过字线WL1-WL32与存储单元阵列1A-3连接。另外，外围电路1A-1通过读出信号线RE和写入信号线WR与第三冗余/输入输出电路1C-4连接。此外，外围电路1A-1通过内部列地址信号线CADR与列译码器部1A-5内的列译码器和冗余存储器宏2C内的命令连接电路2C-3(图13)连接。列译码器通过位线BL1-BL64与存储单元阵列1A-3连接。存储单元阵列1A-3通过字线WL1-WL32与冗余存储器宏2C内的第一字线连接电路2A-1(图13)连接。第三冗余/输入输出电路1C-4通过输入输出数据线D1-D16与列译码器部1A-5内的列译码器连接，通过读出信号线RE、写入信号线WR、冗余输入数据线IR和冗余数据输出线OR与冗余存储器宏2C内的命令连接电路2C-3连接，通过冗余信号线RA与冗余存储器宏2C内的第一字线连接电路2A-1连接。
图13是表示冗余存储器宏2C的部分结构的电路图。冗余存储器宏2C由第一字线连接电路2A-1、冗余存储单元阵列2C-2和命令连接电路2C-3构成。第一字线连接电路2A-1通过各自的字线WL1-32和冗余信号线RA连接多个存储器宏1C1、1C2，通过冗余字线WLA1-WLA32连接冗余存储单元阵列2C-2。另外，冗余存储单元阵列2C-2通过冗余位线BLA65-BLA68连接冗余存储器宏2C内的列译码器。另外，通过冗余列地址线COLRA、COLRB和冗余数据线DATAR连接命令连接电路2C-3和列译码器。
下面说明如此构成的半导体集成电路的动作。
开始，说明多个存储器宏1C1、1C2中没有故障，未使用冗余存储器宏2C的情况。
首先，从外部向第三冗余/输入输出电路1C-4输入复位信号(RS)。此时，在存储器宏1C1、1C2中都没有故障的情况下，因为不切断熔丝，所以从图12的倒相器11传送逻辑H电平的输出信号，NMOS晶体管111、113导通，NMOS晶体管112、114截止。因此，在写入信号线WR的状态为逻辑H电平的情况下，输入数据线输入1通过NMOS晶体管111和输入晶体管115连接到输入输出数据线D1上。另一方面，在读出信号线RE的状态为逻辑H电平的情况下，输出数据线输出1通过NMOS晶体管113和输出晶体管116连接到输入输出数据线D1上。
之后，在写入信号线WR的状态为逻辑H电平的情况下，输入数据线输入2通过NMOS晶体管121和输入晶体管125连接到输入输出数据线D2上。另一方面，在读出信号线RE的状态为逻辑H电平的情况下，输出数据线输出2通过NMOS晶体管123和输出晶体管126连接到输入输出数据线D2上。最后，输入数据线输入16或输出数据线输出16在写入信号线WR或读出信号线RE的状态为逻辑H电平的情况下与输入输出数据线D16连接。
此时，连接在冗余存储器宏2C上的冗余信号线RA变为逻辑L电平，NMOS晶体管1162截止，不向冗余输入信号线IR和冗余输出数据线OR传送信号。在冗余存储器宏2C中接受冗余信号线RA的逻辑L电平，图13的NOR电路53的输出信号变为逻辑H电平，NMOS晶体管33、43导通，冗余字线WLA1-WLA32固定在逻辑L电平上。
另外，接受冗余信号线RA的逻辑L电平和来自倒相器51、52的逻辑H电平的输出信号后，开关晶体管31-1至31-32、32-1至32-32变为非导通，各存储器宏1C1、1C2的字线WL1-WL32从冗余字线WLA1-WLA32上断开。
接着，如图10所示，从外部输入地址信号(ADR)，由外围电路1A-1生成内部低位地址信号(RADR)和内部列地址信号(CADR)。接受该内部低位地址信号后，由低位译码器1A-2，在32条字线WL1-WL32中选择一条。另外，接受内部列地址信号后，由列译码器部1A-5的列译码器，在4条位线BL1-BL4、…、BL61-BL64中选择一条。
接着，接受外部命令信号(CMD)后，由外围电路1A-1，生成读出信号(RE)或写入信号(WR)。第三冗余/输入输出电路1C-4接受读出信号或写入信号后，通过选择了的输入输出数据线D1-D16，对列译码器进行数据的接交，另外，通过输入数据线输入1-输入16或输出数据线输出1-输出16对外部输入输出电路1C-6进行数据的接交。
此外，通过事先由列译码器部1A-5选择的位线，对存储单元阵列1A-3内的期望存储单元进行数据的读出或写入。
下面举例说明存储器宏1C1的位线BLA1故障、存储器宏1C2中没有故障的情况。
在存储器宏1C1内的位线BLA1故障的情况下，事先由激光修整装置，切断图12所示的第三冗余/输入输出电路1C-4内的熔丝12。之后，从外部向第三冗余/输入输出电路1C-4输入复位信号(RS)，但由于切断了熔丝12，所以不会从倒相器11传送逻辑H电平的输出信号。因此，通过NMOS晶体管17向倒相器13输入逻辑L电平，并由倒相器14对其进行锁存。从而，输入数据线输入1或输出数据线输出1对应于写入信号(WR)或读出信号(RE)的状态连接到输入输出数据线D2上，访问正常的位线BLA5，取代访问故障位线BLA1。之后，输入数据线输入2或输出数据线输出2连接到输入输出数据线D3上，最后，输入数据线输入16或输出数据线输出16连接到图13所示的冗余存储器宏2C内的数据线DATAR上。
另一方面，在存储器宏1C2内，因为无故障而没有切断熔丝，所以从倒相器11传送逻辑H电平的输出信号，输入数据线输入1或输出数据线输出1连接到输入输出数据线D1上。之后，输入数据线输入2或输出数据线输出2连接到输入输出数据线D2上，最后，输入数据线输入16或输出数据线输出16连接到输入输出数据线D16上。
此时，在冗余存储器宏2C内，由于存储器宏1C1侧的冗余信号线RA为逻辑H电平，故冗余输入数据线IR或冗余输出数据线OR通过NMOS晶体管121或122连接到冗余输入输出数据线DATAR上。另外，存储器宏1C1侧的内部列地址信号线CADR、写入信号线WR、读出信号线RE、字线WL1-WL32分别通过开关晶体管71、81、91、3-1～31-32连接到冗余列地址线COLRA、冗余写入信号线WRR、冗余读出信号线RER、冗余字线WLA1-WLA32上。
另一方面，因为存储器宏1C2侧的冗余信号线RA是逻辑L电平，所以开关晶体管72、82、92、32-1～32-32为非导通，存储器宏1C2侧的内部列地址信号线CADR、写入信号线WR、读出信号线RE、字线WL1-WL32分别从冗余列地址线COLRB、冗余写入信号线WRR、冗余读出信号线RER、冗余字线WLA1-WLA32上断开。
接着，从外部输入地址信号(ADR)，由外围电路1A-1生成内部低位地址信号(RADR)和内部列地址信号(CADR)。接受该内部低位地址信号后，由低位译码器1A-2，在32条字线中选择一条。另外，接受内部列地址信号后，由列译码器部1A-5的列译码器，选择4条位线中的一条。
之后，接受外部命令信号(CMD)后，由外围电路1A-1生成读出信号(RE)或写入信号(WR)。第三冗余/输入输出电路1C-4接受读出信号或写入信号后，在与列译码器之间通过输入输出数据线D1-D16进行数据传输，通过输入数据线输入1-输入16或输出数据线输出1-输出16在与外部输入输出信号之间进行数据传输。此外，通过事先由列译码器部1A-5选择的位线对存储单元阵列1A-3内的期望存储单元进行数据的读出或写入。
图14表示冗余存储器宏的变形例，表示用由NAND电路构成的第二字线连接电路2B-1来置换由开关晶体管构成的第一字线连接电路2A-1，用由NAND电路构成的第二命令连接电路2C-4来置换由开关晶体管构成的第一命令连接电路2C-3的结构。
根据该结构，由于可将冗余字线、冗余位线、以及冗余列地址线、冗余写入信号线、冗余读出信号线、冗余输入输出数据线分别从正常的存储器宏的字线、位线、内部列地址线、写入信号线、读出信号线、输入输出数据线上完全断开，所以即使在字线、位线以外信号的动作时间不同，也可在多个存储器宏中共享、使用冗余存储器宏。因此，可提高面积效率和补救效率。
(实施例4)
图15是表示本发明实施例4的半导体集成电路一结构例的框图。在本实施例中，多个存储器宏(1B1、1B2)的结构除字线不连接在冗余存储器宏(2D)上外，与实施例2的结构相同，主要是冗余存储器宏的结构不同。下面重点说明该不同点。
图16是表示多个存储器宏1B1、1B2的各内部结构的框图。图16中，与图6的实施例2不同的是删除了连接于冗余存储器宏上的字线。
图17是表示冗余存储器宏2D的部分结构的电路图。图17中，冗余存储器宏2D由外围电路1A-1、低位译码器1A-2、外部信号连接电路2D-1和冗余存储单元阵列2A-2构成。外部信号连接电路2D-1通过各自的地址信号线ADR、命令信号线CMD、冗余信号线RA连接多个存储器宏1B1、1B2。另外，冗余存储单元阵列2A-2通过字线WL1-WL32连接低位译码器1A-2，低位译码器1A-2通过内部低位地址信号线RADR’连接外围电路1A-1，通过冗余位线BLA0连接多个存储器宏1B1、1B2。
下面说明如此构成的半导体集成电路的动作。
开始，说明多个存储器宏1B1、1B2中没有故障，未使用冗余存储器宏2D的情况。
首先，在图16中，从外部向第二冗余电路1B-4输入复位信号(RS)。此时，在存储器宏1B1、1B2中都没有故障的情况下，因为未切断熔丝，所以从倒相器11(参照图7)传送逻辑H电平的输出信号，将位线BL64连接在第二位线BLA64上。之后，将位线BL63连接在第二位线BLA63上，最后，将位线BL1连接在第二位线BLA1上。
此时，连接到冗余存储器宏2D上的冗余信号线RA变为逻辑L电平，信号不传送给冗余位线BLA0，接受冗余信号线RA的逻辑L电平后，图17的NAND电路61的输出信号变为逻辑H电平，NAND电路62的输出信号也变为逻辑H电平，作为NAND电路63的输出信号的、输入到外围电路1A-1的命令信号、地址信号全部变为逻辑L电平。
接着，在图16中，从外部输入地址信号(ADR)，由存储器宏1B1、1B2内的外围电路1A-1生成内部低位地址信号RADR和内部列地址信号CADR。接受该内部低位地址信号后，由存储器宏1B1、1B2内的低位译码器1A-2，在32条字线中选择一条。另外，接受内部列地址信号后，由列译码器部1A-5的列译码器，在4条位线中选择一条。
接着，接受来自外部的命令信号(CMD)，由存储器宏1B1、1B2内的外围电路1A-1，生成读出信号(RE)或写入信号(WR)。I/O部1A-6的输入输出电路接受读出信号或写入信号后，在与列译码器之间通过输入输出数据线数据1-数据16，进行数据的传输。
此外，通过事先由列译码器部1A-5选择的位线和由第二冗余电路1B-4选择的第二位线对存储单元阵列1A-3内的期望存储单元进行数据的读出或写入。
下面举例说明存储器宏1B1的第二位线BLA64故障、存储器宏1B2中没有故障的情况。
在存储器宏1B1的第二位线BLA64故障的情况下，事先由激光修整装置，切断第二冗余电路1B-4内的熔丝12。之后，从外部向存储器宏1B1内的第二冗余电路1B-4输入复位信号(RS)，但由于切断了熔丝12，所以不会从倒相器11(参照图7)传送逻辑H电平的输出信号。因此，通过NMOS晶体管17向倒相器13输入逻辑L电平，并由倒相器14进行锁存。从而位线BL64连接到第二位线BLA63上。之后，位线BL63连接到第二位线BLA62上，最后，位线BL1连接到冗余位线BLA0上。
另一方面，在存储器宏1B2内，因为无故障而没有切断内部熔丝，所以从倒相器11传送逻辑H电平的输出信号，位线BL64连接到第二位线BLA64上。之后，位线BL63连接到第二位线BLA63上，最后，位线BL1连接到第二位线BLA1上。
此时，在冗余存储器宏2D中，由于存储器宏1B1侧的冗余信号线RA为逻辑H电平，故位线BL1的信号传送到冗余位线BLA0。由于存储器宏1B2侧的冗余信号线RA为逻辑L电平，故位线BL1的信号不传送给冗余位线BLA0。此外，接受存储器宏1B1侧的冗余信号线RA的逻辑H电平后，NAND电路61输出地址信号(ADR)和命令信号(CMD)的倒相信号。另外，接受存储器宏1B2侧的冗余信号线RA的逻辑L电平后，NAND电路62输出逻辑H电平。接受两个NAND电路61、62的输出信号后，NAND电路63输出与存储器宏1B1的地址信号、命令信号相位相同的信号。
接着，从外部输入地址信号(ADR)，由存储器宏1B1和冗余存储器宏2D的外围电路1A-1分别生成内部低位地址信号(RADR)和冗余低位地址信号(RADR’)。接受该内部低位地址信号和冗余低位地址信号后，由存储器宏1B1和冗余存储器宏2D的低位译码器1A-2，在32条字线中选择一条。另外，接受内部列地址信号(RADR)后，由列译码器部1A-5的列译码器，选择4条位线中的一条。
之后，在图16中，接受来自外部的命令信号(CMD)后，由外围电路1A-1生成读出信号(RE)或写入信号(WR)。I/O部1A-6的输入输出电路接受读出信号或写入信号后，在与列译码器之间通过输入输出数据线数据1-数据16进行数据传输。
此外，通过事先由列译码器部1A-5选择的位线、由第二冗余电路1B-4选择的第二位线BLA61-BLA1和冗余位线BLA0，对存储单元阵列1A-3内的期望存储单元进行数据的读出或写入。
通过如此构成，由于可削减应连接的布线(字线)数量，并且，可由冗余存储器宏单独控制冗余字线和冗余位线，所以无论字线和位线的动作是否相同，都可在多个存储器宏中共享、使用冗余存储器宏。因此，可提高补救效率。
另外，能够通过冗余存储器宏2D的外部信号连接电路2D-1来消除实施例1的开关晶体管对于对应于应补救的存储器宏的冗余信号的开/关时间所引起的字线和冗余字线的连接延迟，另外，可进行传送到冗余字线上的字线信号的动作时间调整(波形的整形等)。
(实施例5)
图18是表示本发明实施例5的半导体集成电路一结构例的框图。在本实施例中，一个存储器宏(1D)具有比冗余存储器宏少的字线数量，这与实施例1的结构不同。另外，由于存储器宏1A1的结构、冗余存储器宏2A的内部结构与实施例1相同，所以下面主要说明不同的部分。
图18中，与存储器宏1A1和冗余存储器宏2A具有32条字线相对，存储器宏1D具有16条字线。因此，在冗余存储器宏2A中，存储器宏1D侧不使用的字线固定在接地电位(VSS)上。
图19是表示存储器宏1D的内部结构的框图。图19中，存储器宏1D由外围电路1D-1、低位译码器1D-2、连接在16条字线WL1-WL16和64条第二位线BLA1-BLA64上的存储单元阵列1D-3、第一冗余电路1A-4、列译码器部1A-5和I/O部1A-6构成。
下面说明如此构成的半导体集成电路的动作。但在存储器宏1A1、1D任一中都无故障的情况下，存储器宏1A1的第二位线BLA1故障，在存储器宏1D中无故障的情况与实施例1相同。因此，说明存储器宏1D的第二位线BLA1故障，存储器宏1A1中无故障的情况。
在存储器宏1D内的第二位线BLA1故障的情况下，事先由激光修整装置，切断第一冗余电路1A-4内的熔丝12。之后，从外部向第一冗余电路1A-4输入复位信号(RS)，但由于切断了熔丝12，所以不会从倒相器11(参照图3)传送逻辑H电平的输出信号。因此，通过NMOS晶体管17向倒相器13输入逻辑L电平，并由倒相器14对其进行锁存。从而，位线BL1连接到第二位线BLA2上。之后，位线BL2连接到第二位线BLA3上，最后，位线BL64连接到冗余位线BLA65上。
另一方面，在存储器宏1A1中，因为无故障而没有切断熔丝，所以从倒相器11传送逻辑H电平的输出信号，位线BL1连接到第二位线BLA1上。之后，位线BL2连接到第二位线BLA2上，最后，位线BL64连接到第二位线BLA64上。
此时，在冗余存储器宏2A中，因为存储器宏1D侧的冗余信号线RA为逻辑H电平，所以位线BL64的信号传送到冗余位线BLA65上。因为存储器宏1A1侧的冗余信号线RA为逻辑L电平，所以位线BL64的信号不传送给冗余位线BLA65。此外，在冗余存储器宏2A中接受存储器宏1D侧的冗余信号线RA的逻辑H电平后，NOR电路53(参照图4)的输出信号变为逻辑L电平，冗余字线WLA1-WLA32不固定在逻辑L电平上。
另外，接受存储器宏1D侧的冗余信号线RA的逻辑H电平和来自倒相器52的逻辑L电平的输出信号后，因为开关晶体管32、42导通，所以不使用的冗余字线WLA1-WLA16固定在VSS上，存储器宏1D的字线WL1-WL16连接到冗余字线WLA17-WLA32上，传送信号。同时，接受存储器宏1A1侧的冗余信号线RA的逻辑L电平和来自倒相器51的逻辑H电平的输出信号后，因为开关晶体管31、41变为非导通，所以存储器宏1A1的字线WL1-WL32不连接到冗余字线WLA1-WLA32上，不传送信号。
接着，在存储器宏1A1中，从外部输入地址信号(ADR)，由外围电路1A-1生成内部低位地址信号(RADR)和内部列地址信号(CADR)。接受该内部低位地址信号后，由低位译码器1A-2，在32条字线中选择一条。另外，接受内部列地址信号后，由列译码器部1A-5的列译码器，选择4条位线中的一条。
之后，接受来自外部的命令信号(CMD)后，由外围电路1A-1生成读出信号(RE)或写入信号(WR)。I/O部1A-6的输入输出电路接受读出信号或写入信号后，在与列译码器之间通过输入输出数据线数据1-数据16进行数据传输。此外，通过事先由列译码器部1A-5选择的位线和由第一冗余电路1A-4选择的第二位线BLA2-BLA64，对存储单元阵列1A-3内的期望存储单元进行数据的读出或写入。
同样，在存储器宏1D中，从外部输入地址信号(ADR)，由外围电路1A-1生成内部低位地址信号(RADR)和内部列地址信号(CADR)。接受该内部低位地址信号后，由低位译码器1D-2，在16条字线中选择一条。另外，接受内部列地址信号后，由列译码器部1A-5的列译码器，选择4条位线中的一条。
之后，接受来自外部的命令信号(CMD)，由外围电路1D-1生成读出信号(RE)或写入信号(WR)。I/O部1A-6的输入输出电路接受读出信号或写入信号后，在与列译码器之间通过数据线数据1-数据16进行数据传输。此外，通过事先由列译码器部1A-5选择的位线、由第一冗余电路1A-4选择的第二位线BLA2-BLA64和冗余位线BLA65，对存储单元阵列1A-3和冗余存储单元阵列1D-3内的期望存储单元进行数据的读出或写入。
通过如此构成，由于可分别从正常的存储器宏的字线和位线上完全断开冗余字线和冗余位线，所以对于多个存储器宏而言，无论字线和位线的动作时间是否相同，另外即使字线数量不同，也都可在多个存储器宏中共享、使用冗余存储器宏。因此，可提高面积效率和补救效率。
(实施例6)
图20是表示本发明实施例6的半导体集成电路一结构例的框图。本实施例的半导体集成电路中搭载字线数量各不相同的三个存储器宏和补救这三个存储器宏用的一个冗余存储器宏。在图20中，存储器宏1A1与实施例1的结构相同(32条字线)，存储器宏1D与实施例5的结构相同(16条字线)。存储器宏1E具有8条字线。这里，说明搭载了三个存储器宏的实例，但在搭载四个以上的情况下也一样。另外，这种冗余补救的形态也可多个存在于半导体集成电路内。另外，存储器宏1A1、存储器宏1D、存储器宏1E、冗余存储器宏2E内的字线和位线、输入输出数据的数量不限定于本实施例的结构。
在图20中，冗余存储器宏E2E和存储器宏1E通过8条字线WL1-WL8、冗余位线BLA65和冗余信号线RA连接。另外，在冗余存储器宏E2E中，存储器宏1D和存储器宏1E侧不使用的字线WL9-WL16连接在接地电位(VSS)上。
图21是表示存储器宏1E的内部结构的框图。图21中，存储器宏1E由外围电路1E-1、低位译码器1E-2、连接在8条字线WL1-WL8和64条第二位线BLA1-BLA64上的存储单元阵列1E-3、第一冗余电路1A-4、列译码器部1A-5和I/O部1A-6构成。
图22是表示冗余存储器宏2E的部分结构的电路图。图22中，冗余存储器宏2E由字线连接电路2E-1、冗余位线连接电路2E-2和冗余存储单元阵列2A-2构成。字线连接电路2E-1和冗余存储单元阵列2A-2通过冗余字线WLA1-WLA32连接，字线连接电路2E-1与冗余位线连接电路2E-2通过来自存储器宏1D的冗余信号线RA的倒相信号和存储器宏1E的冗余信号线RA的倒相信号连接，冗余位线连接电路2E-2与冗余存储单元阵列2A-2通过冗余位线BLA65连接。
下面说明如此构成的半导体集成电路的动作。
开始，说明存储器宏1A1、1D、1E任一个中都没有故障，未使用冗余存储器宏2E的情况。
首先，从外部向所有存储器宏的第一冗余电路1A-4输入复位信号(RS)。此时，在存储器宏1A1、存储器宏1D、存储器宏1E中都没有故障的情况下，因为未切断熔丝，所以从倒相器11(参照图3)传送逻辑H电平的输出信号，位线BL1连接到第二位线BLA1上。之后，位线BL2连接到第二位线BLA2上，最后，位线BL64连接到第二位线BLA64上。
此时，连接到冗余存储器宏2E上的冗余信号线RA全部变为逻辑L电平，信号不传送给冗余位线BLA65，接受冗余信号线RA的逻辑L电平后，冗余存储器宏2E的NOR电路53和NOR电路54的输出信号都变为逻辑H电平，冗余字线WLA1-WLA32固定在逻辑L电平上。另外，接受冗余信号线RA的逻辑L电平和来自倒相器51、52、55的逻辑H电平的输出信号后，字线连接电路2E-1内的开关晶体管变为非导通，存储器宏1A1的字线WL1-WL32、存储器宏1D的字线WL1-WL16和存储器宏1E的字线WL1-WL8从冗余字线WLA1-WLA32断开。
接着，从外部输入地址信号(ADR)，由存储器宏1A1内的外围电路1A-1生成内部低位地址信号(RADR)和内部列地址信号(CADR)。接受该内部低位地址信号后，由低位译码器1A-2，在32条字线中选择一条。另外，接受内部列地址信号后，由列译码器部1A-5的列译码器，在4条位线中选择一条。
接着，接受来自外部的命令信号(CMD)后，由外围电路1A-1，生成读出信号(RE)或写入信号(WR)。I/O部1A-6的输入输出电路接受读出信号或写入信号后，在与列译码器之间通过输入输出数据线数据1-数据16，进行数据的传输。并且，通过事先由列译码器部1A-5选择的位线和由第一冗余电路1A-4选择的第二位线对存储单元阵列1A-3内的期望存储单元进行数据的读出或写入。
同样，由存储器宏1D内的外围电路1D-1生成内部低位地址信号(RADR)和内部列地址信号(CADR)。接受该内部低位地址信号后，由低位译码器1D-2，在16条字线中选择一条。另外，接受内部列地址信号后，由列译码器部1A-5的列译码器，在4条位线中选择一条。
接着，接受来自外部的命令信号(CMD)后，由外围电路1D-1，生成读出信号(RE)或写入信号(WR)。I/O部1A-6的输入输出电路接受读出信号或写入信号后，在与列译码器之间通过输入输出数据线数据1-数据16，进行数据的传输。并且，通过事先由列译码器部1A-5选择的位线和由第一冗余电路1A-4选择的第二位线对存储单元阵列1A-3内的期望存储单元进行数据的读出或写入。
同样，由存储器宏1E内的外围电路1E-1生成内部低位地址信号(RADR)和内部列地址信号(CADR)。接受该内部低位地址信号后，由低位译码器1E-2，在8条字线中选择一条。另外，接受内部列地址信号后，由列译码器部1A-5的列译码器，在4条位线中选择一条。
接着，接受来自外部的命令信号(CMD)，由外围电路1E-1，生成读出信号(RE)或写入信号(WR)。I/O部1A-6的输入输出电路接受读出信号或写入信号后，在与列译码器之间通过输入输出数据线数据1-数据16，进行数据的传输。并且，通过事先由列译码器部1A-5选择的位线和由第一冗余电路1A-4选择的第二位线对存储单元阵列1A-3内的期望存储单元进行数据的读出或写入。
下面说明存储器宏1A1的第二位线BLA1故障、存储器宏1D、存储器宏1E中没有故障的情况。
在存储器宏1A1内的第二位线BLA1故障的情况下，事先由激光修整装置，切断存储器宏1A1中的第一冗余电路1A-4内的熔丝12(参照图3)。之后，从外部向存储器宏1A1内的第一冗余电路1A-4输入复位信号(RS)，但由于切断了熔丝12，所以不会从倒相器11传送逻辑H电平的输出信号。因此，通过NMOS晶体管17向倒相器13输入逻辑L电平，并由倒相器14对其进行锁存。从而，位线BL1连接到第二位线BLA2上。之后，位线BL2连接到第二位线BLA3上，最后，位线BL64连接到冗余位线BLA65上。
另一方面，在存储器宏1D和存储器宏1E内，因为无故障而没有切断熔丝，所以从倒相器11传送逻辑H电平的输出信号，位线BL1连接到第二位线BLA1上。之后，位线BL2连接到第二位线BLA2上，最后，位线BL64连接到第二位线BLA64上。
此时，在冗余存储器宏2E内，存储器宏1A1侧的冗余信号线RA变为逻辑H电平，位线BL64的信号传送到冗余位线BLA65上。存储器宏1D和存储器宏1E侧的冗余信号线RA变为逻辑L电平，位线BL64的信号不传送到冗余位线BLA65上。此外，接受存储器宏1A1侧的冗余信号线RA的逻辑H电平后，图22的NOR电路53和NOR电路54的输出信号变为逻辑L电平，冗余字线WLA1-WLA32不固定在逻辑L电平上。另外，接受存储器宏1A1侧的冗余信号线RA的逻辑H电平和来自倒相器51的逻辑L电平的输出信号后，因为连接在存储器宏1A1侧的字线WL1-WL32上的开关晶体管导通，所以存储器宏1A1的字线WL1-WL32连接到冗余字线WLA1-WLA32上，传送信号。
同时，接受连接到存储器宏1D和存储器宏1E上的冗余信号线RA的逻辑L电平和来自倒相器52和倒相器55的逻辑H电平的输出信号后，因为连接到存储器宏1D侧的字线WL1-WL8、存储器宏1E侧的字线WL17-WL32和固定在接地电位(VSS)的字线WL9-WL16上的开关晶体管变为非导通，所以存储器宏1E的字线WL1-WL8、固定在VSS电平的不使用的字线WL9-WL16和存储器宏1D的字线WL1-WL16分别从冗余字线WLA1-WLA32上断开，不传送信号。
接着，在存储器宏1A1中，从外部输入地址信号(ADR)，由外围电路1A-1生成内部低位地址信号(RADR)和内部列地址信号(CADR)。接受该内部低位地址信号后，由低位译码器1A-2，在32条字线中选择一条。另外，接受内部列地址信号后，由列译码器部1A-5的列译码器，选择4条位线中的一条。
之后，接受外部命令信号(CMD)，由外围电路1A-1生成读出信号(RE)或写入信号(WR)。I/O部1A-6的输入输出电路接受读出信号或写入信号后，在与列译码器之间通过输入输出数据线数据1-数据16进行数据传输。此外，通过事先由列译码器部1A-5选择的位线、由第一冗余电路1A-4选择的第二位线BLA2-BLA64和冗余位线BLA65，对存储单元阵列1A-3和冗余存储单元阵列2A-2内的期望存储单元进行数据的读出或写入。
同样，在存储器宏1D中，从外部输入地址信号(ADR)，由外围电路1D-1生成内部低位地址信号(RADR)和内部列地址信号(CADR)。接受该内部低位地址信号后，由低位译码器1D-2，在16条字线中选择一条。另外，接受内部列地址信号后，由列译码器部1A-5的列译码器，选择4条位线中的一条。
之后，接受来自外部的命令信号(CMD)后，由外围电路1D-1生成读出信号(RE)或写入信号(WR)。I/O部1A-6的输入输出电路接受读出信号或写入信号后，在与列译码器之间通过输入输出数据线数据1-数据16进行数据传输。此外，通过事先由列译码器部1A-5选择的位线和由第一冗余电路1A-4选择的第二位线，对存储单元阵列1A-3内的期望存储单元进行数据的读出或写入。
同样，在存储器宏1E中，从外部输入地址信号(ADR)，由外围电路1E-1生成内部低位地址信号(RADR)和内部列地址信号(CADR)。接受该内部低位地址信号后，由低位译码器1E-2，在8条字线中选择一条。另外，接受内部列地址信号后，由列译码器部1A-5的列译码器，选择4条位线中的一条。
之后，接受来自外部的命令信号(CMD)后，由外围电路1E-1生成读出信号(RE)或写入信号(WR)。I/O部1A-6的输入输出电路接受读出信号或写入信号后，在与列译码器之间通过输入输出数据线数据1-数据16进行数据传输。此外，通过事先由列译码器部1A-5选择的位线和由第一冗余电路1A-4选择的第二位线，对存储单元阵列1A-3内的期望存储单元进行数据的读出或写入。
下面说明存储器宏1D的第二位线BLA1故障、存储器宏1A1、存储器宏1E中没有故障的情况。
在存储器宏1D内的第二位线BLA1故障的情况下，事先由激光修整装置，切断存储器宏1D中的第一冗余电路1A-4内的熔丝12。之后，从外部向存储器宏1D内的第一冗余电路1A-4输入复位信号(RS)，但由于切断了熔丝12，所以不会从倒相器11传送逻辑H电平的输出信号。因此，通过NMOS晶体管17向倒相器13输入逻辑L电平，并由倒相器14对其进行锁存。从而，位线BL1连接到第二位线BLA2上。之后，位线BL2连接到第二位线BLA3上，最后，位线BL64连接到冗余位线BLA65上。
另一方面，在存储器宏1A1中，因为无故障而没有切断熔丝，所以从倒相器11传送逻辑H电平的输出信号，位线BL1连接到第二位线BLA1上。之后，位线BL2连接到第二位线BLA2上，最后，位线BL64连接到第二位线BLA64上。
此时，在冗余存储器宏2A内，连接到存储器宏1D上的冗余信号线RA变为逻辑H电平，位线BL64的信号传送到冗余位线BLA65上。连接到存储器宏1A1上的冗余信号线RA变为逻辑L电平，存储器宏1A1的位线BL64的信号不传送到冗余位线BLA65。另外，连接到存储器宏1E上的冗余信号线RA也变为逻辑L电平，存储器宏1E的位线BL64的信号也不传送到冗余位线BLA65。
此外，接受连接到存储器宏1D上的冗余信号线RA的逻辑H电平后，图22的NOR电路53的输出信号变为逻辑L电平，冗余字线WLA17-WLA32不固定在逻辑L电平上。另外，接受连接到存储器宏1A1和存储器宏1E上的各冗余信号线RA的逻辑L电平后，图22的NOR电路54的输出信号变为逻辑H电平，冗余字线WLA1-WLA16固定在逻辑L电平上。
另外，接受连接到存储器宏1D上的冗余信号线RA的逻辑H电平和来自倒相器52的逻辑L电平的输出信号后，因为连接到存储器宏1D侧的字线WL17-WL32上的开关晶体管导通，所以存储器宏1D的字线WL1-WL16连接到冗余字线WLA17-WLA32上，传送信号。
同时，接受连接到存储器宏1A1上的冗余信号线RA的逻辑L电平和来自倒相器51的逻辑H电平的输出信号后，因为连接到存储器宏1A1侧的字线WL1-WL32上的开关晶体管变为非导通，所以存储器宏1A1的字线WL1-WL32从冗余字线WLA1-WLA32上断开，不传送信号。
另外，接受连接到存储器宏1E上的冗余信号线RA的逻辑L电平和来自倒相器55的逻辑H电平的输出信号后，因为连接到存储器宏1E侧的字线WL1-WL8上的开关晶体管变为非导通，所以存储器宏1E的字线WL1-WL8从冗余字线WLA1-WLA8上断开，不传送信号。
接着，在存储器宏1A1中，从外部输入地址信号(ADR)，由外围电路1A-1生成内部低位地址信号(RADR)和内部列地址信号(CADR)。接受该内部低位地址信号后，由低位译码器1A-2，在32条字线中选择一条。另外，接受内部列地址信号后，由列译码器部1A-5的列译码器，选择4条位线中的一条。
之后，接受来自外部的命令信号(CMD)后，由外围电路1A-1生成读出信号(RE)或写入信号(WR)。I/O部1A-6的输入输出电路接受读出信号或写入信号后，在与列译码器之间通过输入输出数据线数据1-数据16进行数据传输。此外，通过事先由列译码器部1A-5选择的位线和由第一冗余电路1A-4选择的第二位线，对存储单元阵列1A-3内的期望存储单元进行数据的读出或写入。
同样，在存储器宏1D中，从外部输入地址信号(ADR)，由外围电路1D-1生成内部低位地址信号(RADR)和内部列地址信号(CADR)。接受该内部低位地址信号后，由低位译码器1D-2，在16条字线中选择一条。另外，接受内部列地址信号后，由列译码器部1A-5的列译码器，选择4条位线中的一条。
之后，接受来自外部的命令信号(CMD)后，由外围电路1D-1生成读出信号(RE)或写入信号(WR)。I/O部1A-6的输入输出电路接受读出信号或写入信号后，在与列译码器之间通过输入输出数据线数据1-数据16进行数据传输。此外，通过事先由列译码器部1A-5选择的位线、由第一冗余电路1A-4选择的第二位线BLA2-BLA64和冗余位线BLA65，对存储单元阵列1A-3和冗余存储单元阵列2A-2内的期望存储单元进行数据的读出或写入。
同样，在存储器宏1E中，从外部输入地址信号(ADR)，由外围电路1E-1生成内部低位地址信号(RADR)和内部列地址信号(CADR)。接受该内部低位地址信号后，由低位译码器1E-2，在8条字线中选择一条。另外，接受内部列地址信号后，由列译码器部1A-5的列译码器，选择4条位线中的一条。
之后，接受来自外部的命令信号(CMD)后，由外围电路1E-1生成读出信号(RE)或写入信号(WR)。I/O部1A-6的输入输出电路接受读出信号或写入信号后，在与列译码器之间通过输入输出数据线数据1-数据16进行数据传输。此外，通过事先由列译码器部1A-5选择的位线和由第一冗余电路1A-4选择的第二位线，对存储单元阵列1A-3内的期望存储单元进行数据的读出或写入。
下面举例说明存储器宏1D和存储器宏1E的第二位线BLA1都故障、存储器宏1A1中没有故障的情况。
在存储器宏1D内的第二位线BLA1故障的情况下，事先由激光修整装置，切断存储器宏1D中的第一冗余电路1A-4内的熔丝12。之后，从外部向存储器宏1D内的第一冗余电路1A-4输入复位信号(RS)，但由于切断了熔丝12，所以不会从倒相器11传送逻辑H电平的输出信号。因此，通过NMOS晶体管17向倒相器13输入逻辑L电平，并由倒相器14对其进行锁存。从而，位线BL1连接到第二位线BLA2上。之后，位线BL2连接到第二位线BLA3上，最后，位线BL64连接到冗余位线BLA65上。
另外，在存储器宏1E内的第二位线BLA1故障的情况下，事先由激光修整装置，切断存储器宏1E中的第一冗余电路1A-4内的熔丝12。之后，从外部向存储器宏1E内的第一冗余电路1A-4输入复位信号(RS)，但由于切断了熔丝12，所以不会从倒相器11传送逻辑H电平的输出信号。因此，通过NMOS晶体管17向倒相器13输入逻辑L电平，并由倒相器14对其进行锁存。从而，位线BL1连接到第二位线BLA2上。之后，位线BL2连接到第二位线BLA3上，最后，位线BL64连接到冗余位线BLA65上。
另一方面，在存储器宏1A1中，因为无故障而没有切断熔丝，所以从倒相器11传送逻辑H电平的输出信号，位线BL1连接到第二位线BLA1上。之后，位线BL2连接到第二位线BLA2上，最后，位线BL64连接到第二位线BLA64上。
此时，在冗余存储器宏2E内，连接到存储器宏1D上的冗余信号线RA变为逻辑H电平，存储器宏1D的位线BL64的信号传送到冗余位线BLA65。另外，连接到存储器宏1E上的冗余信号线RA也变为逻辑H电平，存储器宏1E的位线BL64的信号传送到冗余位线BLA65上。但是，连接到存储器宏1A1上的冗余信号线RA变为逻辑L电平，存储器宏1A1的位线BL64的信号不传送到冗余位线BLA65。
此时，接受连接到存储器宏1D上的冗余信号线RA的逻辑H电平后，图22的倒相器52的输出信号变为逻辑L电平。同时，接受连接到存储器宏1E上的冗余信号线RA的逻辑H电平后，图22的倒相器55的输出信号也变为逻辑L电平。接受该倒相器52和倒相器55的输出信号后，冗余位线连接电路2E-2内的NAND电路58输出逻辑H电平。该NAND电路58仅在同时补救存储器宏1D和存储器宏1E的情况下才输出逻辑H电平。接受来自NAND电路58的逻辑H电平后，倒相器57输出逻辑L电平，开关晶体管56变为非导通。由此，冗余位线BLA65由冗余位线连接电路2E-2与存储器宏1D的冗余位线和存储器宏1E的冗余位线电气断开。
接着，在存储器宏1A1中，从外部输入地址信号(ADR)，由外围电路1A-1生成内部低位地址信号(RADR)和内部列地址信号。接受该内部低位地址信号后，由低位译码器1A-2，在32条字线中选择一条。另外，接受内部列地址信号后，由列译码器部1A-5的列译码器，选择4条位线中的一条。
之后，接受来自外部的命令信号(CMD)后，由外围电路1A-1生成读出信号(RE)或写入信号(WR)。I/O部1A-6的输入输出电路接受读出信号或写入信号后，在与列译码器之间通过输入输出数据线数据1-数据16进行数据传输。此外，通过事先由列译码器部1A-5选择的位线和由第一冗余电路1A-4选择的第二位线，对存储单元阵列1A-3内的期望存储单元进行数据的读出或写入。
同样，在存储器宏1D中，从外部输入地址信号(ADR)，由外围电路1D-1生成内部低位地址信号(RADR)和内部列地址信号(CADR)。接受该内部低位地址信号后，由低位译码器1D-2，在16条字线中选择一条。另外，接受内部列地址信号后，由列译码器部1A-5的列译码器，选择4条位线中的一条。
之后，接受来自外部的命令信号(CMD)后，由外围电路1D-1生成读出信号(RE)或写入信号(WR)。I/O部1A-6的输入输出电路接受读出信号或写入信号后，在与列译码器之间通过输入输出数据线数据1-数据16进行数据传输。此外，通过事先由列译码器部1A-5选择的位线、由第一冗余电路1A-4选择的第二位线BLA2-BLA64和冗余位线BLA65，对存储单元阵列1A-3和冗余存储单元阵列2A-2内的期望存储单元进行数据的读出或写入。
同样，在存储器宏1E中，从外部输入地址信号(ADR)，由外围电路1E-1生成内部低位地址信号(RADR)和内部列地址信号(CADR)。接受该内部低位地址信号后，由低位译码器1E-2，在8条字线中选择一条。另外，接受内部列地址信号后，由列译码器部1A-5的列译码器，选择4条位线中的一条。
之后，接受来自外部的命令信号(CMD)后，由外围电路1E-1生成读出信号(RE)或写入信号(WR)。I/O部1A-6的输入输出电路接受读出信号或写入信号后，在与列译码器之间通过输入输出数据线数据1-数据16进行数据传输。此外，通过事先由列译码器部1A-5选择的位线、由第一冗余电路1A-4选择的第二位线BLA2-BLA64和冗余位线BLA65，对存储单元阵列1A-3和冗余存储单元阵列2A-2内的期望存储单元进行数据的读出或写入。
通过如此构成，由于可分别从正常的存储器宏的字线和位线上完全断开冗余字线和冗余位线，所以，对于多个存储器宏而言，无论字线和位线的动作时间是否相同，另外，即使字线数量不同，都可在多个存储器宏中共享、使用冗余存储器宏，可补救多个存储器宏中的一个或多个。因此，可提高面积效率和补救效率。
(实施例7)
图23是表示本发明实施例7的半导体集成电路内的冗余存储器宏的部分结构的电路图。在本实施例的半导体集成电路装置中，这种冗余补救的形态也可多个存在于半导体集成电路中。另外，冗余存储器宏2G内的字线和位线数量不限定于本实施例的结构。
图23中，冗余存储器宏2G由冗余存储单元阵列2C-2和第一字线连接电路2A-1构成，通过4条冗余位线BLA-1～BLA-4与一侧的存储器宏连接，通过一条位线BLA-4与另一侧的存储器宏连接。
通过如此构成，由于可分别从正常的存储器宏的字线和位线上完全断开冗余字线和冗余位线，所以，对于多个存储器宏而言，无论字线和位线的动作时间是否相同，另外，即使应冗余的位线数量不同，也都可在多个存储器宏中共享、使用冗余存储器宏，可补救多个存储器宏中的一个。因此，可提高面积效率和补救效率。
(实施例8)
图24是表示本发明实施例8的半导体集成电路内的冗余存储器宏2H的部分结构的电路图。在本实施例的半导体集成电路装置中，这种冗余补救的形态也可多个存在于半导体集成电路中。另外，冗余存储器宏2H内的字线和位线数量不限定于本实施例的结构。
图24中，冗余存储器宏2H由冗余存储单元阵列2C-2、第一字线连接电路2A-1和第三字线连接电路2H-1构成，通过两条冗余位线BLA-11、BLA-12与一侧的存储器宏连接，通过两条冗余位线BLA-21、BLA-22与另一侧的存储器宏连接。仅在补救双方的存储器宏的情况下，倒相器51、52的输出信号才都变为逻辑L电平，在第三字线连接电路2H-1中，NOR电路301的输出信号变为逻辑H电平。接受该逻辑H电平的信号和来自倒相器302的逻辑L电平的输出信号后，开关晶体管303、304变为非导通，电气断开一侧的存储器宏侧与另一侧的存储器宏侧的冗余字线。
通过如此构成，可分割冗余字线，无论字线和位线的动作是否相同，都可在多个存储器宏中共享、使用冗余存储器宏，可补救多个存储器宏中的任一个。因此，可提高面积效率和补救效率。
(实施例9)
图25是表示本发明实施例7的半导体集成电路一结构例的框图。本实施例中，说明搭载了两个存储器宏的实例，但在搭载三个以上的情况下也一样。另外，这种冗余补救的形态也可多个存在于半导体集成电路中。另外，存储器宏1F1、存储器宏1F2和冗余存储器宏2F内的字线和位线、输入输出数据线的数量不限定于本实施例的结构。另外，存储器宏1F1、1F2与图2所示的存储器宏1A1、1A2仅冗余电路不同，其它电路相同。参照图26来说明冗余电路的不同。
在图25中，上述存储器宏1F1、1F2与存储器宏1A1、1A2不同，分别通过冗余控制信号线SA1-SA64、SB1-SB64与冗余存储器宏2F的第一冗余控制电路连接。
图26是表示冗余存储器宏2F中的第一冗余控制电路2F-1的部分结构的电路图。第一冗余控制电路2F-1由包含64个移位熔丝部2F-3的冗余熔丝部2F-2、包含两个宏选择熔丝部2F-5的宏熔丝部2F-4和宏选择电路2F-6构成。
冗余熔丝部2F-2内的各移位熔丝部2F-3与外部复位信号线RS连接，另外，通过64条移位信号线S1-S64与宏选择电路2F-6连接。
宏熔丝部2F-4内的宏选择熔丝部2F-5也与外部复位信号线RS连接，另外，通过两条宏选择信号线MS1、MS2与宏选择电路2F-6连接。
宏选择电路2F-6由通过冗余控制信号线SA1-SA64向存储器宏1F1输出信号的64个NAND电路102、112…、和通过冗余控制信号线SB1-SB64向存储器宏1F2输出信号的64个NAND电路101、111…构成。
来自64个移位熔丝部2F-3的移位信号线S1-S64分别连接在对应于存储器宏1F1的64个NAND电路102、112、…和对应于存储器宏1F2的64个NAND电路101、111…一方的输入端子上。另外，来自两个宏选择熔丝部2F-5的宏选择信号线MS1、MS2分别连接在对应于存储器宏1F1的64个NAND电路102、112、…和对应于存储器宏1F2的64个NAND电路101、111…另一方的输入端子上。
图27是表示存储器宏1F1中的第四冗余电路1F-4和存储单元阵列1A-3的结构的电路图。图27中，虽然仅示出存储器宏1F1的部分结构，但存储器宏1F2的部分结构除冗余控制信号线是SB1-SB64外也相同。在图27中，第四冗余电路1F-4和冗余存储器宏2F通过冗余控制信号线SA1-SA64、冗余位线BLA65和冗余信号线RA连接，存储单元阵列1A-3和第四冗余电路1F-4通过第二位线BLA1-BLA64连接。
下面说明如此构成的半导体集成电路的动作。
开始，说明存储器宏1F1、1F2任一个中都没有故障，未使用冗余存储器宏2F的情况。
首先，从外部向第一冗余控制电路2F-1输入复位信号(RS)。此时，在存储器宏1F1、1F2中都没有故障的情况下，因为未切断熔丝，所以从图26的移位熔丝部2F-3内的倒相器11传送逻辑L电平的输出信号，向之后的移位熔丝部2F-3传递倒相器13的逻辑H电平的输出信号，由倒相器14对其进行锁存。
另外，从宏选择熔丝部2F-5内的倒相器211传送逻辑L电平的输出信号，由倒相器213、214对其进行锁存。
因此，连接在宏选择电路2F-6上的64条移位信号线S1-S64和两条宏选择信号线MS1、MS2都变为逻辑L电平。所以，从宏选择电路2F-6内的NAND电路101、111、102、112、…向冗余控制信号线SA1-SA64、SB1-SB64全部输出逻辑H电平的信号。
在存储器宏1F1、1F2中，接受冗余控制信号线SA1-SA64、SB1-SB64的逻辑H电平后，图27所示的第四冗余电路1F-4内的NMOS晶体管15导通，倒相器91输出逻辑L电平，NMOS晶体管16截止。由此，位线BL1与第二位线BLA1连接，之后，BL2与BLA2连接，最后，BL64与BLA64连接。
下面举例说明存储器宏1F1的第二位线BLA1故障、存储器宏1F2中没有故障的情况。
在存储器宏1F1内的第二位线BLA1故障的情况下，对于冗余存储器宏2F内的第一冗余控制电路2F-1，事先由激光修整装置，切断连接在移位信号线S1上的移位熔丝部2F-3内的熔丝12和连接在宏选择信号线MS1上的宏选择熔丝部2F-5内的熔丝212。
之后，从外部向冗余存储器宏2F内的第一冗余控制电路2F-1输入复位信号(RS)，但由于切断了上述熔丝12，所以不会从倒相器11传送逻辑L电平的输出信号。因此，通过NMOS晶体管17向倒相器13输入逻辑H电平，并由倒相器14对其进行锁存。从而，移位信号线S1变为逻辑H电平。之后，也依次向移位信号线S2-S64传送逻辑H电平。
另外，因为切断了上述熔丝212，所以不会从倒相器211传送逻辑L电平的输出信号。因此，通过NMOS晶体管217向倒相器213输入逻辑H电平，并由倒相器214对其进行锁存。从而，宏选择信号线MS1变为逻辑H电平。此时，因为未切断选择宏选择存储器1F2的宏选择熔丝部2F-5内的熔丝，所以宏选择信号线MS2变为逻辑L电平。
接受这些信号后，连接在宏选择电路2F-6内的宏选择信号线MS1上的NAND电路102、112、…向冗余控制信号线SA1-SA64全部输出逻辑L电平。另一方面，因为宏选择信号线MS2是逻辑L电平，所以连接在宏选择信号线MS2上的NAND电路101、111、…向冗余控制信号线SB1-SB64全部输出逻辑H电平。
因为冗余控制信号线SA1-SA64为逻辑L电平，所以在存储器宏1F1中，第四冗余电路1F-4内的NMOS晶体管15截止，倒相器91输出逻辑H电平，NMOS晶体管16导通。从而，位线BL1连接在第二位线BLA2上，之后，BL2连接在BLA3上，最后，BL64连接在BLA65上。
另一方面，因为冗余控制信号线SB1-SB64为逻辑H电平，所以在存储器宏1F2中，第四冗余电路1F-4内的NMOS晶体管15导通，倒相器91输出逻辑L电平，NMOS晶体管16截止。从而，位线BL1连接在第二位线BLA1上，之后，BL2连接在BLA2上，最后，BL64连接在BLA64上。
通过如此构成，可在多个存储器宏中共享、使用冗余补救用的熔丝。因此，削减了熔丝，可提高面积效率。
(实施例10)
图28是表示本发明实施例10的半导体集成电路中的冗余存储器宏内的第二冗余控制电路的部分结构的电路图。图28所示的第二冗余控制电路2F-12与图26所示的第一冗余控制电路2F-1的不同之处在于对两个存储器宏1F1、1F2只设置一个宏选择熔丝部2F-5。在该宏选择熔丝部2F-5中，向宏选择电路2F-6的宏选择信号线MS1提供倒相器213的输入信号，向宏选择信号线MS2提供倒相器213的输出信号。
下面说明如此构成的半导体集成电路的动作。
存储器宏1F1、1F2任一个中都没有故障，未使用冗余存储器宏2F的情况下，不切断所有熔丝，因为与实施例9一样，所以省略说明。
从而，举例说明存储器宏1F1的第二位线BLA1故障、存储器宏1F2中没有故障的情况。
在存储器宏1F1内的第二位线BLA1故障的情况下，对于冗余存储器宏2F内的第二冗余控制电路2F-1，事先由激光修整装置，切断连接在移位信号线S1上的移位熔丝部2F-3内的熔丝12和宏选择熔丝部2F-5内的熔丝212。
之后，从外部向冗余存储器宏F2F内的第二冗余控制电路2F-12输入复位信号(RS)，但由于切断了上述熔丝12，所以不会从倒相器11传送逻辑L电平的输出信号。因此，通过NMOS晶体管17向倒相器13输入逻辑H电平，并由倒相器14对其进行锁存。从而，移位信号线S1变为逻辑H电平。之后，也依次向移位信号线S2-S64传送逻辑H电平。
另外，因为切断了上述熔丝212，所以不会从倒相器211传送逻辑L电平的输出信号。因此，通过NMOS晶体管217向倒相器213输入逻辑H电平，并由倒相器214对其进行锁存。从而，宏选择信号线MS1变为逻辑H电平。此时，因为倒相器213的输出端子连接在宏选择信号线MS2上，所以宏选择信号线MS2变为逻辑L电平。
此后的动作与实施例9相同。
下面，举例说明存储器宏1F2的第二位线BLA1故障、存储器宏1F1中没有故障的情况。
在存储器宏1F2内的第二位线BLA1故障的情况下，对于冗余存储器宏2F内的第二冗余控制电路2F-12，事先由激光修整装置，切断连接在移位信号线S1上的移位熔丝部2F-3内的熔丝12。此时，不切断宏选择熔丝部2F-5内的熔丝212。
之后，从外部向冗余存储器宏2F内的第二冗余控制电路2F-12输入复位信号(RS)，但由于切断了上述熔丝12，所以不会从倒相器11传送逻辑L电平的输出信号。因此，通过NMOS晶体管17向倒相器13输入逻辑H电平，并由倒相器14对其进行锁存。从而，移位信号线S1变为逻辑H电平。之后，也依次向移位信号线S2-S64传送逻辑H电平。
另外，因为未切断上述熔丝212，所以从倒相器211传送逻辑L电平的输出信号。因此，向倒相器213输入逻辑L电平，并由倒相器214对其进行锁存。从而，宏选择信号线MS1变为逻辑L电平。此时，因为倒相器213的输出端子连接在宏选择信号线MS2上，所以宏选择信号线MS2变为逻辑H电平。
接受这些信号后，连接在宏选择电路2F-6内的宏选择信号线MS1上的NAND电路102、112、…向冗余控制信号线SA1-SA64全部输出逻辑H电平。另一方面，因为宏选择信号线MS2是逻辑H电平，所以连接在宏选择信号线MS2上的NAND电路101、111、…向冗余控制信号线SB1-SB64全部输出逻辑L电平。
因为冗余控制信号线SA1-SA64为逻辑H电平，所以在存储器宏1F1中，第四冗余电路1F-4内的NMOS晶体管15导通，倒相器91输出逻辑L电平，NMOS晶体管16截止。从而，位线BL1连接在第二位线BLA1上，之后，BL2连接在BLA2上，最后，BL64连接在BLA64上。
另一方面，因为冗余控制信号线SB1-SB64为逻辑L电平，所以在存储器宏1F2中，第四冗余电路1F-4内的NMOS晶体管15截止，倒相器91输出逻辑H电平，NMOS晶体管16导通。从而，位线BL1连接在第二位线BLA2上，之后，BL2连接在BLA3上，最后，BL64连接在冗余位线BLA65上。
通过如此构成，可在多个存储器宏中共享、使用冗余补救用的熔丝，还可削减宏选择熔丝的个数。因此，削减了熔丝，可提高面积效率。
另外，在本实施例中，虽然构成为在两个存储器宏中共用一个宏选择熔丝，但也可对三个存储器宏共用两个宏选择熔丝，对于宏选择熔丝部而言，通过译码并提供至宏选择信号线的信号，可实现本发明。
(实施例11)
图29是表示本发明实施例11的半导体集成电路中的冗余存储器宏内的第三冗余控制电路的部分结构的电路图。本实施例的半导体集成电路搭载多个具有64条位线的存储器宏1F1和具有65条位线的存储器宏1G这种结构不同的存储器宏。这里，虽然说明搭载了一个存储器宏1F1、一个存储器宏1G的实例，但搭载三个以上的情况也一样。另外，这种冗余补救形态也可多个存在于半导体集成电路内。另外，存储器宏1F1、存储器宏1G、冗余存储器宏2F内的字线和位线、输入输出数据线的数量不限定于本实施例的结构。
在图29中，第三冗余控制电路2F-13包括由65个移位熔丝部2F-3构成的冗余熔丝部2F-2、由两个宏选择熔丝部2F-5构成的宏熔丝部2F-4和宏选择电路2F-6。冗余熔丝部2F-2内的各移位熔丝部2F-3与外部复位信号线RS连接，冗余熔丝部2F-2内的各移位熔丝部2F-3和宏选择电路2F-6通过65条移位信号线S1-S65连接。
另外，宏熔丝部2F-4内的宏选择熔丝部2F-5也与外部复位信号线RS连接，宏选择熔丝部2F-5和宏选择电路2F-6通过两条宏选择信号线MS1、MS2连接。
宏选择电路2F-6由通过冗余控制信号线SA1-SA64向存储器宏1F1输出信号的64个NAND电路102、112…、和通过冗余控制信号线SB1-SB65向存储器宏1G输出信号的65个NAND电路101、111…构成。
来自64个移位熔丝部2F-3的移位信号线S1-S64分别连接在对应于存储器宏1F1的64个NAND电路102、112、…和对应于存储器宏1G的65个NAND电路101、111…的一方的输入端子上。另外，来自两个宏选择熔丝部2F-5的宏选择信号线MS1、MS2分别连接在对应于存储器宏1F1的64个NAND电路102、112、…的和对应于存储器宏1G的65个NAND电路101、111…另一方的输入端子上。
图30是表示存储器宏1G中的第四冗余电路1G-4和存储单元阵列1A-3的结构的电路图。图30中，第四冗余电路1G-4和冗余存储器宏2F通过冗余控制信号线SB1-SB65、冗余位线BLA66和冗余信号线RA连接，存储单元阵列1A-3和第四冗余电路1G-4通过第二位线BLA1-BLA65连接。
这里，除了与位线数量最多(例如65条)的存储器宏1G一致来设置冗余熔丝部2F-2的移位熔丝部2F-3的个数、宏选择电路2F-6的NAND电路的个数外，因为与实施例9的结构相同，所以省略动作说明。
通过如此构成，可在位线数量不同的多个存储器宏中共享、使用冗余补救用的熔丝。因此，削减了熔丝，可提高面积效率。
(实施例12)
图31是表示本发明实施例12的半导体集成电路中的冗余存储器宏内的第四冗余控制电路的部分结构的电路图。本实施例的半导体集成电路搭载多个具有64条位线的存储器宏1F1、具有58条位线的存储器宏1H和具有四条位线的存储器宏1I这种结构不同的存储器宏。这里，虽然说明搭载了一个存储器宏1F1、一个存储器宏1H、一个存储器宏1I的实例，但搭载四个以上的情况也一样。另外，这种冗余补救形态也可多个存在于半导体集成电路内。另外，存储器宏1F1、存储器宏1H、存储器宏1I、冗余存储器宏F2E内的字线或位线、输入输出数据线的数量不限定于本实施例的结构。
在图31中，冗余存储器宏2E内的第四冗余控制电路2E-14包括由64个移位熔丝部2F-3构成的冗余熔丝部2E-2、由三个宏选择熔丝部2F-5构成的宏熔丝部2E-4、宏选择电路2E-6和熔丝连接电路2E-7。
冗余熔丝部2E-2内的各移位熔丝部2F-3与外部复位信号线RS连接，冗余熔丝部2E-2内的各移位熔丝部2F-3和宏选择电路2E-6通过64条移位信号线S1-S64连接。
另外，宏熔丝部2E-4内的宏选择熔丝部2F-5也与外部复位信号线RS连接，宏选择熔丝部2F-5和宏选择电路2E-6通过三条宏选择信号线MS1、MS2和MS3连接。
宏选择电路2E-6由通过冗余控制信号线SF1-SF64向存储器宏1F1输出信号的64个NAND电路101、111…、通过冗余控制信号线SH1-SH58向存储器宏1H输出信号的58个NAND电路102、112…、和通过冗余控制信号线SI1-SI4向存储器宏1I输出信号的4个NAND电路构成。
来自64个移位熔丝部2F-3的移位信号线S1-S64分别连接在对应于存储器宏1F1的64个NAND电路101、111…、对应于存储器宏1H的58个NAND电路102、112…、和对应于存储器宏1I的4个NAND电路的一方的输入端子上。另外，来自三个宏选择熔丝部2F-5的宏选择信号线MS1、MS2、MS3分别连接在对应于存储器宏1F1的64个NAND电路101、111…、对应于存储器宏1H的58个NAND电路102、112…、和对应于存储器宏1I的4个NAND电路的另一方的输入端子上。另外，宏选择信号线MS2与宏选择信号线MS3连接在熔丝连接电路2E-7上。
图32是表示存储器宏1H中的第四冗余电路1H-4和存储单元阵列1H-3的部分结构的电路图。图32中，第四冗余电路1H-4和冗余存储器宏2E通过冗余控制信号线SH1-SH58、冗余位线BLA59和冗余信号线RA连接，存储单元阵列1H-3和第四冗余电路1H-4通过第二位线BLA1-BLA58连接。
图33是表示存储器宏1I中的第四冗余电路1I-4和存储单元阵列1I-3的部分结构的电路图。图33中，第四冗余电路1I-4和冗余存储器宏2E通过冗余控制信号线SI1-SI4、冗余位线BLA5和冗余信号线RA连接，存储单元阵列1I-3和第四冗余电路1I-4通过第二位线BLA1-BLA4连接。
另外，存储器宏1F1具有32条字线，存储器宏1H具有16条字线，存储器宏1I具有16条字线。
下面说明如此构成的半导体集成电路的动作。
开始，说明存储器宏1F1、1H、1I任一个中都没有故障，未使用冗余存储器宏2E的情况。
首先，从外部向第四冗余控制电路2E-14输入复位信号(RS)。此时，在存储器宏1F1、1H、1I中都没有故障的情况下，因为未切断熔丝，所以从第四冗余控制电路2E-14的移位熔丝部2F-3内的倒相器11(参照图26)传送逻辑L电平的输出信号，向后面的移位熔丝部2F-3传递倒相器13的逻辑H电平的输出信号，由倒相器14对其进行锁存。
另外，从宏选择熔丝部2F-5内的倒相器211传送逻辑L电平的输出信号，由倒相器213、214对其进行锁存。
因此，连接在宏选择电路2F-6上的64条移位信号线S1-S64和三条宏选择信号线MS1、MS2、MS3全都变为逻辑L电平。所以，从宏选择电路2F-6内的NAND电路101、111、102、112、…向冗余控制信号线SF1-SF64、SH1-SH58、SI1-SI4全部输出逻辑H电平的信号。
接受来自冗余控制信号线SF1-SF64、SH1-SH58、SI1-SI4的逻辑L电平后，存储器宏1F1的第四冗余电路1F-4、存储器宏1H的第四冗余电路1H-4、存储器宏1I的第四冗余电路1I-4内的NMOS晶体管15导通，倒相器91输出逻辑L电平，NMOS晶体管16截止。由此，位线BL1连接在第二位线BLA1上，之后，BL2连接在BLA2上，最后，BL64连接在BLA64上。
下面举例说明存储器宏1F1的第二位线BLA1故障、存储器宏1H、存储器宏1I中没有故障的情况。
在存储器宏1F1内的第二位线BLA1故障的情况下，对于冗余存储器宏2E内的第四冗余控制电路2E-14，事先由激光修整装置，切断连接在移位信号线S1上的移位熔丝部2F-3内的熔丝12和连接在宏选择信号线MS1上的宏选择熔丝部2F-5(存储器宏1F1用)内的熔丝212。
之后，从外部向第四冗余控制电路2E-14输入复位信号(RS)，但由于切断了上述熔丝12，所以不会从倒相器11传送逻辑L电平的输出信号。因此，通过NMOS晶体管17向倒相器13输入逻辑H电平，并由倒相器14对其进行锁存。从而，移位信号线S1变为逻辑H电平。之后，也依次向移位信号线S2-S64传送逻辑H电平。
另外，因为切断了上述熔丝212，所以不会从倒相器211传送逻辑L电平的输出信号。因此，通过NMOS晶体管217向倒相器213输入逻辑H电平，并由倒相器214对其进行锁存。从而，宏选择信号线MS1变为逻辑H电平。此时，因为未切断存储器宏1H、1I用的宏选择熔丝部2F-5内的熔丝，所以宏选择信号线MS2、MS3变为逻辑L电平。
接受这些信号后，连接在宏选择电路2F-6内的宏选择信号线MS1上的NAND电路101、111、…输出逻辑L电平。即，在连接在宏选择电路2F-6内的宏选择信号线MS1上的NAND电路中，连接在包含为了补救故障而切断的熔丝的移位熔丝部2F-3之后的NAND电路输出逻辑L电平。
另一方面，因为宏选择信号线MS2、MS3是逻辑L电平，所以连接在宏选择信号线MS2、MS3上的NAND电路全部输出逻辑H电平。
接受冗余控制信号线SF1-SF64的逻辑L电平后，存储器宏1F1中的第四冗余电路1F-4内的NMOS晶体管15截止，倒相器91输出逻辑H电平，NMOS晶体管16导通。从而，位线BL1连接在第二位线BLA2上，之后，BL2连接在BLA3上，最后，BL64连接在冗余位线BLA65上。
另外，接受冗余控制信号线SH1-SH58的逻辑H电平后，存储器宏1H中的第四冗余电路1H-4内的NMOS晶体管15导通，倒相器91输出逻辑L电平，NMOS晶体管16截止。从而，存储器宏1H内的位线BL1连接在第二位线BLA1上，之后，BL2连接在BLA2上，最后，BL58连接在BLA58上。
另外，接受冗余控制信号线SI1-SI4的逻辑H电平后，存储器宏1I中的第四冗余电路1I-4内的NMOS晶体管15导通，倒相器91输出逻辑L电平，NMOS晶体管16截止。从而，存储器宏1I内的位线BL1连接在第二位线BLA1上，之后，BL2连接在BLA2上，最后，BL4连接在BLA4上。
这里，对于熔丝连接电路2E-7而言，接受宏选择信号线MS2、MS3的逻辑L电平后，NOR电路123输出逻辑H电平，NMOS晶体管122导通，PMOS晶体管121截止。从而，冗余熔丝部2E-2中的64个移位熔丝部2F-3全部变为连接状态。
另外，在补救存储器宏1H和存储器宏1I之一或全部的情况下，接受宏选择信号线MS2、MS3至少一方的逻辑H电平后，NOR电路123输出逻辑L电平，NMOS晶体管122截止，PMOS晶体管121导通。从而，冗余熔丝部2E-2中的64个移位熔丝部2F-3被电气断开，将输入存储器宏1I用的移位熔丝部2F-3中的信号复位为逻辑H电平。
通过如此构成，可在结构不同的多个存储器宏中共用冗余补救用的熔丝，可补救结构不同的存储器宏中的多个，削减了熔丝，可提高面积效率。
如上所述，根据本发明，可达到如下特别的效果：通过搭载规格和结构不同的多个存储器宏和冗余存储器宏、在规格和结构不同的多个存储器宏中共享、使用冗余存储器宏，可优化面积效率、补救效率，削减熔丝条数，提供低成本的半导体集成电路。

Claims (10)

1、一种半导体集成电路，具有多个存储器宏和补救上述多个存储器宏用的冗余存储器宏，其特征在于：
上述多个存储器宏分别具备：
连接于字线和第2位线上的存储单元阵列；和
具有在上述第2位线以及冗余位线与位线之间设置的晶体管，以及控制上述晶体管的接通、断开的熔丝，通过上述熔丝的切断，由相邻的正常位线和上述冗余位线置换上述存储单元阵列的故障位线，并将故障信息输出给冗余信号线的冗余电路，
上述冗余存储器宏具备：
连接于冗余字线和上述冗余位线上的冗余存储单元阵列；
在上述多个存储器宏之中的第1存储器宏和上述冗余存储单元阵列之间设置，根据输出到上述第1存储器宏的上述冗余信号线的上述故障信息，将上述第1存储器宏的字线连接到上述冗余字线的第1开关晶体管；和
在上述多个存储器宏之中的第2存储器宏和上述冗余存储单元阵列之间设置，根据输出到上述第2存储器宏的上述冗余信号线的上述故障信息，将上述第2存储器宏的字线连接到上述冗余字线的第2开关晶体管。
2、根据权利要求1所述的半导体集成电路，其特征在于：上述多个存储器宏各自的动作时间不同。
3、根据权利要求1所述的半导体集成电路，其特征在于：上述多个存储器宏分别混合存在同步式存储器宏和非同步式存储器宏来形成。
4、根据权利要求1所述的半导体集成电路，其特征在于：上述多个存储器宏分别具备连接上述字线、接受从外部输入的地址信号生成的内部低位地址信号、选择任一条上述字线的低位译码器。
5、根据权利要求1所述的半导体集成电路，其特征在于：上述冗余存储器宏补救上述多个存储器宏中的任一个。
6、根据权利要求1所述的半导体集成电路，其特征在于：上述冗余存储器宏同时补救上述多个存储器宏中的几个。
7、根据权利要求1所述的半导体集成电路，其特征在于：上述多个存储器宏各自的字线数量不同，上述冗余存储器宏不使用的字线固定在接地电位上。
8、根据权利要求1所述的半导体集成电路，其特征在于：上述多个存储器宏各自的字线数量不同，上述冗余存储器宏不使用的字线固定在接地电位上，上述冗余存储器宏具备冗余位线连接电路，根据上述冗余信号线的故障信息，分割上述冗余存储器宏的字线、分别连接或断开分配了的连接在几个存储器宏上的冗余位线，同时补救上述几个存储器宏。
9、根据权利要求1所述的半导体集成电路，其特征在于：上述多个存储器宏各自的冗余单位位线数量不同，上述冗余存储器宏具备与上述多个存储器宏中冗余单位的位线数量最大的存储器宏相同的冗余位线数量，对应于存储器宏来变更应连接的冗余位线的数量。
10、根据权利要求1所述的半导体集成电路，其特征在于：上述冗余存储器宏具备第二字线连接电路，根据上述冗余信号线的故障信息，断开或连接上述冗余字线，分割或统一上述冗余存储单元阵列，补救连接的所有存储器宏。
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