CN1162914C - 多端口静态随机存取存储器 - Google Patents

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CN1162914C CNB011224827A CN01122482A CN1162914C CN 1162914 C CN1162914 C CN 1162914C CN B011224827 A CNB011224827 A CN B011224827A CN 01122482 A CN01122482 A CN 01122482A CN 1162914 C CN1162914 C CN 1162914C
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Abstract

本发明的课题是提供既可迅速地进行使记忆内容反转的写入、又可减少不需要的功耗的存储器。晶体管MN9、MN10串联连接在节点N1与写入位线41之间。晶体管MN9、MN10的栅分别与写入控制线44和写入字线31连接。写入控制线44供给与写入位线41、互补写入位线42的“异或”运算值相当的电位。通过预先将写入工作中不使用的写入位线41、互补写入位线42预充电为相同的电位，晶体管MN9关断。

Description

多端口静态随机存取存储器
发明领域
本发明涉及由MISFET(金属绝缘体半导体场效应晶体管)构成的多端口SRAM(静态随机存取存储器)，特别是涉及对SRAM的存储单元进行数据读写的技术。
背景技术
SRAM在集成电路中用于对数据或指令进行高速缓存(cache)、即起到为了与CPU的时序相一致地将数据传递到CPU(中央处理单元)而暂时地保存数据的功能或存储顺序电路的状态。近年来，越来越重视从存储器读出数据或对存储器写入数据的速度(rate)。为了提高存储器的带宽(bandwidth)，提出了在SRAM中设置多个输入输出端子的技术。作为该技术，可例举具备一个读出端子(read port)和一个写入端子(write port)的双端口(dual port)静态存储单元或具备多个读出端子和写入端子的多端口(multi port)静态存储单元。
图51是示出现有的SRAM的存储单元阵列外围的结构的概念图。假定存储单元被配置成m行n列的矩阵状，将其第i行j列的存储单元作为MCij来示出。在图51中，标出了配置在第1行第3列的存储单元MC13的符号。
在图51中示出的SRAM中，采取字线在行方向上延伸且位线在列方向上延伸的结构。字线译码器3与字线组30i(i＝1，2，3，…，m-1，m)连接，有选择地激活与被输入的行地址RA对应的字线组30i。此外，位线译码器4与位线组40j(j＝1，2，3，…，n-1，n)连接，由被输入的列地址CA使位线组40j有选择地激活。
在MCij中，字线组30i与位线组40j交叉。即，在行方向上排列的多个存储单元中设置共同的字线组，在列方向上排列的多个存储单元中设置共同的位线组。
字线组30i由写入字线31i、读出字线33i和互补读出字线32i构成，后两者构成了读出字线对。此外，位线组40j由写入位线41j、互补写入位线42j和读出位线43j构成，前两者构成了写入位线对。
图52是例示对哪一个存储单元MC都是共同的结构的电路图。由于存储单元MC的结构基本上与行或列的位置(i，j)无关，故在此省略了表示行或列的位置的添加字。
存储单元MC具备构成交叉耦合了一对倒相器L1、L2的锁存电路的记忆部(在本说明书中，称为「记忆单元」)SC、读出电路RK和存取晶体管QN3、QN4。
在记忆单元SC中，以晶体管QP1、QN1的串联连接构成了倒相器L1，以晶体管QP2、QN2的串联连接构成了倒相器L2。此外，读出电路RK具备以晶体管QP3、QP4、QN5、QN6的串联连接构成的三态倒相器。
采用NMOS晶体管(金属氧化物半导体场效应晶体管)作为晶体管QN1～QN6，采用PMOS晶体管作为晶体管QP1～QP4。例如，NMOS晶体管是表面沟道型的，PMOS晶体管是表面沟道型的或埋入沟道型的。
记忆单元SC具有一对节点N1、N2，节点N1、N2分别存在“H”、“L”的情况和与其相反的情况的一对记忆状态。再有，所谓“H”，意味着与比(VDD+VSS)高的电位对应的逻辑，所谓“L”，意味着与比(VDD+VSS)低的电位对应的逻辑。其中，大多选择“地”(ground)作为电位VSS。以下，也有“H”、“L”不仅意味着逻辑、而且意味着与该逻辑对应的电位的情况。再有，使“H”、“L”的哪种状态对应于SRAM的位的“1”、“0”，是设计上的选择事项。
关于NMOS晶体管，对其栅施加了“H”时导通，施加了“L”时关断。关于PMOS晶体管，对其栅施加了“L”时导通，施加了“H”时关断。在导通的状态下，电流流过源/漏间，两者间导电性地导通。此外，在关断的状态下，源/漏间被导电性地断开，几乎不流过电流。
节点N1是倒相器L2的输入端，对节点N2输出与对应于节点N1的电位的逻辑互补的逻辑对应的电位。节点N2是倒相器L1的输入端，对节点N1输出与对应于节点N2的电位的逻辑互补的逻辑对应的电位。于是，存在一对与相互互补的逻辑对应的记忆状态。
存取晶体管QN3在节点N1、N4中分别与记忆单元SC和写入位线41连接。存取晶体管QN4在节点N2、N5中分别与记忆单元SC和互补写入位线42连接。而且，存取晶体管QN3、QN4的栅共同与写入字线31连接。
在读出电路RK中，晶体管QP4、QN5的各自的漏共同与节点N3连接。而且，晶体管QP3、QN6的栅共同与节点N1连接。此外，晶体管QP4、QN5的栅分别与互补读出字线32、读出字线33连接。如上所述，采用双端口静态存储单元作为存储单元MC。
在进行来自存储单元MC的数据的读出的情况下，对读出字线33和互补读出字线32设定互补的逻辑。而且，将与成为读出对象的存储单元MC的行对应的读出字线33和互补读出字线32分别设定为“H”、“L”，将与除此以外的行对应的读出字线33和互补读出字线32分别设定为“L”、“H”。
于是，成为读出对象的存储单元MC的读出电路RK的晶体管QP4、QN5都导通。由此，利用晶体管QP3、QN6构成的倒相器经节点N3将与节点N1互补的值供给读出位线43。另一方面，不是读出对象的存储单元MC的读出电路RK的晶体管QP4、QN5都关断。由此，读出位线43与不是读出对象的存储单元MC的记忆单元SC断开。
在进行对存储单元MC的数据的写入的情况下，将与成为写入对象的存储单元MC的行对应的写入字线31设定为“H”，将与除此以外的行对应的写入字线31设定为“L”。
于是，成为写入对象的存储单元MC的晶体管QN3、QN4都导通，记忆单元SC的节点N1、N2分别经节点N4、N5与写入位线41、互补写入位线42连接。另一方面，不是写入对象的存储单元MC的晶体管QN3、QN4都关断，记忆单元SC的节点N1、N2与写入位线41、互补写入位线42断开。
如上所述，由于记忆单元SC的节点N1、N2的逻辑具有互补的关系，故对与成为写入对象的存储单元MC的列对应的写入位线41和互补写入位线42设定互补的逻辑。而且，对节点N1、N2写入在写入位线41和互补写入位线42中被设定了的逻辑。
如果写入工作结束，则将写入字线31设定为“L”，存取晶体管QN3、QN4关断。因此，记忆单元SC与写入位线对断开，在记忆单元SC中被保存的数据不被改写，成为备用状态。
在上述的结构中，如果在写入工作时将写入字线31设定为“H”，则在与作为写入对象的存储单元MC相同的行所属的全部存储单元MC中，其存取晶体管QN3、QN4都导通。于是，在与作为写入对象的存储单元MC相同的行所属的、且不是写入对象的存储单元MC中，在写入工作的期间内，节点N1、N2经存取晶体管QN3、QN4分别与写入位线41、互补写入位线42连接。
另一方面，对于与不成为写入对象的存储单元MC的列对应的写入位线41和互补写入位线42，通常预充电为都相等的电位。预充电的电位例如为VDD、(VDD+VSS)/2、VSS。因而，根据存储单元MC的节点N1、N2的电位，将写入位线41、互补写入位线42的一方的电位拉向VSS，此外，将另一方的电位拉向(VDD-Vthn)(其中，对写入字线31施加电位VDD，假定晶体管QN3、QN4的阈值电压Vthn＞0)。这样，经节点N1、N2的对已被预充电的写入位线对的电位的施加，导致不必要的功耗。
此外，对于如上所述由记忆单元SC施加了电位的位线对，为准备下一次的写入工作而进行另一次预充电。此时，也消耗不必要的功耗。
图53是示出为防止上述的功耗而提出的存储单元MC的结构的电路图，例如在美国专利公报6,005,794中作了介绍。
在节点N1与供给电位VSS的电位点(以下，也称为「电位点VSS」)、例如接地之间串联连接了NMOS晶体管QN9、QN10。NMOS晶体管QN9的栅在节点N4中与写入位线41连接，NMOS晶体管QN10的栅与写入字线31连接。同样，在节点N2与电位点VSS之间串联连接了NMOS晶体管QN11、QN12。NMOS晶体管QN11的栅在节点N5中与互补写入位线42连接，NMOS晶体管QN12的栅与写入字线31连接。
与成为写入对象的存储单元MC对应的(即，被选择的行的)写入字线31在写入工作时成为“H”，晶体管QN10、QN12导通。而且，由于对与该存储单元MC对应的(即，被选择的列的)写入位线41、读出位线43供给互补的逻辑，故只有晶体管QN9、QN10的某一方导通。如果写入位线41、互补写入位线42分别是“H”、“L”，则将节点N1设定为逻辑“L”。由此，节点N2为“H”。相反，如果写入位线41、互补写入位线42分别是“L”、“H”，则将节点N2设定为逻辑“L”。由此，节点N1为“H”。
这样，在写入工作时，将未被选择的写入位线对都设定为电位VSS。于是，由于在不是写入对象的存储单元MC中，晶体管QN9、QN10关断，故即使是配置在与被选择的写入字线31对应的行的、写入字线31为“H”的存储单元MC，节点N1、N2也不由记忆单元SC的外部强制地设定电位。即，具有不产生上述的不需要的功耗的优点。
但是，在该电路中存在变更记忆单元SC的记忆内容的写入工作所需要的时间长的问题。即，虽然从记忆单元SC的外部将节点N1、N2的某一方设定为“L”，但没有从记忆单元SC的外部将另一方设定为“H”的功能。例如在使节点N1、N2分别为“H”、“ L”的状态朝向与其互补的状态反转的情况下，晶体管QN9、QN10导通，打算使节点N1放电，但由于节点N2原来为“L”，不能从记忆单元SC的外部使其成为“H”，故倒相器L1打算使节点N1保持为“H”。由于为了稳定地保持数据，将记忆单元SC设计成具有高的静态噪声容限，故不能只通过使节点N1放电而迅速地使记忆单元SC的记忆内容反转。
发明内容
本发明是根据上述的背景而进行的，其目的在于提供一种既可迅速地进行使记忆内容反转的写入、又可降低不需要的功耗的技术。
本发明的第1方面是一种存储器，具备：多个(a)字线组；多个(b)位线组；以及多个与一个上述字线组和一个上述位线组对应地被设置的(c)存储单元，上述(a)字线组分别具有(a-1)写入字线，上述(b)位线组分别具有：(b-1)写入位线；以及(b-2)与上述写入位线对应地被设置的写入控制线，上述(c)存储单元分别具有：(c-1)包含第1存储节点的记忆单元；以及(c-2)只在对应的上述一个位线组的上述写入位线、连接在与上述第1存储节点之间的对应的上述一个上述字线组的上述写入字线和上述写入控制线都激活了的情况下导通的第1开关，被选择了的上述位线组中的上述写入控制线激活，不被选择的上述位线组中的上述写入控制线不激活。
本发明的第2方面是本发明的第1方面中所述的存储器，上述位线组的每一个还具有：(b-3)与上述写入位线对应地被设置的互补写入位线，上述记忆单元的每一个包含：(c-1-1)被供给与上述第1存储节点中的逻辑互补的逻辑的第2存储节点，上述存储单元的每一个还具有：(c-3)只在对应的上述一个上述位线组的上述互补写入位线、连接在与上述第2存储节点之间的对应的上述一个上述字线组的上述写入字线和上述写入控制线都激活了的情况下导通的第2开关，上述写入位线和上述互补写入位线在其所属的上述位线组被选择了的情况下取相互互补的逻辑，在不被选择的情况下取相互相等的逻辑，在一个上述位线组中，上述写入控制线取上述写入位线与上述互补写入位线的“异或”运算值。
本发明的第3方面是本发明的第2方面中所述的存储器，在使非反转地放大上述写入位线和互补写入位线的电位后取上述“异或”运算值。
本发明的第4方面是本发明的第1方面中所述的存储器，上述第1开关包含：(c-2-1)具备与上述写入控制线连接的控制电极和第1及第2电流电极的第1晶体管；以及(c-2-2)具备与上述写入字线连接的控制电极和第1及第2电流电极的第2晶体管，将上述第1晶体管的上述第1及第2电流电极和第2晶体管的上述第1及第2电流电极串联地连接在上述第1存储节点与上述写入位线之间。
本发明的第5方面是本发明的第4方面中所述的存储器，上述第1开关还包含：(c-2-3)第3晶体管，具备被供给与上述写入控制线互补的逻辑的控制电极、与上述第1晶体管的上述第2电流电极连接的第1电流电极和与上述第1晶体管的上述第1电流电极连接的第2电流电极，其导电型与上述第1晶体管的导电型不同；以及(c-2-4)第4晶体管，具备被供给与上述写入字线互补的逻辑的控制电极、与上述第2晶体管的上述第2电流电极连接的第1电流电极和与上述第2晶体管的上述第1电流电极连接的第2电流电极，其导电型与上述第2晶体管的导电型不同。
本发明的第6方面是本发明的第1方面中所述的存储器，上述第1开关包含：(c-2-1)具备控制电极、与上述写入位线连接的第1电流电极和与上述第1存储节点连接的第2电流电极的第1晶体管；以及(c-2-2)具备与上述写入控制线连接的控制电极、与上述第1晶体管的上述控制电极连接的第1电流电极和与上述写入字线连接的第2电流电极的第2晶体管。
本发明的第7方面是本发明的第1方面中所述的存储器，上述第1开关包含：(c-2-1)具备与上述写入字线连接的控制电极、第1电流电极和与上述写入控制线连接的第2电流电极的第1晶体管；以及(c-2-2)具备与上述第1晶体管的上述第1电流电极连接的控制电极、与上述写入位线连接的第1电流电极和与上述第1存储节点连接的第2电流电极的第2晶体管。
本发明的第8方面是一种存储器，具备：多个(a)字线组；多个(b)位线组；以及多个与一个上述字线组和一个上述位线组对应地被设置的(c)存储单元，上述(a)字线组分别具有(a-1)写入字线，上述(b)位线组分别具有：(b-1)写入位线；以及(b-2)与上述写入位线对应地被设置的写入控制线，上述(c)存储单元分别具有：(c-1)包含第1存储节点的记忆单元；以及(c-2)只在对应的上述一个上述字线组的上述写入字线和上述写入控制线都激活了的情况下对上述第1存储节点供给与对应的上述一个位线组的上述写入位线中的逻辑互补的逻辑的第1电位设定部，被选择了的上述位线组中的上述写入控制线激活，不被选择的上述位线组中的上述写入控制线不激活。
本发明的第9方面是本发明的第8方面中所述的存储器，上述第1电位设定部包含：(c-2-1)供给与第1逻辑对应的电位的第1电位点；(c-2-2)利用上述写入控制线中的逻辑控制上述第1存储节点与第1连接点之间的导通的第1开关；以及(c-2-3)利用上述写入位线中的逻辑和上述写入字线中的逻辑这两者控制上述第1连接点与上述第1电位点之间的导通的第2开关。
本发明的第10方面是本发明的第9方面中所述的存储器，上述第1电位设定部还包含：(c-2-4)供给与上述第1逻辑互补的第2逻辑对应的电位的第2电位点；以及(c-2-5)利用上述写入位线中的逻辑和与上述写入字线中的逻辑互补的逻辑这两者控制上述第1连接点与上述第2电位点之间的导通的第3开关。
本发明的第11方面是本发明的第8方面中所述的存储器，上述第1电位设定部包含：(c-2-1)供给与第1逻辑对应的电位的第1电位点；(c-2-2)利用上述写入字线中的逻辑控制上述第1存储节点与第1连接点之间的导通的第1开关；以及(c-2-3)利用上述写入控制线中的逻辑和上述写入位线中的逻辑这两者控制上述第1连接点与上述第1电位点之间的导通的第2开关。
本发明的第12方面是本发明的第11方面中所述的存储器，上述第1电位设定部还包含：(c-2-4)供给与上述第1逻辑互补的第2逻辑对应的电位的第2电位点；以及(c-2-5)利用与上述写入控制线中的逻辑互补的逻辑和上述写入位线中的逻辑这两者控制上述第1连接点与上述第2电位点之间的导通的第3开关。
本发明的第13方面是一种存储器，具备：(a)多条写入字线；(b)多条写入位线；以及多个与上述一条字线和上述一条位线对应地被设置的(c)存储单元，上述(c)存储单元具有：(c-1)包含存储节点的记忆单元；(c-2)第1晶体管，利用供给上述写入位线的逻辑来控制导通；以及(c-3)第2晶体管，利用供给上述写入字线的逻辑来控制导通，上述记忆单元还包含：第3晶体管，具有与上述存储节点连接的第1电流电极、供给与上述第1逻辑互补的逻辑对应的第2电位的第2电流电极和控制电极；以及第4晶体管，具有与上述第3晶体管的上述控制电极连接的第1电流电极、供给上述第2电位的第2电流电极和与上述存储节点连接的控制电极，上述存储节点只经上述第1晶体管与上述第2晶体管的串联连接与供给与第1逻辑对应的第1电位的第1电位点连接。
本发明的第14方面是本发明的第4方面中所述的存储器，上述记忆单元由交叉耦合的2个晶体管构成。
本发明的第15方面是本发明的第4方面中所述的存储器，上述第1晶体管的导电型与上述第2晶体管的导电型不同。
附图说明
图1是示出本发明的实施例1的SRAM的概念图。
图2是例示本发明的实施例1的一个存储单元的电路图。
图3是例示三态倒相器的电路图。
图4是例示XOR电路的电路图。
图5是例示XOR电路的电路图。
图6是例示XOR电路的电路图。
图7是例示XOR电路的电路图。
图8是例示XOR电路的电路图。
图9是例示XOR电路的电路图。
图10是示出本发明的实施例1的变形的电路图。
图11是例示本发明的实施例1的示意图。
图12是示出本发明的实施例2的SRAM的概念图。
图13是例示本发明的实施例2的一个存储单元的电路图。
图14是示出本发明的实施例2的变形的电路图。
图15是示出本发明的实施例2的另一变形的电路图。
图16是例示本发明的实施例3的一个存储单元的电路图。
图17是示出本发明的实施例3的变形的电路图。
图18是例示本发明的实施例4的一个存储单元的电路图。
图19是示出本发明的实施例4的变形的电路图。
图20是例示本发明的实施例5的一个存储单元的电路图。
图21是示出本发明的实施例5的第1变形的存储单元的电路图。
图22是示出本发明的实施例5的第2变形的存储单元的电路图。
图23是示出本发明的实施例5的第3变形的存储单元的电路图。
图24是示出本发明的实施例5的第4变形的存储单元的电路图。
图25是示出本发明的实施例5的第5变形的存储单元的电路图。
图26是示出本发明的实施例5的第6变形的存储单元的电路图。
图27是示出本发明的实施例5的第6变形的多个存储单元的电路图。
图28是例示现有的存取晶体管的剖面图。
图29是例示在双端口SRAM中可采用的存储单元的电路图。
图30是示出本发明的实施例7的SRAM的概念图。
图31是例示本发明的实施例7的一个存储单元的电路图。
图32是示出本发明的实施例7的变形的存储单元的电路图。
图33是例示本发明的实施例7的另一变形的存储单元的电路图。
图34是例示本发明的实施例8的一个存储单元的电路图。
图35是例示本发明的实施例8的存储单元的工作的时序图。
图36是示出以矩阵状配置了本发明的实施例8的存储单元的结构的一部分的电路图。
图37是示出本发明的实施例8的第1变形的存储单元的结构的电路图。
图38是示出本发明的实施例8的第2变形的存储单元的结构的电路图。
图39是示出本发明的实施例8的第3变形的存储单元的结构的电路图。
图40是示出本发明的实施例8的第4变形的存储单元的结构的电路图。
图41是示出本发明的实施例8的第5变形的存储单元的结构的电路图。
图42是示出本发明的实施例8的第6变形的存储单元的结构的电路图。
图43是示出本发明的实施例8的第7变形的存储单元的结构的电路图。
图44是示出多个本发明的实施例8的第6变形的存储单元的电路图。
图45是示出多个本发明的实施例8的第7变形的存储单元的电路图。
图46是例示本发明的实施例9的存储单元MC的一种结构的电路图。
图47是示出本发明的实施例9的变形的电路图。
图48是示出本发明的实施例9的变形的电路图。
图49是示出本发明的实施例9的变形的电路图。
图50是示出本发明的实施例9的另一变形的电路图。
图51是示出现有的SRAM的概念图。
图52是例示现有的存储单元的剖面图。
图53是例示现有的存储单元的剖面图。
图54是示出双端口SRAM与控制其工作的装置的连接的框图。
具体实施方式
在本实施例中，只要不作特别说明，逻辑“H”与字线激活、即被选择了的状态相对应，逻辑“L”与字线没有激活、即未被选择的状态相对应。即使使这些关系相反，只要适当地调换所使用的晶体管的导电型，下述的说明就是妥当的。
实施例1
图1是示出本发明的实施例1的SRAM的存储单元阵列外围的结构的概念图。相对于现有的SRAM的结构，成为对位线组40j附加了写入控制线44j这一点为特征的结构。写入控制线44j也由位线译码器4来设定其电位(或逻辑)。具体地说，对写入控制线44j设定相当于供给写入位线41j的逻辑与供给互补写入位线42j的逻辑的“异或”运算值(以下，记为「XOR」(exclusive OR))的逻辑。首先，为了简单起见，假定在预充电期间内对写入位线41j和互补写入位线42j供给电位VDD、VSS的某一个，以此来说明。
图2是例示图1中示出的一个存储单元MC的结构的电路图。与现有的技术相同，省略了行的位置和列的位置的添加字。存储单元MC具备记忆单元SC、读出电路RK和都是NMOS晶体管的通过晶体管MN9、MN10、MN11、MN12。此外，设置了写入位线41、互补写入位线42、读出位线43、写入字线31、互补读出字线32和读出字线33。
记忆单元SC具有被交叉耦合的一对倒相器L1、L2，作为各自的输出端，存在节点N1、N2。倒相器L1由PMOS晶体管QP1和NMOS晶体管QN1构成，PMOS晶体管QP1包含被施加电位VDD的源、与节点N1连接的漏和与节点N2连接的栅，NMOS晶体管QN1包含被施加电位VSS的源、与节点N1连接的漏和与节点N2连接的栅。同样，倒相器L2由PMOS晶体管QP2和NMOS晶体管QN2构成，PMOS晶体管QP2包含被施加电位VDD的源、与节点N2连接的漏和与节点N1连接的栅，NMOS晶体管QN2包含被施加电位VSS的源、与节点N2连接的漏和与节点N1连接的栅。
读出电路RK是传输门，由PMOS晶体管QP3、PMOS晶体管QP4、NMOS晶体管QN6、NMOS晶体管QN5构成，PMOS晶体管QP3包含被施加电位VDD的源和与节点N1连接的栅，PMOS晶体管QP4包含在节点N3中与读出位线43连接的漏和与互补读出字线32连接的栅，NMOS晶体管QN6包含被施加电位VSS的源和与节点N1连接的栅，NMOS晶体管QN5包含在节点N3中与读出位线43连接的漏和与读出字线33连接的栅。晶体管QP3的漏与晶体管QP4的源连接，晶体管QN6的漏与晶体管QN5的源连接。
图3是例示三态倒相器的结构的电路图，实质上示出了读出电路RK的结构。对一对NMOS晶体管的一方的栅和一对PMOS晶体管的一方的栅共同地供给逻辑A，对一对NMOS晶体管的另一方的栅供给逻辑B，对一对PMOS晶体管的另一方的栅供给逻辑 B(是与B互补的逻辑，在图中，在B上附加上划线而示出，以下关于其它逻辑也是同样的)如果逻辑B是“L”，则被输出的逻辑Z不由三态倒相器来决定(tristatecondiTIon)。但是，如果逻辑B是“H”，则输出反转了逻辑A的逻辑Z。
返回到图2，通过晶体管MN9、MN10串联连接在写入位线41上的节点N4与记忆单元SC的节点N1之间，在写入控制线44和写入字线31两者为“H”的情况下，起到将写入位线41的逻辑传递到节点N1的开关的功能。更详细地说，通过晶体管MN9的电流电极对(源漏对)的一方与节点N1连接，通过晶体管MN10的电流电极对的一方与节点N4连接，通过晶体管MN9、MN10的电流电极对的另一方相互间共同地连接。而且，通过晶体管MN9的栅在节点N6中与写入控制线44连接，通过晶体管MN10的栅在节点N4中与写入位线41连接。
同样，通过晶体管MN11、MN12串联连接在互补写入位线42上的节点N5与记忆单元SC的节点N2之间，在写入控制线44和写入字线31两者为“H”的情况下，起到将互补写入位线42的逻辑传递到节点N2的开关的功能。更详细地说，通过晶体管MN11的电流电极对的一方与节点N2连接，通过晶体管MN12的电流电极对的一方与节点N5连接，通过晶体管MN11、MN12的电流电极对的另一方相互间共同地连接。而且，通过晶体管MN11的栅在节点N6中与写入控制线44连接，通过晶体管MN12的栅在节点N4中与写入位线41连接。
通过晶体管MN10、MN12与图53中示出的晶体管QN10、QN12类似，其工作与写入字线31中的逻辑有关，但其源不与VSS的连接，而是分别与写入位线41、互补写入位线42连接，在这一点上不同。此外，通过晶体管MN9、MN11与图53中示出的晶体管QN9、QN11类似，分别介于通过晶体管MN10与节点N1之间和晶体管MN12与节点N2之间，但其导通都与写入控制线44中的逻辑有关，在这一点上不同。
对于这样的结构的存储单元的写入工作如下所述。被选择的写入字线31成为“H”，通过晶体管MN10、MN12导通。而且，构成写入位线对的写入位线41、互补写入位线42的某一方成为“H”，另一方成为“L”。与此相对应，由于写入控制线44成为“H”，故通过晶体管MN9、MN11导通。
因而，记忆单元SC的节点N1经通过晶体管MN9、MN10在节点N4中与写入位线41连接，节点N2经通过晶体管MN11、MN12在节点N5中与互补写入位线42连接。由于将在写入位线41、互补写入位线42中被设定的逻辑分别写入N1、N2，故如果与图53中示出的电路相比，则使记忆单元SC中记忆了的数据反转所需要的时间缩短了。
为了考察电位的大小，将通过晶体管MN9、MN10的阈值电压定为电位Vthn，假定对写入控制线44、写入字线31和写入位线41供给电位VDD作为“H”。由于在节点N4与节点N1之间介入通过晶体管MN9、MN10，故利用这2个晶体管的衬底效应，对节点N1施加电位(VDD-2Vthn)。
如果电位差(VDD-VSS)为1V以下，则也有记忆单元SC的倒相器L1、L2将电位(VDD-2Vthn)不是识别为“H”而是识别为“L”的可能性。为了防止这一点，也可将对写入字线31作为“H”施加的电位设定为比VDD高、例如为(VDD+2Vthn)。此外，即使将对写入字线31和写入控制线44作为“H”施加的电位都设定为电位(VDD+2Vthn)，也可得到同样的效果。
以下说明配置在与配置在与被选择的写入字线31对应的行的未被选择的写入位线对对应的列的存储单元MC的工作。在这样的存储单元MC中，利用预充电将写入位线41、互补写入位线42都设定为“H”或“L”。与其相对应，写入控制线44被设定为“L”。换言之，在未被选择的列中，写入控制线44为“L”。因而，即使写入字线31为“H”、晶体管MN10、MN12导通，晶体管MN9、MN11也关断，记忆单元SC不会影响写入位线41、互补写入位线42的电位。于是，既可迅速地进行使记忆内容反转的写入，又可降低不必要的功耗。
图4至图9是例示从逻辑A、B作为两者的“异或”运算值得到逻辑Z的XOR电路的电路图。为了对于写入控制线44得到供给写入位线41的逻辑与供给互补写入位线42的逻辑的“异或”运算值，可采用这些XOR电路。在图1中示出了将XOR电路内置于位线译码器4中的形态，但也可采取与位线译码器4分开地设置位线译码器4的形态。
例如，说明图7中示出的XOR电路的工作。在逻辑A为“H”时，由PMOS晶体管TP1和NMOS晶体管TN1构成的倒相器对节点J1供给逻辑“L”。另一方面，对节点J2供给逻辑A、即供给“H”。PMOS晶体管TP2和NMOS晶体管TN2串联地连接在节点J2、J1之间，两者起到倒相器的功能。该倒相器输入逻辑B，对节点J3输出逻辑 B作为逻辑Z。此时，由于PMOS晶体管TP3和NMOS晶体管TN3构成的传输门已关断，故在节点J3中逻辑B与逻辑 B不发生冲突。
在逻辑A为“L”时，节点J1、J2分别为“H”和“L”。于是，晶体管TP3、TN3两者导通，将逻辑B作为逻辑Z供给节点J3。另一方面，在逻辑B为“H”的情况下，利用NMOS晶体管TN2将节点J1中的逻辑“H”传递到节点J3，在逻辑B为“L”的情况下，利用PMOS晶体管TP2将节点J2中的逻辑“L”传递到节点J3。于是，即使在哪一种情况下，都在节点J3中将逻辑B作为逻辑Z来供给。
根据以上的工作，图7的电路供给逻辑A、B的XOR。为了得到与“异或”运算值互补的值(XNOR：exc1usive NOR)，可再使输出反转，也可只反转逻辑A、逻辑B的某一方、输入到用于得到XOR的电路中。
图10是示出本实施例的变形的电路图。如果与图2中示出的结构相比，则由写入控制线44的逻辑来控制开关的晶体管MN9和由写入字线31的逻辑来控制开关的晶体管MN10串联地连接在节点N1、N4之间这一点是共同的，而调换了其位置这一点是不同的。同样，如果将晶体管MN11、MN12也与图2中示出的结构相比，则在节点N2、N5之间的位置调换了。当然，在这样的结构中，也能得到与图2中示出的结构同样的效果。
图11是例示晶体管MN9、MN10、MN11、MN12的结构的示意图。在记忆单元SC中，为了简单起见，分别用记号示出了倒相器L1、L2，另一方面，与写入位线41、互补写入位线42、写入控制线44、写入字线31一起，在平面图上示出了通过晶体管MN9、MN10、MN11、MN12的结构。图中，在圆括弧内记载的符号与在图10中示出的结构相对应，在其左侧记载的符号与在图2中示出的结构相对应。
按照图2中示出的结构说明图11。在有源区R1中形成通过晶体管MN9、MN10。通过晶体管MN9的电流电极对的一方与节点N1连接，通过晶体管MN10的电流电极对的一方与写入位线41连接。通过晶体管MN9、MN10的电流电极对的另一方相互间共有源漏区SD1。同样，在有源区R2中形成通过晶体管MN11、MN12。通过晶体管MN11的电流电极对的一方与节点N2连接，通过晶体管MN12的电流电极对的一方与互补写入位线42连接。通过晶体管MN11、MN12的电流电极对的另一方相互间共有源漏区SD2。
而且，将起到晶体管MN9、MN11的栅的作用的栅布线G1和起到晶体管MN10、MN12的栅的作用的栅布线G2都经未图示的栅绝缘膜被设置在有源区R1、R2的上方。写入控制线44和写入字线31设置在栅布线G1、G2的上方。写入控制线44和写入字线31分别经通路接点V1、V2与栅布线G1、G2连接。
如上所述，由于通过晶体管MN9、MN10共有源漏区SD1，通过晶体管MN11、MN12共有源漏区SD2，故可以小的面积来配置这些晶体管。
再有，也可在预充电的期间内对写入位线41j和互补写入位线42j施加电位(VDD+VSS)/2。此时，在XOR电路的前级设置对写入位线41j和互补写入位线42j的各自的电位进行非反转放大的电路即可。例如，假定VSS＝0V，如果增大XOR电路的输入容限、容许电位2VDD的输入，则将该放大电路的放大率设定为2倍即可。由此，即使预充电的电位是VDD/2也好、VDD也好，XOR电路的一对输入都为“H”。此外，如果预充电的电位是VSS，则XOR电路的一对输入都为“L”。因而，可获得本实施例的效果。
实施例2
图12是本发明的实施例2的SRAM的存储单元阵列外围的结构的概念图。对于在实施例1中示出的SRAM的结构来说，成为以对位线组40j附加了互补写入控制线45j、对字线组30j附加了互补写入字线34j为特征的结构。
分别由位线译码器4和字线译码器3设定互补写入控制线45j、互补写入字线34j的电位(或逻辑)。具体地说，对互补写入控制线45j、互补写入字线34j供给分别与写入控制线44j、写入字线31j互补的逻辑。
图13是例示图12中示出的有关存储单元MC的结构的电路图。与现有的技术相同，省略了行的位置和列的位置的添加字。存储单元MC与图2中示出的结构相比，附加地设置了都是PMOS晶体管的通过晶体管MP9、MP10、MP11、MP12，此外，附加地设置了互补写入控制线45和互补写入字线34。
通过晶体管MP9、MP10、MP11、MP12分别与通过晶体管MN9、MN10、MN11、MN12并联地连接。而且，供给通过晶体管MP9、MP10、MP11、MP12的栅的逻辑与供给通过晶体管MN9、MN10、MN11、MN12的栅的逻辑彼此互补。即，通过晶体管MP9、MP11的栅在节点N7中与互补写入控制线45连接，通过晶体管MP10、MP12的栅与互补写入字线34连接。
因而，通过晶体管MP9、MP10、MP11、MP12分别与通过晶体管MN9、MN10、MN11、MN12一起构成了传输门。因而，与图2中示出的结构相比，在从写入位线41对节点N1传递逻辑“H”时(或从互补写入位线42对节点N2传递逻辑“H”时)不产生因衬底效应引起的阈值电压Vthn这部分的下降。于是，具有不使用使对写入字线31供给的电位升压的升压电路的优点。
图14是示出本实施例的变形的电路图，如果按照实施例1来说，则相当于图10。即，图14中示出的结构与图13中示出的结构相比，通过晶体管MN9、MP9构成的传输门与通过晶体管MN10、MP10构成的传输门的位置在节点N1、N4之间进行了调换，通过晶体管MN11、MP11构成的传输门与通过晶体管MN12、MP120构成的传输门的位置在节点N2、N5之间进行了调换。当然，即使在这样的结构中，也能得到本实施例的效果。
当然，与通过晶体管MN9、MN10同样，通过晶体管MP9、MP10也共有源漏区，可节约必要的面积。关于通过晶体管MP11、MP12也是同样的。
再有，即使用传输门来代替存取晶体管，也能避免因衬底效应引起的阈值电压Vthn这部分的下降。图15示出了对于图52中示出的电路附加互补写入字线34、将存取晶体管QN3置换为PMOS晶体管MP10和NMOS晶体管MN10构成的传输门、将存取晶体管QN4置换为PMOS晶体管MP12和NMOS晶体管MN12构成的传输门的结构。
与图14中示出的结构相同，由于晶体管MN10、MN12由写入字线31的逻辑来控制其导通，晶体管MP10、MP12由互补写入字线34的逻辑来控制其导通，故可避免因衬底效应引起的阈值电压Vthn这部分的下降。因而，没有必要对供给写入字线31的电位进行升压。此外，与图13或图14中示出的结构相比，图15中示出的结构有下述优点：减少一个传输门，在记忆单元SC中存取的时间缩短，而且，面积的损耗也小，且也没有必要设置写入控制线44及XOR电路。但是，与本实施例不同，在未被选择的列的存储单元MC中避免记忆单元SC与写入位线对之间的电位的冲突的功能变差。
实施例3
图16是例示本实施例的一个存储单元MC的结构的电路图。与现有的技术相同，省略了表示行的位置和列的位置的添加字，但可作为图1中示出的MCij的每一个来采用。
存储单元MC与图52中示出的结构相比，设置了都是NMOS晶体管的存取晶体管MN2、MN4和控制晶体管MN1、MN3，来代替存取晶体管QN3、QN4。
存取晶体管MN2与存取晶体管QN3相同，控制节点N1与节点N4之间的导通。而且，在其栅上连接写入字线31这一点与存取晶体管QN3相同，但在介入控制晶体管MN1这一点上不同。存取晶体管MN4也控制节点N2与节点N5之间的导通。而且，在其栅上连接写入字线31这一点与存取晶体管QN4相同，但在介入控制晶体管MN3这一点上不同。
由于控制晶体管MN1、MN3的栅经节点N6与写入控制线44连接，故与实施例1相同，节点N1与节点N4之间和节点N2与节点N5之间的导通都只限于写入字线31和写入控制线44两者为“H”的情况。因而，与实施例1相同，既可迅速地进行使记忆内容反转的写入，又可降低不必要的功耗。
在上述的结构中，控制晶体管MN1与存取晶体管MN2或控制晶体管MN3与存取晶体管MN4不能共用源漏区这一点与实施例中示出的结构相比，是不利的。
但是，控制晶体管MN1、MN3都依存于写入控制线44中的逻辑而导通，而且利用其导通将写入字线31中的逻辑传递到存取晶体管MN2、MN4的栅。因此，可进行将控制晶体管MN3合并到MN1中的变形，可缩小必要的面积。
实施例4
图18是例示本实施例的一个存储单元MC的结构的电路图。与现有的技术相同，省略了表示行的位置和列的位置的添加字，但可作为图1中示出的MCij的每一个来采用。存储单元MC与图16中示出的结构相比，将控制晶体管MN1、MN3置换为控制晶体管MN5、MN6。
控制晶体管MN5、MN6的栅共同地与写入字线31连接。此外，控制晶体管MN5介于写入位线41与存取晶体管MN2的栅之间，控制晶体管MN6介于互补写入位线42与存取晶体管MN4的栅之间。因而，与实施例1相同，节点N1与节点N4之间和节点N2与节点N5之间的导通都只限于写入字线31和写入控制线44两者为“H”的情况。因而，与实施例1相同，既可迅速地进行使记忆内容反转的写入，又可降低不必要的功耗。
在上述的结构中，控制晶体管MN5与存取晶体管MN2或控制晶体管MN6与存取晶体管MN4不能共用源漏区这一点与实施例中示出的结构相比，是不利的。
但是，控制晶体管MN5、MN6都依存于写入控制线44中的逻辑而导通，而且利用其导通将写入控制线44中的逻辑传递到存取晶体管MN2、MN4的栅。因此，也可进行将控制晶体管MN6合并到MN5中的变形，可缩小必要的面积。
实施例5
图20是例示本实施例的一个存储单元MC的结构的电路图。与现有的技术相同，省略了表示行的位置和列的位置的添加字，但可作为图12中示出的MCij的每一个来采用。但不需要互补写入控制线45。存储单元MC与图53中示出的结构相比，主要有2点不同。
作为第1个不同点，晶体管QN9不直接与节点N2连接，而是在两者之间介入了通过晶体管MN11。而且，与实施例1相同，通过晶体管MN9、MN11的栅在节点N6中与写入控制线44连接。分别示出了，将晶体管QN9、MN9的连接点作为节点N8，将晶体管QN11、MN11的连接点作为节点N9。
作为第2个不同点，在供给电位VDD的电位点(以下，也称为「电位点VDD」)与节点N8之间串联连接了都是PMOS晶体管的晶体管MP3、MP4。同样，在电位点VDD与节点N9之间串联连接了都是PMOS晶体管的晶体管MP5、MP6。在晶体管MP4、MP6的任一个中，对电流电极对的一方施加VDD，其栅与互补写入字线34连接。而且，晶体管MP3、MP5的电流电极对的一方分别与节点N8、N9连接。晶体管MP3、MP4的电流电极对的另一方相互间、晶体管MP5、MP6的电流电极对的另一方相互间分别共同地连接。晶体管MP3、MP5的的栅分别与写入位线41、互补写入位线42连接。
在以上的结构中，由于设置了可从记忆单元SC的外部将节点N1设定为“H”的晶体管MP3、MP5和将节点N2设定为“H”的晶体管MP5、MP6，故可迅速地进行使记忆内容反转的写入。而且，节点N1、N8之间的导通和节点N2、N9之间的导通分别由于通过晶体管MN9、MN10而都依存于写入控制线44的逻辑。于是，可减少起因于节点N1与写入位线41、节点N2与互补写入位线42之间的电位的冲突的不需要的功耗。
晶体管MP3、MP4、QN9、QN10和晶体管MP5、MP6、QN11、QN12构成了分别以节点N8、N9为输出端的三态倒相器。以下，用这些三态倒相器的工作的观点来说明本实施例的存储单元MC的工作。
这些三态倒相器只在写入字线31为“H”、因而互补写入字线34为“L”的情况下起到倒相器的功能。即，对节点N8供给与写入位线41的逻辑互补的逻辑，对节点N9供给与互补写入位线42的逻辑互补的逻辑。而且，在写入字线31为“L”、因而互补写入字线34为“H”的情况下，即使例如晶体管MP3、QN9导通，节点N8的电位也不由三态倒相器来设定(tristate condition)。此外，即使例如晶体管MP5、QN11导通，节点N9的电位也不由三态倒相器来设定。
在作为写入对象的存储单元MC所属的行的字线组30、即被选择的字线组30中，分别对写入字线31、互补写入字线34供给“H”、“L”的电位，对节点N8、N9分别供给与写入位线41、互补写入位线42互补的逻辑。此外，由于在作为写入对象的存储单元MC所属的列的位线组40、即被选择的位线组40中，分别对写入位线41、互补写入位线42供给互补的逻辑，故写入控制线44中的逻辑为“H”，通过晶体管MN9、MN11导通。因而，即使在例如使记忆单元SC的记忆内容反转的情况下，也迅速地在节点N1、N2中记忆分别与写入位线41、互补写入位线42互补的逻辑。
在与被选择的字线组30对应的行中配置的存储单元MC中，三态倒相器起到倒相器的功能。但是，在与不被选择的位线组40对应的列中配置的存储单元MC中，由于写入位线41、互补写入位线42被预充电到互相大致相等的电位，故写入控制线44中的逻辑为“L”，通过晶体管MN9、MN11不导通。于是，节点N1与写入位线41、节点N2与互补写入位线42之间被断开，可减少起因于电位的冲突的不需要的功耗。
为了避免因衬底效应引起的通过晶体管MN9、MN10的阈值电压这部分的电压下降，也可将其置换成传输门。或者，为了补偿通过晶体管MN9、MN10的衬底效应，也可将写入字线31的电位升高阈值电压这部分的电位。
图21是示出本实施例的第1变形的存储单元MC的结构的电路图。相对于图20中示出的结构，具有调换了晶体管QN9、QN10的串联连接的顺序、调换了晶体管QN11、QN12的串联连接的顺序的结构。当然，即使在这样的变形中，也能得到本实施例的效果。
图22是示出本实施例的第2变形的存储单元MC的结构的电路图。相对于图21中示出的结构，去掉了对记忆单元SC供给逻辑“H”的晶体管MP3、MP4、MP5、MP6。再者，调换了通过晶体管MN9与晶体管QN10的串联连接的顺序、调换了通过晶体管MN11与QN12的串联连接的顺序。
或者，如果与图53中示出的电路相比，则调换了晶体管QN9、QN10的在与节点N1与电位点VSS之间的串联连接的顺序，而且，在晶体管QN9、QN10之间介入了利用写入控制线44的逻辑控制导通的通过晶体管MN9。同样，调换了晶体管QN11、QN12的在与节点N2与电位点VSS之间的串联连接的顺序，而且，在晶体管QN11、QN12之间介入了利用写入控制线44的逻辑控制导通的通过晶体管MN11。
在这样的结构中，不能从外部对记忆单元SC设定“H”。因而，在不能迅速地进行使记忆单元SC的记忆内容反转的写入这一点上是不利的。但是，与图20或图21中示出的结构相比，具有不需要互补写入字线34、可作为图1中示出的SRAM的存储单元MC采用的优点。此外，与图53中示出的结构相比，在可将不被选择的位线组40的写入位线41、互补写入位线42的电位预充电到“L”“H”的某一个这一点上也是有利的。
当然，晶体管QN10、MN9、QN9的串联连接的顺序有6种，即使采用哪一种顺序，也能得到上述的效果。关于晶体管QN12、MN11、QN11的串联连接的顺序也是同样的。
图23是本实施例的第3变形的双写入端口型的静态存储单元的电路图。在此，设置了2组字线组(除互补读出字线32、读出字线33外)、位线组(除读出位线43外)和与位线组对应的三态倒相器。在第1组和第2组中采用了分别对于图21中所采用的符号在末尾附加记号a、b而得到的符号。
即使在这样的双写入端口型的静态存储单元中，也能在使记忆单元SC的记忆内容反转的情况下迅速地记忆，减少起因于电位的冲突的不需要的功耗。
图24是示出本实施例的第4变形的存储单元MC的结构的电路图。相对于图21中示出的结构，变更了成为介于三态倒相器的输出端的节点N8与晶体管MP3、QN9和节点N1之间的元件的结构、成为介于另一三态倒相器的输出端的节点N9与晶体管MP5、QN11和节点N2之间的元件的结构。
节点N8经PMOS晶体管MP9与晶体管MP3连接，经NMOS晶体管MN9与晶体管QN9连接，经NMOS晶体管QN10与存储节点N1连接。节点N9经PMOS晶体管MP11与晶体管MP5连接，经NMOS晶体管MN11与晶体管QN11连接，经NMOS晶体管QN12与存储节点N2连接。
在该变形中，不采用互补写入字线34，代之以采用互补写入控制线45。而且，晶体管MP9、MP11的栅在节点N7中与互补写入控制线45连接，晶体管MN9、MN11的栅在节点N6中与写入控制线44连接。此外，晶体管QN10、QN12的栅与写入字线31连接。
在被选择的行中，写入字线31激活，晶体管QN10、QN12导通。于是，节点N1、N2分别与节点N8、N9导通。而且，由于在被选择的列中写入控制线44、互补写入控制线45分别为“H”、“L”，故晶体管MP9、MP11、MN9、MN11都导通。于是，对作为写入对象的存储单元MC的节点N1、N2分别经节点N8、N9供给使供给写入位线41的逻辑、供给互补写入位线42的逻辑的每一个反转了的应写入的数据。即使在使记忆单元SC的记忆的数据反转的情况下，也可迅速地进行上述数据的供给。
在虽然配置在被选择的行中但没有成为写入对象的存储单元MC(即，配置在未被选择的列上的存储单元MC)中，写入控制线44、互补写入控制线45分别为“L”、“H”，故晶体管MP9、MP11、MN9、MN11都关断。节点N8、N9成为tristate condition。因而，不从记忆单元SC的外部强制性地对节点N1、N2设定逻辑，可防止起因于电位的冲突的不需要的功耗。
图25是示出本实施例的第5变形的存储单元MC的结构的电路图。相对于图24的结构，该结构如下那样构成：交换了节点N8与电位点VDD之间的晶体管MP3、MP9的串联连接的顺序，交换了节点N8与电位点VSS之间的晶体管MN9、QN9的串联连接的顺序，交换了节点N9与电位点VDD之间的晶体管MP5、MP11的串联连接的顺序，交换了节点N9与电位点VSS之间的晶体管MN11、QN11的串联连接的顺序。因而，即使在图25中示出的结构中，也有迅速地写入数据且减少不需要的功耗的效果。
图26是示出本实施例的第6变形的存储单元MC的结构的电路图。相对于图21中示出的结构，交换了节点N8与电位点VDD之间的晶体管MP3、MP4的串联连接的顺序，交换了节点N9与电位点VSS之间的晶体管MP5、MP6的串联连接的顺序，再者，合并了晶体管MP4、MP6，作为一个晶体管来设置。同样，交换了节点N8与电位点VSS之间的晶体管QN9、QN10的串联连接的顺序，交换了节点N9与电位点VSS之间的晶体管QN11、QN12的串联连接的顺序，再者，合并了晶体管QN11、QN12，作为一个晶体管来设置。于是，与图21中示出的结构相比，可减少晶体管的数目，可减小为得到本实施例的效果所必要的面积。
节点N8、N9以与图53中示出的节点N1、N2相同的连接关系与电位点VSS连接。但是，在节点N8与N1之间和节点N9与N2之间分别利用晶体管MN9、MN11只在写入控制线44都为“H”时导通。这一点适合于将未被选择的位线组40的写入位线41、互补写入位线42的电位预充电到“L”、“H”的某一个的情况。于是，可得到与图21相同的效果。
图27是示出在第I行的存储单元MCI1～MCIn中应用了图26中示出的结构的结构的电路图。属于相同的行的多个MCIj共同地使用写入字线31、互补写入字线34。因而，对于n个存储单元MCI1～MCIn，可将晶体管MP4(或晶体管MP6)和晶体管QN10(或晶体管QN12)分别合并到一个PMOS晶体管MP400和NMOS晶体管QN100中。利用该合并，可进一步减少晶体管的数目。
实施例6
本实施例的在电路图中呈现的结构与实施例1至实施例5的结构相同。在本实施例中成为特征的方面是在SOI(绝缘体上的半导体或绝缘体上的硅)衬底上形成构成存储单元MC的MOSFET这方面。
首先，说明在SOI衬底上形成构成存储单元MC的MOSFET的问题。图28是例示在SOI衬底上形成图52中示出的存取晶体管QN4作为MOS晶体管的情况的结构的剖面图。
按下述顺序层叠了半导体衬底91、埋入氧化膜92、SOI衬底93。在SOI衬底93中有选择地埋入了绝缘分离体94。SOI衬底93被区分为分别与节点N2、N5连接的都是n型的漏区93a、源区93b和被漏区93a和源区93b夹住的P型的沟道区93c。在源区93b与沟道区93c之间形成了pn结J11，在漏区93a与沟道区93c之间形成了pn结J12。栅电极98经栅绝缘膜95与沟道区93c对峙地设置，其顶面和侧面被绝缘膜96所覆盖侧壁97经绝缘膜96与栅电极98的侧面对峙地设置。从接近于栅绝缘膜95这一方开始，按下述顺序层叠了被掺杂的多晶硅98a、氮化钨膜98b、钨98c，构成了栅电极98。在这样的结构中，由于绝缘分离体94使SOI衬底93与周围绝缘，故只要不另外设置固定沟道区93c的电位的机构，存取晶体管Q4通常处于所谓的浮置体(floating body)的状态。
设想是图52中示出的结构的存储单元MC、且都属于第j列的2个存储单元MCxj、MCyj。在对存储单元MCxj的节点N1、N2分别写入了“L”、“H”后，考察分别对存储单元MCyj的节点N1、N2进行分别写入“H”、“L”的工作的情况的所谓的半选择写入干扰(half-selectwrite disturb)。
在存储单元MCxj的写入工作结束后，写入字线31x是“L”，由于即使在对MCyj的写入工作中写入字线31x也是“L”，故在该存取晶体管QN4中源区93b、沟道区93c和漏区93a构成横型的寄生双极型晶体管，分别起到发射极/基极/集电极的功能。
在存储单元MCxj的写入工作结束后，由于写入位线41j、互补写入位线42j都被预充电为“H”，故在存储单元MCxj的存取晶体管QN4不导通的原有状态下，保持其源区93b和漏区93a为“H”的状态。而且，由于沟道区93c为P型，处于浮置的状态，故在该处以热的方式蓄积空穴(图中用+的标记来表示)。
在该状态下，如果为了对存储单元MCyj的写入工作而对写入位线41j预充电为“H”，对互补写入位线42j预充电为“L”，则存储单元MCxj的存取晶体管QN4的pn结J11成为正偏置。于是，使电子从源区93b注入到沟道区93c，使在沟道区93c中被蓄积的空穴放电。此时，流过pn结J11的电流I1起到上述的寄生双极型晶体管的有效基极电流的作用。因此，感应出从漏区93a流向沟道区93c的尖峰状的电流I2。特别是如果对于存储单元MCyj的写入的时间长，则以热的方式蓄积的空穴的量多，电流I2也大。此时，使在节点N2中被蓄积的电荷放电，使其电位从“H”下降到“L”，有使存储单元MCxj的记忆内容反转的情况。
但是，在采用本发明的电路结构的情况下，可避免上述问题。例如，在图2中示出的结构中，经晶体管MN11、MN12将互补写入位线42的逻辑写入到节点N2中。一般来说，互相连接晶体管MN11、MN12的布线与互补写入位线42相比非常短。于是，如果与图52中示出的结构的存储单元MC的存取晶体管QN4相比，在晶体管MN11中，与电流电极对中的接近于互补写入位线42的一方(例如源)连接的寄生电容很小。如图11中所示那样共有杂质区的情况就更是这样。因而，即使晶体管MN11是图28中示出的SOIFET，寄生双极型晶体管也不会充分地工作。于是，通过采用本实施例的电路结构，可减小半选择写入干扰的发生概率。
再有，希望与非选择的写入字线31中的逻辑“L”相当的电位比与互补写入位线42中的逻辑“L”相当的电位低，例如约为VSS-0.3Vb～VSS-Vb。在此，Vb是漏区93a和沟道区93c所形成的自建电压。通过对非选择的写入字线31供给这样的电位，既可在沟道区93c中避免蓄积电荷，又可减轻pn结J11中的正偏置。特别是在图16中示出的电路中，这样的写入字线31的电位的设定是有效的。这是因为，晶体管MN4的电流电极对与节点N2、N5连接，从寄生电容的观点来看，与图52中示出的晶体管QN4相同。
当然，也可采用固定了沟道区93c的电位的结构来避免上述半选择写入干扰。
上述的实施例中以双端口静态存储单元为例进行了说明，但当然也可应用于多端口静态存储单元。
实施例7
在实施例1至实施例6中，通过不仅利用写入字线31的激活、而且利用写入控制线44的激活来容许写入工作，得到了预定的效果。但是，为了决定写入控制线44的逻辑，即使是电位VSS、VDD、或(VDD+VSS)/2，也必须预先利用预充电决定写入位线41、互补写入位线42的电位。换言之，如果容许写入位线41、互补写入位线42处于浮置状态，则也存在写入控制线44的电位尚未被决定的悬念。此外，在写入位线41、互补写入位线42处于浮置的状态下，在属于与成为写入工作的对象的存储单元相同的行而属于不同的列的存储单元中，也存在产生记忆单元SC经写入位线41、互补写入位线42进行充放电引起的功耗的可能性。
特别是如多端口SRAM、例如双端口SRAM那样，各单元具有多条读写总线，二进制的信息的读写可独立地且非同步地进行的情况下，也产生记忆单元SC不仅驱动写入位线41和互补写入位线42，而且也并行地驱动读出位线43的情况。
图54是示出具有某一方为写入端口、另一方为读出端口的第1和第2端口的双端口SRAM80与控制其工作的装置的连接的框图。第1微处理器81经第1读/写控制电路82进行使用了双端口SRAM80的第1端口的读写工作。另一方面，第2微处理器82经第2读/写控制电路83进行使用了双端口SRAM80的第2端口的读写工作。
图29是例示在双端口SRAM80中可采用的存储单元MC的结构的电路图。与图52中示出的结构相比，设置了都是NMOS晶体管的存取晶体管QN13、QN14来代替读出电路RK。存取晶体管QN13介于节点N1与读出位线43之间，其栅与读出字线33连接。存取晶体管QN14介于节点N2与互补读出位线46之间，其栅与读出字线33连接。
图29中示出的结构与图52中示出的结构相比，具有在每一个存储单元MC中减少2个晶体管的数目的优点。但是，记忆单元SC在晶体管QN13、QN14导通时分别在节点N3、N10中对具有比读出电路RK的晶体管QP3、QN6的栅的静电电容大的静电电容的读出位线43、互补读出位线46进行充放电。因此，对于都配置在第i行的存储单元MCix、存储单元MCiy(x≠y)，在分别并行地进行第1读/写控制电路82的写入工作和第2读/写控制电路83的读出工作时，存在写入字线31i、读出字线33i同时为“H”的期间。在该期间内，存储单元MCiy的记忆单元SC不仅驱动读出位线43、互补读出位线46，而且驱动写入位线41、互补写入位线42，存在读出工作变慢的可能性。
图30是示出本发明的实施例7的SRAM的存储单元阵列外围的结构的概念图。与图1中示出的结构相比，成为将写入控制线44置换成互补读出位线46、省略了互补读出字线32的结构。
图31是例示图30中示出的存储单元MC的一种结构的电路图。与现有的技术相同，省略了表示行的位置和列的位置的添加字。存储单元MC对于图29中示出的结构来说，具有具备都是NMOS晶体管的晶体管QN15、QN16、QN17、QN18来代替晶体管QN3、QN4的结构。当然，也可使用互补读出字线32，在存储单元MC中采用读出电路RK来代替QN13、QN14的结构。但是，本实施例在具有存在节点N1、N2如上述那样对读出位线43、互补读出位线46进行充放电而不是对晶体管的栅进行充放电的可能性的读出机构的情况下特别有效。
对晶体管QN17的电流电极对的一方、例如源供给VSS，电流电极对的另一方与节点N2连接。对晶体管QN18的电流电极对的一方、例如源供给VSS，电流电极对的另一方与节点N1连接。
晶体管QN15的电流电极对的一方、例如源在节点N4中与写入位线41连接，电流电极对的另一方、例如漏与晶体管QN17的栅连接。此外，晶体管QN16的电流电极对的一方、例如源与互补写入位线42连接，电流电极对的另一方、例如漏与晶体管QN18的栅连接。而且，晶体管QN15、QN16的栅都与写入字线31连接。
在这样的结构的写入工作中，首先，分别对写入位线41、互补写入位线42预充电与应供给节点N1、N2的逻辑对应的电位。例如，与“H”、“L”对应地分别对写入位线41、互补写入位线42供给电位VDD、VSS。其后，写入字线31激活、晶体管QN15、QN16导通，对晶体管QN17、QN18的栅分别施加电位(VDD-Vthn)、VSS(其中，假定晶体管QN15的阈值电压Vthn＞0)。由此，晶体管QN17、QN18分别成为导通、关断状态。而且，由于晶体管QN17为导通，故对节点N2传递电位VSS。于是，利用倒相器L1的功能，在节点N1中记忆了逻辑“H”。
其后，将写入位线41、互补写入位线42都设定为电位VSS，晶体管QN17、QN18的栅为“L”，这些晶体管成为关断状态。其后，写入字线31非激活、成为“L”，晶体管QN15、QN16关断，使晶体管QN17、QN18的栅为浮置状态。
此外，关于读出工作，通过激活读出字线33，晶体管QN13、QN14导通，将节点N1、N2中被记忆的逻辑分别在节点N3、N10中传递到读出位线43、互补读出位线46。为了加快读出速度，希望在读出字线33的激活之前进行预充电。
在以上的结构中，在写入工作中，不是从写入位线41、互补写入位线42对记忆单元SC供给电荷，而是只对节点N1、N2的某一方供给电位VSS。即，在写入位线41、互补写入位线42与节点N1、N2之间不存在电荷直接移动的路径。因而，即使在写入字线31激活了且写入位线41、互补写入位线42处于浮置状态下，也不由记忆单元SC对其充放电，不消耗不需要的功耗。于是，即使在写入字线31、读出字线33同时成为“H”的期间内，读出工作也不会变慢。
已说明了在上述的写入工作的结束时，在晶体管QN17、QN18关断之后晶体管QN15、QN16才关断的顺序。但是，也可在晶体管QN15、QN16关断之后晶体管QN17、QN18才关断。此时，由于在晶体管QN17、QN18的某一方导通了的状态下转移到各自的栅为浮置的状态，故记忆对记忆单元SC的信息进行备份(backup)的效果。例如，可考虑起因于照射中子线等的宇宙射线的情况、记忆单元SC中被记忆的内容反转的软错误。因此，通过对记忆单元SC的信息进行备份，可增加在软错误产生方面所必要的临界电荷量，即，难以引起软错误。
图32是示出本实施例的变形的电路图。具有将写入字线31置换成互补写入字线34、将晶体管QN15、QN16置换成都是PMOS晶体管的晶体管QP15、QP16的结构。
在该结构中，在逻辑的运送方面，具有与图31中示出的结构相同的效果。但是，在对晶体管QN17、QN18的栅供给“H”时，可避免电位下降阈值电压Vthn(＞0)的情况。
另一方面，如果假定晶体管QP15、QP16的阈值电压为Vthp(＜0)，则在对晶体管QN17、QN18的栅供给“L”时，其电位上升为VSS-Vthp。因此，在可靠地使晶体管QN17、QN18关断、抑制从节点N1、N2流向电位点VSS的漏泄电流的方面，图31中示出的结构是有利的。
图33是示出本实施例的另一变形的电路图。采用写入字线31和互补写入字线34这两者、在节点N4与晶体管QN17之间连接由晶体管QP15、QN15的并联连接形成的传输门，在节点N5与晶体管QN18之间连接由晶体管QP16、QN16的并联连接形成的传输门。而且，将晶体管QP15、QP16的栅连接到互补写入字线34上，将晶体管QN15、QN16的栅连接到写入字线31上。
利用这样的结构，可准确地控制晶体管QN17、QN18的导通/关断。
实施例8
图34是例示本实施例的一个存储单元MC的一种结构的电路图。与现有技术相同，省略了表示行的位置和列的位置的添加字，但可作为图30中示出的MCij的每一个来采用。
存储单元MC与图53中示出的结构相比，记忆单元SC的结构在特征方面不同。如果简单地说，记忆单元SC没有晶体管QN1、QN2，由晶体管QP1、QP2的交叉耦合来构成。
更具体地说，存储节点N2只经QN9、QN10的串联连接与电位点VSS连接。晶体管QN9、QN10的栅分别与写入位线41和写入字线31连接，利用其逻辑来控制导通。同样，存储节点N1只经QN11、QN12的串联连接与电位点VSS连接。晶体管QN11、QN12的栅分别与写入互补位线42和写入字线31连接，利用其逻辑来控制导通。
再有，与图53中示出的结构相比，从记忆单元SC的存储节点N1、N2进行读出用的结构不同。即，不是使用读出电路RK，而是使用实施例7中示出的晶体管QN13、QN14。通过激活读出字线33，晶体管QN13、QN14导通，在节点N1、N2中存储了的逻辑在节点N3、N10中被分别传递到读出位线43、读出互补位线46。为了加快读出速度，希望在读出字线33的激活之前进行读出位线43、读出互补位线46的预充电。
图35是示出图34中已示出的存储单元MC的工作的时序图。该图(a)、(b)、(c)、(d)、(e)分别示出了读出字线33、读出互补位线46、写入字线31、写入位线41和存储节点N2的电位。在此，例示了在存储了“H”的存储节点N2中写入“L”的情况。
在时刻t1之前，是备用时，读出互补位线46与读出位线43一起，如实线那样被预充电到电位VSS，或如虚线那样被预充电到电位(VDD+VSS)/2。然后，到达时刻t1，读出互补位线46与读出位线43一起，被预充电到电位(VDD+VSS)/2。其后，在时刻t2处，读出字线33开始朝向电位VDD的转移，以该转移为契机，晶体管QN14与晶体管QN13一起导通。由此，在时刻t3处，读出互补位线46起因于存储节点N2保存了的逻辑“H”，其电位开始朝向电位VDD转移。其后，在时刻t4处，读出字线33开始朝向电位VSS的转移，再者，在其后的时刻t5处，写入位线41开始朝向电位VDD的转移。以该转移为契机，晶体管QN9导通。再者，其后，在时刻t6处，写入字线31也开始朝向电位VDD的转移。以该转移为契机，晶体管QN10也导通。由此，存储节点N2经晶体管QN9、QN10与与电位点VSS连接，在时刻t7处，存储节点N2的电位开始从电位VDD朝向电位VSS转移。其后，写入字线31朝向电位VSS转移，成为备用工作，写入位线41也朝向电位VSS转移。
当然，相对于在存储节点N2中已存储了“L”的状态，在写入“L”的情况下，也同样地通过经晶体管QN9、QN10与电位点VSS连接来实现。而且，如果在存储节点N2中写入“L”，则晶体管QP1导通，通过存储节点N1经其与电位点VDD连接来写入“H”。
在本实施例中，也与实施例7相同，在写入位线41、写入互补位线42与节点N1、N2之间不存在电荷直接移动的路径。因而，即使写入字线31已激活、而且写入位线41、写入互补位线42处于浮置状态，这些线也不会因记忆单元SC而被充放电，不消耗不需要的功耗。因此，即使存在写入字线31、读出字线33同时成为“H”的期间，读出工作也不会变慢。
而且，与图53中示出的结构相比，由于晶体管的数目少，故对于一个记忆单元来说，只有2个晶体管，故可缩小面积。此外，为了稳定地保持信息，将倒相器L1、L2设计成具有高的静态噪声容限，在使存储内容反转方面费时间。但是，在本实施例的结构中，由于利用晶体管的交叉耦合来保持记忆，故可高速地进行写入工作。
此外，在具有本实施例的结构的存储单元中，可避免半选择写入干扰(half-select write disturb)。图36是示出以矩阵状配置了图34中示出的存储单元MC的结构的一部分的电路图。而且，抽出属于第x行、第j列的存储单元MCxj、属于第x行、第z列的存储单元MCxz、属于第y行、第j列的存储单元MCyj来描述。
首先，设想对存储单元MCxj的存储节点N1写入信息的情况。在写入位线41j、写入互补位线42j分别是“H”、“L”的情况下，如果写入字线31x为“H”，则经存储单元MCxj的晶体管QN9、QN10对存储节点N2供给电位VSS。此时，存储单元MCxj的晶体管QN11已关断。此外，由于对存储节点N2供给了电位VSS，故存储单元MCxj的晶体管QP1导通，对存储节点N1供给电位VDD。
此时，存储单元MCxz的晶体管QN10、QN12也通过写入字线31x为“H”而导通。但是，通过将写入位线41z、写入互补位线42z都预充电到电位VSS、处于备用状态，可使存储单元MCxz的晶体管QN9、QN11关断。因此，不改写存储单元MCxz的存储内容。
此外，存储单元MCyj的晶体管QN9也通过写入位线41j为“H”而导通。但是，由于写入字线31y没有被选择，而为“L”，因此，可使存储单元MCyj的晶体管QN10、QN12关断。因此，不改写存储单元MCyj的存储内容。从以上所述可知，可避免半选择写入干扰。
图37是示出本实施例的第1变形的存储单元的结构的电路图。在该存储单元中，相对于图34中示出的结构，不采用写入字线31，而是采用写入互补字线34。而且，将NMOS晶体管QN10、QN12分别置换成PMOS晶体管QP10、QP12。在写入工作中，由于对写入互补字线34供给与写入字线31互补的逻辑，故关于供给写入字线31和写入互补字线34的逻辑，PMOS晶体管QP10、QP12进行与NMOS晶体管QN10、QN12同样的工作。因而，图37中示出的结构也可得到与图34中示出的结构同样的效果。
图38是示出本实施例的第2变形的存储单元的结构的电路图。在该存储单元中，相对于图34中示出的结构，将NMOS晶体管QN9、QN11分别置换成PMOS晶体管QP9、QP11。而且，PMOS晶体管QP9、QP11的栅分别与写入位线41、写入互补位线42连接。由于在写入工作时对写入位线41、写入互补位线42供给相互互补的逻辑，故PMOS晶体管QP9、QP11相对于供给写入位线41、写入互补位线42的逻辑来说，进行与NMOS晶体管QN9、QN11相同的工作。因而，图38中示出的结构也可得到与图34中示出的结构同样的效果。
图39是示出本实施例的第3变形的存储单元的结构的电路图。在该存储单元中，具有图34中示出的结构和调换了高电位侧和低电位侧的结构。即，存储节点N2只经晶体管QP11、QP10的串联连接与电位点VDD连接。晶体管QP11、QP10的栅分别与写入位线41、写入互补字线34连接，利用这些逻辑来控制导通。同样，存储节点N1只经晶体管QP9、QP12的串联连接与电位点VDD连接。晶体管QP9、QP12的栅分别与写入互补位线42、写入互补字线34连接，利用这些逻辑来控制导通。即使在这样的结构中，也能得到与图34中示出的结构同样的效果，这是明白的。
图40是示出本实施例的第4变形的存储单元的结构的电路图。在该存储单元中，相对于图39中示出的结构，不是采用写入互补字线34，而是采用写入字线31。而且，将PMOS晶体管QP10、QP12分别置换成NMOS晶体管QN10、QN12。在写入工作中，由于对写入互补字线34供给与写入字线31互补的逻辑，故关于供给写入字线31和写入互补字线34的逻辑，NMOS晶体管QN10、QN12进行与PMOS晶体管QP10、QP12同样的工作。因而，图40中示出的结构也可得到与图39中示出的结构同样的效果。
图41是示出本实施例的第5变形的存储单元的结构的电路图。在该存储单元中，相对于图39中示出的结构，不是采用写入互补字线34，而是采用写入字线31。而且，将PMOS晶体管QP9、QP11分别置换成NMOS晶体管QN9、QN11。而且，NMOS晶体管QN11、QN9的栅分别与写入位线41、写入互补位线42连接。由于在写入工作时对写入位线41、写入互补位线42供给相互互补的逻辑，故NMOS晶体管QN9、QN11相对于供给写入位线41、写入互补位线42的逻辑来说，进行与PMOS晶体管QP9、QP11相同的工作。因而，图41中示出的结构也可得到与图39中示出的结构同样的效果。
图42是示出本实施例的第6变形的存储单元的结构的电路图。该单元在图34中示出的结构中，具有用晶体管QN10兼作晶体管QN12的结构。此外，图43是示出本实施例的第7变形的存储单元的结构的电路图。该单元在图39中示出的结构中，具有用晶体管QP10兼作晶体管QP12的结构。第6变形也好、第7变形也好，对于1个存储单元来说，合并了2个晶体管，将晶体管的数目减少1个。由此，既可减少存储单元的占有面积，又可得到本实施例的效果。
图44是示出在第i行的存储单元MCi1～Mcin中应用了图42中示出的结构的结构的电路图。属于相同的行的多个MCij共同地使用写入字线31。因而，对于n个存储单元MCi1～Mcin，可将晶体管QN10(或QN12)合并到一个NMOS晶体管QN100中。图45是示出在第i行的存储单元MCi1～Mcin中应用了图43中示出的结构的结构的电路图。属于相同的行的多个MCij共同地使用写入互补字线34。因而，对于n个存储单元MCi1～Mcin，可将晶体管QP10(或QP12)合并到一个PMOS晶体管QP100中。通过这样的合并，可进一步减少晶体管的数目。
在本实施例中示出的晶体管可使用硅衬底来形成，也可使用众所周知的SOI衬底、SON(Silicon On Nothing)衬底来形成。
实施例9
图46是例示本实施例的存储单元MC的一种结构的电路图。与现有技术相同，省略了表示行的位置和列的位置的添加字，但可作为图1中示出的MCij的每一个来采用。
图46中示出的存储单元MC相对于图10中示出的结构来说，在用交叉耦合的一对晶体管来构成记忆单元SC的方面有特征性的不同。即，在存储节点N1上共同地连接了晶体管QN1的漏和晶体管QN2的栅，在存储节点N2上共同地连接了晶体管QN1的栅和晶体管QN2的漏，再者，在晶体管QN1、QN2的源上共同地连接了电位点VSS。
通过不是用交叉耦合的一对倒相器、而是用交叉耦合的一对晶体管来构成记忆单元SC，对于一个记忆单元来说，只有2个晶体管，可缩小面积。此外，也不象倒相器L1、L2那样进行使之具有高的静态噪声容限的设计，故可高速地进行写入工作。
晶体管MN9、MN10串联地连接在存储节点N1与写入位线41之间，晶体管MN11、MN12串联地连接在存储节点N2与写入互补位线42之间。而且，MN9、MN11都是NMOS晶体管，其栅共同地连接到写入控制线44上。此外，MN10、MN12都是NMOS晶体管，其栅共同地连接到写入字线31上。
因而，与已被选择的行的写入字线31共同地连接的存储单元的各个晶体管MN10、MN12导通。但是，未被选择的列的存储单元的各个晶体管MN9、MN11不导通。相反，与已被选择的列的写入控制线44共同地连接的存储单元的各个晶体管MN9、MN11导通。但是，未被选择的行的存储单元的各个晶体管MN10、MN12不导通。因而，可避免半选择写入干扰。
图47～图49是示出本实施例的变形的电路图。图47中示出的结构，相对于图46中示出的结构来说，具有下述结构：将写入控制线44置换为写入互补控制线45，将NMOS晶体管MN9、MN11分别置换为PMOS晶体管MP9、MP11。由于对写入互补控制线45供给与写入控制线44互补的逻辑，故图47中示出的结构与图46中示出的结构同样地工作，这是明白的。
图48中示出的结构，相对于图46中示出的结构来说，具有下述结构：将写入字线31置换为写入互补字线34，将NMOS晶体管MN10、MN12分别置换为PMOS晶体管MP10、MP12。由于在写入工作中对写入互补字线34供给与写入字线31互补的逻辑，故关于供给写入字线31和写入互补字线34的逻辑，PMOS晶体管MP10、MP12进行与NMOS晶体管MN10、MN12同样的工作。因而，图48中示出的结构也可得到与图46中示出的结构同样的效果。
图49中示出的结构，相对于图48中示出的结构来说，具有下述结构：将写入控制线44置换为写入互补控制线45，将NMOS晶体管MN9、MN11分别置换为PMOS晶体管MP9、MP11。图49中示出的结构与图46中示出的结构同样地工作，这是明白的。
图50是示出本实施例的另一变形的电路图。在图49中示出的结构中，只是记忆单元SC的结构不同。在图50中，交叉耦合的一对晶体管是PMOS晶体管QP1、QP2。即，在存储节点N1上共同地连接了晶体管QP1的漏和晶体管QP2的栅，在存储节点N2上共同地连接了晶体管QP1的栅和晶体管QP2的漏，再者，在晶体管QP1、QP2的源上共同地连接了电位点VDD。图50中示出的结构与图46中示出的结构同样地工作，这是明白的。
在图46中示出的结构中，由于存储单元MC全部由NMOS晶体管构成，故没有必要设置PMOS晶体管与NMOS晶体管之间的隔离区，可减小存储单元MC的占有面积。在图50中示出的结构中，由于存储单元MC全部由PMOS晶体管构成，故同样可减小存储单元MC的占有面积。
在图46中示出的结构中，在对写入位线41供给的逻辑为“L”、供给电位Vss的情况下，NMOS晶体管MN9、MN10的阈值不成为问题，对存储节点N1供给电位Vss。但是，在对写入位线41供给的逻辑为“H”、供给电位Vdd的情况下，将NMOS晶体管MN9、MN10的阈值电压定为Vthn(＞0)，对存储节点N1供给电位(VDD-2Vthn)。因此，在存储节点N1中写入“H”的情况下，与写入“L”的情况相比，记忆单元SC的稳定变慢。
在图49或50中示出的结构中，在对写入位线41供给电位VDD的情况下，PMOS晶体管MP9、MP10的阈值不成为问题，对存储节点N1供给电位VDD。但是，在对写入位线41供给电位VSS的情况下，将PMOS晶体管MP9、MP10的阈值电压定为Vthp(＜0)，对存储节点N1供给电位(VSS-2Vthp)。因此，在存储节点N1中写入“L”的情况下，与写入“H”的情况相比，记忆单元SC的稳定变慢。
与此不同，在图47中示出的结构中，在对写入位线41供给电位VDD的情况下，没有在PMOS晶体管MP9中的阈值部分的减少，对存储节点N1供给电位(VDD-Vthn)。相反，在对写入位线41供给电位VSS的情况下，没有在NMOS晶体管MN10中的阈值部分的减少，对存储节点N1供给电位(VSS-Vthp)。因而，与图49或50中示出的结构相比，可减小在记忆单元SC的稳定方面必要的时间的最坏值(最大值)。这一点即使对于图48中示出的结构也是同样的。
本实施例的说明全部是关于写入电路进行了说明，但关于读出电路也可采用这些说明，这一点是明白的。即，分别将写入字线31、写入互补字线34、写入位线41、写入互补位线42改读为读出字线33、读出互补字线32、读出位线43、读出互补位线46即可。再者，分别将写入控制线44、写入互补控制线45改读为读出控制线、读出互补控制线即可。
在此，对读出控制线供给在读出时激活(例如“H”)、在备用时非激活(例如“L”)的信号，对读出互补控制线供给采取在读出时与读出控制线互补的逻辑的信号。作为供给读出控制线的信号，可采用对读出字线33供给的逻辑与对读出互补字线32供给的逻辑的“异或”值。
当然，也可在读出/写入这两者中采用字线对、位线对。本实施例可应用于多端口、单端口的任一类型。
在本实施例中示出的晶体管可使用硅衬底来形成，也可使用众所周知的SOI衬底、SON(Silicon On Nothing)衬底来形成。
按照本发明的第1方面的存储器，在写入工作时，在成为写入对象的存储单元中，由于写入字线和写入控制线都激活，故第1存储节点经第1开关与写入位线连接。于是，不管供给写入位线的逻辑如何，在使第1存储节点中被存储的逻辑反转所需要的的时间短。另一方面，在不成为写入对象的存储单元中，由于写入控制线不激活，故第1开关不将第1存储节点连接到写入位线上。因而，可减少这样的存储单元中的不需要的功耗。
按照本发明的第2方面的存储器，在不被选择的位线组中对写入位线和互补写入位线进行预充电。由于该预充电通常将写入位线和互补写入位线设定为相等的电位，故通过取两者的“异或”运算值，可不激活写入控制线。
按照本发明的第3方面的存储器，即使在预充电时供给写入位线和互补写入位线的电位是与互补的逻辑相当的2个电位的中间的电位，也能准确地得到“异或”运算值。
按照本发明的第4、6或7方面的存储器，可用第1和第2晶体管来实现第1开关。
按照本发明的第5方面的存储器，可避免供给第1存储节点的电位比供给写入位线的电位低了第1和第2晶体管的阈值电压这样的事态。因而，不需要使写入位线的电位升压的电路。
按照本发明的第8至第12方面的任一方面的存储器，在写入工作时，在成为写入对象的存储单元中，写入字线和写入控制线都激活。而且，此时，对第1存储节点供给与写入位线的逻辑互补的逻辑。但是，由于在不成为写入对象的存储单元中，写入控制线不激活，故第1电位设定部不对第1存储节点进行逻辑的设定。因此，可减少存储单元中的不需要的功耗。
按照本发明的第13方面的存储器，在存储节点与写入位线之间不存在电荷直接移动的路径。因此，在成为写入工作的对象的存储单元、或成为写入工作的对象的存储单元与写入字线是共同的存储单元中，记忆单元SC不会经写入位线进行充放电，没有不需要的功耗。由于记忆单元由第3晶体管与第4晶体管的交叉耦合来构成，故与采用了交叉耦合的倒相器的情况相比，对于一个记忆单元来说，只有2个晶体管，可缩小面积。此外，可高速地进行写入工作。
按照本发明的第14方面的存储器，与由交叉耦合的倒相器来构成的情况相比，对于一个记忆单元来说，可缩小2个晶体管部分的面积。此外，可高速地进行写入工作。
按照本发明的第15方面的存储器，与第1晶体管与第2晶体管的导电型为相同的情况相比，可减小在记忆单元SC的稳定方面必要的时间的最坏值(最大值)。

Claims (15)

1.一种存储器，设有：
多个字线组，各有写入字线；
多个位线组，各有写入位线；以及
多个存储单元，各与一个上述字线组和一个上述位线组对应地设置，并各有包括第1存储节点的记忆单元；
其特征在于：上述位线组还各有与上述写入位线对应地设置的写入控制线；
上述存储单元还各有第1开关；
上述第1开关连接在对应的上述一个位线组的上述写入位线与上述第1存储节点之间，并只在对应的上述一个字线组的写入字线和上述写入控制线都被激活了的情况下导通，
被选择了的上述位线组中的上述写入控制线被激活，
未被选择的上述位线组中的上述写入控制线不被激活。
2.如权利要求1中所述的存储器，其特征在于：
上述位线组还各有：与上述写入位线对应地设置的互补写入位线，
上述记忆单元各自包含：被供给与上述第1存储节点中的逻辑值互补的逻辑值的第2存储节点，
上述存储单元还各有：连接在对应的上述一个上述位线组的上述互补写入位线和上述第2存储节点之间只在对应的上述一个字线组的上述写入字线和上述写入控制线都激活了的情况下导通的第2开关，
上述写入位线和互补写入位线在其所属的上述位线组被选择了的情况下取相互互补的逻辑值，在未被选择的情况下取相互相等的逻辑值，
在一个上述位线组中，上述写入控制线取上述写入位线与互补写入位线的“异或”运算值。
3.如权利要求2中所述的存储器，其特征在于：
在非反相地放大上述写入位线和互补写入位线的电位后取上述“异或”运算值。
4.如权利要求1中所述的存储器，其特征在于：
上述第1开关包含：
具备与上述写入控制线连接的控制电极和第1及第2电流电极的第1晶体管；以及
具备与上述写入字线连接的控制电极和第1及第2电流电极的第2晶体管，
上述第1晶体管的上述第1及第2电流电极和第2晶体管的上述第1及第2电流电极串联地连接在上述第1存储节点与上述写入位线之间。
5.如权利要求4中所述的存储器，其特征在于：
上述记忆单元由交叉耦合的2个晶体管构成。
6.如权利要求4中所述的存储器，其特征在于：
上述第1晶体管的导电型与上述第2晶体管的导电型不同。
7.如权利要求4中所述的存储器，其特征在于：
上述第1开关还包含：
第3晶体管，具备被供给与上述写入控制线互补的逻辑值的控制电极、与上述第1晶体管的上述第2电流电极连接的第1电流电极和与上述第1晶体管的上述第1电流电极连接的第2电流电极，其导电型与上述第1晶体管的导电型不同；以及
第4晶体管，具备被供给与上述写入字线互补的逻辑值的控制电极、与上述第2晶体管的上述第2电流电极连接的第1电流电极和与上述第2晶体管的上述第1电流电极连接的第2电流电极，其导电型与上述第2晶体管的导电型不同。
8.如权利要求1中所述的存储器，其特征在于：
上述第1开关包含：
具备控制电极、与上述写入位线连接的第1电流电极和与上述第1存储节点连接的第2电流电极的第1晶体管；以及
具备与上述写入控制线连接的控制电极、与上述第1晶体管的上述控制电极连接的第1电流电极和与上述写入字线连接的第2电流电极的第2晶体管。
9.如权利要求1中所述的存储器，其特征在于：
上述第1开关包含：
具备与上述写入字线连接的控制电极、第1电流电极和与上述写入控制线连接的第2电流电极的第1晶体管；以及
具备与上述第1晶体管的上述第1电流电极连接的控制电极、与上述写入位线连接的第1电流电极和与上述第1存储节点连接的第2电流电极的第2晶体管。
10.一种存储器，具有：
多个字线组，各有写入字线；
多个位线组，各有写入位线；以及
多个存储单元，各与一个上述字线组和一个上述位线组对应地设置，并各有包括第1存储节点的记忆单元；
其特征在于：上述位线组还各分别具有与上述写入位线对应地设置的写入控制线；
上述第1电位设定部只在对应的上述一个字线组的上述写入字线和上述字入控制线都激活了的情况下，对上述第1存储节点供给与对应的上述一个位线组的上述写入位线中的逻辑值互补的逻辑值，
被选择了的上述位线组中的上述写入控制线被激活，
未被选择的上述位线组中的上述写入控制线不被激活。
11.如权利要求10中所述的存储器，其特征在于：
上述第1电位设定部包含：
供给与第1逻辑值对应的电位的第1电位点；
用上述写入控制线的逻辑值控制上述第1存储节点与第1连接点之间的导通的第1开关；以及
用上述写入位线的逻辑值和上述写入字线的逻辑值双方来控制上述第1连接点与上述第1电位点之间的导通的第2开关。
12.如权利要求11中所述的存储器，其特征在于：
上述第1电位设定部还包含：
供给与上述第1逻辑值互补的第2逻辑值对应的电位的第2电位点；以及
用上述写入位线的逻辑值和与上述写入字线中的逻辑值互补的逻辑值双方来控制上述第1连接点与上述第2电位点之间的导通的第3开关。
13.如权利要求10中所述的存储器，其特征在于：
上述第1电位设定部包含：
供给与第1逻辑值对应的电位的第1电位点；
用上述写入字线的逻辑值控制上述第1存储节点与第1连接点之间的导通的第1开关；以及
用上述写入控制线的逻辑值和上述写入位线的逻辑值双方来控制上述第1连接点与上述第1电位点之间的导通的第2开关。
14.如权利要求13中所述的存储器，其特征在于：
上述第1电位设定部还包含：
供给与上述第1逻辑值互补的第2逻辑值对应的电位的第2电位点；以及
用与上述写入控制线的逻辑值互补的逻辑值和上述写入位线的逻辑值双方来控制上述第1连接点与上述第2电位点之间的导通的第3开关。
15.一种存储器，具有：
多个字线组，各有写入字线；
多个位线组，各有写入位线；以及
多个存储单元，各与一个上述字线组和一个上述位线组对应地设置，并各有包括第1存储节点的记忆单元；
其特征在于：
上述存储单元还各有开关和控制元件；
上述开关连接在上述第1存储节点和供给与第1逻辑值对应的第一电位的第1电位点之间；
上述控制元件在对应的上述一个字线组的上述写入字线被激活了的情况下，允许由供给到对应的上述一个位线组的上述写入位线的逻辑值作上述开关的通断控制。
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