CN1875428A - 半导体存储装置 - Google Patents

半导体存储装置 Download PDF

Info

Publication number
CN1875428A
CN1875428A CNA2004800317783A CN200480031778A CN1875428A CN 1875428 A CN1875428 A CN 1875428A CN A2004800317783 A CNA2004800317783 A CN A2004800317783A CN 200480031778 A CN200480031778 A CN 200480031778A CN 1875428 A CN1875428 A CN 1875428A
Authority
CN
China
Prior art keywords
data
bit line
write
line
inverter circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2004800317783A
Other languages
English (en)
Other versions
CN100524517C (zh
Inventor
武田晃一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Publication of CN1875428A publication Critical patent/CN1875428A/zh
Application granted granted Critical
Publication of CN100524517C publication Critical patent/CN100524517C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

根据本发明半导体存储装置的SRAM单元由环路连接并形成保持电路的第一及第二反相器电路、2个存取晶体管、与第二反相器电路的驱动晶体管串联连接的保持控制晶体管构成，保持控制晶体管在存储器单元为非存取时，形成第一及第二反相器电路环路连接的保持电路，静态地保持数据，在存储器单元被存取时第一及第二反相器电路切断环路连接，动态地保持数据。在存储器单元被存取时，通过动态地保持数据，从而可以防止伴随读出操作的数据破坏。进而，通过将借助1根位线读出来自存储器单元的数据的读出放大器配置布局在位于存储器单元阵列的空间内，从而可以实现面积的有效利用。

Description

半导体存储装置
技术领域
本发明涉及半导体存储装置，涉及一种以最小的晶体管数防止读出时的存储数据破坏并以超高速、超低电压动作的半导体存储装置。
背景技术
在应用于ASIC(Application Specific Integrated Circuit)等的常规IC中，将晶体管微细化，使电源电压下降，同时使动作速度提高。在这些常规IC中，混载有各种存储装置。即使在这些混载的存储装置中，也同样要求高速动作及低电源电压下的动作，例如在超高速缓冲存储器(cachememory)等用途中，即使在混载的静态随机存储器(SRAM：Static RandomAccess Memory，以后简称为SRAM)中，也同样要求高速动作及低电源电压下的动作。
参照图l对现有的SRAM进行说明。图1表示构成超高速缓冲存储器的现有SRAM中的单一单元(以后称为SRAM单元)的电路构成。在字线信号WL为低电位时，通过使两个CMOS(Complementary Metal OxideSemiconductor)反相器形成环路而能稳定地保持数据。即，一方的CMOS反相器将数据存储节点V1作为输入，将存储在节点V1的数据的反相数据输出到数据存储节点V2，另一方的CMOS反相器将数据存储节点V2作为输入，将存储在节点V2的数据的反相数据输出到数据存储节点V1。
然而，在字线信号WL被访问而为高电位时，数据存储节点V1、V2与位线对BLT、BLN经由存取晶体管而导通，从而数据存储节点V1、V2的低电位从接地电位开始上升，无法稳定地保持数据。一般，在现有的SRAM单元中，作为测定被存取之际的数据保持稳定度的指标，采用静电噪声界限(SNM：Static Noise Margin)。
即，如图2所示，将SRAM单元分离为2个反相器，求出每个反相器的DC(直流)特性，在以一方反相器的DC特性输出成为另一方反相器的DC特性输入的方式使两个DC特性重合之际，描绘蝶形曲线(butterflycurve)。SNM定义为与该蝶形曲线内接的最大正方形的一边。
关于该SNM，在文献1(A.J.Bhavnagarwala″The impact of intrinsic devicefluctuations on CMOS SRAM cell stability，″IEEE Journal of Solid State Circuit，Vol.36，No.4，Apr.2001(图5、图10))中，进行将来预测。即，如图3所示，所使用的晶体管的沟道长度被微细化，在该晶体管的沟道长度从250nm向50nm过渡时，不仅SNM平均值减少，SNM的偏差也增大。因此，SNM的最劣值显著恶化。在图示的50nm中，由于SNM的最劣值为“0”以下，故在伴随读出操作、字线信号WL变为高电位之际，有存储数据被破坏的可能性。
另一方面，在文献2(H.Sakakibara，″A 750MHz 144Mb cache DRAM LSI withspeed scalable design and programmable at-speed function-array BIST，″IEEE InternationalSolid State Circuit Conference，2003(图1))中，提出了一种具有读出专用端口的SRAM。在该SRAM中，如图4所示，由8个晶体管构成存储器单元，仅用存储器单元的单元电流使位线最大摆动(full swing)。该方式的本来目的是得到世代发展时的动作速度改善效果。进而，因为电荷不会从伴随读出操作的位线流入单元内的数据存储节点中，故在现有的SRAM中成为将来问题的、伴随读出动作的存储数据的破坏不会发生。因此，在基于该电路构成的SRAM中，在世代发展时，不仅可以高速动作，还能进行稳定动作。
如上述文献1所述，在利用6个晶体管的现有SRAM中，由于SNM的最劣值恶化，所以将来很难保持稳定的数据。对此，接着一并参照图5、图6，对SNM的值不是足够大的情况下产生的伴随读出操作的存储数据的破坏的机理(mechanism)进行说明。
在通常的单元中，如图6(A)所示，若选择字线信号WL，则如图6(B)所示，在为通常单元的存储节点时，数据存储节点的低电位“0”从接地电位开始仅上升了若干。但是，在构成输入该电位的反相器的NMOS(N沟道MOS)晶体管中，由于在阈值电压偏差并显著降低的情况下，该NMOS晶体管变为“导通(on)”，故该反相器的输出从高电位“1”开始下降。由此，最终如图6(C)所示，数据存储节点的电位反向，数据被破坏。
另一方面，在上述文献2的具有读出专用端口的SRAM单元中，虽然不会引起伴随读出操作的存储数据的破坏，但是由于晶体管数为8个、在整体上控制信号数也需要5个，故存在单元面积增大的问题。
本发明所要解决的课题是，由于为了构成即使在要求超高速动作或超低电压动作的情况下，也可以防止读出操作时的存储数据破坏的存储器单元，需要8个晶体管、多个控制信号，故无法缩小构成面积。
发明内容
本发明是为了改善上述问题点而进行的，其目的在于提供一种即使在要求超高速动作或超低电压动作的情况下，也能够以最小的晶体管数构成可以防止读出操作时的存储数据破坏的存储器单元，以小的构成面积实现的静态随机存储器(SRAM)。
根据本发明，静态随机存储器(SRAM)的存储器单元由被环路连接并形成保持电路的第一及第二反相器电路、2个存取晶体管、和与第二反相器电路的驱动晶体管串联连接的保持控制晶体管构成，保持控制晶体管在存储器单元为非存取时，形成第一及第二反相器电路被环路连接的保持电路，静态地保持数据，在存储器单元被存取时，第一及第二反相器电路切断环路连接，动态地保持数据。在存储器单元被存取时，通过动态地保持数据，可以防止伴随读出操作的数据破坏。
另外，与第二反相器电路的输出连接的第二存取晶体管，在读出时通过将第二反相器电路的输出复位为低电位，从而使写入变得容易，也可以由少的晶体管数和控制信号数构成存储器单元。
进而，通过经1根位线输入来自存储器单元的单元数据的读出放大器，更有效地进行存储器单元间的数据传输。将存储器单元配置布局在L字形区域中，使该存储器单元对称反转，配置后的单元阵列在该区域内具有空间。通过在该空间中分割配置读出放大器，可以有效地使单元块成为小面积。
附图说明
图1是表示现有的SRAM中的电路构成的一例的图(文献1)；
图2是在现有的SRAM中表示稳定动作的SNM的说明图；
图3是在现有的SRAM中基于晶体管的沟道长度的SNM的说明图；
图4是表示现有的SRAM中的电路构成的一例的图(非专利文献2)；
图5是表示在现有的SRAM中伴随读出操作的数据破坏的机理的一例的电路说明图；
图6(A)、(B)、(C)是针对在现有的SRAM中伴随读出操作的数据破坏的机理，分别表示的说明图，(A)为读出操作、(B)为数据存储节点的通常例、(C)为偏差存在例。
图7是表示第一实施例的SRAM的存储器单元的电路构成的图；
图8(A)是表示图7的“0”读出之际的动作定时的一个形态的时序图；图8(B)是表示“1”读出之际的动作定时的一个形态的时序图；
图9(A)是表示图7的“0”写入之际的动作定时的一个形态的时序图；图9(B)是表示“1”写入之际的动作定时的一个形态的时序图；
图10是表示第二实施例的SRAM的存储器单元的电路构成的图；
图11(A)、(B)是表示第三实施例的SRAM的存储器单元的电路构成的图；
图12(A)～(D)是第三实施例的控制方式的一例；
图13(A)～(D)是控制方式的其他例子；
图14(A)、(B)表示第四实施例的读出放大器SA11、SA12的电路构成；
图15是第四实施例的读出放大器SA11的动作时序图；
图16(A)、(B)表示第五实施例的读出放大器SA21、SA22的电路构成；
图17(A)～(D)是第五实施例的读出放大器SA21的动作时序图；
图18(A)、(B)表示第六实施例的读出放大器SA23、SA24的电路构成；
图19(A)～(D)是第六实施例的读出放大器SA23的动作时序图；
图20表示第七实施例的读出放大器SA25的电路构成；
图21(A)～(D)是第七实施例的读出放大器SA25的动作时序图；
图22(A)、(B)表示第八实施例的读出放大器SA26、SA27的电路构成；
图23(A)～(D)是第八实施例的读出放大器SA26的动作时序图；
图24(A)、(B)表示第九实施例的读出放大器SA31、SA32的电路构成；
图25(A)～(D)是第九实施例的读出放大器的动作时序图；
图26(A)～(C)表示第十实施例的SRAM单元配置布局的一个实施例；
图27(A)、(B)表示第十实施例的SRAM单元的其他实施例；
图28(A)、(B)表示第十实施例的SRAM单元的其他实施例；
图29(A)、(B)表示第十实施例的SRAM单元的其他实施例；
图30(A)～(D)表示单元块的配置；
图31表示第十一实施例的单元块A中的读出放大器SA11的布局；
图32表示单元块A中的读出放大器SA21的布局；
图33表示单元块A中的读出放大器SA23的布局；
图34表示单元块A中的读出放大器SA23的其他布局；
图35表示单元块B中的读出放大器SA23的布局；
图36表示单元A中的读出放大器SA11的布局；
图37表示单元块A中的读出放大器SA12的布局；
图38表示单元块A中的读出放大器SA21的布局；
图39表示单元块A中的读出放大器SA22的布局；
图40表示单元块B中的读出放大器SA23的布局；
图41表示单元块B中的读出放大器SA24的布局；
图42表示单元块B中的读出放大器SA25的布局；
图43表示单元块A中的读出放大器SA26的布局；
图44表示单元块A中的读出放大器SA27的布局；
图45表示单元块A中的读出放大器SA31的布局；
图46表示单元块A中的读出放大器SA32的布局；
图47表示单元块C中的读出放大器SA11的布局；
图48表示单元块A中的读出放大器SA12的布局；
图49(A)～(C)表示第十二实施例的半导体存储装置的整体示意；
图50表示存储器块构成；
图51表示子字驱动器的电路构成。
具体实施方式
为了实现本发明的在超高速、超低电压下动作的半导体存储装置，以下参照附图，详细说明存储器单元的电路构成与布局、读出放大器的电路构成与布局、子译码器的电路构成及单元块的布局。
(第一实施例)
利用图7～图9说明本发明的第一实施例。图7是表示静态随机存储器SRAM的第一实施例的电路构成。图8是读出动作的时序图，(A)是“0”读出时的时序图，(B)是“1”读出时的时序图。图9是写入动作中的时序图；(A)是“0”写入出时的时序图，(B)是“1”写入时的时序图。
图7所示的SRAM单元，由形成第一CMOS反相器的PMOS晶体管P1及NMOS晶体管N1、形成第二CMOS反相器的PMOS晶体管P2及NMOS晶体管N2、作为存取机构的NMOS晶体管N3及N4、作为保持控制机构的NMOS晶体管N5这七个晶体管构成。在此，构成反相器电路的PMOS晶体管P1、P2为负载晶体管，NMOS晶体管N1、N2为驱动晶体管。
第一CMOS反相器由PMOS晶体管P1与NMOS晶体管N1构成，将数据存储节点V2的数据作为输入，向数据存储节点V1输出数据。第二CMOS反相器由PMOS晶体管P2与NMOS晶体管N2构成，将数据存储节点V1的数据作为输入，向数据存储节点V2输出数据。第一及第二反相器电路，其各自的PMOS晶体管P1、P2的源极与电源电位VDD连接，NMOS晶体管N1、N2的源极直接或经由NMOS晶体管N5与接地电位GND连接。
NMOS晶体管N3与位线BL连接，利用字线信号RWL，对数据存储节点V1进行数据存取。NMOS晶体管N4，其漏极、源极、栅极分别与数据存储节点V2、接地电位还有写入字线信号WWL连接，在写入动作之际利用写入字线信号WWL，将第二CMOS反相器的输出节点V2复位为低电位“0”。
作为保持控制机构的NMOS晶体管N5，插入在第二CMOS反相器与接地电位之间，其漏极、源极、栅极分别与NMOS晶体管N2的源极、接地电位、反相字线信号WLB连接。在利用字线信号RWL对存储器单元进行存取之际，根据其反相字线信号WLB，NMOS晶体管N2被控制为不导通。
在没有对存储器单元进行存取的状态下，通过导通NMOS晶体管N5，使得第一及第二CMOS反相器被环路连接而成为保持电路，处于静态保持状态。在存储器单元被存取的状态下，通过使NMOS晶体管N5截止，从而第二CMOS反相器与接地电位切断，第一及第二CMOS反相器由于环路连接被切断而不会构成保持电路，但在存储器单元被存取期间的短时间内可以保持切断前的状态。将该保持状态称为动态保持。通过保持控制机构，可以将数据保持状态切换为静态保持或动态保持。
接着，一并参照图8的读出时的时序图，对读出动作进行说明。图8(A)表示“0”读出，图8(B)表示“1”读出。在此，存储器单元的数据“0”及“1”作为数据存储节点V1对应的数据的状态，进行以下说明。
如图8所示，在读出动作之际，将字线信号RWL设定为高电位“1”，另外将其反相信号WLB设定为低电位“0”。将写入用字线WWL设定为低电位“0”。
在图8(A)所述的数据存储节点V1为低电位“0”时(数据存储节点V2为高电位“1”)，由于字线反相信号WLB被控制为低电位“0”，故NMOS晶体管N5截止，数据存储节点V2动态地保持高电位“1”。因此，保持NMOS晶体管N1为导通状态不变的方式，位线BL的高电位“1”被放电而成为低电位“0”，将数据存储节点V1中的低电位“0”读出到位线。此时，即使数据存储节点V1暂时从低电位“0”开始上升，通过使第二CMOS反相器的数据存储节点V2继续保持高电位“1”，从而也可以将位线BL的电位放电到低电位“0”。因此，能够不破坏存储数据地进行读出动作。
另一方面，在图8(B)所述的数据存储节点V1为高电位“1”时(数据存储节点V2为低电位“0”)，虽然保持控制晶体管截止，但数据存储节点V2动态地保持低电位“0”。NMOS晶体管N1为截止状态，数据存储节点V1与位线BL都为高电位“1”，在位线BL中不进行放电动作，而将数据存储节点V1中的高电位“1”读出到位线。因此，位线BL的电位、数据存储节点V1及数据存储节点V2两者的电位分别不进行变化。
接着，一并参照图9的时序图，对SRAM单元中的写入动作进行说明。图9(A)表示“0”写入，图9(B)表示“1”写入。
如图9所示，当进行写入动作时，在上述读出动作中的控制上增加写入用字线WWL的控制。字线信号RWL设定为高电位“1”，其反相信号WLB设为低电位“0”，数据存储节点V2通过保持控制晶体管N5与接地电位切离。通过在仅比字线信号RWL短的期间内将写入用字线WWL设定为高电位“1”，使得第二CMOS反相器的输出V2复位为低电位“0”。位线BL被设定为写入电位“0”或“1”。
欲在图9(A)所示的数据存储节点V1中存储低电位“0”的情况下，通过位线BL为低电位“0”，使得数据存储节点V1变为低电位“0”，从而低电位“0”被写入数据存储节点V1。然而，写入字线信号WWL为高电位“1”的期间内的数据存储节点V2，通过晶体管P2与晶体管N4的电流路径而成为中间电平，使得晶体管P1隐约变为导通状态，没有向数据存储节点V1写入完全的低电位“0”。因此，写入字线信号WWL进行使高电位“1”的期间比字线信号WL短的控制，需要使数据存储节点V2尽快成为高电位“1”。
另外，欲在图9(B)所示的数据存储节点V1中存储高电位“1”的情况下，位线BL保持高电位“1”不变，写入用字线WWL为高电位“1”，数据存储节点V2复位为低电位“0”，将此作为栅极输入的PMOS晶体管P1导通，NMOS晶体管N1截止，数据存储节点V1变为高电位“1”，高电位“1”被写入数据存储节点V1。
在本实施例的SRAM中，存储器单元由7个晶体管与4根信号线构成的较少元件组成。通过保持控制机构将保持状态切换为静态保持与动态保持，通过借助晶体管N4在写入动作之际使第二数据存储节点V2复位为低电位，从而可以防止读出操作时的存储数据破坏，且以较少的元件数、信号线数实现能进行超高速动作或超低电压动作的存储器单元。
(第二实施例)
利用图10对本发明的第二实施例进行说明。图10是表示本发明第二实施例的SRAM的存储器单元的电路构成的图。第二实施例在第一实施例的SRAM的存储器单元中，变更了保持控制晶体管N5的连接位置，其他电路构成为与第一实施例相同的构成。在第一实施例中，将保持控制晶体管N5插入在驱动晶体管N2的源极侧，但在本第二实施例中，将保持控制晶体管N5插入在驱动晶体管N2的漏极侧。
图10的第二实施例的SRAM单元，由形成第一CMOS反相器的PMOS晶体管P1及NMOS晶体管N1、形成第二CMOS反相器的PMOS晶体管P2及NMOS晶体管N2、存取晶体管NMOS晶体管N3及N4、保持控制晶体管N5这七个晶体管构成。
作为保持控制机构的NMOS晶体管N5，插入在第二CMOS反相器的PMOS晶体管P2与NMOS晶体管N2之间，其漏极、源极、栅极分别连接数据存储节点V2、NMOS晶体管N2的漏极以及反相字线信号WLB，在存储器单元利用字线信号WLB而被存取之际，NMOS晶体管N2被控制为不导通。
如上所述，第二实施例是在第一实施例的SRAM的存储器单元中，变更了晶体管N5的连接位置的结构，其他电路构成为与第一实施例相同的构成，其功能及动作参照图8及图9，与上述的第一实施例完全相同，因此省略其说明。
即使在第二实施例的SRAM中，存储器单元也可以由7个晶体管与4根信号线构成的较少元件组成。通过保持控制机构将保持状态切换为静态保持与动态保持，通过借助晶体管N4在写入动作之际使第二数据存储节点V2复位为低电位，从而可以防止读出操作时的存储数据破坏，并且能够以较少的元件数、信号线数实现能进行超高速动作或超低电压动作的存储器单元。
(第三实施例)
利用图11～图13，对本发明的第三实施例进行说明。图11是表示第三实施例的SRAM的存储器单元电路构成的图。图12是表示第一动作定时的时序图，图13是表示第二动作定时的时序图。
图11(A)中的SRAM单元，由形成第一CMOS反相器的PMOS晶体管P1及NMOS晶体管N1、形成第二CMOS反相器的PMOS晶体管P2及NMOS晶体管N2、作为存取机构的NMOS晶体管N3及N4、作为保持控制机构的NMOS晶体管N5这七个晶体管构成。
第一CMOS反相器由PMOS晶体管P1与NMOS晶体管N1构成，将数据存储节点V2的数据作为输入，将数据输出到数据存储节点V1。第二CMOS反相器由PMOS晶体管P2与NMOS晶体管N2构成，将数据存储节点V1的数据作为输入，将数据输出到数据存储节点V2。
NMOS晶体管N3与读出位线RBL连接，利用读出字线信号RWL，对数据存储节点V1进行数据存取。NMOS晶体管N4与写入位线WBL连接，利用写入字线信号WWL，对数据存储节点V2进行数据存取。
作为保持控制机构的NMOS晶体管N5，插入在形成第二CMOS反相器的PMOS晶体管P2与NMOS晶体管N2之间，其漏极、源极、栅极分别连接PMOS晶体管P2的漏极、NMOS晶体管N2的漏极以及反相字线信号WLB，在存储器单元被存取之际，NMOS晶体管N2被控制为不导通。即，在存储器单元被存取的状态下，将第一及第二CMOS反相器的数据保持状态从静态保持变为动态保持，使在存储器单元的数据读出时的防止单元数据破坏及高速动作、向存储器单元写入数据时的高速动作成为可能。
根据图12、13所示的时序图来说明动作。图12是表示第一动作定时的时序图，图13是表示第二动作定时的时序图。图12是在读出时，通过存取晶体管N3而动作、在写入时通过2个存取晶体管N3、N4而动作的时序图；图13是读出时通过存取晶体管N3而动作、写入时通过存取晶体管N4而动作的时序图。
图12中分别表示(A)“0”读出、(B)“1”读出、(C)“0”写入、(D)“1”写入时的时序图。在图12(A)“0”读入时，读出字线信号RWL变为高电位“1”，存取晶体管N3被激活，写入字线信号WWL保持低电位“0”不变，存取晶体管N4无效。通过读出字线信号RWL变为高电位“1”，使得反相字线信号WLB变为低电位“0”，保持控制晶体管N5截止。
由于反相字线信号WLB为低电位“0”，保持控制晶体管N5截止，数据存储节点V2保持高电位“1”，晶体管N1为导通状态，故读出位线RBL从预充电电平变为低电位“0”，通过将数据存储节点V1的低电位“0”读出到读出位线，来进行存储器单元的“0”读出。在此，通过使保持控制晶体管N5截止，从而会有下述效果，即，防止晶体管N2的漏电流所导致的数据存储节点V2的高电位“1”的降低，防止读出时数据破坏。
在图12(B)“1”读出时，读出字线信号RWL为高电位“1”，存取晶体管被激活，写入字线信号WWL保持低电位“0”不变，存取晶体管N4无效。通过读出字线RWL变为高电位“1”，使得反相字线信号WLB变为低电位“0”，保持控制晶体管N5截止。
反相字线信号WLB为低电位“0”，保持控制晶体管N5截止，但在读出期间的短时间内，数据存储节点V2保持低电位“0”，晶体管N1为截止状态，读出位线RBL保持预充电电平的高电位“1”不变，通过将数据存储节点V1的高电位“1”读出到读出位线，来进行存储器单元的“1”读出。
在读出期间内，保持控制晶体管N5被截止，数据存储节点V2的保持低电位“0”的路径(route path)被切断，但在短的读出期间内，由于动态保持低电位“0”，故在动作上没有问题，读出期间结束后通过使晶体管N5导通，从而静态地继续保持数据存储节点。
在图12(C)“0”写入时，读出字线信号RWL及写入字线信号WWL为高电位“1”，存取晶体管N3及N4被激活。通过使读出字线信号RWL及写入字线信号WWL为高电位“1”，使得反相字线信号WLB为低电位“0”，保持控制晶体管N5截止，在读出位线RBL上施加作为写入数据的低电位“0”，在写入位线WBL上施加作为反相数据的高电位“1”。
通过反相字线信号WLB为低电位“0”，保持控制晶体管N5截止，使得写入位线WBL的高电位“1”瞬间被写入数据存储节点V2中，进而晶体管N1导通、晶体管P1截止，读入位线RBL的低电位“0”瞬间被写入数据存储节点V1中，向存储器单元进行“0”写入。
在图12(D)“1”写入时，读出字线信号RWL及写入字线信号WWL为高电位“1”，存取晶体管N3及N4被激活。通过使读出字线信号RWL及写入字线信号WWL为高电位“1”，使得反相字线信号WLB为低电位“0”，保持控制晶体管N5截止，在读出位线RBL上施加作为写入数据的高电位“1”，而且在写入位线WLB上施加作为反相数据的低电位“0”。
写入位线WBL的低电位“0”被写入数据存储节点V2，进而读入位线RBL的高电位“1”被写入数据存储节点V1，通过晶体管N1截止，晶体管P1导通，来向存储器单元进行“1”写入。
接着，对图13所示的(A)“0”读出、(B)“1”读出、(C)“0”写入、(D)“1”写入时的时序图进行说明。在图13中，读出是利用存取晶体管N3而进行的动作模式，写入是利用存取晶体管N4而进行的动作模式。
由于图13(A)“0”读出、(B)“1”读出时的时序图与图12(C)“0”读出、(D)“1”读出相同、其动作相同，因此省略说明。
在图13(C)“0”写入时，写入字线信号WWL为高电位“1”，存取晶体管N4被激活，读出字线信号RWL保持低电位“0”不变，存取晶体管N3未被激活。通过写入字线信号WWL变为高电位“1”，使得反相字线信号WLB为低电位“0”，保持控制晶体管N5被截止，在写入字线WBL上施加作为写入数据的反相的高电位“1”。读出位线RBL保持预充电电平不变。
通过反相字线信号WLB为低电位“0”，保持控制晶体管N5截止，从，写入位线信号WBL的高电位“1”瞬间被写入数据存储节点V2中，进而通过晶体管N1导通、晶体管P1截止，低电位“0”被写入数据存储节点V1，来向存储器单元进行“0”写入。
在图13(D)“1”写入时，写入字线信号WWL为高电位“1”，存取晶体管N4被激活，读出字线信号RWL保持低电位“0”不变，存取晶体管N3未被激活。通过写入字线信号WWL变为高电位“1”，使得反相字线信号WLB变为低电位“0”，保持控制晶体管N5被截止，在写入位线WBL上施加作为写入数据的反相的低电位“0”。读出位线RBL保持预充电电平不变。
通过反相字线信号WLB变为低电位“0”，保持控制晶体管N5截止，使得写入位线WBL的低电位“0”被写入数据存储节点V2，进而通过晶体管N1截止、晶体管P1导通，来将高电位“1”写入数据存储节点V1，向存储器单元进行“1”写入。
进而，在图11(B)中表示了存储器单元的第二构成。在图11(B)中，作为保持控制机构的NMOS晶体管N5插入在第二CMOS反相器与接地电位之间，其漏极与晶体管N2的源极连接，源极与接地电位连接，栅极与反相字线信号WLB连接。在图11(A)中，保持控制晶体管N5插入连接在第二CMOS反相器的驱动晶体管N2的漏极侧，在图11(B)中插入连接在源极侧。
在图11(B)的存储器单元的构成中，也仅变更了作为保持控制机构的NMOS晶体管N5的连接位置，其动作与图12及图13中的(A)“0”读出、(B)“1”读出、(C)“0”写入、(D)“1”写入时的时序图同样，故省略其说明。
在本实施例的SRAM中，存储器单元由第一及第二反相器电路、两个作为存取机构的存取晶体管、作为保持控制机构的保持控制晶体管组成的七个晶体管构成。通过输入来自写入字线的反相数据，使得写入字线信号的脉冲宽度与读出字线信号相同，具有脉冲宽度的控制变得容易的优点。通过利用数据保持控制机构，将数据保持状态切换控制为静态保持或动态保持，存储器单元数据的读出由一方的存取机构进行，数据写入由另一方或两方存取机构进行，可以实现能够防止读出操作时的存储数据破坏的、并能够进行超高速动作及超低电压动作的SRAM。
(第四实施例)
本发明的第四实施例是涉及与存储器单元交换数据的读出放大器的实施例。是以1根位线进行与存储器单元的数据交换的读出放大器的实施例。图14(A)中示出了以1根数据线DL进行与输入输出电路的数据传送的读出放大器SA11的电路构成，图14(B)中示出了以2根数据线，即读出数据线RDL及写入数据线WDL进行与输入输出电路的数据传送的读出放大器SA12的电路构成，图15中示出了表示读出放大器SA11的动作的一种方式的时序图。
对图14(A)的读出放大器SA11的电路构成进行说明。输入来自与存储器单元连接的位线BL的数据的反相器电路，由PMOS晶体管P11及NMOS晶体管N11构成。来自反相器的输出BLB被输入到PMOS晶体管P12及NMOS晶体管N12的栅极。PMOS晶体管P12是源极与电源电压VDD连接，漏极与位线BL连接，导通时将位线维持在高电平的位线高电平维持用的晶体管。NMOS晶体管N12是源极与接地电位GND连接，漏极与数据线DL连接的读出晶体管。数据线是对读出放大器与输入输出电路或中间电路的数据进行交换的信号线，也称为全局数据线(global dataline)
在数据线DL与位线BL之间，由向栅极输入写入信号WE的写入用的NMOS晶体管N13；和将预充电信号PC作为栅极输入、源极与电源电压VDD连接、漏极与位线BL连接的预充电用的PMOS晶体管P13构成。
读出放大器的基础，由从位线输入读出时的来自存储器单元的数据并传输给数据线的反相器电路和读出晶体管、将写入时的来自数据线的数据输入到位线并写入存储器单元中的写入晶体管构成。预充电晶体管及电平维持晶体管是用于进行更稳定动作的附带构成。在此，电平维持晶体管P12也能够在全部实施例的读出放大器中省略。
图14(B)的读出放大器SA12是将图14(A)的读出放大器SA11中的数据线DL分离为写入数据线WDL与读出数据线RDL而构成的。写入数据线WDL与写入晶体管N13连接，读出数据线RDL与读出晶体管N12连接。读出放大器SA11与SA12的不同之处在于，基于进行与读出放大器的数据交换的输入输出电路或中间电路的构成，作为读出放大器的基本动作是相同的。
图15是表示本实施例图14(A)的读出放大器SA11的动作的一个形态的时序图。可以适用于本读出放大器SA11的存储器单元并未被限定，作为动作的一个形态，对适用于第一或第二实施例的存储器单元的情况进行说明。
(A)“0”读出时：通过预充电信号PC变化为高电位“1”，使得预充电晶体管P13截止，结束了向位线BL的预充电。向存储器单元的读出字线信号RWL为高电位“1”，位线BL读出存储器数据“0”，变为低电位“0”。根据位线BL的数据，反相器输出BLB变为高电位“1”，读出晶体管N12导通，将数据线DL设为低电位“0”，读出单元数据“0”。通过读出字线信号RWL、预充电信号PC返回低电位“0”，从而读出结束。在读出期间，写入字线信号WWL及写入信号WE保持低电位“0”，不发生变化。
(B)“1”读出时：通过预充电信号PC变化为高电位“1”，使得预充电晶体管P13截止，结束了向位线BL的预充电。向存储器单元的读出字线信号RWL变为高电位“1”，位线BL读出存储器单元数据“1”，变为高电位“1”。由于根据位线BL的数据，反相器输出BLB变为低电位“0”，读出晶体管N12截止，因此数据线DL通过维持高电位“1”，从而读出单元数据“1”。通过读出字线信号RWL、预充电信号PC返回低电位“0”，使得读出结束。在读出期间，写入字线信号WWL及写入信号WE保持低电位“0”，不发生变化。
(C)“0”写入时：通过预充电信号PC变化为高电位“1”，使得预充电晶体管P13截止，结束了向位线BL的预充电。数据线DL变为低电位“0”，同时写入信号WE变为高电位“1”，从而经由写入晶体管N13，位线BL变为低电位“0”。存储器单元的读出字线信号RWL、写入字线信号WWL成为高电位“1”，将位线BL的数据“0”写入存储器单元。写入字线信号WWL为低电位“0”，成为完全的“0”写入。读出字线信号RWL、预充电信号PC、写入信号WE返回低电位“0”，数据线DL、位线BL返回高电位“1”，从而“0”写入结束。
(D)“1”写入时：通过预充电信号PC变化为高电位“1”，使得预充电晶体管P13截止，结束了向位线BL的预充电。通过数据线DL保持高电位“1”不变，写入信号WE变为高电位“1”，经由写入晶体管N13，位线BL也维持高电位“1”。存储器单元的读出字线信号RWL、写入字线信号WWL变为高电位“1”，将位线BL的数据“1”写入存储器单元。写入字线信号WWL变为低电位“0”，将完全的“1”写入存储器单元中。读出字线信号RWL、预充电信号PC、写入信号WE返回低电位“0”，从而“1”写入结束。
图14(B)的读出放大器SA12是将读出放大器SA11的数据线DL分离为读出数据线RDL与写入数据线WDL的结构，作为读出放大器的基本动作是相同的，省略了其动作说明。
本实施例的读出放大器通过1根位线进行与存储器单元的数据传输。由以下部件构成：反相器电路，从位线输入存储器单元的存储数据；读出晶体管，将反相器电路输出传输到数据线；位线高电平维持用的晶体管，在反相器电路输出为低电位时将位线维持在高电位；写入晶体管，将写入数据传输到位线；预充电晶体管，在存储器单元被存取时将位线预充电到高电位。
(第五实施例)
本发明的第五实施例，是在数据读出时用读出位线、在数据写入时用读出位线与写入位线进行与存储器单元的数据交换的实施例。图16(A)中示出了以数据线DL及反相写入数据线WDLB这两根数据线，来进行与输入输出电路的数据传送的读出放大器SA21的电路构成；图16(B)中示出了以读出数据线RDL、写入数据线WDL及反相写入数据线WDLB这三根数据线，来进行与输入输出电路的数据传送的读出放大器SA22的电路构成；图17中示出了表示读出放大器SA21的动作的一个形态的时序图。
图16(A)说明读出放大器SA21的电路构成。输入来自存储器单元的读出位线RBL的数据的反相器电路，由PMOS晶体管P11及NMOS晶体管N11构成。来自反相器的输出BLB被输入到PMOS晶体管P12及NMOS晶体管N12。PMOS晶体管P12是源极连接电源电压VDD、漏极连接读出位线RBL，导通时将读出位线RBL维持为高电平的位线高电平维持用的晶体管。NMOS晶体管N12是源极连接接地电位GND、漏极连接数据线DL的读出晶体管。
在数据线DL与读出位线RBL之间、及反相写入数据线WDLB与写入位线WBL之间，分别连接有向栅极输入写入信号WE的写入用NMOS晶体管N13及N14。进而，由以下部件构成：预充电用的PMOS晶体管P14，将写入信号WE作为栅极输入，将源极连接到电源电压VDD、漏极连接到写入位线WBL；和预充电用的PMOS晶体管P13，将预充电信号PC作为栅极输入，将源极连接到电源电压VDD、漏极连接到读出位线RBL。
图16(B)的读出放大器SA22是将图16(A)的读出放大器SA21中的数据线DL分离为写入数据线WDL与读出数据线RDL而构成的。写入数据线WDL与写入晶体管N13连接，读出数据线RDL与读出晶体管N12连接。读出放大器SA21与SA22的不同在于，基于输入输出电路或中间电路的构成，作为读出放大器的基本动作相同。
图17是表示读出放大器SA21的动作的一个形态的时序图。能够适用于本读出放大器SA21的存储器单元并未被限定，但作为动作的一个形态，以应用于第三实施例的存储器单元的情况为例进行说明。
关于图17(A)“0”读出、(B)“1”写入，在读出期间内写入字线信号WWL及写入信号WE保持低电位“0”不变，反相写入数据线WDLB保持高电位“1”不变。因此，读出放大器SA21的动作仅将读出放大器SA11的位线BL改读为读出位线RBL，其动作与读出放大器SA11相同。省略其详细说明。
(C)“0”写入时：通过预充电信号PC及写入信号WE变化为高电位“1”，使得预充电晶体管P13及P14截止，结束了向读出位线RBL及写入位线WBL的预充电。数据线DL变为低电位“0”、反相写入数据线WDLB为高电位“1”，同时写入信号WE为高电位“1”，从而经由写入晶体管N13及N14，读出位线RBL及写入位线WBL分别变为低电位“0”、高电位“1”。存储器单元的读出字线信号RWL、写入字线信号WWL成为高电位“1”，将数据“0”写入存储器单元。读出字线信号RWL、写入字线信号WWL、预充电信号PC、写入信号WE返回低电位“0”，数据线DL、读出位线RBL返回高电位“1”，从而“0”写入结束。
(D)“1”写入时：通过预充电信号PC及写入信号WE变化为高电位“1”，使得预充电晶体管P13及P14截止，结束了向读出位线RBL及写入位线WBL的预充电。数据线DL为高电位“1”，反相写入数据线WDLB为低电位“0”，同时写入信号WE变为高电位“1”，从而经由写入晶体管N13及N14，读出位线RBL变为高电位“1”，写入位线WBL变为低电位“0”。存储器单元的读出字线信号RWL、写入字线信号WWL变为高电位“1”，将数据“1”写入存储器单元。读出字线信号RWL、写入字线信号WWL、预充电信号PC、写入信号WE返回低电位“0”，反相写入数据线WDLB、写入位线WBL返回高电位“1”，从而“1”写入结束。
本实施例的读出放大器，在读出时通过1根读出位线进行与存储器单元的数据传输，在写入时通过读出位线及写入位线这2根位线进行与存储器单元的数据传输。可以得到由以下部件构成的读出放大器，即：反相器电路，从位线输入存储器单元的存储数据；读出晶体管，将反相器电路输出传输到数据线；位线高电平维持用的晶体管，在反相器电路输出为低电位时将位线维持为高电位；各个写入晶体管，将写入数据传输到读出及写入位线；预充电晶体管，在读出及写入位线无效时将其分别预充电到高电位。
(第六实施例)
本发明的第六实施例是对上述第五实施例的读出放大器做进一步改良的读出放大器。其特征在于，从第五实施例的读出放大器中删除写入位线的预充电晶体管，将写入位线连接到读出位线的反相器电路的输出。
图18(A)中示出了以数据线DL及反相写入数据线WDLB这两根数据线，来进行与输入输出电路的数据传送的读出放大器SA23的电路构成；图18(B)中示出了以读出数据线RDL、写入数据线WDL及反相写入数据线WDLB这三根数据线，来进行与输入输出电路的数据传送的读出放大器SA24的电路构成；图19中示出了表示读出放大器SA23的动作的一个形态的时序图。
图18(A)读出放大器SA23的电路构成，与上述读出放大器SA21的不同点在于，删除了与写入位线WBL连接的写入位线的预充电晶体管P14，将写入位线WBL连接到反相器电路的输出，通过反相器电路使其预充电。因此，写入位线WBL的预充电电平变为低电位“0”。其他的电路构成与读出放大器SA21相同，故不作详述。图18(B)所示的读出放大器SA24，只是将读出放大器SA23的数据线DL分离为读出数据线RDL与写入数据线WDL的构成不同，其他构成及动作与读出放大器SA23相同。
对读出放大器SA23的动作进行说明。图19(A)“0”读出、(B)“1”写入时的动作，仅将读出放大器SA21的反相器电路输出BLB，改读为读出放大器SA23的写入位线WBL，其动作与读出放大器SA21相同。同样，关于图19(C)“0”写入、(D)“1”写入，除了写入位线WBL的预充电电平变为低电位“0”这点以外，进行与读出放大器SA21同样的动作。省略其详细的说明。
(第七实施例)
本发明的第七实施例是对上述第六实施例的读出放大器SA24做进一步改良的读出放大器。其特征在于，改良了写入数据向写入位线的输入方法。图20中示出了读出放大器SA25的电路构成，图21中示出了表示读出放大器SA25的动作的一个形态的时序图。
图20的读出放大器SA25的电路构成与上述读出放大器SA24的不同点在于，改良了基于写入晶体管N14向写入位线WBL的写入方法。通过在写入晶体管N14的源极上连接接地电位GND，在栅极上连接写入数据线WDL，根据写入数据线WDL的信号电平，使写入晶体管N14导通或截止，来进行向写入位线WBL的写入。
输入来自存储器单元的读出位线RBL的单元数据的反相器电路，由PMOS晶体管P11及NMOS晶体管N11构成。来自反相器电路的输出与写入位线WBL连接，并且输入到PMOS晶体管P12与NMOS晶体管N12的栅极。PMOS晶体管P12是源极连接到电源电压VDD、漏极连接到读出位线RBL，导通时将读出位线RBL维持为高电平的位线高电平维持用的晶体管。NMOS晶体管N12是将源极连接到接地电位GND、将漏极连接到读出数据线RDL的读出晶体管。
在写入数据线WDL与读出位线RBL之间，连接有向栅极输入写入信号WE的写入用NMOS晶体管N13。进而，连接有将写入数据线WDL作为栅极输入、将源极连接到接地电位GND、将漏极连接到写入位线WBL的写入晶体管N14。具有将预充电信号PC作为栅极输入、将源极连接到电源电压VDD、将漏极连接到读出位线RBL的预充电用的PMOS晶体管P13。
参照图21对读出放大器SA25的动作进行说明。图21(A)“0”读出动作：通过预充电信号PC变化为高电位“1”，使得预充电晶体管P13截止，结束了向读出位线RBL的预充电。使写入数据线WDL为低电位“0”，写入晶体管N14处于截止状态。向存储器单元的读出字线信号RWL为高电位“1”，读出位线RBL读出存储器数据“0”。根据读出位线RBL的数据，与反相器电路输出连接的写入位线WBL变为高电位“1”，读出晶体管N12导通，将读出数据线RDL设为低电位“0”，读出单元数据“0”。通过使读出字线信号RWL、预充电信号PC返回低电位“0”，写入数据线WDL返回高电位“1”，从而读出结束。在读出期间中，写入字线信号WWL及写入信号WE保持低电位“0”，不发生变化。
(B)“1”读出时：通过预充电信号PC变化为高电位“1”，使得预充电晶体管P13截止，结束了向读出位线RBL的预充电。使写入数据线WDL为低电位“0”，写入晶体管N14为截止状态。向存储器单元的读出字线信号RWL变为高电位“1”，读出位线RBL读出存储器单元数据“1”。根据读出位线RBL的数据，与反相器电路输出连接的写入位线WBL变为低电位“0”，读出晶体管N12保持截止不变，读出数据线RDL也维持高电位“1”，从而读出单元数据“1”。通过读出字线信号RWL、预充电信号PC返回低电位“0”，写入数据线WDL返回高电位“1”，从而读出结束。
(C)“0”写入时：通过预充电信号PC变化为高电位“1”，使得预充电晶体管P13截止，结束了向位线BL的预充电。使写入数据线WDL变为低电位“0”，写入晶体管N14处于截止状态。写入数据线WDL变为低电位“0”，同时写入信号WE变为高电位“1”，由此经由写入晶体管N13，读出位线RBL变为低电位“0”，写入位线WBL变为高电位“1”。存储器单元的读出字线信号RWL、写入字线信号WWL成为高电位“1”，将读出位线RBL的数据“0”写入存储器单元。读出字线信号RWL、预充电信号PC、写入信号WE返回低电位“0”，写入数据线RDL返回高电位“1”，由此“0”写入结束。
(D)“1”写入时：通过预充电信号PC变化为高电位“1”，使得预充电晶体管P13截止，结束了向位线BL的预充电。写入数据线WDL保持高电位“1”不变，写入信号WE变为高电位“1”，由此经由写入晶体管N13，读出位线RBL变为高电位“1”，写入位线WBL变为低电位“0”。存储器单元的读出字线信号RWL、写入字线信号WWL变为高电位“1”，将读出位线RBL的数据“1”写入存储器单元。读出字线信号RWL、写入字线信号WWL、预充电信号PC、写入信号WE返回低电位“0”，由此“1”写入结束。
(第八实施例)
本发明的第八实施例是简化了第五实施例的读出放大器SA21及SA22的实施例，其特征在于，直接将写入位线WBL与反相写入数据线进行连接。图22(A)中示出了读出放大器SA26的电路构成，图22(B)中示出了读出放大器SA27的电路构成，图23中示出了表示读出放大器SA26的动作的一个形态的时序图。
说明图22(A)读出放大器SA26及(B)读出放大器SA27的电路构成。如果比较图22(A)读出放大器SA26及(B)读出放大器SA27与图16(A)读出放大器SA21及(B)读出放大器SA22的电路构成，则在从读出放大器SA21及SA22中删除晶体管P14及晶体管N14，直接连接反相写入数据线WDLB与写入位线WBL的构成方面不同，其他电路构成是相同的。
另外，图23中的表示读出放大器SA26的动作的时序图，也与图17的读出放大器SA21的时序图相同，由于是相同的动作，因此省略其说明。
(第九实施例)
本发明的第九实施例是简化了第五实施例的读出放大器SA22的实施例。其特征在于，在读出放大器SA22中，删除了写入位线WBL与向读出位线RBL的写入晶体管，进行从反相写入数据线WDLB的写入。图24(A)中示出了读出放大器SA31的电路构成，图24(B)中示出了读出放大器SA32的电路构成，图25中示出了表示读出放大器SA31及SA32的动作的一个形态的时序图。
说明图24(A)读出放大器SA31及(B)读出放大器SA32的电路构成。如果比较图24(A)读出放大器SA31与图16(B)读出放大器SA22的电路构成，则读出放大器SA31是从读出放大器SA22中删除了写入数据线WDL与写入晶体管N13的电路。进而，图24(B)读出放大器SA32是在读出放大器SA31中删除了晶体管P14及晶体管N14，直接连接反相写入数据线WDLB与写入位线WBL的构成，其他电路构成是相同的。因此，读出放大器SA31及SA32的动作时序图也相同。
对图25的读出放大器SA31及SA32的动作进行说明。(A)“0”读出时：通过预充电信号PC变化为高电位“1”，使得预充电晶体管P13截止，结束了向读出位线RBL的预充电。向存储器单元的读出字线信号RWL变为高电位“1”，读出位线RBL读出存储器单元数据“0”，变为低电位“0”。根据读出位线RBL的数据，反相器输出BLB变为高电位“1”，读出晶体管N12导通，将读出数据线RDL设为低电位“0”，读出单元数据“0”。通过使读出字线信号RWL、预充电信号PC返回低电位“0”，由此读出结束。在读出期间中，写入字线信号WWL及写入信号WE保持低电位“0”，不发生变化。
(B)“1”读出时：通过预充电信号PC变化为高电位“1”，使得预充电晶体管P13截止，结束了向读出位线RBL的预充电。向存储器单元的读出字线信号RWL变为高电位“1”，读出位线RBL读出存储器单元数据“1”，变为高电位“1”。根据读出位线RBL的数据，反相器输出BLB变为低电位“0”，读出晶体管N12保持截止不变，读出数据线RDL也维持高电位“1”不变，从而读出单元数据“1”。通过读出字线信号RWL、预充电信号PC返回低电位“0”，从而读出结束。
(C)“0”写入时：通过写入信号WE变化为高电位“1”，使得预充电晶体管P14截止，结束了向写入位线WBL的预充电。写入信号WE变为高电位“1”，反相写入数据线WDLB的高电位“1”经由写入晶体管N14，向写入位线WBL传输高电位“1”。存储器单元的写入字线信号WWL成为高电位“1”，将写入位线WBL的数据“1”写入存储器单元的第二数据存储节点，从而在第一数据存储节点中写入“0”。写入信号WE返回低电位“0”，由此“0”写入结束。
(D)“1”写入时：通过写入信号WE变化为高电位“1”，使得预充电晶体管P14截止，结束了向写入位线WBL的预充电。写入信号WE变为高电位“1”，反相写入数据线WDLB的低电位“0”经由写入晶体管N14，使写入位线WBL变为低电位“0”。存储器单元的写入字线信号WWL变为高电位“1”，通过将写入位线WBL的数据“0”写入存储器单元的第二数据存储节点，从而将“1”写入第一数据存储节点中。写入字线信号WWL、写入信号WE返回低电位“0”，从而“1”写入结束。
以上，对构成半导体存储装置的各种存储器单元、读出放大器进行了说明。接着，对用于实现使用这些的半导体存储装置的布局进行说明。
(第十实施例)
本发明的第十实施例是作为半导体存储装置中的布局而表示SRAM单元的布局的一实施例。图26中示出了用于第二实施例的SRAM单元(图10)的1单元份的布局，图27中示出了用于第三实施例的SRAM单元(图11(A))的1单元份的布局，图28中示出了用于第二实施例的SRAM单元(图10)的2单元份的布局，图29中示出了用于第三实施例的SRAM单元(图11(A))的2单元份的布局。进而，图30(A)、(B)、(C)、(D)中示出了将存储器单元配置为矩阵状的单元阵列的一实施例。
根据图26进行说明。由于SRAM单元由CMOS构成，所以具有：形成有NMOS晶体管的P阱(P Well)区域；和形成有PMOS晶体管的N阱(N Well)区域。由于本发明的SRAM单元由2个PMOS晶体管、5个NMOS晶体管构成，所以如图26(A)所示，在中央部为N阱区域，其两侧设置P阱区域，单侧的P阱区域的高度高，作为一个单元形成为L字形的区域。图26(B)中示出了概略元件配置，(C)中示出了信号线及电源布线。
在左侧的P阱区域中配置NMOS晶体管N4、N5、N2，在中央的N阱区域中配置PMOS晶体管P1、P2，在右侧的P阱区域中配置NMOS晶体管N1、N3。在图26(B)中，由于作为单元内布线的数据存储节点V1及V2相关的布线在单元内完结，因此在图中以实线表示，用黑圆表示这些的连接点。
图26(C)的黑圆表示触点或基于通孔的连接点，是向SRAM单元的信号线及电源布线的取入点。信号线及电源布线在SRAM单元的边界区域与单元连接。输入到晶体管的栅极的字线信号RWL、写入字线信号WWL及反相字线信号在图的X轴方向上布线。输入到晶体管的漏极或源极的位线及电源布线在Y轴方向上布线。在单元区域的L字形高度低的成为不连续的边的边界上，在电源电位VDD及接地电位被终结。
图27示出了用于第三实施例的SRAM单元(图11(A))的1单元份的布局，(A)中示出了概略元件配置，(B)中示出了信号线及电源布线。与图26的不同点在于，追加了写入位线，其他布局是相同的，故省略其说明。
图28、图29中示出了堆积了2单元份的SRAM单元的形式的布局。在2个单元对应的布局中，使1单元份的布局反相后进行堆积。因此，在图中，上部为前述的布局，下部的单元相对于边界而被对称配置。进而，使反相字线信号WLB相对2个单元共用，为了作为1根信号线进行取入，变更了第二反相器的驱动晶体管N2与保持控制晶体管N5的位置。但是，也可以不进行反相字线信号WLB的共用化和驱动晶体管N2及保持控制晶体管N5的位置变更。关于其他的(A)概略元件配置、(B)信号线及电源布线，如图所示。
图30中示出了配置有多个存储器单元的单元块的布局。在图30(A)、(B)中示出了X方向为2位、Y方向为8位的2×8位的单元块A、B，图30(C)、(D)中示出了X方向为2位、Y方向为2×8位的2×16位的单元块C、D。图30(A)的单元块A是使图26或图27所示的存储器单元在3个方向上分别进行对称反转，并将堆积4个这样的存储器单元，做成2×8位结构的单元块的布局，单元块的终端为存储器单元的L字形的底连续的边。图30(B)的单元块B是图30(A)的变形，不同点在于，2×8位结构的单元块的布局中的单元块的终端为存储器单元的L字形的不连续的边。
进而，图30(C)、(D)中示出了使图28或图29所示的存储器单元在3个方向上分别进行对称反转，并堆积4个这样的存储器单元，做成2×16位结构的单元块，(C)的单元块C的终端连续，(D)的单元块D的终端不连续的单元块的布局。在此，若使存储器单元进行对称反转，则在其中央部产生成为空地的未配置单元元件的空间，成为单元的不连续。该空间的边在电源电位VDD及接地电位GND被终结。
本发明的单元布局，具有L字形区域，在单元边界区域将信号线及电源布线取入单元内。进而，在单元区域的L字形高度低的成为不连续的边的边界上，在电源电位VDD及接地电位被终结。通过布局这些存储器单元，从而可以实现能进行高速、超低电压动作的半导体存储装置。
(第十一实施例)
本发明的第十一实施例，作为半导体存储装置中的布局，表示读出放大器的布局的一个实施例。本发明的读出放大器配置在将存储器单元对称配置的存储器单元之间。在图31～图48中示出了该实施例。
图31是单元块A中配置了读出放大器SA11的布局；图32是单元块A中配置了读出放大器SA21的布局；图33是单元块A中配置了读出放大器SA23的布局；图34是单元块A中配置了读出放大器SA23的布局；图35是单元块B中配置了读出放大器SA23的布局。
在图31中，针对单元块A左右的各8位的存储器单元，读出放大器SA21各配置布局1个。但是，作为布局，不只是分割为各自左右的空间后进行配置，也将单元块的空间中、上面部分的空间作为右侧的读出放大器的布局区域，将下面部分的空间作为左侧的读出放大器的布局区域。这样，通过使用单元块的对象单元区域的空间，从而可以将读出放大器内的布线收纳在一个空间内。为了减少读出放大器内的布线，使具有共有连接点的元件邻近配置。也可以改换配置于不同空间的单元。图中未示出的晶体管N13可以布局在单元块的上部及下部。
该布局的特征在于，在相邻的单元区域的空间内也进行布局，进而作为读出放大器内的信号的反相器电路输出BLB，在相邻的单元区域内布线。将接地电位GND布线的一部分作为BLB的布线使用，而且接地电位布线被布线在多个布线层内，该布线层之间互相连接。
在图32中，与读出放大器SA11相比，被追加的写入位线WBL关系的晶体管布局在单元块的上部及下部。
在图33的布局中，未图示的晶体管N13、N14也同样布局在单元块的上部及下部。图34的布局，通过将构成反相器电路的晶体管配置在同一空间内，将预充电信号配置在同一空间内，从而可以将预充电信号布线削减1根。进而，在图35中，是在使单元块的终端不连续的单元块B中布局了读出放大器SA23的一实施例。未图示的晶体管N13、N14同样布局在单元块的上部及下部，在晶体管N14的配置时，通过写入字线信号WBL可以削减与扩散层连接的面积。
再者，在图36～图48中，以这些存储器单元块和针对该单元配置的读出放大器的布局例为实施例进行了记载。另外，图47、图48是单元块C的2×16位结构所对应的读出放大器SA11、SA12的布局。因此，是相对于16位而具有1个读出放大器的实施例。
在本发明的布局中，在配置了存储器单元的单元块内的空间中，分割构成读出放大器的元件后进行配置布局，在相邻的存储器单元区域内配置布线层。
(第十二实施例)
本发明的第十二实施例涉及一种半导体存储装置，其配置了具备多个单元块与子字译码器的块。图49中示出了半导体存储装置整体，图50中示出了块，图51中示出了子字电路构成。
图49的半导体存储装置是8×M×N字×8位结构的存储器。由根据来自未图示的输入输出电路的控制信号而生成内部控制信号的控制块、主字驱动器、Y译码器与数据IO电路、存储器单元阵列构成(图49(A))。存储器单元阵列是图49(B)所示的8×M×N字×8位的阵列，所述8×M×N字×8位的阵列进一步由多个8字×8位的块构成。图49(C)中示出的8字×8位的块由8字的子字驱动器与4个8字×2位的单元块构成。
如图50(A)所示，由选择8字中的任一字线的子字驱动器、8×8位的存储器单元构成。另外，图50(B)中示出了16字结构。在此，8字×2位结构的单元块中采用上述单元块(A)或(B)，16字×2位结构的单元块中采用上述单元块(C)或(D)。
子字驱动器SWD由输入作为主字信号的反相字线信号WLB与反相读出块选择信号RPB、反相字线信号WLB与反相写入块选择信号WPB的2输入NOR电路构成，在各自的输入为低电位“0”时选择字线。
子字驱动器SWD2分别具备2根读出、写入字线。具备2组输入作为主字信号的反相字线信号WLB与反相读出块选择信号RPB(1或0)、反相字线信号WLB与反相写入块选择信号WPB(1或0)的2输入NOR电路，在各自的输入为低电位“0”时选择字线。
图51中示出了子字驱动器的一实施例的电路构成。读出子字驱动器输入作为主字信号的反相字线信号WLB、读出块选择信号RP、反相读出块选择信号RPB。由PMOS晶体管P1与NMOS晶体管N1构成的反相器电路输入作为主字信号的反相字线信号WLB，向负载晶体管P1的源极输入读出块信号RP。
驱动晶体管N1的源极与接地电位GND连接，从晶体管P1、N1漏极输出读出字线信号RWL。进而，在反相器的输出上连接NMOS晶体管N2的漏极，向其源极输入接地电位GND、栅极输入反相读出块信号RPB。在该电路构成中，由3个晶体管构成2输入NOR电路，在反相字线信号WLB与反相读出块选择信号RPB为低电位、读出块选择信号RP为高电位时，选择读出字线信号RWL。
写入子字驱动器输入作为主字信号的反相字线信号WLB、写入块选择信号WP、反相写入块选择信号WPB。由PMOS晶体管P2与NMOS晶体管N3构成的反相器电路，输入作为主字信号的反相字线信号WLB，向负载晶体管P2的源极输入写入块信号WP。
驱动晶体管N3的源极连接接地电位GND，从晶体管P2、N3的漏极输出写入字线信号WWL。进而，在反相器的输出上连接NMOS晶体管N4的漏极，向其源极输入接地电位GND、栅极输入反相写入块信号WPB。
在该电路构成中，由3个晶体管构成2输入NOR电路，在反相字线信号WLB与反相写入块选择信号WPB为低电位、写入块选择信号WP为高电位时，选择写入字线信号WWL。
本发明的子字驱动电路由NOR门构成，该NOR门由将主字信号、块选择信号及反相块信号作为输入的3个晶体管构成。另外，本发明的半导体存储装置通过由上述子字驱动电路或读出放大器、或存储器单元构成，能够进行超高速、超低电压动作。
以上，通过附图详细叙述了本申请发明的实施例，但具体结构并不限定于这些实施例，还包含不脱离本发明主旨的范围内的变更。例如，读出放大器，作为存储器单元不只是适用于SRAM单元，也能适用于读出位线为1根的全部存储器单元。
(工业上的可利用性)
本发明的半导体存储装置，作为其存储器单元基于与数据存储节点连接的晶体管，通过在保持持续之际将数据存储节点的数据保持设为“静态”、在存取之际设为“动态”，根据动作状态来切换数据保持方法，从而防止了伴随读出操作的存储数据的破坏。读出放大器做成以位线的一个输入进行读出的新结构，在存储器单元阵列中分割配置。可以小面积且有效地实现以超高速、超低电压动作的半导体存储装置，可以适用于所有的半导体存储装置。

Claims (43)

1.一种半导体存储装置，具备存储器单元，其包括环路连接并形成第一及第二数据存储节点的第一及第二反相器电路，还具备与所述第二反相器电路的驱动晶体管串联连接的保持控制机构。
2.根据权利要求1所述的半导体存储装置，其特征在于，
所述存储器单元还具备分别对所述第一及第二数据存储节点进行存取的第一及第二存取机构，
所述第一存取机构根据读出信号而被激活，在读出位线与所述第一数据存储节点之间进行数据传输，
所述第二存取机构根据写入信号而被激活，在写入位线与所述第二数据存储节点之间进行数据传输。
3.根据权利要求1所述的半导体存储装置，其特征在于，
所述存储器单元还具备对所述第一及第二数据存储节点进行存取的第一及第二存取机构，
所述第一存取机构根据读出信号而被激活，在读出位线与所述第一数据存储节点之间进行数据传输，
所述第二存取机构根据写入信号而被激活，复位所述第二数据存储节点。
4.根据权利要求2或3所述的半导体存储装置，其特征在于，构成所述存储器单元的所述第一及第二反相器电路是CMOS反相器电路，所述第一及第二存取机构以及所述保持控制机构由NMOS晶体管形成。
5.一种半导体存储装置，具有读出放大器，其具备：进行与存储器单元的数据传输的位线；进行与输入输出电路的数据传输的数据线；将所述位线作为输入的反相器电路；将该反相器电路的输出传输到所述数据线的数据读出机构；和根据写入信号而被激活，将来自所述数据线的数据传输到所述位线的数据写入机构。
6.根据权利要求5所述的半导体存储装置，其特征在于，所述读出放大器还具备：对位线进行预充电的预充电机构；和输入所述反相器电路的输出，并维持所述位线的电平的电平维持机构。
7.根据权利要求6所述的半导体存储装置，其特征在于，所述读出放大器中的数据线由与所述读出机构连接的读出数据线、和与所述写入机构连接的写入数据线构成。
8.根据权利要求6所述的半导体存储装置，其特征在于，所述读出放大器还具备：与写入位连接的写入预充电机构；和将来自反相写入数据线的反相写入数据传输到所述写入位线的第二写入机构。
9.根据权利要求7所述的半导体存储装置，其特征在于，所述读出放大器还具备：与写入位连接的写入预充电机构；和将来自反相写入数据线的反相写入数据传输到所述写入位线的第二写入机构。
10.根据权利要求6所述的半导体存储装置，其特征在于，所述读出放大器还具备：与所述反相器电路的输出连接的写入位；和将来自反相写入数据线的反相写入数据传输到所述写入位线的第二写入机构。
11.根据权利要求7所述的半导体存储装置，其特征在于，所述读出放大器还具备：与所述反相器电路的输出连接的写入位；和将来自反相写入数据线的反相写入数据传输到所述写入位线的第二写入机构。
12.根据权利要求7所述的半导体存储装置，其特征在于，所述读出放大器还具备：与所述反相器电路的输出连接的写入位；和将来自所述写入数据线的信号作为栅极输入，将源极连接到接地电位、将漏极连接到所述写入位线的写入晶体管。
13.根据权利要求6所述的半导体存储装置，其特征在于，所述读出放大器还具备与反相写入数据线连接的写入位线。
14.根据权利要求7所述的半导体存储装置，其特征在于，所述读出放大器还具备与反相写入数据线连接的写入位线。
15.一种半导体存储装置，具有读出放大器，该读出放大器具备：进行与存储器单元的数据传输的位线及写入位线；进行与输入输出电路的数据传输的读出数据线及反相写入数据线；将所述位线作为输入的反相器电路；将该反相器电路的输出传输到所述读出数据线的数据读出机构；根据写入信号而被激活，将来自所述反相写入数据线的数据传输到所述写入位线的数据写入机构；对所述位线进行预充电的预充电机构；和输入所述反相器电路的输出，并维持所述位线的电平的电平维持机构。
16.一种半导体存储装置，具有读出放大器，该读出放大器具备：进行与存储器单元的数据传输的位线及写入位线；进行与输入输出电路的数据传输的读出数据线及反相写入数据线；将所述位线作为输入的反相器电路；将该反相器电路的输出传输到所述读出数据线的数据读出机构；对所述位线进行预充电的预充电机构；和输入所述反相器电路的输出，并维持所述位线的电平的电平维持机构，所述写入位线与所述反相写入数据线直接连接。
17.一种半导体存储装置，具有子字驱动器，其根据主字信号、读出块选择信号及反相读出块选择信号来选择读出字线，根据主字信号、写入块选择信号及反相写入块选择信号来选择写入字线。
18.根据权利要求17所述的半导体存储装置，其特征在于，所述子字驱动器具备：将所述主字信号作为输入并输出读出字线信号的第一反相器电路；和将所述读出字线信号连接到漏极的第一晶体管，所述第一反相器电路形成在所述读出块选择信号与接地电位之间，所述第一晶体管的栅极与所述反相读出块信号连接，源极与接地电位连接。
19.根据权利要求17所述的半导体存储装置，其特征在于，所述子字驱动器具备：将所述主字信号作为输入并输出写入字线信号的第二反相器电路；和将所述写入字线信号连接到漏极的第二晶体管，所述第二反相器电路形成在所述写入块选择信号与接地电位之间，所述第二晶体管的栅极与所述反相写入块信号连接，源极与接地电位连接。
20.一种半导体存储装置，将构成存储器单元的元件布局在L字形区域内。
21.根据权利要求20所述的半导体存储装置，其特征在于，所述存储器单元在N阱区域的两侧具有P阱区域，所述N阱区域及P阱区域的一边为连续的边，与该连续的边对向的边不连续，形成了所述P阱区域的一方突出的L字形区域。
22.根据权利要求21所述的半导体存储装置，其特征在于，从所述P阱区域的高度低的区域的边取出接地电位，从与该边连续的所述N阱区域取出电源电位。
23.一种半导体存储装置，使所配置的存储器单元分别在3个方向上对称反转的存储器单元阵列，被布局为在其中央部具有未配置构成所述存储器单元的元件的空间。
24.根据权利要求23所述的半导体存储装置，其特征在于，布局为在所述空间内配置构成读出放大器的元件。
25.根据权利要求24所述的半导体存储装置，其特征在于，所述读出放大器，由在读出之际将来自位线的单元数据传输到数据线的反相器电路与读出晶体管、和在写入之际将来自数据线的数据传输到所述位线的写入晶体管构成。
26.根据权利要求24所述的半导体存储装置，其特征在于，所述读出放大器的元件配置布局于邻接的存储器单元区域的空余空间内。
27.根据权利要求26所述的半导体存储装置，其特征在于，所述读出放大器的布线被布局配置在邻接的存储器单元区域内。
28.根据权利要求27所述的半导体存储装置，其特征在于，所述读出放大器的布线被布局配置在邻接的存储器单元的电源布线区域的一部分。
29.根据权利要求24所述的半导体存储装置，其特征在于，布局配置成按所述存储器单元的每N个配置一个所述读出放大器，其中N为8的倍数。
30.一种半导体存储装置的读出方法，
存储器单元具备：环路连接并形成第一及第二数据存储节点的第一及第二反相器电路；对所述第一及第二数据存储节点分别进行存取的第一及第二存取机构；和与所述第二反相器电路的驱动晶体管串联连接的保持控制机构，
在存储器单元的读出字线被激活时，所述保持控制机构使所述第二反相器电路的驱动晶体管截止，第一存取机构连接位线与第一数据存储节点，将存储器单元数据读出到位线。
31.一种半导体存储装置的写入方法，
存储器单元具备：环路连接并形成第一及第二数据存储节点的第一及第二反相器电路；对所述第一及第二数据存储节点分别进行存取的第一及第二存取机构；和与所述第二反相器电路的驱动晶体管串联连接的保持控制机构，
在存储器单元的读出及写入字线被激活时，所述保持控制机构使所述第二反相器电路的驱动晶体管截止，所述第二存取机构将所述第二数据存储节点复位为低电位，第一存取机构使位线与第一数据存储节点连接，然后使写入字线无效，将位线的数据写入第一数据存储节点。
32.一种半导体存储装置的写入方法，
存储器单元具备：环路连接并形成第一及第二数据存储节点的第一及第二反相器电路；对所述第一及第二数据存储节点分别进行存取的第一及第二存取机构；和与所述第二反相器电路的驱动晶体管串联连接的保持控制机构，
在存储器单元的读出及写入字线被激活时，所述保持控制机构使所述第二反相器电路的驱动晶体管截止，第一存取机构使位线与第一数据存储节点连接，将位线的数据写入第一数据存储节点，同时第二存取机构使写入位线与第二数据存储节点连接，将写入位线的数据写入第二数据存储节点。
33.一种半导体存储装置的写入方法，
存储器单元具备：环路连接并形成第一及第二数据存储节点的第一及第二反相器电路；对所述第一及第二数据存储节点分别进行存取的第一及第二存取机构；和与所述第二反相器电路的驱动晶体管串联连接的保持控制机构，
在向存储器单元写入时，所述保持控制机构使所述第二反相器电路的驱动晶体管截止，所述第二存取机构使写入位线与所述第二数据存储节点连接，将所述写入位线的数据写入所述第二数据存储节点。
34.根据权利要求1所述的半导体存储装置，其特征在于，还具备读出放大器，该读出放大器包括：进行与所述存储器单元的数据传输的位线；进行与输入输出电路的数据传输的数据线；将所述位线作为输入的反相器电路；将该反相器电路的输出传输到所述数据线的数据读出机构；和根据写入信号而被激活，并将来自所述数据线的数据传输到所述位线的数据写入机构。
35.根据权利要求3所述的半导体存储装置，其特征在于，具备读出放大器，该读出放大器包括：与所述读出位线连接并进行与输入输出电路的数据传输的数据线；将所述读出位线作为输入的反相器电路；将该反相器电路的输出传输到所述数据线的数据读出机构；和根据写入信号而被激活，并将来自所述数据线的数据传输到所述位线的数据写入机构。
36.根据权利要求1所述的半导体存储装置，其特征在于，还具备读出放大器，该读出放大器包括：进行与所述存储器单元的数据传输的位线及写入位线；进行与输入输出电路的数据传输的读出数据线及反相写入数据线；将所述位线作为输入的反相器电路；将该反相器电路的输出传输到所述读出数据线的数据读出机构；根据写入信号而被激活，将来自所述反相写入数据线的数据传输到所述写入位线的数据写入机构；对所述位线进行预充电的预充电机构；和输入所述反相器电路的输出，并维持所述位线的电平的电平维持机构。
37.根据权利要求3所述的半导体存储装置，其特征在于，具备读出放大器，该读出放大器包括：与所述读出位线连接，并进行与所述存储器单元的数据传输的写入位线；进行与输入输出电路的数据传输的读出数据线及反相写入数据线；将所述读出位线作为输入的反相器电路；将该反相器电路的输出传输到所述读出数据线的数据读出机构；根据所述写入信号而被激活，将来自所述反相写入数据线的数据传输到所述写入位线的数据写入机构；对所述读出位线进行预充电的预充电机构；和输入所述反相器电路的输出，并维持所述读出位线的电平的电平维持机构。
38.根据权利要求1所述的半导体存储装置，其特征在于，还具备读出放大器，该读出放大器包括：进行与所述存储器单元的数据传输的位线及写入位线；进行与输入输出电路的数据传输的读出数据线及反相写入数据线；将所述位线作为输入的反相器电路；将该反相器电路的输出传输到所述读出数据线的数据读出机构；对所述位线进行预充电的预充电机构；和输入所述反相器电路的输出，并维持所述位线的电平的电平维持机构，所述写入位线与所述反相写入数据线直接连接。
39.根据权利要求3所述的半导体存储装置，其特征在于，具备读出放大器，该读出放大器包括：与所述读出位线连接，并进行与存储器单元的数据传输的写入位线；进行与输入输出电路的数据传输的读出数据线及反相写入数据线；将所述位线作为输入的反相器电路；将该反相器电路的输出传输到所述读出数据线的数据读出机构；对所述位线进行预充电的预充电机构；和输入所述反相器电路的输出，并维持所述位线的电平的电平维持机构，所述写入位线与所述反相写入数据线直接连接。
40.根据权利要求1所述的半导体存储装置，其特征在于，还具备子字驱动器，该子字驱动器根据主字信号、读出块选择信号及反相读出块选择信号来选择读出字线，根据主字信号、写入块选择信号及反相写入块选择信号来选择写入字线。
41.根据权利要求3所述的半导体存储装置，其特征在于，还具备子字驱动器，该子字驱动器根据主字信号、读出块选择信号及反相读出块选择信号来选择读出字线，根据主字信号、写入块选择信号及反相写入块选择信号来选择写入字线。
42.根据权利要求1所述的半导体存储装置，其特征在于，将构成所述存储器单元的元件布局在L字形区域内。
43.根据权利要求3所述的半导体存储装置，其特征在于，将构成所述存储器单元的元件布局在L字形区域内。
CNB2004800317783A 2003-10-27 2004-09-17 半导体存储装置 Expired - Fee Related CN100524517C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP365436/2003 2003-10-27
JP2003365436 2003-10-27

Publications (2)

Publication Number Publication Date
CN1875428A true CN1875428A (zh) 2006-12-06
CN100524517C CN100524517C (zh) 2009-08-05

Family

ID=34510167

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2004800317783A Expired - Fee Related CN100524517C (zh) 2003-10-27 2004-09-17 半导体存储装置

Country Status (4)

Country Link
US (1) US7532536B2 (zh)
JP (2) JP4605390B2 (zh)
CN (1) CN100524517C (zh)
WO (1) WO2005041203A1 (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101819815A (zh) * 2010-04-29 2010-09-01 上海宏力半导体制造有限公司 一种消除读取干扰的静态随机存储器
CN101877243A (zh) * 2010-04-22 2010-11-03 上海宏力半导体制造有限公司 静态随机存取存储器
CN102081966B (zh) * 2009-11-26 2013-05-01 上海宏力半导体制造有限公司 灵敏放大器装置及其输出控制方法
CN105374390A (zh) * 2014-08-30 2016-03-02 中芯国际集成电路制造(上海)有限公司 静态随机存储器、静态随机存储器存储单元及其布局
CN105825879A (zh) * 2015-01-09 2016-08-03 中芯国际集成电路制造(上海)有限公司 灵敏放大器的版图及其形成方法、存储器的版图
CN106463165A (zh) * 2014-06-30 2017-02-22 高通股份有限公司 双写字线sram单元
CN113539325A (zh) * 2015-09-17 2021-10-22 艾克斯安耐杰克有限公司 存储器及其升压电路

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7345909B2 (en) * 2003-09-24 2008-03-18 Yen-Jen Chang Low-power SRAM memory cell
JP4849249B2 (ja) 2004-12-16 2012-01-11 日本電気株式会社 半導体記憶装置
WO2006083034A1 (ja) 2005-02-03 2006-08-10 Nec Corporation 半導体記憶装置及びその駆動方法
JP2006331568A (ja) * 2005-05-27 2006-12-07 Nec Electronics Corp 外部クロック同期半導体記憶装置及びその制御方法
US7423900B2 (en) * 2006-11-15 2008-09-09 Sony Computer Entertainment Inc. Methods and apparatus for low power SRAM using evaluation circuit
US7586780B2 (en) * 2006-12-18 2009-09-08 Panasonic Corporation Semiconductor memory device
JP5415672B2 (ja) * 2006-12-19 2014-02-12 ルネサスエレクトロニクス株式会社 半導体装置
US7738283B2 (en) * 2007-10-31 2010-06-15 International Business Machines Corporation Design structure for SRAM active write assist for improved operational margins
JP4954954B2 (ja) * 2008-08-07 2012-06-20 パナソニック株式会社 半導体記憶装置
JP2010170641A (ja) * 2009-01-26 2010-08-05 Fujitsu Ltd 半導体記憶回路装置、読出制御方法
IT1399756B1 (it) * 2010-04-30 2013-05-03 St Microelectronics Srl Cella base di memoria e banco di memoria
CN102034531A (zh) * 2010-05-28 2011-04-27 上海宏力半导体制造有限公司 一种减少读取干扰的静态随机存储器
TWI820090B (zh) * 2018-09-14 2023-11-01 日商鎧俠股份有限公司 半導體記憶裝置
US10867641B2 (en) 2018-09-14 2020-12-15 Toshiba Memory Corporation Data latch circuit and semiconductor memory device
US11367480B2 (en) * 2019-12-04 2022-06-21 Marvell Asia Pte, Ltd. Memory device implementing multiple port read
CN113012738B (zh) * 2021-03-31 2022-06-21 北京大学深圳研究生院 一种存储单元、存储器阵列和全数字静态随机存储器

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57141097A (en) * 1981-02-25 1982-09-01 Toshiba Corp Storage circuit
JPS6126997A (ja) * 1984-07-18 1986-02-06 Toshiba Corp 半導体記憶装置
NL8500434A (nl) * 1985-02-15 1986-09-01 Philips Nv Geintegreerde geheugenschakeling met blokselektie.
US4928266A (en) * 1988-05-26 1990-05-22 Visic, Inc. Static ram with high speed, low power reset
JPH0485789A (ja) * 1990-07-27 1992-03-18 Nec Corp メモリ装置
JP3215518B2 (ja) * 1992-09-08 2001-10-09 川崎製鉄株式会社 半導体集積回路装置
JPH06103781A (ja) * 1992-09-21 1994-04-15 Sharp Corp メモリセル回路
JPH07159856A (ja) * 1993-12-01 1995-06-23 Canon Inc カメラのレンズバリア装置
JPH07230692A (ja) * 1994-02-17 1995-08-29 Fujitsu Ltd マルチポートメモリ
JPH087571A (ja) * 1994-04-20 1996-01-12 Hitachi Ltd ゲート回路，半導体集積回路，半導体記憶回路及びそれらを用いた半導体集積回路装置、それらを用いた情報処理装置
TW299448B (zh) * 1995-07-20 1997-03-01 Matsushita Electric Ind Co Ltd
US5831896A (en) * 1996-12-17 1998-11-03 International Business Machines Corporation Memory cell
US5808933A (en) * 1997-03-28 1998-09-15 International Business Machines Corporation Zero-write-cycle memory cell apparatus
JPH1117025A (ja) * 1997-06-25 1999-01-22 Toshiba Microelectron Corp ３トランジスタ型ダイナミックｒａｍメモリセル
US5877979A (en) * 1997-06-26 1999-03-02 Xilinx, Inc. Single-sided RAM cell and method of accessing same
US5986923A (en) * 1998-05-06 1999-11-16 Hewlett-Packard Company Method and apparatus for improving read/write stability of a single-port SRAM cell
JP2002008378A (ja) * 2000-06-23 2002-01-11 Toshiba Corp 半導体メモリ集積回路
US6549453B2 (en) * 2001-06-29 2003-04-15 International Business Machines Corporation Method and apparatus for writing operation in SRAM cells employing PFETS pass gates
KR100406760B1 (ko) * 2001-11-16 2003-11-21 신코엠 주식회사 반도체 메모리 장치
JP2003223788A (ja) * 2002-01-29 2003-08-08 Hitachi Ltd 半導体集積回路装置
JP4278338B2 (ja) * 2002-04-01 2009-06-10 株式会社ルネサステクノロジ 半導体記憶装置
JP3906166B2 (ja) * 2003-02-25 2007-04-18 株式会社東芝 半導体記憶装置
KR100604876B1 (ko) * 2004-07-02 2006-07-31 삼성전자주식회사 다양한 ｐｖｔ 변화에 대해서도 안정적인 버츄얼 레일스킴을 적용한 ｓｒａｍ 장치
JP4907117B2 (ja) * 2004-08-30 2012-03-28 ルネサスエレクトロニクス株式会社 半導体装置

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102081966B (zh) * 2009-11-26 2013-05-01 上海宏力半导体制造有限公司 灵敏放大器装置及其输出控制方法
CN101877243A (zh) * 2010-04-22 2010-11-03 上海宏力半导体制造有限公司 静态随机存取存储器
CN101877243B (zh) * 2010-04-22 2015-09-30 上海华虹宏力半导体制造有限公司 静态随机存取存储器
CN101819815A (zh) * 2010-04-29 2010-09-01 上海宏力半导体制造有限公司 一种消除读取干扰的静态随机存储器
CN101819815B (zh) * 2010-04-29 2015-05-20 上海华虹宏力半导体制造有限公司 一种消除读取干扰的静态随机存储器
CN106463165A (zh) * 2014-06-30 2017-02-22 高通股份有限公司 双写字线sram单元
CN106463165B (zh) * 2014-06-30 2021-10-12 高通股份有限公司 双写字线sram单元
CN105374390A (zh) * 2014-08-30 2016-03-02 中芯国际集成电路制造(上海)有限公司 静态随机存储器、静态随机存储器存储单元及其布局
CN105374390B (zh) * 2014-08-30 2018-07-06 中芯国际集成电路制造(上海)有限公司 静态随机存储器、静态随机存储器存储单元及其布局
CN105825879A (zh) * 2015-01-09 2016-08-03 中芯国际集成电路制造(上海)有限公司 灵敏放大器的版图及其形成方法、存储器的版图
CN105825879B (zh) * 2015-01-09 2018-08-10 中芯国际集成电路制造(上海)有限公司 灵敏放大器的版图及其形成方法、存储器的版图
CN113539325A (zh) * 2015-09-17 2021-10-22 艾克斯安耐杰克有限公司 存储器及其升压电路

Also Published As

Publication number Publication date
JPWO2005041203A1 (ja) 2007-04-26
JP4605390B2 (ja) 2011-01-05
JP5146695B2 (ja) 2013-02-20
US20070041239A1 (en) 2007-02-22
WO2005041203A1 (ja) 2005-05-06
CN100524517C (zh) 2009-08-05
US7532536B2 (en) 2009-05-12
JP2010161380A (ja) 2010-07-22

Similar Documents

Publication Publication Date Title
CN1875428A (zh) 半导体存储装置
CN1282250C (zh) 半导体存储装置
CN1279617C (zh) 半导体存储装置
CN1309084C (zh) 半导体存储装置及半导体集成电路
CN1133214C (zh) 半导体存储器及其制造方法
CN1231976C (zh) 半导体存储装置
CN1419292A (zh) 半导体存储器
CN1490820A (zh) 半导体存储器件
CN1162914C (zh) 多端口静态随机存取存储器
CN1107320C (zh) 半导体存储装置和使用了该半导体存储装置的电子设备
CN1494157A (zh) 半导体存储器件及其控制方法
CN1783341A (zh) 多端口半导体存储装置
CN1873986A (zh) 半导体存储装置
CN1753102A (zh) 静态随机存取记忆体的记忆胞的结构
CN1747062A (zh) 半导体存储器件
CN1905074A (zh) 半导体存储器件
CN1419293A (zh) 半导体存储装置
CN1658330A (zh) 非易失性半导体存储器件
CN1767060A (zh) 用于低功率系统的半导体存储器装置
CN1444284A (zh) 具有电位控制电路的半导体存储器
CN1459791A (zh) 多个存储单元共用存取元件的薄膜磁性体存储装置
CN1892891A (zh) 半导体记忆装置
CN1144294C (zh) 半导体存储器
CN1263043C (zh) 备有无需刷新动作的存储单元的半导体存储装置
CN1135644A (zh) 具有抑制故障存储单元漏电流冗余功能的半导体存储器件

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090805

Termination date: 20150917

EXPY Termination of patent right or utility model