KR100406760B1 - 반도체 메모리 장치 - Google Patents

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KR100406760B1
KR100406760B1 KR10-2001-0071390A KR20010071390A KR100406760B1 KR 100406760 B1 KR100406760 B1 KR 100406760B1 KR 20010071390 A KR20010071390 A KR 20010071390A KR 100406760 B1 KR100406760 B1 KR 100406760B1
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Abstract

본 발명은 동작 속도를 개선하고 레이 아웃 면적을 줄일 수 있도록한 반도체 메모리 장치에 관한 것으로, 이웃 셀과는 독립적인 공통 콘택 영역을 통하여 일측 전극에 VCC가 공급되고 타측 전극은 각각 제 1,2 노드에 연결되고 서로 다른 활성 영역에서 각각의 전극 패턴층에 의해 게이트가 구성되는 제 1,2 로드 트랜지스터;상기 제 2 노드를 포함하여 제 1 로드 트랜지스터,제 1 라이트 드라이브 트랜지스터,제 1 리드 드라이브 트랜지스터의 게이트가 일체형을 갖는 하나의 전극 패턴층으로 형성되고, 상기 제 1 노드를 포함하여 제 2 로드 트랜지스터,제 2 라이트 드라이브 트랜지스터,제 2 리드 드라이브 트랜지스터의 게이트가 일체형을 갖는 하나의 전극 패턴층으로 형성되고,이웃 셀과는 독립적인 공통 콘택 영역을 통하여 상기 제 1 라이트 드라이브 트랜지스터와 제 1 리드 드라이브 트랜지스터의 공통 전극과 상기 제 2 라이트 드라이브 트랜지스터와 제 2 리드 드라이브 트랜지스터의 공통 전극이 VSS 라인과 콘택된다.

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명은 반도체 소자에 관한 것으로, 특히 동작 속도를 개선하고 레이 아웃 면적을 줄일 수 있도록한 반도체 메모리 장치에 관한 것이다.
반도체 메모리 소자의 하나인 SRAM(Static Random Access Memory) 셀은 통상두 개의 액세스 트랜지스터(access transistor)와 두 개의 드라이브 트랜지스터(drive transistor) 및 두 개의 부하 소자로 이루어지는 플립플롭 회로로 구성된다.
특히, 부하 소자로 벌크형(bulk)형 PMOS 트랜지스터를 채용한 SRAM은 부하 소자로 저항을 채용한 SRAM에 비해 낮은 대기 전류(standby current)를 유지하며, 셀 안정도가 좋고 특히 로직 공정과 동일하여 내장형 SRAM(Embedded SRAM) 셀로 많이 사용하고 있다.
이와 같은 SRAM의 데이터 입출력 속도를 증가시키고 시스템 어플리케이션을 높이기 위하여 개발되고 있는 것이 다중 포트를 갖는 SRAM이다.
다중 포트를 갖는 SRAM의 경우에는 단위 셀을 구성하기 위한 트랜지스터의 개수가 증가하여 집적도 측면에서 불리한 점이 있으나, 현재는 공정 기술의 발전으로 인하여 집적도, 공정 마진, 동작 신뢰성 등에서의 문제는 크지 않다. 오히려 시스템 어플리케이션 측면에서의 유리함으로 크게 주목받고 있다.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 메모리 장치를 설명하면 다음과 같다.
도 1은 종래 기술의 반도체 메모리 장치의 회로 구성도이다.
도 1은 종래 기술의 2 포트 SRAM 셀의 회로 구성을 나타낸 것으로, 단위 셀에서 로드 트랜지스터는 공유되고 라이트와 리드 동작에 관계되는 드라이브 트랜지스터와 액세스 트랜지스터를 각각 별도로 구성한 것이다.
먼저, 단위 셀을 중심으로 일측과 타측에 리드 비트 라인(RB),라이트 비트라인(WB) 그리고 /리드 비트 라인(RBB),/라이트 비트 라인(WBB)이 제 1 방향으로 각각 구성된다.
그리고 상기 제 1 방향에 수직한 제 2 방향으로 단위 셀의 상부에 전원전압 공급 라인(VCC),라이트 워드 라인(WWL)이 구성되고, 하부에 접지 전압 공급 라인(VSS),리드 워드 라인(RWL)이 구성된다.
그리고 게이트가 공통으로 상기 라이트 워드 라인(WWL)에 연결되고 각각 일측의 전극이 라이트 비트 라인(WB),/라이트 비트 라인(WBB)에 연결되는 제 1,2 라이트 액세스 트랜지스터(WTA1)(WTA2)와, 게이트가 공통으로 리드 워드 라인(RWL)에 연결되고 각각 일측 전극이 리드 비트 라인(RB),/리드 비트 라인(RBB)에 연결되는 제 1,2 리드 액세스 트랜지스터(RTA1)(RTA2)와, 각각 일측 전극이 전원 전압 공급 라인(VCC)에 연결되고 각각 게이트가 제 1,2 노드(CN)(CNB)에 연결되는 제 1,2 로드 트랜지스터(TL1)(TL2)와, 상기 제 1 로드 트랜지스터(TL1)에 순차적으로 직렬 연결되고 게이트는 공통으로 제 2 노드(CNB)에 연결되는 제 1 라이트 드라이브 트랜지스터(WTD1),제 1 리드 드라이브 트랜지스터(RTD1)와, 상기 제 2 로드 트랜지스터(TL2)에 순차적으로 직렬 연결되고 게이트는 공통으로 제 1 노드(CN)에 연결되는 제 2 라이트 드라이브 트랜지스터(WTD2),제 2 리드 드라이브 트랜지스터(RTD2)를 포함하고 구성된다.
여기서, 제 1 로드 트랜지스터(TL1)의 타측 전극,제 1 라이트 액세스 트랜지스터(WTA1)의 타측 전극,제 1 라이트 드라이브 트랜지스터(WTD1)의 일측 전극은 공통으로 제 1 노드(CN)에 연결된다.
그리고 제 2 로드 트랜지스터(TL2)의 타측 전극,제 2 라이트 액세스 트랜지스터(WTA2)의 타측 전극,제 2 라이트 드라이브 트랜지스터(WTD2)의 일측 전극은 공통으로 제 2 노드(CNB)에 연결된다.
그리고 제 1 라이트 드라이브 트랜지스터(WTD1)의 타측 전극,제 1 리드 드라이브 트랜지스터(RTD1)의 일측 전극은 공통으로 상기 접지 전압 공급 라인(VSS)에 연결되고, 제 2 라이트 드라이브 트랜지스터(WTD2)의 타측 전극,제 2 리드 드라이브 트랜지스터(RTD2)의 일측 전극은 공통으로 상기 접지 전압 공급 라인(VSS)에 연결된다.
그리고 제 1,2 리드 액세스 트랜지스터(RTA1)(RTA2)의 타측 전극은 각각 제 1,2 리드 드라이브 트랜지스터(RTD1)(RTD2)의 타측 전극이 연결된다.
여기서, 제 1,2 로드 트랜지스터(TL1)(TL2)는 PMOS 트랜지스터이고, 제 1,2 라이트 액세스 트랜지스터(WTA1)(WTA2),제 1,2 리드 액세스 트랜지스터(RTA1)(RTA2),제 1,2 라이트 드라이브 트랜지스터(WTD1)(WTD2),제 1,2 리드 드라이브 트랜지스터(RTD1)(RTD2)는 NMOS 트랜지스터로 구성된다.
그리고 상기 제 1 로드 트랜지스터(TL1)의 일측 전극은 해당 단위셀의 일측에 이웃하는 다른 단위 셀의 제 2 로드 트랜지스터와 공통으로 상기 전원 전압 공급 라인(VCC)에 연결되고, 상기 제 2 로드 트랜지스터(TL2)의 일측 전극은 해당 단위 셀의 타측에 이웃하는 다른 단위 셀의 제 1 로드 트랜지스터와 공통으로 상기 전원 전압 공급 라인(VCC)에 연결된다.
그리고 제 1 라이트 드라이브 트랜지스터(WTD1),제 1 리드 드라이브 트랜지스터(RTD1)의 전극들은 상기 접지 전압 공급 라인(VSS)에 해당 단위 셀을 중심으로 일측에 이웃하는 다른 단위 셀의 제 2 라이트 드라이브 트랜지스터,제 2 리드 드라이브 트랜지스터의 전극들과 공통으로 상기 접지 전압 공급 라인(VSS)에 연결된다.
그리고 제 2 라이트 드라이브 트랜지스터(WTD2),제 2 리드 드라이브 트랜지스터(RTD2)의 전극들은 상기 접지 전압 공급 라인(VSS)에 해당 단위 셀을 중심으로 타측에 이웃하는 다른 단위 셀의 제 1 라이트 드라이브 트랜지스터,제 1 리드 드라이브 트랜지스터의 전극들과 공통으로 상기 접지 전압 공급 라인(VSS)에 연결된다.
이와 같은 종래 기술의 2 포트 SRAM의 레이 아웃 구성에 관하여 설명하면 다음과 같다.
도 2a내지 도 2i는 종래 기술의 제 1 실시예에 따른 반도체 메모리 장치의 공정 순서에 따른 레이 아웃 구성도이다.
각 공정 단계를 순서대로 나타낸 도 2a내지 도 2i를 중심으로 설명하고, 셀 트랜지스터들의 콘택 형성후,제 1 금속 배선 형성후,제 2,3 금속 배선 형성후의 레이 아웃 구성을 도 3a내지 도 3c를 참고하여 설명한다.
먼저, 도 2a에서와 같이, 셀 형성 영역(21)의 일부에 로드 트랜지스터로 사용하기 위한 PMOS 트랜지스터의 형성 영역을 정의하기 위하여 N 웰 영역(22)을 형성한다.
여기서, 셀 형성 영역(21)은 웨이퍼에 임의로 정의한 것으로 특정 패턴을 갖거나 고정된 것이 아니다. 그리고 단위 셀 형성 영역(21)에서 N 웰 영역(22)을 제외한 부분은 P 웰 영역으로 이해하는 것이 맞다.
그리고 도 2b에서와 같이, 상기 셀 형성 영역(21)의 필드 영역(23)에 소자 격리층(도면에 도시되지 않음)을 형성하여 제 1,2,3,4,5,6,7 액티브 영역(24a)(24b)(24c)(24d)(24e)(24f)(24g)들을 정의한다.
그리고 도 2c에서와 같이, 최소한 어느 한 부분에서 상기 제 1,2,3,4,5,6,7 액티브 영역(24a)(24b)(24c)(24d)(24e)(24f)(24g)들을 지나는 제 1,2,3,4 전극 패턴층(25a)(25b)(25c)(25d)들을 형성하고 상기 제 1,2,3,4 전극 패턴층(25a)(25b)(25c)(25d)들을 이용하여 노출된 제 1,2,3,4,5,6,7 액티브 영역(24a)(24b)(24c)(24d)(24e)(24f)(24g)들의 기판 표면내에 불순물 영역들(도시하지 않음)을 형성한다.
이어, 도 2d에서와 같이, 상기 불순물 영역들 또는 제 1,2,3,4 전극 패턴층(25a)(25b)(25c)(25d)들이 선택적으로 노출되도록 콘택 영역(26)들을 정의한다.
여기서, 도면에 도시하지 않았지만, 콘택 영역(26)은 전면에 층간 절연층을 형성하고 선택적으로 식각하는 것에 의해 정의된다.
이와 같이 콘택 영역(26)까지 정의된 상태에서의 전체 레이 아웃 구성을 다시 살펴보면 다음과 같다.
도 3a에서와 같이, 단위 셀 형성 영역(21)의 일부에 형성되어 제 1,2 로드 트랜지스터(TL1)(TL2)들을 형성하기 위한 n형 웰 영역(22)과, 상기 n형 웰 영역(22)내에서 그의 장축 방향(X축 방향)으로 분리 구성되는 제 1,2 액티브 영역(24a)(24b)과, 상기 n형 웰 영역(22)이 아닌 셀 형성 영역(21)내의 p형 웰 영역에 각각 X 방향의 장축과 Y 방향의 장축이 서로 연결된 구조로 최초 진행 방향에서 수직으로 꺽이는 부분을 최소한 한 부분 이상 갖고 서로 대칭 형태로 분리 구성되는 제 3,4 액티브 영역(24c)(24d)과, 상기 제 1,2 액티브 영역(24a)(24b)들 사이의 분리 영역에 형성되는 제 5 액티브 영역(24e)과, 상기 제 3,4 액티브 영역(24c)(24d)의 좌측과 우측의 하부에 형성되는 제 6,7 액티브 영역(24f)(24g)과, 상기 제 1 액티브 영역(24a)의 중앙을 Y 방향으로 지나고 상기 제 3 액티브 영역(24c)을 최소한 두 부분에서 가로지르는 형태로 구성되어 제 1 로드 트랜지스터(TL1),제 1 라이트 드라이브 트랜지스터(WTD1),제 1 리드 드라이브 트랜지스터(RTD1)의 게이트로 사용되는 제 1 전극 패턴층(25a)과, 상기 제 2 액티브 영역(24b)의 중앙을 Y 방향으로 지나고 상기 제 4 액티브 영역(24d)을 최소한 두 부분에서 가로지르는 형태로 구성되어 제 2 로드 트랜지스터(TL2),제 2 라이트 드라이브 트랜지스터(WTD2),제 2 리드 드라이브 트랜지스터(RTD2)의 게이트로 사용되는 제 2 전극 패턴층(25b)과, X축 방향의 상기 제 3,4 액티브 영역(24c)(24d)을 각각 가로지르는 형태를 갖고 이들 부분을 연결하는 부분이 일체형으로 이루어져 제 1,2 라이트 액세스 트랜지스터(WTA1)(WTA2)의 게이트 사용되는 제 3 전극 패턴층(25c)과, Y축 방향의 상기 제 3,4 액티브 영역(24c)(24d)을 동시에 가로지르는 형태를 갖고 제 1,2 리드 액세스 트랜지스터(RTA1)(RTA2)의 게이트로 사용되는 제 4 전극 패턴층(25d)을 포함한다.
그리고 상기 제 1,2,3,4 전극 패턴층(25d)이 지나지 않는 부분의 제 1,2,3,4,5,6,7 액티브 영역들(24a)(24b)(24c)(24d)(24e)(24f)(24g) 또는 제1,2,3,4 전극 패턴층(25a)(25b)(25c)(25d)들 상에는 복수개의 콘택 영역(26)들이 형성된다.
여기서, 제 5 액티브 영역(24e)은 N형 웰 영역(22)의 웰 바이어스를 고정하기 위한 영역이다.
이상에서와 같은 레이 아웃 구조를 갖도록 공정이 진행된후에 도 2e에서와 같이, VCC 공급 라인,라이트 워드 라인(WWL),리드 워드 라인(RWL)등으로 사용하기 위한 제 1 금속 배선 제 1,2,3,4,5층(27a)(27b)(27c)(27d)(27e) 및 내부의 배선을 위한 다른 제 1 금속 배선 제 6,7,8,9,10,11,12,13층(27f)(27g)(27h)(27i)(27j)(27k)(27l)(27m)들을 형성한다.
그리고 도 2f에서와 같이, 상기 다른 제 1 금속 배선층상에 복수개의 제 1 비아홀들(28)을 형성한다.
이와 같이 제 1 비아홀들(28)까지 정의된 상태에서의 전체 레이 아웃 구성을 다시 살펴보면 다음과 같다.
도 3b에서와 같이, 제 1,2 로드 트랜지스터(TL1)(TL2)의 일측의 전극들과 콘택되는 제 1 금속 배선 제 1 층(27a)과, 제 1 로드 트랜지스터(TL1),제 1 라이트 드라이브 트랜지스터(WTD1),제 1 리드 드라이브 트랜지스터(RTD1)의 게이트를 제 1 노드(CN)에 연결하기 위한 제 1 금속 배선 제 2 층(27b)과, 제 2 로드 트랜지스터(TL2),제 2 라이트 드라이브 트랜지스터(WTD2),제 2 리드 드라이브 트랜지스터(RTD2)의 게이트를 제 2 노드(CNB)에 연결하기 위한 제 1 금속 배선 제 3 층(27c)과, 제 1,2 라이트 액세스 트랜지스터(WTA1)(WTA2)의 게이트에 콘택되고 X축 방향으로 지나는 제 1 금속 배선 제 4 층(WWL)(27d)과, 제 1,2 리드 액세스 트랜지스터(RTA1)(RTA2)의 게이트에 콘택되는 제 1 금속 배선 제 5 층(RWL)(27e)과, 제 1,2 라이트 액세스 트랜지스터(WTA1)(WTA2)의 일측 전극에 각각 콘택되는 제 1 금속 배선 제 6,7층(27f)(27g)과, 제 1,2 리드 액세스 트랜지스터(RTA1)(RTA2)의 일측 전극에 각각 콘택되는 제 1 금속 배선 8,9층(27h)(27i)과, 제 1 라이트 드라이브 트랜지스터(WTD1)와 제 1 리드 드라이브 트랜지스터(RTD1)의 공통 전극에 콘택되는 제 1 금속 배선 제 10 층(27j)과, 제 2 라이트 드라이브 트랜지스터(WTD2)와 제 2 리드 드라이브 트랜지스터(RTD2)의 공통 전극에 콘택되는 제 1 금속 배선 제 11 층(27k)과, VSS 공급 라인의 콘택을 위한 제 1 금속 배선 제 12,13 층(27l)(27m)과, 상기 제 1 금속 배선 제 6,7,8,9,10,11,12,13 층(27f)(27g)(27h)(27i)(27j)(27k)(27l)(27m)상에 각각 형성되는 복수개의 제 1 비아홀(28)들을 포함한다.
이상에서와 같은 레이 아웃 구조를 갖도록 공정이 진행된 후에 도 2g에서와 같이, VSS 공급 라인으로 사용하기 위하여 Y축 방향으로 셀 형성 영역(21)의 양측 에지 부분을 각각 지나는 제 2 금속 배선 제 1,2 층(29a)(29b)과, 리드 비트 라인(RB),/리드 비트 라인(RBB)으로 사용하기 위해 상기 제 2 금속 배선 제 1,2 층(29a)(29b)의 내측에서 각각 분리되어 Y축 방향으로 지나는 제 2 금속 배선 제 3,4 층(29c)(29d)과, 라이트 비트 라인(WB),/라이트 비트 라인(WBB)으로 사용하기 위해 상기 제 2 금속 배선 제 3,4 층(29c)(29d)의 내측에서 각각 분리되어 Y축 방향으로 지나는 제 2 금속 배선 제 5,6 층(29e)(29f)을 형성한다.
그리고 도 2f에서와 같이, 상기 각각의 제 2 금속 배선 제 1,2 층(29a)(29b)의 일측상에 VSS 콘택으로 위한 제 2 비아홀들(30)을 형성한다.
이어, 도 2g에서와 같이, X축 방향으로 제 3 금속 배선 제 1,2,3 층(31a)(31b)(31c)을 형성한다.
이와 같이 제 3 금속 배선 제 1,2,3 층(31a)(31b)(31c)들까지 정의된 상태에서의 전체 레이 아웃 구성을 다시 살펴보면 다음과 같다.
도 3c에서와 같이, 상기 제 1 금속 배선 제 10 층(27j)과 제 1 금속 배선 제 12 층(27l)에 제 1 비아홀을 통하여 콘택되고 Y축 방향으로 지나는 제 2 금속 배선 제 1 층(29a)과, 상기 제 1 금속 배선 제 11 층(27k)과 제 1 금속 배선 제 13 층(27m)에 제 1 비아홀을 통하여 콘택되어 Y축 방향으로 지나는 제 2 금속 배선 제 2 층(29b)과, 상기 제 1 금속 배선 제 8 층(27h)에 제 1 비아홀을 통하여 콘택되고 Y축 방향으로 지나는 제 2 금속 배선 제 3 층(29c)과, 상기 제 1 금속 배선 제 9 층(27i)에 제 1 비아홀을 통하여 콘택되고 Y축 방향으로 지나는 제 2 금속 배선 제 4 층(29d)과, 상기 제 1 금속 배선 제 6 층(27f)에 제 1 비아홀을 통하여 콘택되고 Y축 방향으로 지나는 제 2 금속 배선 제 5 층(29e)과, 상기 제 1 금속 배선 제 7 층(27g)에 제 1 비아홀을 통하여 콘택되고 Y축 방향으로 지나는 제 2 금속 배선 제 6 층(29f)과, 상기 제 2 비아홀(30)을 통하여 제 2 금속 배선 제 1,2 층(29a)(29b)에 콘택되어 X축 방향으로 형성되는 제 3 금속 배선 제 1 층(31a)과, X축 방향으로 각각 분리 구성되어 라이트 글로벌 워드 라인(GWL_W)으로 사용되는 제 3 금속 배선 제 2 층(31b)과 리드 글로벌 워드 라인(GWL_R)으로 사용되는 제 3 금속 배선 제 3층(31c)을 포함한다.
이상의 설명에서 도 3a내지 도 3c를 모두 오버랩시키는 것이 전체 레이 아웃 구성이나, 이와 같이 오버랩하여 도시하는 경우에는 각 영역들의 구분이 어려워 생략한다.
그리고 종래 기술의 다른 실시예에 따른 2 포트 SRAM의 레이 아웃 구성에 관하여 설명하면 다음과 같다.
도 4a내지 도 4c는 종래 기술의 제 2 실시예에 따른 반도체 메모리 장치의 각 공정 단계에 따른 레이 아웃 구성도이다.
종래 기술의 제 2 실시예에 따른 반도체 메모리 장치는 제 1,2 로드 트랜지스터(TL1)(TL2)를 형성하기 위한 액티브 영역들의 장축을 X축 방향이 아닌 Y축 방향으로 형성한 것이다.
전체적인 구성은 먼저, 도 4a에서와 같이, 단위 셀 형성 영역(41)의 일부에 형성되어 제 1,2 로드 트랜지스터(TL1)(TL2)들을 형성하기 위한 n형 웰 영역(42)과, 상기 n형 웰 영역(42)내에서 그의 단축 방향(Y축 방향)으로 장축을 갖도록 분리 구성되는 제 1,2 액티브 영역(44a)(44b)과, 상기 n형 웰 영역(42)이 아닌 셀 형성 영역(41)내의 p형 웰 영역에 각각 X 방향의 장축과 Y 방향의 장축이 서로 연결된 구조로 최초 진행 방향에서 수직으로 꺽이는 부분을 최소한 한 부분 이상 갖고 서로 대칭 형태로 분리 구성되는 제 3,4 액티브 영역(44c)(44d)과, 상기 제 1,2 액티브 영역(44a)(44b)들 사이의 분리 영역에 형성되는 제 5 액티브 영역(44e)과, 상기 제 3,4 액티브 영역(44c)(44d)의 좌측과 우측의 하부에 형성되는 제 6,7 액티브영역(44f)(44g)과, 상기 제 1 액티브 영역(44a)의 중앙을 X 방향으로 지나고 상기 제 3 액티브 영역(44c)을 최소한 두 부분에서 Y 방향으로 가로지르는 형태로 구성되어 제 1 로드 트랜지스터(TL1),제 1 라이트 드라이브 트랜지스터(WTD1),제 1 리드 드라이브 트랜지스터(RTD1)의 게이트로 사용되는 제 1 전극 패턴층(45a)과, 상기 제 2 액티브 영역(44b)의 중앙을 X 방향으로 지나고 상기 제 4 액티브 영역(44d)을 최소한 두 부분에서 Y 방향으로 가로지르는 형태로 구성되어 제 2 로드 트랜지스터(TL2),제 2 라이트 드라이브 트랜지스터(WTD2),제 2 리드 드라이브 트랜지스터(RTD2)의 게이트로 사용되는 제 2 전극 패턴층(45b)과, X축 방향의 상기 제 3,4 액티브 영역(44c)(44d)을 각각 Y 방향으로 가로지르는 형태를 갖고 이들 부분을 연결하는 부분이 일체형으로 이루어져 제 1,2 라이트 액세스 트랜지스터(WTA1)(WTA2)의 게이트 사용되는 제 3 전극 패턴층(45c)과, Y축 방향의 상기 제 3,4 액티브 영역(44c)(44d)을 동시에 X축 방향으로 가로지르는 형태를 갖고 제 1,2 리드 액세스 트랜지스터(RTA1)(RTA2)의 게이트로 사용되는 제 4 전극 패턴층(45d)을 포함한다.
그리고 상기 제 1,2,3,4 전극 패턴층(45d)이 지나지 않는 부분의 제 1,2,3,4,5,6,7 액티브 영역들(44a)(44b)(44c)(44d)(44e)(44f)(44g) 또는 제 1,2,3,4 전극 패턴층(45a)(45b)(45c)(45d)들 상에는 복수개의 콘택 영역(46)들이 형성된다.
여기서, 제 5 액티브 영역(44e)은 N형 웰 영역(42)의 웰 바이어스를 고정하기 위한 영역이다.
그리고 도 4b에서와 같이, 제 1,2 로드 트랜지스터(TL1)(TL2)의 일측의 전극들과 콘택되는 제 1 금속 배선 제 1 층(47a)과, 제 1 로드 트랜지스터(TL1),제 1 라이트 드라이브 트랜지스터(WTD1),제 1 리드 드라이브 트랜지스터(RTD1)의 게이트를 제 1 노드(CN)에 연결하기 위한 제 1 금속 배선 제 2 층(47b)과, 제 2 로드 트랜지스터(TL2),제 2 라이트 드라이브 트랜지스터(WTD2),제 2 리드 드라이브 트랜지스터(RTD2)의 게이트를 제 2 노드(CNB)에 연결하기 위한 제 1 금속 배선 제 3 층(47c)과, 제 1,2 라이트 액세스 트랜지스터(WTA1)(WTA2)의 게이트에 콘택되고 X축 방향으로 지나는 제 1 금속 배선 제 4 층(WWL)(47d)과, 제 1,2 리드 액세스 트랜지스터(RTA1)(RTA2)의 게이트에 콘택되는 제 1 금속 배선 제 5 층(RWL)(47e)과, 제 1,2 라이트 액세스 트랜지스터(WTA1)(WTA2)의 일측 전극에 각각 콘택되는 제 1 금속 배선 제 6,7층(47f)(47g)과, 제 1,2 리드 액세스 트랜지스터(RTA1)(RTA2)의 일측 전극에 각각 콘택되는 제 1 금속 배선 8,9층(47h)(47i)과, 제 1 라이트 드라이브 트랜지스터(WTD1)와 제 1 리드 드라이브 트랜지스터(RTD1)의 공통 전극에 콘택되는 제 1 금속 배선 제 10 층(47j)과, 제 2 라이트 드라이브 트랜지스터(WTD2)와 제 2 리드 드라이브 트랜지스터(RTD2)의 공통 전극에 콘택되는 제 1 금속 배선 제 11 층(47k)과, VSS 공급 라인의 콘택을 위한 제 1 금속 배선 제 12,13 층(47l)(47m)과, 상기 제 1 금속 배선 제 6,7,8,9,10,11,12,13 층(47f)(47g)(47h)(47i)(47j)(47k)(47l)(47m)상에 각각 형성되는 복수개의 제 1 비아홀(48)들을 포함한다.
여기서, 제 1 금속 배선 제 1 층(47a)은 종래 기술의 제 1 실시예의 경우에서와는 달리 제 1,2 액티브 영역(44a)(44b)의 장축이 Y 방향으로 형성되어 소오스/드레인 전극이 제 5 액티브 영역(44e)과 동일 선상에 위치되므로 꺽이는 부분이 없고 Y 축방향으로 라인 형태를 갖는다.
그리고 도 4c에서와 같이, 상기 제 1 금속 배선 제 10 층(47j)과 제 1 금속 배선 제 12 층(47l)에 제 1 비아홀을 통하여 콘택되고 Y축 방향으로 지나는 제 2 금속 배선 제 1 층(49a)과, 상기 제 1 금속 배선 제 11 층(47k)과 제 1 금속 배선 제 13 층(47m)에 제 1 비아홀을 통하여 콘택되어 Y축 방향으로 지나는 제 2 금속 배선 제 2 층(49b)과, 상기 제 1 금속 배선 제 8 층(47h)에 제 1 비아홀을 통하여 콘택되고 Y축 방향으로 지나는 제 2 금속 배선 제 3 층(49c)과, 상기 제 1 금속 배선 제 9 층(47i)에 제 1 비아홀을 통하여 콘택되고 Y축 방향으로 지나는 제 2 금속 배선 제 4 층(49d)과, 상기 제 1 금속 배선 제 6 층(47f)에 제 1 비아홀을 통하여 콘택되고 Y축 방향으로 지나는 제 2 금속 배선 제 5 층(49e)과, 상기 제 1 금속 배선 제 7 층(47g)에 제 1 비아홀을 통하여 콘택되고 Y축 방향으로 지나는 제 2 금속 배선 제 6 층(49f)과, 상기 제 2 비아홀(50)을 통하여 제 2 금속 배선 제 1,2 층(49a)(49b)에 콘택되어 X축 방향으로 형성되는 제 3 금속 배선 제 1 층(51a)과, X축 방향으로 각각 분리 구성되어 라이트 글로벌 워드 라인(GWL_W)으로 사용되는 제 3 금속 배선 제 2 층(51b)과 리드 글로벌 워드 라인(GWL_R)으로 사용되는 제 3 금속 배선 제 3 층(51c)을 포함한다.
그러나 이와 같은 종래 기술의 2 포트 SRAM에 있어서는 다음과 같은 문제점이 있다.
첫째, VCC 공급 라인과 로드 트랜지스터들의 전극의 콘택이 해당 셀의 로드 트랜지스터의 전극과 이웃 셀의 로드 트랜지스터의 전극과 공통으로 이루어진다.
이는 VCC 콘택 영역에서의 불량 발생시에 해당 셀과 그에 이웃하는 셀이 동시에 페일되는 문제를 발생시킨다.
둘째, VSS 공급 라인과 라이트/리드 드라이브 트랜지스터의 공통 전극의 콘택이 이웃 셀과 공통으로 이루어진다.
이는 VSS 콘택 영역에서의 불량 발생시에 해당 셀과 그에 이웃하는 셀이 동시에 페일되는 문제를 발생시킨다.
셋째, 로드 트랜지스터의 너비(Width)가 Y축 방향의 셀 면적에 영향을 주는 구조이므로 충분한 로딩 효과를 얻기 위한 로드 트랜지스터 형성 영역의 충분한 확보를 어렵게 한다.
이는 소자의 신뢰성 및 동작 속도에 영향을 줄 수 있다.
본 발명은 이와 같은 종래 기술의 2 포트 SRAM의 문제를 해결하기 위한 것으로, 동작 속도를 개선하고 레이 아웃 면적을 줄일 수 있도록한 반도체 메모리 장치를 제공하는데 그 목적이 있다.
도 1은 종래 기술의 반도체 메모리 장치의 회로 구성도
도 2a내지 도 2i는 종래 기술의 제 1 실시예에 따른 반도체 메모리 장치의 공정 순서에 따른 레이 아웃 구성도
도 3a는 종래 기술의 제 1 실시예에 따른 반도체 메모리 장치의 셀 트랜지스터들의 콘택 형성후의 레이 아웃 구성도
도 3b는 종래 기술의 제 1 실시예에 따른 반도체 메모리 장치의 제 1 금속 배선 형성후의 레이 아웃 구성도
도 3c는 종래 기술의 제 1 실시예에 따른 반도체 메모리 장치의 제 2,3 금속 배선 형성후의 레이 아웃 구성도
도 4a내지 도 4c는 종래 기술의 제 2 실시예에 따른 반도체 메모리 장치의 각 공정 단계에 따른 레이 아웃 구성도
도 5는 본 발명에 따른 반도체 메모리 장치의 회로 구성도
도 6a내지 도 6i는 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 공정 순서에 따른 레이 아웃 구성도
도 7a는 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 셀 트랜지스터들의 콘택 형성후의 레이 아웃 구성도
도 7b는 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 제 1 금속 배선 형성후의 레이 아웃 구성도
도 7c는 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 제 2,3 금속 배선 형성후의 레이 아웃 구성도
도 8a내지 도 8c는 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 각 공정 단계에 따른 레이 아웃 구성도
도면의 주요 부분에 대한 부호의 설명
61. 단위 셀 형성 영역 62.n형 웰 영역
63. 필드 영역 64a내지 64m. 제 1,2,....,12,13 액티브 영역
65a.65b.65c.65d.65e.65f. 제 1,2,3,4,5,6 전극 패턴층
66. 콘택홀 67a내지 67l. 제 1 금속 배선 제 1,2,...,11,12층
68. 제 1 비아홀들 69a내지 69h. 제 2 금속 배선 제 1,2,...,7,8층
70. 제 2 비아홀들
71a.71b.71c.71d.71e. 제 3 금속 배선 제 1,2,3,4,5층
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 장치는 단위 셀 형성 영역내에 각각 분리되는 복수개의 액티브 영역과 상기 액티브 영역을 지나는 복수개의 전극 패턴층들을 포함하는 2 포트 SRAM에 있어서, 이웃 셀과는 독립적인 공통 콘택 영역을 통하여 일측 전극에 VCC가 공급되고 타측 전극은 각각 제 1,2 노드에 연결되고 서로 다른 활성 영역에서 각각의 전극 패턴층에 의해 게이트가 구성되는 제 1,2 로드 트랜지스터;상기 제 1 노드에 순차적으로 직렬 연결되는 제 1 라이트 드라이브 트랜지스터,제 1 리드 드라이브 트랜지스터,제 1 리드 액세스 트랜지스터 그리고 상기 제 2 노드에 순차적으로 직렬 연결되는 제 2 라이트 드라이브 트랜지스터,제 2 리드 드라이브 트랜지스터,제 2 리드 액세스 트랜지스터;상기 제 1 노드에 일측 전극이 연결되는 제 1 라이트 액세스 트랜지스터 및 상기 제 2 노드에 일측 전극이 연결되는 라이트 액세스 트랜지스터; 그리고 내부 배선과 신호 인가 라인을 구성하는 금속 배선들을 포함하고, 상기 제 2 노드를 포함하여 제 1 로드 트랜지스터,제 1 라이트 드라이브 트랜지스터,제 1 리드 드라이브 트랜지스터의 게이트가 일체형을 갖는 하나의 전극 패턴층으로 형성되고, 상기 제 1 노드를 포함하여 제 2 로드 트랜지스터,제 2 라이트 드라이브 트랜지스터,제 2 리드 드라이브 트랜지스터의 게이트가 일체형을 갖는 하나의 전극 패턴층으로 형성되고,이웃 셀과는 독립적인 공통 콘택 영역을 통하여 상기 제 1 라이트 드라이브 트랜지스터와 제 1 리드 드라이브 트랜지스터의 공통 전극과 상기 제 2 라이트 드라이브 트랜지스터와 제 2 리드 드라이브 트랜지스터의 공통 전극이 VSS 라인과 콘택되는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 메모리 장치에 관하여 상세히 설명하면 다음과 같다.
도 5는 본 발명에 따른 반도체 메모리 장치의 회로 구성도이다.
본 발명의 반도체 메모리 장치, 더 자세히 설명하면 본 발명의 SRAM은 VCC 콘택과 VSS 콘택이 단위 셀 별로 독립적으로 이루어지도록 하여 콘택 영역에서의 불량 발생시에 페일되는 셀의 개수를 줄일 수 있도록한 것이다.
회로 구성은 도 5에서와 같이, 먼저, 단위 셀을 중심으로 일측과 타측에 리드 비트 라인(RB),라이트 비트 라인(WB) 그리고 /리드 비트 라인(RBB),/라이트 비트 라인(WBB)이 제 1 방향으로 각각 구성된다.
그리고 상기 제 1 방향에 수직한 제 2 방향으로 단위 셀의 상부에 전원전압 공급 라인(VCC),라이트 워드 라인(WWL)이 구성되고, 하부에 접지 전압 공급 라인(VSS),리드 워드 라인(RWL)이 구성된다.
그리고 각각의 게이트가 일측과 타측에 이웃하는 셀의 다른 라이트 액세스 트랜지스터의 게이트들과 공통으로 상기 라이트 워드 라인(WWL)에 연결되고 각각 일측의 전극이 라이트 비트 라인(WB),/라이트 비트 라인(WBB)에 연결되는 제 1,2 라이트 액세스 트랜지스터(WTA1)(WTA2)와, 각각의 게이트가 리드 워드 라인(RWL)에 연결되고 각각 일측 전극이 리드 비트 라인(RB),/리드 비트 라인(RBB)에 연결되는 제 1,2 리드 액세스 트랜지스터(RTA1)(RTA2)와, 각각 일측 전극이 공통 콘택 영역을 갖고 이웃하는 다른 셀과 독립적으로 전원 전압 공급 라인(VCC)에 연결되고 각각 게이트가 제 1,2 노드(CN)(CNB)에 연결되는 제 1,2 로드 트랜지스터(TL1)(TL2)와, 상기 제 1 로드 트랜지스터(TL1)에 순차적으로 직렬 연결되고 게이트는 공통으로 제 2 노드(CNB)에 연결되는 제 1 라이트 드라이브 트랜지스터(WTD1),제 1 리드 드라이브 트랜지스터(RTD1)와, 상기 제 2 로드 트랜지스터(TL2)에 순차적으로 직렬연결되고 게이트는 공통으로 제 1 노드(CN)에 연결되는 제 2 라이트 드라이브 트랜지스터(WTD2),제 2 리드 드라이브 트랜지스터(RTD2)를 포함하고 구성된다.
여기서, 제 1 로드 트랜지스터(TL1)의 타측 전극,제 1 라이트 액세스 트랜지스터(WTA1)의 타측 전극,제 1 라이트 드라이브 트랜지스터(WTD1)의 일측 전극은 공통으로 제 1 노드(CN)에 연결된다.
그리고 제 2 로드 트랜지스터(TL2)의 타측 전극,제 2 라이트 액세스 트랜지스터(WTA2)의 타측 전극,제 2 라이트 드라이브 트랜지스터(WTD2)의 일측 전극은 공통으로 제 2 노드(CNB)에 연결된다.
그리고 제 1 라이트 드라이브 트랜지스터(WTD1)의 타측 전극,제 1 리드 드라이브 트랜지스터(RTD1)의 일측 전극과 제 2 라이트 드라이브 트랜지스터(WTD2)의 타측 전극,제 2 리드 드라이브 트랜지스터(RTD2)의 일측 전극은 공통 콘택 영역을 통하여 이웃하는 다른 셀과 독립적으로 상기 접지 전압 공급 라인(VSS)에 연결된다.
그리고 제 1,2 리드 액세스 트랜지스터(RTA1)(RTA2)의 타측 전극은 각각 제 1,2 리드 드라이브 트랜지스터(RTD1)(RTD2)의 타측 전극이 연결된다.
여기서, 제 1,2 로드 트랜지스터(TL1)(TL2)는 PMOS 트랜지스터이고, 제 1,2 라이트 액세스 트랜지스터(WTA1)(WTA2),제 1,2 리드 액세스 트랜지스터(RTA1)(RTA2),제 1,2 라이트 드라이브 트랜지스터(WTD1)(WTD2),제 1,2 리드 드라이브 트랜지스터(RTD1)(RTD2)는 NMOS 트랜지스터로 구성된다.
이와 같은 본 발명의 2 포트 SRAM 셀의 데이터 리드/라이트 동작에 관하여설명하면 다음과 같다.
만약, 셀에 레벨 '1'이 저장되어 있다고 가정하면, 제 1 노드(CN)는 High 레벨이므로 제 2 로드 트랜지스터(TL2)는 off 상태이고, 제 2 라이트 드라이브 트랜지스터(WTD2),제 2 리드 드라이브 트랜지스터(RTD2)는 on 상태가 된다.
그리고 제 2 노드(CNB)는 Low 레벨이므로 제 1 로드 트랜지스터(TL1)는 on 상태이고, 제 1 라이트 드라이브 트랜지스터(WTD1),제 1 리드 드라이브 트랜지스터(RTD1)는 off 상태가 된다.
이 상태에서 셀에 레벨 '0'를 라이트 하는 경우에는 먼저 셀이 선택되면 라이트 워드라인(WWL)이 High, 리드 워드 라인(RWL)이 Low가 되어 제 1,2 라이트 액세스 트랜지스터(WTA1)(WTA2)는 턴온되고 제 1,2 리드 액세스 트랜지스터(RTA1)(RTA2)는 off된다.
이 상태에서 라이트 비트 라인(WB)은 Low, /라이트 비트 라인(WBB)은 High가 되는데 이때 제 1 로드 트랜지스터(TL1)는 제 1 라이트 액세스 트랜지스터(WTA1)에 비하여 전류 구동 능력이 떨어지므로 제 1 라이트 액세스 트랜지스터(WTA1)를 통하여 제 1 노드(CN)는 Low가 되어 제 2 로드 트랜지스터(TL2)는 on되고, 제 2 라이트 드라이브 트랜지스터(WTD2),제 2 리드 드라이브 트랜지스터(RTD2)는 off되므로 제 2 로드 트랜지스터(TL2)에 의하여 제 2 노드(CNB)는 High가 되고 제 1 로드 트랜지스터(TL1)는 off되고, 제 1 라이트 드라이브 트랜지스터(WTD1), 제 1 리드 드라이브 트랜지스터(RTD1)는 on되어 셀에 데이터 '0'가 라이트된다.
그리고 데이터 '0'를 리드하는 경우에는, 리드를 위하여 셀이 선택되면 리드워드 라인(RWL)이 High가 되고, 라이트 워드 라인(WWL)이 Low가 되어 제 1,2 리드 액세스 트랜지스터(RTA1)(RTA2)는 턴온되고 제 1,2 라이트 액세스 트랜지스터(WTA1)(WTA2)는 턴오프된다.
셀의 데이터가 '0'이므로 제 1 노드(CN)는 Low이고, 제 2 노드(CNB)는 High이다.
따라서, 제 2 로드 트랜지스터(TL2)는 On되고, 제 2 라이트 드라이브 트랜지스터(WTD2),제 2 리드 드라이브 트랜지스터(RTD2)는 Off되고, 제 1 로드 트랜지스터(TL1)는 Off되고 제 1 라이트 드라이브 트랜지스터(WTD1),제 1 리드 드라이브 트랜지스터(RTD1)는 On 상태이다.
그러므로 제 1 리드 액세스 트랜지스터(RTA1)와 제 1 리드 드라이브 트랜지스터(RTD1)를 통하여 리드 비트 라인(RB)은 Low가 되고 제 2 리드 드라이브 트랜지스터(RTD2)가 Off이므로 /리드 비트 라인(RBB)은 High가 되어 리드 비트 라인쌍(RB/RBB)의 차를 센싱하여 데이터 '0'를 리드하게 된다.
이와 같은 본 발명에 따른 2 포트 SRAM의 레이 아웃 구성에 관하여 설명하면 다음과 같다.
도 6a내지 도 6i는 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 공정 순서에 따른 레이 아웃 구성도이다.
각 공정 단계를 순서대로 나타낸 도 6a내지 도 6i를 중심으로 설명하고, 셀 트랜지스터들의 콘택 형성후,제 1 금속 배선 형성후,제 2,3 금속 배선 형성후의 레이 아웃 구성을 도 7a내지 도 7c를 참고하여 설명한다.
먼저, 도 6a에서와 같이, 셀 형성 영역(61)의 일부에 로드 트랜지스터로 사용하기 위한 PMOS 트랜지스터의 형성 영역을 정의하기 위하여 N 웰 영역(62)을 형성한다.
여기서, 셀 형성 영역(61)은 웨이퍼에 임의로 정의한 것으로 특정 패턴을 갖거나 고정된 것이 아니다. 그리고 단위 셀 형성 영역(61)내의 N 웰 영역(62)을 제외한 부분은 특별한 한정이 없다면 P 웰 영역으로 이해하는 것이 적절하다.
그리고 도 6b에서와 같이, 상기 셀 형성 영역(61)의 필드 영역(63)에 소자 격리층(도면에 도시되지 않음)을 형성하여 제 1,2,3,4,5,6,7,8,9,10,11,12,13 액티브 영역(64a)(64b)(64c)(64d)(64e)(64f)(64g)(64h)(64i)(64j)(64k)(64l)(64m)들을 정의한다.
여기서, 제 1,2,4 액티브 영역(64a)(64b)(64d)들은 각각 분리되고 다른 나머지 액티브 영역들은 분리되지 않고 일체형으로 구성된다.
그리고 도 6c에서와 같이, 진행 방향이 서로 수직인 두 부분을 갖고 상기 제 1,3,6 액티브 영역(64a)(64c)(64f)을 최소한 어느 한 부분에서 지나는 제 1 전극 패턴층(65a)과, 상기 제 1 전극 패턴층(65a)과 대칭되는 구조를 갖고 상기 제 2,3,7 액티브 영역(64b)(64c)(64g)을 최소한 어느 한 부분에서 지나는 제 2 전극 패턴층(65b)과, 상기 제 3 액티브 영역(64c)을 어느 한 부분에서 지나는 제 3 전극 패턴층(65c)과, 상기 제 3 전극 패턴층(65c)과 대칭되는 구조를 갖고 대칭되는 위치에서 상기 제 3 액티브 영역(64c)을 어느 한 부분에서 지나는 제 4 전극 패턴층(65d)과, 상기 제 10 액티브 영역(64j)을 어느 한 부분에서 지나는 제 5 전극 패턴층(65e)과, 상기 제 5 전극 패턴층(65e)과 대칭되는 구조를 갖고 대칭되는 위치에서 상기 제 11 액티브 영역(64k)을 어느 한 부분에서 지나는 제 6 전극 패턴층(65f)을 형성한다.
이상의 전극 패턴층들을 이용하여 노출된 액티브 영역들의 표면내에 불순물 영역들(도시하지 않음)을 형성한다.
이어, 도 6d에서와 같이, 상기 불순물 영역들 또는 전극 패턴층들이 선택적으로 노출되도록 콘택 영역(66)들을 정의한다.
여기서, 도면에 도시하지 않았지만, 콘택 영역(66)은 전면에 층간 절연층을 형성하고 선택적으로 식각하는 것에 의해 정의된다.
이와 같이 콘택 영역(66)까지 정의된 상태에서의 전체 레이 아웃 구성을 다시 살펴보면 다음과 같다.
도 7a에서와 같이, 단위 셀 형성 영역(61)의 일부에 형성되어 제 1,2 로드 트랜지스터(TL1)(TL2)들을 형성하기 위한 n형 웰 영역(62)과, 상기 n형 웰 영역(62)내에서 그의 장축 방향(X축 방향)에 수직한 Y축 방향으로 장축을 갖고 서로 대응되는 위치에 분리 구성되는 제 1,2 액티브 영역(64a)(64b)과, 상기 n형 웰 영역(62)이 아닌 셀 형성 영역(61)내의 p형 웰 영역의 중앙 부분에서 X 방향으로 장축을 갖고 형성되는 제 3 액티브 영역(64c)과, 상기 제 1,2 액티브 영역(64a)(64b)들 사이의 분리 영역에 형성되는 제 4 액티브 영역(64d)과, 상기 제 3 액티브 영역(64c)의 중앙 하단부에서 연속되어 Y축 방향으로 형성되는 제 5 액티브 영역(64e)과, 상기 제 5 액티브 영역(64e)의 하단부에서 각각 좌,우측의 X 방향으로 연속되는 제 6,8 액티브 영역(64f)(64h),제 7,9 액티브 영역(64g)(64i)과, 상기 제 8 액티브 영역(64h)과 제 9 액티브 영역(64i)의 진행 방향에서 수직인 하단 방향으로 각각 연속되어 대응되는 구조 및 위치를 갖고 형성되는 제 10,12 액티브 영역(64j)(64l),제 11,13 액티브 영역(64k)(64m)과, 상기 제 1 액티브 영역(64a)의 중앙을 X 방향으로 지나는 제 1 부분과 상기 제 1 부분에서 Y 방향으로 연속되는 제 2 부분을 갖고 상기 제 2 부분이 제 3 액티브 영역(64c),제 6 액티브 영역(64f)을 연속적으로 가로지르는 형태를 갖고 제 1 로드 트랜지스터(TL1),제 1 라이트 드라이브 트랜지스터(WTD1),제 1 리드 드라이브 트랜지스터(RTD1)의 게이트로 사용되는 제 1 전극 패턴층(65a)과, 상기 제 1 전극 패턴층(65a)과 대칭적인 구조를 갖고 대칭되는 위치에 상기 제 2 액티브 영역(64b)의 중앙을 X 방향으로 지나고 제 3 액티브 영역(64c),제 6 액티브 영역(64f)을 연속적으로 가로지르는 형태를 갖고 제 2 로드 트랜지스터(TL2),제 2 라이트 드라이브 트랜지스터(WTD2),제 2 리드 드라이브 트랜지스터(RTD2)의 게이트로 사용되는 제 2 전극 패턴층(65b)과, 상기 제 1,2 전극 패턴층(65a)(65b)을 중앙에 두고 각각 그 양측의 제 3 액티브 영역(64c)을 Y축으로 가로지르는 형태로 구성되어 제 1,2 라이트 액세스 트랜지스터(WTA1)(WTA2)의 게이트로 사용되는 제 3,4 전극 패턴층(65c)(65d)과, 상기 제 10,11 액티브 영역(64j)(64k)을 각각 X축 방향으로 가로지르는 형태를 갖고 제 1,2 리드 액세스 트랜지스터(RTA1)(RTA2)의 게이트로 사용되는 제 5,6 전극 패턴층(65e)(65f)을 포함한다.
그리고 상기 제 1,2 전극 패턴층(65a)(65b)의 일측 제 1,2 액티브영역(64a)(64b) 그리고 제 4 액티브 영역(64d)에 형성되는 VCC 콘택 영역, 상기 제 1 전극 패턴층(65a)의 타측 제 1 액티브 영역(64a) 그리고 제 2 전극 패턴층(65b)상부 그리고 제 3 전극 패턴층(65c) 일측의 제 3 액티브 영역(64c)에 각각 형성되는 제 1 노드 제 1,2,3 콘택 영역(CN1)(CN2)(CN3)과, 상기 제 2 전극 패턴층(65b)의 타측 제 2 액티브 영역(64b) 그리고 제 1 전극 패턴층(65a)상부 그리고 제 4 전극 패턴층(65d) 일측의 제 3 액티브 영역(64c)에 각각 형성되는 제 2 노드 제 1,2,3 콘택 영역(CNB1)(CNB2)(CNB3)과, 상기 제 3,4 전극 패턴층(65c)(65d) 타측의 제 3 액티브 영역(64c)에 각각 형성되는 라이트 비트 라인(WB) 콘택 영역,/라이트 비트 라인(WBB) 콘택 영역과, 단위 셀 형성 영역(61)의 에지부에 위치하고 상기 제 3,4 전극 패턴층(65c)(65d)의 끝단에 각각 형성되는 라이트 워드 라인(WWL) 콘택 영역들과, 제 5 액티브 영역(64e)에 형성되는 VSS 콘택 영역과, 단위 셀 형성 영역(61)의 에지부에 위치하고 상기 제 5,6 전극 패턴층(65e)(65f)의 끝단에 각각 형성되는 리드 워드 라인(RWL) 콘택 영역들과, 상기 제 5,6 전극 패턴층(65e)(65f)일측 제 12,13 액티브 영역(64l)(64m)에 형성되는 리드 비트 라인(RB) 콘택 영역,/리드 비트 라인(RBB) 콘택 영역을 포함한다.
여기서, 제 4 액티브 영역(64d)은 N형 웰 영역(62)의 웰 바이어스를 조정하기 위한 영역이다.
이상에서와 같은 레이 아웃 구조를 갖도록 공정이 진행된 후에 도 6e에서와 같이, VCC 공급 라인으로 사용하기 위한 제 1 금속 배선 제 1 층(67a) 및 내부의 배선을 위한 다른 제 1 금속 배선 제2,3,4,5,6,7,8,9,10,11,12층(67b)(67c)(67d)(67e)(67f)(67g)(67h)(67i)(67j)(67k)(67l)들을 형성한다.
그리고 도 6f에서와 같이, 상기 제 1 금속 배선층들 및 액티브 영역들상에 복수개의 제 1 비아홀들(68)을 형성한다.
이와 같이 제 1 비아홀들(68)까지 정의된 상태에서의 전체 레이 아웃 구성을 다시 살펴보면 다음과 같다.
도 7b에서와 같이, 제 1,2 로드 트랜지스터(TL1)(TL2)의 일측의 전극(VCC 콘택 영역)들과 제 4 액티브 영역(64d)의 VCC 콘택 영역에 콘택되어 X축 방향으로 지나는 제 1 금속 배선 제 1 층(67a)과, 라이트 워드 라인(WWL) 콘택 영역에 각각 연결되는 제 1 금속 배선 제 2,3 층(67b)(67c)과, 제 1 노드 제 1,2,3 콘택 영역(CN1)(CN2)(CN3)에 동시에 연결되는 제 1 금속 배선 제 4 층(67d)과, 제 2 노드 제 1,2,3 콘택 영역(CNB1)(CNB2)(CNB3)에 동시에 연결되는 제 1 금속 배선 제 5 층(67e)과, 상기 라이트 비트 라인(WB) 콘택 영역과 /라이트 비트 라인(WBB) 콘택 영역에 각각 연결되는 제 1 금속 배선 제 6,7층(67f)(67g)과, 리드 워드 라인(RWL) 콘택 영역에 각각 연결되는 제 1 금속 배선 제 8,9 층(67h)(67i)과, 상기 VSS 콘택 영역에 연결되어 제 3 액티브 영역(64c)의 상측까지 연장되는 제 1 금속 배선 제 10 층(67h)과, 리드 비트 라인(RB) 콘택 영역과 /리드 비트 라인(RBB) 콘택 영역에 각각 연결되는 제 1 금속 배선 제 11,12 층(67k)(67l)과, 상기 제 1 금속 배선 제 1,2,3,6,7,8,9,10,11,12 층(67a)(67b)(67c)(67f)(67g)(67h)(67i)(67j)(67k)(67l)상에 각각 형성되는 복수개의 제 1 비아홀(68)들을 포함한다.
이상에서와 같은 레이 아웃 구조를 갖도록 공정이 진행된 후에 도 6g에서와 같이, VCC 공급 라인과 라이트 워드 라인(WWL),리드 워드 라인(RWL)으로 사용하기 위한 제 2 금속 배선 제 1,2,3,4,5,6,7,8 층(69a)(69b)(69c)(69d)(69e)(69g)(69h)을 형성한다.
그리고 도 6h에서와 같이, 상기 제 2 금속 배선 제 3,4,5,7,8 층(69c)(69d)(69e)(69g)(69h)상에 제 2 비아홀들(70)을 형성한다.
이어, 도 6i에서와 같이, Y축 방향으로 제 3 금속 배선 제 1,2,3,4,5,6 층(71a)(71b)(71c)(71d)(71e)을 형성한다.
이와 같이 제 3 금속 배선 제 1,2,3,4,5,6 층(71a)(71b)(71c)(71d)(71e)들까지 정의된 상태에서의 전체 레이 아웃 구성을 다시 살펴보면 다음과 같다.
도 7c에서와 같이, 제 1 금속 배선 제 1 층(67a)에 연결되고 X축 방향으로 형성되어 VCC 공급 라인으로 사용되는 제 2 금속 배선 제 1 층(69a)과, 라이트 워드 라인(WWL)으로 사용하기 위하여 제 1 금속 배선 제 2,3 층(67b)(67c)에 공통으로 연결되어 X축 방향으로 형성되는 제 2 금속 배선 제 2 층(69b)과, 제 1 금속 배선 6,7,10 층(67f)(67g)(67j)에 각각 연결되는 제 2 금속 배선 제 3,4,5 층(69c)(69d)(69e)과, 리드 워드 라인(RWL)으로 사용하기 위하여 제 1 금속 배선 제 8,9 층(67h)(67i)에 공통으로 연결되어 X축 방향으로 형성되는 제 2 금속 배선 제 6 층(69f)과, 제 1 금속 배선 제 11,12 층(67k)(67l)에 각각 연결되어 X축 방향으로 형성되고 각각 분리되는 제 2 금속 배선 제 7,8층(69g)(69h)과, 상기 제 2 금속 배선 제 3,4,5,7,8 층(69c)(69d)(69e)(69g)(69h)상에 제 2 비아홀들(70)을 포함한다.
그리고 라이트 비트 라인(WB),/라이트 비트 라인(WBB)으로 사용하기 위하여 제 2 비아홀을 통하여 제 2 금속 배선 제 3 층(69c),제 2 금속 배선 제 4 층(69d)과 각각 연결되고 Y축 방향으로 지나는 제 3 금속 배선 제 1,2 층(71a)(71b)과, 리드 비트 라인(RB),/리드 비트 라인(RBB)으로 사용하기 위하여 제 2 금속 배선 7,8 층(69g)(69h)에 각각 연결되어 Y축 방향으로 형성되는 제 3 금속 배선 제 3,4 층(71c)(71d)과, VSS 공급 라인으로 사용하기 위하여 제 2 금속 배선 제 5 층(69e)에 연결되어 Y축 방향으로 형성되는 제 3 금속 배선 제 5 층(71e)을 포함한다.
이상의 설명에서 도 7a내지 도 7c를 모두 오버랩시키는 것이 전체 레이 아웃 구성이나, 이와 같이 오버랩하여 도시하는 경우에는 각 영역들의 구분이 어려워 생략한다.
그리고 본 발명의 다른 실시예에 따른 2 포트 SRAM의 레이 아웃 구성에 관하여 설명하면 다음과 같다.
도 8a내지 도 8c는 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 각 공정 단계에 따른 레이 아웃 구성도이다.
본 발명의 제 2 실시예에 따른 반도체 메모리 장치는 제 1,2 로드 트랜지스터(TL1)(TL2)를 형성하기 위한 액티브 영역들의 장축을 Y축 방향이 아닌 X축 방향으로 형성한 것으로, 제 1,2 전극 패턴층(85a)85b)이 각각 액티브 영역을 지나는 방향이 Y축의 하나의 방향을 갖는다.
즉, 본 발명의 제 1 실시예에서는 액티브 영역을 지나는 부분이 Y축 방향과X축 방향의 수직한 두 개의 방향을 갖고 형성되었으나, 본 발명의 제 2 실시예에서는 액티브 영역을 Y축 방향으로만 지나는 구조이다.
전체적인 구성은 먼저, 도 8a에서와 같이, 단위 셀 형성 영역(81)의 일부에 형성되어 제 1,2 로드 트랜지스터(TL1)(TL2)들을 형성하기 위한 n형 웰 영역(82)과, 상기 n형 웰 영역(82)내에서 그의 장축 방향(X축 방향)에 평행한 X축 방향으로 장축을 갖고 서로 대응되는 위치에 분리 구성되는 제 1,2 액티브 영역(84a)(84b)과, 상기 n형 웰 영역(82)이 아닌 셀 형성 영역(81)내의 중앙 부분에서 X 방향으로 장축을 갖고 형성되는 제 3 액티브 영역(84c)과, 상기 제 1,2 액티브 영역(84a)(84b)들 사이의 분리 영역에 형성되는 제 4 액티브 영역(84d)과, 상기 제 3 액티브 영역(84c)의 중앙 하단부에서 연속되어 Y축 방향으로 형성되는 제 5 액티브 영역(84e)과, 상기 제 5 액티브 영역(84e)의 하단부에서 각각 좌,우측의 X 방향으로 연속되는 제 6,8 액티브 영역(84f)(84h),제 7,9 액티브 영역(84g)(84i)과, 상기 제 8 액티브 영역(84h)과 제 9 액티브 영역(84i)의 진행 방향에서 수직인 하단 방향으로 각각 연속되어 대응되는 구조 및 위치를 갖고 형성되는 제 10,12 액티브 영역(84j)(84l),제 11,13 액티브 영역(84k)(84m)과, 상기 제 1 액티브 영역(84a)의 중앙을 Y 방향으로 지나는 제 1 부분과 상기 제 1 부분에서 X 방향으로 연속되는 제 2 부분(액티브 영역을 지나지 않는 연결 부분)과 제 2 부분의 진행 방향에 수직한 Y 방향으로 지나는 제 3 부분을 갖고 상기 제 3 부분이 제 3 액티브 영역(84c),제 6 액티브 영역(84f)을 연속적으로 가로지르는 형태를 갖고 제 1 로드 트랜지스터(TL1),제 1 라이트 드라이브 트랜지스터(WTD1),제 1 리드 드라이브트랜지스터(RTD1)의 게이트로 사용되는 제 1 전극 패턴층(85a)과, 상기 제 1 전극 패턴층(85a)과 대칭적인 구조를 갖고 대칭되는 위치에 상기 제 2 액티브 영역(84b)의 중앙을 Y 방향으로 지나고 제 3 액티브 영역(84c),제 6 액티브 영역(84f)을 연속적으로 가로지르는 형태를 갖고 제 2 로드 트랜지스터(TL2),제 2 라이트 드라이브 트랜지스터(WTD2),제 2 리드 드라이브 트랜지스터(RTD2)의 게이트로 사용되는 제 2 전극 패턴층(85b)과, 상기 제 1,2 전극 패턴층(85a)(85b)을 중앙에 두고 각각 그 양측의 제 3 액티브 영역(84c)을 Y축으로 가로지르는 형태로 구성되어 제 1,2 라이트 액세스 트랜지스터(WTA1)(WTA2)의 게이트로 사용되는 제 3,4 전극 패턴층(85c)(85d)과, 상기 제 10,11 액티브 영역(84j)(84k)을 각각 X축 방향으로 가로지르는 형태를 갖고 제 1,2 리드 액세스 트랜지스터(RTA1)(RTA2)의 게이트로 사용되는 제 5,6 전극 패턴층(85e)(85f)을 포함한다.
그리고 상기 제 1,2 전극 패턴층(85a)(85b)의 일측 제 1,2 액티브 영역(84a)(84b) 그리고 제 4 액티브 영역(84d)에 형성되는 VCC 콘택 영역, 상기 제 1 전극 패턴층(85a)의 타측 제 1 액티브 영역(84a) 그리고 제 2 전극 패턴층(85b)상부 그리고 제 3 전극 패턴층(85c) 일측의 제 3 액티브 영역(84c)에 각각 형성되는 제 1 노드 제 1,2,3 콘택 영역(CN1)(CN2)(CN3)과, 상기 상기 제 2 전극 패턴층(85b)의 타측 제 2 액티브 영역(84b) 그리고 제 1 전극 패턴층(85a)상부 그리고 제 4 전극 패턴층(85d) 일측의 제 3 액티브 영역(84c)에 각각 형성되는 제 2 노드 제 1,2,3 콘택 영역(CNB1)(CNB2)(CNB3)과, 상기 제 3,4 전극 패턴층(85c)(85d) 타측의 제 3 액티브 영역(84c)에 각각 형성되는 라이트 비트 라인(WB) 콘택 영역,/라이트 비트 라인(WBB) 콘택 영역과, 단위 셀 형성 영역(81)의 에지부에 위치하고 상기 제 3,4 전극 패턴층(85c)(85d)의 끝단에 각각 형성되는 라이트 워드 라인(WWL) 콘택 영역들과, 제 5 액티브 영역(84e)에 형성되는 VSS 콘택 영역과, 단위 셀 형성 영역(81)의 에지부에 위치하고 상기 제 5,6 전극 패턴층(85e)(85f)의 끝단에 각각 형성되는 리드 워드 라인(RWL) 콘택 영역들과, 상기 제 5,6 전극 패턴층(85e)(85f)일측 제 12,13 액티브 영역(84l)(84m)에 형성되는 리드 비트 라인(RB) 콘택 영역,/리드 비트 라인(RBB) 콘택 영역을 포함한다.
여기서, 제 4 액티브 영역(84d)은 N형 웰 영역(82)의 웰 바이어스를 조정하기 위한 영역이다.
그리고 제 1 금속 배선의 구조는 도 7b의 구조와 유사하나 VCC 공급을 위한 배선의 구조가 제 1,2 액티브 영역(84a)(84b)의 장축 방향이 달라지는 것에 의해 상기 제 1,2 액티브 영역(84a)(84b)에 형성되는 소오스/드레인의 위치가 제 4 액티브 영역(84d)과 동일 X축 선상에 위치하지 않고 달라지므로 셀 형성 영역의 에지부에서 꺽여 Y축을 갖는 부분을 갖는다.
제 1 금속 배선들 및 제 1 비아홀의 형성 위치를 설명하면 다음과 같다.
도 8b에서와 같이, 제 1,2 로드 트랜지스터(TL1)(TL2)의 일측의 전극(VCC 콘택 영역)들과의 연결을 위한 Y축 방향의 제 1 부분과 제 4 액티브 영역(84d)의 VCC 콘택 영역에 콘택되어 X축 방향으로 지나는 제 2 부분을 갖는 제 1 금속 배선 제 1 층(87a)과, 라이트 워드 라인(WWL) 콘택 영역에 각각 연결되는 제 1 금속 배선 제 2,3 층(87b)(87c)과, 제 1 노드 제 1,2,3 콘택 영역(CN1)(CN2)(CN3)에 동시에 연결되는 제 1 금속 배선 제 4 층(87d)과, 제 2 노드 제 1,2,3 콘택 영역(CNB1)(CNB2)(CNB3)에 동시에 연결되는 제 1 금속 배선 제 5 층(87e)과, 상기 라이트 비트 라인(WB) 콘택 영역과 /라이트 비트 라인(WBB) 콘택 영역에 각각 연결되는 제 1 금속 배선 제 6,7층(87f)(87g)과, 리드 워드 라인(RWL) 콘택 영역에 각각 연결되는 제 1 금속 배선 제 8,9 층(87h)(87i)과, 상기 VSS 콘택 영역에 연결되어 제 3 액티브 영역(84c)의 상측까지 연장되는 제 1 금속 배선 제 10 층(87h)과, 리드 비트 라인(RB) 콘택 영역과 /리드 비트 라인(RBB) 콘택 영역에 각각 연결되는 제 1 금속 배선 제 11,12 층(87k)(87l)과, 상기 제 1 금속 배선 제 1,2,3,6,7,8,9,10,11,12 층(87a)(87b)(87c)(87f)(87g)(87h)(87i)(87j)(87k)(87l)상에 각각 형성되는 복수개의 제 1 비아홀(88)들을 포함한다.
그리고 도 8c에서와 같이, 제 1 금속 배선 제 1 층(87a)에 연결되고 X축 방향으로 형성되어 VCC 공급 라인으로 사용되는 제 2 금속 배선 제 1 층(89a)과, 라이트 워드 라인(WWL)으로 사용하기 위하여 제 1 금속 배선 제 2,3 층(87b)(87c)에 공통으로 연결되어 X축 방향으로 형성되는 제 2 금속 배선 제 2 층(89b)과, 제 1 금속 배선 6,7,10 층(87f)(87g)(87j)에 각각 연결되는 제 2 금속 배선 제 3,4,5 층(89c)(89d)(89e)과, 리드 워드 라인(RWL)으로 사용하기 위하여 제 1 금속 배선 제 8,9 층(87h)(87i)에 공통으로 연결되어 X축 방향으로 형성되는 제 2 금속 배선 제 6 층(89f)과, 제 1 금속 배선 제 11,12 층(87k)(87l)에 각각 연결되어 X축 방향으로 형성되고 각각 분리되는 제 2 금속 배선 제 7,8층(89g)(89h)과, 상기 제 2 금속 배선 제 3,4,5,7,8 층(89c)(89d)(89e)(89g)(89h)상에 제 2 비아홀들(90)을 포함한다.
그리고 라이트 비트 라인(WB),/라이트 비트 라인(WBB)으로 사용하기 위하여 제 2 비아홀을 통하여 제 2 금속 배선 제 3 층(89c),제 2 금속 배선 제 4 층(89d)과 각각 연결되고 Y축 방향으로 지나는 제 3 금속 배선 제 1,2 층(91a)(91b)과, 리드 비트 라인(RB),/리드 비트 라인(RBB)으로 사용하기 위하여 제 2 금속 배선 7,8 층(89g)(89h)에 각각 연결되어 Y축 방향으로 형성되는 제 3 금속 배선 제 3,4 층(91c)(91d)과, VSS 공급 라인으로 사용하기 위하여 제 2 금속 배선 제 5 층(89e)에 연결되어 Y축 방향으로 형성되는 제 3 금속 배선 제 5 층(91e)을 포함한다.
이와 같은 본 발명에 따른 2 포트 SRAM은 동일 X축상 위치하는 콘택 영역을 6개가 아닌 4개 또는 5개로 한정하고 VSS 콘택 영역을 셀 형성 영역내의 드라이브 트랜지스터 하측에 위치시켜 레이 아웃 설계 마진을 확보할 수 있도록한 것이다.
이와 같은 본 발명에 따른 반도체 메모리 장치는 다음과 같은 효과가 있다.
첫째, VSS 콘택과 VCC 콘택이 인접하는 이웃 셀과 분리되어 셀 단위로 독립적으로 이루어져 레이 아웃 설계시의 마진을 충분히 확보할 수 있고, 이는 VCC 또는 VSS 콘택 영역에서의 불량 발생시에 이웃 셀과는 관계없이 해당 셀만 페일되거나 리페어된다.
둘째, 본 발명에 따른 2 포트 SRAM은 동일 X축상 위치하는 콘택 영역을 6개가 아닌 5개 이하로 한정하여 레이 아웃을 구성하여 셀 면적을 감소시킬 수 있다.
셋째, VSS 콘택 영역을 셀 형성 영역내의 드라이브 트랜지스터 하측에 위치시켜 X 방향의 셀 면적의 감소 효과를 갖는다.
넷째, 로드 트랜지스터의 너비(Width)가 Y축 방향의 셀 면적에 영향을 주지 않는 구조이므로 충분한 로딩 효과를 얻기 위한 로드 트랜지스터 형성 영역의 충분한 확보를 가능하게 한다.
이는 소자의 신뢰성 및 동작 속도 측면에서 유리한 효과를 갖는다.
다섯째, 라이트(리드) 액세스 트랜지스터가 외측에 구성되고 라이트(리드) 드라이브 트랜지스터를 라이트(리드) 액세스 트랜지스터들의 사이에 구성하여 라이트(리드) 액세스 트랜지스터의 전극을 이웃하는 셀의 다른 라이트(리드) 액세스 트랜지스터의 전극과 공통으로 연결한다.
이는 VCC 콘택에서의 불량 발생시에 인접한 이웃 셀과 동시에 페일이 일어나는 것을 막는 효과가 있다.
즉, 드라이브 트랜지스터의 일측 전극을 이웃하는 셀과 공유하는 구조에서는 VCC 콘택 영역에서 불량이 발생하게 되면 전극을 공유하는 두 셀을 모두 페일 처리하여야 하나 본 발명에서는 이를 해결한다.
여섯째, 로드 트랜지스터와 드라이브 트랜지스터를 서로 수직한 구조가 아니고 평행한 구조로 형성할 수 있으므로 설계 마진 확보 및 트랜지스터 사이즈 변화의 용이성에 의해 소자 특성 조절을 용이하게 한다.

Claims (15)

  1. 단위 셀 형성 영역내에 각각 분리되는 복수개의 액티브 영역과 상기 액티브 영역을 지나는 복수개의 전극 패턴층들을 포함하는 2 포트 SRAM에 있어서,
    이웃 셀과는 독립적인 공통 콘택 영역을 통하여 일측 전극에 VCC가 공급되고 타측 전극은 각각 제 1,2 노드에 연결되고 서로 다른 활성 영역에서 각각의 전극 패턴층에 의해 게이트가 구성되는 제 1,2 로드 트랜지스터;
    상기 제 1 노드에 순차적으로 직렬 연결되는 제 1 라이트 드라이브 트랜지스터,제 1 리드 드라이브 트랜지스터,제 1 리드 액세스 트랜지스터 그리고 상기 제 2 노드에 순차적으로 직렬 연결되는 제 2 라이트 드라이브 트랜지스터,제 2 리드 드라이브 트랜지스터,제 2 리드 액세스 트랜지스터;
    상기 제 1 노드에 일측 전극이 연결되는 제 1 라이트 액세스 트랜지스터 및 상기 제 2 노드에 일측 전극이 연결되는 라이트 액세스 트랜지스터; 그리고 내부 배선과 신호 인가 라인을 구성하는 금속 배선들을 포함하고,
    상기 제 2 노드를 포함하여 제 1 로드 트랜지스터,제 1 라이트 드라이브 트랜지스터,제 1 리드 드라이브 트랜지스터의 게이트가 일체형을 갖는 하나의 전극 패턴층으로 형성되고, 상기 제 1 노드를 포함하여 제 2 로드 트랜지스터,제 2 라이트 드라이브 트랜지스터,제 2 리드 드라이브 트랜지스터의 게이트가 일체형을 갖는 하나의 전극 패턴층으로 형성되고,
    이웃 셀과는 독립적인 공통 콘택 영역을 통하여 상기 제 1 라이트 드라이브트랜지스터와 제 1 리드 드라이브 트랜지스터의 공통 전극과 상기 제 2 라이트 드라이브 트랜지스터와 제 2 리드 드라이브 트랜지스터의 공통 전극이 VSS 라인과 콘택되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 제 1,2 라이트 액세스 트랜지스터의 타측 전극은 각각 인접하는 이웃 셀의 다른 라이트 액세스 트랜지스터들의 전극과 공유되고, 제 1,2 리드 액세스 트랜지스터의 타측 전극은 각각 인접하는 다른 리드 액세스 트랜지스터들과 공유되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서, 복수개의 액티브 영역은 단위 셀 형성 영역의 일부에 형성되어 제 1,2 로드 트랜지스터들을 형성하기 위한 n형 웰 영역내에 Y축 방향으로 장축을 갖고 서로 대응되는 위치에 분리 구성되는 제 1,2 액티브 영역과,
    상기 n형 웰 영역이 아닌 셀 형성 영역내의 중앙 부분에서 X 방향으로 장축을 갖고 형성되는 제 3 액티브 영역과,
    상기 제 1,2 액티브 영역들 사이의 분리 영역에 형성되는 제 4 액티브 영역과,
    상기 제 3 액티브 영역의 중앙 하단부에서 연속되어 Y축 방향으로 형성되는 제 5 액티브 영역과,
    상기 제 5 액티브 영역의 하단부에서 각각 좌,우측의 X 방향으로 연속되는 제 6,8 액티브 영역,제 7,9 액티브 영역과,
    상기 제 8 액티브 영역과 제 9 액티브 영역의 진행 방향에서 수직인 하단 방향으로 각각 연속되어 대응되는 구조 및 위치를 갖고 형성되는 제 10,12 액티브 영역,제 11,13 액티브 영역을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1 항에 있어서, 복수개의 전극 패턴층들은 상기 제 1 액티브 영역의 중앙을 X 방향으로 지나는 제 1 부분과 상기 제 1 부분에서 Y 방향으로 연속되는 제 2 부분을 갖고 상기 제 2 부분이 제 3 액티브 영역,제 6 액티브 영역을 연속적으로 가로지르는 형태를 갖고 제 1 로드 트랜지스터,제 1 라이트 드라이브 트랜지스터,제 1 리드 드라이브 트랜지스터의 게이트로 사용되는 제 1 전극 패턴층과,
    상기 제 1 전극 패턴층과 대칭적인 구조를 갖고 대칭되는 위치에 상기 제 2 액티브 영역의 중앙을 X 방향으로 지나고 제 3 액티브 영역,제 6 액티브 영역을 연속적으로 가로지르는 형태를 갖고 제 2 로드 트랜지스터,제 2 라이트 드라이브 트랜지스터,제 2 리드 드라이브 트랜지스터의 게이트로 사용되는 제 2 전극 패턴층과,
    상기 제 1,2 전극 패턴층을 중앙에 두고 각각 그 양측의 제 3 액티브 영역을 Y축으로 가로지르는 형태로 구성되어 제 1,2 라이트 액세스 트랜지스터의 게이트로 사용되는 제 3,4 전극 패턴층과,
    상기 제 10,11 액티브 영역을 각각 X축 방향으로 가로지르는 형태를 갖고 제 1,2 리드 액세스 트랜지스터의 게이트로 사용되는 제 5,6 전극 패턴층을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서, 상기 제 1,2 전극 패턴층의 일측 제 1,2 액티브 영역 그리고 제 4 액티브 영역에 형성되는 VCC 콘택 영역과,
    상기 제 1 전극 패턴층의 타측 제 1 액티브 영역 그리고 제 2 전극 패턴층상부 그리고 제 3 전극 패턴층 일측의 제 3 액티브 영역에 각각 형성되는 제 1 노드 제 1,2,3 콘택 영역과,
    상기 제 2 전극 패턴층의 타측 제 2 액티브 영역 그리고 제 1 전극 패턴층 상부 그리고 제 4 전극 패턴층 일측의 제 3 액티브 영역에 각각 형성되는 제 2 노드 제 1,2,3 콘택 영역과,
    상기 제 3,4 전극 패턴층 타측의 제 3 액티브 영역에 각각 형성되는 라이트 비트 라인 콘택 영역,/라이트 비트 라인 콘택 영역과,
    단위 셀 형성 영역의 에지부에 위치하고 상기 제 3,4 전극 패턴층의 끝단에 각각 형성되는 라이트 워드 라인 콘택 영역들과,
    제 5 액티브 영역에 형성되는 VSS 콘택 영역과,
    단위 셀 형성 영역의 에지부에 위치하고 상기 제 5,6 전극 패턴층의 끝단에 각각 형성되는 리드 워드 라인 콘택 영역들과,
    상기 제 5,6 전극 패턴층 일측 제 12,13 액티브 영역에 형성되는 리드 비트 라인 콘택 영역,/리드 비트 라인 콘택 영역을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서, 콘택 영역들은 동일한 X축상에서 5개 이하로 위치되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 1 항에 있어서, 금속 배선들은 제 1,2 로드 트랜지스터의 일측의 전극(VCC 콘택 영역)들과 제 4 액티브 영역의 VCC 콘택 영역에 콘택되어 X축 방향으로 지나는 제 1 금속 배선 제 1 층과,
    라이트 워드 라인 콘택 영역에 각각 연결되는 제 1 금속 배선 제 2,3 층과,
    제 1 노드 제 1,2,3 콘택 영역에 동시에 연결되는 제 1 금속 배선 제 4 층과,
    제 2 노드 제 1,2,3 콘택 영역에 동시에 연결되는 제 1 금속 배선 제 5 층과,
    상기 라이트 비트 라인 콘택 영역과 /라이트 비트 라인 콘택 영역에 각각 연결되는 제 1 금속 배선 제 6,7층과,
    리드 워드 라인 콘택 영역에 각각 연결되는 제 1 금속 배선 제 8,9 층과,
    상기 VSS 콘택 영역에 연결되어 제 3 액티브 영역의 상측까지 연장되는 제 1 금속 배선 제 10 층과,
    리드 비트 라인 콘택 영역과 /리드 비트 라인 콘택 영역에 각각 연결되는 제 1 금속 배선 제 11,12 층을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서, 상기 제 1 금속 배선 제 1,2,3,6,7,8,9,10,11,12 층상에각각 형성되는 복수개의 제 1 비아홀들을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 1 항 또는 제 7 항에 있어서, 금속 배선들은 제 1 금속 배선 제 1 층에 연결되고 X축 방향으로 형성되어 VCC 공급 라인으로 사용되는 제 2 금속 배선 제 1 층과,
    라이트 워드 라인으로 사용하기 위하여 제 1 금속 배선 제 2,3 층에 공통으로 연결되어 X축 방향으로 형성되는 제 2 금속 배선 제 2 층과,
    제 1 금속 배선 6,7,10 층에 각각 연결되는 제 2 금속 배선 제 3,4,5 층과,
    리드 워드 라인으로 사용하기 위하여 제 1 금속 배선 제 8,9 층에 공통으로 연결되어 X축 방향으로 형성되는 제 2 금속 배선 제 6 층과,
    제 1 금속 배선 제 11,12 층에 각각 연결되어 X축 방향으로 형성되고 각각 분리되는 제 2 금속 배선 제 7,8층을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 9 항에 있어서, 제 2 금속 배선 제 3,4,5,7,8 층상에 형성되는 제 2 비아홀들을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 1 항에 있어서, 금속 배선들은 라이트 비트 라인,/라이트 비트 라인으로 사용하기 위하여 제 2 비아홀을 통하여 제 2 금속 배선 제 3 층,제 2 금속 배선 제4 층과 각각 연결되고 Y축 방향으로 지나는 제 3 금속 배선 제 1,2 층과,
    리드 비트 라인,/리드 비트 라인으로 사용하기 위하여 제 2 금속 배선 7,8 층에 각각 연결되어 Y축 방향으로 형성되는 제 3 금속 배선 제 3,4 층과,
    VSS 공급 라인으로 사용하기 위하여 제 2 금속 배선 제 5 층에 연결되어 Y축 방향으로 형성되는 제 3 금속 배선 제 5 층을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 1 항에 있어서, 제 1,2 액티브 영역이 상기 n형 웰 영역내에서 그의 장축 방향(X축 방향)에 평행한 X축 방향으로 장축을 갖고 서로 대응되는 위치에 분리 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 1 항 또는 제 12 항에 있어서, 제 1 전극 패턴층이 상기 제 1 액티브 영역의 중앙을 Y 방향으로 지나는 제 1 부분과 상기 제 1 부분에서 X 방향으로 연속되는 제 2 부분과 제 2 부분의 진행 방향에 수직한 Y 방향으로 지나는 제 3 부분을 갖고 상기 제 3 부분이 제 3 액티브 영역,제 6 액티브 영역을 연속적으로 가로지르는 형태를 갖는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 1 항 또는 제 12 항에 있어서, 제 2 전극 패턴층이 상기 제 1 전극 패턴층과 대칭적인 구조를 갖고 대칭되는 위치에서 상기 제 2 액티브 영역의 중앙을 Y 방향으로 지나고 제 3 액티브 영역,제 6 액티브 영역을 연속적으로 가로지르는 형태를 갖는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 1 항 또는 제 12 항에 있어서, 제 1 금속 배선 제 1 층이 상기 제 1,2 액티브 영역에 형성되는 소오스/드레인의 위치가 제 4 액티브 영역과 동일 X축 선상에 위치하지 않고 달라져 셀 형성 영역의 에지부에서 꺽여 Y축을 갖는 부분을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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