JPH08235866A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】本発明は高集積化を図りながら、安定した動作
を確保し得る半導体記憶装置を提供することを目的とす
る。 【構成】多数のワード線ＷＬに沿ってそれぞれ列状に配
設される多数のメモリセルＭＣが各ワード線ＷＬに接続
され、メモリセルＭＣにはビット線ＢＬがそれぞれ接続
され、メモリセルＭＣには高電位側電源Ｖ１及び低電位
側電源Ｖ２が供給される。同一列の隣り合うメモリセル
ＭＣは共通ノードＮを介して低電位側電源Ｖ２に接続さ
れ、ワード線ＷＬ及びビット線ＢＬを選択することによ
り特定のメモリセルＭＣが選択されて、読み出し動作が
行われる。各ワード線ＷＬは、他のワード線ＷＬと交差
することなく、隣り合う列のメモリセルＭＣに交互に接
続される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置の一
種類であるスタティックＲＡＭ（ＳＲＡＭ）のメモリセ
ルのレイアウトに関するものである。

【０００２】近年のＳＲＡＭは、益々大容量化及び高集
積化が進み、これにともなってメモリセルの微細化が進
んでいる。メモリセルの高集積化及び微細化が進むにつ
れて、隣接してレイアウトされるメモリセルの相互干渉
を防止しながら、集積度を向上させることが必要となっ
ている。

【０００３】

【従来の技術】図４は、従来のＳＲＡＭのメモリセルア
レイのレイアウトの一例を示す。多数本のワード線ＷＬ
にはそれぞれ多数のメモリセルＭＣが列状に接続され、
各メモリセルＭＣにはそれぞれビット線ＢＬ，バーＢＬ
が接続される。また、前記メモリセルＭＣには、それぞ
れ電源配線Ｌ１，Ｌ２から電源ＶDD及び電源Ｖssが供給
される。

【０００４】前記メモリセルＭＣの一例を図５に示す。
前記ワード線ＷＬはＮチャネルＭＯＳトランジスタで構
成されるトランスファーゲートＴＧ１，ＴＧ２のゲート
端子に接続される。前記ビット線ＢＬ，バーＢＬは、前
記トランスファーゲートＴＧ１，ＴＧ２を介してフリッ
プフロップ型のセル部に接続される。

【０００５】前記セル部は、ＮチャネルＭＯＳトランジ
スタで構成されるセルトランジスタＴc1，Ｔc2と、抵抗
Ｒ１，Ｒ２とから構成される。そして、セルトランジス
タＴc1のドレインが抵抗Ｒ１を介して電源ＶDDに接続さ
れるとともに、セルトランジスタＴc2のゲートに接続さ
れ、かつトランスファーゲートＴＧ１を介してビット線
ＢＬに接続される。

【０００６】また、セルトランジスタＴc2のドレインが
抵抗Ｒ２を介して電源ＶDDに接続されるとともに、セル
トランジスタＴc1のゲートに接続され、かつトランスフ
ァーゲートＴＧ２を介してビット線・バーＢＬに接続さ
れる。

【０００７】このように構成されたメモリセルアレイで
は、ロウアドレス信号に基づいて特定のワード線ＷＬが
選択されると、当該ワード線が接続されるメモリセルＭ
ＣのトランスファーゲートＴＧ１，ＴＧ２がオンされ
て、各ビット線ＢＬ，バーＢＬにセル情報が読みだされ
る。

【０００８】そして、コラムアドレス信号に基づいて、
特定のビット線ＢＬ，バーＢＬが選択されると、当該ビ
ット線ＢＬ，バーＢＬに読みだされたセル情報がデータ
バスに出力される。

【０００９】上記のようなメモリセルアレイのレイアウ
トを図６に示す。同図において、実線はＮ型拡散領域、
破線はゲート電極、一点鎖線はコンタクトホール、二点
鎖線はワード線を示す。そして、Ａ１，Ａ２はセルトラ
ンジスタＴc1，Ｔc2を構成するＮ型拡散領域、Ｇ１，Ｇ
２は前記Ｎ型拡散領域Ａ１，Ａ２の上層に形成されるゲ
ート配線であり、Ｎ型拡散領域Ａ１，Ａ２のドレイン領
域Ｄ１，Ｄ２はそれぞれコンタクトホールＣＨを介して
ゲート配線Ｇ１，Ｇ２に接続される。

【００１０】また、Ｎ型拡散領域Ａ１，Ａ２のドレイン
領域Ｄ１，Ｄ２は、前記ゲート配線より上層に形成され
る抵抗配線（図示しない）にコンタクトホールを介して
接続され、その抵抗配線が電源ＶDD配線に接続される。

【００１１】前記Ｎ型拡散領域Ａ１，Ａ２のソース領域
Ｓ１，Ｓ２は、コンタクトホールＣＨを介して上層の電
源Ｖss配線（図示しない）に接続される。前記Ｎ型拡散
領域Ａ２の端部において、その上層にはワード線ＷＬが
交差するように形成され、そのＮ型拡散領域Ａ２とワー
ド線ＷＬとでトランスファーゲートＴＧ２が構成され
る。

【００１２】そして、Ｎ型拡散領域Ａ２の一端のドレイ
ン・ソース領域ＤＳ２ａが、コンタクトホールＣＨを介
してビット線・バーＢＬに接続される。Ｎ型拡散領域Ａ
３の端部において、その上層には前記ワード線ＷＬが交
差されてトランスファーゲートＴＧ１が形成される。そ
して、そのトランスファーゲートＴＧ１の一方のドレイ
ン・ソース領域ＤＳ１ｂがコンタクトホールＣＨを介し
て前記ゲート配線Ｇ２に接続され、他方のドレイン・ソ
ース領域ＤＳ１ａがコンタクトホールＣＨを介してビッ
ト線ＢＬに接続される。そして、このようなパターンが
繰り返されてメモリセルアレイが形成される。

【００１３】

【発明が解決しようとする課題】上記のようなＳＲＡＭ
では、セルトランジスタＴc1，Ｔc2のソース領域は、そ
れぞれ隣接するメモリセルＭＣのセルトランジスタのソ
ース領域と共通となる。従って、図４に示すように列方
向に隣り合うメモリセルＭＣは、共通ノードＮを介して
電源配線Ｌ２に接続される。

【００１４】また、電源配線Ｌ２はポリシリコン若しく
はＮ型拡散層で形成され、寄生抵抗ｒ１が存在してい
る。前記各共通ノードＮと電源配線Ｌ２とを接続する配
線にも、それぞれ寄生抵抗ｒ２が存在する。

【００１５】このような構成において、ワード線ＷＬが
選択されると、当該ワード線ＷＬに接続される多数のメ
モリセルＭＣが同時に動作する。このとき、隣り合うメ
モリセルＭＣからビット線ＢＬ，バーＢＬのプリチャー
ジ電荷がセルトランジスタから共通ノードＮを介して電
源配線Ｌ２に流れると、寄生抵抗ｒ２，ｒ１により、各
共通ノードＮの電位が上昇する。

【００１６】そして、共通ノードＮの電位の上昇は、セ
ルトランジスタの負荷駆動能力を低下させ、セル情報の
読み出し速度を低下させたり、誤ったセル情報を読みだ
すことがある。

【００１７】また、電源配線Ｌ２の寄生抵抗ｒ１には、
電源配線Ｌ２が接続される電源Ｖss端子に近いものほ
ど、各メモリセルＭＣから流れる電流が集中して流れ
る。従って、電源Ｖss端子に近い共通ノードＮほど電位
が上昇し易く、上記のような不具合が生じやすい。

【００１８】一方、上記のような不具合を解決するため
に、図７に示すＳＲＡＭでは２本のワード線ＷＬを隣り
合う列のメモリセルＭＣに交互に接続するように交差さ
せている。

【００１９】このような構成により、特定のワード線Ｗ
Ｌを選択しても、列方向に隣り合うメモリセルＭＣが同
時に選択されることはない。従って、列方向に隣り合う
メモリセルＭＣのセルトランジスタのソースを共通とし
ても前記従来例のような不具合は生じない。

【００２０】ところが、ワード線ＷＬの交差部分は一方
のワード線ＷＬを２層として、コンタクトホールを介し
て接続する必要がある。従って、ワード線の寄生容量及
び抵抗が増大して、動作速度が低下するとともに、コン
タクトホールをレイアウトするためのレイアウト面積が
増大して、高集積化の妨げとなる。

【００２１】また、図８及び図９に示すＳＲＡＭでは、
１列のメモリセルＭＣに対し、２本ずつのワード線ＷＬ
を配設して、各ワード線ＷＬには列方向にひとつおきの
メモリセルＭＣを接続している。

【００２２】このような構成により、特定のワード線Ｗ
Ｌを選択しても、列方向に隣り合うメモリセルＭＣが同
時に選択されることはない。従って、列方向に隣り合う
メモリセルＭＣのセルトランジスタのソースを共通とし
ても前記従来例のような不具合は生じない。

【００２３】ところが、１列のメモリセルＭＣに対し、
２本ずつのワード線ＷＬをレイアウトする必要があるた
め、レイアウト面積が増大して、高集積化の妨げとな
る。この発明の目的は、高集積化を図りながら、安定し
た動作を確保し得る半導体記憶装置を提供することにあ
る。

【００２４】

【課題を解決するための手段】図１は請求項１の発明の
原理説明図である。すなわち、多数のワード線ＷＬに沿
ってそれぞれ列状に配設される多数のメモリセルＭＣが
各ワード線ＷＬに接続され、前記メモリセルＭＣにはビ
ット線ＢＬがそれぞれ接続され、前記メモリセルＭＣに
は高電位側電源Ｖ１及び低電位側電源Ｖ２が供給され
る。同一列の隣り合うメモリセルＭＣは共通ノードＮを
介して前記低電位側電源Ｖ２に接続され、ワード線ＷＬ
及びビット線ＢＬを選択することにより特定のメモリセ
ルＭＣが選択されて、読み出し動作が行われる。前記各
ワード線ＷＬは、他のワード線ＷＬと交差することな
く、隣り合う列のメモリセルＭＣに交互に接続される。

【００２５】請求項２では、前記隣り合う列のメモリセ
ルが、ワード線を中心として点対称状にレイアウトされ
る。請求項３では、前記メモリセルは、セルトランジス
タと抵抗とからなるフリップフロップ型ＳＲＡＭセル
と、トラスファーゲートから構成され、前記隣り合うメ
モリセルのセルトランジスタのソースが共通ノードを介
して低電位側電源に接続され、前記ワード線が隣り合う
列のメモリセルのトランスファーゲートに交互に接続さ
れ、前記隣り合う列のメモリセルは、ワード線を中心と
して点対称状にレイアウトされる。

【００２６】

【作用】請求項１では、ワード線ＷＬが選択されると、
同一列のメモリセルＭＣが、一つおきに選択される。

【００２７】請求項２では、隣り合う列のメモリセル
を、ワード線を中心として点対称状にレイアウトする
と、ワード線を交差させることなく、同ワード線が隣り
合う列のメモリセルに交互に接続される。

【００２８】請求項３では、メモリセルのレイアウトの
高集積化が図られ、かつワード線が隣り合う列のメモリ
セルのトランスファーゲートに交互に接続される。

【００２９】

【実施例】図２は、本発明を具体化したＳＲＡＭのメモ
リセルアレイの一実施例を示す。前記従来例と同一構成
部分は同一符号を付して説明する。

【００３０】メモリセルＭＣにはそれぞれビット線Ｂ
Ｌ，バーＢＬが接続される。また、前記メモリセルＭＣ
には、それぞれ電源配線Ｌ１，Ｌ２から電源ＶDD及び電
源Ｖssが供給され、隣り合うメモリセルＭＣは共通のノ
ードＮを介して電源配線Ｌ２に接続される。

【００３１】前記メモリセルＭＣ間に配設されるワード
線ＷＬは、１ビット毎に隣り合う列のメモリセルＭＣに
交互に接続される。前記各メモリセルＭＣの具体的構成
は、前記従来例と同一である。

【００３２】上記のようなメモリセルアレイのセルレイ
アウトを図３に示す。同図において、Ａ１１，Ａ１２は
一つのメモリセルＭＣのセルトランジスタＴc1，Ｔc2を
構成するＮ型拡散領域、Ｇ１１，Ｇ１２は前記Ｎ型拡散
領域Ａ１１，Ａ１２の上層に形成されるゲート配線であ
り、Ｎ型拡散領域Ａ１１，Ａ１２のドレイン領域Ｄ１
１，Ｄ１２はそれぞれコンタクトホールＣＨを介してゲ
ート配線Ｇ１１，Ｇ１２に接続される。

【００３３】また、Ｎ型拡散領域Ａ１１，Ａ１２のドレ
イン領域Ｄ１１，Ｄ１２は、前記ゲート配線より上層に
形成される抵抗配線（図示しない）にコンタクトホール
を介して接続され、その抵抗配線が前記電源配線Ｌ１に
接続される。

【００３４】前記Ｎ型拡散領域Ａ１１，Ａ１２のソース
領域Ｓ１１，Ｓ１２は、コンタクトホールＣＨを介して
上層の電源配線Ｌ２に接続される。前記Ｎ型拡散領域Ａ
１２の端部において、その上層にはワード線ＷＬが交差
するように形成され、そのＮ型拡散領域Ａ１２とワード
線ＷＬとでトランスファーゲートＴＧ１２が構成され
る。

【００３５】そして、Ｎ型拡散領域Ａ１２の一端のドレ
イン・ソース領域ＤＳ１２ａが、コンタクトホールＣＨ
を介してビット線・バーＢＬに接続される。Ｎ型拡散領
域Ａ１３の上層には前記ワード線ＷＬが交差されてトラ
ンスファーゲートＴＧ１１が形成される。そして、その
トランスファーゲートＴＧ１１の一方のドレイン・ソー
ス領域ＤＳ１１ｂがコンタクトホールＣＨを介して前記
ゲート配線Ｇ１２に接続され、他方のドレイン・ソース
領域ＤＳ１１ａがコンタクトホールＣＨを介してビット
線ＢＬに接続される。

【００３６】上記のように構成されたメモリセルＭＣの
セルトランジスタのソース領域は、ワード線ＷＬ方向に
隣り合うメモリセルＭＣのセルトランジスタのソース領
域と共通である。

【００３７】また、ワード線ＷＬには隣り合う列のメモ
リセルＭＣのトランスファーゲートが交互に接続され
る。そして、各メモリセルＭＣは、ワード線ＷＬ上に位
置する中心点Ｃを中心として点対称状にレイアウトされ
る。

【００３８】以上のような構成により、ワード線ＷＬが
選択されると、隣り合う列のメモリセルＭＣが一つおき
に選択される。すると、ワード線ＷＬ方向に隣り合うメ
モリセルＭＣのセルトランジスタのソース領域を共通ノ
ードＮに接続しても、その隣り合うメモリセルＭＣが同
時に選択されることはない。

【００３９】従って、共通ノードＮの電位の上昇を抑制
して、ワード線方向に隣り合うメモリセルＭＣの互いの
干渉を防止することができる。また、１本のワード線Ｗ
Ｌの選択に基づいて動作するメモリセルＭＣから電源Ｖ
ssに流れる電流は、２本の電源配線Ｌ２に分流されるの
で、メモリセルＭＣの各セルトランジスタのソース電位
の上昇を抑制することができる。

【００４０】この結果、セルトランジスタの負荷駆動能
力を向上させて、メモリセルＭＣの動作速度を向上させ
ることができるとともに、誤ったセル情報の読み出しを
防止することができる。

【００４１】また、ワード線ＷＬを交差することなく、
１列のメモリセルＭＣに対し１本のワード線ＷＬを設け
ればよいので、レイアウト面積の増大を防止することが
できる。

【００４２】なお、前記実施例では高抵抗負荷によるフ
リップフロップ型ＳＲＡＭセルでメモリセルを構成した
が、その他のＳＲＡＭセルを用いてもよい。上記実施例
から把握できる請求項以外の技術思想について、以下に
その効果とともに記載する。 （１）請求項３において、前記メモリセルは、二つのセ
ルトランジスタと二つの抵抗とからなるフリップフロッ
プ型ＳＲＡＭセルと、トラスファーゲートから構成さ
れ、前記隣り合うメモリセルのセルトランジスタのソー
スを共通の拡散領域とし、その拡散領域を一つのコンタ
クトホールを介して低電位側電源配線に接続し、前記ワ
ード線を隣り合う列のメモリセルのトランスファーゲー
トのゲート電極として配線し、前記メモリセルは、ワー
ド線を中心として点対称状にレイアウトした。レイアウ
ト面積の増大を防止しながら、セルトランジスタのソー
スを共通の拡散領域としたメモリセルの同時選択を防止
することができる。

【００４３】

【発明の効果】以上詳述したように、請求項１の発明で
は、高集積化を妨げることなく、安定した動作を確保し
得る半導体記憶装置を提供することができる。

【００４４】請求項２，３の発明では、ワード線の寄生
容量及び抵抗を増大させることなく、隣接するメモリセ
ルの動作による影響を防止し、低電位側電源配線に流れ
る電流を半減させてセルトランジスタのソースの電位を
安定させることにより、メモリセルの動作を安定させる
ことができる。

【図面の簡単な説明】

【図１】 本発明の原理説明図である。

【図２】 一実施例を示すブロックである。

【図３】 一実施例のセルレイアウトを示すレイアウト
図である。

【図４】 従来例を示すブロック図である。

【図５】 メモリセルを示す回路図である。

【図６】 従来例のセルレイアウトを示すレイアウト図
である。

【図７】 第二の従来例を示すブロック図である。

【図８】 第三の従来例を示すブロック図である。

【図９】 第四の従来例を示すブロック図である。

【符号の説明】 ＷＬ ワード線 ＢＬ ビット線 ＭＣ メモリセル Ｖ１ 高電位側電源 Ｖ２ 低電位側電源

Claims (3)

【特許請求の範囲】
1. 【請求項１】 多数のワード線に沿ってそれぞれ列状に
   配設される多数のメモリセルを該ワード線に接続し、前
   記メモリセルにはビット線をそれぞれ接続し、前記メモ
   リセルには高電位側電源及び低電位側電源を供給すると
   ともに、同一列の隣り合うメモリセルは共通ノードを介
   して前記低電位側電源に接続し、ワード線及びビット線
   を選択することにより特定のメモリセルを選択して、読
   み出し動作を行う半導体記憶装置であって、 前記各ワード線は、他のワード線と交差することなく、
   隣り合う列のメモリセルに交互に接続したことを特徴と
   する半導体記憶装置。
2. 【請求項２】 前記隣り合う列のメモリセルは、ワード
   線を中心として点対称状にレイアウトされることを特徴
   とする請求項１記載の半導体記憶装置。
3. 【請求項３】 前記メモリセルは、セルトランジスタと
   抵抗とからなるフリップフロップ型ＳＲＡＭセルと、ト
   ラスファーゲートから構成され、前記隣り合うメモリセ
   ルのセルトランジスタのソースを共通ノードを介して低
   電位側電源に接続し、前記ワード線を隣り合う列のメモ
   リセルのトランスファーゲートに交互に接続し、前記隣
   り合う列のメモリセルは、ワード線を中心として点対称
   状にレイアウトしたことを特徴とする請求項１記載の半
   導体記憶装置。