JP2000174141A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 第１のトランジスタ形成領域および第２のト
ランジスタ形成領域がそれぞれビット線と同じ方向に延
在するように配置された構成を有する半導体記憶装置に
おいて、電源電位供給線および基準電位供給線の抵抗値
を低減して、セル内に十分な電位を供給することができ
るようにし、高速動作を可能とする。 【解決手段】 ＶDD線２ａおよびＶSS線２ｂが形成され
た層とは異なる層において、補助ＶDD線５ａおよび補助
ＶSS線５ｂが、ＶDD線２ａおよびＶSS線２ｂの延在方向
に対して直交する方向に設けられる。これら補助ＶDD線
５ａおよび補助ＶSS線５ｂは、メモリセル内に設けたコ
ンタクト部６ａ，６ｂを介して第３層目のＶDD線２ａ，
ＶSS線２ｂに対して電気的に接続されている。これによ
り、ＶDD線２ａおよびＶSS線２ｂの抵抗値が低減され、
配線抵抗による電位の上昇や電位の下降が減少し、各メ
モリセル内に十分な電位を供給することができる。
ランジスタ形成領域がそれぞれビット線と同じ方向に延
在するように配置された構成を有する半導体記憶装置に
おいて、電源電位供給線および基準電位供給線の抵抗値
を低減して、セル内に十分な電位を供給することができ
るようにし、高速動作を可能とする。 【解決手段】 ＶDD線２ａおよびＶSS線２ｂが形成され
た層とは異なる層において、補助ＶDD線５ａおよび補助
ＶSS線５ｂが、ＶDD線２ａおよびＶSS線２ｂの延在方向
に対して直交する方向に設けられる。これら補助ＶDD線
５ａおよび補助ＶSS線５ｂは、メモリセル内に設けたコ
ンタクト部６ａ，６ｂを介して第３層目のＶDD線２ａ，
ＶSS線２ｂに対して電気的に接続されている。これによ
り、ＶDD線２ａおよびＶSS線２ｂの抵抗値が低減され、
配線抵抗による電位の上昇や電位の下降が減少し、各メ
モリセル内に十分な電位を供給することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、第１のトランジス
タ形成領域および第２のトランジスタ形成領域がそれぞ
れビット線と同じ方向に延在するように配置され、これ
らメモリセルが複数アレイ状に配設されてなる半導体記
憶装置に係り、特に、電源電位供給線と基準電位供給線
とがビット線の延在方向に並行に配置されている半導体
記憶装置に関する。
タ形成領域および第２のトランジスタ形成領域がそれぞ
れビット線と同じ方向に延在するように配置され、これ
らメモリセルが複数アレイ状に配設されてなる半導体記
憶装置に係り、特に、電源電位供給線と基準電位供給線
とがビット線の延在方向に並行に配置されている半導体
記憶装置に関する。
【０００２】
【従来の技術】ＳＲＡＭは、一般に、フリップフロップ
と、ワード線の印加電圧に応じて導通／非導通が制御さ
れフリップフロップの２つの記憶ノードそれぞれをビッ
ト線に接続するか否かを決める２つのトランジスタ（ワ
ードトランジスタ）とから構成されている。このＳＲＡ
Ｍは、フリップフロップの負荷素子の違いにより、ＭＯ
Ｓトランジスタ負荷型と高抵抗負荷型との２種類に大別
できる。このうちＭＯＳトランジスタ負荷型のＳＲＡＭ
では、フリップフロップが、駆動トランジスタとして機
能する２つのｎチャネル型のＭＯＳトランジスタ（以
下、ｎＭＯＳトランジスタという）、および負荷トラン
ジスタとして作用する２つのｐチャネル型のＭＯＳトラ
ンジスタ（以下、ｐＭＯＳトランジスタという）により
構成されている。ここで、一方のｎＭＯＳトランジスタ
と一方のｐＭＯＳトランジスタとにより１つのＣＭＯＳ
インバータが構成され、他方のｎＭＯＳトランジスタと
他方のｐＭＯＳトランジスタとによりもう１つのＣＭＯ
Ｓインバータが構成され、これら２つのＣＭＯＳインバ
ータがクロス接続されてフリップフロップが形成されて
いる。
と、ワード線の印加電圧に応じて導通／非導通が制御さ
れフリップフロップの２つの記憶ノードそれぞれをビッ
ト線に接続するか否かを決める２つのトランジスタ（ワ
ードトランジスタ）とから構成されている。このＳＲＡ
Ｍは、フリップフロップの負荷素子の違いにより、ＭＯ
Ｓトランジスタ負荷型と高抵抗負荷型との２種類に大別
できる。このうちＭＯＳトランジスタ負荷型のＳＲＡＭ
では、フリップフロップが、駆動トランジスタとして機
能する２つのｎチャネル型のＭＯＳトランジスタ（以
下、ｎＭＯＳトランジスタという）、および負荷トラン
ジスタとして作用する２つのｐチャネル型のＭＯＳトラ
ンジスタ（以下、ｐＭＯＳトランジスタという）により
構成されている。ここで、一方のｎＭＯＳトランジスタ
と一方のｐＭＯＳトランジスタとにより１つのＣＭＯＳ
インバータが構成され、他方のｎＭＯＳトランジスタと
他方のｐＭＯＳトランジスタとによりもう１つのＣＭＯ
Ｓインバータが構成され、これら２つのＣＭＯＳインバ
ータがクロス接続されてフリップフロップが形成されて
いる。
【０００３】このようなＳＲＡＭは、メモリセルがＤＲ
ＡＭ（Random Access Memory）のような電荷保持型では
なく、フリップフロップによる電流駆動型であるので、
高速アクセスが可能であるが、マイクロプロセッサの高
速化に伴い、更なる高速化が要求されている。
ＡＭ（Random Access Memory）のような電荷保持型では
なく、フリップフロップによる電流駆動型であるので、
高速アクセスが可能であるが、マイクロプロセッサの高
速化に伴い、更なる高速化が要求されている。
【０００４】従来、この種のＳＲＡＭセルは、ｐＭＯＳ
トランジスタ領域とｎＭＯＳトランジスタ領域との間に
素子分離領域が形成され、この素子分離領域に平行に、
ワード線と共に、メモリセル内に電源電位を供給するた
めの電源電位供給線（ＶDD線）、およびメモリセルに基
準電位（接地電位）を供給するための基準電位供給線
（ＶSS線）がそれぞれ配置されている。なお、基準電位
供給線はｎＭＯＳトランジスタ領域、電源電位供給線は
ｐＭＯＳトランジスタ領域にそれぞれ接続され、また、
ビット線は素子分離領域と直角な方向に沿って配置され
る。
トランジスタ領域とｎＭＯＳトランジスタ領域との間に
素子分離領域が形成され、この素子分離領域に平行に、
ワード線と共に、メモリセル内に電源電位を供給するた
めの電源電位供給線（ＶDD線）、およびメモリセルに基
準電位（接地電位）を供給するための基準電位供給線
（ＶSS線）がそれぞれ配置されている。なお、基準電位
供給線はｎＭＯＳトランジスタ領域、電源電位供給線は
ｐＭＯＳトランジスタ領域にそれぞれ接続され、また、
ビット線は素子分離領域と直角な方向に沿って配置され
る。
【０００５】しかしながら、従来のＳＲＡＭでは、各セ
ルにおいて、ｐＭＯＳトランジスタ領域とｎＭＯＳトラ
ンジスタ領域との間に素子分離領域が形成され、この素
子分離領域に対して直角な方向にビット線が配置されて
いるため、ビット線が長くなり、その容量および抵抗が
大きくなる。そのため、データの読み出し，書き込み速
度の向上が制限されるという問題があった。
ルにおいて、ｐＭＯＳトランジスタ領域とｎＭＯＳトラ
ンジスタ領域との間に素子分離領域が形成され、この素
子分離領域に対して直角な方向にビット線が配置されて
いるため、ビット線が長くなり、その容量および抵抗が
大きくなる。そのため、データの読み出し，書き込み速
度の向上が制限されるという問題があった。
【０００６】このようなことから、特開平９−２７０４
６８号公報には、第１，第２のｎＭＯＳトランジスタが
形成されるｎＭＯＳトランジスタ形成領域、および第
１，第２のｐＭＯＳトランジスタが形成されるｐＭＯＳ
トランジスタ形成領域の各延在方向をビット線の延在方
向と同じとする技術が開示されている。このような構成
により、１つ１つのセルでは、ビット線が短くなり、そ
の容量および抵抗が低減され、ＣＭＯＳ型ＳＲＡＭセル
のアクセス速度が向上する。なお、電源電位供給線およ
び基準電位供給線は、ビット線に対して並行に配置され
るため、ビット線同様に、これらも各セル内では短くな
る。
６８号公報には、第１，第２のｎＭＯＳトランジスタが
形成されるｎＭＯＳトランジスタ形成領域、および第
１，第２のｐＭＯＳトランジスタが形成されるｐＭＯＳ
トランジスタ形成領域の各延在方向をビット線の延在方
向と同じとする技術が開示されている。このような構成
により、１つ１つのセルでは、ビット線が短くなり、そ
の容量および抵抗が低減され、ＣＭＯＳ型ＳＲＡＭセル
のアクセス速度が向上する。なお、電源電位供給線およ
び基準電位供給線は、ビット線に対して並行に配置され
るため、ビット線同様に、これらも各セル内では短くな
る。
【０００７】
【発明が解決しようとする課題】ところで、このような
ＳＲＡＭセルをアレイ状に組み込む場合には、ビット線
方向に長く、ワード線方向に短くなるように組み込むこ
とが一般である。これは、ビット線は抵抗値の低いメタ
ル（アルミニウム）、ワード線は抵抗値の高いポリシリ
コンにより形成されていることによること、および、ワ
ード線はただトランジスタを立ち上げるだけであり、ワ
ード線方向には立ち上げ回路のみを設けるだけでよい
が、ビット線方向には、センシングのためにセンスアン
プ回路が組み込まれるため、面積が比較的大きくなるこ
とによる。
ＳＲＡＭセルをアレイ状に組み込む場合には、ビット線
方向に長く、ワード線方向に短くなるように組み込むこ
とが一般である。これは、ビット線は抵抗値の低いメタ
ル（アルミニウム）、ワード線は抵抗値の高いポリシリ
コンにより形成されていることによること、および、ワ
ード線はただトランジスタを立ち上げるだけであり、ワ
ード線方向には立ち上げ回路のみを設けるだけでよい
が、ビット線方向には、センシングのためにセンスアン
プ回路が組み込まれるため、面積が比較的大きくなるこ
とによる。
【０００８】そのため、特開平９−２７０４６８号公報
に記載の技術では、ビット線、電源電位供給線および基
準電位供給線は１つ１つのセル内においては短いもの
の、多数のセルをアレイ状に組み込んだ場合には、電源
電位供給線および基準電位供給線がそれぞれビット線と
同様に長くなり、その分抵抗値が高くなる。このため、
セル内に十分な電位を供給することができず、セル電流
が低下し、高速動作を妨げるという問題があった。
に記載の技術では、ビット線、電源電位供給線および基
準電位供給線は１つ１つのセル内においては短いもの
の、多数のセルをアレイ状に組み込んだ場合には、電源
電位供給線および基準電位供給線がそれぞれビット線と
同様に長くなり、その分抵抗値が高くなる。このため、
セル内に十分な電位を供給することができず、セル電流
が低下し、高速動作を妨げるという問題があった。
【０００９】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、第１のトランジスタ形成領域および
第２のトランジスタ形成領域がそれぞれビット線と同じ
方向に延在するように配置された構成を有するものにお
いて、電源電位供給線および基準電位供給線の抵抗値を
低減し、セル内に十分な電位を供給することができ、高
速動作を可能とする半導体記憶装置を提供することにあ
る。
ので、その目的は、第１のトランジスタ形成領域および
第２のトランジスタ形成領域がそれぞれビット線と同じ
方向に延在するように配置された構成を有するものにお
いて、電源電位供給線および基準電位供給線の抵抗値を
低減し、セル内に十分な電位を供給することができ、高
速動作を可能とする半導体記憶装置を提供することにあ
る。
【００１０】
【課題を解決するための手段】本発明は、各メモリセル
が、第１導電型の第１のトランジスタが形成される第１
のトランジスタ形成領域および第２導電型の第２のトラ
ンジスタが形成される第２のトランジスタ形成領域を含
み、かつ、第１のトランジスタ形成領域および第２のト
ランジスタ形成領域がそれぞれビット線と同じ方向に延
在するように配置されたものであり、これらメモリセル
が複数アレイ状に配設された半導体記憶装置であって、
ビット線の延在方向に並行に配置され、各メモリセルに
対して共通の電源電位を供給する第１の電源電位供給線
と、この第１の電源電位供給線と同じ層において、ビッ
ト線の延在方向に並行に配置され、各メモリセルに対し
て基準電位を供給する第１の基準電位供給線と、第１の
電源電位供給線および第１の基準電位供給線とは異なる
層において、第１の電源電位供給線および第１の基準電
位供給線の延在方向に対して直交する方向に延在するよ
うに配置された第２の電源電位供給線と、この第２の電
源電位供給線と同じ層において、第２の電源電位供給線
の延在方向に対して並行に配置された第２の基準電位供
給線と、第２の電源電位供給線と第１の電源電位供給線
とを、メモリセルアレイ内において電気的に接続させる
第１のコンタクト部と、第２の基準電位供給線と第１の
基準電位供給線とを、メモリセルアレイ内において電気
的に接続させる第２のコンタクト部とを備えた構成を有
している。
が、第１導電型の第１のトランジスタが形成される第１
のトランジスタ形成領域および第２導電型の第２のトラ
ンジスタが形成される第２のトランジスタ形成領域を含
み、かつ、第１のトランジスタ形成領域および第２のト
ランジスタ形成領域がそれぞれビット線と同じ方向に延
在するように配置されたものであり、これらメモリセル
が複数アレイ状に配設された半導体記憶装置であって、
ビット線の延在方向に並行に配置され、各メモリセルに
対して共通の電源電位を供給する第１の電源電位供給線
と、この第１の電源電位供給線と同じ層において、ビッ
ト線の延在方向に並行に配置され、各メモリセルに対し
て基準電位を供給する第１の基準電位供給線と、第１の
電源電位供給線および第１の基準電位供給線とは異なる
層において、第１の電源電位供給線および第１の基準電
位供給線の延在方向に対して直交する方向に延在するよ
うに配置された第２の電源電位供給線と、この第２の電
源電位供給線と同じ層において、第２の電源電位供給線
の延在方向に対して並行に配置された第２の基準電位供
給線と、第２の電源電位供給線と第１の電源電位供給線
とを、メモリセルアレイ内において電気的に接続させる
第１のコンタクト部と、第２の基準電位供給線と第１の
基準電位供給線とを、メモリセルアレイ内において電気
的に接続させる第２のコンタクト部とを備えた構成を有
している。
【００１１】本発明による半導体記憶装置では、第２の
電源電位供給線と第１の電源電位供給線、第２の基準電
位供給線と第１の基準電位供給線とが、それぞれ、メモ
リセルアレイ内において、第１および第２のコンタクト
部において電気的に接続されている。従って、第１の電
源電位供給線および第１の基準電位供給線における配線
抵抗が低減され、各メモリセル内に十分な電位を供給す
ることができ、高速動作が可能となる。
電源電位供給線と第１の電源電位供給線、第２の基準電
位供給線と第１の基準電位供給線とが、それぞれ、メモ
リセルアレイ内において、第１および第２のコンタクト
部において電気的に接続されている。従って、第１の電
源電位供給線および第１の基準電位供給線における配線
抵抗が低減され、各メモリセル内に十分な電位を供給す
ることができ、高速動作が可能となる。
【００１２】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。
施の形態を説明する。
【００１３】図１は本発明の一実施の形態に係るＳＲＡ
Ｍセルアレイの概略構成を表すものである。このＳＲＡ
Ｍセルアレイ１は、前述の理由によりビット線の延在方
向（図においてＸ方向）に長く、ワード線方向（図にお
いてＹ方向）に短く形成されている。なお、各ＳＲＡＭ
セルでは、図示しないが、ｎＭＯＳトランジスタが形成
されるｎＭＯＳトランジスタ形成領域、およびｐＭＯＳ
トランジスタが形成されるｐＭＯＳトランジスタ形成領
域の各延在方向はビット線の延在方向と同じとなってい
る。
Ｍセルアレイの概略構成を表すものである。このＳＲＡ
Ｍセルアレイ１は、前述の理由によりビット線の延在方
向（図においてＸ方向）に長く、ワード線方向（図にお
いてＹ方向）に短く形成されている。なお、各ＳＲＡＭ
セルでは、図示しないが、ｎＭＯＳトランジスタが形成
されるｎＭＯＳトランジスタ形成領域、およびｐＭＯＳ
トランジスタが形成されるｐＭＯＳトランジスタ形成領
域の各延在方向はビット線の延在方向と同じとなってい
る。
【００１４】このＳＲＡＭセルアレイ１では、第３層目
において、電源電位ＶDDを供給するための電源電位供給
線（以下、ＶDD線という）２ａ、およびメモリセルに基
準電位（接地電位）を供給するための基準電位供給線
（以下、ＶSS線という）２ｂがそれぞれビット線の延在
方向に配置されている。これらＶDD線２ａおよびＶSS線
２ｂは、メタル例えばアルミニウムにより形成されてい
る。なお、ＶDD線２ａが本発明の第１の電源電位供給
線、ＶSS線２ｂが本発明の第１の基準電位供給線にそれ
ぞれ対応している。
において、電源電位ＶDDを供給するための電源電位供給
線（以下、ＶDD線という）２ａ、およびメモリセルに基
準電位（接地電位）を供給するための基準電位供給線
（以下、ＶSS線という）２ｂがそれぞれビット線の延在
方向に配置されている。これらＶDD線２ａおよびＶSS線
２ｂは、メタル例えばアルミニウムにより形成されてい
る。なお、ＶDD線２ａが本発明の第１の電源電位供給
線、ＶSS線２ｂが本発明の第１の基準電位供給線にそれ
ぞれ対応している。
【００１５】ＳＲＡＭセルアレイ１の外周部には、この
ＳＲＡＭセルアレイ１を取り囲むように、例えばアルミ
ニウムにより形成された接地配線層３が形成されてい
る。この接地配線層３にはＶSS線２ｂが電気的に接続さ
れている。なお、ＶDD線２ａには図示しない電源が接続
されている。
ＳＲＡＭセルアレイ１を取り囲むように、例えばアルミ
ニウムにより形成された接地配線層３が形成されてい
る。この接地配線層３にはＶSS線２ｂが電気的に接続さ
れている。なお、ＶDD線２ａには図示しない電源が接続
されている。
【００１６】本実施の形態では、第４層目において、ビ
ット線の延在方向に対して直交する方向にメインワード
線４が配置されると共に、このメインワード線４と並行
に補助ＶDD線５ａおよび補助ＶSS線５ｂがそれぞれ配置
されている。これら補助ＶDD線５ａおよび補助ＶSS線５
ｂはそれぞれ例えばアルミニウムにより形成され、メイ
ンワード線４と同一の工程で形成される。補助ＶDD線５
ａおよび補助ＶSS線５ｂはそれぞれ、第３層目のＶDD線
２ａおよびＶSS線２ｂに対して、メモリセル内に形成さ
れたコンタクト部６ａ，６ｂを介して電気的に接続され
ている。なお、補助ＶDD線５ａが本発明の第２の電源電
位供給線、補助ＶSS線５ｂが本発明の第２の基準電位供
給線にそれぞれ対応している。
ット線の延在方向に対して直交する方向にメインワード
線４が配置されると共に、このメインワード線４と並行
に補助ＶDD線５ａおよび補助ＶSS線５ｂがそれぞれ配置
されている。これら補助ＶDD線５ａおよび補助ＶSS線５
ｂはそれぞれ例えばアルミニウムにより形成され、メイ
ンワード線４と同一の工程で形成される。補助ＶDD線５
ａおよび補助ＶSS線５ｂはそれぞれ、第３層目のＶDD線
２ａおよびＶSS線２ｂに対して、メモリセル内に形成さ
れたコンタクト部６ａ，６ｂを介して電気的に接続され
ている。なお、補助ＶDD線５ａが本発明の第２の電源電
位供給線、補助ＶSS線５ｂが本発明の第２の基準電位供
給線にそれぞれ対応している。
【００１７】また、第５層目においては、例えばアルミ
ニウムにより形成された２本のビット線ＢＬ１，ＢＬ２
が、二点鎖線で示すように、補助ＶDD線５ａおよび補助
ＶSS線５ｂそれぞれに対して直交する方向に配置されて
いる。
ニウムにより形成された２本のビット線ＢＬ１，ＢＬ２
が、二点鎖線で示すように、補助ＶDD線５ａおよび補助
ＶSS線５ｂそれぞれに対して直交する方向に配置されて
いる。
【００１８】図２は、ＳＲＡＭセルアレイ１を構成する
セルの１例としての６トランジスタ構成のｐＭＯＳ負荷
型ＳＲＡＭセルの回路構成を表している。
セルの１例としての６トランジスタ構成のｐＭＯＳ負荷
型ＳＲＡＭセルの回路構成を表している。
【００１９】このｐＭＯＳ負荷型ＳＲＡＭセルは、ｎＭ
ＯＳトランジスタＱｎ１，Ｑｎ２、ｐＭＯＳトランジス
タＱｐ１，Ｑｐ２を備えている。ｎＭＯＳトランジスタ
Ｑｎ１，Ｑｎ２はそれぞれ駆動トランジスタ、ｐＭＯＳ
トランジスタＱｐ１，Ｑｐ２はそれぞれ負荷トランジス
タとして作用するものである。これらｐＭＯＳトランジ
スタＱｐ１，Ｑｐ２およびｎＭＯＳトランジスタＱｎ
１，Ｑｎ２によって、入力端が互いに交叉して一方の入
力端が他方の出力端に接続され、他方の入力端が一方の
出力端に接続された、２つのインバータ（フリップフロ
ップ）が構成されている。
ＯＳトランジスタＱｎ１，Ｑｎ２、ｐＭＯＳトランジス
タＱｐ１，Ｑｐ２を備えている。ｎＭＯＳトランジスタ
Ｑｎ１，Ｑｎ２はそれぞれ駆動トランジスタ、ｐＭＯＳ
トランジスタＱｐ１，Ｑｐ２はそれぞれ負荷トランジス
タとして作用するものである。これらｐＭＯＳトランジ
スタＱｐ１，Ｑｐ２およびｎＭＯＳトランジスタＱｎ
１，Ｑｎ２によって、入力端が互いに交叉して一方の入
力端が他方の出力端に接続され、他方の入力端が一方の
出力端に接続された、２つのインバータ（フリップフロ
ップ）が構成されている。
【００２０】また、ｎＭＯＳトランジスタＱｎ３，Ｑｎ
４は、ワード線ＷＬ１，ＷＬ２の印加電圧に応じて各イ
ンバータの接続点（記憶ノードＮＤ１，ＮＤ２）をビッ
ト線ＢＬ１，ＢＬ２に接続するか否かを制御するワード
トランジスタとして機能する。
４は、ワード線ＷＬ１，ＷＬ２の印加電圧に応じて各イ
ンバータの接続点（記憶ノードＮＤ１，ＮＤ２）をビッ
ト線ＢＬ１，ＢＬ２に接続するか否かを制御するワード
トランジスタとして機能する。
【００２１】このｐＭＯＳ負荷型のＳＲＡＭセルでは、
片側のビット線ＢＬ１を高電位にするようにして、ワー
ドトランジスタＱｎ３，Ｑｎ４のゲートにワード線ＷＬ
１，ＷＬ２を介して所定電圧を印加することで両トラン
ジスタＱｎ３，Ｑｎ４をオンさせ、記憶ノードＮＤ１，
ＮＤ２に電荷を蓄積する。片側の記憶ノードが「Ｈ（ハ
イ）」になると、フリップフロップ構成の特徴として、
もう一方の記憶ノードが「Ｌ（ロー）」になるように、
駆動トランジスタＱｎ１，Ｑｎ２および負荷トランジス
タＱｐ１，Ｑｐ２が動作する。例えば、記憶ノードＮＤ
１が「Ｈ」，記憶ノードＮＤ２が「Ｌ」の場合は、トラ
ンジスタＱｎ２とＱｐ１がオン状態、トランジスタＱｎ
１，Ｑｐ２がオフ状態をとり、記憶ノードＮＤ１が図１
に示したＶDD線２ａから電荷の供給を受け、記憶ノード
ＮＤ２が接地電位に保持され続ける。逆に、ビット線Ｂ
Ｌ１電位が「Ｌ」のときワードトランジスタＱｎ３がオ
ンすることによって記憶ノードＮＤ１が強制的に”Ｌ”
に移行するか、ビット線ＢＬ２電位が「Ｈ」のときにワ
ードトランジスタＱｎ４がオンすることによって記憶ノ
ードＮＤ２が強制的に「Ｈ」に移行すると、トランジス
タＱｎ１，Ｑｎ２，Ｑｐ１，Ｑｐ２が全て反転し、記憶
ノードＮＤ２がＶDD線２ａから電荷の供給を受け、記憶
ノードＮＤ１が接地電位に保持されるようになる。この
ように、電荷保持をフリップフロップで行うことで、電
荷を静的に記憶ノードＮＤ１，ＮＤ２に保持し、その電
位が「Ｌ」であるか「Ｈ」であるかを、それぞれ「０」
と「１」のデータに対応させて、このデータをセル内の
６つのトランジスタで記憶させることができる。
片側のビット線ＢＬ１を高電位にするようにして、ワー
ドトランジスタＱｎ３，Ｑｎ４のゲートにワード線ＷＬ
１，ＷＬ２を介して所定電圧を印加することで両トラン
ジスタＱｎ３，Ｑｎ４をオンさせ、記憶ノードＮＤ１，
ＮＤ２に電荷を蓄積する。片側の記憶ノードが「Ｈ（ハ
イ）」になると、フリップフロップ構成の特徴として、
もう一方の記憶ノードが「Ｌ（ロー）」になるように、
駆動トランジスタＱｎ１，Ｑｎ２および負荷トランジス
タＱｐ１，Ｑｐ２が動作する。例えば、記憶ノードＮＤ
１が「Ｈ」，記憶ノードＮＤ２が「Ｌ」の場合は、トラ
ンジスタＱｎ２とＱｐ１がオン状態、トランジスタＱｎ
１，Ｑｐ２がオフ状態をとり、記憶ノードＮＤ１が図１
に示したＶDD線２ａから電荷の供給を受け、記憶ノード
ＮＤ２が接地電位に保持され続ける。逆に、ビット線Ｂ
Ｌ１電位が「Ｌ」のときワードトランジスタＱｎ３がオ
ンすることによって記憶ノードＮＤ１が強制的に”Ｌ”
に移行するか、ビット線ＢＬ２電位が「Ｈ」のときにワ
ードトランジスタＱｎ４がオンすることによって記憶ノ
ードＮＤ２が強制的に「Ｈ」に移行すると、トランジス
タＱｎ１，Ｑｎ２，Ｑｐ１，Ｑｐ２が全て反転し、記憶
ノードＮＤ２がＶDD線２ａから電荷の供給を受け、記憶
ノードＮＤ１が接地電位に保持されるようになる。この
ように、電荷保持をフリップフロップで行うことで、電
荷を静的に記憶ノードＮＤ１，ＮＤ２に保持し、その電
位が「Ｌ」であるか「Ｈ」であるかを、それぞれ「０」
と「１」のデータに対応させて、このデータをセル内の
６つのトランジスタで記憶させることができる。
【００２２】本実施の形態では、ＶDD線２ａおよびＶSS
線２ｂが形成された層（本実施の形態では第３層目）と
は異なる層（本実施の形態では第４層目）において、補
助ＶDD線５ａおよび補助ＶSS線５ｂを、ＶDD線２ａおよ
びＶSS線２ｂの延在方向に対して直交する方向に設ける
と共に、これら補助ＶDD線５ａおよび補助ＶSS線５ｂ
を、メモリセル内に設けたコンタクト部６ａ，６ｂを介
して第３層目のＶDD線２ａ，ＶSS線２ｂに対して電気的
に接続させるようにしている。従って、ＶDD線２ａおよ
びＶSS線２ｂの抵抗値を低減させることができ、よって
配線抵抗による電位の上昇や電位の下降が減少し、各メ
モリセル内に十分な電位を供給することができ、これに
より高速動作が可能となる。
線２ｂが形成された層（本実施の形態では第３層目）と
は異なる層（本実施の形態では第４層目）において、補
助ＶDD線５ａおよび補助ＶSS線５ｂを、ＶDD線２ａおよ
びＶSS線２ｂの延在方向に対して直交する方向に設ける
と共に、これら補助ＶDD線５ａおよび補助ＶSS線５ｂ
を、メモリセル内に設けたコンタクト部６ａ，６ｂを介
して第３層目のＶDD線２ａ，ＶSS線２ｂに対して電気的
に接続させるようにしている。従って、ＶDD線２ａおよ
びＶSS線２ｂの抵抗値を低減させることができ、よって
配線抵抗による電位の上昇や電位の下降が減少し、各メ
モリセル内に十分な電位を供給することができ、これに
より高速動作が可能となる。
【００２３】次に、図３〜図６を参照して、本実施の形
態のＳＲＡＭセルアレイの具体的な構造およびその製造
方法について説明する。
態のＳＲＡＭセルアレイの具体的な構造およびその製造
方法について説明する。
【００２４】まず、図３は、複数のＳＲＡＭセル１０か
らなるＳＲＡＭセルアレイの第１層目の平面構成を示し
ている。このＳＲＡＭセル１０はスプリットワード線型
のセルである。各ＳＲＡＭセル１０では、ｐ型ウェル領
域とｎ型ウェル領域（図示せず）が形成されたシリコン
ウェハ等の半導体基板１１の表面側に、例えばＬＯＣＯ
Ｓ(Local Oxidation of Silicon)，トレンチ等による素
子分離領域１２が形成されている。素子分離領域１２が
形成されていないｎ型ウェル領域の表面領域がｐ型トラ
ンジスタ形成領域１４となり、素子分離領域が形成され
ていないｐ型ウェル領域の表面領域がｎ型トランジスタ
形成領域１３となる。これら２つのトランジスタ形成領
域１３，１４は後述するビット線７１ａ，７１ｂの延在
方向に並行に配置されている。ＳＲＡＭセル１０は、図
２に示したワードトランジスタＱｎ３またはＱｎ４のゲ
ート電極をそれぞれ兼用する２本のワード線２１ａ，２
１ｂ（ＷＬ１，ＷＬ２）、駆動トランジスタＱｎ１と負
荷トランジスタＱｐ１のゲート電極を兼用する共通ゲー
ト線２２ａ（ＧＬ１）、および、駆動トランジスタＱｎ
２と負荷トランジスタＱｐ２のゲート電極を兼用する共
通ゲート線２２ｂ（ＧＬ２）を備えている。
らなるＳＲＡＭセルアレイの第１層目の平面構成を示し
ている。このＳＲＡＭセル１０はスプリットワード線型
のセルである。各ＳＲＡＭセル１０では、ｐ型ウェル領
域とｎ型ウェル領域（図示せず）が形成されたシリコン
ウェハ等の半導体基板１１の表面側に、例えばＬＯＣＯ
Ｓ(Local Oxidation of Silicon)，トレンチ等による素
子分離領域１２が形成されている。素子分離領域１２が
形成されていないｎ型ウェル領域の表面領域がｐ型トラ
ンジスタ形成領域１４となり、素子分離領域が形成され
ていないｐ型ウェル領域の表面領域がｎ型トランジスタ
形成領域１３となる。これら２つのトランジスタ形成領
域１３，１４は後述するビット線７１ａ，７１ｂの延在
方向に並行に配置されている。ＳＲＡＭセル１０は、図
２に示したワードトランジスタＱｎ３またはＱｎ４のゲ
ート電極をそれぞれ兼用する２本のワード線２１ａ，２
１ｂ（ＷＬ１，ＷＬ２）、駆動トランジスタＱｎ１と負
荷トランジスタＱｐ１のゲート電極を兼用する共通ゲー
ト線２２ａ（ＧＬ１）、および、駆動トランジスタＱｎ
２と負荷トランジスタＱｐ２のゲート電極を兼用する共
通ゲート線２２ｂ（ＧＬ２）を備えている。
【００２５】２本のワード線２１ａ，２１ｂは互いに平
行に配置され、それぞれｎ型トランジスタ形成領域１３
の両端付近で直交している。また、共通ゲート線２２
ａ，２２ｂは、ワード線２１ａ，２１ｂの間において、
ｐ型トランジスタ形成領域１４，ｎ型トランジスタ形成
領域１３の双方に対して直交している。また、共通ゲー
ト線２２ａ，２２ｂは、ワード線２１ａ，２１ｂと共に
等間隔となるように互いに平行に配線されている。な
お、この共通ゲート線２２ａ，２２ｂはセルごとに設け
られた矩形パターンであり、ワード線方向に隣接するセ
ルの共通ゲート線と分離されている。ワード線２１ａ，
２１ｂ、および共通ゲート線２２ａ，２２ｂはそれぞれ
例えば、ポリシリコン膜とＷＳｉｘ（タングステン・シ
リサイド）膜の積層構造により形成されている。
行に配置され、それぞれｎ型トランジスタ形成領域１３
の両端付近で直交している。また、共通ゲート線２２
ａ，２２ｂは、ワード線２１ａ，２１ｂの間において、
ｐ型トランジスタ形成領域１４，ｎ型トランジスタ形成
領域１３の双方に対して直交している。また、共通ゲー
ト線２２ａ，２２ｂは、ワード線２１ａ，２１ｂと共に
等間隔となるように互いに平行に配線されている。な
お、この共通ゲート線２２ａ，２２ｂはセルごとに設け
られた矩形パターンであり、ワード線方向に隣接するセ
ルの共通ゲート線と分離されている。ワード線２１ａ，
２１ｂ、および共通ゲート線２２ａ，２２ｂはそれぞれ
例えば、ポリシリコン膜とＷＳｉｘ（タングステン・シ
リサイド）膜の積層構造により形成されている。
【００２６】図４は、図３の状態から、公知のトランジ
スタ形成プロセスにより、ｎ型トランジスタ形成領域１
３に、ワードトランジスタＱｎ３，駆動トランジスタＱ
ｎ１，駆動トランジスタＱｎ２およびワードトランジス
タＱｎ４を直列接続した状態で形成し、また、ｐ型トラ
ンジスタ形成領域１４には負荷トランジスタＱｐ１，Ｑ
ｐ２を直列接続した状態で形成し、更にノード配線、ビ
ットコンタクト接続配線、ＶDDコンタクト接続配線およ
びＶSSコンタクト接続配線等を形成した後、例えば、第
３層目において、ＶSS線３１ａ，３１ｂ、ＶDD線３２、
ビットコンタクト接続配線３３をそれぞれ形成した状態
を表している。ＶSS線３１ａ，３１ｂはそれぞれメタ
ル、例えばアルミニウムにより形成され、ビット線の延
在方向と平行に配置されている。ＶSS線３１ａ，３１ｂ
はそれぞれ下層に形成されたｎ型トランジスタ形成領域
１３の駆動トランジスタＱｎ１，Ｑｎ２と電気的に接続
される。一方、ＶDD線３２は下層に形成されたｐ型トラ
ンジスタ形成領域１４の負荷トランジスタＱｐ１，Ｑｐ
２と電気的に接続される。
スタ形成プロセスにより、ｎ型トランジスタ形成領域１
３に、ワードトランジスタＱｎ３，駆動トランジスタＱ
ｎ１，駆動トランジスタＱｎ２およびワードトランジス
タＱｎ４を直列接続した状態で形成し、また、ｐ型トラ
ンジスタ形成領域１４には負荷トランジスタＱｐ１，Ｑ
ｐ２を直列接続した状態で形成し、更にノード配線、ビ
ットコンタクト接続配線、ＶDDコンタクト接続配線およ
びＶSSコンタクト接続配線等を形成した後、例えば、第
３層目において、ＶSS線３１ａ，３１ｂ、ＶDD線３２、
ビットコンタクト接続配線３３をそれぞれ形成した状態
を表している。ＶSS線３１ａ，３１ｂはそれぞれメタ
ル、例えばアルミニウムにより形成され、ビット線の延
在方向と平行に配置されている。ＶSS線３１ａ，３１ｂ
はそれぞれ下層に形成されたｎ型トランジスタ形成領域
１３の駆動トランジスタＱｎ１，Ｑｎ２と電気的に接続
される。一方、ＶDD線３２は下層に形成されたｐ型トラ
ンジスタ形成領域１４の負荷トランジスタＱｐ１，Ｑｐ
２と電気的に接続される。
【００２７】次に、層間絶縁膜（図示せず）を形成した
後、この層間絶縁膜に、各ビットコンタクト接続配線３
３に対向してビット線コンタクト（接続孔）４１を形成
する。本実施の形態では、このとき同時に、層間絶縁膜
に、ＶSS線３１ａ，３１ｂに対向してＶSSコンタクト４
２ａ，４２ｂ、また、ＶDD線３２に対向してＶDDコンタ
クト４３をそれぞれ選択的に形成する。
後、この層間絶縁膜に、各ビットコンタクト接続配線３
３に対向してビット線コンタクト（接続孔）４１を形成
する。本実施の形態では、このとき同時に、層間絶縁膜
に、ＶSS線３１ａ，３１ｂに対向してＶSSコンタクト４
２ａ，４２ｂ、また、ＶDD線３２に対向してＶDDコンタ
クト４３をそれぞれ選択的に形成する。
【００２８】次に、図５に示したように、第５層目にお
いて、ＶSS線３１ａ，３１ｂおよびＶDD線３２の延在方
向に対して直行する方向に、メインワード線５１と共
に、ＶSSコンタクト４２ａ，４２ｂに接続される補助Ｖ
SS線５２、およびＶDDコンタクト４３に接続される補助
ＶDD線５３をそれぞれ形成する。このとき、メインワー
ド線５１、補助ＶSS線５２および補助ＶDD線５３はそれ
ぞれ各ビット線コンタクト４１の上を避けるように蛇行
した形状とする。なお、これらメインワード線５１、補
助ＶSS線５２および補助ＶDD線５３は同一ピッチ、例え
ば、アレイの６列（ロウ）毎にビット線の延在方向に繰
り返して形成する。また、本実施の形態では、メインワ
ード線５１等を形成すると同時に、ビット線コンタクト
４１に接続されるビット線接続配線５４を形成する。
いて、ＶSS線３１ａ，３１ｂおよびＶDD線３２の延在方
向に対して直行する方向に、メインワード線５１と共
に、ＶSSコンタクト４２ａ，４２ｂに接続される補助Ｖ
SS線５２、およびＶDDコンタクト４３に接続される補助
ＶDD線５３をそれぞれ形成する。このとき、メインワー
ド線５１、補助ＶSS線５２および補助ＶDD線５３はそれ
ぞれ各ビット線コンタクト４１の上を避けるように蛇行
した形状とする。なお、これらメインワード線５１、補
助ＶSS線５２および補助ＶDD線５３は同一ピッチ、例え
ば、アレイの６列（ロウ）毎にビット線の延在方向に繰
り返して形成する。また、本実施の形態では、メインワ
ード線５１等を形成すると同時に、ビット線コンタクト
４１に接続されるビット線接続配線５４を形成する。
【００２９】次に、本実施の形態では、層間絶縁膜（図
示せず）を形成した後、図６に示したように、ビット線
接続配線５４に対向してビット線コンタクト６１を選択
的に形成する。続いてビット線コンタクト６１に接続さ
れる２本のビット線７１ａ，７１ｂ（ＢＬ1 ，ＢＬ2 ）
を形成する。なお、以上のコンタクトおよび配線は、公
知の半導体コンタクト形成および配線形成プロセスによ
り形成することができる。最後に、図示しないが、必要
な場合は更に上層の配線層を形成した後、オーバーコー
ト膜の成膜およびパッド窓明け等の工程を経て、ＳＲＡ
Ｍの製造プロセスが終了する。
示せず）を形成した後、図６に示したように、ビット線
接続配線５４に対向してビット線コンタクト６１を選択
的に形成する。続いてビット線コンタクト６１に接続さ
れる２本のビット線７１ａ，７１ｂ（ＢＬ1 ，ＢＬ2 ）
を形成する。なお、以上のコンタクトおよび配線は、公
知の半導体コンタクト形成および配線形成プロセスによ
り形成することができる。最後に、図示しないが、必要
な場合は更に上層の配線層を形成した後、オーバーコー
ト膜の成膜およびパッド窓明け等の工程を経て、ＳＲＡ
Ｍの製造プロセスが終了する。
【００３０】以上実施の形態を挙げて本発明を説明した
が、本発明は上記実施の形態に限定されるものではなく
種々変形可能である。例えば、上記実施の形態では、第
４層目において、メインワード線５１、補助ＶSS線５２
および補助ＶDD線５３がそれぞれ同一ピッチでビット線
の延在方向に繰り返し形成されるようにしたが、例え
ば、これらメインワード線５１、補助ＶSS線５２および
補助ＶDD線５３のうちの２つが繰り返し形成されるよう
にしてもよい。また、これらの配線は、第４層目に限ら
ず、その他の層に形成するようにしてもよい。更に、補
助ＶSS線５２および補助ＶDD線５３はそれぞれメインワ
ード線５１とは別の層に形成するようにしてもよく、要
は、電源電位供給線および基準電位供給線に対して直交
する方向に、補助の電源電位供給線および基準電位供給
線を配置し、これら対応する電位供給線同士がＳＲＡＭ
セルアレイ内において互いに電気的に接続される構成で
あればよい。
が、本発明は上記実施の形態に限定されるものではなく
種々変形可能である。例えば、上記実施の形態では、第
４層目において、メインワード線５１、補助ＶSS線５２
および補助ＶDD線５３がそれぞれ同一ピッチでビット線
の延在方向に繰り返し形成されるようにしたが、例え
ば、これらメインワード線５１、補助ＶSS線５２および
補助ＶDD線５３のうちの２つが繰り返し形成されるよう
にしてもよい。また、これらの配線は、第４層目に限ら
ず、その他の層に形成するようにしてもよい。更に、補
助ＶSS線５２および補助ＶDD線５３はそれぞれメインワ
ード線５１とは別の層に形成するようにしてもよく、要
は、電源電位供給線および基準電位供給線に対して直交
する方向に、補助の電源電位供給線および基準電位供給
線を配置し、これら対応する電位供給線同士がＳＲＡＭ
セルアレイ内において互いに電気的に接続される構成で
あればよい。
【００３１】
【発明の効果】以上説明したように本発明の半導体記憶
装置では、第１の電源電位供給線および第１の基準電位
供給線とは異なる層において第２の電源電位供給線およ
び第２の基準電位供給線をそれぞれ設け、これら第２の
電源電位供給線と第１の電源電位供給線、第２の基準電
位供給線と第１の基準電位供給線とを、メモリセルアレ
イ内においてそれぞれ電気的に接続させるようにしたの
で、メモリセルの面積を大きくすることなく、第１の電
源電位供給線および第１の基準電位供給線における配線
抵抗を低減させることができる。従って、各メモリセル
内に十分な電位を供給することができ、第１のトランジ
スタ形成領域および第２のトランジスタ形成領域がそれ
ぞれビット線と同じ方向に延在するように配置された構
成を有する半導体記憶装置において、高速動作が可能と
なる。
装置では、第１の電源電位供給線および第１の基準電位
供給線とは異なる層において第２の電源電位供給線およ
び第２の基準電位供給線をそれぞれ設け、これら第２の
電源電位供給線と第１の電源電位供給線、第２の基準電
位供給線と第１の基準電位供給線とを、メモリセルアレ
イ内においてそれぞれ電気的に接続させるようにしたの
で、メモリセルの面積を大きくすることなく、第１の電
源電位供給線および第１の基準電位供給線における配線
抵抗を低減させることができる。従って、各メモリセル
内に十分な電位を供給することができ、第１のトランジ
スタ形成領域および第２のトランジスタ形成領域がそれ
ぞれビット線と同じ方向に延在するように配置された構
成を有する半導体記憶装置において、高速動作が可能と
なる。
【図１】本発明の一実施の形態に係るＳＲＡＭセルアレ
イの概略構成を説明するためのパターン図である。
イの概略構成を説明するためのパターン図である。
【図２】図１に示したＳＲＡＭセルアレイにおけるセル
の回路構成図である。
の回路構成図である。
【図３】図１に示したＳＲＡＭセルアレイの製造工程を
説明するためのパターン構成図である。
説明するためのパターン構成図である。
【図４】図３に続くＳＲＡＭセルアレイの製造過程を説
明するためのパターン構成図である。
明するためのパターン構成図である。
【図５】図４に続くＳＲＡＭセルアレイの製造過程を説
明するためのパターン構成図である。
明するためのパターン構成図である。
【図６】図５に続くＳＲＡＭセルアレイの製造過程を説
明するためのパターン構成図である。
明するためのパターン構成図である。
【符号の説明】 １…ＳＲＡＭセルアレイ、２ａ…ＶDD線、２ｂ…Ｖ
SS線、４，５１…メインワード線、５ａ，５３…補助Ｖ
DD線、５ｂ，５２…補助ＶSS線、６ａ，６ｂ…コンタク
ト部、１１…半導体基板、１２…素子分離領域、１３…
ｐ型トランジスタ形成領域、１４…ｎ型トランジスタ形
成領域、２１ａ，２１ｂ…ワード線（ＷＬ１，ＷＬ
２）、２２ａ，２２ｂ…共通ゲート線（ＧＬ１，ＧＬ
２）、７１ａ，７１ｂ…ビット線
SS線、４，５１…メインワード線、５ａ，５３…補助Ｖ
DD線、５ｂ，５２…補助ＶSS線、６ａ，６ｂ…コンタク
ト部、１１…半導体基板、１２…素子分離領域、１３…
ｐ型トランジスタ形成領域、１４…ｎ型トランジスタ形
成領域、２１ａ，２１ｂ…ワード線（ＷＬ１，ＷＬ
２）、２２ａ，２２ｂ…共通ゲート線（ＧＬ１，ＧＬ
２）、７１ａ，７１ｂ…ビット線
Claims (3)
- 【請求項１】 各メモリセルが、第１導電型の第１のト
ランジスタが形成される第１のトランジスタ形成領域お
よび第２導電型の第２のトランジスタが形成される第２
のトランジスタ形成領域を含み、かつ、前記第１のトラ
ンジスタ形成領域および第２のトランジスタ形成領域が
それぞれビット線と同じ方向に延在するように配置され
たものであり、これらメモリセルが複数アレイ状に配設
されてなる半導体記憶装置であって、 前記ビット線の延在方向に並行に配置され、各メモリセ
ルに対して共通の電源電位を供給する第１の電源電位供
給線と、 この第１の電源電位供給線と同じ層において、前記ビッ
ト線の延在方向に並行に配置され、各メモリセルに対し
て基準電位を供給する第１の基準電位供給線と、 前記第１の電源電位供給線および第１の基準電位供給線
とは異なる層において、前記第１の電源電位供給線およ
び第１の基準電位供給線の延在方向に対して直交する方
向に延在するように配置された第２の電源電位供給線
と、 この第２の電源電位供給線と同じ層において、前記第２
の電源電位供給線の延在方向に対して並行に配置された
第２の基準電位供給線と、 前記第２の電源電位供給線と前記第１の電源電位供給線
とを、前記メモリセルアレイ内において電気的に接続さ
せる第１のコンタクト部と、 前記第２の基準電位供給線と前記第１の基準電位供給線
とを、前記メモリセルアレイ内において電気的に接続さ
せる第２のコンタクト部とを備えたことを特徴とする半
導体記憶装置。 - 【請求項２】 前記第２の電源電位供給線および前記第
２の基準電位供給線がメインワード線を含む層と同じ層
において形成されていることを特徴とする請求項１記載
の半導体記憶装置。 - 【請求項３】 前記メインワード線、前記第２の電源電
位供給線および前記第２の基準電位供給線の少なくとも
２つがビット線の延在方向に繰り返して形成されている
ことを特徴とする請求項２記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10341705A JP2000174141A (ja) | 1998-12-01 | 1998-12-01 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10341705A JP2000174141A (ja) | 1998-12-01 | 1998-12-01 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000174141A true JP2000174141A (ja) | 2000-06-23 |
Family
ID=18348147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10341705A Pending JP2000174141A (ja) | 1998-12-01 | 1998-12-01 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000174141A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1324712C (zh) * | 2003-04-04 | 2007-07-04 | 松下电器产业株式会社 | 半导体存储器 |
| JP2012231185A (ja) * | 1999-05-12 | 2012-11-22 | Renesas Electronics Corp | 半導体集積回路装置 |
-
1998
- 1998-12-01 JP JP10341705A patent/JP2000174141A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012231185A (ja) * | 1999-05-12 | 2012-11-22 | Renesas Electronics Corp | 半導体集積回路装置 |
| JP2013128148A (ja) * | 1999-05-12 | 2013-06-27 | Renesas Electronics Corp | 半導体集積回路装置 |
| JP2014225698A (ja) * | 1999-05-12 | 2014-12-04 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
| JP2015222840A (ja) * | 1999-05-12 | 2015-12-10 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
| US9286968B2 (en) | 1999-05-12 | 2016-03-15 | Renesas Electronics Corporation | Semiconductor integrated circuit device including SRAM cell array and a wiring layer for supplying voltage to well regions of SRAM cells provided on a region exterior of SRAM cell array |
| US9449678B2 (en) | 1999-05-12 | 2016-09-20 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
| US9646678B2 (en) | 1999-05-12 | 2017-05-09 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
| JP2017112392A (ja) * | 1999-05-12 | 2017-06-22 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
| US9985038B2 (en) | 1999-05-12 | 2018-05-29 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
| CN1324712C (zh) * | 2003-04-04 | 2007-07-04 | 松下电器产业株式会社 | 半导体存储器 |
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