JP2015222840A - 半導体集積回路装置 - Google Patents

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Abstract

【課題】本発明は、従来のＳＲＡＭメモリセルでは、Ｐウエル領域の基板へのコンタクトをとるために、拡散層の形を鍵状に曲げる必要があった。このため、対称性が悪く微細化が困難であるという問題があった。
【解決手段】ＳＲＡＭセルを構成するインバータが形成されたＰウエル領域PW1、PW2が２つに分割されてＮウエル領域NW1の両側に配置され、トランジスタを形成する拡散層に曲がりがなく、配置方向が、ウエル境界線やビット線に平行に走るように形成される。アレイの途中には、基板への電源を供給するための領域が、メモリセル３２ローあるいは、６４ロー毎に、ワード線と平行に形成される。
【選択図】図１

Description

本発明は、半導体集積回路装置に関わり、特にＳＲＡＭ（static random access memory）セルのレイアウトおよびこのセルを用いて構成したメモリに関するものである。
ＣＭＯＳ構成の１ポートＳＲＡＭセルは、通常６個のトランジスタで構成されており、従来の公知のレイアウトとして特開平１０―１７８１１０が知られている。
従来のＳＲＡＭセルのレイアウトでは、ＳＲＡＭセルを構成するインバータが形成されたＰウエル領域が２つに分割されてＮウエル領域の両側に配置され、ウエル境界線がビット線に平行に走るように形成されている。
微細化が進むにつれ、露光装置の波長をＧ線からＩ線さらにエキシマレーザへと短くして対応してきた。しかし、微細化の要求は装置の短波長化の進歩よりも早く、近年では波長以下のパターン寸法を加工する必要に迫られている。パターン寸法が波長以下になると鍵状に曲がったような複雑なパターンではレイアウトに忠実にパターンを形成できなくなり、メモリセルの対称性を崩す原因となる。しかし、従来の公知例では、Ｐウエル領域の基板へのコンタクトをとるために、拡散層の形を鍵状に曲げる必要があった。このため、対称性が悪く微細化が困難であるという問題があった。
そこで、本発明では、第１のＮチャネル型ＭＯＳトランジスタと第１のＰチャネル型ＭＯＳトランジスタとを含む第１のインバータと、第２のＮチャネル型ＭＯＳトランジスタと、第２のＰチャネル型ＭＯＳトランジスタとを含み、前記第１のインバータの出力端子に入力端子が接続され、前記第１のインバータの入力端子に出力端子が接続された第２のインバータと、前記第１のインバータの出力端子にソースが接続され、第１のビット線にドレインが接続され、ワード線にゲートが接続された第３のＮチャネル型ＭＯＳトランジスタと、前記第２のインバータの出力端子にソースが接続され、第２のビット線にドレインが接続され、ワード線にゲートが接続された第４のＮチャネル型ＭＯＳトランジスタとを備え、前記第１および第３のＮチャネル型ＭＯＳトランジスタは第１のＰウエル領域に形成され、その拡散層は曲がりがなく、配置方向が、第１および第２のＰチャネル型ＭＯＳトランジスタが形成される第１のｎウエル領域との境界に対して、平行であり、前記第２および第４のＮチャネル型ＭＯＳトランジスタは第２のＰウエル領域に形成され、その拡散層が曲がりがなく、配置方向が、第１および第２のＰチャネル型ＭＯＳトランジスタが形成される第１のｎウエル領域との境界に対して、平行であることを特徴としている。
拡散層の形状としては、また、その外形を直線を主体として構成し、最も長い直線部分が、第１および第２のＰチャネル型ＭＯＳトランジスタが形成される第１のｎウエル領域との境界に対して、平行であり、かつ、その境界に平行な中心線となる直線を規定した場合、その中心線に対して線対称であり、第２および第４のＮチャネル型ＭＯＳトランジスタは第２のＰウエル領域に形成され、その拡散層の外形は直線を主体として構成され、最も長い直線部分が、第１および第２のＰチャネル型ＭＯＳトランジスタが形成される第１のｎウエル領域との境界に対して、平行であり、かつ、その境界に平行な中心線となる直線を規定した場合、その中心線に対して線対称であることとしてもよい。このとき、線対称と言った場合、完全に線対称でなくとも、例えば中心線の左右で拡散層の面積が同じ程度の形状として、若干の非対称も場合により許容するものである。
また、前記第３のＮチャネル型ＭＯＳトランジスタのゲートに用いられる第1の多結晶シリコン配線層と、前記第１のＮチャネル型ＭＯＳトランジスタのゲートと前記第１のＰチャネル型ＭＯＳトランジスタのゲートとに用いられる第２の多結晶シリコン配線層とが平行に配置され、前記第４のＮチャネル型ＭＯＳトランジスタのゲートに用いられる第３の多結晶シリコン配線層と、前記第２のＮチャネル型ＭＯＳトランジスタのゲートと前記第２のＰチャネル型ＭＯＳトランジスタのゲートに用いられる第４の多結晶シリコン配線層とが平行に配置され、第１および第３の多結晶シリコン配線層は、ワード線を構成する第２層の金属配線層とコンタクトを介して接続される。
また、前記第１のインバータの入力端子と前記第２のインバータの出力端子がコンタクトで電気的に接続され、前記第２のインバータの入力端子と前記第１のインバータの出力端子がコンタクトで電気的に接続されてもよい。
また、前記第１、第２のビット線と、前記第１、第２のＰチャネル型ＭＯＳトランジスタのソースに接続された電源線と、前記第１、第２のＮチャネル型ＭＯＳトランジスタのソースに接続された接地線とが、第３層の金属配線層で、拡散層と平行に形成されてもよい。
また、前記第３層の金属配線層で形成された第１のビット線が前記第３層の金属配線層で形成された電源線と、前記第３層の金属配線層で形成された第１のＮチャネル型ＭＯＳトランジスタのソースに接続された接地線とに挟まれ、前記第３層の金属配線層で形成された第２のビット線が前記第３層の金属配線層で形成された電源線と、前記第３層の金属配線層で形成された第２のＮチャネル型ＭＯＳトランジスタのソースに接続された接地線とに挟まれてもいい。
あるいは、前記第１、第２のビット線と、前記第１、第２のＰチャネル型ＭＯＳトランジスタのソースに接続された電源線とが第２層の金属配線層で形成され、ワード線が第３層の金属層で形成され、前記第１、第２のＮチャネル型ＭＯＳトランジスタのソースに接続された接地線が、第３層および第２層の金属配線層で形成されてもよい。
また、前記メモリセルがアレイ状に並べられ、アレイ中およびアレイの上下に、Ｐウエル領域の基板へのコンタクトおよびＮウエル領域の基板へのコンタクトがワード線と平行に直線的に配置されている。以上ではｎウエル領域の両側に２つのｐウエル領域を配置した例であるが、ｐウエル領域の両側に２つのｎウエル領域を配置することもできる。
また、本願発明を適用した半導体記憶装置の他の例においては、少なくとも１対のＮウエル領域とＰウエル領域とからなるメモリセルをアレイ状に配置したメモリアレイを複数備え、そのメモリアレイの間に少なくとも一つの中間領域を有し、Ｎウエル領域とＰウエル領域との境界は少なくとも一つの直線部分を有し、Ｎウエル領域とＰウエル領域にそれぞれ形成された拡散層の平面形状は、
（１）直線部分と平行な長辺を有する長方形の形状、または、（２）直線部分と平行な長辺を有する複数の長方形をそれぞれの短辺を介して組み合わせた形状であり、あるいは、
（１）直線部分と平行な長辺を有する長方形の形状、または、（２）直線部分と平行な長辺を有する複数の長方形を上記直線部分の方向に延びるように組み合わせた形状であることを特徴とする。
少なくともメモリアレイの領域においては、直線部分に平行にビット線が配置され、直線部分に垂直な方向にワード線が配置される。好ましくは、中間領域においては、直線部分に垂直な方向に少なくとも一種類の配線が配置され、かつ、電源配線とＮウエル領域またはＰウエル領域に形成された拡散層との電気的接触を行う配線（例えばコンタクト）が形成されている。この配線としては電源配線、接地配線、その他の電位の配線が考えられる。
本願発明は特に６つのトランジスタから構成されるスタティックＲＡＭのメモリセルを有する半導体記憶装置に好適である。
本発明によれば、拡散層が必要以上に複雑な形状とならないため、微細化が容易である。
実施例１に係わる半導体装置のレイアウト図。 実施例１に係わる半導体装置のレイアウト図。 実施例１、２、３、４で使用される記号の説明図。 実施例２に係わる半導体装置のレイアウト図。 実施例３に係わる半導体装置のレイアウト図。 実施例３に係わる半導体装置のレイアウト図。 実施例４に係わる半導体装置のレイアウト図。 実施例４に係わる半導体装置のレイアウト図。 実施例５に係わる半導体装置のレイアウト図。 実施例５に係わる半導体装置のレイアウト図。 実施例５で使用される記号の説明図。 実施例６に係わる半導体装置のレイアウト図。 実施例６に係わる半導体装置のレイアウト図。 実施例６で使用される記号の説明図。 実施例６に係わる半導体装置のプロセスフロー断面図。 実施例７に係わる半導体装置のレイアウト図。 実施例７に係わる半導体装置のレイアウト図。 実施例８に係わる半導体装置のレイアウト図。 実施例８に係わる半導体装置のレイアウト図。 実施例８で使用される記号の説明図。 実施例８に係わる半導体装置の断面図。 実施例９に係わる半導体装置のプロセスフロー断面図。 実施例１０に係わる半導体装置のプロセスフロー断面図。
以下、本発明に係わる半導体記憶装置の好適ないくつかの事例につき、図面を用いて説明する。
〈実施例１〉
図１および図２に本発明のＳＲＡＭセルのレイアウトＭＣを示す。図１は、半導体基板に形成された、ウエル領域、拡散層、多結晶シリコン配線層およびコンタクトが示されており、図２には、第１層の金属配線層、ビアホール１、第２層の金属配線層、ビアホール２および第３層の金属配線層が示されている。図３は、図１および図２で使用される記号の説明である。
Ｐウエル領域ＰＷ１に形成されるＮチャネル型ＭＯＳトランジスタＴＮ１とＮウエル領域ＮＷ１に形成されるＰチャネル型ＭＯＳトランジスタＴＰ１によってインバータＩＮＶ1が構成される。また、Ｎウエル領域ＰＷ１に形成されるＮチャネル型ＭＯＳトランジスタＴＮ２とＮウエル領域ＮＷ１に形成されるＰチャネル型ＭＯＳトランジスタＴＰ２によってインバータＩＮＶ２が構成される。
インバータＩＮＶ１の出力は、コンタクトＳＣ１によってインバータＩＮＶ２の入力と電気的に接続されている。また、インバータＩＮＶ２の出力は、コンタクトＳＣ２によってインバータＩＮＶ１の入力と電気的に接続されている。
Ｎチャネル型ＭＯＳトランジスタＴＮ３は、ドレイン電極がビット線ＢＬ１に接続され、ソース電極が、Nチャネル型ＭＯＳトランジスタＴＮ１のドレインに接続され、ゲート電極は、ワード線ＷＤに接続される。同様に、Ｎチャネル型ＭＯＳトランジスタＴＮ４は、ドレイン電極がビット線ＢＬ２に接続され、ソース電極が、Nチャネル型ＭＯＳトランジスタＴＮ２のドレインに接続され、ゲート電極は、ワード線ＷＤに接続される。
Nチャネル型ＭＯＳトランジスタＴＮ１およびNチャネル型ＭＯＳトランジスタＴＮ３は、拡散層ＬＮ１上に形成され、Nチャネル型ＭＯＳトランジスタＴＮ２およびNチャネル型ＭＯＳトランジスタＴＮ４は、拡散層ＬＮ２上に形成される。
Ｐチャネル型ＭＯＳトランジスタＴＰ１は、拡散層ＬＰ１上に形成され、Pチャネル型ＭＯＳトランジスタＴＰ２は、拡散層ＬＰ２上に形成される。
拡散層（ＬＮ１、ＬＮ２、ＬＰ１、ＬＰ２）は、曲がりなく直線であるため、折れ曲がり部でのパターン補正が必要なく、ノード間のバランスが良くなる。メモリセルをアレイ上に並べた場合、拡散層は、ビット線（ＢＬ１、ＢＬ２）に平行な４本の直線となる。
また、Nチャネル型ＭＯＳトランジスタＮ３のゲート電極に用いられる多結晶シリコン配線層ＦＧ３および、Nチャネル型ＭＯＳトランジスタＴＮ４のゲート電極に用いられる多結晶シリコン配線層ＦＧ４は、ビット線（ＢＬ１、ＢＬ２）と垂直方向に第２の金属配線層を用いて形成されるワード線ＷＬに接続されている。Nチャネル型ＭＯＳトランジスタＴＮ１およびPチャネル型ＭＯＳトランジスタＴＰ１のゲート電極に用いられる多結晶シリコン配線層ＦＧ１、Nチャネル型ＭＯＳトランジスタＴＮ２およびPチャネル型ＭＯＳトランジスタＴＰ２のゲート電極に用いられる多結晶シリコン配線層ＦＧ２および多結晶シリコン配線層（ＦＧ３、ＦＧ４）は、ワード線と平行に配置されている。
Nチャネル型ＭＯＳトランジスタＴＮ１のソース電極は、第３層の金属配線層で形成された接地電位線Ｖｓｓ１に接続され、Nチャネル型ＭＯＳトランジスタＴＮ２のソース電極は、第３層の金属配線層で形成された接地電位線Ｖｓｓ２に接続される。また、Ｐチャネル型ＭＯＳトランジスタ（ＴＰ１、ＴＰ２）のソース電極は、第３層の金属配線層で形成された電源電位線Ｖｃｃ１に接続されている。
ビット線ＢＬ１は、電源電位Ｖｃｃ１と接地電位Ｖｓｓ１に挟まれており、ビット線ＢＬ２は電源電位Ｖｃｃ１と接地電位Ｖｓｓ２に挟まれている。この構造は、ビット線どうしのクロスカップルノイズを低減でき、低電圧、高速動作に効果がある。
また、コンタクトホールのエッチ時にサイドスぺーサーを削ってｎ−層上にコンタクトが形成された場合、コンタクトからｎ−を通して基板に流れ込むことが考えられる。多結晶シリコン配線層と拡散層をつなぐコンタクトを形成する場合、拡散層ＴＰ２と多結晶シリコン配線層ＦＧ１の間隔をサイドスぺーサーの長さよりも長くすることにより、拡散層にｎ−が形成されずリーク電流を防ぐことができる。
〈実施例２〉
図４に実施例１のメモリセルＭＣをアレイ状に配列した場合の例を示す。図中の記号は、図３に説明されている。
メモリセルＭＣは例えば、２５６ロー×１２８カラム並べられる。実施例１のメモリセルは、ビット線方向の高さが低いため、２５６ローのメモリセルを並べても、ビット線の長さが従来に比べて短くなるので、高速化できる。隣合うメモリセルＭＣは、ｙ軸に対して線対称に配置され、上下のメモリセルＭＣは、ｘ軸に対して線対称に配置される。また、アレイの途中には、基板への電源を供給するための領域ＳＴが、ワード線ＷＤと平行に形成される。領域ＳＴは、例えば、メモリセル３２ローあるいは、６４ロー毎に配置される。
Ｐウエル領域（ＰＷ１、ＰＷ２）に電位を供給する配線ＶｂｎおよびＮウエル領域ＮＷ１に電位を供給する配線Ｖｂｐがワード線と平行に形成される。配線Ｖｂｎは、接地電位Ｖｓｓと接続してもいいし、Ｖｓｓとは異なる電位を供給することができる。また、配線Ｖｂｐは、電源電位Ｖｃｃと接続してもいいし、Ｖｃｃとは異なる電位を供給することもできる。
また、領域ＳＴでは、電源電位線Ｖｃｃ１を補強するための電源電位線Ｖｃｃがワード線と平行に形成され、接地電位（Ｖｓｓ１、Ｖｓｓ２）を補強するための接地電位線Ｖｓｓがワード線と平行に形成される。
また、接地電位線（Ｖｓｓ１、Ｖｓｓ２）が、ワード線ＷＤと垂直方向に配置されるので、１つのワード線を選択した場合に、このワード線に沿った各メモリセルに対して、１対の接地電位線から電位が供給されるので、電位線のノイズが小さく、アクセスの高速化、低電圧化に効果がある。
また、メモリセルＭＣは、ワード線方向の幅が広いため、センスアンプＡＭＰのレイアウトが容易であり、従来行われていた、メモリセル２カラムで１つのセンスアンプをレイアウトする必要がなく、１カラムに１つのセンスアンプがレイアウトできる。また、ワードドライバ回路ｗｄｄｒｖは従来に比べて偏平なレイアウトとなる。
〈実施例３〉
図５および図６に実施例３のＳＲＡＭセルのレイアウトＭＣ２を示す。図５および図６で使用される記号の説明を図３に示した。実施例３のメモリセルＭＣ２は実施例１のメモリセルＭＣと比べて、実施例１では、拡散層（ＬＮ１、ＬＮ１）の形が羽子板状であるのに対し、実施例３の拡散層（ＬＮ３、ＬＮ４）が長方形であると点と、コンタクト（ＳＣ１、ＳＣ２）が、コンタクト（ＳＣ３、ＳＣ４）と第１層の金属配線層（Ｍ１１、Ｍ１２）で置き換えられている点を除いて同一である。
通常メモリセルでは、安定性を確保するために、Ｎチャネル型ＭＯＳトランジスタ（ＴＮ１、ＴＮ２）のゲート幅は、Ｎチャネル型ＭＯＳトランジスタ（ＴＮ３、ＴＮ４）のゲート幅の１．５倍に設計される。しかし、この場合は、実施例１で示したように、拡散層の形が羽子板状になり、パターン補正（ＯＰＣ）などの技術が必要となる。また、このために、トランジスタどうしのバランスも悪くなる。これに対して、実施例３では、拡散層（ＬＮ３、ＬＮ４）が長方形なので、加工が容易で、また、この結果トランジスタのバランスも良くすることができる。ただし、ゲート幅の比が１．０倍になってしまうため、Ｎチャネル型ＭＯＳトランジスタ（ＴＮ１、ＴＮ２）に比べて、Ｎチャネル型ＭＯＳトランジスタ（ＴＮ３、ＴＮ４）の酸化膜厚を厚くするか、ゲート長を長くするか、しきい値を高くするか、あるいは電界緩和のための低濃度ドレイン領域の不純物濃度を低くするなどにより駆動力に差をつけていわゆるセルレシオを大きくする必要がある。また、実施例３では、実施例１でインバータＩＮＶ１の出力とインバータＩＮＶ２の入力を接続していたコンタクトＳＣ１の代わりに、コンタクトＳＣ３と第１層の金属配線層Ｍ１１を用いている。このようにすることにより折れ曲がったコンタクトが必要なくなり、パターン補正（ＯＰＣ）等が必要なくなる。
〈実施例４〉
図７および図８に実施例４のＳＲＡＭセルのレイアウトＭＣ３を示す。図７および図８で使用される記号の説明を図３に示した。実施例４のメモリセルＭＣ３は実施例３のメモリセルＭＣ２と比べて、多結晶シリコン配線層（ＦＧ５、ＦＧ６、ＦＧ７、ＦＧ８）の形が長方形である点が異なる。このセルでは、折れ曲がりがなく、パターン補正（ＯＣＰ）が必要なく、トランジスタどうしのバランスがよくなる。
〈実施例５〉
図９および図１０に実施例５のＳＲＡＭセルのレイアウトＭＣ４を示す。図９および図１０で使用される記号の説明を図１１に示した。実施例５のメモリセルＭＣ４は実施例１のメモリセルＭＣと比べて、配線構造が異なる。
ビット線（ＢＬ３、ＢＬ４）および、電源電位線Ｖｃｃ２は、第２層の金属配線層を用いて形成される。ワード線ＷＤ１および接地電位線（Ｖｓｓ５、Ｖｓｓ６）は、第３層の金属配線層を用いてビット線と垂直に形成される。接地電位線（Ｖｓｓ３、Ｖｓｓ４）は、第４層の金属配線層を用いてビット線と平行に形成される。
グローバルビット線ＧＢは、ビット線を階層化した場合に使用される配線である。グローバルビット線ＧＢとビット線（ＢＬ３、ＢＬ４）とは、第３層の金属配線層でシールドされているので、クロスカップルノイズを防ぐことができる。また、接地電位線（Ｖｓｓ３、Ｖｓｓ４）によって、グローバルビット線ＧＢどうしのクロスカップルノイズを防ぐことができる。
〈実施例６〉
図１２および図１３に実施例６のＳＲＡＭセルのレイアウトＭＣ５を示す。図１２および図１３で使用される記号の説明を図１４に示した。実施例６のメモリセルＭＣ５は実施例１のメモリセルＭＣと比べて、ゲート電極と拡散層接続するいわゆる３層コンタクトの構造が異なる。
実施例１ではＬ字状のコンタクトＳＣ１、ＳＣ２でゲート電極と拡散層を接続しているが、実施例６ではゲート電極と拡散層接続領域ＳＳ１、ＳＳ２でシリサイドにより接続している。そのためゲート電極と拡散層を接続するためにコンタクトをＬ字状に曲げる必要がなくＩ字状の長方形のコンタクトＳＣ５、ＳＣ６にできる。コンタクトに折れ曲がりがなく、パターン補正（ＯＣＰ）が必要ない。
ゲート電極と拡散層接続領域ＳＳ１、ＳＳ２でシリサイドにより接続する具体的なプロセスフローを図１５に示す。
ゲート電極ＦＧを多結晶シリコンで形成する（図１５（ａ））。
ゲート電極ＦＧの側壁にサイドスペーサＳｉＮをＣＶＤシリコン窒化膜により形成する（図１５（ｂ））。
アクティブ領域側のサイドスペーサＳｉＮをシリコン窒化膜と酸化膜を高選択でエッチングできる条件でエッチングし取り除く（図１５（ｃ））。
Ｐ型高濃度拡散層Ｐ＋を形成する（図１５（ｄ））。
Ｃｏなどの高融点金属をスパッタにより堆積し、アニールすることで多結晶シリコンゲート電極と拡散層に選択的にシリサイドを形成する（図１５（ｅ））。このときゲート電極の側壁と拡散層とがシリサイドにより接続される。
〈実施例７〉
図１６および図１７に実施例７のＳＲＡＭセルのレイアウトＭＣ６を示す。図１６および図１７で使用される記号の説明を図１４に示した。実施例７のメモリセルＭＣ６は実施例６のメモリセルＭＣ５と比べて、 コンタクト（ＳＣ５、ＳＣ６）が、コンタクト（ＳＣ７、ＳＣ８）と第１層の金属配線層（Ｍ１１、Ｍ１２）で置き換えられている点を除いて同一である。
実施例７ではすべてのコンタクトを正方形コンタクトにでき、パターン補正（ＯＣＰ）が必要ない。
〈実施例８〉
図１８および図１９に実施例８のＳＲＡＭセルのレイアウトＭＣ７を示す。図１８および図１９で使用される記号の説明を図２０に示した。実施例８のメモリセルＭＣ７は実施例１のメモリセルＭＣと比べて、 コンタクト（ＳＣ１、ＳＣ２）が、ローカルインターコネクト（ＬＩ１、ＬＩ２）で置き換えられている点と、ワード線が第２層目の金属配線から第１層目の金属配線に、ビット線と電源電位線と接地電位線が第3層目の金属配線から第２層目の金属配線に変更されている点を除いて同一である。図２１は図１８、１９のＡ−Ｂ線に沿った断面図である。
実施例１ではコンタクトＳＣ１、ＳＣ２は他のコンタクトと同層で形成しているために、ＳＣ１、ＳＣ２の上に第１層目の金属配線を配置できないという制約がある。実施例８ではコンタクトとは別層のローカルインターコネクトＬＩ１、ＬＩ２で形成するために上に第１層目の金属配線を配置でき、実施例１と比較すると金属配線を１層減らす事ができる。
〈実施例９〉
図２２に実施例９の３層コンタクト部のプロセスフローを示す。実施例９は実施例１、３、４、５、８の３層コンタクト部を形成するプロセスの一例である。
近年のＬＳＩでは、コンタクトがホト工程の合せずれにより拡散層やゲート電極から外れてもフィールド酸化膜を削ることがないように、シリコン窒化膜などをストッパにして高選択エッチングでコンタクト穴を加工するのが一般的になってきている。ゲート電極をいわゆるサリサイド技術により低抵抗化する場合は、拡散層形成後に拡散層上とゲート電極上を露出させてシリサイドを形成し、その上にエッチングストッパとしてのシリコン窒化膜を堆積し、層間絶縁膜を更にその上に堆積してからコンタクト穴を形成するために、ゲート電極上のコンタクトと拡散層上のコンタクトをそのまま同時に形成しても両者共に導通を取ることができる。しかし、従来広く用いられてきたポリサイドゲート電極や、近年発表されているポリメタルゲート電極の場合、エッチングストッパとしてのシリコン窒化膜堆積前にはゲート電極上に酸化膜などの絶縁膜が残りゲート電極は露出していないために、その上にシリコン窒化膜を堆積してコンタクトを形成しようとするとゲート電極上のコンタクトの底部には酸化膜が残り導通が取れない。実施例９はコンタクト穴を開ける部分のゲート電極上のシリコン窒化膜をあらかじめ取り除いておくことによりゲート電極上コンタクトの導通を確保するものである。
以下、図２２により実施例９のプロセスフローを説明する。
ゲート電極と拡散層Ｐ＋を形成した後、エッチングストッパとしてシリコン窒化膜ＳｉＮを堆積する（図２２（ａ））。ゲート電極は多結晶シリコンＰｏｌｙＳｉとタングステンＷの積層であり、さらにその上に保護膜として酸化膜ＳｉＯが積層されている。
ゲート電極上のコンタクト穴を開ける部分のシリコン窒化膜をドライエッチングにより取り除く（図２２（ｂ））。
プラズマＣＶＤによるＴＥＯＳ膜などを堆積し、層間絶縁膜を形成する（図２２（ｃ））。
コンタクト開口部の酸化膜をシリコン窒化膜との高選択ドライエッチングによりエッチングする（図２２（ｄ））。高選択エッチングのためシリコン窒化膜はエッチングされずストッパとなる。あらかじめゲート電極上のシリコン窒化膜を取り除いておいた部分はストッパが無いためにゲート電極上までエッチングされる。そのため、ゲート電極上も導通が取れるようになる。
シリコン窒化膜を高選択ドライエッチングにより取り除く（図２２（ｅ））。
コンタクト穴の部分にタングステンなどの金属を埋め込みプラグとする（図２２（ｆ））。
〈実施例１０〉
図２３に実施例１０の３層コンタクト部のプロセスフローを示す。実施例１０は実施例１、３、４、５、８の３層コンタクト部を形成するプロセスの一例である。
実施例１０のプロセスフローは、実施例９のプロセスフローと比較して、エッチングストッパのシリコン窒化膜の堆積前にゲート電極上のコンタクト穴を開ける部分の酸化膜を取り除いておく点が異なる。
以下、図２３により実施例１０のプロセスフローを説明する。
ゲート電極と拡散層Ｐ＋を形成する（図２３（ａ））。ゲート電極は多結晶シリコンＰｏｌｙＳｉとタングステンＷの積層であり、さらにその上に保護膜として酸化膜ＳｉＯが積層されている。
ゲート電極上のコンタクト穴を開ける部分の酸化膜をドライエッチングにより取り除き、ゲート電極上を露出させる（図２３（ｂ））。
エッチングストッパとしてシリコン窒化膜ＳｉＮを堆積する（図２３（ｃ））。プラズマＣＶＤによるＴＥＯＳ膜などを堆積し、層間絶縁膜を形成する（図２３（ｄ））。
コンタクト開口部の酸化膜をシリコン窒化膜との高選択ドライエッチングによりエッチングする（図２３（ｅ））。高選択エッチングのためシリコン窒化膜はエッチングされずストッパとなる。
シリコン窒化膜を高選択ドライエッチングにより取り除く（図２３（ｆ））。シリコン窒化膜堆積前にゲート電極上の酸化膜を取り除いた部分はこのときに露出するために、ゲート電極上も導通が取れるようになる。
コンタクト穴の部分にタングステンなどの金属を埋め込みプラグとする（図２３（ｇ））。
ＭＣ、ＭＣ２、ＭＣ３、ＭＣ４、ＭＣ５、ＭＣ６、ＭＣ７……ＳＲＡＭメモリセル
ＴＮ１、ＴＮ２、ＴＮ３、ＴＮ４……Ｎチャネル型ＭＯＳトランジスタ
ＴＰ１、ＴＰ２……Ｐチャネル型ＭＯＳトランジスタ
ＰＷ１、ＰＷ２……Ｐウエル領域
ＮＷ１、ＮＷ……Ｎウエル領域
ＦＧ１、ＦＧ２、ＦＧ３、ＦＧ４、ＦＧ５、ＦＧ６、ＦＧ７、ＦＧ８、ＦＧ……多結晶シリコン配線層
ＬＮ１、ＬＮ２、ＬＮ３、ＬＮ４、ＬＰ１、ＬＰ２……拡散層
ＳＣ１、ＳＣ２、ＳＣ３、ＳＣ４、ＳＣ５、ＳＣ６、ＳＣ７、ＳＣ８……コンタクト
ＩＮＶ１、ＩＮＶ２……インバータ回路
ＷＤ、ＷＤ１……ワード線
ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４……ビット線
Ｖｓｓ、Ｖｓｓ１、Ｖｓｓ２、Ｖｓｓ３、Ｖｓｓ４、Ｖｓｓ５、Ｖｓｓ６……接地電位線
Ｖｃｃ、Ｖｃｃ１、Ｖｃｃ２……電源電位線
Ｖｂｐ……Ｎウエル領域へ電位を供給する線
Ｖｂｎ……Ｐウエル領域へ電位を供給する線
ｗｄｄｒｖ……ワードドライバ回路
ＡＭＰ……センスアンプ回路
Ｍ１１、Ｍ１２……第１層の金属配線層
ＧＢ……グローバルビット線
ＳＧＩ……フィールド領域
ＰｏｌｙＳｉ……多結晶シリコン
ＳｉＮ……シリコン窒化膜
ＳｉＯ……シリコン酸化膜
ＳＳ……シリサイド層
ＴＥＯＳ……プラズマＣＶＤ ＴＥＯＳ膜
Ｗ……タングステン
Ａｌ……アルミニウム配線層
Ｐ＋……Ｐ型高濃度拡散層。

Claims (18)

  1. 半導体基板、
    前記半導体基板に形成された第１及び第２のＰウエル領域、
    前記半導体基板に形成され、前記第１及び前記第２のＰウエル領域の間に設けられたＮウエル領域、
    各々は第１の方向に沿って延びる第１及び第２のビット線、
    各々は前記第１及び前記第２のビット線に接続する複数のメモリセル、
    前記複数のメモリセルにそれぞれ接続され、各々は第２の方向に沿って延びる複数のワード線、を含み、
    前記第１のＰウエル領域、前記Ｎウエル領域及び前記第２のＰウエル領域は、平面視して前記第２の方向に並んで配置され、
    前記Ｎウエル領域に設けられ、そのドレインが第１の接続ノードに接続され、そのゲートが第２の接続ノードに接続される第１のＰチャネル型トランジスタ、
    前記第１のＰウエル領域に設けられ、そのドレインが前記第１の接続ノードに接続され、そのゲートが前記第２の接続ノードに接続される第１のＮチャネル型トランジスタ、
    前記Ｎウエル領域に設けられ、そのドレインが前記第２の接続ノードに接続され、そのゲートが前記第１の接続ノードに接続される第２のＰチャネル型トランジスタ、
    前記第２のＰウエル領域に設けられ、そのドレインが前記第２の接続ノードに接続され、そのゲートが前記第１の接続ノードに接続される第２のＮチャネル型トランジスタ、
    前記第１のＰウエル領域に設けられ、前記第１のビット線と前記第１の接続ノードとの間を電気的に接続する第３のＮチャネル型トランジスタ、
    前記第２のＰウエル領域に設けられ、前記第２のビット線と前記第２の接続ノードとの間を電気的に接続する第４のＮチャネル型トランジスタ、
    前記第１のＰチャネル型ＭＯＳトランジスタのゲートおよび前記第１のＮチャネル型ＭＯＳトランジスタのゲートを一体に構成し、前記第２の方向へ延在する第１の配線と、
    前記第２のＰチャネル型ＭＯＳトランジスタのゲートおよび前記第２のＮチャネル型ＭＯＳトランジスタのゲートを一体に構成し、前記第２の方向へ延在する第２の配線と、
    前記第１のＰチャネル型ＭＯＳトランジスタおよび前記第２のＰチャネル型ＭＯＳトランジスタを覆うシリコン窒化膜、
    前記シリコン窒化膜上に形成された層間絶縁膜、
    を有し、
    前記第１の配線と前記第２のＰチャネル型トランジスタのドレインは、前記層間絶縁膜と前記シリコン窒化膜に形成された第１のコンタクト内の第１のプラグにより接続され、
    前記第２の配線と前記第１のＰチャネル型トランジスタのドレインは、前記層間絶縁膜と前記シリコン窒化膜に形成された第２のコンタクト内の第２のプラグにより接続され、
    前記第１の配線および前記第２の配線の各々の平面視した外形形状は、長方形である、半導体集積回路装置。
  2. 請求項１に記載の半導体集積回路装置において、
    前記第１のＮチャネル型トランジスタのドレインと前記第１のプラグは、前記第１のプラグと接触する第３の配線により接続され、
    前記第２のＮチャネル型トランジスタのドレインと前記第２のプラグは、前記第２のプラグと接触する第４の配線により接続される、半導体集積回路装置。
  3. 請求項２に記載の半導体集積回路装置において、
    前記第３の配線および前記第４の配線は、前記層間絶縁膜上に配置された、半導体集積回路装置。
  4. 請求項１に記載の半導体集積回路装置において、
    前記第１のコンタクト内の前記第１のプラグは、前記第１のＮチャネル型トランジスタのドレイン上に延在し、前記第１のＮチャネル型トランジスタのドレインに接続されており、
    前記第２のコンタクト内の前記第２のプラグは、前記第２のＮチャネル型トランジスタのドレイン上に延在し、前記第２のＮチャネル型トランジスタのドレインに接続されている、半導体集積回路装置。
  5. 請求項４に記載の半導体集積回路装置において、
    前記第１のプラグおよび前記第２のプラグは、タングステンからなる、半導体集積回路装置。
  6. 請求項１ないし請求項５のいずれか一項に記載の半導体集積回路装置において、
    前記第１のＰウエル領域に設けられ、前記第１および前記第３のＮチャネル型トランジスタのソース領域、ドレイン領域、および、ゲート電極下部のチャネル領域、を含む第１の拡散層を有し、
    前記第２のＰウエル領域に設けられ、前記第２および前記第４のＮチャネル型トランジスタのソース領域、ドレイン領域、および、ゲート電極下部のチャネル領域、を含む第２の拡散層を有し、
    前記第１の拡散層および前記第２の拡散層は、折れ曲がりがなく、前記第１の方向に沿って延びる、半導体集積回路装置。
  7. 半導体基板、
    前記半導体基板に形成された第１及び第２のＰウエル領域、
    前記半導体基板に形成され、前記第１及び前記第２のＰウエル領域の間に設けられたＮウエル領域、
    各々は第１の方向に沿って延びる第１及び第２のビット線、
    各々は前記第１及び前記第２のビット線に接続する複数のメモリセル、
    前記複数のメモリセルにそれぞれ接続され、各々は第２の方向に沿って延びる複数のワード線、を含み、
    前記第１のＰウエル領域、前記Ｎウエル領域及び前記第２のＰウエル領域は、平面視して前記第２の方向に並んで配置され、
    前記Ｎウエル領域に設けられ、そのドレインが第１の接続ノードに接続され、そのゲートが第２の接続ノードに接続される第１のＰチャネル型トランジスタ、
    前記第１のＰウエル領域に設けられ、そのドレインが前記第１の接続ノードに接続され、そのゲートが前記第２の接続ノードに接続される第１のＮチャネル型トランジスタ、
    前記Ｎウエル領域に設けられ、そのドレインが前記第２の接続ノードに接続され、そのゲートが前記第１の接続ノードに接続される第２のＰチャネル型トランジスタ、
    前記第２のＰウエル領域に設けられ、そのドレインが前記第２の接続ノードに接続され、そのゲートが前記第１の接続ノードに接続される第２のＮチャネル型トランジスタ、
    前記第１のＰウエル領域に設けられ、前記第１のビット線と前記第１の接続ノードとの間を電気的に接続する第３のＮチャネル型トランジスタ、
    前記第２のＰウエル領域に設けられ、前記第２のビット線と前記第２の接続ノードとの間を電気的に接続する第４のＮチャネル型トランジスタ、
    前記第１のＰチャネル型ＭＯＳトランジスタのゲートおよび前記第１のＮチャネル型ＭＯＳトランジスタのゲートを一体に構成し、前記第２の方向へ延在する第１の配線と、
    前記第２のＰチャネル型ＭＯＳトランジスタのゲートおよび前記第２のＮチャネル型ＭＯＳトランジスタのゲートを一体に構成し、前記第２の方向へ延在する第２の配線と、
    前記第１のＰチャネル型ＭＯＳトランジスタおよび前記第２のＰチャネル型ＭＯＳトランジスタを覆うシリコン窒化膜、
    前記シリコン窒化膜上に形成された層間絶縁膜、
    を有し、
    前記第１の配線と前記第２のＰチャネル型トランジスタのドレインは、前記層間絶縁膜と前記シリコン窒化膜に形成された第１のコンタクト内の第１のプラグにより接続され、
    前記第２の配線と前記第１のＰチャネル型トランジスタのドレインは、前記層間絶縁膜と前記シリコン窒化膜に形成された第２のコンタクト内の第２のプラグにより接続され、
    前記第１のＰチャネル型トランジスタのゲート電極の、前記第１のプラグが接続される側の端部は、平面視して折れ曲がりを持たず、
    前記第２のＰチャネル型トランジスタのゲート電極の、前記第２のプラグが接続される側の端部は、平面視して折れ曲がりを持たない、半導体集積回路装置。
  8. 請求項７に記載の半導体集積回路装置において、
    前記第１のＮチャネル型トランジスタのドレインと前記第１のプラグは、前記第１のプラグと接触する第３の配線により接続され、
    前記第２のＮチャネル型トランジスタのドレインと前記第２のプラグは、前記第２のプラグと接触する第４の配線により接続される、半導体集積回路装置。
  9. 請求項８に記載の半導体集積回路装置において、
    前記第３の配線および前記第４の配線は、前記層間絶縁膜上に配置された、半導体集積回路装置。
  10. 請求項７に記載の半導体集積回路装置において、
    前記第１のコンタクト内の前記第１のプラグは、前記第１のＮチャネル型トランジスタのドレイン上に延在し、前記第１のＮチャネル型トランジスタのドレインに接続されており、
    前記第２のコンタクト内の前記第２のプラグは、前記第２のＮチャネル型トランジスタのドレイン上に延在し、前記第２のＮチャネル型トランジスタのドレインに接続されている、半導体集積回路装置。
  11. 請求項７に記載の半導体集積回路装置において、
    前記第１のプラグおよび前記第２のプラグは、タングステンからなる、半導体集積回路装置。
  12. 請求項７ないし請求項１１のいずれか一項に記載の半導体集積回路装置において、
    前記第１のＰウエル領域に設けられ、前記第１および前記第３のＮチャネル型トランジスタのソース領域、ドレイン領域、および、ゲート電極下部のチャネル領域、を含む第１の拡散層を有し、
    前記第２のＰウエル領域に設けられ、前記第２および前記第４のＮチャネル型トランジスタのソース領域、ドレイン領域、および、ゲート電極下部のチャネル領域、を含む第２の拡散層を有し、
    前記第１の拡散層および前記第２の拡散層は、折れ曲がりがなく、前記第１の方向に沿って延びる、半導体集積回路装置。
  13. 半導体基板、
    前記半導体基板に形成された第１及び第２のＰウエル領域、
    前記半導体基板に形成され、前記第１及び前記第２のＰウエル領域の間に設けられたＮウエル領域、
    各々は第１の方向に沿って延びる第１及び第２のビット線、
    各々は前記第１及び前記第２のビット線に接続する複数のメモリセル、
    前記複数のメモリセルにそれぞれ接続され、各々は第２の方向に沿って延びる複数のワード線、を含み、
    前記第１のＰウエル領域、前記Ｎウエル領域及び前記第２のＰウエル領域は、平面視して前記第２の方向に並んで配置され、
    前記Ｎウエル領域に設けられ、そのドレインが第１の接続ノードに接続され、そのゲートが第２の接続ノードに接続される第１のＰチャネル型トランジスタ、
    前記第１のＰウエル領域に設けられ、そのドレインが前記第１の接続ノードに接続され、そのゲートが前記第２の接続ノードに接続される第１のＮチャネル型トランジスタ、
    前記Ｎウエル領域に設けられ、そのドレインが前記第２の接続ノードに接続され、そのゲートが前記第１の接続ノードに接続される第２のＰチャネル型トランジスタ、
    前記第２のＰウエル領域に設けられ、そのドレインが前記第２の接続ノードに接続され、そのゲートが前記第１の接続ノードに接続される第２のＮチャネル型トランジスタ、
    前記第１のＰウエル領域に設けられ、前記第１のビット線と前記第１の接続ノードとの間を電気的に接続する第３のＮチャネル型トランジスタ、
    前記第２のＰウエル領域に設けられ、前記第２のビット線と前記第２の接続ノードとの間を電気的に接続する第４のＮチャネル型トランジスタ、
    前記第１のＰチャネル型ＭＯＳトランジスタのゲートおよび前記第１のＮチャネル型ＭＯＳトランジスタのゲートを一体に構成し、前記第２の方向へ延在する第１の配線と、
    前記第２のＰチャネル型ＭＯＳトランジスタのゲートおよび前記第２のＮチャネル型ＭＯＳトランジスタのゲートを一体に構成し、前記第２の方向へ延在する第２の配線と、
    前記第１のＰチャネル型ＭＯＳトランジスタおよび前記第２のＰチャネル型ＭＯＳトランジスタを覆うシリコン窒化膜、
    前記シリコン窒化膜上に形成された層間絶縁膜、
    を有し、
    前記第１の配線の一端と前記第２のＰチャネル型トランジスタのドレインは、前記層間絶縁膜と前記シリコン窒化膜に形成された第１のコンタクト内の第１のプラグにより接続され、
    前記第２の配線の一端と前記第１のＰチャネル型トランジスタのドレインは、前記層間絶縁膜と前記シリコン窒化膜に形成された第２のコンタクト内の第２のプラグにより接続され、
    前記第１方向における前記第１の配線の一端の幅は、前記第１の配線の他端の幅と等しく、
    前記第１方向における前記第２の配線の一端の幅は、前記第２の配線の他端の幅と等しい、半導体集積回路装置。
  14. 請求項１３に記載の半導体集積回路装置において、
    前記第１のＮチャネル型トランジスタのドレインと前記第１のプラグは、前記第１のプラグと接触する第３の配線により接続され、
    前記第２のＮチャネル型トランジスタのドレインと前記第２のプラグは、前記第２のプラグと接触する第４の配線により接続される、半導体集積回路装置。
  15. 請求項１３に記載の半導体集積回路装置において、
    前記第１のコンタクト内の前記第１のプラグは、前記第１のＮチャネル型トランジスタのドレイン上に延在し、前記第１のＮチャネル型トランジスタのドレインに接続されており、
    前記第２のコンタクト内の前記第２のプラグは、前記第２のＮチャネル型トランジスタのドレイン上に延在し、前記第２のＮチャネル型トランジスタのドレインに接続されている、半導体集積回路装置。
  16. 請求項１３に記載の半導体集積回路装置において、
    前記第１のプラグおよび前記第２のプラグは、タングステンからなる、半導体集積回路装置。
  17. 請求項１３に記載の半導体集積回路装置において、
    前記第１のＰウエル領域に設けられ、前記第１および前記第３のＮチャネル型トランジスタのソース領域、ドレイン領域、および、ゲート電極下部のチャネル領域、を含む第１の拡散層を有し、
    前記第２のＰウエル領域に設けられ、前記第２および前記第４のＮチャネル型トランジスタのソース領域、ドレイン領域、および、ゲート電極下部のチャネル領域、を含む第２の拡散層を有し、
    前記第１の拡散層および前記第２の拡散層は、折れ曲がりがなく、前記第１の方向に沿って延びる、半導体集積回路装置。
  18. 半導体基板、
    前記半導体基板に形成された第１及び第２のＰウエル領域、
    前記半導体基板に形成され、前記第１及び前記第２のＰウエル領域の間に設けられたＮウエル領域、
    各々は第１の方向に沿って延びる第１及び第２のビット線、
    各々は前記第１及び前記第２のビット線に接続する複数のメモリセル、
    前記複数のメモリセルにそれぞれ接続され、各々は第２の方向に沿って延びる複数のワード線、を含み、
    前記第１のＰウエル領域、前記Ｎウエル領域及び前記第２のＰウエル領域は、平面視して前記第２の方向に並んで配置され、
    前記Ｎウエル領域に設けられ、そのドレインが第１の接続ノードに接続され、そのゲートが第２の接続ノードに接続される第１のＰチャネル型トランジスタ、
    前記第１のＰウエル領域に設けられ、そのドレインが前記第１の接続ノードに接続され、そのゲートが前記第２の接続ノードに接続される第１のＮチャネル型トランジスタ、
    前記Ｎウエル領域に設けられ、そのドレインが前記第２の接続ノードに接続され、そのゲートが前記第１の接続ノードに接続される第２のＰチャネル型トランジスタ、
    前記第２のＰウエル領域に設けられ、そのドレインが前記第２の接続ノードに接続され、そのゲートが前記第１の接続ノードに接続される第２のＮチャネル型トランジスタ、
    前記第１のＰウエル領域に設けられ、前記第１のビット線と前記第１の接続ノードとの間を電気的に接続する第３のＮチャネル型トランジスタ、
    前記第２のＰウエル領域に設けられ、前記第２のビット線と前記第２の接続ノードとの間を電気的に接続する第４のＮチャネル型トランジスタ、
    前記第１のＰチャネル型ＭＯＳトランジスタのゲートおよび前記第１のＮチャネル型ＭＯＳトランジスタのゲートを一体に構成し、前記第２の方向へ延在する第１の配線と、
    前記第２のＰチャネル型ＭＯＳトランジスタのゲートおよび前記第２のＮチャネル型ＭＯＳトランジスタのゲートを一体に構成し、前記第２の方向へ延在する第２の配線と、
    前記第１のＰチャネル型ＭＯＳトランジスタおよび前記第２のＰチャネル型ＭＯＳトランジスタを覆う層間絶縁膜、
    を有し、
    前記第１の配線の一端と前記第２のＰチャネル型トランジスタのドレインは、前記層間絶縁膜に形成された第１のコンタクト内の第１のプラグにより接続され、
    前記第２の配線の一端と前記第１のＰチャネル型トランジスタのドレインは、前記層間絶縁膜に形成された第２のコンタクト内の第２のプラグにより接続された、半導体集積回路装置。
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