KR19990004944A - 에스램 셀 제조 방법 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야

반도체 제조 분야에 관한 것임.

2. 발명이 해결하고자 하는 기술적 과제

박막트랜지스터형 에스램 셀 내부의 전원 공급 배선과 주변회로의 전원 공급 배선의 접촉 면적을 증가시킬 수 있는 에스램 셀 제조 방법을 제공한다.

3. 발명의 해결 방법의 요지

주변 회로 공급 배선 콘택 주변에 보조 패턴을 형성하여 셀 내부의 전원 공급 배선과 주변회로의 전원 공급 배선의 접촉 면적을 증가시킨다.

4. 발명의 중요한 용도

반도체 장치 제조 공정에 이용됨.

Description

에스램 셀 제조 방법

본 발명은 반도체 장치 제조 방법에 관한 것으로 특히, 에스램(SRAM, static random access memory) 셀(cell) 제조 방법에 관한 것이다.

박막 트랜지스터를 부하 소자로 사용하는 박막트랜지스터형 에스램 셀(cell)제조 공정에서 박막 트랜지스터의 채널 및 셀내의 전원 공급 배선은 같은 폴리실리콘막으로 동시에 형성되며 상기 폴리실리콘막은 주변 회로의 전원 공급 배선인 금속막과 접촉된다.

종래 기술에 따른 박막트랜지스터의 금속 배선 형성 방법을 도1을 참조하여 설명한다. 도시한 바와 같이 먼저, 박막 트랜지스터의 게이트 전극(11)을 포함한 소정의 하부층이 형성된 반도체 기판(10) 상에 게이트 산화막(12)을 형성하고 폴리실리콘막(13)으로 박막트랜지스터의 채널 및 셀 내부 전원 공급 배선을 형성한다. 이어서, 층간절연막(14)을 형성하고 선택적으로 식각하여 상기 폴리실리콘막(13)과 주변회로의 전원 공급 배선을 연결하기 위한 콘택홀을 형성하고 금속막(15)을 증착한다.

상기 콘택홀 식각 과정에서 폴리실리콘막(13)의 과도 식각으로 폴리실리콘막(13)막과 금속막(15)의 접촉 면적(16)이 작아져서 셀내에 안정된 전원 공급을 하기가 어려워짐에 따라 소자의 특성이 저하되는 문제점이 있다.

상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 박막트랜지스터형 에스램 셀 내에 안정된 전원을 공급하기 위하여 주변회로의 전원 공급을 위한 금속막과 셀 내의 전원 공급 배선막의 접촉면적을 증가시킬 수 있는 에스램 셀 제조 방법을 제공하는데 그 목적이 있다.

도1은 종래 기술에 따른 박막트랜지스터형 에스램 셀의 금속 배선 형성 단면도.

도2는 본 발명의 일실시예에 따른 박막트랜지스터형 에스램 셀의 금속 배선 레이 아웃.

도3a 내지 도3c는 본 발명의 일실시예에 따른 박막트랜지스터형 에스램 셀의 금속 배선 형성 공정 단면도.

* 도면의 주요 부분에 대한 설명

10, 20: 반도체 기판11: 게이트 전극

12: 게이트 산화막13, 22: 폴리실리콘막

14, 24: 층간절연막15, 26: 금속막

16, 27:접촉 면적21: 보조패턴

23, 25: 감광막 패턴

상기 목적을 달성하기 위한 본 발명은 에스램 셀 제조 방법에 있어서, 소정의 하부층이 형성된 반도체 기판 상에 주변회로의 전원 공급 배선과 셀 내부의 전원 공급 배선을 연결하는 콘택홀이 형성될 영역을 둘러싸는 제1 전도막 패턴을 형성하는 제1단계; 상기 제1단계가 완료된 반도체 기판 상부에 셀 내부의 전원 공급 배선 및 박막트랜지스터의 채널을 위한 제2 전도막 패턴을 형성하는 제2단계; 상기 제2단계가 완료된 반도체 기판 상부에 층간절연막을 형성하고 선택적으로 식각하여 상기 제2 전도막 패턴의 측벽이 노출되는 콘택홀을 형성하는 제3단계; 및 상기 콘택홀 내에 주변회로의 전원 공급 배선으로 제3 전도막을 형성하여 상기 콘택홀 형성시 노출된 제2 전도막과 제3 전도막이 접하도록 하는 단계를 포함하여 이루어진다.

주변 회로의 전원 공급 배선과 셀의 전원 공급 배선의 접촉 영역을 증가시키기 위하여 주변 회로의 전원 공급 배선이 이루는 콘택홀 주변에 고리 모양의 보조 패턴을 형성한다.

이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 설명한다.

도2는 본 발명의 일실시예에 따른 주변 회로의 전원 공급 배선과 셀의 전원 공급 배선의 접촉 부위의 레이아웃(layout)이다. 도시한 바와 같이 콘택홀(23)이 형성될 영역을 둘러싸는 보조패턴(21)을 배치하여 콘택홀(h) 내에 형성되는 전도막과 폴리실리콘막(22)의 접촉면적을 증가시킨다.

도3a 내지 도3c는 도2의 레이아웃에 따른 금속 배선 형성 공정 단면도이다.

먼저, 도3a에 도시한 바와 같이 상기 도2의 레이아웃을 따라 소정의 하부층이 형성된 반도체 기판(20) 상에 박막트랜지스터의 게이트 전극(도시하지 않음)을 형성하기 위한 제1 폴리실리콘막 증착 및 패터닝 단계에서 이후에 주변 회로의 전원 공급 배선 콘택 영역을 둘러싸는 고리 모양 보조 패턴(21)을 형성한다. 이어서, 소정의 공정을 실시한 후, 셀의 전원 공급 배선 및 박막트랜지스터의 채널을 형성하기 위한 제2 폴리실리콘막(22)을 증착한 후 감광막 패턴(23)을 형성한다.

다음으로, 도3b에 도시한 바와 같이 상기 감광막 패턴(23)을 식각 방지막으로 제2 폴리실리콘막(22)을 식각하여 셀의 전원 공급 배선(22′) 및 박막트랜지스터의 채널(도시하지 않음)을 정의한다. 이어서, 상기 감광막 패턴(23)을 제거한 후, 층간절연막(24)을 형성하고 주변회로의 전원 공급 배선을 연결하는 콘택홀을 형성하기 위한 감광막 패턴(25)을 형성한다.

다음으로, 도3c에 도시한 바와 같이 상기 감광막 패턴(25)을 식각 방지막으로 상기 층간절연막(24)을 식각하여 콘택홀을 형성한 후 주변회로의 전원 공급 배선을 위한 전도막(26)을 형성한다. 상기 도3c는 도2의 레이아웃에서 선 a-a′의 단면도로서, 주변회로 영역의 전원 공급 배선을 이루는 전도막(26)과 셀영역의 전원 공급 배선(22′)의 접촉 면적(27)이 비교적 증가됨을 보이고 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

상기와 같이 이루어지는 본 발명은 전원 공급 배선과 셀 내의 전원 공급 배선이 접촉 면적을 증가시켜 셀 영역에 정상적이고 안정된 전원 공급이 가능하여 데이터 저장 장소의 저장 능력이 향상되어 소자의 특성을 향상시킬 수 있고 공정 마진의 증가로 수율을 향상시킬 수 있다.

Claims (4)

1. 소정의 하부층이 형성된 반도체 기판 상에 주변회로의 전원 공급 배선과 셀 내부의 전원 공급 배선을 연결하는 콘택홀이 형성될 영역을 둘러싸는 제1 전도막 패턴을 형성하는 제1단계;

   상기 제1단계가 완료된 반도체 기판 상부에 셀 내부의 전원 공급 배선 및 박막트랜지스터의 채널을 위한 제2 전도막 패턴을 형성하는 제2단계;

   상기 제2단계가 완료된 반도체 기판 상부에 층간절연막을 형성하고 선택적으로 식각하여 상기 제2 전도막 패턴의 측벽이 노출되는 콘택홀을 형성하는 제3단계; 및

   상기 콘택홀 내에 주변회로의 전원 공급 배선으로 제3 전도막을 형성하여 상기 콘택홀 형성시 노출된 제2 전도막과 제3 전도막이 접하도록 하는 단계를 포함하여 이루어지는 에스램 셀 제조 방법.
2. 제 1 항에 있어서,

   상기 제1 전도막 패턴을 고리 모양으로 형성하는 에스램 셀 제조 방법.
3. 제 1 항에 있어서,

   상기 제1 전도막은 박막트랜지스터의 게이트 전극을 형성하기 전도막과 동일한 막이며 게이트 전극 형성시 상기 제1 전도막 패턴을 동시에 형성하는 에스램 셀 제조 방법.
4. 제 1 항에 있어서,

   상기 제3 금속막으로 형성하는 에스램 셀 제조 방법.