KR100977760B1 - 반도체 집적회로장치 - Google Patents

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슈우지 이케다
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가부시키가이샤 히타치세이사쿠쇼
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Abstract

본 발명은, 반도체 집적회로장치에 관한 것으로, 종래의 SRAM 메모리 셀에서는, P웰 영역의 기판에 대한 콘택트를 취하기 위하여 확산층의 모양을 열쇠모양으로 구부릴 필요가 있었기 때문에, 대칭성이 나빠져 미세화가 어렵다고 하는 문제점이 있었는데, 본 발명에서는, SRAM 셀을 구성하는 인버터가 형성된 P웰 영역이 2개로 분할되어 N웰 영역(NW1)의 양측에 배치되고, 트랜지스터를 형성하는 확산층에 굽힘이 없이 배치방향이 웰 경계선이나 비트선에 평행하게 되도록 형성되어, 어레이의 도중에는 기판으로의 전원을 공급하기 위한 영역이 메모리 셀 32로우 혹은, 64로우마다 워드선과 평행하게 형성되어짐으로써, 확산층이 필요 이상으로 복잡한 형상이 되지 않기 때문에 미세화가 용이해지는 기술이 제시된다.
웰영역, 반도체

Description

반도체 집적회로장치{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
본 발명은, 반도체 집적회로장치에 관한 것으로, 특히 SRAM(static random access memory) 셀의 레이아웃 및 상기 셀을 이용하여 구성한 메모리에 관한 것이다.
CMOS구성의 1포트 SRAM 셀은, 통상 6개의 트랜지스터로 구성되어 있으며, 종래의 공지된 레이아웃으로는 일본 특허공개 평10-178110(1998년 6월 30일 공개)이 알려져 있다.
종래의 SRAM 셀의 레이아웃에서는, SRAM 셀을 구성하는 인버터가 형성된 P웰 영역이 2개로 분할되어 N웰 영역의 양측에 배치되며, 웰 환경선이 비트선에 평행하게 되도록 형성되어 있다.
미세화가 진전됨에 따라, 노광장치의 파장을 G선에서 I선, 나아가 엑시머 레이저로 점차 짧게 하여 대응해 왔다. 그러나, 미세화의 요구는 장치의 단파장화의 진보 보다도 빨라, 최근들어 파장 이하의 패턴수치를 가공할 필요가 생기게 되었다. 패턴수치가 파장 이하로 되면 열쇠모양으로 구부러진 듯한 복잡한 패턴에서는 레이아웃에 충실하게 패턴을 형성할 수 없게 되며, 메모리셀의 대칭성을 붕괴 시키는 원인으로 된다.
그러나, 종래의 공지예에서는, P웰 영역의 기판에 대한 콘택트를 취함과 동시에, 확산층의 모양을 열쇠모양으로 구부릴 필요가 있었다. 따라서, 대칭성이 나빠 미세화가 어렵다는 문제가 있었다.
본 발명은 상기 종래기술의 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 메모리셀의 대칭성을 구현하여 미세화 구현에 양호한 반도체집적회로장치를 제공하는 데 있다.
본 발명의 한 측면에 의하면, 제 1 N 채널형 MOS 트랜지스터와 제 1 P 채널형 MOS 트랜지스터를 포함하는 제 1 인버터와, 제 2 N 채널형 MOS 트랜지스터와, 제 2 P채널형 MOS 트랜지스터를 포함하고, 상기 제 1 인버터의 출력단자에 입력단자가 접속되고 상기 제 1 인버터의 입력단자에 출력단자가 접속된 제 2 인버터와, 상기 제 1 인버터의 출력단자에 소스가 접속되고 제 1 비트선에 드레인이 접속되고 워드선에 게이트가 접속된 제 3 N 채널형 MOS 트랜지스터와, 상기 제 2 인버터의 출력단자에 소스가 접속되고 제 2 비트선에 드레인이 접속되고 워드선에 게이트가 접속된 제 4 N 채널형 MOS 트랜지스터를 구비하고, 상기 제 1 및 제 3 N 채널형 MOS 트랜지스터는 제 1 P웰 영역에 형성되며, 그 확산층은 굽힘이 없이 배치방향이 제 1 및 제 2 P 채널형 MOS 트랜지스터가 형성되는 제 1 n웰 영역과의 경계에 대하여 평행이며, 상기 제 2 및 제 4 N 채널형 MOS 트랜지스터는 제 2 P웰 영역에 형성되고, 그 확산층은 굽힘이 없이 배치방향이 제 1 및 제 2 P 채널형 MOS 트랜지스터가 형성되는 제 1 n웰 영역과의 경계에 대하여 평행한 반도체장치가 제공된다.
확산층의 형상으로는, 또한 그 외형을 직선을 주체로 하여 구성하여, 가장 긴 직선부분이 제 1 및 제 2 P 채널형 MOS 트랜지스터가 형성되는 제 1 n웰 영역과의 경계에 대하여 평행하며, 동시에 그 경계에 평행한 중심선이 되는 직선을 규정한 경우, 그 중심선에 대하여 선대칭이며, 제 2 및 제 4 N 채널형 MOS 트랜지스터는 제 2 P웰 영역에 형성되고, 그 확산층의 외형은 직선을 주체로 하여 구성되며, 가장 긴 직선부분이 제 1 및 제 2 P 채널형 MOS 트랜지스터가 형성되는 제 1 n웰 영역과의 경계에 대하여 평행이고, 동시에 그 경계에 평행한 중심선이 되는 직선을 규정한 경우, 그 중심선에 대하여 선대칭인 것으로 하여도 좋다. 이 때, 선대칭으로 한 경우, 완전히 선대칭이 아니라도 예를 들어 중심선의 좌우로 확산층의 면적이 동일한 정도의 형상으로서 약간 비대칭인 경우도, 경우에 따라 허용되는 것이다.
본 발명의 다른 측면에 의하면, 상기 제 3 N 채널형 MOS 트랜지스터의 게이트에 이용되는 제 1 다결정 실리콘 배선층과, 상기 제 1 N 채널형 MOS 트랜지스터의 게이트와 상기 제 1 P 채널형 MOS 트랜지스터의 게이트에 이용되는 제 2 다결정 실리콘 배선층이 평행하게 배치되며, 상기 제 4 N 채널형 MOS 트랜지스터의 게이트에 이용되는 제 3 다결정 실리콘 배선층과, 상기 제 2 N 채널형 MOS 트랜지스터의 게이트와 상기 제 2 P 채널형 MOS 트랜지스터의 게이트에 이용되는 제 4 다결정 실리콘 배선층이 평행하게 배치되고, 제 1 및 제 3 다결정 실리콘 배선층은 워드선을 구성하는 제 2층의 금속배선층과 콘택트를 매개로 접속된다.
본 발명의 다른 측면에 의하면, 상기 제 1 인버터의 입력단자와 상기 제 2 인버터의 출력단자가 콘택트에서 전기적으로 접속되고, 상기 제 2 인버터의 입력단 자와 상기 제 1 인버터의 출력단자가 콘택트에서 전기적으로 접속되어도 좋다.
본 발명의 다른 측면에 의하면, 상기 제 1, 제 2 비트선과, 상기 제 1, 제 2 P 채널형 MOS 트랜지스터의 소스에 접속된 전원선과, 상기 제 1, 제 2 N 채널형 MOS 트랜지스터의 소스에 접속된 접지선이 제 3층의 금속배선층에서 확산층과 평행하게 형성되어도 좋다.
본 발명의 다른 측면에 의하면, 상기 제 3층 금속배선층에서 형성된 제 1 비트선이, 상기 제 3층의 금속배선층에서 형성된 전원선과 상기 제 3층의 금속배선층에서 형성된 제 1 N 채널형 MOS 트랜지스터의 소스에 접속된 접지선과의 사이에 끼며, 상기 제 3층의 금속배선층에서 형성된 제 2 비트선이, 상기 제 3층의 금속배선층에서 형성된 전원선과 상기 제 3층의 금속배선층에서 형성된 제 2 N 채널형 MOS 트랜지스터의 소스에 접속된 접지선과의 사이에 끼여 있어도 좋다.
본 발명의 다른 측면에 의하면, 상기 제 1, 제 2 비트선과, 상기 제 1, 제 2 P 채널형 MOS 트랜지스터의 소스에 접속된 전원선이 제 2층의 금속배선층에서 형성되며, 워드선이 제 3층의 금속층에서 형성되고, 상기 제 1, 제 2 N 채널형 MOS 트랜지스터의 소스에 접속된 접지선이 제 3층 및 제 2층의 금속배선층에서 형성되어도 좋다.
본 발명의 다른 측면에 의하면, 메모리 셀이 어레이상으로 배열되며, 어레이 중 및 어레이의 상하에 P웰 영역의 기판에 대한 콘택트 및 N웰 영역의 기판에 대한 콘택트가 워드선과 평행하게 직선적으로 배치되어 있다. 이상에서는 n웰 영역의 양측에 2개의 p웰 영역을 배치한 예이지만, p웰 영역의 양측에 2개의 n웰 영역을 배 치할 수도 있다.
본 발명의 다른 측면에 의하면, 적어도 1쌍의 N웰 영역과 P웰 영역으로 이루어지는 메모리 셀을 어레이상으로 배치한 메모리 어레이를 복수 갖추며, 그 메모리 어레이 간에 적어도 하나의 중간영역을 가지고, N웰 영역과 P웰 영역과의 경계는 적어도 하나의 직선부분을 가지고, N웰 영역과 P웰 영역에 각각 형성된 확산층의 평면형상은, (1) 직선부분과 평행한 장변을 가지는 장방형의 형상, 또는 (2) 직선부분과 평행한 장변을 가지는 복수의 장방형을 각각의 단변을 매개로 조합시킨 형상이며, 혹은, (1) 직선부분과 평행한 장변을 가지는 장방형의 형상, 또는 (2) 직선부분과 평행한 장변을 가지는 복수의 장방형을 상기 직선부분의 방향으로 뻗어나도록 조합시킨 형상인 반도체장치가 제공된다.
적어도 메모리 어레이의 영역에 있어서는, 직선부분에 평행하게 비트선이 배치되고, 직선부분에 수직인 방향으로 워드선이 배치된다. 바람직하게는, 중간영역에 있어서는, 직선부분에 수직한 방향으로 적어도 1종류의 배선이 배치되며, 동시에 전원배선과 N웰 영역 또는 P웰 영역에 형성된 확산층과의 전기적 접촉을 수행하는 배선(예를 들어 콘택트)이 형성되어 있다. 이 배선으로는 전원배선, 접지배선, 그 밖의 전위의 배선을 생각할 수 있다.
본 발명은 특히 6개의 트랜지스터로 구성되는 스태틱 RAM의 메모리 셀을 가지는 반도체 기억장치에 적합하다.
본 발명에 의하면, 확산층이 필요 이상으로 복잡한 형상으로 되지 않기 때문 에, 미세화가 용이해진다.
이하, 본 발명에 관련된 반도체 기억장치의 적절한 몇가지 예에 대하여 도면을 이용하여 설명하기로 한다.
실시예 1
도 1 및 도 2에 본 발명의 SRAM 셀의 레이아웃(MC)을 나타낸다. 도 1은, 반도체기판에 형성된 웰영역, 확산층, 다결정 실리콘 배선층 및 콘택트가 나타나 있으며, 도 2에는, 제 1층의 금속배선층, 바이어 홀(via hole)(1), 제 2층의 금속배선층, 바이어 홀(2) 및 제 3층의 금속배선층이 나타나 있다. 도 1 및 도 2에서 사용되는 기호는 도 2의 하부에 나타나 있다.
P웰 영역(PW1)에 형성되는 N 채널형 MOS 트랜지스터(TN1)와 N웰 영역(NW1)에 형성되는 P 채널형 MOS 트랜지스터(TP1)에 의하여 인버터(INV1)가 구성된다. 또한, P웰 영역(PW2)에 형성되는 N 채널형 MOS 트랜지스터(TN2)와 N웰 영역(NW1)에 형성되는 P채널형 MOS 트랜지스터(TP2)에 의하여 인버터(INV2)가 구성된다.
인버터(INV1)의 출력은, 콘택트(SC1)에 의하여 인버터(INV2)의 입력과 전기적으로 접속되어 있다. 또한, 인버터(INV2)의 출력은 콘택트(SC2)에 의하여 인버터(INV1)의 입력과 전기적으로 접속되어 있다.
N 채널형 MOS 트랜지스터(TN3)는, 드레인 전극이 비트선(BL1)에 접속되고, 소스전극이 N 채널형 MOS 트랜지스터(TN1)의 드레인에 접속되며, 게이트 전극은 워드선(WD)에 접속된다. 마찬가지로, N 채널형 MOS 트랜지스터(TN4)는 드레인 전극이 비트선(BL2)에 접속되며, 소스전극이 N 채널형 MOS 트랜지스터(TN2)의 드레인에 접속되고, 게이트 전극은 워드선(WD)에 접속된다.
N 채널형 MOS 트랜지스터(TN1) 및 N 채널형 MOS 트랜지스터(TN3)는 확산층(LN1) 상에 형성되고, N 채널형 MOS 트랜지스터(TN2) 및 N 채널형 MOS 트랜지스터(TN4)는 확산층(LN2)상에 형성된다. P 채널형 MOS 트랜지스터(TP1)는 확산층(LP1) 상에 형성되고, P 채널형 MOS 트랜지스터(TP2)는 확산층 (LP2) 상에 형성된다.
확산층(LN1, LN2, LP1, LP2)은, 굽힘이 없이 직선이기 때문에, 접혀지는 부분에서의 패턴보정이 필요 없으며, 노드간의 균형이 좋아진다. 메모리 셀을 어레이 상에 배열한 경우, 확산층은 비트선(BL1, BL2)에 평행한 4개의 직선으로 된다.
또한, N 채널형 MOS 트랜지스터(TN3)의 게이트 전극에 이용되는 다결정 실리콘 배선층(FG3) 및 N 채널형 MOS 트랜지스터(TN4)의 게이트 전극에 이용되는 다결정 실리콘 배선층(FG4)은, 비트선(BL1, BL2)과 수직방향으로 제 2 금속배선층을 이용하여 형성되는 워드선(WL)에 접속되어 있다. N 채널형 MOS 트랜지스터(TN1) 및 P 채널형 MOS 트랜지스터(TP1)의 게이트 전극에 이용되는 다결정 실리콘 배선층(FG1), N 채널형 MOS 트랜지스터(TN2) 및 P 채널형 MOS 트랜지스터(TP2)의 게이트 전극에 이용되는 다결정 실리콘 배선층(FG2) 및 다결정 실리콘 배선층(FG3, FG4)은 워드선과 평행하게 배치되어 있다.
N 채널형 MOS 트랜지스터(TN1)의 소스전극은, 제 3층의 금속배선층에서 형성된 접지전위선(Vss1)에 접속되며, N 채널형 MOS 트랜지스터(TN2)의 소스전극은, 제 3층의 금속배선층에서 형성된 접지전위선(Vss2)에 접속된다. 또한, P채널형 MOS 트랜지스터(TP1, TP2)의 소스전극은, 제 3층의 금속배선층에서 형성된 전원전위선(Vcc1)에 접속되어 있다.
비트선(BL1)은, 전원전위(Vcc1)와 접지전위(Vss1) 사이에 끼여 있으며, 비트선(BL2)은 전원전위(Vcc1)와 접지전위(Vss2) 사이에 끼여 있다. 이러한 구조는, 비트선끼리의 크로스 커플 노이즈(cross couple noise)를 줄일 수 있으며, 저전압, 고속동작에 효과가 있다.
또한, 콘택트 홀을 에치할 때 사이드 스페이서를 깎아내어 n-층 상에 콘택트가 형성된 경우, n-층을 통해서 콘택트로부터 기판으로의 누설전류가 발생하는 생각할 수 있다. 다결정 실리콘 배선층과 확산층을 연결하는 콘택트를 형성하는 경우, 확산층(LP2)과 다결정 실리콘 배선층(FG1)의 간격을 사이드 스페이서의 길이 보다도 길게 함으로써, 확산층(LP2)의 다결정 실리콘 배선층(FG1) 측에 n-층이 형성되지 않아 누설전류를 막을 수 있다.
실시예 2
도 3에 실시예 1의 메모리 셀(MC)을 어레이 상으로 배열한 경우의 예를 나타낸다. 도에서의 기호는 도 2의 하부에 설명되어져 있는 것과 마찬가지이다.
메모리 셀(MC)은 예를들어, 256로우×128칼럼 배열되어 있다. 실시예 1의 메모리 셀은, 비트선 방향의 길이가 짧기 때문에, 256로우의 메모리 셀을 배열하여도 비트선의 길이가 종래에 비해 짧아지기 때문에 고속화할 수 있다. 인접하는 메모리 셀(MC)은, y축에 대하여 선대칭으로 배치되고, 상하의 메모리 셀(MC)은 x축에 대하여 선대칭으로 배치된다. 또한, 어레이의 도중에는, 기판에 대한 전원을 공급하기 위한 영역(ST)이 워드선(WD)과 평행하게 형성된다. 영역(ST)은 예를들어 메모리 셀 32로우 혹은 64로우 마다 배치된다.
P웰 영역(PW1, PW2)에 전위를 공급하는 배선(Vbn) 및 N웰 영역(NW1)에 전위를 공급하는 배선(Vbp)이 워드선과 평행하게 형성된다. 배선(Vbn)은, 접지전위(Vss)와 접속하여도 좋으며, Vss와는 다른 전위를 공급할 수 있다. 또한, 배선(Vbp)은, 전원전위(Vcc)와 접속하여도 좋으며, Vcc와는 다른 전위를 공급할 수 있다.
또한, 영역(ST)에서는, 전원전위선(Vcc1)을 보강하기 위한 전원전위선(Vcc)이 워드선과 평행하게 형성되고, 접지전위(Vss1, Vss2)을 보강하기 위한 접지전위선(Vss)이 워드선과 평행하게 형성된다.
또한, 접지전위선(Vss1, Vss2)이 워드선(WD)과 수직방향으로 배치되어 있기 때문에, 하나의 워드선을 선택한 경우, 이 워드선을 따른 각 메모리 셀에 대하여 한쌍의 접지전위선으로부터 전위가 공급되어지기 때문에, 전위선의 노이즈가 작고, 접속의 고속화, 저전압화에 효과가 있다.
또한, 메모리 셀(MC)은, 워드선 방향의 폭이 넓기 때문에 센스앰프(AMP)의 레이아웃이 용이하며, 종래 행해져 왔던 메모리 셀 2칼럼으로 하나의 센스앰프를 레이아웃할 필요가 없이, 1칼럼에 하나의 센스앰프를 레이아웃할 수 있다. 또한, 워드 드라이버 회로(wddrv)는 종래에 비해 편평한 레이아웃이 된다.
실시예 3
도 4 및 도 5에 실시예 3의 SRAM 셀의 레이아웃(MC2)을 나타낸다. 도 4 및 도 5에서 사용되는 기호의 설명은 도 2와 동일하다. 실시예 3의 메모리 셀(MC2)과 실시예 1의 메모리 셀(MC)을 비교하면, 실시예 1에서는 확산층(LN1, LN2)의 모양이 바둑판 모양인 것에 반해, 실시예 3의 확산층(LN3, LN4)이 장방형이라는 점과, 콘택트(SC1, SC2)가 콘택트(SC3, SC4)로 제 1층의 금속배선층(M11, M12)에서 바뀌어져 있다는 점을 제외하고는 동일하다.
통상 메모리 셀에서는, 안정성을 확보하기 위하여 N 채널형 MOS 트랜지스터(TN1, TN2)의 게이트 폭은, N 채널형 MOS 트랜지스터(TN3, TN4)의 게이트 폭의 1.5배로 설계된다. 그러나, 이 경우에는 실시예 1에 나타낸 바와 같이, 확산층의 모양이 바둑판 모양으로 되어 패턴보정(OPC) 등의 기술이 필요하게 된다. 또한, 이 때문에 트랜지스터끼리의 균형도 나빠지게 된다.
이에 대하여, 실시예 3에서는, 확산층(LN3, LN4)이 장방형이기 때문에 가공이 용이하며, 또한 그 결과 트랜지스터의 균형도 좋게 할 수 있다. 단, 게이트 폭의 비가 1.0배로 되어 버리기 때문에, N 채널형 MOS 트랜지스터(TN1, TN2)에 비해 N 채널형 MOS 트랜지스터(TN3, TN4)의 산화막 두께를 두겁게 하거나, 게이트 길이를 길게 하거나, 임계값을 높게 하거나, 혹은 전계완화를 위한 저농도 드레인 영역의 불순물 농도를 낮게 하는 등에 의하여, 구동력에 차를 두어 이른바 셀비(cell ratio)를 크게 할 필요가 있다.
또한, 실시예 3에서는, 실시예 1에서 인버터(INV1)의 출력과 인버터(INV2)의 입력을 접속하고 있던 콘택트(SC1) 대신에, 콘택트(SC3)와 제 1층의 금속배선층(M11)을 이용하고 있다. 이와 같이 함으로써 접혀진 콘택트가 필요하게 되어 패턴보정(OPC) 등이 필요없게 된다.
실시예 4
도 6 및 도 7에 실시예 4의 SRAM 셀의 레이아웃(MC3)을 나타낸다. 도 6 및 도 7에서 사용되는 기호의 설명은 도 2와 동일하다. 실시예 4의 메모리 셀(MC3)은 실시예 3의 메모리 셀(MC2)에 비해 다결정 실리콘 배선층(FG5, FG6, FG7, FG8)의 모양이 장방형이라는 점이 서로 다르다. 이 셀에서는, 접힘이 없어 패턴보정(OPC)이 필요 없으며, 트랜지스터끼리의 균형이 좋아진다.
실시예 5
도 8 및 도 9에 실시예 5의 SRAM 셀의 레이아웃(MC4)을 나타낸다. 도 8 및 도 9에서 사용되는 기호의 설명을 도 8의 하기에 나타내었다. 실시예 5의 메모리 셀(MC4)은 실시예 1의 메모리 셀(MC)에 비해 배선구조가 다르다.
비트선(BL3, BL4) 및 전원전위선(Vcc2)은, 제 2층의 금속배선층을 이용하여 형성된다. 워드선(WD1) 및 접지전위선(Vss5, Vss6)은 제 3층의 금속배선층을 이용하여 비트선과 수직으로 형성된다. 접지전위선(VSS3, vSS4)은 제 4층의 금속배선층을 이용하여 비트선과 평행하게 형성된다.
글로벌 비트선(GB)은, 비트선을 계층화한 경우에 사용되는 배선이다. 글로벌 비트선(GB)과 비트선(BL3, BL4)은 제 3층의 금속배선층에서 실드되어 있기 때문에, 크로스 커플 노이즈를 막을 수 있다. 또한, 접지전위선(Vss3, Vss4)에 의하여 글로 벌 비트선(GB)끼리의 크로스 커플 노이즈를 막을 수 있다.
실시예 6
도 10 및 도 11에 실시예 6의 SRAM 셀의 레이아웃(MC5)을 나타낸다. 도 10 및 도 11에서 사용되는 기호의 설명을 도 11의 하기에 나타내었다. 실시예 6의 메모리 셀(MC5)은 실시예 1의 메모리 셀(MC)에 비해 게이트 전극과 확산층을 접속하는 이른바 3층 콘택트 구조가 다르다.
실시예 1에서는 L자형의 콘택트(SC1, SC2)에서 게이트 전극과 확산층을 접속하고 있는데, 실시예 6에서는 게이트 전극과 확산층을 접속영역(SS1, SS2)에서 실리사이드에 의하여 접속하고 있다. 따라서, 게이트 전극과 확산층을 접속하기 위하여 콘택트를 L자형으로 구부릴 필요가 없이 I자형의 장방형 콘택트(SC5, SC6)로 할 수 있다. 콘택트에 접힘이 없어 패턴보정(OPC)이 필요없다.
게이트 전극과 확산층과의 접속영역(SS1, SS2)에서 실리사이드에 의하여 양자를 접속하는 구체적인 제조 프로세스 흐름을 도 12a-12f에 나타낸다. 또한, 도 12a-12f는, 도 10에서의 선 A-A'에 따른 단면을 나타내고, 우측이 A측에, 좌측이 A'측에 상당한다.
게이트 전극(FG)을 다결정 실리콘으로 형성한다(도 12a).
P형 저농도 확산층(PM)을 형성한다(도 12b).
게이트 전극(FG)의 측벽에 사이드 스페이서 SiN을 CVD 실리콘 질화막에 의하여 형성한다(도 12c).
레지스트(RG)를 이용하여 액티브 영역측만 사이드 스페이서 SiN을 실리콘 질 화막과 산화막(SiO)을 고선택으로 에칭할 수 있는 조건에서 에칭하여 제거한다(EH 12d).
P형 고농도 확산층(P+)을 형성한다(도 12e).
게이트 전극(FG)으로 둘러싸여 있지 않은 액티브 영역의 산화막(SiO)을 에칭에 의하여 제거한 후, Co 등의 고융점 금속을 스퍼터에 의해 퇴적시키고, 어닐(anneal)함으로써 다결정 실리콘 게이트 전극과 확산층에 선택적으로 실리사이드를 형성한다(도 12f). 이 때 게이트 전극의 측벽과 확산층이 실리사이드에 의하여 접속된다.
실시예 7
도 13 및 도 14에 실시예 7의 SRAM 셀의 레이아웃(MC6)을 나타낸다. 도 13 및 도 14에서 사용되는 기호의 설명은 도 11의 하기에 나타낸 것과 동일하다. 실시예 7의 메모리 셀(MC6)은 실시예 6의 메모리 셀(MC5)과 비교해, 콘택트(SC5, SC6)가 콘택트(SC7, SC8)로 제 1층의 금속배선층(M11, M12)에서 바뀌어져 있는 점을 제외하고는 동일하다.
실시예 7에서는 모든 콘택트를 정방형 콘택트로 할 수 있으며, 패턴보정(OPC)이 필요없다.
실시예 8
도 15 및 도 16에 실시예 8의 SRAM 셀의 레이아웃(MC7)을 나타낸다. 도 15 및 도 16에서 사용되는 기호의 설명을 도 16의 하기에 나타내었다. 실시예 8의 메 모리 셀(MC7)은 실시예 1의 메모리 셀(MC)과 비교해, 콘택트(SC1, SC2)가 로컬 인터커넥트(LI1, LI2)에서 바뀌어져 있다는 점과, 워드선이 제 2층째의 금속배선에서 제 1층째의 금속배선으로, 비트선과 전원전위선과 접지전위선이 제 3층째의 금속배선에서 제 2층째의 금속배선으로 변경되어 있다는 점을 제외하고는 동일하다. 도 17은 도 15, 16의 A-B선에 따른 단면도이다.
실시예 1에서는 콘택트(SC1, SC2)는 다른 콘택트와 동층에서 형성하고 있기 때문에, SC1, SC2 위에 제 1층째의 금속배선을 배치할 수 없다고 하는 제약이 있다. 실시예 8에서는 콘택트와는 다른 층의 로컬 인터커넥트(LI1, LI2)에서 형성하기 때문에, 위에 제 1층의 금속배선을 배치할 수 있으며, 실시예 1과 비교하면 금속배선을 1층 줄일 수가 있다.
실시예 9
도 18a-15f에 실시예 9의 3층 콘택트부의 제조 프로세스 흐름을 나타낸다. 실시예 9는 실시예 1, 3, 4, 5, 8의 3층 콘택트부를 형성하는 프로세스의 한 예이다.
최근의 LSI에서는, 콘택트가 포토리소그래피 공정의 맞춤어긋남에 의하여 확산층이나 게이트 전극으로부터 벗어나도 필드 산화막을 깎는 일이 없도록, 실리콘 산화막 등을 스토퍼로 하여 고선택 에칭으로 콘택트 구멍을 가공하는 것이 일반적으로 되어 있다. 게이트 전극을 이른바 실리사이드 기술에 의하여 저저항화하는 경우에는, 확산층 형성후에 확산층상과 게이트 전극상을 노출시켜 실리사이드를 형성하고, 그 위에 에칭 스토퍼로서의 실리콘 질화막을 퇴적시키고, 층간 절연막을 그 위에 더 퇴적시킨 후에 콘택트 구멍을 형성하기 때문에, 게이트 전극상의 콘택트와 확산층상의 콘택트를 그대로 동시에 형성하여도 양자 모두 도통을 취할 수 있다. 그러나, 종래 널리 이용되어 왔던 폴리사이드 게이트 전극이나 최근 발표된 폴리메탈 게이트 전극의 경우에는, 에칭 스토퍼로서의 실리콘 질화막의 퇴적 전에는 게이트 전극상에 산화막 등의 절연막이 남게 되어 게이트 전극이 노출되어 있지 않기 때문에, 그 위에 실리콘 질화막을 퇴적시켜 콘택트를 형성하고자 하면 게이트 전극상의 콘택트의 바닥부에는 산화막이 남게 되어 도통이 되지 않는다. 실시예 9는 콘택트 구멍을 뚫는 부분의 게이트 전극상의 실리콘 질화막을 미리 제거해 둠으로써, 게이트 전극상 콘택트의 도통을 확보하는 것이다.
이하, 도 18a-18f에 의하여 실시예 9의 제조 프로세스 흐름을 설명한다.
게이트 전극과 확산층 P+를 형성한 후, 에칭 스토퍼로서 실리콘 질화막(SiN)을 퇴적시킨다(도 18a). 게이트 전극은 다결정 실리콘(PolySi)과 텅스텐(W)의 적층이며, 또한 그 위에 보호막으로서 산화막(SiO)이 적층되어 있다.
게이트 전극상의 콘택트 구멍을 뚫는 부분의 실리콘 질화막을 드라이 에칭에 의하여 제거한다(도 18b).
플라스마(CVD)에 의한 TEOS막 등을 퇴적시키고, 층간 절연막을 형성한다(도 18c).
콘택트 개구부의 산화막을 실리콘 질화막과의 고선택 드라이 에칭에 의하여 에칭한다(도 18d). 고선택 에칭을 위한 실리콘 질화막은 에칭되지 않고 스토퍼로 된다. 미리 게이트 전극상의 실리콘 질화막을 제거해 둔 부분은 스토퍼가 없기 때문에 게이트 전극상까지 에칭된다. 따라서, 게이트 전극상도 도통될 수 있게 된다.
실리콘 질화막을 고선택 드라이 에칭에 의하여 제거한다(도 18e).
콘택트 구멍의 부분에 텅스텐 등의 금속을 매입플러그로 한다(도 18f).
실시예 10
도 19a-19g에 실시예 10의 3층 콘택트부의 제조 프로세스 흐름을 나타낸다. 실시예 10은 실시예 1, 3, 4, 5, 8의 3층 콘택트부를 형성하는 프로세스의 한 예이다.
실시예 10의 프로세스 흐름은, 실시예 9의 프로세스 흐름과 비교하여, 에칭 스토퍼의 실리콘 질화막의 퇴적 전에 게이트 전극상의 콘택트 구멍을 뚫는 부분의 산화막을 제거해 둔다는 점이 다르다.
이하, 도 19a-19g에 의하여 실시예 10의 제조 프로세스 흐름을 설명한다.
게이트 전극과 확산층 P+를 형성한다(도 19a). 게이트 전극은 다결정 실리콘(PolySi)과 텅스텐(W)의 적층이며, 또한 그 위에 보호막으로서 산화막(SiO)이 적층되어 있다.
게이트 전극상의 콘택트 구멍을 뚫는 부분의 산화막을 드라이 에칭에 의하여 제거하고, 게이트 전극상을 노출시킨다(도 19b).
에칭 스토퍼로서 실리콘 질화막(SiN)을 퇴적시킨다(도 19c).
플라스마(CVD)에 의한 TEOS막 등을 퇴적시켜 층간 절연막을 형성한다(도 19d).
콘택트 개구부의 산화막을 실리콘 질화막과의 고선택 드라이 에칭에 의하여 에칭한다(도 19e). 고선택 에칭이기 때문에 실리콘 질화막은 에칭되지 않고 스토퍼로 된다.
실리콘 질화막을 고선택 드라이 에칭에 의하여 제거한다(도 19f). 실리콘 질화막의 퇴적 전에 게이트 전극상의 산화막을 제거한 부분은 이 때 노출되기 때문에게이트 전극상도 도통을 취할 수 없게 된다.
콘택트 구멍의 부분에 텅스텐 등의 금속을 매입플러그로 한다(도 19g).
도 1은 본 발명의 실시예 1에 의한 RAM 셀의 MOS 트랜지스터와 MOS 트랜지스터 간, MOS 트랜지스터와 금속배선층 간을 접속하기 위한 콘택트의 레이아웃도이다.
도 2는 본 발명의 실시예 1에 의한 SRAM 셀의 다층 금속배선과 금속배선을 접속하기 위한 바이어(via)홀의 레이아웃도이다.
도 3은 본 발명의 실시예 2에 의한 메모리 어레이와 주변회로의 레이아웃도이다.
도 4는 본 발명의 실시예 3에 의한 SRAM 셀의 MOS 트랜지스터와 MOS 트랜지스터 간, MOS 트랜지스터와 금속배선층 간을 접속하기 위한 콘택트의 레이아웃도이다.
도 5는 본 발명의 실시예 3에 의한 SRAM 셀의 다층 금속배선과 금속배선을 접속하기 위한 바이어 홀의 레이아웃도이다.
도 6은 본 발명의 실시예 4에 의한 SRAM 셀의 MOS 트랜지스터와 MOS 트랜지스터 간, MOS 트랜지스터와 금속배선층 간을 접속하기 위한 콘택트의 레이아웃도이다.
도 7은 본 발명의 실시예 4에 의한 SRAM 셀의 다층 금속배선과 금속배선을 접속하기 위한 바이어 홀의 레이아웃도이다.
도 8은 본 발명의 실시예 5에 의한 SRAM 셀의 MOS 트랜지스터와 MOS 트랜지스터 간, MOS 트랜지스터와 금속배선층 간을 접속하기 위한 콘택트의 레이아웃도이 다.
도 9는 본 발명의 실시예 5에 의한 SRAM 셀의 다층 금속배선과 금속배선을 접속하기 위한 바이어 홀의 레이아웃도이다.
도 10은 본 발명의 실시예 6에 의한 SRAM 셀의 MOS 트랜지스터와 MOS 트랜지스터 간, MOS 트랜지스터와 금속배선층 간을 접속하기 위한 콘택트의 레이아웃도이다.
도 11은 본 발명의 실시예 6에 의한 SRAM 셀의 다층 금속배선과 금속배선을 접속하기 위한 바이어 홀의 레이아웃도이다.
도 12a-12f는 본 발명의 실시예 6에 의한 반도체장치의 제조 프로세스 흐름을 나타내는 단면도이다.
도 13은 본 발명의 실시예 7에 의한 SRAM 셀의 MOS 트랜지스터와 MOS 트랜지스터 간, MOS 트랜지스터와 금속배선층 간을 접속하기 위한 콘택트의 레이아웃도이다.
도 14는 본 발명의 실시예 7에 의한 SRAM 셀의 다층 금속배선과 금속배선을 접속하기 위한 바이어 홀의 레이아웃도이다.
도 15는 본 발명의 실시예 8에 의한 SRAM 셀의 MOS 트랜지스터와 MOS 트랜지스터 간, MOS 트랜지스터와 금속배선층 간을 접속하기 위한 콘택트의 레이아웃도이다.
도 16은 본 발명의 실시예 8에 의한 SRAM 셀의 다층 금속배선과 금속배선을 접속하기 위한 바이어 홀의 레이아웃도이다.
도 17은 본 발명의 실시예 8에 의한 반도체장치의 단면도이다.
도 18a-18f는 본 발명의 실시예 9에 의한 반도체장치의 제조 프로세스 흐름을 나타내는 단면도이다.
도 19a-19g는 본 발명의 실시예 10에 의한 반도체장치의 제조 프로세스 흐름을 나타내는 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
BL1, BL2 : 비트선 FG1∼FG4 : 다결정 실리콘 배선층
INV1, INV2 : 인버터 LN1, LN2, LP1, LP2 : 확산층
MC : 메모리 셀 NW1 : N웰 영역
PW1 : P웰 영역 TN1∼TN4 : N 채널형
MOS 트랜지스터 SC1, SC2 : 콘택트
TP1, TP2 : P 채널형 MOS 트랜지스터 Vcc1 : 전원전위선
Vss1, Vss2 : 접지전위선

Claims (3)

  1. 제1 P웰 영역과,
    제2 P웰 영역과,
    상기 제1 P웰 영역과, 상기 제2 P웰 영역의 사이의 영역에 설치되는 제1 N웰 영역과,
    상기 제1 P웰 영역에 설치되는 제1 및 제3 NMOS 트랜지스터와, 상기 제2 P웰 영역에 설치되는 제2 및 제4 NMOS 트랜지스터와, 상기 제1 N웰 영역에 설치되는 제 1 및 제2 PMOS 트랜지스터를 가지는 메모리 셀을 구비하고,
    상기 제1 NMOS 트랜지스터의 게이트 및 제1 PMOS 트랜지스터의 게이트로 이루어지는 제1 전극은, 상기 제2 PMOS 트랜지스터의 드레인 영역의 적어도 일부를 덮도록 형성되고,
    상기 제2 NMOS 트랜지스터의 게이트 및 제2 PMOS 트랜지스터의 게이트로 이루어지는 제2 전극은, 상기 제1 PMOS 트랜지스터의 드레인 영역의 적어도 일부를 덮도록 형성되는 것을 특징으로 하는 반도체집적회로장치.
  2. 청구항 1에 있어서,
    상기 제1 전극은 상기 제2 PMOS 트랜지스터의 드레인 영역과 실리사이드에 의해 접속되고,
    상기 제2 전극은 상기 제1 PMOS 트랜지스터의 드레인 영역과 실리사이드에 의해 접속되는 것을 특징으로 하는 반도체집적회로장치.
  3. 삭제
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