JP5938277B2 - 半導体装置 - Google Patents

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Description

本発明は半導体装置に関し、例えばＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セルを備えた半導体装置に関する。
近年、スマートフォンに代表される携帯端末機器の普及や、アイドリングストップエンジン、カーナビゲーションなどに使用される車載マイコンの普及に伴い、音声や画像など大容量のデジタル信号を高速に処理するためのＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の重要性が高まっている。特に車載マイコンについては、極めて高い品質が求められる。一般的に、ＳＲＡＭでは、高速化、小面積化、低電力化が重要である。
ＳＲＡＭのメモリセルアレイでは、ウェルに電圧を供給するためのセル（以下、ウェル電圧供給セルという）を、所定の間隔でメモリセル間に配置する。そのため、ＳＲＡＭを小面積化するには、ウェル電圧供給セルのサイズも、メモリセルと同様に小さくすることが望ましい。
また、ウェル電圧供給セルは、各メモリセルに設けられたトランジスタの特性及び形状の変動を抑制し、信頼性を高めるため、周辺のメモリセルと同様の規則性を維持したまま配置されることが望ましい。
さらに、メモリセルの低消費電力あるいはセル動作マージンを向上させため、多電源化することが望ましい。
特許文献１には、一般的なＳＲＡＭが開示されている。
特許文献２には、素子分離領域の応力が抑制されたＳＲＡＭが開示されている。
特許文献３、４には、周辺のメモリセルと同様の規則性を維持したまま配置されたウェル電圧供給セルを備えたＳＲＡＭが開示されている。
特許文献５には、多電源化されたＳＲＡＭが開示されている。
特開２００１−２８４０１号公報 特開２００７−３０５７８７号公報 特開２００２−３７３９４６号公報 国際公開２０１１／０７７６６４号 特開２００７−４３０８２号公報
発明者は、以下の課題を見出した。
上述の多電源化されたＳＲＡＭでは、周辺のメモリセルと同様の規則性を維持したままウェル電圧供給セルを配置するのが困難であった。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、ウェル電圧供給セルが、第１のＳＲＡＭセルの第１のゲート電極群（アクセストランジスタを構成する第１のゲート電極を含む）と対称な配置関係にある第３のゲート電極群（第１のゲート電極対応する第３のゲート電極を含む）と、第２のＳＲＡＭセルと第２のゲート電極群（アクセストランジスタを構成する第２のゲート電極を含む）と対称な配置関係にある第４のゲート電極群（第１のゲート電極対応する第４のゲート電極を含む）を、備えている。
Ｐウェル上において、対向配置された第３のゲート電極と第４のゲート電極との間に設けられたＰ型不純物拡散領域と、第３のゲート電極の第１のＳＲＡＭセル側に設けられた第１のＮ型不純物拡散領域と、第４のゲート電極の第２のＳＲＡＭセル側に設けられた第２のＮ型不純物拡散領域と、を備えている。
前記一実施の形態によれば、多電源化されたＳＲＡＭにおいて、周辺のメモリセルと同様の規則性を維持したままウェル電圧供給セルを配置することができる。
第１の実施の形態に係る半導体装置のブロック図である。 メモリセルアレイＣＡにおけるメモリセルＭＣ及びウェル電圧供給セルＷＳＣの配置関係を示す模式図である。 第１の実施の形態に係るＳＲＡＭのメモリセルＭＣ１のレイアウト図である。 メモリセルＭＣ１における第１層配線のレイアウト図である。 メモリセルＭＣ１における第２層配線のレイアウト図である。 メモリセルＭＣ１における第３層配線のレイアウト図である。 図３Ａに対応したメモリセルＭＣ１の回路図である。 本実施の形態に係るＳＲＡＭの動作を説明するためのタイミングチャートである。 メモリセルＭＣ１の境界線に対し、メモリセルＭＣ１と線対称なレイアウトを有するメモリセルＭＣ２のレイアウト図である。 第１の実施の形態に係るＳＲＡＭのウェル電圧供給セルＷＳＣ１のレイアウト図である。 ウェル電圧供給セルＷＳＣ１における第１層配線のレイアウト図である。 ウェル電圧供給セルＷＳＣ１における第２層配線のレイアウト図である。 ウェル電圧供給セルＷＳＣ１における第３層配線のレイアウト図である。 図７Ａに対応したウェル電圧供給セルＷＳＣ１の回路図である。 図２におけるエリアＡ１におけるメモリセル及びウェル電圧供給セルのレイアウト例を示す図である。 図３Ａに示したメモリセルＭＣ１、図７Ａに示したウェル電圧供給セルＷＳＣ１、図６に示したメモリセルＭＣ２の３つのみを配置した状態を示す図である。 図９ＢのＡ−Ａ'断面図である。 図９ＢのＢ−Ｂ'断面図である。 図９ＢのＣ−Ｃ'断面図である。 図９ＢのＤ−Ｄ'断面図である。 イオン注入時のイメージ断面図である。 アニール後のイメージ断面図である。 図７Ａにおける右側のＰウェル形成領域を左回りに９０°回転した図面である。 図１５ＡのＸ−Ｘ'断面図である。 図１５Ａ、１５Ｂに対応した回路図であって、図８の回路図の一部である。 図１５Ａに比べて、Ｐ＋注入領域を狭くした場合の図である。 図１６ＡのＸ−Ｘ'断面図である。 図１６Ａ、１６Ｂに対応した回路図である。 図１５Ａに比べて、Ｐ＋注入領域を広くした場合の図である。 図１７ＡのＸ−Ｘ'断面図である。 図１７Ａ、１７Ｂに対応した回路図である。 図１５Ａと同じ断面図においてＥｘｔｅｎｓｉｏｎ注入領域を書き加えたものである。 ダミーゲート電極Ｇ１４ａ、Ｇ１４ｂの擬似トランジスタＮＭ２０、ＮＭ２１を考慮した等価回路である。 第１の実施の形態に係るＳＲＡＭのウェル電圧供給セルＷＳＣ１のレイアウト図の変形例である。 図１９の等価回路図である。 第１の実施の形態に係るＳＲＡＭのウェル電圧供給セルＷＳＣ１のレイアウト図の変形例である。 第２の実施の形態に係るＳＲＡＭのウェル電圧供給セルＷＳＣ１１のレイアウト図である。また、 ウェル電圧供給セルＷＳＣ１１における第１層配線のレイアウト図である。 ウェル電圧供給セルＷＳＣ１１における第２層配線のレイアウト図である。 ウェル電圧供給セルＷＳＣ１１における第３層配線のレイアウト図である。 図２２Ａに対応したウェル電圧供給セルＷＳＣ１１の回路図である。 図２におけるエリアＡ１におけるメモリセル及びウェル電圧供給セルのレイアウト例を示す図である。 図３Ａに示したメモリセルＭＣ１、図２２Ａに示したウェル電圧供給セルＷＳＣ１１の２つのみを配置した状態を示す図である。 図２４ＢのＥ−Ｅ'断面図である。 図２４ＢのＦ−Ｆ'断面図である。 図２４ＢのＧ−Ｇ'断面図である。 図２４ＢのＨ−Ｈ'断面図である。
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。ただし、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。
（実施の形態１）
図１は、第１の実施の形態に係る半導体装置のブロック図である。実施の形態１に係る半導体装置は、制御回路ＣＮＴ、メモリセルアレイＣＡ、ワードドライバＷＤ、列選択回路ＣＳＥＬを備えたＳＲＡＭである。ここで、列選択回路ＣＳＥＬは、入出力制御機能も有している。
制御回路ＣＮＴは、アドレスＡＤＤ及び制御信号ＣＳの入力に基づいて、ワードドライバＷＤ及び列選択回路ＣＳＥＬを制御する。
メモリセルアレイＣＡは、行列状（マトリクス状）に複数配置されたメモリセルＭＣを有している。具体的には、行方向（Ｘ方向）に、ｎ（ｎは自然数）本のワード線ＷＬ１、ＷＬ２、・・・、ＷＬｎが設けられている。また、列方向（Ｙ方向）には、ｍ組のビット線対ＤＴ１、ＤＢ１、ＤＴ２、ＤＢ２、・・・、ＤＴｍ、ＤＢｍ、が設けられている。各ワード線と各ビット線対とが交差する位置に、メモリセルＭＣが配置されている。つまり、図１の例では、メモリセルアレイＣＡは、ｎ×ｍ個のメモリセルを備えている。
ワードドライバＷＤは、制御回路ＣＮＴから出力された制御信号に応じて、ワード線ＷＬ１〜ＷＬｎを駆動し、メモリセルアレイＣＡの行選択を行なう。また、列選択回路ＣＳＥＬは、制御回路ＣＮＴから出力された制御信号に応じて、ビット線対（例えばＤＴ１、ＤＢ１）を選択し、対象のメモリセルに対するデータの書き込みもしくはデータの読み出しを行う。例えば、データ書込時には、選択されたビット線（例えばＤＴ１、ＤＢ１）を介して、対象のメモリセルＭＣに対して入力データＤＩＮを書き込む。他方、データ読出時には、対象のメモリセルＭＣが保持していたデータを、選択されたビット線対（例えばＤＴ１、ＤＢ１）を介して検出し、出力データＤＯＵＴとして出力する。
図２は、メモリセルアレイＣＡにおけるメモリセルＭＣ及びウェル電圧供給セルＷＳＣの配置関係を示す模式図である。図２のメモリセルアレイＣＡは、行列状に配置されたメモリセルＭＣを有する。メモリセルＭＣのＮウェル及びＰウェルにウェル電圧を供給するためのウェル電圧供給セルＷＳＣは、通常、等間隔に配置される。図２の例では、いずれの列でも、Ｙ方向に４個のメモリセルＭＣ毎に１つのウェル電圧供給セルＷＳＣが設けられている。ここで、Ｘ方向には、８個のウェル電圧供給セルＷＳＣが、メモリセルアレイＣＡの端から端まで一列に並べて配置されている。つまり、ウェル電圧供給セルＷＳＣが１行を構成している。さらに、メモリセルアレイＣＡにおいて、Ｙ方向の端つまり上下端の１行には、それぞれウェル電圧供給セルＷＳＣが配置されている。なお、上記４個、８個などの具体的数値は、あくまでも一例であって、適宜決定することができることは言うまでもない。
次に、図３Ａ〜３Ｄを参照して、第１の実施の形態に係るＳＲＡＭのメモリセルのレイアウトについて説明する。図３Ａは、第１の実施の形態に係るＳＲＡＭのメモリセルＭＣ１のレイアウト図である。メモリセルＭＣ１は、図２のＭＣの１つである。メモリセルＭＣ１は、図３Ａの一点鎖線で囲われた部分である。一点鎖線の外側の部分は隣接して配置されるセルが備えるものとする。また、図３Ｂは、メモリセルＭＣ１における第１層配線のレイアウト図である。図３Ｃは、メモリセルＭＣ１における第２層配線のレイアウト図である。図３Ｄは、メモリセルＭＣ１における第３層配線のレイアウト図である。なお、第１層配線はメモリセルＭＣ１のゲート形成層（ゲートポリシリコンまたはゲートメタルで形成される）の上に形成される。また第２層配線は、第１層配線の上、第３層配線は第２層配線の上に形成される。図３Ａに示すように、メモリセルＭＣ１は、４つのゲート電極Ｇ１ａ〜Ｇ４ａ、１０個の拡散領域Ｄ１ａ〜Ｄ１０ａ、８つの拡散領域コンタクトＤＣ１ａ〜ＤＣ８ａ、２つのゲートコンタクトＧＣ１ａ、ＧＣ２ａ、２つの共通コンタクトＳＣ１ａ、ＳＣ２ａを備えている。なお、４つのゲート電極Ｇ１ａ〜Ｇ４ａはゲート形成層で形成される。
ここで、一点鎖線で示された境界線に囲まれたメモリセルＭＣ１の外形は矩形状である。そして、メモリセルＭＣ１は、中心Ｏに対し、点対称のレイアウト構造を有している。従って、ゲート電極Ｇ１ａ、Ｇ２ａは同一形状、Ｐ型の拡散領域Ｄ４ａ、Ｄ７ａは互いに同一形状、Ｐ型の拡散領域Ｄ５ａ、Ｄ６ａは同一形状、ゲート電極Ｇ３ａ、Ｇ４ａは互いに同一形状、Ｎ型の拡散領域Ｄ１ａ、Ｄ１０ａは互いに同一形状、Ｎ型の拡散領域Ｄ２ａ、Ｄ９ａは同一形状、Ｎ型の拡散領域Ｄ３ａ、Ｄ８ａは互いに同一形状などとなる。また、メモリセルＭＣ１に隣接するメモリセルは、メモリセルＭＣ１の一点鎖線で示した矩形の４辺に対応する各境界線に対し、メモリセルＭＣ１と線対称に配置される。
また、図３Ａに示されたメモリセルＭＣ１は、完全ＣＭＯＳ型のＳＲＡＭセルである。そのため、メモリセルＭＣ１は、Ｐウェル形成領域に形成された４つのＮＭＯＳトランジスタと、Ｎウェル形成領域に形成された２つのＰＭＯＳトランジスタを備える。具体的には、メモリセルＭＣ１は、ＮＭＯＳトランジスタである２つのアクセストランジスタＡＣ１ａ、ＡＣ２ａ、ＮＭＯＳトランジスタである２つの駆動トランジスタＤＲ１ａ、ＤＲ２ａ、ＰＭＯＳトランジスタである２つの負荷トランジスタＬＤ１ａ、ＬＤ２ａを備えている。ここで、駆動トランジスタＤＲ１ａと負荷トランジスタＬＤ１ａとがインバータを構成している。同様に、駆動トランジスタＤＲ２ａと負荷トランジスタＬＤ２ａとがインバータを構成している。
図４は、図３Ａに対応したメモリセルＭＣ１の回路図である。図４に示すように、メモリセルＭＣ１では、負荷トランジスタＬＤ１ａ、ＬＤ２ａのソースは、ともに第２の高電圧側電源（電源電圧ＡＲＶＤＤ）に接続されている。負荷トランジスタＬＤ１ａ、ＬＤ２ａのドレインは、それぞれ駆動トランジスタＤＲ１ａ、ＤＲ２ａのドレインに接続されている。駆動トランジスタＤＲ１ａ、ＤＲ２ａのソースは、ともに第２の低電圧側電源（電源電圧ＡＲＶＳＳ）に接続されている。負荷トランジスタＬＤ１ａ及び駆動トランジスタＤＲ１ａのゲートは、ともに負荷トランジスタＬＤ２ａ及び駆動トランジスタＤＲ２ａのドレイン同士が接続された記憶ノードＮＤＢに接続されている。一方、負荷トランジスタＬＤ２ａ及び駆動トランジスタＤＲ２ａのゲートは、ともに負荷トランジスタＬＤ１ａ及び駆動トランジスタＤＲ１ａのドレイン同士が接続された記憶ノードＮＤＴに接続されている。
アクセストランジスタＡＣ１ａのソース・ドレインの一方は、記憶ノードＮＤＴに接続され、他方は、ビット線ＤＴに接続されている。また、アクセストランジスタＡＣ２ａのソース・ドレインの一方は、記憶ノードＮＤＢに接続され、他方は、ビット線ＤＢに接続されている。アクセストランジスタＡＣ１ａ、ＡＣ２ａのゲートは、ともにワード線ＷＬに接続されている。
図３Ａに示すように、アクセストランジスタＡＣ１ａは、ゲート電極Ｇ３ａ、Ｎ型の拡散領域Ｄ２ａ及びＤ３ａから構成されている。駆動トランジスタＤＲ１ａは、ゲート電極Ｇ１ａ、Ｎ型の拡散領域Ｄ２ａ及びＤ１ａから構成されている。即ち、Ｎ型の拡散領域Ｄ２ａは、アクセストランジスタＡＣ１ａと駆動トランジスタＤＲ１ａとに共有されている。そして、負荷トランジスタＬＤ１ａは、ゲート電極Ｇ１ａ、Ｐ型の拡散領域Ｄ６ａ及びＤ７ａから構成されている。即ち、ゲート電極Ｇ１ａは、負荷トランジスタＬＤ１ａと駆動トランジスタＤＲ１ａとに共有されている。
ここで、Ｎ型の拡散領域Ｄ１ａ、Ｄ２ａ、Ｄ３ａは、Ｙ方向に直線状に延設されており、かつ、Ｘ方向に略平行に延設されたゲート電極Ｇ１ａ、Ｇ３ａの両方と直交するように形成されている。また、Ｐ型の拡散領域Ｄ６ａ、Ｄ７ａは、Ｎ型の拡散領域Ｄ１ａ、Ｄ２ａ、Ｄ３ａと平行になるように形成されている。即ち、Ｐ型の拡散領域Ｄ６ａ、Ｄ７ａは、ゲート電極Ｇ１ａと直交している。更に、Ｐ型の拡散領域Ｄ６ａはゲート電極Ｇ１ａと平行に形成されたゲート電極Ｇ２ａの一方の端部まで形成されている。また、ゲート電極Ｇ３ａはゲート電極Ｇ２ａのその一方の端部の延長上に形成されている。
同様に、アクセストランジスタＡＣ２ａは、ゲート電極Ｇ４ａ、Ｎ型の拡散領域Ｄ９ａ及びＤ８ａから構成されている。駆動トランジスタＤＲ２ａは、ゲート電極Ｇ２ａ、Ｎ型の拡散領域Ｄ９ａ及びＤ１０ａから構成されている。即ち、Ｎ型の拡散領域Ｄ９ａは、アクセストランジスタＡＣ２ａと駆動トランジスタＤＲ２ａとに共有されている。そして、負荷トランジスタＬＤ２ａは、ゲート電極Ｇ２ａ、Ｐ型の拡散領域Ｄ５ａ及びＤ４ａから構成されている。即ち、ゲート電極Ｇ２ａは、負荷トランジスタＬＤ２ａと駆動トランジスタＤＲ２ａとに共有されている。
ここで、Ｎ型の拡散領域Ｄ１０ａ、Ｄ９ａ、Ｄ８ａは、Ｙ方向に直線状に延設されており、かつ、Ｘ方向に略平行に延設されたゲート電極Ｇ２ａ、Ｇ４ａの両方と直交するように形成されている。また、Ｐ型の拡散領域Ｄ５ａ、Ｄ４ａは、Ｎ型の拡散領域Ｄ１０ａ、Ｄ９ａ、Ｄ８ａと平行になるように形成されている。即ち、Ｐ型の拡散領域Ｄ５ａ、Ｄ４ａは、ゲート電極Ｇ２ａと直交している。更に、Ｐ型の拡散領域Ｄ５ａはゲート電極Ｇ１ａの一方の端部近傍まで形成されている。また、ゲート電極Ｇ４ａはゲート電極Ｇ１ａのその一方の端部の延長上に形成されている。
ここで、図３Ｂは、実施の形態１に係るメモリセルＭＣ１における第１層配線のレイアウト図である。図３Ａ同様に、一点鎖線で囲われた部分がメモリセルＭＣ１である。この一点鎖線で示す部分がＭＣ１のセル枠である。一点鎖線の外側の部分は隣接して配置されるセルが備える。図３Ｂには、破線で図３Ａに示された各コンタクトも併せて示されている。図３Ａ、３Ｂに示すように、アクセストランジスタＡＣ１ａのゲート電極Ｇ３ａは、ゲートコンタクトＧＣ１ａを介して、ワード線ＷＬに接続するための中継配線である第１層配線ＭＬ１０２ａに接続されている。同様に、アクセストランジスタＡＣ２ａのゲート電極Ｇ４ａは、ゲートコンタクトＧＣ２ａを介して、ワード線ＷＬに接続するための中継配線である第１層配線ＭＬ１０９ａに接続されている。ゲートコンタクトＧＣ１ａ、ＧＣ２ａは、メモリセルＭＣ１の境界線上に形成されている。
図３Ａ、３Ｂに示すように、アクセストランジスタＡＣ１ａを構成するＮ型の拡散領域Ｄ３ａは、拡散領域コンタクトＤＣ５ａを介して、後述するビット線ＤＴに接続するための中継配線である第１層配線ＭＬ１０３ａに接続されている。同様に、アクセストランジスタＡＣ２ａを構成するＮ型の拡散領域Ｄ８ａは、拡散領域コンタクトＤＣ８ａを介して、後述するビット線ＤＢに接続するための中継配線である第１層配線ＭＬ１０８ａに接続されている。
図３Ａ、３Ｂに示すように、駆動トランジスタＤＲ１ａのソースを構成するＮ型の拡散領域Ｄ１ａは、拡散領域コンタクトＤＣ３ａを介して、第２の低電圧側電源ＡＲＶＳＳに接続するための中継配線である第１層配線ＭＬ１０１ａに接続されている。同様に、駆動トランジスタＤＲ２ａのソースを構成するＮ型の拡散領域Ｄ１０ａは、拡散領域コンタクトＤＣ６ａを介して、第２の低電圧側電源ＡＲＶＳＳに接続するための中継配線である第１層配線ＭＬ１１０ａに接続されている。
図３Ａ、３Ｂに示すように、負荷トランジスタＬＤ１ａを構成するＰ型の拡散領域Ｄ７ａは、拡散領域コンタクトＤＣ１ａを介して、第２の高電圧側電源ＡＲＶＤＤに接続するための中継配線である第１層配線ＭＬ１０５ａに接続されている。同様に、負荷トランジスタＬＤ２ａを構成するＰ型の拡散領域Ｄ４ａは、拡散領域コンタクトＤＣ２ａを介して、第２の高電圧側電源ＡＲＶＤＤに接続するための中継配線である第１層配線ＭＬ１０６ａに接続されている。
図３Ａに示すように、駆動トランジスタＤＲ１ａ及び負荷トランジスタＬＤ１ａに共有されるゲート電極Ｇ１ａは、共通コンタクトＳＣ２ａを介して、負荷トランジスタＬＤ２ａのドレインを構成するＰ型の拡散領域Ｄ５ａに接続されている。更に、図３Ｂに示すように、共通コンタクトＳＣ２ａは、第１層配線ＭＬ１０７ａを介して、拡散領域コンタクトＤＣ７ａに接続されている。そして、図３Ａに示すように、この拡散領域コンタクトＤＣ７ａは、アクセストランジスタＡＣ２ａ及び駆動トランジスタＤＲ２ａに共有されているＮ型の拡散領域Ｄ９ａ上に形成されている。
同様に、図３Ａに示すように、駆動トランジスタＤＲ２ａ及び負荷トランジスタＬＤ２ａに共有されるゲート電極Ｇ２ａは、共通コンタクトＳＣ１ａを介して、負荷トランジスタＬＤ１ａのドレインを構成するＰ型の拡散領域Ｄ６ａに接続されている。更に、図３Ｂに示すように、共通コンタクトＳＣ１ａは、第１層配線ＭＬ１０４ａを介して、拡散領域コンタクトＤＣ４ａに接続されている。そして、図１に示すように、この拡散領域コンタクトＤＣ４ａは、アクセストランジスタＡＣ１ａ及び駆動トランジスタＤＲ１ａに共有されているＮ型の拡散領域Ｄ２ａ上に形成されている。
図３Ｂを参照して、第１層配線の平面配置について説明する。
第１層配線ＭＬ１０１ａは、拡散領域コンタクトＤＣ３ａが形成されたＸ方向の境界線に沿って、拡散領域コンタクトＤＣ３ａの形成位置から近接するメモリセルＭＣ１のコーナー（角部）まで延設されている。
第１層配線ＭＬ１１０ａは、拡散領域コンタクトＤＣ６ａが形成されたＸ方向の境界線に沿って、拡散領域コンタクトＤＣ６ａの形成位置から近接するメモリセルＭＣ１のコーナー（角部）まで延設されている。
ここで、拡散領域コンタクトＤＣ３ａ、ＤＣ６ａは、メモリセルＭＣ１の中心Ｏに関して、互いに点対称に配置されている。そのため、第１層配線ＭＬ１１０ａ、ＭＬ１０１ａも、互いに点対称に配置されている。
第１層配線ＭＬ１０２ａは、ゲートコンタクトＧＣ１ａが形成されたＹ方向の境界線に沿って、ゲートコンタクトＧＣ１ａの形成位置から当該境界線の中央部まで設けられている。
第１層配線ＭＬ１０９ａは、ゲートコンタクトＧＣ２ａが形成されたＹ方向の境界線に沿って、ゲートコンタクトＧＣ２ａの形成位置から当該境界線の中央部まで設けられている。
ここで、ゲートコンタクトＧＣ１ａ、ＧＣ２ａは、メモリセルＭＣ１の中心Ｏに関して、互いに点対称に配置されている。そのため、第１層配線ＭＬ１０２ａ、ＭＬ１１０ａも、互いに点対称に配置されている。
第１層配線ＭＬ１０３ａは、拡散領域コンタクトＤＣ５ａが形成されたＸ方向の境界線に沿って、拡散領域コンタクトＤＣ５ａの形成位置からメモリセルＭＣ１の中央側に若干延びて設けられている。
第１層配線ＭＬ１０８ａは、拡散領域コンタクトＤＣ８ａが形成されたＸ方向の境界線に沿って、拡散領域コンタクトＤＣ８ａの形成位置からメモリセルＭＣ１の中央側に若干延びて設けられている。
ここで、拡散領域コンタクトＤＣ５ａ、ＤＣ８ａは、メモリセルＭＣ１の中心Ｏに関して、互いに点対称に配置されている。そのため、第１層配線ＭＬ１０３ａ、ＭＬ１０８ａも、互いに点対称に配置されている。
第１層配線ＭＬ１０４ａは、メモリセルＭＣ１のＹ方向中央部において、拡散領域コンタクトＤＣ４ａの形成位置から共通コンタクトＳＣ１ａの形成位置までＸ方向に延設されている。
第１層配線ＭＬ１０７ａは、メモリセルＭＣ１のＹ方向中央部において、拡散領域コンタクトＤＣ７ａの形成位置から共通コンタクトＳＣ２ａの形成位置までＸ方向に延設されている。
ここで、第１層配線ＭＬ１０４ａ、ＭＬ１０７ａも、互いに点対称に配置されている。
第１層配線ＭＬ１０５ａは、拡散領域コンタクトＤＣ１ａ上において、拡散領域コンタクトＤＣ１ａよりもやや大きく形成されている。
第１層配線ＭＬ１０６ａは、拡散領域コンタクトＤＣ２ａ上において、拡散領域コンタクトＤＣ２ａよりもやや大きく形成されている。
ここで、拡散領域コンタクトＤＣ１ａ、ＤＣ２ａは、メモリセルＭＣ１の中心Ｏに関して、互いに点対称に配置されている。そのため、第１層配線ＭＬ１０５ａ、ＭＬ１０６ａも、互いに点対称に配置されている。
次に、図３Ｃを参照して、第２層配線の平面配置について説明する。図３Ａ同様に、一点鎖線で囲われた部分がメモリセルＭＣ１である。一点鎖線の外側の部分は隣接して配置されるセルが備える。図３Ｃには、各第１層配線と第２層配線との間に設けられた８個の第１ビアＶ１０１ａ〜Ｖ１０８ａも破線で併せて示されている。
第２層配線ＭＬ２０１ａは、第２の低電圧側電源ＡＲＶＳＳに接続される第１ビアＶ１０３ａ上において、第１ビアＶ１０３ａよりもやや大きく形成されている。ここで、第１ビアＶ１０３ａは第１層配線ＭＬ１０１ａ上において、メモリセルＭＣ１のコーナーに設けられている。
第２層配線ＭＬ２０４ａは、第２の低電圧側電源ＡＲＶＳＳに接続される第１ビアＶ１０６ａ上において、第１ビアＶ１０６ａよりもやや大きく形成されている。ここで、第１ビアＶ１０６ａは第１層配線ＭＬ１１０ａ上において、メモリセルＭＣ１のコーナーに設けられている。
ここで、第１ビアＶ１０３ａ、１０６ａは、メモリセルＭＣ１の中心Ｏに関して、互いに点対称に配置されている。そのため、第２層配線ＭＬ２０１ａ、ＭＬ２０４ａも、互いに点対称に配置されている。
第２層配線ＭＬ２０２ａは、ワード線ＷＬに接続される第１ビアＶ１０４ａ上において、第１ビアＶ１０４ａよりもやや大きく形成されている。ここで、第１ビアＶ１０４ａは、Ｙ方向の境界線上に設けられた第１層配線ＭＬ１０２ａの中央部に設けられている。
第２層配線ＭＬ２０３ａは、ワード線ＷＬに接続される第１ビアＶ１０７ａ上において、第１ビアＶ１０７ａよりもやや大きく形成されている。ここで、第１ビアＶ１０７ａは、Ｙ方向の境界線上に設けられた第１層配線ＭＬ１０９ａの中央部に設けられている。
ここで、第１ビアＶ１０４ａ、１０７ａは、メモリセルＭＣ１の中心Ｏに関して、互いに点対称に配置されている。そのため、第２層配線ＭＬ２０２ａ、ＭＬ２０３ａも、互いに点対称に配置されている。
第２配線層からなるビット線ＤＴは、第１ビアＶ１０５ａを通るように、Ｙ方向に延設されている。ここで、第１ビアＶ１０５ａは、Ｘ方向の境界線上に設けられた第１層配線ＭＬ１０３ａ上に設けられている。
また、第２配線層からなるビット線ＤＢは、第１ビアＶ１０８ａを通るように、Ｙ方向に延設されている。ここで、第１ビアＶ１０８ａは、Ｘ方向の境界線上に設けられた第１層配線ＭＬ１０８ａ上に設けられている。
ここで、第１ビアＶ１０５ａ、１０８ａは、メモリセルＭＣ１の中心Ｏに関して、互いに点対称に配置されている。そのため、ビット線ＤＴ、ＤＢも、メモリセルＭＣ１の中心Ｏから等距離に位置する。
第２配線層からなる電源線ＰＳ１は、第１ビアＶ１０１ａ、Ｖ１０２ａを通るように、Ｙ方向に延設されている。ここで、第１ビアＶ１０１ａは、Ｘ方向の境界線上に設けられた第１層配線ＭＬ１０５ａ上に設けられている。第１ビアＶ１０２ａは、Ｘ方向の境界線上に設けられた第１層配線ＭＬ１０６ａ上に設けられている。電源線ＰＳ１は、第２の高電圧側電源ＡＲＶＤＤに接続されている。
ここで、第１ビアＶ１０１ａ、１０２ａは、メモリセルＭＣ１の中心Ｏに関して、互いに点対称に配置されている。また、電源線ＰＳ１は、メモリセルＭＣ１の中心Ｏを含み、点対称な形状を有している。
次に、図３Ｄを参照して、第３層配線の平面配置について説明する。図３Ａ同様に、一点鎖線で囲われた部分がメモリセルＭＣ１である。一点鎖線の外側の部分は隣接して配置されるセルが備える。図３Ｄには、各第２層配線と第３層配線との間に設けられた４つの第２ビアＶ２０１ａ〜Ｖ２０４ａも破線で併せて示されている。
第３配線層からなる電源線ＰＳ２１ａは、第２ビアＶ２０１ａを通るように、Ｘ方向の境界線に沿って延設されている。ここで、第２ビアＶ２０１ａは、第２層配線ＭＬ２０１ａ上において、メモリセルＭＣ１のコーナーに設けられている。
また、第３配線層からなる電源線ＰＳ２２ａは、第２ビアＶ２０４ａを通るように、Ｘ方向の境界線に沿って延設されている。ここで、第２ビアＶ２０４ａは、第２層配線ＭＬ２０４ａ上において、メモリセルＭＣ１のコーナーに設けられている。
ここで、第２ビアＶ２０１ａ、２０４ａは、メモリセルＭＣ１の中心Ｏに関して、互いに点対称に配置されている。そのため、電源線ＰＳ２１ａ、ＰＳ２２ａは、互いに対向するＸ方向の境界線に沿って延設されている。電源線ＰＳ２１ａ、ＰＳ２２ａは、何れも第２の低電圧側電源ＡＲＶＳＳに接続されている。
第３配線層からなるワード線ＷＬは、第２ビアＶ２０２ａ、Ｖ２０３ａを通るように、Ｘ方向に延設されている。ここで、第２ビアＶ２０２ａは、Ｙ方向の境界線上に設けられた第２層配線ＭＬ２０２ａ上に設けられている。第２ビアＶ２０３ａは、Ｙ方向の境界線上に設けられた第２層配線ＭＬ２０３ａ上に設けられている。
ここで、第２ビアＶ２０２ａ、２０３ａは、メモリセルＭＣ１の中心Ｏに関して、互いに点対称に配置されている。また、ワード線ＷＬは、メモリセルＭＣ１の中心Ｏを含み、点対称な形状を有している。
次に、図５を参照して、本実施の形態に係るＳＲＡＭの動作について説明する。図５は、本実施の形態に係るＳＲＡＭの動作を説明するためのタイミングチャートである。
図５に示すように、読み出し又は書き込みを待機している通常のスタンバイ状態（ＳＴＡＮＤ−ＢＹ）では、ワード線ＷＬはＬ（ＶＳＳ）となる。また、ビット線対ＤＴ、ＤＢは共にＨ（ＶＤＤ）にプリチャージされる。記憶ノードＮＤＴ、ＮＤＢでは値が保持される。一方、書き込み動作時又は読み出し動作時には、ワード線ＷＬはＨとなる。
図５の例では、最初、記憶ノードＮＤＴにＨが、記憶ノードＮＤＢにＬが記憶されている。書き込み動作（ＷＲＩＴＥ）時に、ビット線ＤＴがＬ、ビット線ＤＢがＨとなり、記憶ノードＮＤＴの値がＨからＬへ、記憶ノードＮＤＢの値がＬからＨへ、書き換えられている。その後、読み出し動作（ＲＥＡＤ）時に、記憶ノードＮＤＴ、ＮＤＢの値が、それぞれビット線ＤＴ、ＤＢを介して読み出される。ここで、ビット線ＤＴがＨにプリチャージされているため、読み出し開始時に記憶ノードＮＤＴの電圧が若干上昇する。
さらに、ディープスタンバイモード（ＤＥＥＰ ＳＴＡＮＤ−ＢＹ）は、データは保持するものの動作は休止する低消費電力モードである。本実施の形態に係るＳＲＡＭでは、ディープスタンバイモードにおいて、第２の低電圧側電源電圧ＡＲＶＳＳを第１の低電圧側電源電圧ＶＳＳよりも高くする。例えば、第２の低電圧側電源電圧ＡＲＶＳＳを第１の低電圧側電源電圧ＶＳＳよりも０．１Ｖ〜０．２Ｖ程度高くする。また、第２の高電圧側電源電圧ＡＲＶＤＤを第１の高電圧側電源電圧ＶＤＤよりも低くする。例えば、第２の高電圧側電源電圧ＡＲＶＤＤを第１の高電圧側電源電圧ＶＤＤよりも０．１Ｖ〜０．２Ｖ程度低くする。
ここで、第２の高電圧側電源ＡＲＶＤＤを下げることにより、ＧＩＤＬ成分及びゲートリーク成分の低下させることができる。また、ＮＭＯＳトランジスタのソース電圧である第２の低電圧側電源電圧ＡＲＶＳＳを上げると、ゲートソース電圧Ｖｇｓが低下すると同時にバックバイアス効果により閾値が上がるため、サブスレッショルドリーク成分が低減する。この結果、特に、高温状態における待機消費電流ＩＳＢを低減することができる。なお、上述の第２の低電圧側電源電圧ＡＲＶＳＳを上げるだけ、あるいは、第２の高電圧側電源電圧ＡＲＶＤＤを下げるだけでも、待機消費電流ＩＳＢを低減させることができる。
図６は、メモリセルＭＣ１の境界線に対し、メモリセルＭＣ１をＸ軸に線対称に反転させたメモリセルＭＣ１のレイアウトをメモリセルＭＣ２として図示する。図２に示したメモリセルアレイＣＡでは、図３Ａに示したメモリセルＭＣ１と、図６に示したメモリセルＭＣ２と、がＹ軸方向に対して交互に列状に配置される。
また、メモリセルＭＣ１をＹ軸に線対称に反転させたメモリセルをＭＣ３、メモリセルＭＣ３をさらにＸ軸に線対称に反転させたメモリセルをＭＣ４とすると、ＭＣ３とＭＣ４とがＹ軸方向に交互に列状に配置される(ＭＣ３、ＭＣ４は、図９Ａに図示)。またメモリセルＭＣ１とＭＣ２による列とＭＣ３とＭＣ４による列は、ＭＣ１とＭＣ３が隣接するように、互いに隣接して配置される。
なお、メモリセルＭＣ１そのものがＭＣ１の中心に対して点対称なので、ＭＣ４はＭＣ１とＭＣ２はＭＣ３と同じレイアウトになる。
換言すると、図２に示すメモリセルアレイＣＡは、メモリセルアレイＣＡのメモリセルＭＣとしてメモリセルＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４を備え、１つのメモリセルＭＣは隣接するメモリセルＭＣとＸ軸あるいはＹ軸に対して互いに反転したレイアウトとなるように構成される。つまり実質１種のメモリセルＭＣのレイアウト構成で均一に構成される。
図６に示すように、メモリセルＭＣ２は、４つのゲート電極Ｇ１ｂ〜Ｇ４ｂ、拡散領域Ｄ１ｂ〜Ｄ１０ｂ、８つの拡散領域コンタクトＤＣ１ｂ〜ＤＣ８ｂ、２つのゲートコンタクトＧＣ１ｂ、ＧＣ２ｂ、２つの共通コンタクトＳＣ１ｂ、ＳＣ２ｂを備えている。ゲート電極Ｇ１ｂ〜Ｇ４ｂは、メモリセルＭＣ１のゲート電極Ｇ１ａ〜Ｇ４ａとそれぞれ線対称な位置関係にある。拡散領域Ｄ１ｂ〜Ｄ１０ｂは、メモリセルＭＣ１の拡散領域Ｄ１ａ〜Ｄ１０ａとそれぞれ線対称な位置関係にある。拡散領域コンタクトＤＣ１ｂ〜ＤＣ８ｂは、メモリセルＭＣ１の拡散領域コンタクトＤＣ１ａ〜ＤＣ８ａとそれぞれ線対称な位置関係にある。ゲートコンタクトＧＣ１ｂ、ＧＣ２ｂは、メモリセルＭＣ１のゲートコンタクトＧＣ１ａ、ＧＣ２ａとそれぞれ線対称な位置関係にある。共通コンタクトＳＣ１ｂ、ＳＣ２ｂは、メモリセルＭＣ１の共通コンタクトＳＣ１ａ、ＳＣ２ａとそれぞれ線対称な位置関係にある。
次に、図７Ａ〜７Ｄを参照して、第１の実施の形態に係るＳＲＡＭのウェル電圧供給セルのレイアウトについて説明する。図７Ａは、第１の実施の形態に係るＳＲＡＭのウェル電圧供給セルＷＳＣ１のレイアウト図である。また、図７Ｂは、ウェル電圧供給セルＷＳＣ１における第１層配線のレイアウト図である。図７Ｃは、ウェル電圧供給セルＷＳＣ１における第２層配線のレイアウト図である。図７Ｄは、ウェル電圧供給セルＷＳＣ１における第３層配線のレイアウト図である。
図７Ａに示すように、ウェル電圧供給セルＷＳＣ１は、８つのゲート電極Ｇ１１ａ〜Ｇ１４ａ、Ｇ１１ｂ〜Ｇ１４ｂ、１７個の拡散領域Ｄ３ａ、Ｄ３ｂ、Ｄ４ａ、Ｄ４ｂ、Ｄ１０ａ、Ｄ１０ｂ、Ｄ１１、Ｄ１２ａ、Ｄ１２ｂ、Ｄ１５ａ、Ｄ１５ｂ、Ｄ１６ａ、Ｄ１６ｂ、Ｄ１７、Ｄ１８、Ｄ１９ａ、Ｄ１９ｂ、１３個の拡散領域コンタクトＤＣ２ａ、ＤＣ２ｂ、ＤＣ５ａ、ＤＣ５ｂ、ＤＣ６ａ、ＤＣ６ｂ、ＤＣ１１、ＤＣ１３、ＤＣ１４ａ、ＤＣ１４ｂ、ＤＣ１７ａ、ＤＣ１７ｂ、ＤＣ１８、４つのゲートコンタクトＧＣ１１ａ、ＧＣ１１ｂ、ＧＣ１２ａ、ＧＣ１２ｂ、４つの共通コンタクトＳＣ１１ａ、ＳＣ１１ｂ、ＳＣ１２ａ、ＳＣ１２ｂを備えている。
ウェル電圧供給セルＷＳＣ１は、ウェル電圧供給セルＷＳＣａとウェル電圧供給セルＷＳＣｂとから成る。ウェル電圧供給セルＷＳＣａとウェル電圧供給セルＷＳＣｂとは、図７Ａに示すように、互いに隣接し、隣接する境界線を軸として互いに線対称に構成されている。言い換えると、ウェル電圧供給セルＷＳＣｂはウェル電圧供給セルＷＳＣａをＸ軸で線対称に反転させたものである。
図３Ａ同様に、図７Ａでは、一点鎖線で囲われた単位で、ウェル電圧供給セルＷＳＣａ、ＷＳＣｂが構成される。そして、ウェル電圧供給セルＷＳＣａ、ＷＳＣｂをあわせたものが、１つのウェル電圧供給セルＷＳＣ１である。一点鎖線の外側の部分は隣接して配置されるセルが備える。この一点鎖線で示す部分がそれぞれウェル電圧供給セルＷＳＣａ、ＷＳＣｂのセル枠である。
また、メモリセルＭＣ１と同様、ウェル電圧供給セルＷＳＣ１をＹ軸に対して反転させたレイアウト構成のウェル電圧供給セルＷＳＣ２を備える。ここでウェル電圧供給セルＷＳＣ２は、ウェル電圧供給セルＷＳＣａをＹ軸反転させたレイアウト構成のウェル電圧供給セルＷＳＣｃとウェル電圧供給セルＷＳＣｂをＹ軸反転させたレイアウト構成のウェル電圧供給セルＷＳＣｄとを備えるように構成される(ＷＳＣ２、ＷＳＣｃ、ＷＳＣｄは、図９Ａに図示)。
図２に示すウェル電圧供給セルＷＳＣにはこのように構成されたウェル電圧供給セルＷＳＣ１とＷＳＣ２とが配置される。ウェル電圧供給セルＷＳＣ１とＷＳＣ２とは交互に隣接するようにウェル電圧供給セルＷＳＣとして配置される。
ここで、ウェル電圧供給セルＷＳＣ１の上側には、図３Ａに示したメモリセルＭＣ１が配置される。つまり、拡散領域Ｄ３ａ、Ｄ４ａ、Ｄ１０ａ及び拡散領域コンタクトＤＣ２ａ、ＤＣ５ａ、ＤＣ６ａは、図３Ａに示したメモリセルＭＣ１と共有されている。
拡散領域コンタクトＤＣ２ａ、ＤＣ５ａ、ＤＣ６ａは、メモリセルＭＣ１とウェル電圧供給セルＷＳＣ１とが半分ずつ備え、メモリセルＭＣ１とウェル電圧供給セルＷＳＣ１を隣接配置することにより、拡散領域コンタクトＤＣ２ａ、ＤＣ５ａ、ＤＣ６ａは、それぞれ１つの拡散領域コンタクトとを構成する。なお、図７Ｂ〜図７Ｄの示す上層の配線層のも同様に、図の一点鎖線で示すセル枠上に掛かる配線は、メモリセルＭＣ１とウェル電圧供給セルＷＳＣ１とが半分ずつ備え、メモリセルＭＣ１とウェル電圧供給セルＷＳＣ１を隣接配置することによりそれぞれ１つの配線を形成する。
また、ウェル電圧供給セルＷＳＣ１の上側の領域は、ウェル電圧供給セルＷＳＣ１の上側の境界線を対称軸として、図３Ａに示したメモリセルＭＣ１と線対称なレイアウトとなっている。具体的には、ゲート電極Ｇ１１ａ〜Ｇ１４ａは、メモリセルＭＣ１のゲート電極Ｇ１ａ〜Ｇ４ａとそれぞれ線対称な位置関係にある。拡散領域Ｄ１２ａ、Ｄ１５ａ、Ｄ１６ａ、Ｄ１９ａは、メモリセルＭＣ１の拡散領域Ｄ２ａ、Ｄ５ａ、Ｄ６ａ、Ｄ９ａとそれぞれ線対称な位置関係にある。拡散領域コンタクトＤＣ１４ａ、ＤＣ１７ａは、メモリセルＭＣ１の拡散領域コンタクトＤＣ４ａ、ＤＣ７ａとそれぞれ線対称な位置関係にある。ゲートコンタクトＧＣ１１ａ、ＧＣ１２ａは、メモリセルＭＣ１のゲートコンタクトＧＣ１ａ、ＧＣ２ａとそれぞれ線対称な位置関係にある。共通コンタクトＳＣ１１ａ、ＳＣ１２ａは、メモリセルＭＣ１の共通コンタクトＳＣ１ａ、ＳＣ２ａとそれぞれ線対称な位置関係にある。
換言すると、ウェル電圧供給セルＷＳＣａとメモリセルＭＣ１とは、境界線を対称軸として、線対称なレイアウトとなっている。
他方、ウェル電圧供給セルＷＳＣ１の下側には、図６に示したメモリセルＭＣ２が配置される。つまり、拡散領域Ｄ３ｂ、Ｄ４ｂ、Ｄ１０ｂ及び拡散領域コンタクトＤＣ２ｂ、ＤＣ５ｂ、ＤＣ６ｂは、図６に示したメモリセルＭＣ２と共有されている。
拡散領域コンタクトＤＣ２ｂ、ＤＣ５ｂ、ＤＣ６ｂは、メモリセルＭＣ１とウェル電圧供給セルＷＳＣ１とが半分ずつ備え、メモリセルＭＣ１とウェル電圧供給セルＷＳＣ１を隣接配置することにより、拡散領域コンタクトＤＣ２ｂ、ＤＣ５ｂ、ＤＣ６ｂは、それぞれ１つの拡散領域コンタクトとを構成する。
また、ウェル電圧供給セルＷＳＣ１の下側の領域は、ウェル電圧供給セルＷＳＣ１の下側の境界線を対称軸として、図６に示したメモリセルＭＣ２と線対称なレイアウトとなっている。具体的には、ゲート電極Ｇ１１ｂ〜Ｇ１４ｂは、メモリセルＭＣ２のゲート電極Ｇ１ｂ〜Ｇ４ｂとそれぞれ線対称な位置関係にある。拡散領域Ｄ１２ｂ、Ｄ１５ｂ、Ｄ１６ｂ、Ｄ１９ｂは、メモリセルＭＣ２の拡散領域Ｄ２ｂ、Ｄ５ｂ、Ｄ６ｂ、Ｄ９ｂとそれぞれ線対称な位置関係にある。拡散領域コンタクトＤＣ１４ｂ、ＤＣ１７ｂは、メモリセルＭＣ２の拡散領域コンタクトＤＣ４ｂ、ＤＣ７ｂとそれぞれ線対称な位置関係にある。ゲートコンタクトＧＣ１１ｂ、ＧＣ１２ｂは、メモリセルＭＣ２のゲートコンタクトＧＣ１ｂ、ＧＣ２ｂとそれぞれ線対称な位置関係にある。共通コンタクトＳＣ１１ｂ、ＳＣ１２ｂは、メモリセルＭＣ２の共通コンタクトＳＣ１ｂ、ＳＣ２ｂとそれぞれ線対称な位置関係にある。
換言すると、ウェル電圧供給セルＷＳＣｂとメモリセルＭＣ２とは、境界線を対称軸として、線対称なレイアウトとなっている。
このように、ウェル電圧供給セルＷＳＣ１は、拡散領域（つまり素子分離層ＳＴＩ）、ゲート電極、コンタクトのレイアウトに関し、上下に配置されるメモリセルと同様の規則性を有している。そのため、ウェル電圧供給セルＷＳＣ１に隣接配置されるメモリセル内のトランジスタの特性及び形状の変動を抑制し、信頼性を高めることができる。なお、理想的には、ウェル電圧供給セルＷＳＣ１における拡散領域コンタクトＤＣ１１、ＤＣ１３、ＤＣ１８も、メモリセルＭＣ１の拡散領域コンタクトＤＣ１ａ、ＤＣ３ａ、ＤＣ８ａとそれぞれ線対称な位置関係にあることが好ましい。また、ウェル電圧供給セルＷＳＣ１における拡散領域コンタクトＤＣ１１、ＤＣ１３、ＤＣ１８は、メモリセルＭＣ２の拡散領域コンタクトＤＣ１ｂ、ＤＣ３ｂ、ＤＣ８ｂとそれぞれ線対称な位置関係にあることが好ましい。しかしながら、図７Ａに矢印で示したゲート電極Ｇ１１ａ、Ｇ１１ｂ間の距離ｙは、適宜決定することができる。例えば、距離ｙを大きくするとウェル電圧供給セルＷＳＣ１のサイズが大きくなるが、ウェルコンタクト形成が容易になる効果がある。
メモリセルＭＣ１、ＭＣ２では、Ｐウェル形成領域には、Ｎ＋イオンが注入され、Ｎ型拡散領域が形成され、Ｎウェル形成領域には、Ｐ＋イオンが注入され、Ｐ型拡散領域が形成されている。
これに対し、ウェル電圧供給セルＷＳＣ１では、Ｐウェルに第１の低電圧側電源電圧ＶＳＳを供給するためのＰ型拡散領域を、Ｐウェル形成領域のＹ方向中央部に形成する。また、Ｎウェルに第１の高電圧側電源電圧ＶＤＤを供給するためのＮ型拡散領域をＮウェル形成領域のＹ方向中央部に形成する。
図７Ａの場合、Ｐウェル形成領域では、ゲート電極Ｇ１１ａの中心線からゲート電極Ｇ１１ｂの中心線に至る領域にＰ＋イオンが注入される。また、ゲート電極Ｇ１４ａの中心線からゲート電極Ｇ１４ｂの中心線に至る領域にＰ＋イオンが注入される。Ｎウェル形成領域では、ゲート電極Ｇ１２ａとゲート電極Ｇ１１ａとの間の位置からゲート電極Ｇ１２ｂと電極Ｇ１１ｂとの間の位置に至る領域にＮ＋イオンが注入される。なお、図７Ａにおいて、ハッチング部がＰ＋イオン注入領域であり、その他の領域がＮ＋イオン注入領域である。図３Ａ、図６等においても同様である。
図８は、図７Ａに対応したウェル電圧供給セルＷＳＣ１の回路図である。図８に示すように、ウェル電圧供給セルＷＳＣ１は、ＮＭＯＳトランジスタＮＭ１２、ＮＭ１３、ＮＭ２２、ＮＭ２３、ＰＭＯＳトランジスタＰＭ３２、ＰＭ３３、寄生ダイオードＰＤ１０、ＰＤ１１、ＰＤ２０、ＰＤ２１、寄生抵抗Ｒ３０、Ｒ３１を備えている。
ＮＭＯＳトランジスタＮＭ１２は、ゲート電極Ｇ１３ａから構成されるダミートランジスタである。ＮＭＯＳトランジスタＮＭ１２のソース・ドレインの一方は、ビット線ＤＴに接続され、他方は、第１の低電圧側電源ＶＳＳに接続されている。また、ＮＭＯＳトランジスタＮＭ１２のゲート及びウェル（バックゲート）も第１の低電圧側電源ＶＳＳに接続されている。そのため、ＮＭＯＳトランジスタＮＭ１２は常にオフの状態であり、確実に動作が防止されている。
同様に、ＮＭＯＳトランジスタＮＭ１３は、ゲート電極Ｇ１３ｂから構成されるダミートランジスタである。ＮＭＯＳトランジスタＮＭ１３のソース・ドレインの一方は、ビット線ＤＴに接続され、他方は、第１の低電圧側電源ＶＳＳに接続されている。また、ＮＭＯＳトランジスタＮＭ１３のゲート及びウェル（バックゲート）も第１の低電圧側電源ＶＳＳに接続されている。そのため、ＮＭＯＳトランジスタＮＭ１３は常にオフの状態であり、確実に動作が防止されている。
寄生ダイオードＰＤ１０は、Ｐ＋イオンとＮ＋イオンの両方が注入されたポリシリコンからなるダミーゲート電極Ｇ１１ａの下に形成されたＰ＋拡散領域、Ｐウェル、Ｎ＋拡散領域から構成される。カソードは、ＮＭＯＳトランジスタＮＭ１２のソース・ドレインの他方に接続されている。アノードは、寄生ダイオードＰＤ１１のアノードに接続されている。また、寄生ダイオードＰＤ１０のカソード及びアノードは共に第１の低電圧側電源ＶＳＳに接続されている。
同様に、寄生ダイオードＰＤ１１は、Ｐ＋イオンとＮ＋イオンの両方が注入されたポリシリコンからなるダミーゲート電極Ｇ１１ｂの下に形成されたＰ＋拡散領域、Ｐウェル、Ｎ＋拡散領域から構成される。カソードは、ＮＭＯＳトランジスタＮＭ１３のソース・ドレインの他方に接続されている。また、寄生ダイオードＰＤ１１のカソード及びアノードは共に第１の低電圧側電源ＶＳＳに接続されている。
ＰＭＯＳトランジスタＰＭ３２は、ゲート電極Ｇ１２ａから構成されるダミートランジスタである。ＰＭＯＳトランジスタＰＭ３２のソース・ドレインの一方は、第２の高電圧側電源ＡＲＶＤＤに接続され、他方は、第１の高電圧側電源ＶＤＤに接続されている。また、ＰＭＯＳトランジスタＰＭ３２のゲート及びウェル（バックゲート）も第１の高電圧側電源ＶＤＤに接続されている。そのため、ＰＭＯＳトランジスタＰＭ３２は常にオフの状態であり、確実に動作が防止されている。
同様に、ＰＭＯＳトランジスタＰＭ３３は、ゲート電極Ｇ１２ｂから構成されるダミートランジスタである。ＰＭＯＳトランジスタＰＭ３３のソース・ドレインの一方は、第２の高電圧側電源ＡＲＶＤＤに接続され、他方は、第１の高電圧側電源ＶＤＤに接続されている。また、ＰＭＯＳトランジスタＰＭ３３のゲート及びウェル（バックゲート）も第１の高電圧側電源ＶＤＤに接続されている。そのため、ＰＭＯＳトランジスタＰＭ３３は常にオフの状態であり、確実に動作が防止されている。
寄生抵抗Ｒ３０は、ゲート電極Ｇ１１ａの下に形成されたＮ＋拡散領域、Ｎウェル、Ｎ＋拡散領域から構成される。寄生抵抗Ｒ３０の一端は、ＰＭＯＳトランジスタＰＭ３２のソース・ドレインの他方に接続されている。寄生抵抗Ｒ３０の他端は、寄生抵抗Ｒ３１の一端に接続されている。また、寄生抵抗Ｒ３０の両端は第１の高電圧側電源ＶＤＤに接続されている。
寄生抵抗Ｒ３１は、ゲート電極Ｇ１１ｂの下に形成されたＮ＋拡散領域、Ｎウェル、Ｎ＋拡散領域から構成される。寄生抵抗Ｒ３１の他端は、ＰＭＯＳトランジスタＰＭ３３のソース・ドレインの他方に接続されている。また、寄生抵抗Ｒ３０の両端は第１の高電圧側電源ＶＤＤに接続されている。
ＮＭＯＳトランジスタＮＭ２２は、ゲート電極Ｇ１２ａから構成されるダミートランジスタである。ＮＭＯＳトランジスタＮＭ２２のソース・ドレインの両方が、第２の低電圧側電源ＡＲＶＳＳに接続されている。また、ＮＭＯＳトランジスタＮＭ２２のゲートは第１の高電圧側電源ＶＤＤに接続され、ウェル（バックゲート）は第１の低電圧側電源ＶＳＳに接続されている。そのため、ＮＭＯＳトランジスタＮＭ２２は常にオンの状態であり、確実に動作が防止されている。
同様に、ＮＭＯＳトランジスタＮＭ２３は、ゲート電極Ｇ１２ｂから構成されるダミートランジスタである。ＮＭＯＳトランジスタＮＭ２３のソース・ドレインの両方が、第２の低電圧側電源ＡＲＶＳＳに接続されている。また、ＮＭＯＳトランジスタＮＭ２３のゲートは第１の高電圧側電源ＶＤＤに接続され、ウェル（バックゲート）は第１の低電圧側電源ＶＳＳに接続されている。そのため、ＮＭＯＳトランジスタＮＭ２３も常にオンの状態であり、確実に動作が防止されている。
寄生ダイオードＰＤ２０は、Ｐ＋イオンとＮ＋イオンの両方が注入されたポリシリコンからなるダミーゲート電極Ｇ１２ａの下に形成されたＰ＋拡散領域、Ｐウェル、Ｎ＋拡散領域から構成される。カソードは、ＮＭＯＳトランジスタＮＭ２２のソース・ドレインに接続されている。アノードは、寄生ダイオードＰＤ２１のアノードに接続されている。また、寄生ダイオードＰＤ２０のアノードは、第１の低電圧側電源ＶＳＳに接続されている。
同様に、寄生ダイオードＰＤ２１は、Ｐ＋イオンとＮ＋イオンの両方が注入されたポリシリコンからなるダミーゲート電極Ｇ１２ｂの下に形成されたＰ＋拡散領域、Ｐウェル、Ｎ＋拡散領域から構成される。カソードは、ＮＭＯＳトランジスタＮＭ２３のソース・ドレインに接続されている。アノードは、第１の低電圧側電源ＶＳＳに接続されている。第２の低電圧側電源ＡＲＶＳＳは第１の低電圧側電源ＶＳＳよりも電圧が高いため寄生ダイオードＰＤ２０、ＰＤ２１は逆バイアスダイオードとなり、第２の低電圧側電源ＡＲＶＳＳと第１の低電圧側電源ＶＳＳとは分離される。
ここで、図７Ｂは、実施の形態１に係るウェル電圧供給セルＷＳＣ１における第１層配線のレイアウト図である。図７Ｂには、破線で図７Ａに示された各コンタクトも併せて示されている。
図７Ａ、７Ｂに示すように、ＮＭＯＳトランジスタＮＭ１２のゲート電極Ｇ１３ａは、ゲートコンタクトＧＣ１１ａを介して、第１の低電圧側電源ＶＳＳに接続するための中継配線である第１層配線ＭＬ１１２に接続されている。同様に、ＮＭＯＳトランジスタＮＭ１３のゲート電極Ｇ１３ｂは、ゲートコンタクトＧＣ１１ｂを介して、第１の低電圧側電源ＶＳＳに接続するための中継配線である第１層配線ＭＬ１１２に接続されている。ゲートコンタクトＧＣ１１ａ、ＧＣ１１ｂは、ウェル電圧供給セルＷＳＣ１のＹ方向の境界線上に形成されている。
ＮＭＯＳトランジスタＮＭ１２を構成するＮ型の拡散領域Ｄ３ａは、拡散領域コンタクトＤＣ５ａを介して、ビット線ＤＴに接続するための中継配線である第１層配線ＭＬ１０３ａに接続されている。同様に、ＮＭＯＳトランジスタＮＭ１３を構成するＮ型の拡散領域Ｄ３ｂは、拡散領域コンタクトＤＣ５ｂを介して、ビット線ＤＴに接続するための中継配線である第１層配線ＭＬ１０３ｂに接続されている。
ＮＭＯＳトランジスタＮＭ１２を構成するＮ型の拡散領域Ｄ１２ａは、拡散領域コンタクトＤＣ１４ａを介して、第１の低電圧側電源ＶＳＳに接続するための中継配線である第１層配線ＭＬ１１２に接続されている。同様に、ＮＭＯＳトランジスタＮＭ１３を構成するＮ型の拡散領域Ｄ１２ｂは、拡散領域コンタクトＤＣ１４ｂを介して、第１の低電圧側電源ＶＳＳに接続するための中継配線である第１層配線ＭＬ１１２に接続されている。
Ｐウェルに第１の低電圧側電源ＶＳＳを供給するためのＰ型の拡散領域Ｄ１１は、拡散領域コンタクトＤＣ１１を介して、第１の低電圧側電源ＶＳＳに接続するための中継配線である第１層配線ＭＬ１１２に接続されている。
ＮＭＯＳトランジスタＮＭ２２を構成するＮ型の拡散領域Ｄ１０ａは、拡散領域コンタクトＤＣ６ａを介して、第２の低電圧側電源ＡＲＶＳＳに接続するための中継配線である第１層配線ＭＬ１１１ａに接続されている。同様に、ＮＭＯＳトランジスタＮＭ２３を構成するＮ型の拡散領域Ｄ１０ｂは、拡散領域コンタクトＤＣ６ｂを介して、第２の低電圧側電源ＡＲＶＳＳに接続するための中継配線である第１層配線ＭＬ１１１ｂに接続されている。
ＮＭＯＳトランジスタＮＭ２２を構成するＮ型の拡散領域Ｄ１９ａは、拡散領域コンタクトＤＣ１７ａを介して、第２の低電圧側電源ＡＲＶＳＳに接続するための中継配線である第１層配線ＭＬ１１１ａに接続されている。同様に、ＮＭＯＳトランジスタＮＭ２３を構成するＮ型の拡散領域Ｄ１９ｂは、拡散領域コンタクトＤＣ１７ｂを介して、第２の低電圧側電源ＡＲＶＳＳに接続するための中継配線である第１層配線ＭＬ１１１ｂに接続されている。
ゲート電極Ｇ１４ａは、ゲートコンタクトＧＣ１２ａを介して、第１の低電圧側電源ＶＳＳに接続するための中継配線である第１層配線ＭＬ１１４に接続されている。同様に、ゲート電極Ｇ１４ｂは、ゲートコンタクトＧＣ１２ｂを介して、第１の低電圧側電源ＶＳＳに接続するための中継配線である第１層配線ＭＬ１１４に接続されている。ゲートコンタクトＧＣ１２ａ、ＧＣ１２ｂは、ウェル電圧供給セルＷＳＣ１のＹ方向の境界線上に形成されている。
Ｐウェルに第１の低電圧側電源ＶＳＳを供給するためのＰ型の拡散領域Ｄ１８は、拡散領域コンタクトＤＣ１８を介して、第１の低電圧側電源ＶＳＳに接続するための中継配線である第１層配線ＭＬ１１４に接続されている。
ＰＭＯＳトランジスタＰＭ３２を構成するＰ型の拡散領域Ｄ４ａは、拡散領域コンタクトＤＣ２ａを介して、第２の高電圧側電源ＡＲＶＤＤに接続するための中継配線である第１層配線ＭＬ１０６ａに接続されている。同様に、ＰＭＯＳトランジスタＰＭ３３を構成するＰ型の拡散領域Ｄ４ｂは、拡散領域コンタクトＤＣ２ｂを介して、第２の高電圧側電源ＡＲＶＤＤに接続するための中継配線である第１層配線ＭＬ１０６ｂに接続されている。
ＰＭＯＳトランジスタＰＭ３２及びＮＭＯＳトランジスタＮＭ２２に共有されるゲート電極Ｇ１２ａは、共通コンタクトＳＣ１１ａを介して、拡散領域Ｄ１６ａに接続されている。共通コンタクトＳＣ１１ａは、第１の高電圧側電源ＶＤＤに接続するための中継配線である第１層配線ＭＬ１１３に接続されている。同様に、ＰＭＯＳトランジスタＰＭ３３及びＮＭＯＳトランジスタＮＭ２３に共有されるゲート電極Ｇ１２ｂは、共通コンタクトＳＣ１１ｂを介して、拡散領域Ｄ１６ｂに接続されている。共通コンタクトＳＣ１１ｂは、第１の高電圧側電源ＶＤＤに接続するための中継配線である第１層配線ＭＬ１１３に接続されている。
ゲート電極Ｇ１１ａは、共通コンタクトＳＣ１２ａを介して、拡散領域Ｄ１５ａに接続されている。共通コンタクトＳＣ１２ａは、第１の高電圧側電源ＶＤＤに接続するための中継配線である第１層配線ＭＬ１１３に接続されている。同様に、ゲート電極Ｇ１１ｂは、共通コンタクトＳＣ１２ｂを介して、拡散領域Ｄ１５ｂに接続されている。共通コンタクトＳＣ１２ｂは、第１の高電圧側電源ＶＤＤに接続するための中継配線である第１層配線ＭＬ１１３に接続されている。
Ｎウェルに第１の高電圧側電源ＶＤＤを供給するためのＮ型の拡散領域Ｄ１７は、拡散領域コンタクトＤＣ１１を介して、第１の高電圧側電源ＶＤＤに接続するための中継配線である第１層配線ＭＬ１１３に接続されている。
図７Ｂを参照して、第１層配線の平面配置について説明する。
ビット線ＤＴに接続される第１層配線ＭＬ１０３ａは、拡散領域コンタクトＤＣ５ａが形成されたＸ方向の境界線に沿って、拡散領域コンタクトＤＣ５ａの形成位置からウェル電圧供給セルＷＳＣ１の中央側に若干延びて設けられている。同様に、ビット線ＤＴに接続される第１層配線ＭＬ１０３ｂは、拡散領域コンタクトＤＣ５ｂが形成されたＸ方向の境界線に沿って、拡散領域コンタクトＤＣ５ｂの形成位置からウェル電圧供給セルＷＳＣ１の中央側に若干延びて設けられている。ここで、第１層配線ＭＬ１０３ａと第１層配線ＭＬ１０３ｂとは、対向する境界線上に対向配置されている。
第２の高電圧側電源ＡＲＶＤＤに接続される第１層配線ＭＬ１０６ａは、拡散領域コンタクトＤＣ２ａ上において、拡散領域コンタクトＤＣ２ａよりもやや大きく形成されている。同様に、第２の高電圧側電源ＡＲＶＤＤに接続される第１層配線ＭＬ１０６ｂは、拡散領域コンタクトＤＣ２ｂ上において、拡散領域コンタクトＤＣ２ｂよりもやや大きく形成されている。ここで、第１層配線ＭＬ１０６ａと第１層配線ＭＬ１０６ｂとは、対向するＸ方向の境界線上に対向配置されている。
第２の低電圧側電源ＡＲＶＳＳに接続するための第１層配線ＭＬ１１１ａは、拡散領域コンタクトＤＣ６ａが形成されたＸ方向の境界線に沿って、拡散領域コンタクトＤＣ６ａの形成位置から近接するウェル電圧供給セルＷＳＣ１のコーナー（角部）まで延設された第１の直線部を有する。また、拡散領域コンタクトＤＣ６ａから拡散領域コンタクトＤＣ１７ａまでＹ方向に延設された第２の直線部を有する。すなわち、第１層配線ＭＬ１１１ａは略Ｌ字形状を有している。同様に、第２の低電圧側電源ＡＲＶＳＳに接続するための第１層配線ＭＬ１１１ｂは、拡散領域コンタクトＤＣ６ｂが形成されたＸ方向の境界線に沿って、拡散領域コンタクトＤＣ６ｂの形成位置から近接するウェル電圧供給セルＷＳＣ１のコーナー（角部）まで延設された第１の直線部を有する。また、拡散領域コンタクトＤＣ６ｂから拡散領域コンタクトＤＣ１７ｂまでＹ方向に延設された第２の直線部を有する。すなわち、第１層配線ＭＬ１１１ｂは略Ｌ字形状を有している。ここで、第１層配線ＭＬ１１１ａと第１層配線ＭＬ１１１ｂとは、対向するＸ方向の境界線上に対向配置されている。
第１の低電圧側電源ＶＳＳに接続するための第１層配線ＭＬ１１２は、Ｙ方向の境界線に沿って、ゲートコンタクトＧＣ１１ａからゲートコンタクトＧＣ１１ｂまでを結ぶように延設された第１の直線部を有する。また、第１の直線部から３つ拡散領域コンタクトＤＣ１３、ＤＣ１４ａ、ＤＣ１４ＢまでＸ方向に延設された３本の第２の直線部を有する。すなわち、第１層配線ＭＬ１１２は櫛歯形状を有している。
第１の高電圧側電源ＶＤＤに接続するための第１層配線ＭＬ１１３は、共通コンタクトＳＣ１１ａから拡散領域コンタクトＤＣ１１を介して共通コンタクトＳＣ１１ｂまでを結ぶようにＹ方向に延設された第１の直線部を有する。また、共通コンタクトＳＣ１２ａから共通コンタクトＳＣ１２ｂまでを結ぶようにＹ方向に延設された第２の直線部を有する。さらに、第１の直線部の中央部と、第２の直線部の中央部と、結ぶようにＸ方向に設けられた第３の直線部を有する。すなわち、第１層配線ＭＬ１１３は略Ｈ字形状を有している。
第１の低電圧側電源ＶＳＳに接続するための第１層配線ＭＬ１１４は、ゲートコンタクトＧＣ１２ａからゲートコンタクトＧＣ１２ｂまでを結ぶようにＹ方向の境界線上に延設された第１の直線部を有する。また、第１の直線部から拡散領域コンタクトＤＣ１８までＸ方向に延設された第２の直線部を有する。すなわち、第１層配線ＭＬ１１４は略Ｔ字形状を有している。
次に、図７Ｃを参照して、第２層配線の平面配置について説明する。図７Ｃには、各第１層配線と第２層配線との間に設けられた１２個の第１ビアＶ１０２ａ、Ｖ１０２ｂ、Ｖ１０５ａ、Ｖ１０５ｂ、Ｖ１０６ａ、Ｖ１０６ｂ、Ｖ１１１ａ、Ｖ１１１ｂ、Ｖ１１２、Ｖ１１３、Ｖ１１４ａ、Ｖ１１４ｂも破線で併せて示されている。
第２層配線ＭＬ２０４ａは、第２の低電圧側電源ＡＲＶＳＳに接続される第１ビアＶ１０６ａ上において、第１ビアＶ１０６ａよりもやや大きく形成されている。ここで、第１ビアＶ１０６ａは第１層配線ＭＬ１１１ａ上において、ウェル電圧供給セルＷＳＣ１のコーナーに設けられている。同様に、第２層配線ＭＬ２０４ｂは、第２の低電圧側電源ＡＲＶＳＳに接続される第１ビアＶ１０６ｂ上において、第１ビアＶ１０６ｂよりもやや大きく形成されている。ここで、第１ビアＶ１０６ｂは第１層配線ＭＬ１１１ｂ上において、ウェル電圧供給セルＷＳＣ１のコーナーに設けられている。つまり、第２層配線ＭＬ２０４ａと第２層配線ＭＬ２０４ｂとは、Ｙ方向の境界線の両端に設けられている。
第１の低電圧側電源ＶＳＳに接続するための第２層配線ＭＬ２１１は、第１ビアＶ１１１ａから第１ビアＶ１１２を介して第１ビアＶ１１１ｂまでＹ方向の境界線に沿って延設されている。ここで、第１ビアＶ１１１ａ、Ｖ１１１ｂ、Ｖ１１２は、第１層配線ＭＬ１１２においてＹ方向の境界線上に等間隔で設けられている。
第１の高電圧側電源ＶＤＤに接続するための第２層配線ＭＬ２１２は、第１ビアＶ１１３を通るように、Ｙ方向に延設されている。ここで、第１ビアＶ１１３は、第１層配線ＭＬ１１３に設けられている。
第１の低電圧側電源ＶＳＳに接続するための第２層配線ＭＬ２１３は、第１ビアＶ１１４ａから第１ビアＶ１１４ｂまでＹ方向の境界線に沿って延設されている。ここで、第１ビアＶ１１４ａ、Ｖ１１４ｂは、第１層配線ＭＬ１１４においてＹ方向の境界線上に設けられている。
第２配線層からなるビット線ＤＴは、第１ビアＶ１０５ａ、Ｖ１０５ｂを通るように、Ｙ方向に延設されている。ここで、第１ビアＶ１０５ａ、Ｖ１０５ｂは、異なるＸ方向の境界線上に設けられた第１層配線ＭＬ１０３ａ、ＭＬ１０３ｂ上にそれぞれ設けられている。
なお、メモリセルＭＣ１と同様に、第２配線層からなるビット線ＤＢが、ビット線ＤＴと平行に設けられている。ウェル電圧供給セルＷＳＣ１内には、ビット線ＤＢに接続された第１ビアは設けられていない。
第２配線層からなる電源線ＰＳ１は、第１ビアＶ１０２ａ、Ｖ１０２ｂを通るように、Ｙ方向に延設されている。ここで、第１ビアＶ１０５ａ、Ｖ１０５ｂは、異なるＸ方向の境界線上に設けられた第１層配線ＭＬ１０６ａ、ＭＬ１０６ｂ上にそれぞれ設けられている。電源線ＰＳ１は、第２の高電圧側電源ＡＲＶＤＤに接続されている。
次に、図７Ｄを参照して、第３層配線の平面配置について説明する。図７Ｄには、各第２層配線と第３層配線との間に設けられた５つの第２ビアＶ２０４ａ、Ｖ２０４ｂ、Ｖ２０５〜Ｖ２０７も破線で併せて示されている。
第３配線層からなる電源線ＰＳ２２ａは、第２ビアＶ２０４ａを通るように、Ｘ方向の境界線に沿って延設されている。ここで、第２ビアＶ２０４ａは、第２層配線ＭＬ２０４ａ上において、ウェル電圧供給セルＷＳＣ１のコーナーに設けられている。
また、第２の低電圧側電源ＡＲＶＳＳに接続するための第３配線層からなる電源線ＰＳ２２ｂは、第２ビアＶ２０４ｂを通るように、Ｘ方向の境界線に沿って延設されている。ここで、第２ビアＶ２０４ｂは、第２層配線ＭＬ２０４ｂ上において、ウェル電圧供給セルＷＳＣ１のコーナーに設けられている。当然のことながら、電源線ＰＳ２２ａ、ＰＳ２２ｂは異なる境界線上に設けられている。電源線ＰＳ２２ａ、ＰＳ２２ｂは、第２の低電圧側電源ＡＲＶＳＳに接続するためのものである。
第３配線層からなる電源線ＰＳ３は、第２ビアＶ２０５、Ｖ２０６を通るように、Ｘ方向に延設されている。ここで、第２ビアＶ２０５は、Ｙ方向の境界線上に設けられた第２層配線ＭＬ２１１上に設けられている。第２ビアＶ２０６は、Ｙ方向の境界線上に設けられた第２層配線ＭＬ２１３上に設けられている。電源線ＰＳ３は、第１の低電圧側電源ＶＳＳに接続するためのものである。
第３配線層からなる電源線ＰＳ４は、第２ビアＶ２０７を通るように、Ｘ方向に延設されている。ここで、第２ビアＶ２０７は、第２層配線ＭＬ２１２上に設けられている。電源線ＰＳ３は、第１の高電圧側電源ＶＤＤに接続するためのものである。
なお、上述のメモリセルＭＣ１〜ＭＣ４やウェル電圧供給セルＷＳＣａ〜ＷＳＣｄは、セル枠（１点鎖線で示す）の中のみレイアウト構成物（ゲート、配線、コンタクト）を有するとして説明したが、セル枠を挟むレイアウト構成物を有するように構成してもよい。
セル枠が互いに接するようにこれらメモリセルＭＣ１〜ＭＣ４やウェル電圧供給セルＷＳＣａ〜ＷＳＣｄなどを配置することにより、互いにセル枠からはみ出た部分のレイアウト構成物がぴったり重なり合う場合は、実質的に問題を生じない。
図９Ａは、図２におけるエリアＡ１におけるメモリセル及びウェル電圧供給セルのレイアウト例を示す図である。なお、符号は省略されている。
図９Ａに示すように、図７Ａに示したウェル電圧供給セルＷＳＣ１の上側にメモリセルＭＣ１、下側に図６に示したメモリセルＭＣ２が配置されている。メモリセルＭＣ１のさらに上側には、メモリセルＭＣ２が配置されている。また、メモリセルＭＣ２のさらに下側には、メモリセルＭＣ１が配置されている。
そして、ウェル電圧供給セルＷＳＣ１の右側に隣接配置されたウェル電圧供給セルＷＳＣ２は、両者の境界線に対して、ウェル電圧供給セルＷＳＣ１と線対称なレイアウトを有している。同様に、メモリセルＭＣ１の右側に隣接配置されたメモリセルＭＣ３は、両者の境界線に対して、メモリセルＭＣ１と線対称なレイアウトを有している。メモリセルＭＣ２の右側に隣接配置されたメモリセルＭＣ４は、両者の境界線に対して、メモリセルＭＣ２と線対称なレイアウトを有している。メモリセルＭＣ３の上側にはメモリセルＭＣ４が隣接配置される。メモリセルＭＣ４の下側にはメモリセルＭＣ３が隣接配置される。
上記したように、メモリセルＭＣ１そのものがＭＣ１の中心に対して点対称なので、ＭＣ４はＭＣ１とＭＣ２はＭＣ３と同じレイアウトになる。従って、ウェル電圧供給セルＷＳＣ２の上側にはＭＣ２が、下側にはＭＣ１がそれぞれ隣接配置されたことと等価である。
図９Ａから、ウェル電圧供給セルＷＳＣ１のレイアウトが、メモリセルと同様の規則性を有していることが分かる。
図９Ｂは、図３Ａに示したメモリセルＭＣ１、図７Ａに示したウェル電圧供給セルＷＳＣ１、図６に示したメモリセルＭＣ２の３つのみを配置した状態を示す図である。ゲート電極のみについて符号が付されている。
次に、図１０〜図１３を用いて、メモリセルＭＣ１、ウェル電圧供給セルＷＳＣ１、メモリセルＭＣ２の断面構造について説明する。
図１０は、図９ＢのＡ−Ａ'断面図である。図１１は、図９ＢのＢ−Ｂ'断面図である。図１２は、図９ＢのＣ−Ｃ'断面図である。図１３は、図９ＢのＤ−Ｄ'断面図である。なお、接続関係等についての詳細は上述の通りであるため、断面構成についてのみ説明する。
図１０に示すように、Ｐウェル形成領域では、Ｐ型基板ＰＳＵＢ上にＰウェルＰＷが形成されている。ＰウェルＰＷ上には、Ｎ型の拡散領域Ｄ１ａ、Ｄ２ａ、Ｄ３ａ、Ｄ１２ａ、Ｄ１ｂ、Ｄ２ｂ、Ｄ３ｂ、Ｄ１２ｂ及びＰ型の拡散領域Ｄ１１が形成されている。それぞれの拡散領域上には、シリサイド層ＳＬを介して、拡散領域コンタクトが形成されている。例えば、ウェル電圧を供給するためのＰ型の拡散領域Ｄ１１上は、第１の低電圧側電源ＶＳＳに接続された拡散領域コンタクトＤＣ１３が形成されている。
隣接する拡散領域間におけるＰウェルＰＷ上にはゲート電極が形成されている。例えば、拡散領域Ｄ１ａ、Ｄ２ａの間には、ゲート電極Ｇ１ａが形成されている。
各ゲート電極の両側面にはサイドウォールＳＷが形成されている。また、各ゲート電極上にもシリサイド層ＳＬが形成されている。さらに、各ゲート電極上には、ストッパ窒化膜ＮＦが形成されている。
図１１も図１０と同様にＰウェル形成領域であるため、同様の断面構成を有している。すなわち、Ｐ型基板ＰＳＵＢ上にＰウェルＰＷが形成されている。ＰウェルＰＷ上には、Ｎ型の拡散領域Ｄ８ａ、Ｄ９ａ、Ｄ１０ａ、Ｄ１９ａ、Ｄ８ｂ、Ｄ９ｂ、Ｄ１０ｂ、Ｄ１９ｂ及びＰ型の拡散領域Ｄ１８が形成されている。それぞれの拡散領域上には、シリサイド層ＳＬを介して、拡散領域コンタクトが形成されている。例えば、ウェル電圧を供給するためのＰ型の拡散領域Ｄ１８上は、第１の低電圧側電源ＶＳＳに接続された拡散領域コンタクトＤＣ１８が形成されている。
図１２に示すように、Ｎウェル形成領域では、Ｐ型基板ＰＳＵＢ上にＮウェルＮＷが形成されている。ＮウェルＮＷ上には、Ｐ型の拡散領域Ｄ６ａ、Ｄ７ａ、Ｄ６ｂ、Ｄ７ｂ、Ｎ型の拡散領域Ｄ１７、Ｎ型とＰ型が混在した拡散領域Ｄ１６ａ、Ｄ１６ｂが形成されている。それぞれの拡散領域上には、シリサイド層ＳＬを介して、拡散領域コンタクト又は共通コンタクトが形成されている。例えば、ウェル電圧を供給するためのＮ型の拡散領域Ｄ１７上は、第１の高電圧側電源ＶＤＤに接続された拡散領域コンタクトＤＣ１１が形成されている。また、例えば、拡散領域Ｄ６ａ上には共通コンタクトＳＣ１ａが形成されている。ここで、共通コンタクトＳＣ１ａは、ゲート電極Ｇ２ａ上まで形成されている。他の共通コンタクトについても同様である。
また、拡散領域以外には、素子分離層ＳＴＩが形成されている。図１２では、メモリセルＭＣ１とウェル電圧供給セルＷＳＣ１との境界及びメモリセルＭＣ２とウェル電圧供給セルＷＳＣ１との境界には拡散領域が形成されておらず、素子分離層ＳＴＩが形成されている。
図１３もＮウェル形成領域であるため、Ｐ型基板ＰＳＵＢ上にＮウェルＮＷが形成されている。ＮウェルＮＷ上には、Ｐ型の拡散領域Ｄ４ａ、Ｄ５ａ、Ｄ６ａ、Ｄ７ｂ、及びＮ型とＰ型が混在した拡散領域Ｄ１５ａ、Ｄ１５ｂが形成されている。図１３の断面では、ウェル電圧を供給するためのＮ型の拡散領域は形成されていない。それぞれの拡散領域上には、シリサイド層ＳＬを介して、拡散領域コンタクト又は共通コンタクトが形成されている。
図１３の断面では、ウェル電圧供給セルＷＳＣ１の中央部及びメモリセルＭＣ１、ＭＣ２の端部において拡散領域が形成されておらず、素子分離層ＳＴＩが形成されている。
次に、図１４Ａ、１４Ｂを用いて、ウェル電圧を供給するためのＰ型の拡散領域Ｄ１８を形成する工程について説明する。図１４Ａはイオン注入時のイメージ断面図である。図１４Ｂはアニール後のイメージ断面図である。図１４Ａ、１４Ｂは、図１１のＢ−Ｂ'断面におけるＸ−Ｘ'の範囲を示している。
図１４Ａに示すように、イオン注入におけるＰ＋注入領域と、Ｎ＋注入領域との境界がゲート電極Ｇ１４ａ、Ｇ１４ｂ上にある。そのため、Ｐ＋注入領域にイオン注入を行なう場合、Ｎ＋注入領域がレジストでマスクされると同時にゲート電極Ｇ１４ａ、Ｇ１４ｂおよびサイドウォールをハードマスクとしＰ＋注入が行なわれる。Ｎ＋注入領域にイオン注入を行なう場合、Ｐ＋注入領域がレジストでマスクされると同時にゲート電極Ｇ１４ａ、Ｇ１４ｂおよびサイドウォールをハードマスクとしＮ＋注入が行なわれる。そのため、ゲート電極Ｇ１４ａには、Ｐ＋イオン（例えば、Ｂ）とＮ＋イオン（例えばＡｓ、Ｐ）の両方が注入される。ゲート電極Ｇ１４ａのサイドウォール左側にはＮ＋イオンが注入される。ゲート電極Ｇ１４ａのサイドウォール右側にはＰ＋イオンが注入される。ゲート電極Ｇ１４ｂには、Ｐ＋イオン（例えば、Ｂ）とＮ＋イオン（例えばＡｓ、Ｐ）の両方が注入される。ゲート電極Ｇ１４ｂのサイドウォール左側にはＰ＋イオンが注入される。ゲート電極Ｇ１４ａのサイドウォール右側にはＮ＋イオンが注入される。この段階においては、Ｐ＋イオンとＮ＋イオンとの境界が明確である。
一方、図１４Ｂに示すように、アニール後には、ゲート電極Ｇ１４ａ、Ｇ１４ｂ内において、Ｐ＋イオンとＮ＋イオンとが相互に拡散するため、Ｐ＋イオンとＮ＋イオンとの境界は明確でなくなる。しかしながら、ゲート電極Ｇ１４ａ、Ｇ１４ｂでは、他のゲート電極（例えば、対称な配置関係にあるゲート電極Ｇ４ａ、Ｇ４ｂ）に比べＮ＋イオンの濃度が低く、Ｐ＋イオンの濃度が高くなる。ゲート電極Ｇ１４ａのサイドウォール左側はＮ＋イオン濃度が高く、サイドウォール右側はＰ＋イオン濃度が高くなる（換言すると、ゲート電極Ｇ１４ａのサイドウォール左側は右側に比べＮ＋イオン濃度が高くなる）。ゲート電極Ｇ１４ｂのサイドウォール左側はＰ＋イオン濃度が高く、サイドウォール右側はＮ＋イオン濃度が高くなる（換言すると、ゲート電極Ｇ１４ｂのサイドウォール右側は左側に比べＮ＋イオン濃度が高くなる）。これは、透過型電子顕微鏡（ＴＥＭ）のＥＤＸ解析、あるいはアトムプローブ解析により確認することができる。
図１５Ａは、図７Ａにおける右側のＰウェル形成領域を左回りに９０°回転した図面である。図１５Ｂは、図１５ＡのＸ−Ｘ'断面図であって、図１１のＢ−Ｂ'断面におけるＸ−Ｘ'の範囲と同じものである。図１５Ｃは、図１５Ａ、１５Ｂに対応した回路図であって、図８の回路図の一部である。つまり、図１５Ａ〜１５Ｃについては、上述の通りであるため、省略する。ここで、ウェル電圧を供給するための拡散領域Ｄ１８に注目する。
図１６Ａ〜１６Ｃは、図１５Ａ〜１５Ｃに比べて、Ｐ＋注入領域を狭くした場合の図である。図１６Ａ、１６Ｂに示すように、ゲート電極Ｇ１４ａ及びゲート電極Ｇ１４ｂの両側にＮ型の拡散領域が形成される。そのため、ゲート電極Ｇ１４ａ及びゲート電極Ｇ１４ｂがＮＭＯＳトランジスタを構成する。
図１６Ｃに示すように、ＮＭＯＳトランジスタＮＭ２０は、ゲート電極Ｇ１４ａから構成されるダミートランジスタである。ＮＭＯＳトランジスタＮＭ２０のソース・ドレインの一方が、第２の低電圧側電源ＡＲＶＳＳに接続されている。また、ＮＭＯＳトランジスタＮＭ２０のソース・ドレインの他方、ゲート、及びウェル（バックゲート）は第１の低電圧側電源ＶＳＳに接続されている。そのため、ＮＭＯＳトランジスタＮＭ２０は常時オフとなる。
同様に、ＮＭＯＳトランジスタＮＭ２１は、ゲート電極Ｇ１４ｂから構成されるダミートランジスタである。ＮＭＯＳトランジスタＮＭ２１のソース・ドレインの一方が、第２の低電圧側電源ＡＲＶＳＳに接続されている。また、ＮＭＯＳトランジスタＮＭ２１のソース・ドレインの他方、ゲート、及びウェル（バックゲート）は第１の低電圧側電源ＶＳＳに接続されている。そのため、ＮＭＯＳトランジスタＮＭ２１は常時オフとなる。
このように、Ｐ＋注入領域を狭くしても、ウェル電圧である第１の低電圧側電源ＶＳＳと第２の低電圧側電源ＡＲＶＳＳとを分離可能である。しかしながら、Ｐ＋注入領域を狭める程、製造が困難になる。
図１７Ａ〜１７Ｃは、図１５Ａ〜１５Ｃに比べて、Ｐ＋注入領域を広くした場合の図である。図１７Ａ、１７Ｂに示すように、拡散領域Ｄ１９ａ、Ｄ１９ｂにもＰ＋イオンが注入されている。
この場合、図１６Ｂに示すように、ゲート電極Ｇ１４ａ、Ｇ１４ｂの下にＰ＋拡散領域、Ｐウェル、Ｐ＋拡散領域からなる寄生抵抗Ｒ２０、Ｒ２１が形成される。そのため、ウェル電圧である第１の低電圧側電源ＶＳＳと第２の低電圧側電源ＡＲＶＳＳとが寄生抵抗Ｒ２０、Ｒ２１を介してショートする。従って、製造工程において、拡散領域Ｄ１９ａ、Ｄ１９ｂには、Ｐ＋イオンを注入しないようにする必要がある。
上述の説明では、拡散領域のイオン注入よりも前に行われるＥｘｔｅｎｓｉｏｎ（或いはＬＤＤ）注入を省略している。Ｅｘｔｅｎｓｉｏｎ注入はサイドウォール形成前に行われ、通常Ｐウェル形成領域にはＮ＋イオン注入、Ｎウェル形成領域にはＰ＋イオン注入が行われる。図１８Ａは図１５Ａと同じ断面図においてＥｘｔｅｎｓｉｏｎ注入領域を書き加えたものである。また、図１８Ｂは、ダミーゲート電極Ｇ１４ａ、Ｇ１４ｂの擬似トランジスタＮＭ２０、ＮＭ２１を考慮した等価回路である。
ＭＯＳ構造においてソース領域がウェルコンタクトとなったダミーゲート電極Ｇ１４ａ、Ｇ１４ｂはＭＯＳ構造とはならないため通常のトランジスタとして動作しない。しかし、ウェルコンタクト領域にもＥｘｔｅｎｓｉｏｎ注入が行われる場合、ダミーゲート電極Ｇ１４ａ、Ｇ１４ｂはＥｘｔｅｎｓｉｏｎ領域（Ｎ＋）をソース及びドレインとし、擬似トランジスタとして動作し得る。
例えば、ゲート電極Ｇ１４ｂのソースとなるウェルコンタクト拡散層（Ｐ＋）とＥｘｔｅｎｓｉｏｎ領域（Ｎ＋）はＰＮ接合であり通常であればトランジスタとして動作しない。しかし、コンタクトエッチによるサイドウォールの後退により、シリコン表面のシリサイドによってＥｘｔｅｎｓｉｏｎ領域（Ｎ＋）とＰ型拡散領域（Ｐ＋）が金属的にショートした場合、あるいはシリサイド成長が拡散領域（Ｐ＋）のシリコン表面で止まらずＥｘｔｅｎｓｉｏｎ領域（Ｎ＋）にまで達した場合、あるいはＥｘｔｅｎｓｉｏｎ領域（Ｎ＋）と拡散領域（Ｐ＋）のＰＮ分離位置が製造過程において拡散領域側に移動した場合が考えられる。よって、ダミーゲート電極の左右拡散層が異電位となる場合、擬似トランジスタによってショートしないようにダミーゲートを電源固定（Ｐウェル形成領域のゲートは第１の低電圧側電源ＶＳＳ、Ｎウェル形成領域のゲートは第１の高電圧側電源ＶＤＤ）することが好ましい。ダミーゲート電極Ｇ１４ａ、Ｇ１４ｂは、このような構成となっている。
以上、図９Ｂより明らかなように、本実施の形態に係る半導体装置は、Ｐウェル及びＮウェル上に、第１の方向（Ｘ方向）に延設された第１のゲート電極群（例えばＧ１ａ〜Ｇ４ａ）を有し、アクセストランジスタ（例えばＡＣ２ａ）を構成する第１のゲート電極（例えばＧ４ａ）を含む第１のＳＲＡＭセル（例えばＭＣ１）と、
第１の方向（Ｘ方向）の軸に対して、第１のゲート電極群（例えばＧ１ａ〜Ｇ４ａ）と対称な配置関係にある第２のゲート電極群（例えばＧ１ｂ〜Ｇ４ｂ）を有し、アクセストランジスタ（例えばＡＣ２ｂ）を構成する第２のゲート電極（例えばＧ４ｂ）を含む第２のＳＲＡＭセル（例えばＭＣ１）と、
第１の方向（Ｙ方向）に垂直な方向において、第１及び第２のＳＲＡＭセルの間に配置され、Ｐウェル及びＮウェルに電圧を供給する第１のウェル電圧供給セル（例えばＷＳＣ１）と、を備えている。
第１のウェル電圧供給セル（例えばＷＳＣ１）は、
隣接して配置された第１のＳＲＡＭセル（例えばＭＣ１）との境界線に対して、第１のゲート電極群と対称な配置関係にあり、第１のゲート電極（例えばＧ４ａ）に対応する第３のゲート電極（例えばＧ１４ａ）を含む第３のゲート電極群（例えばＧ１１ａ〜Ｇ１４ａ）と、
隣接して配置された第２のＳＲＡＭセル（例えばＭＣ２）との境界線に対して、第２のゲート電極群と対称な配置関係にあり、第２のゲート電極（例えばＧ４ｂ）に対応する第４のゲート電極（例えばＧ１４ｂ）を含む第４のゲート電極群（例えばＧ１１ｂ〜Ｇ１４ｂ）と、
Ｐウェル上において、対向配置された第３のゲート電極（例えばＧ１４ａ）と第４のゲート電極（例えばＧ１４ｂ）との間に設けられたＰ型不純物拡散領域（例えばＤ１８）と、
第３のゲート電極（例えばＧ１４ａ）の第１のＳＲＡＭセル側に設けられた第１のＮ型不純物拡散領域（例えばＤ１９ａ）と、
第４のゲート電極（例えばＧ１４ｂ）の第２のＳＲＡＭセル側に設けられた第２のＮ型不純物拡散領域（例えばＤ１９ｂ）と、を備えている。
そのため、本実施の形態により、メモリセルの規則性を損なうことなく、多電源化可能なウェル電圧供給セルのレイアウトを提供することができる。メモリセルＭＣを駆動するための第２の電源電圧ＡＲＶＤＤ、ＡＲＶＳＳと、ウェルに供給する第１の電源電圧ＶＤＤ、ＶＳＳを分離することにより、ウェル電圧を強化してソフトエラー耐性、シングルイベントラッチアップ耐性を改善することが可能となる。また、書き込み動作、読み出し動作時に電源を制御することで書き込みマージンと読み出しマージンを向上することが可能となる。
（変形例１）
図１９は、図７Ａにおいて、ウェルコンタクト用のＰ＋イオン及びＮ＋イオンの注入領域を狭くし、全てのゲート電極をＭＯＳ構造とすることにより、トランジスタとして機能させた場合のレイアウト図である。
図２０は、図１９の等価回路図である。図８の回路図における寄生ダイオードＰＤ１０、ＰＤ１１がＮＭＯＳトランジスタＮＭ１０、ＮＭ１１となっている。また、図８の回路図における寄生抵抗Ｒ３０、Ｒ３１が、ＰＭＯＳトランジスタＰＭ３０、ＰＭ３１となっている。さらに、図８の回路図における寄生ダイオードＰＤ２０、ＰＤ２１がＮＭＯＳトランジスタＮＭ２０、ＮＭ２１となっている。
（変形例２）
図２１に示した変形例では、拡散領域Ｄ１７をＸ方向に拡大し、第１の高電圧側電源ＶＤＤ用のウェルコンタクト領域を拡大している。これにより、製造ばらつき等の影響を受けずに、十分なウェルコンタクト面積をより確保しやすくなる。
（実施の形態２）
次に、図２２Ａ〜２２Ｄを参照して、第２の実施の形態に係るＳＲＡＭのウェル電圧供給セルのレイアウトについて説明する。図２２Ａは、第２の実施の形態に係るＳＲＡＭのウェル電圧供給セルＷＳＣ１１のレイアウト図である。また、図２２Ｂは、ウェル電圧供給セルＷＳＣ１１における第１層配線のレイアウト図である。図２２Ｃは、ウェル電圧供給セルＷＳＣ１１における第２層配線のレイアウト図である。図２２Ｄは、ウェル電圧供給セルＷＳＣ１１における第３層配線のレイアウト図である。第２の実施の形態に係るウェル電圧供給セルＷＳＣ１１は端部に設けられるものである。
図２２Ａに示すように、ウェル電圧供給セルＷＳＣ１１は、６つのゲート電極Ｇ２１ａ〜Ｇ２４ａ、Ｇ２１ｂ、Ｇ２４ｂ、１０個の拡散領域Ｄ３ａ、Ｄ４ａ、Ｄ１０ａ、Ｄ２１、Ｄ２２ａ、Ｄ２５ａ、Ｄ２６ａ、Ｄ２７、Ｄ２８、Ｄ２９ａ、１３個の拡散領域コンタクトＤＣ２ａ、ＤＣ５ａ、ＤＣ６ａ、ＤＣ２１、ＤＣ２３、ＤＣ２４ａ、ＤＣ２７ａ、ＤＣ２８、ＤＣ２９ａ〜ＤＣ２９ｅ、２つのゲートコンタクトＧＣ２１ａ、ＧＣ２２ａ、４つの共通コンタクトＳＣ２１ａ、ＳＣ２２ａを備えている。
ここで、ウェル電圧供給セルＷＳＣ１の上側には、図３Ａに示したメモリセルＭＣ１が配置される。つまり、拡散領域Ｄ３ａ、Ｄ４ａ、Ｄ１０ａ及び拡散領域コンタクトＤＣ２ａ、ＤＣ５ａ、ＤＣ６ａは、図３Ａに示したメモリセルＭＣ１と共有されている。
また、ウェル電圧供給セルＷＳＣ１の上側の領域は、ウェル電圧供給セルＷＳＣ１の上側の境界線を対称軸として、図３Ａに示したメモリセルＭＣ１と線対称なレイアウトとなっている。具体的には、ゲート電極Ｇ２１ａ〜Ｇ２４ａは、メモリセルＭＣ１のゲート電極Ｇ１ａ〜Ｇ４ａとそれぞれ線対称な位置関係にある。拡散領域Ｄ２２ａ、Ｄ２５ａ、Ｄ２６ａ、Ｄ２９ａは、メモリセルＭＣ１の拡散領域Ｄ２ａ、Ｄ５ａ、Ｄ６ａ、Ｄ９ａとそれぞれ線対称な位置関係にある。拡散領域コンタクトＤＣ２４ａ、ＤＣ２７ａは、メモリセルＭＣ１の拡散領域コンタクトＤＣ４ａ、ＤＣ７ａとそれぞれ線対称な位置関係にある。ゲートコンタクトＧＣ２１ａ、ＧＣ２２ａは、メモリセルＭＣ１のゲートコンタクトＧＣ１ａ、ＧＣ２ａとそれぞれ線対称な位置関係にある。共通コンタクトＳＣ２１ａ、ＳＣ２２ａは、メモリセルＭＣ１の共通コンタクトＳＣ１ａ、ＳＣ２ａとそれぞれ線対称な位置関係にある。
このように、ウェル電圧供給セルＷＳＣ１１は、拡散領域（つまり素子分離層ＳＴＩ）、ゲート電極、コンタクトのレイアウトに関し、上側に配置されるメモリセルＭＣ１と同様の規則性を有している。そのため、ウェル電圧供給セルＷＳＣ１に隣接配置されるメモリセル内のトランジスタの特性及び形状の変動を抑制し、信頼性を高めることができる。なお、理想的には、ウェル電圧供給セルＷＳＣ１１における拡散領域コンタクトＤＣ２１、ＤＣ２３、ＤＣ２８も、メモリセルＭＣ１の拡散領域コンタクトＤＣ１ａ、ＤＣ３ａ、ＤＣ８ａとそれぞれ線対称な位置関係にあることが好ましい。
ウェル電圧供給セルＷＳＣ１１では、Ｐウェルに第１の低電圧側電源電圧ＶＳＳを供給するためのＰ型拡散領域を、Ｐウェル形成領域のＹ方向中央部に形成する。また、Ｎウェルに第１の高電圧側電源電圧ＶＤＤを供給するためのＮ型拡散領域をＮウェル形成領域のＹ方向中央部に形成する。
図２２Ａの場合、Ｐウェル形成領域では、ゲート電極Ｇ２１ａの中心線からゲート電極Ｇ２１ｂを含む領域にＰ＋イオンが注入される。また、ゲート電極Ｇ２４ａの中心線からゲート電極Ｇ２４ｂを含む領域にＰ＋イオンが注入される。Ｎウェル形成領域では、ゲート電極Ｇ１２ａとゲート電極Ｇ１１ａとの間の位置からゲート電極Ｇ１２ｂと電極Ｇ１１ｂとの間の位置に至る領域にＮ＋イオンが注入される。なお、図２２Ａにおいて、ハッチング部がＰ＋イオン注入領域であり、その他の領域がＮ＋イオン注入領域である。
図２３は、図２２Ａに対応したウェル電圧供給セルＷＳＣ１１の回路図である。図２３に示すように、ウェル電圧供給セルＷＳＣ１１は、ＮＭＯＳトランジスタＮＭ１１２、ＮＭ１２２、ＰＭＯＳトランジスタＰＭ１３２、寄生ダイオードＰＤ１１０、ＰＤ１２０、寄生抵抗Ｒ１３０を備えている。
ＮＭＯＳトランジスタＮＭ１１２は、ゲート電極Ｇ２３ａから構成されるダミートランジスタである。ＮＭＯＳトランジスタＮＭ１１２のソース・ドレインの一方は、ビット線ＤＴに接続され、他方は、第１の低電圧側電源ＶＳＳに接続されている。また、ＮＭＯＳトランジスタＮＭ１１２のゲート及びウェル（バックゲート）も第１の低電圧側電源ＶＳＳに接続されている。そのため、ＮＭＯＳトランジスタＮＭ１１２は常にオフの状態であり、確実に動作が防止されている。
寄生ダイオードＰＤ１１０は、Ｐ＋イオンとＮ＋イオンの両方が注入されたポリシリコンからなるダミーゲート電極Ｇ２１ａの下に形成されたＰ＋拡散領域、Ｐウェル、Ｎ＋拡散領域から構成される。カソードは、ＮＭＯＳトランジスタＮＭ１１２のソース・ドレインの他方に接続されている。アノードは、第１の低電圧側電源ＶＳＳに接続されている。
ＰＭＯＳトランジスタＰＭ１３２は、ゲート電極Ｇ２２ａから構成されるダミートランジスタである。ＰＭＯＳトランジスタＰＭ１３２のソース・ドレインの一方は、第２の高電圧側電源ＡＲＶＤＤに接続され、他方は、第１の高電圧側電源ＶＤＤに接続されている。また、ＰＭＯＳトランジスタＰＭ１３２のゲート及びウェル（バックゲート）も第１の高電圧側電源ＶＤＤに接続されている。そのため、ＰＭＯＳトランジスタＰＭ１３２は常にオフの状態であり、確実に動作が防止されている。
寄生抵抗Ｒ１３０は、ゲート電極Ｇ２１ａの下に形成されたＮ＋拡散領域、Ｎウェル、Ｎ＋拡散領域から構成される。寄生抵抗Ｒ１３０の一端は、ＰＭＯＳトランジスタＰＭ１３２のソース・ドレインの他方に接続されている。寄生抵抗Ｒ１３０の他端は、第１の高電圧側電源ＶＤＤに接続されている。
ＮＭＯＳトランジスタＮＭ１２２は、ゲート電極Ｇ２２ａから構成されるダミートランジスタである。ＮＭＯＳトランジスタＮＭ１２２のソース・ドレインの両方が、第２の低電圧側電源ＡＲＶＳＳに接続されている。また、ＮＭＯＳトランジスタＮＭ１２２のゲートは第１の高電圧側電源ＶＤＤに接続され、ウェル（バックゲート）は第１の低電圧側電源ＶＳＳに接続されている。そのため、ＮＭＯＳトランジスタＮＭ１２２は常にオンの状態であり、確実に動作が防止されている。
寄生ダイオードＰＤ１２０は、Ｐ＋イオンとＮ＋イオンの両方が注入されたポリシリコンからなるダミーゲート電極Ｇ２２ａの下に形成されたＰ＋拡散領域、Ｐウェル、Ｎ＋拡散領域から構成される。カソードは、ＮＭＯＳトランジスタＮＭ１２２のソース・ドレインに接続されている。アノードは、寄生ダイオードＰＤ２１のアノードに接続されている。また、寄生ダイオードＰＤ１２０のアノードは、第１の低電圧側電源ＶＳＳに接続されている。第２の低電圧側電源ＡＲＶＳＳは第１の低電圧側電源ＶＳＳよりも電圧が高いため寄生ダイオードＰＤ１２０は逆バイアスダイオードとなり、第２の低電圧側電源ＡＲＶＳＳと第１の低電圧側電源ＶＳＳとは分離される。
ここで、図２２Ｂは、実施の形態２に係るウェル電圧供給セルＷＳＣ１１における第１層配線のレイアウト図である。図２２Ｂには、破線で図２２Ａに示された各コンタクトも併せて示されている。
図２２Ａ、２２Ｂに示すように、ＮＭＯＳトランジスタＮＭ１１２のゲート電極Ｇ２３ａは、ゲートコンタクトＧＣ２１ａを介して、第１の低電圧側電源ＶＳＳに接続するための中継配線である第１層配線ＭＬ１２２に接続されている。ゲートコンタクトＧＣ２１ａは、ウェル電圧供給セルＷＳＣ１１のＹ方向の境界線上に形成されている。
ＮＭＯＳトランジスタＮＭ１１２を構成するＮ型の拡散領域Ｄ３ａは、拡散領域コンタクトＤＣ５ａを介して、ビット線ＤＴに接続するための中継配線である第１層配線ＭＬ１０３ａに接続されている。
ＮＭＯＳトランジスタＮＭ１１２を構成するＮ型の拡散領域Ｄ２２ａは、拡散領域コンタクトＤＣ２４ａを介して、第１の低電圧側電源ＶＳＳに接続するための中継配線である第１層配線ＭＬ１２２に接続されている。
Ｐウェルに第１の低電圧側電源ＶＳＳを供給するためのＰ型の拡散領域Ｄ２１は、拡散領域コンタクトＤＣ２３を介して、第１の低電圧側電源ＶＳＳに接続するための中継配線である第１層配線ＭＬ１２２に接続されている。
ＮＭＯＳトランジスタＮＭ１２２を構成するＮ型の拡散領域Ｄ１０ａは、拡散領域コンタクトＤＣ６ａを介して、第２の低電圧側電源ＡＲＶＳＳに接続するための中継配線である第１層配線ＭＬ１２１ａに接続されている。
ＮＭＯＳトランジスタＮＭ１２２を構成するＮ型の拡散領域Ｄ２９ａは、拡散領域コンタクトＤＣ２７ａを介して、第２の低電圧側電源ＡＲＶＳＳに接続するための中継配線である第１層配線ＭＬ１２１ａに接続されている。
ゲート電極Ｇ２４ａは、ゲートコンタクトＧＣ２２ａを介して、第１の低電圧側電源ＶＳＳに接続するための中継配線である第１層配線ＭＬ１２４に接続されている。ゲートコンタクトＧＣ２２ａは、ウェル電圧供給セルＷＳＣ１１のＹ方向の境界線上に形成されている。
Ｐウェルに第１の低電圧側電源ＶＳＳを供給するためのＰ型の拡散領域Ｄ２８は、拡散領域コンタクトＤＣ２８を介して、第１の低電圧側電源ＶＳＳに接続するための中継配線である第１層配線ＭＬ１２４に接続されている。
ＰＭＯＳトランジスタＰＭ１３２を構成するＰ型の拡散領域Ｄ４ａは、拡散領域コンタクトＤＣ２ａを介して、第２の高電圧側電源ＡＲＶＤＤに接続するための中継配線である第１層配線ＭＬ１０６ａに接続されている。
ＰＭＯＳトランジスタＰＭ１３２及びＮＭＯＳトランジスタＮＭ１２２に共有されるゲート電極Ｇ２２ａは、共通コンタクトＳＣ２１ａを介して、拡散領域Ｄ２６ａに接続されている。共通コンタクトＳＣ２１ａは、第１の高電圧側電源ＶＤＤに接続するための中継配線である第１層配線ＭＬ１２３に接続されている。
ゲート電極Ｇ２１ａは、共通コンタクトＳＣ２２ａを介して、拡散領域Ｄ２５ａに接続されている。共通コンタクトＳＣ２２ａは、第１の高電圧側電源ＶＤＤに接続するための中継配線である第１層配線ＭＬ１２３に接続されている。
Ｎウェルに第１の高電圧側電源ＶＤＤを供給するためのＮ型の拡散領域Ｄ２７は、拡散領域コンタクトＤＣ２１を介して、第１の高電圧側電源ＶＤＤに接続するための中継配線である第１層配線ＭＬ１２３に接続されている。
図２２Ｂを参照して、第１層配線の平面配置について説明する。
ビット線ＤＴに接続される第１層配線ＭＬ１０３ａは、拡散領域コンタクトＤＣ５ａが形成されたＸ方向の境界線に沿って、拡散領域コンタクトＤＣ５ａの形成位置からウェル電圧供給セルＷＳＣ１の中央側に若干延びて設けられている。
第２の高電圧側電源ＡＲＶＤＤに接続される第１層配線ＭＬ１０６ａは、拡散領域コンタクトＤＣ２ａ上において、拡散領域コンタクトＤＣ２ａよりもやや大きく形成されている。ここで、第１層配線ＭＬ１０６ａは、Ｘ方向の境界線上に配置されている。
第２の低電圧側電源ＡＲＶＳＳに接続するための第１層配線ＭＬ１２１ａは、拡散領域コンタクトＤＣ６ａが形成されたＸ方向の境界線に沿って、拡散領域コンタクトＤＣ６ａの形成位置から近接するウェル電圧供給セルＷＳＣ１１のコーナー（角部）まで延設された第１の直線部を有する。また、拡散領域コンタクトＤＣ６ａから拡散領域コンタクトＤＣ２７ａまでＹ方向に延設された第２の直線部を有する。すなわち、第１層配線ＭＬ１２１ａは略Ｌ字形状を有している。
第１の低電圧側電源ＶＳＳに接続するための第１層配線ＭＬ１２２は、Ｙ方向の境界線に沿って、ゲートコンタクトＧＣ２１ａから延設された第１の直線部を有する。また、第１の直線部から２つ拡散領域コンタクトＤＣ２３、ＤＣ２４ａまでＸ方向に延設された２本の第２の直線部を有する。
第１の高電圧側電源ＶＤＤに接続するための第１層配線ＭＬ１２３は、共通コンタクトＳＣ２１ａから拡散領域コンタクトＤＣ２１までを結ぶようにＹ方向に延設された第１の直線部を有する。また、第１の直線部と共通コンタクトＳＣ２２ａを含む第２の直線部は連結されている。さらに、第１の直線部は、ウェル電圧供給セルＷＳＣ１の下側においてＸ方向に並べられた拡散領域コンタクトＤＣ２９ａ〜ＤＣ２９ｅを通るように延設された第３の直線部と連結されている。
第１の低電圧側電源ＶＳＳに接続するための第１層配線ＭＬ１２４は、ゲートコンタクトＧＣ２２ａからＹ方向の境界線上に延設された第１の直線部を有する。また、第１の直線部から拡散領域コンタクトＤＣ２８までＸ方向に延設された第２の直線部を有する。すなわち、第１層配線ＭＬ１２４は略Ｌ字形状を有している。
次に、図２２Ｃを参照して、第２層配線の平面配置について説明する。図２２Ｃには、各第１層配線と第２層配線との間に設けられた６個の第１ビアＶ１０２ａ、Ｖ１０５ａ、Ｖ１０６ａ、Ｖ１２１、Ｖ１２３、Ｖ１２４も破線で併せて示されている。
第２層配線ＭＬ２０４ａは、第２の低電圧側電源ＡＲＶＳＳに接続される第１ビアＶ１０６ａ上において、第１ビアＶ１０６ａよりもやや大きく形成されている。ここで、第１ビアＶ１０６ａは第１層配線ＭＬ１１１ａ上において、ウェル電圧供給セルＷＳＣ１１のコーナーに設けられている。
第１の低電圧側電源ＶＳＳに接続するための第２層配線ＭＬ２２１は、第１ビアＶ１２１からＹ方向中央部まで境界線に沿って延設されている。
第１の高電圧側電源ＶＤＤに接続するための第２層配線ＭＬ２２２は、第１ビアＶ１２３からＹ方向の境界線に沿ってウェル電圧供給セルＷＳＣ１１のコーナーまで延設されている。ここで、第１ビアＶ１２３は、第１層配線ＭＬ１２３に設けられている。
第１の低電圧側電源ＶＳＳに接続するための第２層配線ＭＬ２２３は、第１ビアＶ１２４からＹ方向の境界線に沿ってウェル電圧供給セルＷＳＣ１１のコーナーまで延設されている。ここで、第１ビアＶ１２４は、第１層配線ＭＬ１２４においてＹ方向の境界線上に設けられている。
第２配線層からなるビット線ＤＴは、第１ビアＶ１０５ａを通るように、Ｙ方向に延設されている。ここで、第１ビアＶ１０５ａは、Ｘ方向の境界線上に設けられた第１層配線ＭＬ１０３ａ上に設けられている。
なお、メモリセルＭＣ１と同様に、第２配線層からなるビット線ＤＢが、ビット線ＤＴと平行に設けられている。ウェル電圧供給セルＷＳＣ１１内には、ビット線ＤＢに接続された第１ビアは設けられていない。
第２配線層からなる電源線ＰＳ１は、第１ビアＶ１０２ａを通るように、Ｙ方向に延設されている。ここで、第１ビアＶ１０５ａは、Ｘ方向の境界線上に設けられた第１層配線ＭＬ１０６ａ上に設けられている。電源線ＰＳ１は、第２の高電圧側電源ＡＲＶＤＤに接続されている。
次に、図２２Ｄを参照して、第３層配線の平面配置について説明する。図２２Ｄには、各第２層配線と第３層配線との間に設けられた４つの第２ビアＶ２０４ａ、Ｖ２０８〜Ｖ２１０も破線で併せて示されている。
第３配線層からなる電源線ＰＳ２２ａは、第２ビアＶ２０４ａを通るように、Ｘ方向の境界線に沿って延設されている。ここで、第２ビアＶ２０４ａは、第２層配線ＭＬ２０４ａ上において、ウェル電圧供給セルＷＳＣ１のコーナーに設けられている。電源線ＰＳ２２ａは、第２の低電圧側電源ＡＲＶＳＳに接続するためのものである。
第３配線層からなる電源線ＰＳ５は、第２ビアＶ２０８、Ｖ２０９を通るように、Ｘ方向に延設されている。ここで、第２ビアＶ２０８は、Ｙ方向の境界線上に設けられた第２層配線ＭＬ２２１上に設けられている。第２ビアＶ２０９は、Ｙ方向の境界線上に設けられた第２層配線ＭＬ２２３上に設けられている。電源線ＰＳ５は、第１の低電圧側電源ＶＳＳに接続するためのものである。
第３配線層からなる電源線ＰＳ６は、第２ビアＶ２１０を通るように、Ｘ方向に延設されている。ここで、第２ビアＶ２１０は、第２層配線ＭＬ２２２上に設けられている。電源線ＰＳ６は、第１の高電圧側電源ＶＤＤに接続するためのものである。
図２４Ａは、図２におけるエリアＡ２におけるメモリセル及びウェル電圧供給セルのレイアウト例を示している。なお、符号は省略されている。
図２４Ａに示すように、図２２Ａに示したウェル電圧供給セルＷＳＣ１１の上側にメモリセルＭＣ１が配置されている。メモリセルＭＣ１のさらに上側には、図６に示したメモリセルＭＣ２が配置されている。
そして、ウェル電圧供給セルＷＳＣ１１の右側に隣接配置されたウェル電圧供給セルＷＳＣ１２は、両者の境界線に対して、ウェル電圧供給セルＷＳＣ１１と線対称なレイアウトを有している。同様に、メモリセルＭＣ１の右側に隣接配置されたメモリセルＭＣ３は、両者の境界線に対して、メモリセルＭＣ１と線対称なレイアウトを有している。つまり、メモリセルＭＣ２と同じレイアウトを有している。メモリセルＭＣ２の右側に隣接配置されたメモリセルＭＣ４は、両者の境界線に対して、メモリセルＭＣ３と線対称なレイアウトを有している。つまり、メモリセルＭＣ１と同じレイアウトを有している。
上記したように、メモリセルＭＣ１そのものがＭＣ１の中心に対して点対称なので、ＭＣ４はＭＣ１とＭＣ２はＭＣ３と同じレイアウトになる。従って、ウェル電圧供給セルＷＳＣ２の上側にはＭＣ１２が、隣接配置されたことと等価である。
図２４Ａから、ウェル電圧供給セルＷＳＣ１１のレイアウトが、メモリセルと同様の規則性を有していることが分かる。
図２４Ｂは、図３Ａに示したメモリセルＭＣ１、図２２Ａに示したウェル電圧供給セルＷＳＣ１１の２つのみを配置した状態を示す図である。ゲート電極のみについて符号が付されている。
次に、図２５〜図２８を用いて、メモリセルＭＣ１、ウェル電圧供給セルＷＳＣ１１の断面構造について説明する。
図２５は、図２４ＢのＥ−Ｅ'断面図である。図２６は、図２４ＢのＦ−Ｆ'断面図である。図２７は、図２４ＢのＧ−Ｇ'断面図である。図２８は、図２４ＢのＨ−Ｈ'断面図である。なお、接続関係等についての詳細は上述の通りであるため、断面構成についてのみ説明する。
図２５に示すように、Ｐウェル形成領域では、Ｐ型基板ＰＳＵＢ上にＰウェルＰＷが形成されている。ＰウェルＰＷ上には、Ｎ型の拡散領域Ｄ１ａ、Ｄ２ａ、Ｄ３ａ、Ｄ２２ａ、及びＰ型の拡散領域Ｄ２１が形成されている。また、ウェル電圧供給セルＷＳＣ１１の端部にはＮウェルＮＷが形成されている。ＮウェルＮＷ上に拡散領域Ｄ３０が設けられている。ＰウェルＰＷ上のそれぞれの拡散領域上には、シリサイド層ＳＬを介して、拡散領域コンタクトが形成されている。例えば、ウェル電圧を供給するためのＰ型の拡散領域Ｄ２１上は、第１の低電圧側電源ＶＳＳに接続された拡散領域コンタクトＤＣ１３が形成されている。
隣接する拡散領域間におけるＰウェルＰＷ上にはゲート電極が形成されている。例えば、拡散領域Ｄ１ａ、Ｄ２ａの間には、ゲート電極Ｇ１ａが形成されている。
各ゲート電極の両側面にはサイドウォールＳＷが形成されている。また、各ゲート電極上にもシリサイド層ＳＬが形成されている。さらに、各ゲート電極上には、ストッパ窒化膜ＮＦが形成されている。
図２６も図２５と同様にＰウェル形成領域であるため、同様の断面構成を有している。すなわち、Ｐ型基板ＰＳＵＢ上にＰウェルＰＷが形成されている。ＰウェルＰＷ上には、Ｎ型の拡散領域Ｄ８ａ、Ｄ９ａ、Ｄ１０ａ、Ｄ２９ａ及びＰ型の拡散領域Ｄ２８が形成されている。また、ウェル電圧供給セルＷＳＣ１１の端部にはＮウェルＮＷが形成されている。ＮウェルＮＷ上に拡散領域Ｄ３０が設けられている。ＰウェルＰＷ上それぞれの拡散領域上には、シリサイド層ＳＬを介して、拡散領域コンタクトが形成されている。例えば、ウェル電圧を供給するためのＰ型の拡散領域Ｄ２８上は、第１の低電圧側電源ＶＳＳに接続された拡散領域コンタクトＤＣ２８が形成されている。
図２７に示すように、Ｎウェル形成領域では、Ｐ型基板ＰＳＵＢ上にＮウェルＮＷが形成されている。ＮウェルＮＷ上には、Ｐ型の拡散領域Ｄ６ａ、Ｄ７ａ、Ｎ型の拡散領域Ｄ２７、Ｎ型とＰ型が混在した拡散領域Ｄ２６ａが形成されている。また、ウェル電圧供給セルＷＳＣ１１の端部にはＮ型の拡散領域Ｄ３０が設けられている。拡散領域Ｄ３０以外のそれぞれの拡散領域上には、シリサイド層ＳＬを介して、拡散領域コンタクト又は共通コンタクトが形成されている。例えば、ウェル電圧を供給するためのＮ型の拡散領域Ｄ２７上は、第１の高電圧側電源ＶＤＤに接続された拡散領域コンタクトＤＣ２１が形成されている。また、例えば、拡散領域Ｄ６ａ上には共通コンタクトＳＣ１ａが形成されている。ここで、共通コンタクトＳＣ１ａは、ゲート電極Ｇ２ａ上まで形成されている。他の共通コンタクトについても同様である。
図２８もＮウェル形成領域であるため、Ｐ型基板ＰＳＵＢ上にＮウェルＮＷが形成されている。ＮウェルＮＷ上には、Ｐ型の拡散領域Ｄ４ａ、Ｄ５ａ、及びＮ型とＰ型が混在した拡散領域Ｄ２５ａが形成されている。また、ウェル電圧供給セルＷＳＣ１１の端部にはＮ型の拡散領域Ｄ３０が設けられている。図２８の断面では、ウェル電圧を供給するためのＮ型の拡散領域は形成されていない。それぞれの拡散領域上には、シリサイド層ＳＬを介して、拡散領域コンタクト又は共通コンタクトが形成されている。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
ＡＣ１ａ、ＡＣ２ａ アクセストランジスタ
ＣＡ メモリセルアレイ
ＣＮＴ 制御回路
ＣＳＥＬ 列選択回路
Ｄ１ａ−Ｄ１０ａ、Ｄ１ｂ−Ｄ１０ｂ、Ｄ１０ａ、Ｄ１０ｂ、Ｄ１１、Ｄ１２ａ、Ｄ１２ｂ、Ｄ１５ａ、Ｄ１５ｂ、Ｄ１６ａ、Ｄ１６ｂ、Ｄ１７、Ｄ１８、Ｄ１９ａ、Ｄ１９ｂ、
Ｄ２１、Ｄ２２ａ、Ｄ２５ａ、Ｄ２６ａ、Ｄ２７、Ｄ２８、Ｄ２９ａ、Ｄ３０ 拡散領域
ＤＢ ビット線
ＤＣ１ａ−ＤＣ８ａ、ＤＣ１ｂ−ＤＣ８ｂ、ＤＣ１１、ＤＣ１３、ＤＣ１４ａ、ＤＣ１４ｂ、ＤＣ１７ａ、ＤＣ１７ｂ、ＤＣ１８、ＤＣ２１、ＤＣ２３、ＤＣ２４ａ、ＤＣ２７ａ、ＤＣ２８、ＤＣ２９ａ−ＤＣ２９ｅ 拡散領域コンタクト
ＤＲ１ａ、ＤＲ２ａ 駆動トランジスタ
ＤＴ、ＤＢ ビット線
Ｇ１ａ−Ｇ４ａ、Ｇ１ｂ−Ｇ４ｂ、Ｇ１１ａ−Ｇ１４ａ、Ｇ１１ｂ−Ｇ１４ｂ、Ｇ２１ａ−Ｇ２４ａ ゲート電極
ＧＣ１１ａ、ＧＣ１１ｂ、ＧＣ１２ａ、ＧＣ１２ｂ、ＧＣ１ａ、ＧＣ１ｂ、ＧＣ２１ａ、ＧＣ２２ａ、ＧＣ２ａ ゲートコンタクト
ＬＤ１ａ、ＬＤ２ａ 負荷トランジスタ
ＭＣ、ＭＣ１−ＭＣ４ メモリセル
ＭＬ１０１ａ−ＭＬ１１１ａ、ＭＬ１０３ｂ、ＭＬ１０６ｂ、ＭＬ１１１ｂ、ＭＬ１１２−ＭＬ１１４、ＭＬ１２１ａ、ＭＬ１２２−ＭＬ１２４、ＭＬ２０１ａ−ＭＬ２０４ａ、ＭＬ２０４ｂ、ＭＬ２１１−ＭＬ２１３、ＭＬ２２１−ＭＬ２２３ 層配線
ＮＦ ストッパ窒化膜
ＮＷ Ｎウェル
ＰＤ１０、ＰＤ１１、ＰＤ１１０、ＰＤ１２０、ＰＤ２０、ＰＤ２１ 寄生ダイオード
ＰＳ１、ＰＳ２１ａ、ＰＳ２２ａ、ＰＳ２２ｂ、ＰＳ３−ＰＳ６ 電源線
ＰＳＵＢ Ｐ型基板
ＰＷ Ｐウェル
ＳＣ１ａ、ＳＣ１ｂ、ＳＣ２ａ、ＳＣ１１ａ、ＳＣ１１ｂ、ＳＣ１２ａ、ＳＣ１２ｂ、
ＳＣ２１ａ、ＳＣ２２ａ 共通コンタクト
ＳＬ シリサイド層
ＳＴＩ 素子分離層
ＳＷ サイドウォール
Ｖ１０１ａ−Ｖ１０８ａ、Ｖ１１１ａ、Ｖ１１１ｂ、Ｖ１１２、Ｖ１１３、Ｖ１１４ａ、Ｖ１１４ｂ、Ｖ１２１、Ｖ１２３、Ｖ１２４、Ｖ２０１ａ−Ｖ２０４ａ、Ｖ２０４ｂ、Ｖ２０５−Ｖ２１０ ビア
ＷＤ ワードドライバ
ＷＬ ワード線
ＷＳＣ、ＷＳＣ１、ＷＳＣ１１、ＷＳＣ１２、ＷＳＣａ−ＷＳＣｄ ウェル電圧供給セル

Claims (12)

  1. Ｐウェル及びＮウェル上に、第１の方向に延設された第１のゲート電極群を有し、前記第１のゲート電極群にアクセストランジスタを構成する第１のゲート電極を含む第１のＳＲＡＭセルと、
    前記第１の方向の軸に対して、前記第１のゲート電極群と対称な配置関係にある第２のゲート電極群を有し、前記第２のゲート電極群にアクセストランジスタを構成する第２のゲート電極を含む第２のＳＲＡＭセルと、
    前記第１の方向に垂直な方向において、前記第１及び第２のＳＲＡＭセルの間に配置され、前記Ｐウェル及び前記Ｎウェルに電圧を供給する第１のウェル電圧供給セルと、を備え、
    前記第１のウェル電圧供給セルは、
    隣接して配置された前記第１のＳＲＡＭセルとの境界線を第１の境界線とし、各ゲート電極の位置が前記第１の境界線に対して前記第１のゲート電極群と線対称な配置関係にある第３のゲート電極群を有し、当該第３のゲート電極群が前記第１のゲート電極に対応する第３のゲート電極を含み、
    隣接して配置された前記第２のＳＲＡＭセルとの境界線を第２の境界線とし、各ゲート電極の位置が前記第２の境界線に対して前記第２のゲート電極群と線対称な配置関係にある第４のゲート電極群を有し、当該第４のゲート電極群が前記第２のゲート電極に対応する第４のゲート電極を含み、
    前記Ｐウェル上において、対向配置された前記第３のゲート電極と前記第４のゲート電極との間に設けられたＰ型不純物拡散領域と、
    前記第３のゲート電極の前記第１のＳＲＡＭセル側に設けられた第１のＮ型不純物拡散領域と、
    前記第４のゲート電極の前記第２のＳＲＡＭセル側に設けられた第２のＮ型不純物拡散領域と、を備える、半導体装置。
  2. 対向配置された前記第３のゲート電極と前記第４のゲート電極との間には、他のゲート電極が配置されていない請求項１に記載の半導体装置。
  3. 前記第１のＮ型不純物拡散領域は、前記第３のゲート電極に接するように形成され、前記第２のＮ型不純物拡散領域は、前記第４のゲート電極に接するように形成されている請求項１に記載の半導体装置。
  4. 前記第１のウェル電圧供給セルは、
    前記Ｎウェル上において、前記第３のゲート電極群と第４のゲート電極群との間に設けられた第３のＮ型不純物拡散領域をさらに備えている請求項１に記載の半導体装置。
  5. 前記Ｐ型不純物拡散領域は、前記第３のゲート電極及び前記第４のゲート電極に接するように形成されている請求項１に記載の半導体装置。
  6. 前記第３のゲート電極のＰ型不純物濃度が、前記第１のゲート電極のＰ型不純物濃度よりも高い請求項５に記載の半導体装置。
  7. 前記第４のゲート電極のＰ型不純物濃度が、前記第２のゲート電極のＰ型不純物濃度よりも高い請求項５に記載の半導体装置。
  8. 前記Ｐ型不純物拡散領域を介して前記Ｐウェルに供給する第１の低電圧側電源電圧が、前記第１及び第２のＳＲＡＭセル内のトランジスタを動作させるための第２の低電圧側電源電圧よりも低い請求項１に記載の半導体装置。
  9. 前記第３のＮ型不純物拡散領域を介して前記Ｎウェルに供給する第１の高電圧側電源電圧が、前記第１及び第２のＳＲＡＭセル内のトランジスタを動作させるための第２の高電圧側電源電圧よりも高い請求項４に記載の半導体装置。
  10. 前記第１のウェル電圧供給セルに前記第１の方向に隣接配置された第２のウェル電圧供給セルをさらに備え、
    前記第１のウェル電圧供給セルと前記第２のウェル電圧供給セルとは、境界線に対して線対称な配置関係にある請求項１に記載の半導体装置。
  11. 前記第３のＮ型不純物拡散領域が、前記第１の方向に突出して形成されている請求項４に記載の半導体装置。
  12. 前記第３及び第４のゲート電極が、いずれも寄生ダイオードを構成する請求項４に記載の半導体装置。
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