TWI698873B - 半導體記憶元件 - Google Patents

半導體記憶元件 Download PDF

Info

Publication number
TWI698873B
TWI698873B TW106110280A TW106110280A TWI698873B TW I698873 B TWI698873 B TW I698873B TW 106110280 A TW106110280 A TW 106110280A TW 106110280 A TW106110280 A TW 106110280A TW I698873 B TWI698873 B TW I698873B
Authority
TW
Taiwan
Prior art keywords
area
well region
type well
semiconductor memory
type
Prior art date
Application number
TW106110280A
Other languages
English (en)
Other versions
TW201837914A (zh
Inventor
陳建宏
莊孟屏
陳東郁
郭有策
Original Assignee
聯華電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 聯華電子股份有限公司 filed Critical 聯華電子股份有限公司
Priority to TW106110280A priority Critical patent/TWI698873B/zh
Priority to CN201710275226.6A priority patent/CN108666322B/zh
Priority to US15/589,985 priority patent/US10134449B2/en
Publication of TW201837914A publication Critical patent/TW201837914A/zh
Application granted granted Critical
Publication of TWI698873B publication Critical patent/TWI698873B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)

Abstract

一種半導體記憶元件，包含一記憶列，複數個記憶單元，一第一P型阱區，一第二P型阱區，以及一N型阱區，該N型阱區位於該第一P型阱區以及該第二P型阱區之間。該半導體記憶元件定義有複數個第一區域以及複數個第二區域，每一個第一區域以及每一個第二區域內都包含有一個該記憶單元，各該第二區域內更包含有至少兩個第一電壓提供接觸件，以及至少一第二電壓提供接觸件，其中該第一電壓提供接觸件以及該第二電壓提供接觸件並不位於各該第一區域內。

Description

半導體記憶元件
本發明是關於一種半導體記憶元件，尤其是一種由靜態隨機存取記憶體(static random access memory，SRAM)組成的半導體記憶元件。
在一嵌入式靜態隨機存取記憶體(embedded static random access memory,embedded SRAM)中，包含有邏輯電路(logic circuit)和與邏輯電路連接之靜態隨機存取記憶體。靜態隨機存取記憶體本身屬於一種揮發性(volatile)的記憶單元(memory cell)，亦即當供給靜態隨機存取記憶體之電力消失之後，所儲存之資料會同時抹除。靜態隨機存取記憶體儲存資料之方式是利用記憶單元內電晶體的導電狀態來達成，靜態隨機存取記憶體的設計是採用互耦合電晶體為基礎，沒有電容器放電的問題，不需要不斷充電以保持資料不流失，也就是不需作記憶體更新的動作，這與同屬揮發性記憶體的動態隨機存取記憶體(Dynamic Random Access Memory,DRAM)利用電容器帶電狀態儲存資料的方式並不相同。靜態隨機存取記憶體之存取速度相當快，因此有在電腦系統中當作快取記憶體(cache memory)等之應用。
本發明提供一種一種半導體記憶元件，包含一第一P型阱區，該第一 P型阱區的延伸方向與一第一方向平行，一第二P型阱區，該第二P型阱區的延伸方向與該第一方向平行，一N型阱區，延著該第一方向延伸，該N型阱區位於該第一P型阱區以及該第二P型阱區之間。
其中，當由一平面圖視向該半導體記憶元件時，滿足以下條件：(1)該半導體記憶元件定義有複數個第一區域，各該第一區域沿著該第一方向排列；(2)該半導體記憶元件定義有至少一第二區域，且該第二區域位於兩該第一區域之間，該第二區域與該第一區域彼此並不重疊；(3)各該第二區域內更包含有至少兩個第一電壓提供接觸件，分別提供一第一電壓至該第一P型阱區以及該第二P型阱區，以及至少一第二電壓提供接觸件，提供一第二電壓至該N型阱區，其中該第一電壓提供接觸件以及該第二電壓提供接觸件並不位於各該第一區域內；以及(4)每一個第一區域內以及每一個第二區域內都包含有一個記憶單元，每一個該記憶單元皆包含有複數個N型電晶體以及複數個P型電晶體，各該P型電晶體皆位於該N型阱區的一範圍內，而各該N型電晶體位於該第一P型阱區的一範圍內或該第二P型阱區的一範圍內。
本發明的特徵在於，設置長條形的N型阱區與P型阱區，而所有的記憶單元都沿著該N型阱區與P型阱區設置，如此可以簡化製程。另外，各第一區域內的記憶單元負責主要的數據儲存功能，其所需要的電壓(包括Vcc、Vss或是提供N型阱區與P型阱區的電壓)則都不設置在第一區域內，而設置在第二區域或是第三區域內，可以縮減各第一區域的面積。此外，由於第二區域與第三區域也都包含有記憶單元，因此必要時，第二區域與第三區域也可當作備用的儲存數據元件。
100:半導體記憶元件
10:6T-SRAM記憶單元
11:記憶列
24:儲存節點
26:儲存節點
52:閘極線
54:擴散區
56、56A、56B、56C、56D、56E；56F、56G、56H:接觸結構
58、58A、58B:第一金屬層
62A、62B:第一電壓提供接觸件
64A、64B:第二電壓提供接觸件
65A、65B:條狀接觸
66:第一連接結構
68:第二金屬層
70:第二連接結構
72、72A、72B:第三金屬層
82:第一交界線
84:第二交界線
101:第一區域
102:第二區域
103:第三區域
MC:記憶單元
PL1:第一上拉元件
PD1:第一下拉元件
PL2:第二上拉元件
PD2:第二下拉元件
PG1:第一存取元件
PG2:第二存取元件
PW1:第一P型阱區
PW2:第二P型阱區
NW:N型阱區
LR:左區域
MR:中央區域
RR:右區域
Vcc:電壓源
Vss:電壓源
BL1:位元線
BL2:位元線
WL:字元線
PWL1、PWL2:第一電壓提供線
NWL:第二電壓提供線
第1圖繪示根據本發明第一較佳實施例的半導體記憶元件之部分上視圖。
第2圖為本發明靜態隨機存取記憶體中一組六電晶體靜態隨機存取記憶體(six-transistors SRAM,6T-SRAM)記憶單元之電路圖。
第3圖繪示本發明較佳實施例之第一區域101內的一記憶單元MC之佈局圖。
第4圖至第7圖繪示本發明部分第一區域101、部分第二區域102以及部分第三區域103的示意圖。
第8圖繪示本發明半導體記憶元件的另外一實施例。
第8A圖繪示第8圖中沿著剖面線A-A’與B-B’所得剖面圖。
第9圖繪示本發明半導體記憶元件的另外一實施例。
為使熟習本發明所屬技術領域之一般技藝者能更進一步了解本發明，下文特列舉本發明之較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成之功效。
為了方便說明，本發明之各圖式僅為示意以更容易了解本發明，其詳細的比例可依照設計的需求進行調整。在文中所描述對於圖形中相對元件之上下關係，在本領域之人皆應能理解其係指物件之相對位置而言，因此皆可以翻轉而呈現相同之構件，此皆應同屬本說明書所揭露之範圍，在此容先敘明。
請參考第1圖，其繪示根據本發明第一較佳實施例的半導體記憶元件之部分上視圖。如第1圖所示，本發明的半導體記憶元件100包含有多行記憶列 11彼此平行排列，每一行記憶列11包含有複數個記憶單元MC(為簡明圖式，第1圖中僅標示出數個記憶列MC)，各記憶單元MC沿著一第一方向(例如Y方向)排列。記憶單元MC例如是一靜態隨機存取記憶體(SRAM)，更進一步，可能是一六電晶體靜態隨機存取記憶體(6T-SRAM)或八電晶體靜態隨機存取記憶體(8T-SRAM)等，但不限於此。為了簡化圖式，第1圖中省略靜態隨機存取記憶體的內部結構，較為詳細的靜態隨機存取記憶體結構將會在後續段落說明。
另外，在每一記憶列11的下方基底中，形成有一第一P型阱區PW1、一第二P型阱區PW2以及一N型阱區NW。第一P型阱區PW1、第二P型阱區PW2以及N型阱區NW皆沿著第一方向排列，且N型阱區NW位於第一P型阱區PW1與第二P型阱區PW2之間。本發明中，記憶單元MC包含有複數個N型電晶體以及複數個P型電晶體(第1圖未示)，並且各P型電晶體設置在N型阱區NW範圍內，N型電晶體設置在第一P型阱區PW1或是第二P型阱區PW2範圍內。由於從上視圖來看，第一P型阱區PW1、第二P型阱區PW2以及N型阱區NW皆為長條形狀並沿著第一方向延伸，因此具有製程簡單的優點。同時記憶單元MC也沿著第一方向排列，因此同一記憶列11上的所有記憶單元MC可共享第一P型阱區PW1、第二P型阱區PW2以及N型阱區NW，結構較為簡單。
從上視圖來看，半導體記憶元件100的每一記憶列11都定義有複數個第一區域101、複數個第二區域102以及複數個第三區域103，第一區域101至第三區域103彼此之間並不互相重疊。其中每一個第一區域101、每一個第二區域102以及每一個第三區域103內都包含有一個記憶單元MC。第一區域101之間彼此相鄰，較佳而言，特定數量的第一區域101，例如2的n次方個(其中n為大於1的整數)第一區域101彼此相鄰而組成一記憶群組，每一個記憶列11都可能包含有 複數個記憶群組(例如M個記憶群組，每一個記憶群組又有2n個第一區域)。而在兩個由第一區域101組成的記憶群組之間，設置有第二區域102以及第三區域103。更進一步說明，2n個第一區域101共包含有2n個記憶單元MC，各記憶單元MC儲存各自的數據在其中，而第二區域102以及第三區域103則設置在該些記憶群組之間，可視為兩記憶群組之間的邊界區。因此，從一記憶列11來看，第一區域101、第二區域102與第三區域103的排列如下：2n個第一區域101、第三區域、第二區域、第三區域、2n個第一區域101...重複以上順序。
除此之外，在第二區域102，通過有兩第一電壓提供線PWL1、PWL2，以及一第二電壓提供線NWL，沿著一第二方向(例如X方向)排列。其中兩第一電壓提供線PWL1、PWL2分別提供第一P型阱區PW1與第二P型阱區PW2一第一電壓，使得P型阱區PW1與第二P型阱區PW2本身帶有一定的偏壓(bias)。同樣地，第二電壓提供線NWL提供N型阱區NW一第二電壓，使得N型阱區NW本身帶有一定的偏壓。施加偏壓的目的在於調整閾值電壓(threshold voltage，Vt)或是減少穿隧效應(tunneling effect)的產生。另外，本發明中第一電壓提供線PWL1、PWL2以及第二電壓提供線NWL的排列位置與方向等並不限於第1圖中所繪示，其排列方向與排列位置可以依照實際需求而調整，但值得注意的是，從上視圖來看，第一電壓提供線PWL1、PWL2以及第二電壓提供線NWL都不會與第一區域101重疊。
此外，在第二區域102中可能通過其他金屬線，例如提供各記憶單元MC的Vcc電壓線或Vss電壓線(或接地線)、字元線或位元線等，在此為了簡化圖式，將該些金屬線省略。然而熟知本領域的技術人員應了解，該些金屬線也屬於構成本發明半導體記憶元件的構件之一。
本發明之記憶單元MC較佳包含一六電晶體靜態隨機存取記憶單元(six-transistors SRAM,6T-SRAM)10。但值得注意的是，在本發明的其他實施例中，記憶單元MC不以6T-SRAM為限，其可能包含有8T-SRAM或是更多電晶體組成的記憶單元。以下仍以6T-SRAM為例說明。請參考第2圖，第2圖為本發明靜態隨機存取記憶體中一組六電晶體靜態隨機存取記憶體(six-transistors SRAM,6T-SRAM)記憶單元之電路圖。
請參考第2圖，在本實施例中，各6T-SRAM記憶單元10較佳由一第一上拉電晶體(Pull-Up transistor)PL1、一第二上拉電晶體PL2、一第一下拉電晶體(Pull-Down transistor)PD1、一第二下拉電晶體PD2、一第一存取電晶體(pass gate transistor)PG1和一第二存取電晶體PG2構成正反器(flip-flop)，其中第一上拉電晶體PL1和第二上拉電晶體PL2、第一下拉電晶體PD1和第二下拉電晶體PD2構成栓鎖電路(latch)，使資料可以栓鎖在儲存節點(Storage Node)24或26。另外，第一上拉電晶體PL1和第二上拉電晶體PL2是作為主動負載之用，其亦可以一般之電阻來取代做為上拉電晶體，在此情況下即為四電晶體靜態隨機存取記憶體(four-device SRAM,4T-SRAM)。另外在本實施例中，第一上拉電晶體PL1和第二上拉電晶體PL2各自之一源極區域電連接至一電壓源Vcc，第一下拉電晶體PD1和第二下拉電晶體PD2各自之一源極區域電連接至一電壓源Vss。
在一實施例中，6T-SRAM記憶單元10的第一上拉電晶體PL1、第二上拉電晶體PL2是由P型金氧半導體(P-type metal oxide semiconductor,PMOS)電晶體所組成，而第一下拉電晶體PD1、第二下拉電晶體PD2和第一存取電晶體PG1、第二存取電晶體PG2則是由N型金氧半導體(N-type metal oxide semiconductor,NMOS)電晶體所組成，但本發明不限於此。其中，第一上拉電晶體PL1和第一下拉電晶體PD1一同構成一反向器(inverter)，且這兩者所構成的串接電路28其兩端點分別耦接於一電壓源Vcc與一電壓源Vss；同樣地，第二上拉電晶體PL2與第二下拉電晶體PD2構成另一反向器，而這兩者所構成的串接電路30其兩端點亦分別耦接於電壓源Vcc與電壓源Vss。上述兩反向器互相耦合以儲存資料。
此外，在儲存節點24處，係分別電連接有第二下拉電晶體PD2和第二上拉電晶體PL2之閘極(gate)、及第一下拉電晶體PD1、第一上拉電晶體PL1和第一存取電晶體PG1的汲極(Drain)；同樣地，在儲存節點26上，亦分別電連接有第一下拉電晶體PD1和第一上拉電晶體PL1之閘極、及第二下拉電晶體PD2、第二上拉電晶體PL2和第二存取電晶體PG2的汲極。至於第一存取電晶體PG1和第二存取電晶體PG2的閘極則分別耦接至字元線(Word Line)WL，而第一存取電晶體PG1和第二存取電晶體PG2的源極(Source)則分別耦接至相對應之位元線(Bit Line)BL1與BL2。
請參考第3圖，其繪示本發明較佳實施例之第一區域101內的一記憶單元MC之佈局圖。如上所述，每一個第一區域101、每一個第二區域102以及每一個第三區域103內都包含有一個記憶單元MC，在此先以第一區域101內的記憶單元MC為例說明，後續提及第二區域102或是第三區域103內的記憶單元MC，各記憶單元MC都具有大致相同的特徵。記憶單元MC包含有複數條閘極線52以及複數個擴散區54彼此之間互相交錯，其中閘極線52的延伸方向大致上與各擴散區54的延伸方向垂直。另外各閘極線52與各擴散區54的交界處構成複數個電晶體，也就是第2圖中所提到的第一上拉電晶體PL1、第二上拉電晶體PL2、第一 下拉電晶體PD1、第二下拉電晶體PD2和第一存取電晶體PG1、第二存取電晶體PG2，標示於第3圖上。
值得注意的是，在記憶單元MC範圍內，另外定義有一左區域LR、一右區域RR以及一中央區域MR，中央區域MR位於左區域LR以及右區域RR之間。左區域LR與第一P型阱區PW1的範圍重疊，右區域RR與第二P型阱區PW2的範圍重疊，而中央區域MR的範圍則與N型阱區NW重疊。記憶單元MC中的PMOS(包含第一上拉電晶體PL1、第二上拉電晶體PL2)都位於中央區域MR內，而記憶單元MC中的NMOS(包含第一下拉電晶體PD1、第二下拉電晶體PD2、第一存取電晶體PG1、第二存取電晶體PG2)則都位於左區域LR或是右區域RR內。
此外，記憶單元MC還包含有複數個接觸結構56，包含56A、56B、56C、56D、56E；56F、56G、56H。用以連接不同元件。舉例來說，接觸結構56A與第一存取電晶體PG1以及位元線BL1相連；接觸結構56B與第二存取電晶體PG2以及位元線BL2相連；接觸結構56C與其中一條字元線WL以及第一存取電晶體PG1的閘極相連；接觸結構56D與其中一條字元線WL以及第二存取電晶體PG2的閘極相連；接觸結構56E與第一上拉電晶體PL1以及電壓源Vcc相連；接觸結構56F與第二上拉電晶體PL2以及電壓源Vcc相連；接觸結構56G與第一下拉電晶體PD1以及電壓源Vss相連(或是接地)；接觸結構56H與第一下拉電晶體PD1以及電壓源Vss相連(或是接地)，其餘未特別提及的接觸結構則以接觸結構56表示。
另外，包含有第一金屬層58A與第一金屬層58B。第一金屬層58A位置對應到第2圖中的儲存節點24，電連接有第二下拉電晶體PD2和第二上拉電晶體PL2之閘極、第一下拉電晶體PD1、第一上拉電晶體PL1和第一存取電晶體PG1 的汲極；第一金屬層58B位置對應到第2圖中的儲存節點26，電連接有第一下拉電晶體PD1和第一上拉電晶體PL1之閘極、及第二下拉電晶體PD2、第二上拉電晶體PL2和第二存取電晶體PG2的汲極。
接下來，請參考第4圖，其繪示本發明部分第一區域101、部分第二區域102以及部分第三區域103的示意圖。值得注意的是，在第4圖中，主要繪示各閘極線52、擴散區54以及接觸結構56的位置，其餘結構例如第一金屬層的位置則暫時被省略。值得注意的是，第二區域102以及第三區域103內也都包含有記憶單元MC(例如為6T-SRAM)。第二區域102除了設置有記憶單元MC之外，更額外設置有兩個第一電壓提供接觸件62A、62B，以及兩第二電壓提供接觸件64A、64B，兩個第一電壓提供接觸件62A、62B分別連接上述第一電壓提供線PWL1、PWL2，而兩第二電壓提供接觸件64A、64B則都連接上述第二電壓提供線NWL。除此之外，本發明中，第一區域101與第三區域103之交界線定義為第一交界線82，而第二區域102與第三區域103之交界線定義為第二交界線84。其中第一電壓提供接觸件62A、62B與第二電壓提供接觸件64A、64B都與第二交界線84重疊，但是不與第一交界線82重疊。換句話說，第一電壓提供接觸件62A、62B與第二電壓提供接觸件64A、64B位於部分的第二區域102與第三區域103內，但是不位於第一區域101內。
第一電壓提供接觸件62A、62B分別電連接第1圖所示的第一電壓提供線PWL1、PWL2，而第二電壓提供接觸件64A、64B則都電連接至第1圖所示的第二電壓提供線NWL。用以提供第一P型阱區PW1、第二P型阱區PW2以及N型阱區NW電壓。另外值得注意的是，各第一區域101內並不包含有任何提供第一電壓予第一P型阱區PW1以及第二P型阱區PW2，或提供第二電壓予N型阱區 NW的任何接觸結構。換句話說，第一區域101範圍內的第一P型阱區PW1、第二P型阱區PW2以及N型阱區NW所需的電壓，都由第一電壓提供線PWL1、PWL2以及第二電壓提供線NWL來提供。如此一來，每一個第一區域101的面積將可縮減。
接下來，請參考第5圖至第7圖，其繪示根據第4圖所示的佈局圖，繼續形成後續各金屬層以及接觸結構的示意圖。如第5圖所示，為了簡化圖式在第5圖中僅保留第4圖中所繪示的接觸結構56，其餘元件(例如閘極線以及擴散區等)將省略。如第5圖所示，形成一第一金屬層58，用以連接各接觸結構56，並且形成複數個第一連接結構(first via)66。位於部分第一金屬層58上。
如第6圖所示，接著形成複數個第二金屬層68，用以連接各第一連接結構66。如第7圖所示，形成複數個第二連接結構(second via)70，以連接各第二金屬層68，以及形成複數個第三金屬層72、72A、72B。其中值得注意的是，在本發明的一些實施例中，將部分的元件相接，例如將第一電壓提供接觸件62A、62B與電壓源Vss相連或是接地(如第7圖所示的第三金屬層72B)，或是將第二電壓提供接觸件64A、64B與電壓源Vcc相連(如第7圖所示的第三金屬層72A)。如此一來可以降低第三金屬層72的圖案密度，提高製作良率。
第8圖與第9圖分別繪示本發明另外兩實施例。為了明顯揭露與第一較佳實施例的差異所在，僅特別針對實施例之間的不同處描述，而其餘未特別提及之處則與第一較佳實施例相同。如第8圖所示，本實施例特徵在於將第二交界線84上的第一電壓提供接觸件62A、62B以及第二電壓提供接觸件64A、64B製作成長條型的條狀結構(slot contacts)65A、65B，並且與原先部分的接觸結構 56相連(可一併參考上述第4圖)。如此一來可以縮減第二交界線84附近的面積，進而減少整體元件面積。第8A圖則繪示第8圖中沿著剖面線A-A’與B-B’所得剖面圖，特別表示出條狀接觸65A與條狀接觸65B下方的摻雜區部分。以條狀接觸65A為例，下方包含有N+摻雜區以及兩P型摻雜區，N+摻雜區直接接觸兩P型摻雜區。另外在第9圖中，則僅保留提供N型阱區NW的電壓的條狀接觸65A，而不包含提供第一P型阱區PW1以及第二P型阱區PW2電壓的接觸結構。也就是說，僅藉由條狀接觸65A來控制N型阱區NW與P型阱區(第一P型阱區PW1以及第二P型阱區PW2)之間的電壓差。上述實施例也屬於本發明涵蓋範圍內。
本發明的特徵在於，設置長條形的N型阱區與P型阱區，而所有的記憶單元都沿著該N型阱區與P型阱區設置，如此可以簡化製程。另外，各第一區域101內的記憶單元MC負責主要的數據儲存功能，其所需要的電壓(包括Vcc、Vss或是提供N型阱區與P型阱區的電壓)都不設置在第一區域內，而設置在第二區域102或是第三區域103內，可以縮減各第一區域101的面積。此外，由於第二區域102與第三區域103也都包含有記憶單元MC，因此必要時，第二區域102與第三區域103也可當作備用的儲存數據元件。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100‧‧‧半導體記憶元件
11‧‧‧記憶列
101‧‧‧第一區域
102‧‧‧第二區域
103‧‧‧第三區域
MC‧‧‧記憶單元
PW1‧‧‧第一P型阱區
PW2‧‧‧第二P型阱區
NW‧‧‧N型阱區
PWL1、PWL2‧‧‧第一電壓提供線
NWL‧‧‧第二電壓提供線

Claims (16)

  1. 一種半導體記憶元件，包含：一第一P型阱區，該第一P型阱區的延伸方向與一第一方向平行；一第二P型阱區，該第二P型阱區的延伸方向與該第一方向平行；一N型阱區，延著該第一方向延伸，該N型阱區位於該第一P型阱區以及該第二P型阱區之間；其中，當由一平面圖視向該半導體記憶元件時，滿足以下條件：(1)該半導體記憶元件定義有複數個第一區域，各該第一區域沿著該第一方向排列；(2)該半導體記憶元件定義有至少一第二區域，且該第二區域位於兩該第一區域之間，該第二區域與該第一區域彼此並不重疊；(3)各該第二區域內更包含有至少兩個第一電壓提供接觸件，分別提供一第一電壓至該第一P型阱區以及該第二P型阱區，以及至少一第二電壓提供接觸件，提供一第二電壓至該N型阱區，其中該第一電壓提供接觸件以及該第二電壓提供接觸件並不位於各該第一區域內；以及(4)每一個第一區域內以及每一個第二區域內都包含有一個記憶單元，每一個該記憶單元皆包含有複數個N型電晶體以及複數個P型電晶體，各該P型電晶體皆位於該N型阱區的一範圍內，而各該N型電晶體位於該第一P型阱區的一範圍內或該第二P型阱區的一範圍內。
  2. 如申請專利範圍第1項所述的半導體記憶元件，其中更包含有一第一位元線、一第二位元線以及複數條字元線，每一個記憶單元皆包含有一第一反向器以及一第二反向器，該第一反向器包含有一第一N型電晶體以及一第一P型電晶體，該第二反向器包含有一第二N型電晶體以及一第二P型電晶體，且該第 一反向器與該第二反向互相耦合，一第三N型電晶體，該第三N型電晶體具有一源極以及一汲極，分別與該第一反向器的一輸出端以及該第一位元線相連，一第四N型電晶體，該第四N型電晶體具有一源極以及一汲極，分別與該第二反向器的一輸出端以及該第二位元線相連，且該第三N型電晶體的一閘極以及該第四N型電晶體的一閘極皆與該複數條字元線中的其中一條字元線相連。
  3. 如申請專利範圍第2項所述的半導體記憶元件，其中各該記憶單元中的該第一P型電晶體與該第二P型電晶體位於該N型阱區的該範圍內，該第一N型電晶體與該第三N型電晶體位於該第一P型阱區的該範圍內，該第二N型電晶體與該第四N型電晶體位於該第二P型阱區的該一範圍內。
  4. 如申請專利範圍第2項所述的半導體記憶元件，其中該第一區域內更包含：一與該第三N型電晶體以及該第一位元線相連的第一接觸；一與該第四N型電晶體以及該第二位元線相連的第二接觸；一與該複數條字元線中的其中一條以及該第三N型電晶體的該閘極相連的第三接觸；以及一與該複數條字元線中的其中一條以及該第四N型電晶體的該閘極相連的第四接觸。
  5. 如申請專利範圍第1項所述的半導體記憶元件，其中該第一區域內並不包含有提供該第一電壓予該第一P型阱區的任何接觸結構。
  6. 如申請專利範圍第1項所述的半導體記憶元件，其中該第一區域內並 不包含有提供該第一電壓予該第二P型阱區的任何接觸結構。
  7. 如申請專利範圍第1項所述的半導體記憶元件，其中該第一區域內並不包含有提供該第二電壓予該N型阱區的任何接觸結構。
  8. 如申請專利範圍第1項所述的半導體記憶元件，更包含有至少一第三區域，位於該第一區域以及該第二區域之間，其中每一個第三區域內包含有一個該記憶單元，且該第三區域不與該第一區域以及該第二區域重疊。
  9. 如申請專利範圍第8項所述的半導體記憶元件，其中該第一區域、該第二區域以及該第三區域沿著該第一方向排列。
  10. 如申請專利範圍第8項所述的半導體記憶元件，其中從該平面圖看，每一個第三區域與至少一個第一區域相鄰，且該第三區域與該第一區域的交界部分定義有一第一交界線，該第一交界線不與該第一電壓提供接觸件以及該第二電壓提供接觸件重疊。
  11. 如申請專利範圍第8項所述的半導體記憶元件，其中從該平面圖看，每一個第三區域與至少一個第二區域相鄰，且該第三區域與該第二區域的交界部分定義有一第二交界線，該第二交界線與該第一電壓提供接觸件以及該第二電壓提供接觸件重疊。
  12. 如申請專利範圍第8項所述的半導體記憶元件，其中更包含有複數條記憶列，每一個記憶列包含有複數個延著該第一方向排列的該記憶單元。
  13. 如申請專利範圍第8項所述的半導體記憶元件，其中每一個記憶列更包含有：M個第一記憶群組，每一個第一記憶群組包含有N個第一區域，其中N=2n，n為大於1的整數；以及兩個第三區域以及至少一個第二區域，位於兩相鄰的第一記憶群組之間，其中該第二區域位於兩個該第三區域之間。
  14. 一種半導體記憶元件，包含：一第一P型阱區，該第一P型阱區的延伸方向與一第一方向平行；一第二P型阱區，該第二P型阱區的延伸方向與該第一方向平行；一N型阱區，延著該第一方向延伸，該N型阱區位於該第一P型阱區以及該第二P型阱區之間；其中，當由一平面圖視向該半導體記憶元件時，滿足以下條件：(1)該半導體記憶元件定義有複數個第一區域，各該第一區域沿著該第一方向排列；(2)該半導體記憶元件定義有至少一第二區域，且該第二區域位於兩該第一區域之間，該第二區域與該第一區域彼此並不重疊；(3)各該第二區域內更包含有至少一第二電壓提供接觸件，提供一第二電壓至該N型阱區，其中該第二電壓提供接觸件並不位於各該第一區域內；以及(4)每一個第一區域內以及每一個第二區域內都包含有一個記憶單元，每一個該記憶單元皆包含有複數個N型電晶體以及複數個P型電晶體，各該P型電晶體皆位於該N型阱區的一範圍內，而各該N型電晶體位於該第一P型阱區的一範圍內或該第二P型阱區的一範圍內。
  15. 如申請專利範圍第14項所述的半導體記憶元件，其中更包含至少一條狀接觸，位於該半導體記憶元件內。
  16. 如申請專利範圍第15項所述的半導體記憶元件，其中該條狀接觸下方的基底中包含有兩第一摻雜區，以及一第二摻雜區直接接觸該兩第一摻雜區，該兩第一摻雜區與該第二摻雜區包含有互補導電型態。
TW106110280A 2017-03-28 2017-03-28 半導體記憶元件 TWI698873B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW106110280A TWI698873B (zh) 2017-03-28 2017-03-28 半導體記憶元件
CN201710275226.6A CN108666322B (zh) 2017-03-28 2017-04-25 半导体存储元件
US15/589,985 US10134449B2 (en) 2017-03-28 2017-05-08 Semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW106110280A TWI698873B (zh) 2017-03-28 2017-03-28 半導體記憶元件

Publications (2)

Publication Number Publication Date
TW201837914A TW201837914A (zh) 2018-10-16
TWI698873B true TWI698873B (zh) 2020-07-11

Family

ID=63672564

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106110280A TWI698873B (zh) 2017-03-28 2017-03-28 半導體記憶元件

Country Status (3)

Country Link
US (1) US10134449B2 (zh)
CN (1) CN108666322B (zh)
TW (1) TWI698873B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10748911B2 (en) * 2017-11-13 2020-08-18 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit for low power SRAM

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6677649B2 (en) * 1999-05-12 2004-01-13 Hitachi, Ltd. SRAM cells with two P-well structure
TWI223413B (en) * 2003-11-11 2004-11-01 United Microelectronics Corp SRAM cell structure and manufacturing method thereof
US6992916B2 (en) * 2003-06-13 2006-01-31 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM cell design with high resistor CMOS gate structure for soft error rate improvement
TWI320591B (en) * 2005-12-02 2010-02-11 Taiwan Semiconductor Mfg 6t sram cell and integrated circuit thereof
US8604557B2 (en) * 2007-12-14 2013-12-10 Fujitsu Semiconductor Limited Semiconductor memory device and method for manufacturing
US8675383B2 (en) * 2011-10-06 2014-03-18 Fujitsu Semiconductor Limited Semiconductor device
TW201606942A (zh) * 2014-07-24 2016-02-16 台灣積體電路製造股份有限公司 靜態隨機存取記憶體單元
CN106030713A (zh) * 2014-09-25 2016-10-12 克劳帕斯科技有限公司 六晶体管sram半导体结构及制造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100230426B1 (ko) 1996-06-29 1999-11-15 윤종용 집적도가 향상된 스태틱 랜덤 억세스 메모리장치
JP3523762B2 (ja) 1996-12-19 2004-04-26 株式会社東芝 半導体記憶装置
JPH11238811A (ja) * 1998-02-20 1999-08-31 Sony Corp 半導体メモリセル
KR100305922B1 (ko) 1997-12-23 2001-12-17 윤종용 씨모오스스테이틱랜덤액세스메모리장치
TW594775B (en) * 2001-06-04 2004-06-21 Toshiba Corp Semiconductor memory device
US7271454B2 (en) * 2003-08-28 2007-09-18 Renesas Technology Corp. Semiconductor memory device and method of manufacturing the same
US7723806B2 (en) * 2006-03-28 2010-05-25 Taiwan Semiconductor Manufacturing Co., Ltd. Memory cells and semiconductor memory device using the same
US8107288B2 (en) * 2007-06-29 2012-01-31 Nxp B.V. Static memory devices
JP2014135399A (ja) * 2013-01-10 2014-07-24 Fujitsu Semiconductor Ltd 半導体記憶装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6677649B2 (en) * 1999-05-12 2004-01-13 Hitachi, Ltd. SRAM cells with two P-well structure
US6992916B2 (en) * 2003-06-13 2006-01-31 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM cell design with high resistor CMOS gate structure for soft error rate improvement
TWI223413B (en) * 2003-11-11 2004-11-01 United Microelectronics Corp SRAM cell structure and manufacturing method thereof
TWI320591B (en) * 2005-12-02 2010-02-11 Taiwan Semiconductor Mfg 6t sram cell and integrated circuit thereof
US8604557B2 (en) * 2007-12-14 2013-12-10 Fujitsu Semiconductor Limited Semiconductor memory device and method for manufacturing
US8675383B2 (en) * 2011-10-06 2014-03-18 Fujitsu Semiconductor Limited Semiconductor device
TW201606942A (zh) * 2014-07-24 2016-02-16 台灣積體電路製造股份有限公司 靜態隨機存取記憶體單元
CN106030713A (zh) * 2014-09-25 2016-10-12 克劳帕斯科技有限公司 六晶体管sram半导体结构及制造方法

Also Published As

Publication number Publication date
TW201837914A (zh) 2018-10-16
US20180286474A1 (en) 2018-10-04
US10134449B2 (en) 2018-11-20
CN108666322A (zh) 2018-10-16
CN108666322B (zh) 2022-10-14

Similar Documents

Publication Publication Date Title
TWI681542B (zh) 靜態隨機存取記憶體的佈局圖案
US10515691B2 (en) Memory array with bit-lines connected to different sub-arrays through jumper structures
CN110739310B (zh) 静态随机存取存储器的布局图案
TWI720237B (zh) 靜態隨機存取記憶體單元、佈局圖案及其操作方法
CN106298782B (zh) 静态随机存取存储器
JP2011134839A (ja) 半導体装置
US9401366B1 (en) Layout pattern for 8T-SRAM and the manufacturing method thereof
TWI732090B (zh) 記憶體元件以及其操作方法
TWI711159B (zh) 半導體記憶元件
US10153287B1 (en) Layout pattern for static random access memory
TWI698873B (zh) 半導體記憶元件
CN109545251B (zh) 由静态随机存取存储器组成的存储器元件的布局图案
US10541244B1 (en) Layout pattern for static random access memory
US10872641B2 (en) Nwell and subtrate taps in memory layout
US11502088B2 (en) Layout pattern of static random access memory and the manufacturing method thereof
US10923482B2 (en) IC product with a novel bit cell design and a memory array comprising such bit cells
US20230207648A1 (en) Layout pattern of static random access memory
US20230403837A1 (en) Static random access memory array pattern
US20240147683A1 (en) Static random access memory and its layout pattern
TW202418939A (zh) 靜態隨機存取記憶體及其佈局圖案
JP2018200984A (ja) 半導体装置