JPH11238811A - 半導体メモリセル - Google Patents

半導体メモリセル

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JPH11238811A
JPH11238811A JP10038690A JP3869098A JPH11238811A JP H11238811 A JPH11238811 A JP H11238811A JP 10038690 A JP10038690 A JP 10038690A JP 3869098 A JP3869098 A JP 3869098A JP H11238811 A JPH11238811 A JP H11238811A
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memory cell
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transistor
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Mikio Mukai
幹雄 向井
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Sony Corp
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Abstract

(57)【要約】 【課題】半導体メモリ素子が１つの半導体メモリセルを
形成すべき領域内に対向して配設された半導体メモリセ
ルを提供する。 【解決手段】半導体メモリセルは、半導体層10Aの第１
の主面MS1を含む領域に形成された、読み出し用トラ
ンジスタTR1A（Ｓ／Ｄ領域：第４Ａの領域SC4A，第１の
領域SC1、チャネル形成領域CH1A：第３Ａの領域SC3A）
及びスイッチ用トランジスタTR2A（Ｓ／Ｄ領域：第４Ｂ
の領域SC4B，第１の領域SC1、チャネル形成領域CH2A：
第３Ｂの領域SC3B）から成る第１の半導体メモリ素子
と、第２の主面MS2を含む領域に形成された、読み出
し用トランジスタTR1B（Ｓ／Ｄ領域：第２Ａの領域S
C2A，第３Ａの領域SC3A、チャネル形成領域CH1B：第１
の領域SC1）及びスイッチ用トランジスタTR2B（Ｓ／Ｄ
領域：第２Ｂの領域SC2B，第３Ｂの領域SC3B、チャネル
形成領域CH2B：第１の領域SC1）から成る第２の半導体
メモリ素子から構成されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、２つのトランジス
タが１つに融合された構成を有する半導体メモリ素子が
１つの半導体メモリセルを形成すべき領域内に対向して
配設された半導体メモリセル、及び、２つのトランジス
タと１つのダイオードとが１つに融合された構成を有す
る半導体メモリ素子が１つの半導体メモリセルを形成す
べき領域内に対向して配設された半導体メモリセルに関
する。
【０００２】
【従来の技術】従来、高集積の半導体メモリセルとし
て、図３９に示すような、１つのトランジスタと１つの
キャパシタで構成された１トランジスタメモリセルとも
呼ばれるダイナミックメモリセルが使用されている。こ
のようなメモリセルにおいては、キャパシタに蓄積され
た電荷は、ビット線に電圧変化が生じるような電荷とす
る必要がある。ところが、半導体メモリセルの平面寸法
の縮小化に伴い、平行平板状に形成されたキャパシタの
大きさが小さくなり、その結果、メモリセルのキャパシ
タに電荷として蓄えられた情報を読み出したとき、かか
る情報が雑音に埋もれてしまうという問題、あるいは、
ビット線の浮遊容量が半導体メモリセルの世代毎に大き
くなるために、ビット線に小さな電圧変化しか生じない
という問題が顕著になっている。この問題を解決する一
手段として、トレンチキャパシタセル構造（図４０参
照）、あるいはスタックトキャパシタセル構造を有する
ダイナミックメモリセルが提案されている。しかしなが
ら、トレンチ（溝）の深さやスタック（積層）の高さに
は加工技術上の限界があるため、キャパシタの容量にも
限界がある。それ故、これらの構造を有するダイナミッ
クメモリセルは、ロー・サブミクロン・ルール以下の寸
法領域では、キャパシタ用の高価な新規材料を導入しな
い限り、限界に至ると言われている。
【０００３】また、半導体メモリセルを構成するトラン
ジスタに関しても、ロー・サブミクロン・ルール以下の
平面寸法では、耐圧劣化やパンチスルー等の問題が生じ
るため、規定電圧下でも電流リークが発生する虞が大き
い。それ故、メモリセルが微小化したとき、従来のトラ
ンジスタ構造では、メモリセルを正常に動作させること
が困難になる。
【０００４】このようなキャパシタの限界を解決するた
めに、本出願人は、特願平５−２４６２６４号（特開平
７−９９２５１号公報）にて、２つのトランジスタ、あ
るいは２つのトランジスタを１つに融合したトランジス
タから成る半導体メモリセルを提案した。この特開平７
−９９２５１号公報の図１５の（Ａ）及び（Ｂ）に開示
された半導体メモリセルは、半導体基板表面領域又は絶
縁性基板上に形成された第１導電形の第１の半導体領域
ＳＣ1と、第１の半導体領域ＳＣ1の表面領域に設けられ
且つ整流接合を形成して接する第１の導電性領域ＳＣ2
と、第１の半導体領域ＳＣ1の表面領域に設けられ且つ
第１の導電性領域ＳＣ2とは離間して設けられた第２導
電形の第２の半導体領域ＳＣ3と、第２の半導体領域Ｓ
Ｃ3の表面領域に設けられ且つ整流接合を形成して接す
る第２の導電性領域ＳＣ4と、第１の半導体領域ＳＣ1と
第２の導電性領域ＳＣ4、及び第１の導電性領域ＳＣ2と
第２の半導体領域ＳＣ3を橋渡すごとくバリア層を介し
て設けられた導電ゲートＧから成り、導電ゲートＧは、
メモリセル選択用の第１の配線に接続され、第１の導電
性領域ＳＣ2は、書き込み情報設定線に接続され、第２
の導電性領域ＳＣ4は、メモリセル選択用の第２の配線
に接続されている。
【０００５】そして、第１の半導体領域ＳＣ1（チャネ
ル形成領域Ｃｈ2に相当する）と、第１の導電性領域Ｓ
Ｃ2及び第２の半導体領域ＳＣ3（これらはソース／ドレ
イン領域に相当する）と、導電ゲートＧによって、スイ
ッチ用トランジスタＴＲ2が構成される。また、第２の
半導体領域ＳＣ3（チャネル形成領域Ｃｈ1に相当する）
と、第１の半導体領域ＳＣ1及び第２の導電性領域ＳＣ4
（これらはソース／ドレイン領域に相当する）と、導電
ゲートＧによって、情報蓄積用トランジスタＴＲ1が構
成される。
【０００６】この半導体メモリセルにおいては、情報の
書き込み時、スイッチ用トランジスタＴＲ2が導通し、
その結果、情報は、情報蓄積用トランジスタＴＲ1のチ
ャネル形成領域Ｃｈ1に電位あるいは電荷の形態で蓄積
される。情報の読み出し時、情報蓄積用トランジスタＴ
Ｒ1においては、チャネル形成領域Ｃｈ1に蓄積された電
位あるいは電荷（情報）に依存して、導電ゲートＧから
見た情報蓄積用トランジスタＴＲ1のスレッショールド
値が変化する。従って、情報の読み出し時、適切に選定
された電位を導電ゲートＧに印加することによって、情
報蓄積用トランジスタＴＲ1の情報蓄積状態をチャネル
電流の大小（０も含めて）で判定することができる。こ
の情報蓄積用トランジスタＴＲ1の動作状態を検出する
ことによって、情報の読み出しを行う。
【０００７】即ち、情報の読み出し時、蓄積された情報
に依存して情報蓄積用トランジスタＴＲ1はオン状態又
はオフ状態となる。第２の導電性領域ＳＣ4は、第２の
配線に接続されているので、蓄積された情報（”０”あ
るいは”１”）に依存して、情報蓄積用トランジスタＴ
Ｒ1に流れる電流が大きい、あるいは小さい。こうし
て、蓄積された情報を情報蓄積用トランジスタＴＲ1に
よって読み出すことができる。
【０００８】
【発明が解決しようとする課題】この半導体メモリセル
においては、情報蓄積用トランジスタＴＲ1とスイッチ
用トランジスタＴＲ2とを１つのトランジスタ素子に融
合し、ほぼ１つのトランジスタ素子の領域に半導体メモ
リセルを形成することができる。しかしながら、半導体
メモリセルの集積度を更に増加させる場合、半導体メモ
リセルの数に比例して面積が増加するため、一層高集積
度の半導体メモリセルの製造といった要請を十分に満た
すことは困難である。
【０００９】従って、本発明の目的は、トランジスタの
動作が安定しており、しかも、より少ない工程に基づ
き、より小さい面積にて実現でき、更には、従来のＤＲ
ＡＭのような大容量のキャパシタを必要とせず、寸法を
微小化することができる、２つのトランジスタが融合さ
れ、あるいは又、２つのトランジスタと１つのダイオー
ドとが融合された構成を有する半導体メモリ素子から成
り、集積度を一層増加させ得る半導体メモリセルを提供
することにある。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めの本発明の第１の態様に係る半導体メモリセルは、図
１にその原理図を示すように、第１及び第２の対向する
２つの主面を有する半導体層を備え、第１導電形の第
１の読み出し用トランジスタＴＲ1A及び第２導電形の第
１の書き込み用トランジスタＴＲ2Aから成る第１の半導
体メモリ素子と、第１導電形の第２の読み出し用トラ
ンジスタＴＲ1B及び第２導電形の第２の書き込み用トラ
ンジスタＴＲ2Bから成る第２の半導体メモリ素子から構
成され、（イ）第１の主面から第２の主面に亙って該半
導体層に設けられた、第１導電形を有する半導体性の第
１の領域ＳＣ1、（ロ−１）第１の領域ＳＣ1の第１の主
面を含む表面領域に設けられ、第１の領域ＳＣ1と整流
接合を形成して接する半導体性若しくは導電性の第２Ａ
の領域ＳＣ2A、（ロ−２）第１の領域ＳＣ1の第２の主
面を含む表面領域に設けられ、第１の領域ＳＣ1と整流
接合を形成して接する半導体性若しくは導電性の第２Ｂ
の領域ＳＣ2B、（ハ−１）第１の領域ＳＣ1の第１の主
面を含む表面領域に第２Ａの領域ＳＣ2 Aとは離間して設
けられ、且つ、第１導電形とは逆の第２導電形を有する
半導体性の第３Ａの領域ＳＣ3A、（ハ−２）第１の領域
ＳＣ1の第２の主面を含む表面領域に第２Ｂの領域ＳＣ2
Bとは離間して設けられ、且つ、第１導電形とは逆の第
２導電形を有する半導体性の第３Ｂの領域ＳＣ3B、（ニ
−１）第３Ａの領域ＳＣ3Aの第１の主面を含む表面領域
に設けられ、第３Ａの領域ＳＣ3Aと整流接合を形成して
接する半導体性若しくは導電性の第４Ａの領域ＳＣ4A、
（ニ−２）第３Ｂの領域ＳＣ3Bの第２の主面を含む表面
領域に設けられ、第３Ｂの領域ＳＣ3Bと整流接合を形成
して接する半導体性若しくは導電性の第４Ｂの領域ＳＣ
4B、（ホ−１）第１の主面に形成された第１のバリア層
上に、第１の領域ＳＣ1と第４Ａの領域ＳＣ4A、及び第
２Ａの領域ＳＣ2Aと第３Ａの領域ＳＣ3Aを橋渡すごとく
設けられた第１の半導体メモリ素子のゲート領域Ｇ1A，
Ｇ2A、並びに、（ホ−２）第２の主面に形成された第２
のバリア層上に、第１の領域ＳＣ1と第４Ｂの領域ＳＣ
4B、及び第２Ｂの領域ＳＣ2Bと第３Ｂの領域ＳＣ3Bを橋
渡すごとく設けられた第２の半導体メモリ素子のゲート
領域Ｇ1B，Ｇ2B、を有する半導体メモリセルであって、
（Ａ−１）第１の読み出し用トランジスタＴＲ1Aの一方
のソース／ドレイン領域は、第４Ａの領域ＳＣ4Aから構
成され、（Ａ−２）第１の読み出し用トランジスタＴＲ
1Aの他方のソース／ドレイン領域は、第１の領域ＳＣ1
の第１の主面を含む表面領域から構成され、（Ａ−３）
第１の読み出し用トランジスタＴＲ1Aのチャネル形成領
域ＣＨ1Aは、第１の領域ＳＣ1の第１の主面を含む表面
領域と第４Ａの領域ＳＣ4Aとで挟まれた、第３Ａの領域
ＳＣ3Aの第１の主面を含む表面領域から構成され、（ａ
−１）第２の読み出し用トランジスタＴＲ1Bの一方のソ
ース／ドレイン領域は、第４Ｂの領域ＳＣ4Bから構成さ
れ、（ａ−２）第２の読み出し用トランジスタＴＲ1Bの
他方のソース／ドレイン領域は、第１の領域ＳＣ1の第
２の主面を含む表面領域から構成され、（ａ−３）第２
の読み出し用トランジスタＴＲ1Bのチャネル形成領域Ｃ
Ｈ1Bは、第１の領域ＳＣ1の第２の主面を含む表面領域
と第４Ｂの領域ＳＣ4Bとで挟まれた、第３Ｂの領域ＳＣ
3Bの第２の主面を含む表面領域から構成され、（Ｂ−
１）第１の書き込み用トランジスタＴＲ2Aの一方のソー
ス／ドレイン領域は、第２Ａの領域ＳＣ2Aから構成さ
れ、（Ｂ−２）第１の書き込み用トランジスタＴＲ2Aの
他方のソース／ドレイン領域は、第３Ａの領域ＳＣ3Aの
第１の主面を含む表面領域から構成され、（Ｂ−３）第
１の書き込み用トランジスタＴＲ2Aのチャネル形成領域
ＣＨ2Aは、第３Ａの領域ＳＣ3Aの第１の主面を含む表面
領域と第２Ａの領域ＳＣ2Aとで挟まれた、第１の領域Ｓ
Ｃ1の第１の主面を含む表面領域から構成され、（ｂ−
１）第２の書き込み用トランジスタＴＲ2Bの一方のソー
ス／ドレイン領域は、第２Ｂの領域ＳＣ2Bから構成さ
れ、（ｂ−２）第２の書き込み用トランジスタＴＲ2Bの
他方のソース／ドレイン領域は、第３Ｂの領域ＳＣ3Bの
第２の主面を含む表面領域から構成され、（ｂ−３）第
２の書き込み用トランジスタＴＲ2Bのチャネル形成領域
ＣＨ2Bは、第３Ｂの領域ＳＣ3Bの第２の主面を含む表面
領域と第２Ｂの領域ＳＣ2Bとで挟まれた、第１の領域Ｓ
Ｃ1の第２の主面を含む表面領域から構成され、（Ｃ）
第１の半導体メモリ素子のゲート領域Ｇ1A，Ｇ2Aは、メ
モリセル選択用の第１Ａの配線に接続され、（ｃ）第２
の半導体メモリ素子のゲート領域Ｇ1B，Ｇ2Bは、メモリ
セル選択用の第１Ｂの配線に接続され、（Ｄ）第２Ａの
領域ＳＣ2Aは書き込み情報設定線Ａに接続され、（ｄ）
第２Ｂの領域ＳＣ2Bは書き込み情報設定線Ｂに接続さ
れ、（Ｅ）第４Ａの領域ＳＣ4Aは、メモリセル選択用の
第２Ａの配線に接続され、（ｅ）第４Ｂの領域ＳＣ
4Bは、メモリセル選択用の第２Ｂの配線に接続され、
（Ｆ）第１の領域ＳＣ1は、所定の電位に接続されてい
ることを特徴とする。
【００１１】本発明の第１の態様に係る半導体メモリセ
ルにおいては、原理図を図３に示すように、第４Ａの領
域ＳＣ4Aは、メモリセル選択用の第２Ａの配線に接続さ
れる代わりに、所定の電位Ａに接続され、第４Ｂの領域
ＳＣ4Bは、メモリセル選択用の第２Ｂの配線に接続され
る代わりに、所定の電位Ｂに接続され、第１の領域ＳＣ
1は、所定の電位に接続される代わりに、メモリセル選
択用の第２の配線に接続されている構成とすることもで
きる。
【００１２】上記の目的を達成するための本発明の第２
の態様に係る半導体メモリセルは、図１４にその原理図
を示すように、第１及び第２の対向する２つの主面を有
する半導体層を備え、第１導電形の第１の読み出し用
トランジスタＴＲ1A、第２導電形の第１の書き込み用ト
ランジスタＴＲ2A及び第１のダイオードＤAから成る第
１の半導体メモリ素子と、第１導電形の第２の読み出
し用トランジスタＴＲ1B、第２導電形の第２の書き込み
用トランジスタＴＲ2B及び第２のダイオードＤBから成
る第２の半導体メモリ素子から構成され、（イ）第１の
主面から第２の主面に亙って該半導体層に設けられた、
第１導電形を有する半導体性の第１の領域ＳＣ1、（ロ
−１）第１の領域ＳＣ1の第１の主面を含む表面領域に
設けられ、第１の領域ＳＣ1と整流接合を形成して接す
る半導体性若しくは導電性の第２Ａの領域ＳＣ2A、（ロ
−２）第１の領域ＳＣ1の第２の主面を含む表面領域に
設けられ、第１の領域ＳＣ1と整流接合を形成して接す
る半導体性若しくは導電性の第２Ｂの領域ＳＣ2B、（ハ
−１）第１の領域ＳＣ1の第１の主面を含む表面領域に
第２Ａの領域ＳＣ2 Aとは離間して設けられ、且つ、第１
導電形とは逆の第２導電形を有する半導体性の第３Ａの
領域ＳＣ3A、（ハ−２）第１の領域ＳＣ1の第２の主面
を含む表面領域に第２Ｂの領域ＳＣ2 Bとは離間して設け
られ、且つ、第１導電形とは逆の第２導電形を有する半
導体性の第３Ｂの領域ＳＣ3B、（ニ−１）第３Ａの領域
ＳＣ3Aの第１の主面を含む表面領域に設けられ、第３Ａ
の領域ＳＣ3Aと整流接合を形成して接する半導体性若し
くは導電性の第４Ａの領域ＳＣ4A、（ニ−２）第３Ｂの
領域ＳＣ3Bの第２の主面を含む表面領域に設けられ、第
３Ｂの領域ＳＣ3Bと整流接合を形成して接する半導体性
若しくは導電性の第４Ｂの領域ＳＣ4B、（ホ−１）第１
の主面に形成された第１のバリア層上に、第１の領域Ｓ
Ｃ1と第４Ａの領域ＳＣ4A、及び第２Ａの領域ＳＣ2Aと
第３Ａの領域ＳＣ3Aを橋渡すごとく設けられた第１の半
導体メモリ素子のゲート領域Ｇ1A，Ｇ2A、並びに、（ホ
−２）第２の主面に形成された第２のバリア層上に、第
１の領域ＳＣ1と第４Ｂの領域ＳＣ4B、及び第２Ｂの領
域ＳＣ2Bと第３Ｂの領域ＳＣ3Bを橋渡すごとく設けられ
た第２の半導体メモリ素子のゲート領域Ｇ1B，Ｇ2B、を
有する半導体メモリセルであって、（Ａ−１）第１の読
み出し用トランジスタＴＲ1Aの一方のソース／ドレイン
領域は、第４Ａの領域ＳＣ4Aから構成され、（Ａ−２）
第１の読み出し用トランジスタＴＲ1Aの他方のソース／
ドレイン領域は、第１の領域ＳＣ1の第１の主面を含む
表面領域から構成され、（Ａ−３）第１の読み出し用ト
ランジスタＴＲ1Aのチャネル形成領域ＣＨ1Aは、第１の
領域ＳＣ1の第１の主面を含む表面領域と第４Ａの領域
ＳＣ4Aとで挟まれた、第３Ａの領域ＳＣ3Aの第１の主面
を含む表面領域から構成され、（ａ−１）第２の読み出
し用トランジスタＴＲ1Bの一方のソース／ドレイン領域
は、第４Ｂの領域ＳＣ4Bから構成され、（ａ−２）第２
の読み出し用トランジスタＴＲ1Bの他方のソース／ドレ
イン領域は、第１の領域ＳＣ1の第２の主面を含む表面
領域から構成され、（ａ−３）第２の読み出し用トラン
ジスタＴＲ1Bのチャネル形成領域ＣＨ1Bは、第１の領域
ＳＣ1の第２の主面を含む表面領域と第４Ｂの領域ＳＣ
4Bとで挟まれた、第３Ｂの領域ＳＣ3Bの第２の主面を含
む表面領域から構成され、（Ｂ−１）第１の書き込み用
トランジスタＴＲ2Aの一方のソース／ドレイン領域は、
第２Ａの領域ＳＣ2Aから構成され、（Ｂ−２）第１の書
き込み用トランジスタＴＲ2Aの他方のソース／ドレイン
領域は、第３Ａの領域ＳＣ3Aの第１の主面を含む表面領
域から構成され、（Ｂ−３）第１の書き込み用トランジ
スタＴＲ2Aのチャネル形成領域ＣＨ2Aは、第３Ａの領域
ＳＣ3Aの第１の主面を含む表面領域と第２Ａの領域ＳＣ
2Aとで挟まれた、第１の領域ＳＣ1の第１の主面を含む
表面領域から構成され、（ｂ−１）第２の書き込み用ト
ランジスタＴＲ2Bの一方のソース／ドレイン領域は、第
２Ｂの領域ＳＣ2Bから構成され、（ｂ−２）第２の書き
込み用トランジスタＴＲ2Bの他方のソース／ドレイン領
域は、第３Ｂの領域ＳＣ3Bの第２の主面を含む表面領域
から構成され、（ｂ−３）第２の書き込み用トランジス
タＴＲ2Bのチャネル形成領域ＣＨ2Bは、第３Ｂの領域Ｓ
Ｃ3Bの第２の主面を含む表面領域と第２Ｂの領域ＳＣ2B
とで挟まれた、第１の領域ＳＣ1の第２の主面を含む表
面領域から構成され、（Ｃ）第１のダイオードＤAは、
第１の領域ＳＣ1及び第２Ａの領域ＳＣ2Aから構成さ
れ、（ｃ）第２のダイオードＤBは、第１の領域ＳＣ1及
び第２Ｂの領域ＳＣ2Bから構成され、（Ｄ）第１の半導
体メモリ素子のゲート領域Ｇ1A，Ｇ2Aは、メモリセル選
択用の第１Ａの配線に接続され、（ｄ）第２の半導体メ
モリ素子のゲート領域Ｇ1B，Ｇ2Bは、メモリセル選択用
の第１Ｂの配線に接続され、（Ｅ）第２Ａの領域ＳＣ2A
は書き込み情報設定線Ａに接続され、（ｅ）第２Ｂの領
域ＳＣ2Bは書き込み情報設定線Ｂに接続され、（Ｆ）第
４Ａの領域ＳＣ4Aは、メモリセル選択用の第２Ａの配線
に接続され、（ｆ）第４Ｂの領域ＳＣ4Bは、メモリセル
選択用の第２Ｂの配線に接続されていることを特徴とす
る。尚、本発明の第２の態様に係る半導体メモリセルに
おいては、原理図を図１６に示すように、書き込み情報
設定線Ａ及び書き込み情報設定線Ｂを共通とすることが
できる。
【００１３】また、本発明の第２の態様に係る半導体メ
モリセルにおいては、原理図を図１８に示すように、第
２Ａの領域ＳＣ2Aは、書き込み情報設定線Ａに接続され
る代わりに、メモリセル選択用の第２Ａの配線に接続さ
れ、第２Ｂの領域ＳＣ2Bは、書き込み情報設定線Ｂに接
続される代わりに、メモリセル選択用の第２Ｂの配線に
接続され、第４Ａの領域ＳＣ4Aは、メモリセル選択用の
第２Ａの配線に接続される代わりに、所定の電位Ａに接
続され、第４Ｂの領域ＳＣ4Bは、メモリセル選択用の第
２Ｂの配線に接続される代わりに、所定の電位Ｂに接続
されている構成とすることもできる。この場合、原理図
を図２０に示すように、第２Ａの配線及び第２Ｂの配線
を共通とすることができる。
【００１４】更には、本発明の第２の態様に係る半導体
メモリセルにおいては、原理図を図２２に示すように、
第１の領域ＳＣ1の第１の主面を含む表面領域に設けら
れた導電性の第５Ａの領域ＳＣ5A、及び、第１の領域Ｓ
Ｃ1の第２の主面を含む表面領域に設けられた導電性の
第５Ｂの領域ＳＣ5Bを更に備え、第１のダイオードは、
第１の領域ＳＣ1及び第２Ａの領域ＳＣ2Aから構成され
る代わりに、第１の領域ＳＣ1及び第５Ａの領域ＳＣ5A
から構成されたショットキダイオードＤSAから成り、第
２のダイオードは、第１の領域ＳＣ1及び第２Ｂの領域
ＳＣ2Bから構成される代わりに、第１の領域ＳＣ1及び
第５Ｂの領域ＳＣ5Bから構成されたショットキダイオー
ドＤSBから成る構成（以下、本発明の第３の態様に係る
半導体メモリセルと呼ぶ場合がある）とすることもでき
る。この場合、原理図を図２４に示すように、書き込み
情報設定線Ａ及び書き込み情報設定線Ｂを共通とするこ
とができる。
【００１５】本発明の第３の態様に係る半導体メモリセ
ルにおいては、原理図を図２６に示すように、第２Ａの
領域ＳＣ2Aは、書き込み情報設定線Ａに接続される代わ
りに、メモリセル選択用の第２Ａの配線に接続され、第
２Ｂの領域ＳＣ2Bは、書き込み情報設定線Ｂに接続され
る代わりに、メモリセル選択用の第２Ｂの配線に接続さ
れ、第４Ａの領域ＳＣ4Aは、メモリセル選択用の第２Ａ
の配線に接続される代わりに、所定の電位Ａに接続さ
れ、第４Ｂの領域ＳＣ4Bは、メモリセル選択用の第２Ｂ
の配線に接続される代わりに、所定の電位Ｂに接続され
ている構成とすることができる。この場合、原理図を図
２８に示すように、第２Ａの配線及び第２Ｂの配線を共
通とすることができる。
【００１６】また、本発明の第２の態様に係る半導体メ
モリセルにおいて、原理図を図３０に示すように、書き
込み情報設定線Ａ及び書き込み情報設定線Ｂは共通であ
り、第１の主面から第２の主面に亙って前記半導体層に
設けられ、第１の領域ＳＣ1と接する導電性の第５の領
域ＳＣ5を更に備え、第１のダイオード並びに第２のダ
イオードは、第１の領域ＳＣ1及び第２Ａの領域Ｓ
Ｃ2A、並びに、第１の領域ＳＣ1及び第２Ｂの領域ＳＣ
2Bから構成される代わりに、第１の領域ＳＣ1及び第５
の領域ＳＣ5から構成されたショットキダイオードＤSか
ら成る構成とすることもできる。
【００１７】この場合、原理図を図３２に示すように、
第２Ａの領域ＳＣ2A及び第２Ｂの領域ＳＣ2Bは、共通の
書き込み情報設定線に接続される代わりに、メモリセル
選択用の第２の配線に接続され、第４Ａの領域ＳＣ
4Aは、メモリセル選択用の第２Ａの配線に接続される代
わりに、所定の電位Ａに接続され、第４Ｂの領域ＳＣ4B
は、メモリセル選択用の第２Ｂの配線に接続される代わ
りに、所定の電位Ｂに接続されている構成とすることも
できる。
【００１８】上記の目的を達成するための本発明の第４
の態様に係る半導体メモリセルは、原理図を図３４に示
すように、第１及び第２の対向する２つの主面を有する
半導体層を備え、第１導電形の第１の読み出し用トラ
ンジスタＴＲ1A、第２導電形の第１の書き込み用トラン
ジスタＴＲ2A及び第１のダイオードから成る第１の半導
体メモリ素子と、第１導電形の第２の読み出し用トラ
ンジスタＴＲ1B、第２導電形の第２の書き込み用トラン
ジスタＴＲ2B及び第２のダイオードから成る第２の半導
体メモリ素子から構成され、（イ）第１の主面から第２
の主面に亙って該半導体層に設けられた、第１導電形を
有する半導体性の第１の領域ＳＣ1、（ロ）第１の主面
から第２の主面に亙って該半導体層に設けられ、第１の
領域ＳＣ1と接する第２導電形を有する半導体性の第２
の領域ＳＣ2、（ハ−１）第１の領域ＳＣ1の第１の主面
を含む表面領域に第２の領域ＳＣ2とは離間して設けら
れ、且つ、第１導電形とは逆の第２導電形を有する半導
体性の第３Ａの領域ＳＣ3A、（ハ−２）第１の領域ＳＣ
1の第２の主面を含む表面領域に第２の領域ＳＣ2とは離
間して設けられ、且つ、第１導電形とは逆の第２導電形
を有する半導体性の第３Ｂの領域ＳＣ3B、（ニ−１）第
３Ａの領域ＳＣ3Aの第１の主面を含む表面領域に設けら
れ、第３Ａの領域ＳＣ3Aと整流接合を形成して接する半
導体性若しくは導電性の第４Ａの領域ＳＣ4A、（ニ−
２）第３Ｂの領域ＳＣ3Bの第２の主面を含む表面領域に
設けられ、第３Ｂの領域ＳＣ3Bと整流接合を形成して接
する半導体性若しくは導電性の第４Ｂの領域ＳＣ4B、
（ホ−１）第１の主面に形成された第１のバリア層上
に、第１の領域ＳＣ1と第４Ａの領域ＳＣ4A、及び第２
の領域ＳＣ2と第３Ａの領域ＳＣ3Aを橋渡すごとく設け
られた第１の半導体メモリ素子のゲート領域Ｇ1A，
Ｇ2A、並びに、（ホ−２）第２の主面に形成された第２
のバリア層上に、第１の領域ＳＣ1と第４Ｂの領域ＳＣ
4B、及び第２の領域ＳＣ2と第３Ｂの領域ＳＣ3Bを橋渡
すごとく設けられた第２の半導体メモリ素子のゲート領
域Ｇ1B，Ｇ2B、を有する半導体メモリセルであって、
（Ａ−１）第１の読み出し用トランジスタＴＲ1Aの一方
のソース／ドレイン領域は、第４Ａの領域ＳＣ4Aから構
成され、（Ａ−２）第１の読み出し用トランジスタＴＲ
1Aの他方のソース／ドレイン領域は、第１の領域ＳＣ1
の第１の主面を含む表面領域から構成され、（Ａ−３）
第１の読み出し用トランジスタＴＲ1Aのチャネル形成領
域ＣＨ1Aは、第１の領域ＳＣ1の第１の主面を含む表面
領域と第４Ａの領域ＳＣ4Aとで挟まれた、第３Ａの領域
ＳＣ3Aの第１の主面を含む表面領域から構成され、（ａ
−１）第２の読み出し用トランジスタＴＲ1Bの一方のソ
ース／ドレイン領域は、第４Ｂの領域ＳＣ4Bから構成さ
れ、（ａ−２）第２の読み出し用トランジスタＴＲ1Bの
他方のソース／ドレイン領域は、第１の領域ＳＣ1の第
２の主面を含む表面領域から構成され、（ａ−３）第２
の読み出し用トランジスタＴＲ1Bのチャネル形成領域Ｃ
Ｈ1Bは、第１の領域ＳＣ1の第２の主面を含む表面領域
と第４Ｂの領域ＳＣ4Bとで挟まれた、第３Ｂの領域ＳＣ
3Bの第２の主面を含む表面領域から構成され、（Ｂ−
１）第１の書き込み用トランジスタＴＲ2Aの一方のソー
ス／ドレイン領域は、第２の領域ＳＣ2の第１の主面を
含む表面領域から構成され、（Ｂ−２）第１の書き込み
用トランジスタＴＲ2Aの他方のソース／ドレイン領域
は、第３Ａの領域ＳＣ3Aの第１の主面を含む表面領域か
ら構成され、（Ｂ−３）第１の書き込み用トランジスタ
ＴＲ2Aのチャネル形成領域ＣＨ2Aは、第２の領域ＳＣ2
の第１の主面を含む表面領域と第３Ａの領域ＳＣ3Aの第
１の主面を含む表面領域とで挟まれた、第１の領域ＳＣ
1の第１の主面を含む表面領域から構成され、（ｂ−
１）第２の書き込み用トランジスタＴＲ2Bの一方のソー
ス／ドレイン領域は、第２の領域ＳＣ2の第２の主面を
含む表面領域から構成され、（ｂ−２）第２の書き込み
用トランジスタＴＲ2Bの他方のソース／ドレイン領域
は、第３Ｂの領域ＳＣ3Bの第２の主面を含む表面領域か
ら構成され、（ｂ−３）第２の書き込み用トランジスタ
ＴＲ2Bのチャネル形成領域ＣＨ2Bは、第２の領域ＳＣ2
の第２の主面を含む表面領域と第３Ｂの領域ＳＣ3Bの第
２の主面を含む表面領域とで挟まれた、第１の領域ＳＣ
1の第２の主面を含む表面領域から構成され、（Ｃ）第
１及び第２のダイオードＤは共通であり、第１の領域Ｓ
Ｃ1及び第２の領域ＳＣ2から構成され、（Ｄ）第１の半
導体メモリ素子のゲート領域Ｇ1A，Ｇ2Aは、メモリセル
選択用の第１Ａの配線に接続され、（ｄ）第２の半導体
メモリ素子のゲート領域Ｇ1B，Ｇ2Bは、メモリセル選択
用の第１Ｂの配線に接続され、（Ｅ）第２の領域ＳＣ2
は書き込み情報設定線に接続され、（Ｆ）第４Ａの領域
ＳＣ4Aは、メモリセル選択用の第２Ａの配線に接続さ
れ、（ｆ）第４Ｂの領域ＳＣ4Bは、メモリセル選択用の
第２Ｂの配線に接続されていることを特徴とする。
【００１９】本発明の第４の態様に係る半導体メモリセ
ルにおいては、原理図を図３６に示すように、第２の領
域ＳＣ2は、書き込み情報設定線に接続される代わり
に、メモリセル選択用の第２の配線に接続され、第４Ａ
の領域ＳＣ4Aは、メモリセル選択用の第２Ａの配線に接
続される代わりに、所定の電位Ａに接続され、第４Ｂの
領域ＳＣ4Bは、メモリセル選択用の第２Ｂの配線に接続
される代わりに、所定の電位Ｂに接続されている構成と
することもできる。
【００２０】尚、書き込み情報設定線Ａ及び書き込み情
報設定線Ｂを共通とし、あるいは又、第２Ａの配線及び
第２Ｂの配線を共通とする場合、半導体メモリセル毎に
これらの書き込み情報設定線あるいは第２の配線を互い
に接続する必要はなく、規定数あるいは規定配置の互い
に隣接する半導体メモリセルにおける書き込み情報設定
線あるいは第２の配線同士を接続してもよい。また、半
導体メモリ素子のセル毎に第１Ａの配線と第１Ｂの配線
を互いに接続してもよいし、規定数あるいは規定配置の
互いに隣接する半導体メモリセルにおける第１Ａの配線
と第１Ｂの配線を接続してもよい。
【００２１】本発明の半導体メモリセルは絶縁体（絶縁
層）上に形成することができる。即ち、所謂ＳＯＩ構造
やＴＦＴ構造を有することが好ましい。
【００２２】半導体層は、シリコンあるいはＧａＡｓ等
から形成することができる。各ゲート領域は、従来の方
法により、金属、不純物を添加又はドープされたシリコ
ン、アモルファスシリコンあるいはポリシリコン、シリ
サイド、高濃度に不純物を添加したＧａＡｓ等から形成
することができる。バリア層は、従来の方法により、Ｓ
ｉＯ2、Ｓｉ3Ｎ4、Ａｌ2Ｏ3、ＧａＡｌＡｓ等から形成
することができる。各領域は、要求される特性や構造に
応じ、従来の方法により、不純物を添加されたシリコ
ン、アモルファスシリコンあるいはポリシリコン、シリ
サイド、シリサイド層と半導体層の２層構造、高濃度に
不純物を添加されたＧａＡｓ等から形成することができ
る。
【００２３】本発明の第１〜第３の態様に係る半導体メ
モリセルにおいて、第２Ａあるいは第２Ｂの領域Ｓ
Ｃ2A，ＳＣ2B、若しくは、第４Ａあるいは第４Ｂの領域
ＳＣ4A，ＳＣ4Bを導電性の領域とする場合、あるいは
又、本発明の第４の態様に係る半導体メモリセルにおけ
る第４Ａあるいは第４Ｂの領域ＳＣ4A，ＳＣ4Bを導電性
の領域とする場合には、これらの領域を、シリサイド
や、ＭｏやＡｌ等の金属、あるいは金属化合物から構成
することができる。尚、これらの領域をシリサイドや金
属、金属化合物から構成する場合であって、しかもこれ
らの領域が配線と接続されている構造の場合には、これ
らの領域を配線と共通の材料（例えば、バリア層、グル
ーレイヤーとして用いられるチタンシリサイドやＴｉＮ
等の材料）から構成することもできる。即ち、これらの
領域を配線の一部分と共通とする構造とすることも可能
である。更には、第５Ａの領域ＳＣ5A、第５Ｂの領域Ｓ
Ｃ5Bあるいは第５の領域ＳＣ5を、シリサイドや金属、
金属化合物から構成することができる。
【００２４】尚、本発明の第１〜第４の態様に係る半導
体メモリセルにおいて、第１の領域ＳＣ1と第３Ａの領
域ＳＣ3Aとの間に、また、第１の領域ＳＣ1と第３Ｂの
領域ＳＣ3Bとの間に、第１導電形の高濃度不純物含有領
域ＳＣ6A，ＳＣ6Bを更に備えれば、読み出し用トランジ
スタＴＲ1A，ＴＲ1Bのチャネル形成領域ＣＨ1A，ＣＨ
１Ｂに蓄積される電位あるいは電荷の増加を図ることが
できる。
【００２５】本発明の半導体メモリセルにおいては、半
導体層の第１の主面及び第２の主面を含む部分に第１の
半導体メモリ素子、第２の半導体メモリ素子が対向して
形成されているので、本来１つの半導体メモリセルを形
成すべき領域内に２つの半導体メモリ素子を設けること
ができ、半導体メモリセルの集積度を高めることができ
る。
【００２６】また、本発明の半導体メモリセルのそれぞ
れの半導体メモリ素子においては、読み出し用トランジ
スタ及び書き込み用トランジスタの各々のゲート領域は
共通であり、メモリセル選択用の第１Ａ、第１Ｂの配線
に接続されている。従って、それぞれの半導体メモリ素
子に対するメモリセル選択用の第１Ａ、第１Ｂの配線は
１本でよく、チップ面積を小さくすることができる。
【００２７】本発明の半導体メモリセルにおいては、例
えば第１の半導体メモリ素子に関して説明すると、第１
の書き込み用トランジスタＴＲ２Ａの他方のソース／ド
レイン領域である第３Ａの領域ＳＣ3Aによって、第１の
読み出し用トランジスタＴＲ1Aのチャネル形成領域ＣＨ
1Aが構成されている。また、第１の書き込み用トランジ
スタＴＲ2Aの一方のソース／ドレイン領域に相当する第
２の領域ＳＣ2Aが、書き込み情報設定線Ａあるいは第２
Ａの配線に接続されている。そして、メモリセル選択用
の第１Ａの配線の電位を適切に選択することにより、第
１の読み出し用トランジスタＴＲ1A及び第１の書き込み
用トランジスタＴＲ2Aのオン・オフ状態を制御すること
ができる。即ち、情報の書き込み時、第１Ａの配線の電
位を第１の書き込み用トランジスタＴＲ2Aが充分オンと
なる電位に設定すると、第１の書き込み用トランジスタ
ＴＲ2Aは導通し、書き込み情報設定線Ａあるいは第２Ａ
の配線の電位に依存して第１の書き込み用トランジスタ
ＴＲ2Aにおける第１の領域ＳＣ1と第３Ａの領域ＳＣ3A
間に形成されたキャパシタに電荷が充電される。その結
果、情報は、第１の読み出し用トランジスタＴＲ1Aのチ
ャネル形成領域ＣＨ1A（第３Ａの領域ＳＣ3A）に、第１
の領域ＳＣ1との電位差あるいは電荷の形態で蓄積され
る。情報の読み出し時、第３Ａの領域ＳＣ3Aに蓄積され
た電位差あるいは電荷（情報）に依存して、ゲート領域
Ｇ1Aから見た第１の読み出し用トランジスタＴＲ1Aのス
レッショールド値が変化する。従って、情報の読み出し
時、適切に選定された電位をゲート領域Ｇ1Aに印加する
ことによって、第１の読み出し用トランジスタＴＲ1Aの
オン／オフ動作を制御することができる。この読み出し
用トランジスタＴＲ1Aの動作状態を検出することによっ
て、情報の読み出しを行うことができる。
【００２８】本発明の第２〜第４の態様に係る半導体メ
モリセルにおいては、ダイオードが設けられており、本
発明の第１の態様に係る半導体メモリセルと比較して、
配線構成の簡素化を図ることができる。
【００２９】本発明の半導体メモリセルは、情報を電
位、電位差、又は電荷等の形態で保持するが、接合リー
ク等のリーク電流によりいずれはそれらが減衰するため
リフレッシュを必要とするので、ＤＲＡＭ様に動作す
る。
【００３０】
【発明の実施の形態】以下、図面を参照して、発明の実
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明する。
【００３１】（実施の形態１）実施の形態１は、本発明
の第１の態様に係る半導体メモリセルに関する。図１に
原理図を、そして図２に模式的な一部断面図の一例を示
すように、実施の形態１の半導体メモリセルは、第１及
び第２の対向する２つの主面ＭＳ1，ＭＳ2を有する半導
体層１０Ａを備えている。そして、第１導電形（例え
ばｎ形）の第１の読み出し用トランジスタＴＲ1A及び第
２導電形（例えばｐ形）の第１の書き込み用トランジス
タＴＲ2Aから成る第１の半導体メモリ素子ＴＲAと、
第１導電形（例えばｎ形）の第２の読み出し用トランジ
スタＴＲ1B及び第２導電形（例えばｐ形）の第２の書き
込み用トランジスタＴＲ2Bから成る第２の半導体メモリ
素子ＴＲBから構成されている。尚、半導体メモリセル
は、支持基板１４上に形成された絶縁層１１に囲まれて
形成されている、所謂ＳＯＩ構造を有する。図２に示す
実施の形態１の半導体メモリセルにおいては、下から、
支持基板１４、絶縁層１３、第１の半導体メモリ素子Ｔ
ＲA、第２の半導体メモリ素子ＴＲBの順に配置されてい
る。
【００３２】そして、実施の形態１の半導体メモリセル
は、（イ）第１の主面ＭＳ1から第２の主面ＭＳ2に亙っ
て半導体層１０Ａに設けられた、第１導電形（例えばｎ
形）を有する半導体性の第１の領域ＳＣ1、（ロ−１）
第１の領域ＳＣ1の第１の主面ＭＳ1を含む表面領域に設
けられ、第１の領域ＳＣ1と整流接合を形成して接す
る、第１導電形とは逆の第２導電形（例えばｐ+形）を
有する半導体性の、あるいは又、シリサイドや金属、金
属化合物等から構成された導電性の第２Ａの領域Ｓ
Ｃ2A、（ロ−２）第１の領域ＳＣ1の第２の主面ＭＳ2を
含む表面領域に設けられ、第１の領域ＳＣ1と整流接合
を形成して接する、第１導電形とは逆の第２導電形（例
えばｐ+形）を有する半導体性の、あるいは又、シリサ
イドや金属、金属化合物等から構成された導電性の第２
Ｂの領域ＳＣ2B、（ハ−１）第１の領域ＳＣ1の第１の
主面ＭＳ1を含む表面領域に第２Ａの領域ＳＣ2Aとは離
間して設けられ、且つ、第１導電形とは逆の第２導電形
（例えばｐ+形）を有する半導体性の第３Ａの領域ＳＣ
3A、（ハ−２）第１の領域ＳＣ1の第２の主面ＭＳ2を含
む表面領域に第２Ｂの領域ＳＣ2Bとは離間して設けら
れ、且つ、第１導電形とは逆の第２導電形（例えばｐ+
形）を有する半導体性の第３Ｂの領域ＳＣ3B、（ニ−
１）第３Ａの領域ＳＣ3Aの第１の主面ＭＳ1を含む表面
領域に設けられ、第３Ａの領域ＳＣ3Aと整流接合を形成
して接する、第１導電形（例えばｎ+形）を有する半導
体性の、あるいは又、シリサイドや金属、金属化合物等
から構成された導電性の第４Ａの領域ＳＣ4A、（ニ−
２）第３Ｂの領域ＳＣ3Bの第２の主面ＭＳ2を含む表面
領域に設けられ、第３Ｂの領域ＳＣ3Bと整流接合を形成
して接する、第１導電形（例えばｎ+形）を有する半導
体性の、あるいは又、シリサイドや金属、金属化合物等
から構成された導電性の第４Ｂの領域ＳＣ4B、（ホ−
１）第１の主面ＭＳ1に形成された第１のバリア層上
に、第１の領域ＳＣ1と第４Ａの領域ＳＣ4A、及び第２
Ａの領域ＳＣ2Aと第３Ａの領域ＳＣ3Aを橋渡すごとく設
けられた第１の半導体メモリ素子ＴＲAのゲート領域ＧA
（＝Ｇ1A＋Ｇ2A）、並びに、（ホ−２）第２の主面ＭＳ
2に形成された第２のバリア層上に、第１の領域ＳＣ1と
第４Ｂの領域ＳＣ4B、及び第２Ｂの領域ＳＣ2Bと第３Ｂ
の領域ＳＣ3Bを橋渡すごとく設けられた第２の半導体メ
モリ素子ＴＲBのゲート領域ＧB（＝Ｇ1B＋Ｇ2B）、を有
する。
【００３３】尚、図２に示す実施の形態１の半導体メモ
リセルにおいては、第１の半導体メモリ素子ＴＲAのゲ
ート領域ＧAと、第２の半導体メモリ素子ＴＲBのゲート
領域ＧBとは、垂直方向に概ね整列して配置されてい
る。
【００３４】そして、第１の半導体メモリ素子ＴＲAに
おける第１の読み出し用トランジスタＴＲ1Aに関して
は、（Ａ−１）一方のソース／ドレイン領域は、第４Ａ
の領域ＳＣ4Aから構成され、（Ａ−２）他方のソース／
ドレイン領域は、第１の領域ＳＣ1の第１の主面ＭＳ1を
含む表面領域から構成され、（Ａ−３）チャネル形成領
域ＣＨ1Aは、第１の領域ＳＣ1の第１の主面ＭＳ1を含む
表面領域と第４Ａの領域ＳＣ4Aとで挟まれた、第３Ａの
領域ＳＣ3Aの第１の主面ＭＳ1を含む表面領域から構成
されている。
【００３５】また、第２の半導体メモリ素子ＴＲBにお
ける第２の読み出し用トランジスタＴＲ1Bに関しては、
（ａ−１）一方のソース／ドレイン領域は、第４Ｂの領
域ＳＣ4Bから構成され、（ａ−２）他方のソース／ドレ
イン領域は、第１の領域ＳＣ1の第２の主面ＭＳ2を含む
表面領域から構成され、（ａ−３）チャネル形成領域Ｃ
Ｈ1Bは、第１の領域ＳＣ1の第２の主面ＭＳ2を含む表面
領域と第４Ｂの領域ＳＣ4Bとで挟まれた、第３Ｂの領域
ＳＣ3Bの第２の主面ＭＳ2を含む表面領域から構成され
ている。
【００３６】更には、第１の半導体メモリ素子ＴＲAに
おける第１の書き込み用トランジスタＴＲ2Aに関して
は、（Ｂ−１）一方のソース／ドレイン領域は、第２Ａ
の領域ＳＣ2Aから構成され、（Ｂ−２）他方のソース／
ドレイン領域は、第３Ａの領域ＳＣ3Aの第１の主面ＭＳ
1を含む表面領域から構成され、（Ｂ−３）チャネル形
成領域ＣＨ2Aは、第３Ａの領域ＳＣ3Aの第１の主面ＭＳ
1を含む表面領域と第２Ａの領域ＳＣ2Aとで挟まれた、
第１の領域ＳＣ1の第１の主面ＭＳ1を含む表面領域から
構成されている。
【００３７】また、第２の半導体メモリ素子ＴＲBにお
ける第２の書き込み用トランジスタＴＲ2Bに関しては、
（ｂ−１）一方のソース／ドレイン領域は、第２Ｂの領
域ＳＣ2Bから構成され、（ｂ−２）他方のソース／ドレ
イン領域は、第３Ｂの領域ＳＣ3Bの第２の主面ＭＳ2を
含む表面領域から構成され、（ｂ−３）チャネル形成領
域ＣＨ2Bは、第３Ｂの領域ＳＣ3Bの第２の主面ＭＳ2を
含む表面領域と第２Ｂの領域ＳＣ2Bとで挟まれた、第１
の領域ＳＣ1の第２の主面ＭＳ2を含む表面領域から構成
されている。
【００３８】そして、第１の半導体メモリ素子ＴＲAの
ゲート領域ＧA（＝Ｇ1A＋Ｇ2A）は、メモリセル選択用
の第１Ａの配線（例えばワード線）に接続され、第２の
半導体メモリ素子ＴＲBのゲート領域ＧB（＝Ｇ1B＋
Ｇ2B）は、メモリセル選択用の第１Ｂの配線（例えばワ
ード線）に接続されている。また、第２Ａの領域ＳＣ2A
は書き込み情報設定線Ａに接続され、第２Ｂの領域ＳＣ
2Bは書き込み情報設定線Ｂに接続されている。更には、
第４Ａの領域ＳＣ4Aは、メモリセル選択用の第２Ａの配
線（例えばビット線）に接続され、第４Ｂの領域ＳＣ4B
は、メモリセル選択用の第２Ｂの配線（例えばビット
線）に接続され、第１の領域ＳＣ1は、所定の電位に接
続されている。尚、第１の領域ＳＣ1の所定の電位への
接続は、第１の領域ＳＣ1を、図２の紙面垂直方向に延
在させ、この延在部にコンタクト部を形成することによ
って行うことができる。
【００３９】実施の形態１の半導体メモリセルの変形例
の原理図を図３に示し、模式的な一部断面図を図４に示
す。この変形例においては、第４Ａの領域ＳＣ4Aは、メ
モリセル選択用の第２Ａの配線に接続される代わりに、
所定の電位Ａに接続され、第４Ｂの領域ＳＣ4Bは、メモ
リセル選択用の第２Ｂの配線に接続される代わりに、所
定の電位Ｂに接続され、第１の領域ＳＣ1は、所定の電
位に接続される代わりに、メモリセル選択用の第２の配
線に接続されている。
【００４０】図２に示した実施の形態１の半導体メモリ
セルの製造方法を、支持基板等の模式的な一部断面図で
ある図５〜図１２を参照して、以下説明する。
【００４１】［工程−１００］先ず、ｎ形シリコン半導
体基板１０をエッチング加工して、半導体メモリセルを
形成すべきシリコン半導体基板１０の領域を突起状に残
し、次いで、シリコン半導体基板１０の凹部を絶縁層１
１で埋め込み、シリコン半導体基板１０の突起部の表面
が露出した状態とする。尚、絶縁層１１は素子分離領域
に相当する。こうして、突起状のシリコン半導体基板１
０の部分に第１導電形（例えばｎ形）を有する半導体性
の第１の領域ＳＣ1を形成する。その後、突起状のシリ
コン半導体基板１０の表面に、例えば厚さ１０ｎｍ程度
のシリコン酸化膜１２（第１のバリア層に相当する）を
公知のシリコン酸化膜形成方法に基づき形成する。次い
で、全面に不純物を含有したポリシリコン層を成膜し、
かかるポリシリコン層をパターニングすることによっ
て、第１の半導体メモリ素子ＴＲAのゲート領域ＧAを形
成する。尚、このゲート領域ＧAの延在部は、メモリセ
ル選択用の第１Ａの配線（例えばワード線）としても機
能する。この状態を、模式的な一部断面図として図５の
（Ａ）に示す。この突起状のシリコン半導体基板１０の
表面が第１の主面ＭＳ1に相当する。突起状のシリコン
半導体基板１０の部分の高さは、０．３〜０．４μｍと
すればよい。
【００４２】［工程−１１０］次いで、レジスト２０Ａ
をマスクとして、イオン注入法により、第２導電形（例
えばｐ+形）を有する半導体性の第２Ａの領域ＳＣ2Aを
形成する。こうして、第１の主面ＭＳ1から第２の主面
（後述する）に亙って半導体層１０Ａ（突起状のシリコ
ン半導体基板１０の部分に相当する）に設けられた、第
１導電形（例えばｎ形）を有する半導体性の第１の領域
ＳＣ1、及び、第１の領域ＳＣ1の第１の主面ＭＳ1を含
む表面領域に設けられ、第１の領域ＳＣ1と整流接合を
形成して接するｐ形不純物を含有する半導体性の第２Ａ
の領域ＳＣ2Aを形成することができる（図５の（Ｂ）参
照）。
【００４３】次に、レジスト２０Ａを除去し、レジスト
２１Ａをマスクとして、斜めイオン注入法により、第２
導電形（例えばｐ+形）を有する半導体性の第３Ａの領
域ＳＣ3Aを形成する。こうして、第１の領域ＳＣ1の第
１の主面ＭＳ1を含む表面領域に第２Ａの領域ＳＣ2Aと
は離間して設けられ、且つ、第１導電形（例えばｎ形）
とは逆の第２導電形（例えばｐ+形）を有する半導体性
の第３Ａの領域ＳＣ3Aを形成することができる（図６の
（Ａ）参照）。尚、第３Ａの領域ＳＣ3Aの形成にあたっ
ては、２回のイオン注入を実行し、各イオン注入におけ
るイオン入射角を異ならせることが好ましい。特に、第
１回目のイオン注入におけるイオン入射角を例えば６０
度に設定することで、ゲート領域ＧAの下方の第３Ａの
領域ＳＣ３Ａにおける不純物濃度を高い精度で制御する
ことができる。
【００４４】その後、イオン注入法により、第１導電形
（例えばｎ＋形）を有する半導体性の第４Ａの領域ＳＣ
4Aを形成する。こうして、第３Ａの領域ＳＣ3Aの第１の
主面ＭＳ1を含む表面領域に設けられ、第３Ａの領域Ｓ
Ｃ3Aと整流接合を形成して接する半導体性の第４Ａの領
域ＳＣ4Aを形成することができる（図６の（Ｂ）参
照）。
【００４５】尚、その後、全面に例えばＳｉＮ層をＣＶ
Ｄ法にて形成し、次いで、ＳｉＮ層を異方性エッチング
することによって、ゲート領域ＧAの側壁にサイドウオ
ールを形成した後、再び、第２Ａの領域ＳＣ2Aに高濃度
のｐ形不純物をイオン注入し、第４Ａの領域ＳＣ4Aに高
濃度のｎ形不純物をイオン注入してもよい。
【００４６】［工程−１２０］次に、レジスト２１Ａを
除去し、全面に、例えばＳｉＯ2から成る絶縁膜をＣＶ
Ｄ法にて成膜し、第２Ａの領域ＳＣ2A及び第４Ａの領域
ＳＣ4Aの上方の絶縁膜に開口部を形成する。そして、開
口部内を含む絶縁膜上に配線材料層を形成し、かかる配
線材料層をパターニングする。これによって、第２Ａの
領域ＳＣ2Aと接続された書き込み情報設定線Ａ、及び、
第４Ａの領域ＳＣ4Aと接続された第２Ａの配線（ビット
線）を形成することができる（図７参照）。尚、第２Ａ
の領域ＳＣ2Aや第４Ａの領域ＳＣ4Aは、必ずしも、イオ
ン注入法にて設ける必要はない。書き込み情報設定線Ａ
や第２Ａの配線を形成する際、例えば、チタンシリサイ
ドやＴｉＮから成るバリア層やグルーレイヤーを形成す
るが、かかるバリア層やグルーレイヤーを開口部の底部
に露出した第１の領域ＳＣ1の表面にも形成する。これ
によって、書き込み情報設定線Ａや第２Ａの配線の一部
分（より具体的には、バリア層やグルーレイヤーの一部
分）と共通である導電性の第２Ａの領域ＳＣ2A及び第４
Ａの領域ＳＣ4Aを、第１の領域ＳＣ1の表面領域に形成
することができる。
【００４７】［工程−１３０］次いで、図８に示すよう
に、例えばＳｉＯ2から成る絶縁層１３をＣＶＤ法にて
全面に形成し、この絶縁層１３の表面を研磨して表面を
平坦化する。そして、例えばシリコン半導体基板から成
る支持基板１４の表面と絶縁層１３の表面とを貼り合わ
せた後、シリコン半導体基板１０を裏面から研磨し、絶
縁層１１の底部１１Ａを露出させる（図９参照）。絶縁
層１１内にシリコン半導体基板１０の突起部に相当する
半導体層１０Ａが残される。尚、半導体層１０Ａの表面
が第２の主面ＭＳ2に相当する。
【００４８】［工程−１４０］その後、半導体層１０Ａ
の第２の主面ＭＳ2に、例えば厚さ１０ｎｍ程度のシリ
コン酸化膜１５（第２のバリア層に相当する）を公知の
シリコン酸化膜形成方法に基づき形成する。次いで、全
面に不純物を含有したポリシリコン層を成膜し、かかる
ポリシリコン層をパターニングすることによって、第２
の半導体メモリ素子ＴＲBのゲート領域ＧBを形成する。
尚、このゲート領域ＧBの延在部は、メモリセル選択用
の第１Ｂの配線（例えばワード線）としても機能する。
この状態を、模式的な一部断面図として図１０に示す。
【００４９】［工程−１５０］次いで、レジスト２０Ｂ
をマスクとして、イオン注入法により、第２導電形（例
えばｐ+形）を有する半導体性の第２Ｂの領域ＳＣ2Bを
形成する。こうして、第１の領域ＳＣ1の第２の主面Ｍ
Ｓ2を含む表面領域に設けられ、第１の領域ＳＣ1と整流
接合を形成して接するｐ形不純物を含有する半導体性の
第２Ｂの領域ＳＣ2Bを形成することができる（図１１参
照）。
【００５０】次に、レジスト２０Ｂを除去し、レジスト
２１Ｂをマスクとして、斜めイオン注入法により、第２
導電形（例えばｐ+形）を有する半導体性の第３Ｂの領
域ＳＣ3Bを形成する。こうして、第１の領域ＳＣ1の第
２の主面ＭＳ2を含む表面領域に第２Ｂの領域ＳＣ2Bと
は離間して設けられ、且つ、第１導電形（例えばｎ形）
とは逆の第２導電形（例えばｐ+形）を有する半導体性
の第３Ｂの領域ＳＣ3Bを形成することができる（図１２
参照）。尚、第３Ｂの領域ＳＣ3Bの形成にあたっては、
２回のイオン注入を実行し、各イオン注入におけるイオ
ン入射角を異ならせることが好ましい。特に、第１回目
のイオン注入におけるイオン入射角を例えば６０度に設
定することで、ゲート領域ＧBの下方の第３Ｂの領域Ｓ
Ｃ3Bにおける不純物濃度を高い精度で制御することがで
きる。
【００５１】その後、イオン注入法により、第１導電形
（例えばｎ+形）を有する半導体性の第４Ｂの領域ＳＣ
4Bを形成する。こうして、第３Ｂの領域ＳＣ3Bの第２の
主面ＭＳ2を含む表面領域に設けられ、第３Ｂの領域Ｓ
Ｃ3Bと整流接合を形成して接する半導体性の第４Ｂの領
域ＳＣ4Bを形成することができる（図１３参照）。
【００５２】尚、その後、全面に例えばＳｉＮ層をＣＶ
Ｄ法にて形成し、次いで、ＳｉＮ層を異方性エッチング
することによって、ゲート領域ＧBの側壁にサイドウオ
ールを形成した後、再び、第２Ｂの領域ＳＣ2Bに高濃度
のｐ形不純物をイオン注入し、第４Ｂの領域ＳＣ4Bに高
濃度のｎ形不純物をイオン注入してもよい。
【００５３】［工程−１６０］次に、レジスト２１Ｂを
除去し、全面に、例えばＳｉＯ2から成る絶縁膜をＣＶ
Ｄ法にて成膜し、第２Ｂの領域ＳＣ2B及び第４Ｂの領域
ＳＣ4Bの上方の絶縁膜に開口部を形成する。そして、開
口部内を含む絶縁膜上に配線材料層を形成し、かかる配
線材料層をパターニングする。これによって、第２Ｂの
領域ＳＣ2Bと接続された書き込み情報設定線Ｂ、及び、
第４Ｂの領域ＳＣ4Bと接続された第２Ｂの配線（ビット
線）を形成することができる（図２参照）。尚、第２Ｂ
の領域ＳＣ2Bや第４Ｂの領域ＳＣ4Bは、必ずしも、イオ
ン注入法にて設ける必要はない。書き込み情報設定線Ｂ
や第２Ｂの配線を形成する際、例えば、チタンシリサイ
ドやＴｉＮから成るバリア層やグルーレイヤーを形成す
るが、かかるバリア層やグルーレイヤーを開口部の底部
に露出した第１の領域ＳＣ1の表面にも形成する。これ
によって、書き込み情報設定線Ｂや第２Ｂの配線の一部
分（より具体的には、バリア層やグルーレイヤーの一部
分）と共通である導電性の第２Ｂの領域ＳＣ2B及び第４
Ｂの領域ＳＣ4Bを、第１の領域ＳＣ1の表面領域に形成
することができる。
【００５４】半導体メモリセルの製造工程は、上記の方
法に限定されない。各領域のイオン注入による形成の順
序は、工程に依存するものの、本質的には任意である。
また、以上に説明した各種のイオン注入法においては、
各領域における不純物濃度とが最適化されるように、不
純物のイオン注入条件の最適化をコンピュータシミュレ
ーションや実験によって行う必要がある。
【００５５】尚、第１の領域ＳＣ1と第３Ａの領域ＳＣ
3Aとの間に、また、第１の領域ＳＣ1と第３Ｂの領域Ｓ
Ｃ3Bとの間に、第１導電形の高濃度不純物含有領域ＳＣ
6A，ＳＣ6Bを形成すれば、読み出し用トランジスタＴＲ
1A，ＴＲ1Bのチャネル形成領域ＣＨ1A，ＣＨ1Bに蓄積さ
れる電位あるいは電荷の増加を図ることができる。
【００５６】（実施の形態２）実施の形態２は、本発明
の第２の態様に係る半導体メモリセルに関する。図１４
に原理図を、そして図１５に模式的な一部断面図の一例
を示すように、実施の形態２の半導体メモリセルは、第
１及び第２の対向する２つの主面ＭＳ1，ＭＳ2を有する
半導体層１０Ａを備えている。そして、第１導電形
（例えばｎ形）の第１の読み出し用トランジスタＴ
Ｒ1A、第２導電形（例えばｐ形）の第１の書き込み用ト
ランジスタＴＲ2A及び第１のダイオードＤAから成る第
１の半導体メモリ素子ＴＲAと、第１導電形（例えば
ｎ形）の第２の読み出し用トランジスタＴＲ1B、第２導
電形（例えばｐ形）の第２の書き込み用トランジスタＴ
Ｒ2B及び第２のダイオードＤBから成る第２の半導体メ
モリ素子ＴＲBから構成されている。尚、半導体メモリ
セルは、支持基板１４上に形成された絶縁層１１に囲ま
れて形成されている、所謂ＳＯＩ構造を有する。図１５
に示す実施の形態２の半導体メモリセルにおいては、下
から、支持基板１４、絶縁層１３、第１の半導体メモリ
素子ＴＲA、第２の半導体メモリ素子ＴＲBの順に配置さ
れている。
【００５７】そして、実施の形態２の半導体メモリセル
は、（イ）第１の主面ＭＳ1から第２の主面ＭＳ2に亙っ
て半導体層１０Ａに設けられた、第１導電形（例えばｎ
形）を有する半導体性の第１の領域ＳＣ1、（ロ−１）
第１の領域ＳＣ1の第１の主面ＭＳ1を含む表面領域に設
けられ、第１の領域ＳＣ1と整流接合を形成して接す
る、第１導電形とは逆の第２導電形（例えばｐ+形）を
有する半導体性の、あるいは又、シリサイドや金属、金
属化合物等から構成された導電性の第２Ａの領域Ｓ
Ｃ2A、（ロ−２）第１の領域ＳＣ1の第２の主面ＭＳ2を
含む表面領域に設けられ、第１の領域ＳＣ1と整流接合
を形成して接する、第１導電形とは逆の第２導電形（例
えばｐ+形）を有する半導体性の、あるいは又、シリサ
イドや金属、金属化合物等から構成された導電性の第２
Ｂの領域ＳＣ2B、（ハ−１）第１の領域ＳＣ1の第１の
主面ＭＳ1を含む表面領域に第２Ａの領域ＳＣ2Aとは離
間して設けられ、且つ、第１導電形とは逆の第２導電形
（例えばｐ+形）を有する半導体性の第３Ａの領域ＳＣ
3A、（ハ−２）第１の領域ＳＣ1の第２の主面ＭＳ2を含
む表面領域に第２Ｂの領域ＳＣ2Bとは離間して設けら
れ、且つ、第１導電形とは逆の第２導電形（例えばｐ+
形）を有する半導体性の第３Ｂの領域ＳＣ3B、（ニ−
１）第３Ａの領域ＳＣ3Aの第１の主面ＭＳ1を含む表面
領域に設けられ、第３Ａの領域ＳＣ3Aと整流接合を形成
して接する、第１導電形（例えばｎ+形）を有する半導
体性の、あるいは又、シリサイドや金属、金属化合物等
から構成された導電性の第４Ａの領域ＳＣ4A、（ニ−
２）第３Ｂの領域ＳＣ3Bの第２の主面ＭＳ2を含む表面
領域に設けられ、第３Ｂの領域ＳＣ3Bと整流接合を形成
して接する、第１導電形（例えばｎ+形）を有する半導
体性の、あるいは又、シリサイドや金属、金属化合物等
から構成された導電性の第４Ｂの領域ＳＣ4B、（ホ−
１）第１の主面ＭＳ1に形成された第１のバリア層上
に、第１の領域ＳＣ1と第４Ａの領域ＳＣ4A、及び第２
Ａの領域ＳＣ2Aと第３Ａの領域ＳＣ3Aを橋渡すごとく設
けられた第１の半導体メモリ素子ＴＲAのゲート領域ＧA
（＝Ｇ1A＋Ｇ2A）、並びに、（ホ−２）第２の主面ＭＳ
2に形成された第２のバリア層上に、第１の領域ＳＣ1と
第４Ｂの領域ＳＣ4B、及び第２Ｂの領域ＳＣ2Bと第３Ｂ
の領域ＳＣ3Bを橋渡すごとく設けられた第２の半導体メ
モリ素子ＴＲBのゲート領域ＧB（＝Ｇ1B＋Ｇ2B）、を有
する。
【００５８】尚、図１５に示す実施の形態１の半導体メ
モリセルにおいては、第１の半導体メモリ素子ＴＲAの
ゲート領域ＧAと、第２の半導体メモリ素子ＴＲBのゲー
ト領域ＧBとは、垂直方向に概ね整列して配置されてい
る。
【００５９】そして、第１の半導体メモリ素子ＴＲAに
おける第１の読み出し用トランジスタＴＲ1Aに関して
は、（Ａ−１）一方のソース／ドレイン領域は、第４Ａ
の領域ＳＣ4Aから構成され、（Ａ−２）他方のソース／
ドレイン領域は、第１の領域ＳＣ1の第１の主面ＭＳ1を
含む表面領域から構成され、（Ａ−３）チャネル形成領
域ＣＨ1Aは、第１の領域ＳＣ1の第１の主面ＭＳ1を含む
表面領域と第４Ａの領域ＳＣ4Aとで挟まれた、第３Ａの
領域ＳＣ3Aの第１の主面ＭＳ1を含む表面領域から構成
されている。
【００６０】また、第２の半導体メモリ素子ＴＲBにお
ける第２の読み出し用トランジスタＴＲ1Bに関しては、
（ａ−１）一方のソース／ドレイン領域は、第４Ｂの領
域ＳＣ4Bから構成され、（ａ−２）他方のソース／ドレ
イン領域は、第１の領域ＳＣ1の第２の主面ＭＳ2を含む
表面領域から構成され、（ａ−３）チャネル形成領域Ｃ
Ｈ1Bは、第１の領域ＳＣ1の第２の主面ＭＳ2を含む表面
領域と第４Ｂの領域ＳＣ4Bとで挟まれた、第３Ｂの領域
ＳＣ3Bの第２の主面ＭＳ2を含む表面領域から構成され
ている。
【００６１】更には、第１の半導体メモリ素子ＴＲAに
おける第１の書き込み用トランジスタＴＲ2Aに関して
は、（Ｂ−１）一方のソース／ドレイン領域は、第２Ａ
の領域ＳＣ2Aから構成され、（Ｂ−２）他方のソース／
ドレイン領域は、第３Ａの領域ＳＣ3Aの第１の主面ＭＳ
1を含む表面領域から構成され、（Ｂ−３）チャネル形
成領域ＣＨ2Aは、第３Ａの領域ＳＣ3Aの第１の主面ＭＳ
1を含む表面領域と第２Ａの領域ＳＣ2Aとで挟まれた、
第１の領域ＳＣ1の第１の主面ＭＳ1を含む表面領域から
構成されている。
【００６２】また、第２の半導体メモリ素子ＴＲBにお
ける第２の書き込み用トランジスタＴＲ2Bに関しては、
（ｂ−１）一方のソース／ドレイン領域は、第２Ｂの領
域ＳＣ2Bから構成され、（ｂ−２）他方のソース／ドレ
イン領域は、第３Ｂの領域ＳＣ3Bの第２の主面ＭＳ2を
含む表面領域から構成され、（ｂ−３）チャネル形成領
域ＣＨ2Bは、第３Ｂの領域ＳＣ3Bの第２の主面ＭＳ2を
含む表面領域と第２Ｂの領域ＳＣ2Bとで挟まれた、第１
の領域ＳＣ1の第２の主面ＭＳ2を含む表面領域から構成
されている。
【００６３】更には、（Ｃ）第１のダイオードＤAは、
第１の領域ＳＣ1及び第２Ａの領域ＳＣ2Aから構成さ
れ、（ｃ）第２のダイオードＤBは、第１の領域ＳＣ1及
び第２Ｂの領域ＳＣ2Bから構成されている。
【００６４】そして、第１の半導体メモリ素子ＴＲAの
ゲート領域ＧA（＝Ｇ1A＋Ｇ2A）は、メモリセル選択用
の第１Ａの配線（例えばワード線）に接続され、第２の
半導体メモリ素子ＴＲBのゲート領域ＧB（＝Ｇ1B＋
Ｇ2B）は、メモリセル選択用の第１Ｂの配線（例えばワ
ード線）に接続されている。また、第２Ａの領域ＳＣ2A
は書き込み情報設定線Ａに接続され、第２Ｂの領域ＳＣ
2Bは書き込み情報設定線Ｂに接続されている。更には、
第４Ａの領域ＳＣ4Aは、メモリセル選択用の第２Ａの配
線（例えばビット線）に接続され、第４Ｂの領域ＳＣ4B
は、メモリセル選択用の第２Ｂの配線（例えばビット
線）に接続されている。実施の形態２の半導体メモリセ
ルにおいては、ダイオードＤA，ＤBが設けられているの
で、実施の形態１の半導体メモリセルとは異なり、第１
の領域ＳＣ1を所定の電位へ接続する必要はない。
【００６５】尚、原理図を図１６に示し、模式的な一部
断面図を図１７に示すように、書き込み情報設定線Ａ及
び書き込み情報設定線Ｂを共通とすることもでき、これ
によって配線構成の簡素化を図ることができる。
【００６６】尚、書き込み情報設定線Ａ及び書き込み情
報設定線Ｂを共通とするためには、例えば、第２Ａの領
域ＳＣ2Aを形成するとき、第２Ａの領域ＳＣ2Aの延在部
を同時に形成しておき、第２Ｂの領域ＳＣ2Bを形成する
前に、あるいは形成した後、第２Ａの領域ＳＣ2Aの延在
部から第２の主面ＭＳ2まで延びるｐ++形不純物を有す
る導電性領域を形成し、第２Ｂの領域ＳＣ2Bを形成する
とき同時に第２Ｂの領域ＳＣ2Bからｐ++形不純物を有す
る導電性領域まで延びる延在部を形成すればよい。尚、
本発明の他の半導体メモリセルにおいて、第２の配線を
共通とする場合にも、同様の構造とすればよい。
【００６７】実施の形態２の半導体メモリセルの変形例
の原理図を図１８に示し、模式的な一部断面図を図１９
に示す。この変形例においては、第２Ａの領域ＳＣ
2Aは、書き込み情報設定線Ａに接続される代わりに、メ
モリセル選択用の第２Ａの配線（例えばビット線）に接
続され、第２Ｂの領域ＳＣ2Bは、書き込み情報設定線Ｂ
に接続される代わりに、メモリセル選択用の第２Ｂの配
線（例えばビット線）に接続され、第４Ａの領域ＳＣ4A
は、メモリセル選択用の第２Ａの配線に接続される代わ
りに、所定の電位Ａに接続され、第４Ｂの領域ＳＣ
4Bは、メモリセル選択用の第２Ｂの配線に接続される代
わりに、所定の電位Ｂに接続されている構成とすること
もできる。この変形例においては、メモリセル選択用の
第２Ａ，２Ｂの配線は、書き込み情報設定線Ａ，Ｂを兼
ねている。
【００６８】この場合、原理図を図２０に示し、模式的
な一部断面図を図２１に示すように、第２Ａの配線及び
第２Ｂの配線を共通とすることができる。
【００６９】実施の形態２の半導体メモリセルは、実質
的には、実施の形態１にて説明した半導体メモリセルの
製造方法と同様とすることができるので、詳細な説明は
省略する。
【００７０】（実施の形態３）実施の形態３は、本発明
の第２の態様に係る半導体メモリセルの変形に関し、更
には、本発明の第３の態様に係る半導体メモリセルの変
形に関する。実施の形態３の半導体メモリセルは、原理
図を図２２に示し、模式的な一部断面図を図２３に示す
ように、第１の領域ＳＣ1の第１の主面ＭＳ1を含む表面
領域に設けられた導電性の第５Ａの領域ＳＣ5A、及び、
第１の領域ＳＣ1の第２の主面ＭＳ2を含む表面領域に設
けられた導電性の第５Ｂの領域ＳＣ5Bを更に備えてい
る。そして、第１のダイオードは、第１の領域ＳＣ1及
び第２Ａの領域ＳＣ2Aから構成される代わりに、第１の
領域ＳＣ1及び第５Ａの領域ＳＣ5Aから構成されたショ
ットキダイオードＤSAから成り、第２のダイオードは、
第１の領域ＳＣ1及び第２Ｂの領域ＳＣ2Bから構成され
る代わりに、第１の領域ＳＣ1及び第５Ｂの領域ＳＣ5B
から構成されたショットキダイオードＤSBから成る。
【００７１】尚、原理図を図２４に示し、模式的な一部
断面図を図２５に示すように、書き込み情報設定線Ａ及
び書き込み情報設定線Ｂを共通とすることができる。第
５Ａの領域ＳＣ5Aあるいは第５Ｂの領域ＳＣ5Bは、シリ
サイド層又はＭｏやＡｌ等から成る金属層から構成すれ
ばよい。
【００７２】あるいは又、原理図を図２６に示し、模式
的な一部断面図を図２７に示すように、第２Ａの領域Ｓ
Ｃ2Aは、書き込み情報設定線Ａに接続される代わりに、
メモリセル選択用の第２Ａの配線に接続され、第２Ｂの
領域ＳＣ2Bは、書き込み情報設定線Ｂに接続される代わ
りに、メモリセル選択用の第２Ｂの配線に接続され、第
４Ａの領域ＳＣ4Aは、メモリセル選択用の第２Ａの配線
に接続される代わりに、所定の電位Ａに接続され、第４
Ｂの領域ＳＣ4Bは、メモリセル選択用の第２Ｂの配線に
接続される代わりに、所定の電位Ｂに接続されている構
成とすることもできる。
【００７３】この場合、原理図を図２８に示し、模式的
な一部断面図を図２９に示すように、第２Ａの配線及び
第２Ｂの配線を共通とすることができる。これらの変形
例においては、メモリセル選択用の第２Ａ，２Ｂの配線
は、書き込み情報設定線Ａ，Ｂを兼ねている。
【００７４】更には、原理図を図３０に示し、模式的な
一部断面図を図３１に示すように、書き込み情報設定線
Ａ及び書き込み情報設定線Ｂは共通であり、第１の主面
ＭＳ1から第２の主面ＭＳ2に亙って半導体層１０Ａに設
けられ、第１の領域ＳＣ1と接する導電性の第５の領域
ＳＣ5を更に備え、第１のダイオード並びに第２のダイ
オードは、第１の領域ＳＣ1及び第２Ａの領域ＳＣ2A、
並びに、第１の領域ＳＣ1及び第２Ｂの領域ＳＣ2Bから
構成される代わりに、第１の領域ＳＣ1及び第５の領域
ＳＣ5から構成されたショットキダイオードＤSから成る
構成とすることもできる。
【００７５】この場合、原理図を図３２に示し、模式的
な一部断面図を図３３に示すように、第２Ａの領域ＳＣ
2A及び第２Ｂの領域ＳＣ2Bは、共通の書き込み情報設定
線に接続される代わりに、メモリセル選択用の第２の配
線に接続され、第４Ａの領域ＳＣ4Aは、メモリセル選択
用の第２Ａの配線に接続される代わりに、所定の電位Ａ
に接続され、第４Ｂの領域ＳＣ4Bは、メモリセル選択用
の第２Ｂの配線に接続される代わりに、所定の電位Ｂに
接続されている構成とすることもできる。この変形例に
おいては、メモリセル選択用の第２の配線は、書き込み
情報設定線を兼ねている。
【００７６】実施の形態３の半導体メモリセルは、第５
Ａの領域ＳＣ5A、第５Ｂの領域ＳＣ5B、あるいは第５の
領域ＳＣ5を形成する点を除き、実質的には、実施の形
態１にて説明した半導体メモリセルの製造方法と同様と
することができるので、詳細な説明は省略する。尚、第
５の領域ＳＣ5は、例えば、実施の形態１の［工程−１
００］において、ｎ形シリコン半導体基板１０をエッチ
ング加工して、半導体メモリセルを形成すべきシリコン
半導体基板１０の領域を突起状に残した後、斜めスパッ
タ法にて、シリコン半導体基板１０の突起状の領域の一
部分に、シリサイド層又はＭｏやＡｌ等から成る金属層
を成膜することによって形成することができる。
【００７７】実施の形態２の半導体メモリセルにおい
て、ダイオードＤA，ＤBを、第１の領域ＳＣ1と第２Ａ
の領域ＳＣ2A、あるいは、第１の領域ＳＣ1と第２Ｂの
領域ＳＣ2Bとから構成されたｐｎ接合から形成した場
合、第１の領域ＳＣ1、第２Ａの領域ＳＣ2A、第２Ｂの
領域ＳＣ2Bの電位設定、あるいは、第１の領域ＳＣ1、
第２Ａの領域ＳＣ2A、第２Ｂの領域ＳＣ2Bの不純物濃度
関係の設計が不適切であると、情報の読み出し時、ある
いは情報の読み出し時、ラッチアップを生じる可能性が
ある。これを回避するために、例えば書き込み情報設定
線に印加する電圧は、第２Ａの領域ＳＣ2Aと第１の領域
ＳＣ1との接合部、あるいは、第２Ｂの領域ＳＣ2Bと第
１の領域ＳＣ1との接合部、即ち、ダイオードＤA，ＤB
に高い順方向電流が流れない程度の電圧（例えば０．４
ボルト以下）とする必要がある。第５Ａの領域ＳＣ5Aや
第５Ｂの領域ＳＣ5Bをシリサイドや金属等から構成する
ことによって、第５Ａの領域ＳＣ5Aと第１の領域ＳＣ1
との間、あるいは又、第５Ｂの領域ＳＣ5Bと第１の領域
ＳＣ1との間にショットキ接合を形成し、多数キャリア
が主として順方向電流を構成する形態とすれば、ラッチ
アップの危険性を回避することができ、書き込み情報設
定線あるいはメモリセル選択用の第２Ａ，第２Ｂの配線
に印加する電圧への制限は実質的に無くなる。
【００７８】（実施の形態４）実施の形態４は、本発明
の第４の態様に係る半導体メモリセルに関する。図３４
に原理図を、そして図３５に模式的な一部断面図の一例
を示すように、実施の形態４の半導体メモリセルは、第
１及び第２の対向する２つの主面ＭＳ1，ＭＳ2を有する
半導体層１０Ａを備えている。そして、第１導電形の
第１の読み出し用トランジスタＴＲ1A、第２導電形の第
１の書き込み用トランジスタＴＲ2A及び第１のダイオー
ドから成る第１の半導体メモリ素子ＴＲAと、第１導
電形の第２の読み出し用トランジスタＴＲ1B、第２導電
形の第２の書き込み用トランジスタＴＲ2B及び第２のダ
イオードから成る第２の半導体メモリ素子ＴＲBから構
成されている。尚、半導体メモリセルは、支持基板１４
上に形成された絶縁層１１に囲まれて形成されている、
所謂ＳＯＩ構造を有する。図３５に示す実施の形態２の
半導体メモリセルにおいては、下から、支持基板１４、
絶縁層１３、第１の半導体メモリ素子ＴＲA、第２の半
導体メモリ素子ＴＲBの順に配置されている。
【００７９】そして、実施の形態４の半導体メモリセル
においては、（イ）第１の主面ＭＳ1から第２の主面Ｍ
Ｓ2に亙って半導体層１０Ａに設けられた、第１導電形
（例えばｎ形）を有する半導体性の第１の領域ＳＣ1、
（ロ）第１の主面ＭＳ1から第２の主面ＭＳ2に亙って半
導体層１０Ａに設けられ、第１の領域ＳＣ1と接する第
２導電形（例えばｐ形）を有する半導体性の第２の領域
ＳＣ2、（ハ−１）第１の領域ＳＣ1の第１の主面ＭＳ1
を含む表面領域に第２の領域ＳＣ2とは離間して設けら
れ、且つ、第１導電形（例えばｎ形）とは逆の第２導電
形（例えばｐ形）を有する半導体性の第３Ａの領域ＳＣ
3A、（ハ−２）第１の領域ＳＣ1の第２の主面ＭＳ2を含
む表面領域に第２の領域ＳＣ2とは離間して設けられ、
且つ、第１導電形（例えばｎ形）とは逆の第２導電形
（例えばｐ形）を有する半導体性の第３Ｂの領域Ｓ
Ｃ3B、（ニ−１）第３Ａの領域ＳＣ3Aの第１の主面ＭＳ
1を含む表面領域に設けられ、第３Ａの領域ＳＣ3Aと整
流接合を形成して接する、第１導電形（例えばｎ+形）
を有する半導体性の、あるいは又、シリサイドや金属、
金属化合物等から構成された導電性の第４Ａの領域ＳＣ
4A、（ニ−２）第３Ｂの領域ＳＣ3Bの第２の主面ＭＳ2
を含む表面領域に設けられ、第３Ｂの領域ＳＣ3Bと整流
接合を形成して接する、第１導電形（例えばｎ+形）を
有する半導体性の、あるいは又、シリサイドや金属、金
属化合物等から構成された導電性の第４Ｂの領域Ｓ
Ｃ4B、（ホ−１）第１の主面ＭＳ1に形成された第１の
バリア層上に、第１の領域ＳＣ1と第４Ａの領域Ｓ
Ｃ4A、及び第２の領域ＳＣ2と第３Ａの領域ＳＣ3Aを橋
渡すごとく設けられた第１の半導体メモリ素子ＴＲAの
ゲート領域ＧA（＝Ｇ1A＋Ｇ2A）、並びに、（ホ−２）
第２の主面ＭＳ2に形成された第２のバリア層上に、第
１の領域ＳＣ1と第４Ｂの領域ＳＣ4B、及び第２の領域
ＳＣ2と第３Ｂの領域ＳＣ3Bを橋渡すごとく設けられた
第２の半導体メモリ素子ＴＲBのゲート領域ＧB（＝Ｇ1B
＋Ｇ2B）、を有する。
【００８０】尚、図３５に示す実施の形態１の半導体メ
モリセルにおいては、第１の半導体メモリ素子ＴＲAの
ゲート領域ＧAと、第２の半導体メモリ素子ＴＲBのゲー
ト領域ＧBとは、垂直方向に概ね整列して配置されてい
る。
【００８１】そして、第１の半導体メモリ素子ＴＲAに
おける第１の読み出し用トランジスタＴＲ1Aに関して
は、（Ａ−１）一方のソース／ドレイン領域は、第４Ａ
の領域ＳＣ4Aから構成され、（Ａ−２）他方のソース／
ドレイン領域は、第１の領域ＳＣ1の第１の主面ＭＳ1を
含む表面領域から構成され、（Ａ−３）チャネル形成領
域ＣＨ1Aは、第１の領域ＳＣ1の第１の主面ＭＳ1を含む
表面領域と第４Ａの領域ＳＣ4Aとで挟まれた、第３Ａの
領域ＳＣ3Aの第１の主面ＭＳ1を含む表面領域から構成
されている。
【００８２】また、第２の半導体メモリ素子ＴＲBにお
ける第２の読み出し用トランジスタＴＲ1Bに関しては、
（ａ−１）一方のソース／ドレイン領域は、第４Ｂの領
域ＳＣ4Bから構成され、（ａ−２）他方のソース／ドレ
イン領域は、第１の領域ＳＣ1の第２の主面ＭＳ2を含む
表面領域から構成され、（ａ−３）チャネル形成領域Ｃ
Ｈ1Bは、第１の領域ＳＣ1の第２の主面ＭＳ2を含む表面
領域と第４Ｂの領域ＳＣ4Bとで挟まれた、第３Ｂの領域
ＳＣ3Bの第２の主面ＭＳ2を含む表面領域から構成され
ている。
【００８３】更には、第１の半導体メモリ素子ＴＲAに
おける第１の書き込み用トランジスタＴＲ2Aに関して
は、（Ｂ−１）一方のソース／ドレイン領域は、第２の
領域ＳＣ2の第１の主面ＭＳ1を含む表面領域から構成さ
れ、（Ｂ−２）他方のソース／ドレイン領域は、第３Ａ
の領域ＳＣ3Aの第１の主面ＭＳ1を含む表面領域から構
成され、（Ｂ−３）チャネル形成領域ＣＨ2Aは、第２の
領域ＳＣ2の第１の主面ＭＳ1を含む表面領域と第３Ａの
領域ＳＣ3Aの第１の主面ＭＳ1を含む表面領域とで挟ま
れた、第１の領域ＳＣ1の第１の主面ＭＳ1を含む表面領
域から構成されている。
【００８４】また、第２の半導体メモリ素子ＴＲBにお
ける第２の書き込み用トランジスタＴＲ2Bに関しては、
（ｂ−１）一方のソース／ドレイン領域は、第２の領域
ＳＣ2の第２の主面ＭＳ2を含む表面領域から構成され、
（ｂ−２）他方のソース／ドレイン領域は、第３Ｂの領
域ＳＣ3Bの第２の主面ＭＳ2を含む表面領域から構成さ
れ、（ｂ−３）チャネル形成領域ＣＨ2Bは、第２の領域
ＳＣ2の第２の主面ＭＳ2を含む表面領域と第３Ｂの領域
ＳＣ3Bの第２の主面ＭＳ2を含む表面領域とで挟まれ
た、第１の領域ＳＣ1の第２の主面ＭＳ2を含む表面領域
から構成されている。
【００８５】更には、第１及び第２のダイオードＤは共
通であり、第１の領域ＳＣ1及び第２の領域ＳＣ2から構
成され、第１の半導体メモリ素子ＴＲAのゲート領域ＧA
（＝Ｇ1A＋Ｇ2A）は、メモリセル選択用の第１Ａの配線
に接続され、第２の半導体メモリ素子ＴＲBのゲート領
域ＧB（＝Ｇ1B＋Ｇ2B）は、メモリセル選択用の第１Ｂ
の配線に接続され、第２の領域ＳＣ2は書き込み情報設
定線に接続され、第４Ａの領域ＳＣ4Aは、メモリセル選
択用の第２Ａの配線に接続され、第４Ｂの領域ＳＣ
4Bは、メモリセル選択用の第２Ｂの配線に接続されてい
る。
【００８６】尚、原理図を図３６に示し、模式的な一部
断面図を図３７に示すように、書き込み情報設定線Ａ及
び書き込み情報設定線Ｂを共通とすることもできる。こ
の変形例においては、メモリセル選択用の第２の配線
は、書き込み情報設定線を兼ねている。
【００８７】実施の形態４の半導体メモリセルの製造方
法は、実施の形態１にて説明した半導体メモリセルの製
造方法において、第２Ａの領域ＳＣ2A及び第２Ｂの領域
ＳＣ2Bを形成する代わりに、［工程−１００］にて、ｎ
形シリコン半導体基板１０にｐ形不純物をイオン注入し
て第２の領域ＳＣ2を形成した後、シリコン半導体基板
１０をエッチング加工して、半導体メモリセルを形成す
べきシリコン半導体基板１０の領域を突起状に残すこと
によって、ｎ形不純物を含む第１の領域ＳＣ1及びｐ形
不純物を含む第２の領域ＳＣ2を形成することができ
る。あるいは又、シリコン半導体基板１０をエッチング
加工して、半導体メモリセルを形成すべきシリコン半導
体基板１０の領域を突起状に残した後、かかる突起状の
領域にｐ形不純物をイオン注入して第２の領域ＳＣ2を
形成してもよい。実施の形態４の半導体メモリセルの製
造方法は、これらの点を除き、実質的には、実施の形態
１にて説明した半導体メモリセルの製造方法と同様とす
ることができるので、詳細な説明は省略する。
【００８８】以下、実施の形態１の半導体メモリセルに
おける半導体メモリ素子ＴＲAの動作を説明するが、実
施の形態２〜実施の形態４の半導体メモリセルの動作原
理は、実施の形態１の半導体メモリセルの動作原理と実
質的に同じである。
【００８９】書き込み時、各部位における電位を以下の
表１のとおりとする。
【００９０】
【表１】 メモリセル選択用の第１Ａの配線：ＶW 書き込み情報設定線Ａ ”０”の書き込み時 ：Ｖ0 ”１”の書き込み時 ：Ｖ1
【００９１】読み出し時、各部位における電位を以下の
表２のとおりとする。また、読み出し時、第２Ａの配線
の電位を以下の表２のとおりとする。第１の領域ＳＣ1
が接続された配線には０電位を含む所定の電位が与えら
れている。
【００９２】
【表２】 メモリセル選択用の第１Ａの配線：ＶR 第２Ａの配線 ：Ｖ2
【００９３】読み出し時、ゲート領域から見た第１の読
み出し用トランジスタＴＲ1Aのスレッショールド値を以
下の表３のとおりとする。また、第１の読み出し用トラ
ンジスタＴＲ1Aにおける電位の関係を以下の表３のよう
に設定する。尚、”０”の読み出し時と、”１”の読み
出し時とでは、チャネル形成領域ＣＨ1Aの電位が異な
る。この影響を受けて、”０”の読み出し時、及び、”
１”の読み出し時において、ゲート領域Ｇ1Aから見た第
１の読み出し用トランジスタＴＲ1Aのスレッショールド
値が変化する。但し、従来のＤＲＡＭが必要とするよう
な大きなキャパシタを必要としない。
【００９４】
【表３】 ”０”の読み出し時：ＶTH_0 ”１”の読み出し時：ＶTH_1 ｜ＶTH_1｜＞｜ＶR｜＞｜ＶTH_0｜
【００９５】［情報の書き込み時］”０”（書き込み情
報設定線Ａの電位：Ｖ0）又は”１”（書き込み情報設
定線Ａの電位：Ｖ1）の情報の書き込み時、第１Ａの配
線の電位をＶW（＜０）とする。その結果、第１の書き
込み用トランジスタＴＲ2Aのゲート領域Ｇ2Aの電位もＶ
W（＜０）となる。従って、第１の書き込み用トランジ
スタＴＲ2Aはオンの状態である。それ故、第１の読み出
し用トランジスタＴＲ1Aのチャネル形成領域ＣＨ1Aの電
位は、Ｖ0（”０”の情報の場合）又はＶ1（”１”の情
報の場合）となる。
【００９６】情報の書き込み後、読み出し前の情報保持
状態においては、第１の読み出し用トランジスタＴＲ1A
及び第１の書き込み用トランジスタＴＲ2Aが導通しない
ように、各トランジスタの各部分における電位を設定す
る。このためには、例えば、第１Ａの配線の電位を０
（Ｖ）とし、書き込み情報設定線Ａの電位をＶ1とすれ
ばよい。
【００９７】情報の書き込み時、第１の読み出し用トラ
ンジスタＴＲ1Aのゲート領域Ｇ1Aの電位はＶW（＜０）
である。従って、第１の読み出し用トランジスタＴＲ1A
はオフ状態である。こうして、”０”又は”１”の情報
の書き込み時、第１の読み出し用トランジスタＴＲ1Aの
チャネル形成領域ＣＨ1Aの電位は、Ｖ0（”０”の情報
の場合）、又は、Ｖ1（”１”の情報の場合）となり、
この状態は情報の読み出し時まで、漏洩電流（第１の書
き込み用トランジスタＴＲ2Aのオフ電流等）のために経
時変化するが、許容範囲内に保持される。尚、第１の読
み出し用トランジスタＴＲ1Aのチャネル形成領域ＣＨ1A
の電位の経時変化が読み出し動作に誤りを与える程大き
くなる前に、所謂リフレッシュ動作を行う。
【００９８】［情報の読み出し時］”０”又は”１”の
情報の読み出し時、第１Ａの配線の電位はＶR（＞０）
である。その結果、第１の書き込み用トランジスタＴＲ
2Aのゲート領域の電位はＶR（＞０）となり、第１の書
き込み用トランジスタＴＲ2Aはオフの状態である。
【００９９】第１の読み出し用トランジスタＴＲ1Aのゲ
ート領域Ｇ1Aの電位はＶR（＞０）である。また、ゲー
ト領域から見た第１の読み出し用トランジスタＴＲ1Aの
スレッショールド値は、ＶTH_0又はＶTH_1である。この
第１の読み出し用トランジスタＴＲ1Aのスレッショール
ド値は、チャネル形成領域ＣＨ1Aの電位の状態に依存す
る。これらの電位の間には、 ｜ＶTH_1｜＞｜ＶR｜＞｜ＶTH_0｜ という関係がある。従って、蓄積された情報が”０”の
場合、第１の読み出し用トランジスタＴＲ1Aはオン状態
となる。また、蓄積された情報が”１”の場合、第１の
読み出し用トランジスタＴＲ1Aはオフ状態となる。
【０１００】こうして、蓄積された情報に依存して第１
の読み出し用トランジスタＴＲ1Aは、オン状態又はオフ
状態となる。第４Ａの領域ＳＣ4Aは第２Ａの配線（例え
ばビット線）に接続されているので、蓄積された情
報（”０”あるいは”１”）に依存して、第１の読み出
し用トランジスタＴＲ1Aに電流が流れ、あるいは流れな
い。こうして、蓄積された情報を第１の読み出し用トラ
ンジスタＴＲ1Aによって読み出すことができる。
【０１０１】以上に説明した第１の読み出し用トランジ
スタＴＲ1A及び第１の書き込み用トランジスタＴＲ2Aの
動作状態を表４に纏めた。尚、表４中、各電位の値は例
示であり、上記の条件を満足する値ならば如何なる値を
とることも可能である。
【０１０２】
【表４】
【０１０３】以上、好ましい発明の実施の形態に基づき
本発明の半導体メモリセルを説明したが、本発明はこれ
らの発明の実施の形態に限定されない。発明の実施の形
態にて説明した半導体メモリセルの構造や電圧、電位等
の数値は例示であり、適宜変更することができる。ま
た、例えば、各発明の実施の形態にて説明した本発明の
半導体メモリセルにおいて、読み出し用トランジスタＴ
Ｒ1A，ＴＲ1Bをｐチャネル形トランジスタとし、書き込
み用トランジスタＴＲ2A，ＴＲ2Bをｎチャネル形トラン
ジスタとすることができる。各トランジスタにおける各
要素の配置は例示であり、適宜変更することができる。
また、各種の領域への不純物の導入はイオン注入法だけ
でなく、拡散法にて行うこともできる。更には、シリコ
ン半導体のみならず、例えばＧａＡｓ系等の化合物半導
体から構成されたメモリセルにも本発明を適用すること
ができる。
【０１０４】発明の実施の形態にて説明した半導体メモ
リセルの製造方法においては、半導体基板に凸部を形成
し、次いで、全面に絶縁体（絶縁層）を形成した後、絶
縁体（絶縁層）と支持基板とを張り合わせ、次に、半導
体基板を裏面から研削、研磨することによって得られ
た、所謂張り合わせ基板に基づき、所謂ＳＯＩ構造を有
する半導体メモリセルを製造したが、その代わりに、所
謂ＴＦＴ構造を有する半導体メモリセルを作製すること
もできる。即ち、絶縁体（絶縁層）の上にゲート領域Ｇ
Aを形成し、次いで、例えばアモルファスシリコン層や
ポリシリコン層をＣＶＤ法等によって全面に成膜し、次
いで、レーザビームや電子ビームを用いた帯域溶融結晶
化法、絶縁体（絶縁層）に設けられた開口部を介して結
晶成長を行うラテラル固相結晶成長法等の各種の公知の
単結晶化技術によってシリコン層を形成し、かかるシリ
コン層を半導体層として半導体メモリセルを作製するこ
ともできる。あるいは又、支持基板上にゲート領域ＧA
を形成した後、全面に例えばポリシリコン層あるいはア
モルファスシリコン層を形成した後、かかるポリシリコ
ン層あるいはアモルファスシリコン層を半導体層として
半導体メモリセルを作製することによって得ることがで
きる。また、本発明の半導体メモリセルはＭＥＳ型ＦＥ
Ｔ構造を有する半導体メモリセルにも適用することがで
きる。
【０１０５】更には、本発明の半導体メモリセルを、所
謂サイドゲート型の半導体メモリセルに適用することが
できる。例えば発明の実施の形態１にて説明した半導体
メモリセルをサイドゲート型の半導体メモリセルに適用
した例を図３８の模式的な斜視図に示す。この形式の半
導体メモリセルにおいては、図３８の（Ａ）に示すよう
に、絶縁層から突出した略直方形の半導体層に、第１の
領域ＳＣ1、第２Ａ及び第２Ｂの領域ＳＣ2A，ＳＣ2B、
第３Ａ及び第３Ｂの領域ＳＣ3A，ＳＣ3B、並びに、第４
Ａ及び第４Ｂの領域ＳＣ4A，ＳＣ4Bが形成されている。
また、ゲート領域ＧA，ＧBが直方体の半導体層の側面の
一部分に形成されている。尚、図３８の（Ｂ）に模式的
な斜視図を示すように、ゲート領域Ｇが直方体の半導体
層の側面の一部分から頂面の一部に延びる「Ｌ」字形状
とすることもできる。尚、図３８の（Ａ）の矢印Ａ−Ａ
及び図３８の（Ｂ）の矢印Ｂ−Ｂに沿って半導体メモリ
セルを切断したときの各領域の配置は、図２に示したと
同様である。図３８では、各領域及びゲート領域のみを
表示し、配線の図示は省略した。尚、図３８に示したサ
イドゲート型の半導体メモリセルを、実施の形態２〜実
施の形態４にて説明した半導体メモリセルにも適用する
ことができる。
【０１０６】
【発明の効果】本発明の半導体メモリセルにおいては、
読み出し用トランジスタのチャネル形成領域に蓄積され
た電位あるいは電荷（情報）に依存して、読み出し用ト
ランジスタの動作が規定され、リフレッシュ時間内に読
み出されるトランジスタの電流としての情報は、付加的
に追加されたとしてもそのコンデンサ容量（例えば、ゲ
ート領域の容量＋付加容量等）の大きさに依存すること
がない。従って、従来の半導体メモリセルにおけるキャ
パシタ容量の問題を解決することができるし、リフレッ
シュ時間調整のために付加的なキャパシタを加えること
があっても、従来のＤＲＡＭのような著しく大きなキャ
パシタを必要としない。そして、半導体メモリセルの最
大面積は１つのトランジスタの面積に等しいかそれ以下
であり、しかも、かかる面積に２つの半導体メモリ素子
が設けられているので、半導体メモリセルの集積度を高
めることができる。また、本発明の第２〜第４の態様に
係る半導体メモリセルにおいては、ダイオードが形成さ
れているので、配線構造を簡素化することができる。
【図面の簡単な説明】
【図１】本発明の第１の態様に係る半導体メモリセルの
原理図である。
【図２】発明の実施の形態１の半導体メモリセルの模式
的な一部断面図である。
【図３】本発明の第１の態様に係る半導体メモリセルの
変形例の原理図である。
【図４】発明の実施の形態１の半導体メモリセルの変形
例の模式的な一部断面図である。
【図５】発明の実施の形態１の半導体メモリセルの作製
方法を説明するための半導体基板等の模式的な一部断面
図である。
【図６】図５に引き続き、発明の実施の形態１の半導体
メモリセルの作製方法を説明するための半導体基板等の
模式的な一部断面図である。
【図７】図６に引き続き、発明の実施の形態１の半導体
メモリセルの作製方法を説明するための半導体基板等の
模式的な一部断面図である。
【図８】図７に引き続き、発明の実施の形態１の半導体
メモリセルの作製方法を説明するための半導体基板等の
模式的な一部断面図である。
【図９】図８に引き続き、発明の実施の形態１の半導体
メモリセルの作製方法を説明するための半導体基板等の
模式的な一部断面図である。
【図１０】図９に引き続き、発明の実施の形態１の半導
体メモリセルの作製方法を説明するための半導体基板等
の模式的な一部断面図である。
【図１１】図１０に引き続き、発明の実施の形態１の半
導体メモリセルの作製方法を説明するための半導体基板
等の模式的な一部断面図である。
【図１２】図１１に引き続き、発明の実施の形態１の半
導体メモリセルの作製方法を説明するための半導体基板
等の模式的な一部断面図である。
【図１３】図１２に引き続き、発明の実施の形態１の半
導体メモリセルの作製方法を説明するための半導体基板
等の模式的な一部断面図である。
【図１４】本発明の第２の態様に係る半導体メモリセル
の原理図である。
【図１５】発明の実施の形態２の半導体メモリセルの模
式的な一部断面図である。
【図１６】本発明の第２の態様に係る半導体メモリセル
の変形例の原理図である。
【図１７】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図である。
【図１８】本発明の第２の態様に係る半導体メモリセル
の別の変形例の原理図である。
【図１９】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図である。
【図２０】本発明の第２の態様に係る半導体メモリセル
の別の変形例の原理図である。
【図２１】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図である。
【図２２】本発明の第３の態様に係る半導体メモリセル
の原理図である。
【図２３】発明の実施の形態３の半導体メモリセルの模
式的な一部断面図である。
【図２４】本発明の第３の態様に係る半導体メモリセル
の変形例の原理図である。
【図２５】発明の実施の形態３の半導体メモリセルの変
形例の模式的な一部断面図である。
【図２６】本発明の第３の態様に係る半導体メモリセル
の別の変形例の原理図である。
【図２７】発明の実施の形態３の半導体メモリセルの変
形例の模式的な一部断面図である。
【図２８】本発明の第３の態様に係る半導体メモリセル
の別の変形例の原理図である。
【図２９】発明の実施の形態３の半導体メモリセルの変
形例の模式的な一部断面図である。
【図３０】本発明の第３の態様に係る半導体メモリセル
の別の変形例の原理図である。
【図３１】発明の実施の形態３の半導体メモリセルの変
形例の模式的な一部断面図である。
【図３２】本発明の第３の態様に係る半導体メモリセル
の別の変形例の原理図である。
【図３３】発明の実施の形態３の半導体メモリセルの変
形例の模式的な一部断面図である。
【図３４】本発明の第４の態様に係る半導体メモリセル
の原理図である。
【図３５】発明の実施の形態４の半導体メモリセルの模
式的な一部断面図である。
【図３６】本発明の第４の態様に係る半導体メモリセル
の変形例の原理図である。
【図３７】発明の実施の形態４の半導体メモリセルの変
形例の模式的な一部断面図である。
【図３８】発明の実施の形態１にて説明した半導体メモ
リセルをサイドゲート型の半導体メモリセルに適用した
例の模式図である。
【図３９】従来の１トランジスタメモリセルの概念図で
ある。
【図４０】従来のトレンチキャパシタセル構造を有する
メモリセルの断面図である。
【符号の説明】
ＴＲA，ＴＲB・・・半導体メモリ素子、ＴＲ1A，ＴＲ1B
・・・読み出し用トランジスタ、ＴＲ2A，ＴＲ2B・・・
書き込み用トランジスタ、ＳＣ1・・・第１の領域、Ｓ
Ｃ2・・・第２の領域、ＳＣ2A・・・第２Ａの領域、Ｓ
Ｃ2B・・・第２Ｂの領域、ＳＣ3A・・・第３Ａの領域、
ＳＣ3B・・・第３Ｂの領域、ＳＣ4A・・・第４Ａの領
域、ＳＣ4B・・・第４Ｂの領域、ＳＣ5・・・第５の領
域、ＳＣ5A・・・第５Ａの領域、ＳＣ5B・・・第５Ｂの
領域、ＳＣ6A，ＳＣ6B・・・第６Ａ，第６Ｂの領域、Ｃ
Ｈ1A，ＣＨ1B、ＣＨ2A，ＣＨ2B・・・チャネル形成領
域、ＧA，ＧB，Ｇ1A，Ｇ1B，Ｇ2A，Ｇ2B・・・ゲート領
域、ＭＳ1・・・第１の主面、ＭＳ2・・・第２の主面、
１０・・・シリコン半導体基板、１０Ａ・・・半導体
層、１１，１３・・・絶縁層、１２，１５・・・シリコ
ン酸化膜、１４・・・支持基板、２０Ａ，２０Ｂ，２１
Ａ，２１Ｂ・・・レジスト

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】第１及び第２の対向する２つの主面を有す
    る半導体層を備え、 第１導電形の第１の読み出し用トランジスタ及び第
    ２導電形の第１の書き込み用トランジスタから成る第１
    の半導体メモリ素子と、 第１導電形の第２の読み出し用トランジスタ及び第
    ２導電形の第２の書き込み用トランジスタから成る第２
    の半導体メモリ素子から構成され、 （イ）第１の主面から第２の主面に亙って該半導体層に
    設けられた、第１導電形を有する半導体性の第１の領
    域、 （ロ−１）第１の領域の第１の主面を含む表面領域に設
    けられ、第１の領域と整流接合を形成して接する半導体
    性若しくは導電性の第２Ａの領域、 （ロ−２）第１の領域の第２の主面を含む表面領域に設
    けられ、第１の領域と整流接合を形成して接する半導体
    性若しくは導電性の第２Ｂの領域、 （ハ−１）第１の領域の第１の主面を含む表面領域に第
    ２Ａの領域とは離間して設けられ、且つ、第１導電形と
    は逆の第２導電形を有する半導体性の第３Ａの領域、 （ハ−２）第１の領域の第２の主面を含む表面領域に第
    ２Ｂの領域とは離間して設けられ、且つ、第１導電形と
    は逆の第２導電形を有する半導体性の第３Ｂの領域、 （ニ−１）第３Ａの領域の第１の主面を含む表面領域に
    設けられ、第３Ａの領域と整流接合を形成して接する半
    導体性若しくは導電性の第４Ａの領域、 （ニ−２）第３Ｂの領域の第２の主面を含む表面領域に
    設けられ、第３Ｂの領域と整流接合を形成して接する半
    導体性若しくは導電性の第４Ｂの領域、 （ホ−１）第１の主面に形成された第１のバリア層上
    に、第１の領域と第４Ａの領域、及び第２Ａの領域と第
    ３Ａの領域を橋渡すごとく設けられた第１の半導体メモ
    リ素子のゲート領域、並びに、 （ホ−２）第２の主面に形成された第２のバリア層上
    に、第１の領域と第４Ｂの領域、及び第２Ｂの領域と第
    ３Ｂの領域を橋渡すごとく設けられた第２の半導体メモ
    リ素子のゲート領域、を有する半導体メモリセルであっ
    て、 （Ａ−１）第１の読み出し用トランジスタの一方のソー
    ス／ドレイン領域は、第４Ａの領域から構成され、 （Ａ−２）第１の読み出し用トランジスタの他方のソー
    ス／ドレイン領域は、第１の領域の第１の主面を含む表
    面領域から構成され、 （Ａ−３）第１の読み出し用トランジスタのチャネル形
    成領域は、第１の領域の第１の主面を含む表面領域と第
    ４Ａの領域とで挟まれた、第３Ａの領域の第１の主面を
    含む表面領域から構成され、 （ａ−１）第２の読み出し用トランジスタの一方のソー
    ス／ドレイン領域は、第４Ｂの領域から構成され、 （ａ−２）第２の読み出し用トランジスタの他方のソー
    ス／ドレイン領域は、第１の領域の第２の主面を含む表
    面領域から構成され、 （ａ−３）第２の読み出し用トランジスタのチャネル形
    成領域は、第１の領域の第２の主面を含む表面領域と第
    ４Ｂの領域とで挟まれた、第３Ｂの領域の第２の主面を
    含む表面領域から構成され、 （Ｂ−１）第１の書き込み用トランジスタの一方のソー
    ス／ドレイン領域は、第２Ａの領域から構成され、 （Ｂ−２）第１の書き込み用トランジスタの他方のソー
    ス／ドレイン領域は、第３Ａの領域の第１の主面を含む
    表面領域から構成され、 （Ｂ−３）第１の書き込み用トランジスタのチャネル形
    成領域は、第３Ａの領域の第１の主面を含む表面領域と
    第２Ａの領域とで挟まれた、第１の領域の第１の主面を
    含む表面領域から構成され、 （ｂ−１）第２の書き込み用トランジスタの一方のソー
    ス／ドレイン領域は、第２Ｂの領域から構成され、 （ｂ−２）第２の書き込み用トランジスタの他方のソー
    ス／ドレイン領域は、第３Ｂの領域の第２の主面を含む
    表面領域から構成され、 （ｂ−３）第２の書き込み用トランジスタのチャネル形
    成領域は、第３Ｂの領域の第２の主面を含む表面領域と
    第２Ｂの領域とで挟まれた、第１の領域の第２の主面を
    含む表面領域から構成され、 （Ｃ）第１の半導体メモリ素子のゲート領域は、メモリ
    セル選択用の第１Ａの配線に接続され、 （ｃ）第２の半導体メモリ素子のゲート領域は、メモリ
    セル選択用の第１Ｂの配線に接続され、 （Ｄ）第２Ａの領域は書き込み情報設定線Ａに接続さ
    れ、 （ｄ）第２Ｂの領域は書き込み情報設定線Ｂに接続さ
    れ、 （Ｅ）第４Ａの領域は、メモリセル選択用の第２Ａの配
    線に接続され、 （ｅ）第４Ｂの領域は、メモリセル選択用の第２Ｂの配
    線に接続され、 （Ｆ）第１の領域は、所定の電位に接続されていること
    を特徴とする半導体メモリセル。
  2. 【請求項２】請求項１に記載の半導体メモリセルにおい
    て、 第４Ａの領域は、メモリセル選択用の第２Ａの配線に接
    続される代わりに、所定の電位Ａに接続され、 第４Ｂの領域は、メモリセル選択用の第２Ｂの配線に接
    続される代わりに、所定の電位Ｂに接続され、 第１の領域は、所定の電位に接続される代わりに、メモ
    リセル選択用の第２の配線に接続されていることを特徴
    とする半導体メモリセル。
  3. 【請求項３】第１及び第２の対向する２つの主面を有す
    る半導体層を備え、 第１導電形の第１の読み出し用トランジスタ、第２
    導電形の第１の書き込み用トランジスタ及び第１のダイ
    オードから成る第１の半導体メモリ素子と、 第１導電形の第２の読み出し用トランジスタ、第２
    導電形の第２の書き込み用トランジスタ及び第２のダイ
    オードから成る第２の半導体メモリ素子から構成され、 （イ）第１の主面から第２の主面に亙って該半導体層に
    設けられた、第１導電形を有する半導体性の第１の領
    域、 （ロ−１）第１の領域の第１の主面を含む表面領域に設
    けられ、第１の領域と整流接合を形成して接する半導体
    性若しくは導電性の第２Ａの領域、 （ロ−２）第１の領域の第２の主面を含む表面領域に設
    けられ、第１の領域と整流接合を形成して接する半導体
    性若しくは導電性の第２Ｂの領域、 （ハ−１）第１の領域の第１の主面を含む表面領域に第
    ２Ａの領域とは離間して設けられ、且つ、第１導電形と
    は逆の第２導電形を有する半導体性の第３Ａの領域、 （ハ−２）第１の領域の第２の主面を含む表面領域に第
    ２Ｂの領域とは離間して設けられ、且つ、第１導電形と
    は逆の第２導電形を有する半導体性の第３Ｂの領域、 （ニ−１）第３Ａの領域の第１の主面を含む表面領域に
    設けられ、第３Ａの領域と整流接合を形成して接する半
    導体性若しくは導電性の第４Ａの領域、 （ニ−２）第３Ｂの領域の第２の主面を含む表面領域に
    設けられ、第３Ｂの領域と整流接合を形成して接する半
    導体性若しくは導電性の第４Ｂの領域、 （ホ−１）第１の主面に形成された第１のバリア層上
    に、第１の領域と第４Ａの領域、及び第２Ａの領域と第
    ３Ａの領域を橋渡すごとく設けられた第１の半導体メモ
    リ素子のゲート領域、並びに、 （ホ−２）第２の主面に形成された第２のバリア層上
    に、第１の領域と第４Ｂの領域、及び第２Ｂの領域と第
    ３Ｂの領域を橋渡すごとく設けられた第２の半導体メモ
    リ素子のゲート領域、を有する半導体メモリセルであっ
    て、 （Ａ−１）第１の読み出し用トランジスタの一方のソー
    ス／ドレイン領域は、第４Ａの領域から構成され、 （Ａ−２）第１の読み出し用トランジスタの他方のソー
    ス／ドレイン領域は、第１の領域の第１の主面を含む表
    面領域から構成され、 （Ａ−３）第１の読み出し用トランジスタのチャネル形
    成領域は、第１の領域の第１の主面を含む表面領域と第
    ４Ａの領域とで挟まれた、第３Ａの領域の第１の主面を
    含む表面領域から構成され、 （ａ−１）第２の読み出し用トランジスタの一方のソー
    ス／ドレイン領域は、第４Ｂの領域から構成され、 （ａ−２）第２の読み出し用トランジスタの他方のソー
    ス／ドレイン領域は、第１の領域の第２の主面を含む表
    面領域から構成され、 （ａ−３）第２の読み出し用トランジスタのチャネル形
    成領域は、第１の領域の第２の主面を含む表面領域と第
    ４Ｂの領域とで挟まれた、第３Ｂの領域の第２の主面を
    含む表面領域から構成され、 （Ｂ−１）第１の書き込み用トランジスタの一方のソー
    ス／ドレイン領域は、第２Ａの領域から構成され、 （Ｂ−２）第１の書き込み用トランジスタの他方のソー
    ス／ドレイン領域は、第３Ａの領域の第１の主面を含む
    表面領域から構成され、 （Ｂ−３）第１の書き込み用トランジスタのチャネル形
    成領域は、第３Ａの領域の第１の主面を含む表面領域と
    第２Ａの領域とで挟まれた、第１の領域の第１の主面を
    含む表面領域から構成され、 （ｂ−１）第２の書き込み用トランジスタの一方のソー
    ス／ドレイン領域は、第２Ｂの領域から構成され、 （ｂ−２）第２の書き込み用トランジスタの他方のソー
    ス／ドレイン領域は、第３Ｂの領域の第２の主面を含む
    表面領域から構成され、 （ｂ−３）第２の書き込み用トランジスタのチャネル形
    成領域は、第３Ｂの領域の第２の主面を含む表面領域と
    第２Ｂの領域とで挟まれた、第１の領域の第２の主面を
    含む表面領域から構成され、 （Ｃ）第１のダイオードは、第１の領域及び第２Ａの領
    域から構成され、 （ｃ）第２のダイオードは、第１の領域及び第２Ｂの領
    域から構成され、 （Ｄ）第１の半導体メモリ素子のゲート領域は、メモリ
    セル選択用の第１Ａの配線に接続され、 （ｄ）第２の半導体メモリ素子のゲート領域は、メモリ
    セル選択用の第１Ｂの配線に接続され、 （Ｅ）第２Ａの領域は書き込み情報設定線Ａに接続さ
    れ、 （ｅ）第２Ｂの領域は書き込み情報設定線Ｂに接続さ
    れ、 （Ｆ）第４Ａの領域は、メモリセル選択用の第２Ａの配
    線に接続され、 （ｆ）第４Ｂの領域は、メモリセル選択用の第２Ｂの配
    線に接続されていることを特徴とする半導体メモリセ
    ル。
  4. 【請求項４】書き込み情報設定線Ａ及び書き込み情報設
    定線Ｂは共通であることを特徴とする請求項３に記載の
    半導体メモリセル。
  5. 【請求項５】請求項３に記載の半導体メモリセルにおい
    て、 第２Ａの領域は、書き込み情報設定線Ａに接続される代
    わりに、メモリセル選択用の第２Ａの配線に接続され、 第２Ｂの領域は、書き込み情報設定線Ｂに接続される代
    わりに、メモリセル選択用の第２Ｂの配線に接続され、 第４Ａの領域は、メモリセル選択用の第２Ａの配線に接
    続される代わりに、所定の電位Ａに接続され、 第４Ｂの領域は、メモリセル選択用の第２Ｂの配線に接
    続される代わりに、所定の電位Ｂに接続されていること
    を特徴とする半導体メモリセル。
  6. 【請求項６】第２Ａの配線及び第２Ｂの配線は共通であ
    ることを特徴とする請求項５に記載の半導体メモリセ
    ル。
  7. 【請求項７】請求項３に記載の半導体メモリセルにおい
    て、 第１の領域の第１の主面を含む表面領域に設けられた導
    電性の第５Ａの領域、及び、第１の領域の第２の主面を
    含む表面領域に設けられた導電性の第５Ｂの領域を更に
    備え、 第１のダイオードは、第１の領域及び第２Ａの領域から
    構成される代わりに、第１の領域及び第５Ａの領域から
    構成されたショットキダイオードから成り、 第２のダイオードは、第１の領域及び第２Ｂの領域から
    構成される代わりに、第１の領域及び第５Ｂの領域から
    構成されたショットキダイオードから成ることを特徴と
    する半導体メモリセル。
  8. 【請求項８】書き込み情報設定線Ａ及び書き込み情報設
    定線Ｂは共通であることを特徴とする請求項７に記載の
    半導体メモリセル。
  9. 【請求項９】請求項７に記載の半導体メモリセルにおい
    て、 第２Ａの領域は、書き込み情報設定線Ａに接続される代
    わりに、メモリセル選択用の第２Ａの配線に接続され、 第２Ｂの領域は、書き込み情報設定線Ｂに接続される代
    わりに、メモリセル選択用の第２Ｂの配線に接続され、 第４Ａの領域は、メモリセル選択用の第２Ａの配線に接
    続される代わりに、所定の電位Ａに接続され、 第４Ｂの領域は、メモリセル選択用の第２Ｂの配線に接
    続される代わりに、所定の電位Ｂに接続されていること
    を特徴とする半導体メモリセル。
  10. 【請求項１０】第２Ａの配線及び第２Ｂの配線は共通で
    あることを特徴とする請求項９に記載の半導体メモリセ
    ル。
  11. 【請求項１１】請求項３に記載の半導体メモリセルにお
    いて、 書き込み情報設定線Ａ及び書き込み情報設定線Ｂは共通
    であり、 第１の主面から第２の主面に亙って前記半導体層に設け
    られ、第１の領域と接する導電性の第５の領域を更に備
    え、 第１のダイオード並びに第２のダイオードは、第１の領
    域及び第２Ａの領域、並びに、第１の領域及び第２Ｂの
    領域から構成される代わりに、第１の領域及び第５の領
    域から構成されたショットキダイオードから成ることを
    特徴とする半導体メモリセル。
  12. 【請求項１２】請求項１１に記載の半導体メモリセルに
    おいて、 第２Ａの領域及び第２Ｂの領域は、共通の書き込み情報
    設定線に接続される代わりに、メモリセル選択用の第２
    の配線に接続され、 第４Ａの領域は、メモリセル選択用の第２Ａの配線に接
    続される代わりに、所定の電位Ａに接続され、 第４Ｂの領域は、メモリセル選択用の第２Ｂの配線に接
    続される代わりに、所定の電位Ｂに接続されていること
    を特徴とする半導体メモリセル。
  13. 【請求項１３】第１及び第２の対向する２つの主面を有
    する半導体層を備え、 第１導電形の第１の読み出し用トランジスタ、第２
    導電形の第１の書き込み用トランジスタ及び第１のダイ
    オードから成る第１の半導体メモリ素子と、 第１導電形の第２の読み出し用トランジスタ、第２
    導電形の第２の書き込み用トランジスタ及び第２のダイ
    オードから成る第２の半導体メモリ素子から構成され、 （イ）第１の主面から第２の主面に亙って該半導体層に
    設けられた、第１導電形を有する半導体性の第１の領
    域、 （ロ）第１の主面から第２の主面に亙って該半導体層に
    設けられ、第１の領域と接する第２導電形を有する半導
    体性の第２の領域、 （ハ−１）第１の領域の第１の主面を含む表面領域に第
    ２の領域とは離間して設けられ、且つ、第１導電形とは
    逆の第２導電形を有する半導体性の第３Ａの領域、 （ハ−２）第１の領域の第２の主面を含む表面領域に第
    ２の領域とは離間して設けられ、且つ、第１導電形とは
    逆の第２導電形を有する半導体性の第３Ｂの領域、 （ニ−１）第３Ａの領域の第１の主面を含む表面領域に
    設けられ、第３Ａの領域と整流接合を形成して接する半
    導体性若しくは導電性の第４Ａの領域、 （ニ−２）第３Ｂの領域の第２の主面を含む表面領域に
    設けられ、第３Ｂの領域と整流接合を形成して接する半
    導体性若しくは導電性の第４Ｂの領域、 （ホ−１）第１の主面に形成された第１のバリア層上
    に、第１の領域と第４Ａの領域、及び第２の領域と第３
    Ａの領域を橋渡すごとく設けられた第１の半導体メモリ
    素子のゲート領域、並びに、 （ホ−２）第２の主面に形成された第２のバリア層上
    に、第１の領域と第４Ｂの領域、及び第２の領域と第３
    Ｂの領域を橋渡すごとく設けられた第２の半導体メモリ
    素子のゲート領域、を有する半導体メモリセルであっ
    て、 （Ａ−１）第１の読み出し用トランジスタの一方のソー
    ス／ドレイン領域は、第４Ａの領域から構成され、 （Ａ−２）第１の読み出し用トランジスタの他方のソー
    ス／ドレイン領域は、第１の領域の第１の主面を含む表
    面領域から構成され、 （Ａ−３）第１の読み出し用トランジスタのチャネル形
    成領域は、第１の領域の第１の主面を含む表面領域と第
    ４Ａの領域とで挟まれた、第３Ａの領域の第１の主面を
    含む表面領域から構成され、 （ａ−１）第２の読み出し用トランジスタの一方のソー
    ス／ドレイン領域は、第４Ｂの領域から構成され、 （ａ−２）第２の読み出し用トランジスタの他方のソー
    ス／ドレイン領域は、第１の領域の第２の主面を含む表
    面領域から構成され、 （ａ−３）第２の読み出し用トランジスタのチャネル形
    成領域は、第１の領域の第２の主面を含む表面領域と第
    ４Ｂの領域とで挟まれた、第３Ｂの領域の第２の主面を
    含む表面領域から構成され、 （Ｂ−１）第１の書き込み用トランジスタの一方のソー
    ス／ドレイン領域は、第２の領域の第１の主面を含む表
    面領域から構成され、 （Ｂ−２）第１の書き込み用トランジスタの他方のソー
    ス／ドレイン領域は、第３Ａの領域の第１の主面を含む
    表面領域から構成され、 （Ｂ−３）第１の書き込み用トランジスタのチャネル形
    成領域は、第２の領域の第１の主面を含む表面領域と第
    ３Ａの領域の第１の主面を含む表面領域とで挟まれた、
    第１の領域の第１の主面を含む表面領域から構成され、 （ｂ−１）第２の書き込み用トランジスタの一方のソー
    ス／ドレイン領域は、第２の領域の第２の主面を含む表
    面領域から構成され、 （ｂ−２）第２の書き込み用トランジスタの他方のソー
    ス／ドレイン領域は、第３Ｂの領域の第２の主面を含む
    表面領域から構成され、 （ｂ−３）第２の書き込み用トランジスタのチャネル形
    成領域は、第２の領域の第２の主面を含む表面領域と第
    ３Ｂの領域の第２の主面を含む表面領域とで挟まれた、
    第１の領域の第２の主面を含む表面領域から構成され、 （Ｃ）第１及び第２のダイオードは共通であり、第１の
    領域及び第２の領域から構成され、 （Ｄ）第１の半導体メモリ素子のゲート領域は、メモリ
    セル選択用の第１Ａの配線に接続され、 （ｄ）第２の半導体メモリ素子のゲート領域は、メモリ
    セル選択用の第１Ｂの配線に接続され、 （Ｅ）第２の領域は書き込み情報設定線に接続され、 （Ｆ）第４Ａの領域は、メモリセル選択用の第２Ａの配
    線に接続され、 （ｆ）第４Ｂの領域は、メモリセル選択用の第２Ｂの配
    線に接続されていることを特徴とする半導体メモリセ
    ル。
  14. 【請求項１４】請求項１３に記載の半導体メモリセルに
    おいて、 第２の領域は、書き込み情報設定線に接続される代わり
    に、メモリセル選択用の第２の配線に接続され、 第４Ａの領域は、メモリセル選択用の第２Ａの配線に接
    続される代わりに、所定の電位Ａに接続され、 第４Ｂの領域は、メモリセル選択用の第２Ｂの配線に接
    続される代わりに、所定の電位Ｂに接続されていること
    を特徴とする半導体メモリセル。
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