JPH11224906A - 半導体メモリセル - Google Patents
半導体メモリセルInfo
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- JPH11224906A JPH11224906A JP10024652A JP2465298A JPH11224906A JP H11224906 A JPH11224906 A JP H11224906A JP 10024652 A JP10024652 A JP 10024652A JP 2465298 A JP2465298 A JP 2465298A JP H11224906 A JPH11224906 A JP H11224906A
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Abstract
(57)【要約】
【課題】ＤＲＡＭのような大容量のキャパシタを必要と
せず、寸法を微小化することができる半導体メモリセル
を提供する。 【解決手段】半導体メモリセルは、第１及び第２の主面
A1,A2、導電性領域SC1,SC2,SC3,SC4を備え、第１導電形
の読み出し用トランジスタTR1と第２導電形のスイッチ
用トランジスタTR2から成り、トランジスタTR1のソース
／ドレイン領域は領域SC4及び領域SC1から構成され、チ
ャネル形成領域CH1は領域SC2の第１の主面A1を含む表面
領域から構成され、スイッチ用トランジスタTR2のソー
ス／ドレイン領域は領域SC3及び領域SC2から構成され、
チャネル形成領域CH2は領域SC1の第２の主面A2を含む表
面領域から構成され、トランジスタTR1,TR2のゲート領
域及はワード線に接続され、領域SC3は書き込み情報設
定線に接続され、領域SC4はビット線に接続され、トラ
ンジスタTR2の他方のソース／ドレイン領域は所定の電
位に接続されている。
せず、寸法を微小化することができる半導体メモリセル
を提供する。 【解決手段】半導体メモリセルは、第１及び第２の主面
A1,A2、導電性領域SC1,SC2,SC3,SC4を備え、第１導電形
の読み出し用トランジスタTR1と第２導電形のスイッチ
用トランジスタTR2から成り、トランジスタTR1のソース
／ドレイン領域は領域SC4及び領域SC1から構成され、チ
ャネル形成領域CH1は領域SC2の第１の主面A1を含む表面
領域から構成され、スイッチ用トランジスタTR2のソー
ス／ドレイン領域は領域SC3及び領域SC2から構成され、
チャネル形成領域CH2は領域SC1の第２の主面A2を含む表
面領域から構成され、トランジスタTR1,TR2のゲート領
域及はワード線に接続され、領域SC3は書き込み情報設
定線に接続され、領域SC4はビット線に接続され、トラ
ンジスタTR2の他方のソース／ドレイン領域は所定の電
位に接続されている。
Description
【０００１】
【発明の属する技術分野】本発明は、２つのトランジス
タが１つに融合された構成を有する半導体メモリセル、
及び、２つのトランジスタと１つのダイオードとが１つ
に融合された構成を有する半導体メモリセルに関する。
タが１つに融合された構成を有する半導体メモリセル、
及び、２つのトランジスタと１つのダイオードとが１つ
に融合された構成を有する半導体メモリセルに関する。
【０００２】
【従来の技術】従来、高集積の半導体メモリセルとし
て、図２２に示すような、１つのトランジスタと１つの
キャパシタで構成された１トランジスタメモリセルとも
呼ばれるダイナミックメモリセルが使用されている。こ
のようなメモリセルにおいては、キャパシタに蓄積され
た電荷は、ビット線に電圧変化が生じるような電荷とす
る必要がある。ところが、半導体メモリセルの平面寸法
の縮小化に伴い、平行平板状に形成されたキャパシタの
大きさが小さくなり、その結果、メモリセルのキャパシ
タに電荷として蓄えられた情報を読み出したとき、かか
る情報が雑音に埋もれてしまうという問題、あるいは、
ビット線の浮遊容量が半導体メモリセルの世代毎に大き
くなるために、ビット線に小さな電圧変化しか生じない
という問題が顕著になっている。この問題を解決する一
手段として、トレンチキャパシタセル構造（図２３参
照）、あるいはスタックトキャパシタセル構造を有する
ダイナミックメモリセルが提案されている。しかしなが
ら、トレンチ（溝）の深さやスタック（積層）の高さに
は加工技術上の限界があるため、キャパシタの容量にも
限界がある。それ故、これらの構造を有するダイナミッ
クメモリセルは、ロー・サブミクロン・ルール以下の寸
法領域では、キャパシタ用の高価な新規材料を導入しな
い限り、限界に至ると言われている。
て、図２２に示すような、１つのトランジスタと１つの
キャパシタで構成された１トランジスタメモリセルとも
呼ばれるダイナミックメモリセルが使用されている。こ
のようなメモリセルにおいては、キャパシタに蓄積され
た電荷は、ビット線に電圧変化が生じるような電荷とす
る必要がある。ところが、半導体メモリセルの平面寸法
の縮小化に伴い、平行平板状に形成されたキャパシタの
大きさが小さくなり、その結果、メモリセルのキャパシ
タに電荷として蓄えられた情報を読み出したとき、かか
る情報が雑音に埋もれてしまうという問題、あるいは、
ビット線の浮遊容量が半導体メモリセルの世代毎に大き
くなるために、ビット線に小さな電圧変化しか生じない
という問題が顕著になっている。この問題を解決する一
手段として、トレンチキャパシタセル構造（図２３参
照）、あるいはスタックトキャパシタセル構造を有する
ダイナミックメモリセルが提案されている。しかしなが
ら、トレンチ（溝）の深さやスタック（積層）の高さに
は加工技術上の限界があるため、キャパシタの容量にも
限界がある。それ故、これらの構造を有するダイナミッ
クメモリセルは、ロー・サブミクロン・ルール以下の寸
法領域では、キャパシタ用の高価な新規材料を導入しな
い限り、限界に至ると言われている。
【０００３】また、半導体メモリセルを構成するトラン
ジスタに関しても、ロー・サブミクロン・ルール以下の
平面寸法では、耐圧劣化やパンチスルー等の問題が生じ
るため、規定電圧下でも電流リークが発生する虞が大き
い。それ故、メモリセルが微小化したとき、従来のトラ
ンジスタ構造では、メモリセルを正常に動作させること
が困難になる。
ジスタに関しても、ロー・サブミクロン・ルール以下の
平面寸法では、耐圧劣化やパンチスルー等の問題が生じ
るため、規定電圧下でも電流リークが発生する虞が大き
い。それ故、メモリセルが微小化したとき、従来のトラ
ンジスタ構造では、メモリセルを正常に動作させること
が困難になる。
【０００４】このようなキャパシタの限界を解決するた
めに、本出願人は、特願平５−２４６２６４号（特開平
７−９９２５１号公報）にて、２つのトランジスタ、あ
るいは２つのトランジスタを１つに融合したトランジス
タから成る半導体メモリセルを提案した。この特開平７
−９９２５１号公報の図１５の（Ａ）及び（Ｂ）に開示
された半導体メモリセルは、半導体基板表面領域又は絶
縁性基板上に形成された第１導電形の第１の半導体領域
ＳＣ1と、第１の半導体領域ＳＣ1の表面領域に設けられ
且つ整流接合を形成して接する第２の導電性領域ＳＣ2
と、第１の半導体領域ＳＣ1の表面領域に設けられ且つ
第２の導電性領域ＳＣ2とは離間して設けられた第２導
電形の第２の半導体領域ＳＣ3と、第２の半導体領域Ｓ
Ｃ3の表面領域に設けられ且つ整流接合を形成して接す
る第２の導電性領域ＳＣ4と、第１の半導体領域ＳＣ1と
第２の導電性領域ＳＣ4、及び第２の導電性領域ＳＣ2と
第２の半導体領域ＳＣ3を橋渡すごとくバリア層を介し
て設けられた導電ゲートＧから成り、導電ゲートＧは、
メモリセル選択用の第１の配線に接続され、第２の導電
性領域ＳＣ2は、書き込み情報設定線に接続され、第２
の導電性領域ＳＣ4は、メモリセル選択用の第２の配線
に接続されている。
めに、本出願人は、特願平５−２４６２６４号（特開平
７−９９２５１号公報）にて、２つのトランジスタ、あ
るいは２つのトランジスタを１つに融合したトランジス
タから成る半導体メモリセルを提案した。この特開平７
−９９２５１号公報の図１５の（Ａ）及び（Ｂ）に開示
された半導体メモリセルは、半導体基板表面領域又は絶
縁性基板上に形成された第１導電形の第１の半導体領域
ＳＣ1と、第１の半導体領域ＳＣ1の表面領域に設けられ
且つ整流接合を形成して接する第２の導電性領域ＳＣ2
と、第１の半導体領域ＳＣ1の表面領域に設けられ且つ
第２の導電性領域ＳＣ2とは離間して設けられた第２導
電形の第２の半導体領域ＳＣ3と、第２の半導体領域Ｓ
Ｃ3の表面領域に設けられ且つ整流接合を形成して接す
る第２の導電性領域ＳＣ4と、第１の半導体領域ＳＣ1と
第２の導電性領域ＳＣ4、及び第２の導電性領域ＳＣ2と
第２の半導体領域ＳＣ3を橋渡すごとくバリア層を介し
て設けられた導電ゲートＧから成り、導電ゲートＧは、
メモリセル選択用の第１の配線に接続され、第２の導電
性領域ＳＣ2は、書き込み情報設定線に接続され、第２
の導電性領域ＳＣ4は、メモリセル選択用の第２の配線
に接続されている。
【０００５】そして、第１の半導体領域ＳＣ1（チャネ
ル形成領域Ｃｈ2に相当する）と、第２の導電性領域Ｓ
Ｃ2及び第２の半導体領域ＳＣ3（これらはソース／ドレ
イン領域に相当する）と、導電ゲートＧによって、スイ
ッチ用トランジスタＴＲ2が構成される。また、第２の
半導体領域ＳＣ3（チャネル形成領域Ｃｈ1に相当する）
と、第１の半導体領域ＳＣ1及び第２の導電性領域ＳＣ4
（これらはソース／ドレイン領域に相当する）と、導電
ゲートＧによって、情報蓄積用トランジスタＴＲ1が構
成される。
ル形成領域Ｃｈ2に相当する）と、第２の導電性領域Ｓ
Ｃ2及び第２の半導体領域ＳＣ3（これらはソース／ドレ
イン領域に相当する）と、導電ゲートＧによって、スイ
ッチ用トランジスタＴＲ2が構成される。また、第２の
半導体領域ＳＣ3（チャネル形成領域Ｃｈ1に相当する）
と、第１の半導体領域ＳＣ1及び第２の導電性領域ＳＣ4
（これらはソース／ドレイン領域に相当する）と、導電
ゲートＧによって、情報蓄積用トランジスタＴＲ1が構
成される。
【０００６】この半導体メモリセルにおいては、情報の
書き込み時、スイッチ用トランジスタＴＲ2が導通し、
その結果、情報は、情報蓄積用トランジスタＴＲ1のチ
ャネル形成領域Ｃｈ1に電位あるいは電荷の形態で蓄積
される。情報の読み出し時、情報蓄積用トランジスタＴ
Ｒ1においては、チャネル形成領域Ｃｈ1に蓄積された電
位あるいは電荷（情報）に依存して、導電ゲートＧから
見た情報蓄積用トランジスタＴＲ1のスレッショールド
値が変化する。従って、情報の読み出し時、適切に選定
された電位を導電ゲートＧに印加することによって、情
報蓄積用トランジスタＴＲ1の情報蓄積状態をチャネル
電流の大小（０も含めて）で判定することができる。こ
の情報蓄積用トランジスタＴＲ1の動作状態を検出する
ことによって、情報の読み出しを行う。
書き込み時、スイッチ用トランジスタＴＲ2が導通し、
その結果、情報は、情報蓄積用トランジスタＴＲ1のチ
ャネル形成領域Ｃｈ1に電位あるいは電荷の形態で蓄積
される。情報の読み出し時、情報蓄積用トランジスタＴ
Ｒ1においては、チャネル形成領域Ｃｈ1に蓄積された電
位あるいは電荷（情報）に依存して、導電ゲートＧから
見た情報蓄積用トランジスタＴＲ1のスレッショールド
値が変化する。従って、情報の読み出し時、適切に選定
された電位を導電ゲートＧに印加することによって、情
報蓄積用トランジスタＴＲ1の情報蓄積状態をチャネル
電流の大小（０も含めて）で判定することができる。こ
の情報蓄積用トランジスタＴＲ1の動作状態を検出する
ことによって、情報の読み出しを行う。
【０００７】即ち、情報の読み出し時、蓄積された情報
に依存して情報蓄積用トランジスタＴＲ1はオン状態又
はオフ状態となる。第２の導電性領域ＳＣ4は、第２の
配線に接続されているので、蓄積された情報（”０”あ
るいは”１”）に依存して、情報蓄積用トランジスタＴ
Ｒ1に流れる電流が大きい、あるいは小さい。こうし
て、蓄積された情報を情報蓄積用トランジスタＴＲ1に
よって読み出すことができる。
に依存して情報蓄積用トランジスタＴＲ1はオン状態又
はオフ状態となる。第２の導電性領域ＳＣ4は、第２の
配線に接続されているので、蓄積された情報（”０”あ
るいは”１”）に依存して、情報蓄積用トランジスタＴ
Ｒ1に流れる電流が大きい、あるいは小さい。こうし
て、蓄積された情報を情報蓄積用トランジスタＴＲ1に
よって読み出すことができる。
【０００８】
【発明が解決しようとする課題】しかしながら、情報蓄
積用トランジスタＴＲ1とスイッチ用トランジスタＴＲ2
とを半導体基板等の同じ主面に形成しているため、半導
体メモリセルが面積的に大きくなる。また、半導体メモ
リセルの製造マージンが小さくなるといった問題もあ
る。
積用トランジスタＴＲ1とスイッチ用トランジスタＴＲ2
とを半導体基板等の同じ主面に形成しているため、半導
体メモリセルが面積的に大きくなる。また、半導体メモ
リセルの製造マージンが小さくなるといった問題もあ
る。
【０００９】従って、本発明の目的は、トランジスタの
動作が安定しており、しかも、より少ない工程に基づ
き、より小さい面積にて実現でき、更には、従来のＤＲ
ＡＭのような大容量のキャパシタを必要とせず、寸法を
微小化することができる、２つのトランジスタが融合さ
れ、あるいは又、２つのトランジスタと１つのダイオー
ドとが融合された構成を有する半導体メモリセルを提供
することにある。
動作が安定しており、しかも、より少ない工程に基づ
き、より小さい面積にて実現でき、更には、従来のＤＲ
ＡＭのような大容量のキャパシタを必要とせず、寸法を
微小化することができる、２つのトランジスタが融合さ
れ、あるいは又、２つのトランジスタと１つのダイオー
ドとが融合された構成を有する半導体メモリセルを提供
することにある。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めの本発明の第１の態様に係る半導体メモリセルは、第
１及び第２の対向する２つの主面を有する導電体層を備
え、第１導電形の読み出し用トランジスタと、第２導電
形のスイッチ用トランジスタから成り、（イ）第１の主
面から第２の主面に亙って該導電体層に設けられた、第
１導電形を有する半導体性の第１の領域、（ロ）第１の
主面から第２の主面に亙って該導電体層に設けられ、第
１の領域と接する第２導電形を有する半導体性の第２の
領域、（ハ）第１の領域の第２の主面を含む表面領域に
第２の領域とは離間して設けられ、且つ、第１の領域と
整流接合を形成して接する半導体性若しくは導電性の第
３の領域、（ニ）第２の領域の第１の主面を含む表面領
域に第１の領域とは離間して設けられ、且つ、第２の領
域と整流接合を形成して接する半導体性若しくは導電性
の第４の領域、（ホ）第１の主面に形成された第１のバ
リア層上に、第１の領域と第４の領域を橋渡すごとく設
けられた読み出し用トランジスタのゲート領域、並び
に、（ヘ）第２の主面に形成された第２のバリア層上
に、第２の領域と第３の領域を橋渡すごとく設けられた
スイッチ用トランジスタのゲート領域、を有する半導体
メモリセルであって、（Ａ−１）読み出し用トランジス
タの一方のソース／ドレイン領域は、第４の領域から構
成され、（Ａ−２）読み出し用トランジスタの他方のソ
ース／ドレイン領域は、第１の領域の第１の主面を含む
表面領域から構成され、（Ａ−３）読み出し用トランジ
スタのチャネル形成領域は、第１の領域の第１の主面を
含む表面領域と第４の領域とで挟まれた、第２の領域の
第１の主面を含む表面領域から構成され、（Ｂ−１）ス
イッチ用トランジスタの一方のソース／ドレイン領域
は、第３の領域から構成され、（Ｂ−２）スイッチ用ト
ランジスタの他方のソース／ドレイン領域は、第２の領
域の第２の主面を含む表面領域から構成され、（Ｂ−
３）スイッチ用トランジスタのチャネル形成領域は、第
２の領域の第２の主面を含む表面領域と第３の領域とで
挟まれた、第１の領域の第２の主面を含む表面領域から
構成され、（Ｃ）読み出し用トランジスタのゲート領域
及びスイッチ用トランジスタのゲート領域は、メモリセ
ル選択用の第１の配線に接続され、（Ｄ）第３の領域は
書き込み情報設定線に接続され、（Ｅ）第４の領域は、
メモリセル選択用の第２の配線に接続され、（Ｆ）読み
出し用トランジスタの他方のソース／ドレイン領域は、
所定の電位に接続されていることを特徴とする。
めの本発明の第１の態様に係る半導体メモリセルは、第
１及び第２の対向する２つの主面を有する導電体層を備
え、第１導電形の読み出し用トランジスタと、第２導電
形のスイッチ用トランジスタから成り、（イ）第１の主
面から第２の主面に亙って該導電体層に設けられた、第
１導電形を有する半導体性の第１の領域、（ロ）第１の
主面から第２の主面に亙って該導電体層に設けられ、第
１の領域と接する第２導電形を有する半導体性の第２の
領域、（ハ）第１の領域の第２の主面を含む表面領域に
第２の領域とは離間して設けられ、且つ、第１の領域と
整流接合を形成して接する半導体性若しくは導電性の第
３の領域、（ニ）第２の領域の第１の主面を含む表面領
域に第１の領域とは離間して設けられ、且つ、第２の領
域と整流接合を形成して接する半導体性若しくは導電性
の第４の領域、（ホ）第１の主面に形成された第１のバ
リア層上に、第１の領域と第４の領域を橋渡すごとく設
けられた読み出し用トランジスタのゲート領域、並び
に、（ヘ）第２の主面に形成された第２のバリア層上
に、第２の領域と第３の領域を橋渡すごとく設けられた
スイッチ用トランジスタのゲート領域、を有する半導体
メモリセルであって、（Ａ−１）読み出し用トランジス
タの一方のソース／ドレイン領域は、第４の領域から構
成され、（Ａ−２）読み出し用トランジスタの他方のソ
ース／ドレイン領域は、第１の領域の第１の主面を含む
表面領域から構成され、（Ａ−３）読み出し用トランジ
スタのチャネル形成領域は、第１の領域の第１の主面を
含む表面領域と第４の領域とで挟まれた、第２の領域の
第１の主面を含む表面領域から構成され、（Ｂ−１）ス
イッチ用トランジスタの一方のソース／ドレイン領域
は、第３の領域から構成され、（Ｂ−２）スイッチ用ト
ランジスタの他方のソース／ドレイン領域は、第２の領
域の第２の主面を含む表面領域から構成され、（Ｂ−
３）スイッチ用トランジスタのチャネル形成領域は、第
２の領域の第２の主面を含む表面領域と第３の領域とで
挟まれた、第１の領域の第２の主面を含む表面領域から
構成され、（Ｃ）読み出し用トランジスタのゲート領域
及びスイッチ用トランジスタのゲート領域は、メモリセ
ル選択用の第１の配線に接続され、（Ｄ）第３の領域は
書き込み情報設定線に接続され、（Ｅ）第４の領域は、
メモリセル選択用の第２の配線に接続され、（Ｆ）読み
出し用トランジスタの他方のソース／ドレイン領域は、
所定の電位に接続されていることを特徴とする。
【００１１】この本発明の第１の態様に係る半導体メモ
リセルにおいては、第４の領域は、メモリセル選択用の
第２の配線に接続される代わりに、所定の電位に接続さ
れ、読み出し用トランジスタの他方のソース／ドレイン
領域は、所定の電位に接続される代わりに、第２の配線
に接続されている構成とすることもできる。尚、このよ
うな構成を、本発明の第２の態様に係る半導体メモリセ
ルと呼ぶ。
リセルにおいては、第４の領域は、メモリセル選択用の
第２の配線に接続される代わりに、所定の電位に接続さ
れ、読み出し用トランジスタの他方のソース／ドレイン
領域は、所定の電位に接続される代わりに、第２の配線
に接続されている構成とすることもできる。尚、このよ
うな構成を、本発明の第２の態様に係る半導体メモリセ
ルと呼ぶ。
【００１２】上記の目的を達成するための本発明の第３
の態様に係る半導体メモリセルは、第１及び第２の対向
する２つの主面を有する導電体層を備え、第１導電形の
読み出し用トランジスタと、第２導電形のスイッチ用ト
ランジスタと、ダイオードから成り、（イ）第１の主面
から第２の主面に亙って該導電体層に設けられた、第１
導電形を有する半導体性の第１の領域、（ロ）第１の主
面から第２の主面に亙って該導電体層に設けられ、第１
の領域と接する第２導電形を有する半導体性の第２の領
域、（ハ）第１の領域の第２の主面を含む表面領域に第
２の領域とは離間して設けられ、且つ、第１の領域と整
流接合を形成して接する半導体性若しくは導電性の第３
の領域、（ニ）第２の領域の第１の主面を含む表面領域
に第１の領域とは離間して設けられ、且つ、第２の領域
と整流接合を形成して接する半導体性若しくは導電性の
第４の領域、（ホ）第１の主面に形成された第１のバリ
ア層上に、第１の領域と第４の領域を橋渡すごとく設け
られた読み出し用トランジスタのゲート領域、並びに、
（ヘ）第２の主面に形成された第２のバリア層上に、第
２の領域と第３の領域を橋渡すごとく設けられたスイッ
チ用トランジスタのゲート領域、を有する半導体メモリ
セルであって、（Ａ−１）読み出し用トランジスタの一
方のソース／ドレイン領域は、第４の領域から構成さ
れ、（Ａ−２）読み出し用トランジスタの他方のソース
／ドレイン領域は、第１の領域の第１の主面を含む表面
領域から構成され、（Ａ−３）読み出し用トランジスタ
のチャネル形成領域は、第１の領域の第１の主面を含む
表面領域と第４の領域とで挟まれた、第２の領域の第１
の主面を含む表面領域から構成され、（Ｂ−１）スイッ
チ用トランジスタの一方のソース／ドレイン領域は、第
３の領域から構成され、（Ｂ−２）スイッチ用トランジ
スタの他方のソース／ドレイン領域は、第２の領域の第
２の主面を含む表面領域から構成され、（Ｂ−３）スイ
ッチ用トランジスタのチャネル形成領域は、第２の領域
の第２の主面を含む表面領域と第３の領域とで挟まれ
た、第１の領域の第２の主面を含む表面領域から構成さ
れ、（Ｃ）ダイオードは、第１の領域及び第３の領域か
ら構成され、（Ｄ）読み出し用トランジスタのゲート領
域及びスイッチ用トランジスタのゲート領域は、メモリ
セル選択用の第１の配線に接続され、（Ｅ）第３の領域
は書き込み情報設定線に接続され、（Ｆ）第４の領域
は、メモリセル選択用の第２の配線に接続されているこ
とを特徴とする。
の態様に係る半導体メモリセルは、第１及び第２の対向
する２つの主面を有する導電体層を備え、第１導電形の
読み出し用トランジスタと、第２導電形のスイッチ用ト
ランジスタと、ダイオードから成り、（イ）第１の主面
から第２の主面に亙って該導電体層に設けられた、第１
導電形を有する半導体性の第１の領域、（ロ）第１の主
面から第２の主面に亙って該導電体層に設けられ、第１
の領域と接する第２導電形を有する半導体性の第２の領
域、（ハ）第１の領域の第２の主面を含む表面領域に第
２の領域とは離間して設けられ、且つ、第１の領域と整
流接合を形成して接する半導体性若しくは導電性の第３
の領域、（ニ）第２の領域の第１の主面を含む表面領域
に第１の領域とは離間して設けられ、且つ、第２の領域
と整流接合を形成して接する半導体性若しくは導電性の
第４の領域、（ホ）第１の主面に形成された第１のバリ
ア層上に、第１の領域と第４の領域を橋渡すごとく設け
られた読み出し用トランジスタのゲート領域、並びに、
（ヘ）第２の主面に形成された第２のバリア層上に、第
２の領域と第３の領域を橋渡すごとく設けられたスイッ
チ用トランジスタのゲート領域、を有する半導体メモリ
セルであって、（Ａ−１）読み出し用トランジスタの一
方のソース／ドレイン領域は、第４の領域から構成さ
れ、（Ａ−２）読み出し用トランジスタの他方のソース
／ドレイン領域は、第１の領域の第１の主面を含む表面
領域から構成され、（Ａ−３）読み出し用トランジスタ
のチャネル形成領域は、第１の領域の第１の主面を含む
表面領域と第４の領域とで挟まれた、第２の領域の第１
の主面を含む表面領域から構成され、（Ｂ−１）スイッ
チ用トランジスタの一方のソース／ドレイン領域は、第
３の領域から構成され、（Ｂ−２）スイッチ用トランジ
スタの他方のソース／ドレイン領域は、第２の領域の第
２の主面を含む表面領域から構成され、（Ｂ−３）スイ
ッチ用トランジスタのチャネル形成領域は、第２の領域
の第２の主面を含む表面領域と第３の領域とで挟まれ
た、第１の領域の第２の主面を含む表面領域から構成さ
れ、（Ｃ）ダイオードは、第１の領域及び第３の領域か
ら構成され、（Ｄ）読み出し用トランジスタのゲート領
域及びスイッチ用トランジスタのゲート領域は、メモリ
セル選択用の第１の配線に接続され、（Ｅ）第３の領域
は書き込み情報設定線に接続され、（Ｆ）第４の領域
は、メモリセル選択用の第２の配線に接続されているこ
とを特徴とする。
【００１３】この本発明の第３の態様に係る半導体メモ
リセルにおいては、第３の領域は、書き込み情報設定線
に接続される代わりに、メモリセル選択用の第２の配線
に接続され、第４の領域は、メモリセル選択用の第２の
配線に接続される代わりに、所定の電位に接続されてい
る構成とすることもできる。尚、このような構成を、本
発明の第４の態様に係る半導体メモリセルと呼ぶ。
リセルにおいては、第３の領域は、書き込み情報設定線
に接続される代わりに、メモリセル選択用の第２の配線
に接続され、第４の領域は、メモリセル選択用の第２の
配線に接続される代わりに、所定の電位に接続されてい
る構成とすることもできる。尚、このような構成を、本
発明の第４の態様に係る半導体メモリセルと呼ぶ。
【００１４】本発明の半導体メモリセルは絶縁体（絶縁
層）上に形成することができる。即ち、所謂ＳＯＩ構造
やＴＦＴ構造を有することが好ましい。
層）上に形成することができる。即ち、所謂ＳＯＩ構造
やＴＦＴ構造を有することが好ましい。
【００１５】チャネル形成領域は、シリコンあるいはＧ
ａＡｓ等から形成することができる。各ゲート領域は、
従来の方法により、金属、不純物を添加又はドープされ
たシリコン、アモルファスシリコンあるいはポリシリコ
ン、シリサイド、高濃度に不純物を添加したＧａＡｓ等
から形成することができる。バリア層は、従来の方法に
より、ＳｉＯ2、Ｓｉ3Ｎ4、Ａｌ2Ｏ3、ＧａＡｌＡｓ等
から形成することができる。各領域は、要求される特性
や構造に応じ、従来の方法により、不純物を添加された
シリコン、アモルファスシリコンあるいはポリシリコ
ン、シリサイド、シリサイド層と半導体層の２層構造、
高濃度に不純物を添加されたＧａＡｓ等から形成するこ
とができる。
ａＡｓ等から形成することができる。各ゲート領域は、
従来の方法により、金属、不純物を添加又はドープされ
たシリコン、アモルファスシリコンあるいはポリシリコ
ン、シリサイド、高濃度に不純物を添加したＧａＡｓ等
から形成することができる。バリア層は、従来の方法に
より、ＳｉＯ2、Ｓｉ3Ｎ4、Ａｌ2Ｏ3、ＧａＡｌＡｓ等
から形成することができる。各領域は、要求される特性
や構造に応じ、従来の方法により、不純物を添加された
シリコン、アモルファスシリコンあるいはポリシリコ
ン、シリサイド、シリサイド層と半導体層の２層構造、
高濃度に不純物を添加されたＧａＡｓ等から形成するこ
とができる。
【００１６】本発明の第１〜第４の態様に係る半導体メ
モリセルにおいて、第３の領域ＳＣ3あるいは第４の領
域ＳＣ4を導電性の領域とする場合には、これらの領域
をシリサイドや金属、金属化合物から構成することがで
きる。尚、これらの領域をシリサイドや金属、金属化合
物から構成する場合であって、しかもこれらの領域が配
線と接続されている構造の場合には、これらの領域を配
線と共通の材料（例えば、バリア層、グルーレイヤーと
して用いられるチタンシリサイドやＴｉＮ等の材料）か
ら構成することもできる。即ち、これらの領域を配線の
一部分と共通とする構造とすることも可能である。
モリセルにおいて、第３の領域ＳＣ3あるいは第４の領
域ＳＣ4を導電性の領域とする場合には、これらの領域
をシリサイドや金属、金属化合物から構成することがで
きる。尚、これらの領域をシリサイドや金属、金属化合
物から構成する場合であって、しかもこれらの領域が配
線と接続されている構造の場合には、これらの領域を配
線と共通の材料（例えば、バリア層、グルーレイヤーと
して用いられるチタンシリサイドやＴｉＮ等の材料）か
ら構成することもできる。即ち、これらの領域を配線の
一部分と共通とする構造とすることも可能である。
【００１７】本発明の半導体メモリセルにおいては、読
み出し用トランジスタＴＲ1及びスイッチ用トランジス
タＴＲ2の各々のゲート領域が導電体層を介して対向し
ているので、チップ面積を小さくすることができる。ま
た、読み出し用トランジスタＴＲ1及びスイッチ用トラ
ンジスタＴＲ2の各々のゲート領域Ｇ1，Ｇ2はメモリセ
ル選択用の第１の配線に接続されているので、メモリセ
ル選択用の第１の配線は１本でよく、チップ面積を小さ
くすることができる。
み出し用トランジスタＴＲ1及びスイッチ用トランジス
タＴＲ2の各々のゲート領域が導電体層を介して対向し
ているので、チップ面積を小さくすることができる。ま
た、読み出し用トランジスタＴＲ1及びスイッチ用トラ
ンジスタＴＲ2の各々のゲート領域Ｇ1，Ｇ2はメモリセ
ル選択用の第１の配線に接続されているので、メモリセ
ル選択用の第１の配線は１本でよく、チップ面積を小さ
くすることができる。
【００１８】本発明の半導体メモリセルにおいては、ス
イッチ用トランジスタＴＲ2の他方のソース／ドレイン
領域である第２の領域ＳＣ2によって、読み出し用トラ
ンジスタＴＲ1のチャネル形成領域ＣＨ1が構成されてい
る。また、スイッチ用トランジスタＴＲ2の一方のソー
ス／ドレイン領域に相当する第３の領域ＳＣ3が、書き
込み情報設定線あるいは第２の配線に接続されている。
そして、メモリセル選択用の第１の配線の電位を適切に
選択することにより、読み出し用トランジスタＴＲ1及
びスイッチ用トランジスタＴＲ2のオン・オフ状態を制
御することができる。即ち、情報の書き込み時、第１の
配線の電位をスイッチ用トランジスタＴＲ2が充分オン
となる電位に設定すると、スイッチ用トランジスタＴＲ
2は導通し、書き込み情報設定線の電位に依存してスイ
ッチ用トランジスタＴＲ2における第１の領域ＳＣ1と第
２の領域ＳＣ2間に形成されたキャパシタに電荷が充電
される。その結果、情報は、読み出し用トランジスタＴ
Ｒ1のチャネル形成領域ＣＨ1（第２の領域ＳＣ2）に、
第１の領域ＳＣ1との電位差あるいは電荷の形態で蓄積
される。情報の読み出し時、第２の領域ＳＣ2に蓄積さ
れた電位差あるいは電荷（情報）に依存して、ゲート領
域Ｇ1から見た読み出し用トランジスタＴＲ1のスレッシ
ョールド値が変化する。従って、情報の読み出し時、適
切に選定された電位をゲート領域Ｇ1に印加することに
よって、読み出し用トランジスタＴＲ1のオン／オフ動
作を制御することができる。この読み出し用トランジス
タＴＲ1の動作状態を検出することによって、情報の読
み出しを行うことができる。
イッチ用トランジスタＴＲ2の他方のソース／ドレイン
領域である第２の領域ＳＣ2によって、読み出し用トラ
ンジスタＴＲ1のチャネル形成領域ＣＨ1が構成されてい
る。また、スイッチ用トランジスタＴＲ2の一方のソー
ス／ドレイン領域に相当する第３の領域ＳＣ3が、書き
込み情報設定線あるいは第２の配線に接続されている。
そして、メモリセル選択用の第１の配線の電位を適切に
選択することにより、読み出し用トランジスタＴＲ1及
びスイッチ用トランジスタＴＲ2のオン・オフ状態を制
御することができる。即ち、情報の書き込み時、第１の
配線の電位をスイッチ用トランジスタＴＲ2が充分オン
となる電位に設定すると、スイッチ用トランジスタＴＲ
2は導通し、書き込み情報設定線の電位に依存してスイ
ッチ用トランジスタＴＲ2における第１の領域ＳＣ1と第
２の領域ＳＣ2間に形成されたキャパシタに電荷が充電
される。その結果、情報は、読み出し用トランジスタＴ
Ｒ1のチャネル形成領域ＣＨ1（第２の領域ＳＣ2）に、
第１の領域ＳＣ1との電位差あるいは電荷の形態で蓄積
される。情報の読み出し時、第２の領域ＳＣ2に蓄積さ
れた電位差あるいは電荷（情報）に依存して、ゲート領
域Ｇ1から見た読み出し用トランジスタＴＲ1のスレッシ
ョールド値が変化する。従って、情報の読み出し時、適
切に選定された電位をゲート領域Ｇ1に印加することに
よって、読み出し用トランジスタＴＲ1のオン／オフ動
作を制御することができる。この読み出し用トランジス
タＴＲ1の動作状態を検出することによって、情報の読
み出しを行うことができる。
【００１９】本発明の第３若しくは第４の態様に係る半
導体メモリセルにおいては、ダイオードを設けることに
よって、本発明の第１若しくは第２の態様に係る半導体
メモリセルと比較して、配線構成の簡素化を図ることが
できる。尚、本発明の上記各態様に係る半導体メモリセ
ルにおいては、第１の主面側に設けられた読み出し用ト
ランジスタのゲート領域と、第２の主面側に設けられた
スイッチ用トランジスタのゲート領域とは、半導体メモ
リセル毎に接続されている必要はなく、規定数あるいは
規定配置の互いに隣接する半導体メモリセルの読み出し
用トランジスタのゲート領域同士、及びスイッチ用トラ
ンジスタのゲート領域同士を接続し、更に、これらをメ
モリセル選択用の第１の配線に接続してもよい。
導体メモリセルにおいては、ダイオードを設けることに
よって、本発明の第１若しくは第２の態様に係る半導体
メモリセルと比較して、配線構成の簡素化を図ることが
できる。尚、本発明の上記各態様に係る半導体メモリセ
ルにおいては、第１の主面側に設けられた読み出し用ト
ランジスタのゲート領域と、第２の主面側に設けられた
スイッチ用トランジスタのゲート領域とは、半導体メモ
リセル毎に接続されている必要はなく、規定数あるいは
規定配置の互いに隣接する半導体メモリセルの読み出し
用トランジスタのゲート領域同士、及びスイッチ用トラ
ンジスタのゲート領域同士を接続し、更に、これらをメ
モリセル選択用の第１の配線に接続してもよい。
【００２０】本発明の半導体メモリセルは、情報を電
位、電位差、又は電荷等の形態で保持するが、接合リー
ク等のリーク電流によりいずれはそれらが減衰するため
リフレッシュを必要とするので、ＤＲＡＭ様に動作す
る。
位、電位差、又は電荷等の形態で保持するが、接合リー
ク等のリーク電流によりいずれはそれらが減衰するため
リフレッシュを必要とするので、ＤＲＡＭ様に動作す
る。
【００２１】
【発明の実施の形態】以下、図面を参照して、発明の実
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明する。
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明する。
【００２２】（実施の形態１）実施の形態１は、本発明
の第１の態様に係る半導体メモリセルに関する。図１の
（Ａ）に原理図を、そして図３の（Ａ）に模式的な一部
断面図の一例を示すように、実施の形態１の半導体メモ
リセルは、第１導電形（例えばｎ形）の読み出し用トラ
ンジスタＴＲ1と、第２導電形（例えばｐ形）のスイッ
チ用トランジスタＴＲ2から成る。図３の（Ａ）に示す
実施の形態１の半導体メモリセルにおいては、読み出し
用トランジスタＴＲ1のゲート領域Ｇ1とスイッチ用トラ
ンジスタＴＲ2のゲート領域Ｇ2とは、導電体層を挟んで
第１及び第２の主面Ａ1，Ａ2上にそれぞれ設けられてお
り、これらの配置関係は垂直方向において若干ずれてい
る。また、半導体メモリセルは、支持基板上に形成され
た絶縁層に囲まれて形成されている、所謂ＳＯＩ構造を
有する。尚、図３の（Ａ）に示す実施の形態１の半導体
メモリセルにおいては、下から、支持基板、絶縁層、ス
イッチ用トランジスタＴＲ2のゲート領域Ｇ2、読み出し
用トランジスタＴＲ1のゲート領域Ｇ1の順に配置されて
いる。
の第１の態様に係る半導体メモリセルに関する。図１の
（Ａ）に原理図を、そして図３の（Ａ）に模式的な一部
断面図の一例を示すように、実施の形態１の半導体メモ
リセルは、第１導電形（例えばｎ形）の読み出し用トラ
ンジスタＴＲ1と、第２導電形（例えばｐ形）のスイッ
チ用トランジスタＴＲ2から成る。図３の（Ａ）に示す
実施の形態１の半導体メモリセルにおいては、読み出し
用トランジスタＴＲ1のゲート領域Ｇ1とスイッチ用トラ
ンジスタＴＲ2のゲート領域Ｇ2とは、導電体層を挟んで
第１及び第２の主面Ａ1，Ａ2上にそれぞれ設けられてお
り、これらの配置関係は垂直方向において若干ずれてい
る。また、半導体メモリセルは、支持基板上に形成され
た絶縁層に囲まれて形成されている、所謂ＳＯＩ構造を
有する。尚、図３の（Ａ）に示す実施の形態１の半導体
メモリセルにおいては、下から、支持基板、絶縁層、ス
イッチ用トランジスタＴＲ2のゲート領域Ｇ2、読み出し
用トランジスタＴＲ1のゲート領域Ｇ1の順に配置されて
いる。
【００２３】そして、実施の形態１の半導体メモリセル
は、（イ）第１の主面Ａ1から第２の主面Ａ2に亙って該
導電体層に設けられた、第１導電形（例えばｎ形）を有
する半導体性の第１の領域ＳＣ1、（ロ）第１の主面Ａ1
から第２の主面Ａ2に亙って該導電体層に設けられ、第
１の領域ＳＣ1と接する第２導電形（例えばｐ+形）を有
する半導体性の第２の領域ＳＣ2、（ハ）第１の領域Ｓ
Ｃ1の第２の主面Ａ2を含む表面領域に第２の領域ＳＣ2
とは離間して設けられ、且つ、整流接合を形成して接す
る、第１導電形とは逆の第２導電形（例えばｐ++形）を
有する半導体性の、あるいは又、シリサイドや金属、金
属化合物等から構成された導電性の第３の領域ＳＣ3、
（ニ）第２の領域ＳＣ2の第１の主面Ａ1を含む表面領域
に第１の領域ＳＣ1とは離間して設けられ、且つ、整流
接合を形成して接する、第１導電形（例えばｎ++形）を
有する半導体性の、あるいは又、シリサイドや金属、金
属化合物等から構成された導電性の第４の領域ＳＣ4、
（ホ）第１の主面Ａ1に形成された第１のバリア層上
に、第１の領域ＳＣ1と第４の領域ＳＣ4を橋渡すごとく
設けられた読み出し用トランジスタＴＲ1のゲート領域
Ｇ1、並びに、（ヘ）第２の主面Ａ2に形成された第２の
バリア層上に、第２の領域ＳＣ2と第３の領域ＳＣ3を橋
渡すごとく設けられたスイッチ用トランジスタＴＲ2の
ゲート領域Ｇ2、を有する。
は、（イ）第１の主面Ａ1から第２の主面Ａ2に亙って該
導電体層に設けられた、第１導電形（例えばｎ形）を有
する半導体性の第１の領域ＳＣ1、（ロ）第１の主面Ａ1
から第２の主面Ａ2に亙って該導電体層に設けられ、第
１の領域ＳＣ1と接する第２導電形（例えばｐ+形）を有
する半導体性の第２の領域ＳＣ2、（ハ）第１の領域Ｓ
Ｃ1の第２の主面Ａ2を含む表面領域に第２の領域ＳＣ2
とは離間して設けられ、且つ、整流接合を形成して接す
る、第１導電形とは逆の第２導電形（例えばｐ++形）を
有する半導体性の、あるいは又、シリサイドや金属、金
属化合物等から構成された導電性の第３の領域ＳＣ3、
（ニ）第２の領域ＳＣ2の第１の主面Ａ1を含む表面領域
に第１の領域ＳＣ1とは離間して設けられ、且つ、整流
接合を形成して接する、第１導電形（例えばｎ++形）を
有する半導体性の、あるいは又、シリサイドや金属、金
属化合物等から構成された導電性の第４の領域ＳＣ4、
（ホ）第１の主面Ａ1に形成された第１のバリア層上
に、第１の領域ＳＣ1と第４の領域ＳＣ4を橋渡すごとく
設けられた読み出し用トランジスタＴＲ1のゲート領域
Ｇ1、並びに、（ヘ）第２の主面Ａ2に形成された第２の
バリア層上に、第２の領域ＳＣ2と第３の領域ＳＣ3を橋
渡すごとく設けられたスイッチ用トランジスタＴＲ2の
ゲート領域Ｇ2、を有する。
【００２４】そして、読み出し用トランジスタＴＲ1に
関しては、（Ａ−１）一方のソース／ドレイン領域は、
第４の領域ＳＣ4から構成され、（Ａ−２）他方のソー
ス／ドレイン領域は、第１の領域ＳＣ1の第１の主面Ａ1
を含む表面領域から構成され、（Ａ−３）チャネル形成
領域ＣＨ1は、第１の領域ＳＣ1の第１の主面Ａ1を含む
表面領域と第４の領域ＳＣ4とで挟まれた、第２の領域
ＳＣ2の第１の主面Ａ1を含む表面領域から構成されてい
る。
関しては、（Ａ−１）一方のソース／ドレイン領域は、
第４の領域ＳＣ4から構成され、（Ａ−２）他方のソー
ス／ドレイン領域は、第１の領域ＳＣ1の第１の主面Ａ1
を含む表面領域から構成され、（Ａ−３）チャネル形成
領域ＣＨ1は、第１の領域ＳＣ1の第１の主面Ａ1を含む
表面領域と第４の領域ＳＣ4とで挟まれた、第２の領域
ＳＣ2の第１の主面Ａ1を含む表面領域から構成されてい
る。
【００２５】また、スイッチ用トランジスタＴＲ2に関
しては、（Ｂ−１）一方のソース／ドレイン領域は、第
３の領域ＳＣ3から構成され、（Ｂ−２）他方のソース
／ドレイン領域は、第２の領域ＳＣ2の第２の主面Ａ2を
含む表面領域から構成され、（Ｂ−３）チャネル形成領
域ＣＨ2は、第２の領域ＳＣ2の第２の主面Ａ2を含む表
面領域と第３の領域ＳＣ3とで挟まれた、第１の領域Ｓ
Ｃ1の第２の主面Ａ2を含む表面領域から構成されてい
る。
しては、（Ｂ−１）一方のソース／ドレイン領域は、第
３の領域ＳＣ3から構成され、（Ｂ−２）他方のソース
／ドレイン領域は、第２の領域ＳＣ2の第２の主面Ａ2を
含む表面領域から構成され、（Ｂ−３）チャネル形成領
域ＣＨ2は、第２の領域ＳＣ2の第２の主面Ａ2を含む表
面領域と第３の領域ＳＣ3とで挟まれた、第１の領域Ｓ
Ｃ1の第２の主面Ａ2を含む表面領域から構成されてい
る。
【００２６】そして、読み出し用トランジスタＴＲ1の
ゲート領域Ｇ1及びスイッチ用トランジスタＴＲ2のゲー
ト領域Ｇ2はメモリセル選択用の第１の配線（例えば、
ワード線）に接続され、第３の領域ＳＣ3は書き込み情
報設定線に接続され、第４の領域ＳＣ4はメモリセル選
択用の第２の配線（例えば、ビット線）に接続され、読
み出し用トランジスタＴＲ1の他方のソース／ドレイン
領域は所定の電位に接続されている。
ゲート領域Ｇ1及びスイッチ用トランジスタＴＲ2のゲー
ト領域Ｇ2はメモリセル選択用の第１の配線（例えば、
ワード線）に接続され、第３の領域ＳＣ3は書き込み情
報設定線に接続され、第４の領域ＳＣ4はメモリセル選
択用の第２の配線（例えば、ビット線）に接続され、読
み出し用トランジスタＴＲ1の他方のソース／ドレイン
領域は所定の電位に接続されている。
【００２７】実施の形態１の半導体メモリセルの変形例
の模式的な一部断面図を、図３の（Ｂ）並びに図４の
（Ａ）及び（Ｂ）に示す。図３の（Ｂ）に示す例におい
ては、図３の（Ａ）に示した例と異なり、読み出し用ト
ランジスタＴＲ1のゲート領域Ｇ1とスイッチ用トランジ
スタＴＲ2のゲート領域Ｇ2の配置関係は、垂直方向にお
いて概ね揃っている。このような構造にすることで、半
導体メモリセルの面積の縮小化を図ることができる。図
４の（Ａ）及び（Ｂ）に示す半導体メモリセルにおいて
は、下から、支持基板、絶縁層、読み出し用トランジス
タＴＲ1のゲート領域Ｇ1、スイッチ用トランジスタＴＲ
2のゲート領域Ｇ2の順に配置されている。そして、各領
域の上下の位置関係は図３に示した半導体メモリセルに
おける各領域の上下の位置関係と逆になっている。図４
の（Ｂ）に示す例においては、図４の（Ａ）に示した例
と異なり、読み出し用トランジスタＴＲ1のゲート領域
Ｇ1とスイッチ用トランジスタＴＲ2のゲート領域Ｇ2の
配置関係は、垂直方向において概ね揃っている。
の模式的な一部断面図を、図３の（Ｂ）並びに図４の
（Ａ）及び（Ｂ）に示す。図３の（Ｂ）に示す例におい
ては、図３の（Ａ）に示した例と異なり、読み出し用ト
ランジスタＴＲ1のゲート領域Ｇ1とスイッチ用トランジ
スタＴＲ2のゲート領域Ｇ2の配置関係は、垂直方向にお
いて概ね揃っている。このような構造にすることで、半
導体メモリセルの面積の縮小化を図ることができる。図
４の（Ａ）及び（Ｂ）に示す半導体メモリセルにおいて
は、下から、支持基板、絶縁層、読み出し用トランジス
タＴＲ1のゲート領域Ｇ1、スイッチ用トランジスタＴＲ
2のゲート領域Ｇ2の順に配置されている。そして、各領
域の上下の位置関係は図３に示した半導体メモリセルに
おける各領域の上下の位置関係と逆になっている。図４
の（Ｂ）に示す例においては、図４の（Ａ）に示した例
と異なり、読み出し用トランジスタＴＲ1のゲート領域
Ｇ1とスイッチ用トランジスタＴＲ2のゲート領域Ｇ2の
配置関係は、垂直方向において概ね揃っている。
【００２８】図３の（Ｂ）に示した実施の形態１の半導
体メモリセルの製造方法を、支持基板等の模式的な一部
断面図である図５〜図９を参照して、以下説明する。
体メモリセルの製造方法を、支持基板等の模式的な一部
断面図である図５〜図９を参照して、以下説明する。
【００２９】［工程−１０］まず、シリコン半導体基板
１０をエッチング加工して、半導体メモリセルを形成す
べきシリコン半導体基板１０の領域を突起状に残し、次
いで、シリコン半導体基板１０の凹部を絶縁層１１で埋
め込み、シリコン半導体基板１０の突起部の表面が露出
した状態とする。尚、絶縁層１１は素子分離領域に相当
する。次いで、突起状のシリコン半導体基板１０の部分
に第１導電形（例えばｎ形）を有する半導体性の第１の
領域ＳＣ1を形成する。尚、第１の領域ＳＣ1とシリコン
半導体基板の突起状の領域の形成の順序は逆にしてもよ
い。その後、突起状のシリコン半導体基板１０の表面
に、例えば厚さ１０ｎｍ程度のシリコン酸化膜１２（第
２のバリア層に相当する）を公知のシリコン酸化膜形成
方法に基づき形成する。この状態を、模式的な一部断面
図として図５の（Ａ）に示す。尚、この突起状のシリコ
ン半導体基板１０の表面が第２の主面Ａ2に相当する。
突起状のシリコン半導体基板１０の部分の高さは、０．
３〜０．４μｍとすればよい。
１０をエッチング加工して、半導体メモリセルを形成す
べきシリコン半導体基板１０の領域を突起状に残し、次
いで、シリコン半導体基板１０の凹部を絶縁層１１で埋
め込み、シリコン半導体基板１０の突起部の表面が露出
した状態とする。尚、絶縁層１１は素子分離領域に相当
する。次いで、突起状のシリコン半導体基板１０の部分
に第１導電形（例えばｎ形）を有する半導体性の第１の
領域ＳＣ1を形成する。尚、第１の領域ＳＣ1とシリコン
半導体基板の突起状の領域の形成の順序は逆にしてもよ
い。その後、突起状のシリコン半導体基板１０の表面
に、例えば厚さ１０ｎｍ程度のシリコン酸化膜１２（第
２のバリア層に相当する）を公知のシリコン酸化膜形成
方法に基づき形成する。この状態を、模式的な一部断面
図として図５の（Ａ）に示す。尚、この突起状のシリコ
ン半導体基板１０の表面が第２の主面Ａ2に相当する。
突起状のシリコン半導体基板１０の部分の高さは、０．
３〜０．４μｍとすればよい。
【００３０】［工程−２０］次いで、レジスト２０をマ
スクとして、斜めイオン注入法により、第２導電形（例
えばｐ+形）を有する半導体性の第２の領域ＳＣ2を形成
する。こうして、第１の主面（後述する）から第２の主
面Ａ2に亙って導電体層１０Ａ（突起状のシリコン半導
体基板１０の部分に相当する）に設けられた、第１導電
形（例えばｎ形）を有する半導体性の第１の領域Ｓ
Ｃ1、及び、第１の主面から第２の主面Ａ２に亙って導
電体層１０Ａに設けられ、第１の領域ＳＣ１と接する第
２導電形（例えばｐ+形）を有する半導体性の第２の領
域ＳＣ2を形成することができる（図５の（Ｂ）参
照）。そして、公知の方法に基づき、例えば不純物を含
有するポリシリコンあるいはポリサイド構造を有するス
イッチ用トランジスタ用のゲート領域Ｇ2を形成する。
この状態を、模式的な一部断面図として図６の（Ａ）に
示す。
スクとして、斜めイオン注入法により、第２導電形（例
えばｐ+形）を有する半導体性の第２の領域ＳＣ2を形成
する。こうして、第１の主面（後述する）から第２の主
面Ａ2に亙って導電体層１０Ａ（突起状のシリコン半導
体基板１０の部分に相当する）に設けられた、第１導電
形（例えばｎ形）を有する半導体性の第１の領域Ｓ
Ｃ1、及び、第１の主面から第２の主面Ａ２に亙って導
電体層１０Ａに設けられ、第１の領域ＳＣ１と接する第
２導電形（例えばｐ+形）を有する半導体性の第２の領
域ＳＣ2を形成することができる（図５の（Ｂ）参
照）。そして、公知の方法に基づき、例えば不純物を含
有するポリシリコンあるいはポリサイド構造を有するス
イッチ用トランジスタ用のゲート領域Ｇ2を形成する。
この状態を、模式的な一部断面図として図６の（Ａ）に
示す。
【００３１】［工程−３０］その後、レジスト２１をマ
スクとして、イオン注入を行い、次いで、斜めイオン注
入を行うことによって、第１の領域ＳＣ1の第２の主面
Ａ2を含む表面領域に第２の領域ＳＣ2とは離間して設け
られ、且つ、第１の領域ＳＣ1と整流接合を形成して接
するｐ++形の半導体の領域である第３の領域ＳＣ3を形
成する。この状態を、模式的な一部断面図として図６の
（Ｂ）に示す。その後、全面に層間絶縁層１３Ａを形成
し、第３の領域ＳＣ3の上方の層間絶縁層１３Ａに開口
部を設け、かかる開口部内を含む層間絶縁層１３Ａの全
面に配線材料層を形成し、次いで、配線材料層をパター
ニングすることによって、第３の領域ＳＣ3と導通した
書き込み情報設定線を設ける。尚、第３の領域ＳＣ
3は、必ずしも、イオン注入法にて設ける必要はない。
書き込み情報設定線を形成する際、例えば、チタンシリ
サイドやＴｉＮから成るバリア層やグルーレイヤーを形
成するが、かかるバリア層やグルーレイヤーを開口部の
底部に露出した第１の領域ＳＣ1の表面にも形成する。
これによって、書き込み情報設定線の一部分（より具体
的には、バリア層やグルーレイヤーの一部分）と共通で
ある導電性の第３の領域ＳＣ3を、第１の領域ＳＣ1の表
面領域に形成することができる。
スクとして、イオン注入を行い、次いで、斜めイオン注
入を行うことによって、第１の領域ＳＣ1の第２の主面
Ａ2を含む表面領域に第２の領域ＳＣ2とは離間して設け
られ、且つ、第１の領域ＳＣ1と整流接合を形成して接
するｐ++形の半導体の領域である第３の領域ＳＣ3を形
成する。この状態を、模式的な一部断面図として図６の
（Ｂ）に示す。その後、全面に層間絶縁層１３Ａを形成
し、第３の領域ＳＣ3の上方の層間絶縁層１３Ａに開口
部を設け、かかる開口部内を含む層間絶縁層１３Ａの全
面に配線材料層を形成し、次いで、配線材料層をパター
ニングすることによって、第３の領域ＳＣ3と導通した
書き込み情報設定線を設ける。尚、第３の領域ＳＣ
3は、必ずしも、イオン注入法にて設ける必要はない。
書き込み情報設定線を形成する際、例えば、チタンシリ
サイドやＴｉＮから成るバリア層やグルーレイヤーを形
成するが、かかるバリア層やグルーレイヤーを開口部の
底部に露出した第１の領域ＳＣ1の表面にも形成する。
これによって、書き込み情報設定線の一部分（より具体
的には、バリア層やグルーレイヤーの一部分）と共通で
ある導電性の第３の領域ＳＣ3を、第１の領域ＳＣ1の表
面領域に形成することができる。
【００３２】［工程−４０］次いで、図７の（Ａ）に示
すように、例えばＳｉＯ2から成る絶縁層１３ＢをＣＶ
Ｄ法にて全面に形成し、この絶縁層１３Ｂの表面を研磨
して表面を平坦化する。そして、絶縁層１３Ｂの表面と
支持基板１４とを貼り合わせた後（図７の（Ｂ）参
照）、シリコン半導体基板１０を裏面から研磨し、絶縁
層１１の底部１１Ａを露出させる（図８の（Ａ）参
照）。絶縁層１１内にシリコン半導体基板１０の突起部
に相当する導電体層１０Ａが残される。尚、導電体層１
０Ａの表面が第１の主面Ａ1に相当する。
すように、例えばＳｉＯ2から成る絶縁層１３ＢをＣＶ
Ｄ法にて全面に形成し、この絶縁層１３Ｂの表面を研磨
して表面を平坦化する。そして、絶縁層１３Ｂの表面と
支持基板１４とを貼り合わせた後（図７の（Ｂ）参
照）、シリコン半導体基板１０を裏面から研磨し、絶縁
層１１の底部１１Ａを露出させる（図８の（Ａ）参
照）。絶縁層１１内にシリコン半導体基板１０の突起部
に相当する導電体層１０Ａが残される。尚、導電体層１
０Ａの表面が第１の主面Ａ1に相当する。
【００３３】［工程−５０］その後、導電体層１０Ａの
表面に、例えば厚さ１０ｎｍ程度のシリコン酸化膜１５
（第１のバリア層に相当する）を公知のシリコン酸化膜
形成方法に基づき形成した後、公知の方法に基づき、例
えば不純物を含有するポリシリコンあるいはポリサイド
構造を有する読み出し用トランジスタ用のゲート領域Ｇ
1を形成する（図８の（Ｂ）参照）。尚、読み出し用ト
ランジスタのゲート領域Ｇ1とスイッチ用トランジスタ
のゲート領域Ｇ2とは、導電体層１０Ａを挟んで設けら
れており、これらの配置関係は垂直方向において概ね揃
っている。
表面に、例えば厚さ１０ｎｍ程度のシリコン酸化膜１５
（第１のバリア層に相当する）を公知のシリコン酸化膜
形成方法に基づき形成した後、公知の方法に基づき、例
えば不純物を含有するポリシリコンあるいはポリサイド
構造を有する読み出し用トランジスタ用のゲート領域Ｇ
1を形成する（図８の（Ｂ）参照）。尚、読み出し用ト
ランジスタのゲート領域Ｇ1とスイッチ用トランジスタ
のゲート領域Ｇ2とは、導電体層１０Ａを挟んで設けら
れており、これらの配置関係は垂直方向において概ね揃
っている。
【００３４】［工程−６０］次に、レジスト２２をマス
クとして、イオン注入を行い、次いで、斜めイオン注入
を行うことによって、ｎ++形の半導体性の領域である第
４の領域ＳＣ4を形成する（図９参照）。
クとして、イオン注入を行い、次いで、斜めイオン注入
を行うことによって、ｎ++形の半導体性の領域である第
４の領域ＳＣ4を形成する（図９参照）。
【００３５】［工程−７０］その後、絶縁層を全面に形
成し、第４の領域ＳＣ4及び第１の主面Ａ1に位置する第
１の領域ＳＣ1の上方の絶縁層に開口部を形成し、これ
らの開口部内を含む絶縁層の上に配線材料層を形成す
る。次いで、かかる配線材料層をパターニングすること
によって、第２の配線及び所定の電位との接続用の配線
を形成する。こうして、図３の（Ｂ）に示す構造を有す
る半導体メモリセルを完成させる。尚、第４の領域ＳＣ
4は、必ずしも、イオン注入法にて設ける必要はない。
第２の配線を形成する際、例えば、チタンシリサイドや
ＴｉＮから成るバリア層やグルーレイヤーを形成する
が、かかるバリア層やグルーレイヤーを第２の領域ＳＣ
2の表面にも形成する。これによって、第２の配線の一
部分（より具体的には、バリア層やグルーレイヤーの一
部分）と共通である導電性の第４の領域ＳＣ4を第２の
領域ＳＣ2の表面に形成することができる。尚、以下に
説明する半導体メモリセルにおいても、各種の導電性の
領域をシリサイドや金属、金属化合物から構成する場合
であって、しかも導電性の領域が配線と接続されている
場合には、導電性の領域を配線と共通の材料（例えば、
バリア層、グルーレイヤーとして用いられるチタンシリ
サイドやＴｉＮ等の材料）から構成することができる。
これによって、導電性の領域が配線の一部分と共通であ
る構造を形成することができる。尚、配線材料とシリコ
ン半導体基板のシリコンとが反応して形成された化合物
から導電性の領域が構成された状態も、導電性の領域が
配線の一部分と共通である構造に含まれる。
成し、第４の領域ＳＣ4及び第１の主面Ａ1に位置する第
１の領域ＳＣ1の上方の絶縁層に開口部を形成し、これ
らの開口部内を含む絶縁層の上に配線材料層を形成す
る。次いで、かかる配線材料層をパターニングすること
によって、第２の配線及び所定の電位との接続用の配線
を形成する。こうして、図３の（Ｂ）に示す構造を有す
る半導体メモリセルを完成させる。尚、第４の領域ＳＣ
4は、必ずしも、イオン注入法にて設ける必要はない。
第２の配線を形成する際、例えば、チタンシリサイドや
ＴｉＮから成るバリア層やグルーレイヤーを形成する
が、かかるバリア層やグルーレイヤーを第２の領域ＳＣ
2の表面にも形成する。これによって、第２の配線の一
部分（より具体的には、バリア層やグルーレイヤーの一
部分）と共通である導電性の第４の領域ＳＣ4を第２の
領域ＳＣ2の表面に形成することができる。尚、以下に
説明する半導体メモリセルにおいても、各種の導電性の
領域をシリサイドや金属、金属化合物から構成する場合
であって、しかも導電性の領域が配線と接続されている
場合には、導電性の領域を配線と共通の材料（例えば、
バリア層、グルーレイヤーとして用いられるチタンシリ
サイドやＴｉＮ等の材料）から構成することができる。
これによって、導電性の領域が配線の一部分と共通であ
る構造を形成することができる。尚、配線材料とシリコ
ン半導体基板のシリコンとが反応して形成された化合物
から導電性の領域が構成された状態も、導電性の領域が
配線の一部分と共通である構造に含まれる。
【００３６】半導体メモリセルの製造工程は、上記の方
法に限定されない。例えば、第２の領域ＳＣ2の形成
を、［工程−２０］にて行う代わりに、［工程−５０］
において、例えば厚さ１０ｎｍ程度のシリコン酸化膜１
５を導電体層１０Ａの表面に形成した後に、形成するこ
とができる。各領域のイオン注入による形成の順序は、
工程に依存するものの、本質的には任意である。また、
以上に説明した各種のイオン注入法においては、各領域
における不純物濃度とが最適化されるように、不純物の
イオン注入条件の最適化をコンピュータシミュレーショ
ンや実験によって行う必要がある。
法に限定されない。例えば、第２の領域ＳＣ2の形成
を、［工程−２０］にて行う代わりに、［工程−５０］
において、例えば厚さ１０ｎｍ程度のシリコン酸化膜１
５を導電体層１０Ａの表面に形成した後に、形成するこ
とができる。各領域のイオン注入による形成の順序は、
工程に依存するものの、本質的には任意である。また、
以上に説明した各種のイオン注入法においては、各領域
における不純物濃度とが最適化されるように、不純物の
イオン注入条件の最適化をコンピュータシミュレーショ
ンや実験によって行う必要がある。
【００３７】（実施の形態２）実施の形態２は、本発明
の第２の態様に係る半導体メモリセルに関する。図１の
（Ｂ）に原理図を、そして図１０の（Ａ）及び（Ｂ）並
びに図１１の（Ａ）及び（Ｂ）に模式的な一部断面図を
例示するように、実施の形態２の半導体メモリセルの各
領域の配置は、実施の形態１にて説明した半導体メモリ
セルと同様である。実施の形態２の半導体メモリセルが
実施の形態１の半導体メモリセルと相違する点は、第４
の領域ＳＣ4が、メモリセル選択用の第２の配線に接続
される代わりに、所定の電位に接続され、読み出し用ト
ランジスタＴＲ1の他方のソース／ドレイン領域が、所
定の電位に接続される代わりに、第２の配線（例えば、
ビット線）に接続されている点にある。尚、図１０の
（Ａ）に示す実施の形態２の半導体メモリセルにおいて
は、読み出し用トランジスタＴＲ1のゲート領域Ｇ1とス
イッチ用トランジスタＴＲ2のゲート領域Ｇ2とは、導電
体層を挟んで第１及び第２の主面Ａ1，Ａ2上にそれぞれ
設けられており、これらの配置関係は垂直方向において
若干ずれている。また、半導体メモリセルは、支持基板
上に形成された絶縁層に囲まれて形成されている、所謂
ＳＯＩ構造を有する。図１０の（Ａ）及び（Ｂ）に示す
実施の形態２の半導体メモリセルにおいては、下から、
支持基板、絶縁層、スイッチ用トランジスタＴＲ2のゲ
ート領域Ｇ2、読み出し用トランジスタＴＲ1のゲート領
域Ｇ1の順に配置されている。一方、図１０の（Ｂ）に
示す例においては、図１０の（Ａ）に示した例と異な
り、読み出し用トランジスタＴＲ1のゲート領域Ｇ1とス
イッチ用トランジスタＴＲ2のゲート領域Ｇ2の配置関係
は、垂直方向において概ね揃っている。このような構造
にすることで、半導体メモリセルの面積の縮小化を図る
ことができる。図１１の（Ａ）及び（Ｂ）に示す半導体
メモリセルにおいては、下から、支持基板、絶縁層、読
み出し用トランジスタＴＲ1のゲート領域Ｇ1、スイッチ
用トランジスタＴＲ2のゲート領域Ｇ2の順に配置されて
いる。そして、各領域の上下の位置関係は図１０に示し
た半導体メモリセルにおける各領域の上下の位置関係と
逆になっている。図１１の（Ｂ）に示す例においては、
図１１の（Ａ）に示した例と異なり、読み出し用トラン
ジスタＴＲ1のゲート領域Ｇ1とスイッチ用トランジスタ
ＴＲ2のゲート領域Ｇ2の配置関係は、垂直方向において
概ね揃っている。
の第２の態様に係る半導体メモリセルに関する。図１の
（Ｂ）に原理図を、そして図１０の（Ａ）及び（Ｂ）並
びに図１１の（Ａ）及び（Ｂ）に模式的な一部断面図を
例示するように、実施の形態２の半導体メモリセルの各
領域の配置は、実施の形態１にて説明した半導体メモリ
セルと同様である。実施の形態２の半導体メモリセルが
実施の形態１の半導体メモリセルと相違する点は、第４
の領域ＳＣ4が、メモリセル選択用の第２の配線に接続
される代わりに、所定の電位に接続され、読み出し用ト
ランジスタＴＲ1の他方のソース／ドレイン領域が、所
定の電位に接続される代わりに、第２の配線（例えば、
ビット線）に接続されている点にある。尚、図１０の
（Ａ）に示す実施の形態２の半導体メモリセルにおいて
は、読み出し用トランジスタＴＲ1のゲート領域Ｇ1とス
イッチ用トランジスタＴＲ2のゲート領域Ｇ2とは、導電
体層を挟んで第１及び第２の主面Ａ1，Ａ2上にそれぞれ
設けられており、これらの配置関係は垂直方向において
若干ずれている。また、半導体メモリセルは、支持基板
上に形成された絶縁層に囲まれて形成されている、所謂
ＳＯＩ構造を有する。図１０の（Ａ）及び（Ｂ）に示す
実施の形態２の半導体メモリセルにおいては、下から、
支持基板、絶縁層、スイッチ用トランジスタＴＲ2のゲ
ート領域Ｇ2、読み出し用トランジスタＴＲ1のゲート領
域Ｇ1の順に配置されている。一方、図１０の（Ｂ）に
示す例においては、図１０の（Ａ）に示した例と異な
り、読み出し用トランジスタＴＲ1のゲート領域Ｇ1とス
イッチ用トランジスタＴＲ2のゲート領域Ｇ2の配置関係
は、垂直方向において概ね揃っている。このような構造
にすることで、半導体メモリセルの面積の縮小化を図る
ことができる。図１１の（Ａ）及び（Ｂ）に示す半導体
メモリセルにおいては、下から、支持基板、絶縁層、読
み出し用トランジスタＴＲ1のゲート領域Ｇ1、スイッチ
用トランジスタＴＲ2のゲート領域Ｇ2の順に配置されて
いる。そして、各領域の上下の位置関係は図１０に示し
た半導体メモリセルにおける各領域の上下の位置関係と
逆になっている。図１１の（Ｂ）に示す例においては、
図１１の（Ａ）に示した例と異なり、読み出し用トラン
ジスタＴＲ1のゲート領域Ｇ1とスイッチ用トランジスタ
ＴＲ2のゲート領域Ｇ2の配置関係は、垂直方向において
概ね揃っている。
【００３８】（実施の形態３）実施の形態３は、本発明
の第３の態様に係る半導体メモリセルに関する。図２の
（Ａ）に原理図を、そして図１２の（Ａ）に模式的な一
部断面図の一例を示すように、実施の形態３の半導体メ
モリセルは、第１導電形（例えばｎ形）の読み出し用ト
ランジスタＴＲ1と、第２導電形（例えばｐ形）のスイ
ッチ用トランジスタＴＲ2と、ダイオードＤから成る。
図１２の（Ａ）に示す実施の形態１の半導体メモリセル
においては、読み出し用トランジスタＴＲ1のゲート領
域Ｇ1とスイッチ用トランジスタＴＲ2のゲート領域Ｇ2
とは、導電体層を挟んで第１及び第２の主面Ａ1，Ａ2上
にそれぞれ設けられており、これらの配置関係は垂直方
向において若干ずれている。また、半導体メモリセル
は、支持基板上に形成された絶縁層に囲まれて形成され
ている、所謂ＳＯＩ構造を有する。尚、図１２の（Ａ）
に示す実施の形態３の半導体メモリセルにおいては、下
から、支持基板、絶縁層、スイッチ用トランジスタＴＲ
2のゲート領域Ｇ2、読み出し用トランジスタＴＲ1のゲ
ート領域Ｇ1の順に配置されている。
の第３の態様に係る半導体メモリセルに関する。図２の
（Ａ）に原理図を、そして図１２の（Ａ）に模式的な一
部断面図の一例を示すように、実施の形態３の半導体メ
モリセルは、第１導電形（例えばｎ形）の読み出し用ト
ランジスタＴＲ1と、第２導電形（例えばｐ形）のスイ
ッチ用トランジスタＴＲ2と、ダイオードＤから成る。
図１２の（Ａ）に示す実施の形態１の半導体メモリセル
においては、読み出し用トランジスタＴＲ1のゲート領
域Ｇ1とスイッチ用トランジスタＴＲ2のゲート領域Ｇ2
とは、導電体層を挟んで第１及び第２の主面Ａ1，Ａ2上
にそれぞれ設けられており、これらの配置関係は垂直方
向において若干ずれている。また、半導体メモリセル
は、支持基板上に形成された絶縁層に囲まれて形成され
ている、所謂ＳＯＩ構造を有する。尚、図１２の（Ａ）
に示す実施の形態３の半導体メモリセルにおいては、下
から、支持基板、絶縁層、スイッチ用トランジスタＴＲ
2のゲート領域Ｇ2、読み出し用トランジスタＴＲ1のゲ
ート領域Ｇ1の順に配置されている。
【００３９】そして、実施の形態３の半導体メモリセル
は、（イ）第１の主面Ａ1から第２の主面Ａ2に亙って該
導電体層に設けられた、第１導電形（例えばｎ形）を有
する半導体性の第１の領域ＳＣ1、（ロ）第１の主面Ａ1
から第２の主面Ａ2に亙って導電体層に設けられ、第１
の領域ＳＣ1と接する第２導電形（例えばｐ+形）を有す
る半導体性の第２の領域ＳＣ2、（ハ）第１の領域ＳＣ1
の第２の主面Ａ2を含む表面領域に第２の領域ＳＣ2とは
離間して設けられ、且つ、整流接合を形成して接する、
第１導電形とは逆の第２導電形（例えばｐ++形）を有す
る半導体性の、あるいは又、シリサイドや金属、金属化
合物等から構成された導電性の第３の領域ＳＣ3、
（ニ）第２の領域ＳＣ2の第１の主面Ａ1を含む表面領域
に第１の領域ＳＣ1とは離間して設けられ、且つ、整流
接合を形成して接する、第１導電形（例えばｎ++形）を
有する半導体性の、あるいは又、シリサイドや金属、金
属化合物等から構成された導電性の第４の領域ＳＣ4、
（ホ）第１の主面Ａ1に形成された第１のバリア層上
に、第１の領域ＳＣ1と第４の領域ＳＣ4を橋渡すごとく
設けられた読み出し用トランジスタＴＲ1のゲート領域
Ｇ1、並びに、（ヘ）第２の主面Ａ2に形成された第２の
バリア層上に、第２の領域ＳＣ2と第３の領域ＳＣ3を橋
渡すごとく設けられたスイッチ用トランジスタＴＲ2の
ゲート領域Ｇ2、を有する。
は、（イ）第１の主面Ａ1から第２の主面Ａ2に亙って該
導電体層に設けられた、第１導電形（例えばｎ形）を有
する半導体性の第１の領域ＳＣ1、（ロ）第１の主面Ａ1
から第２の主面Ａ2に亙って導電体層に設けられ、第１
の領域ＳＣ1と接する第２導電形（例えばｐ+形）を有す
る半導体性の第２の領域ＳＣ2、（ハ）第１の領域ＳＣ1
の第２の主面Ａ2を含む表面領域に第２の領域ＳＣ2とは
離間して設けられ、且つ、整流接合を形成して接する、
第１導電形とは逆の第２導電形（例えばｐ++形）を有す
る半導体性の、あるいは又、シリサイドや金属、金属化
合物等から構成された導電性の第３の領域ＳＣ3、
（ニ）第２の領域ＳＣ2の第１の主面Ａ1を含む表面領域
に第１の領域ＳＣ1とは離間して設けられ、且つ、整流
接合を形成して接する、第１導電形（例えばｎ++形）を
有する半導体性の、あるいは又、シリサイドや金属、金
属化合物等から構成された導電性の第４の領域ＳＣ4、
（ホ）第１の主面Ａ1に形成された第１のバリア層上
に、第１の領域ＳＣ1と第４の領域ＳＣ4を橋渡すごとく
設けられた読み出し用トランジスタＴＲ1のゲート領域
Ｇ1、並びに、（ヘ）第２の主面Ａ2に形成された第２の
バリア層上に、第２の領域ＳＣ2と第３の領域ＳＣ3を橋
渡すごとく設けられたスイッチ用トランジスタＴＲ2の
ゲート領域Ｇ2、を有する。
【００４０】そして、読み出し用トランジスタＴＲ1に
関しては、（Ａ−１）一方のソース／ドレイン領域は、
第４の領域ＳＣ4から構成され、（Ａ−２）他方のソー
ス／ドレイン領域は、第１の領域ＳＣ1の第１の主面Ａ1
を含む表面領域から構成され、（Ａ−３）チャネル形成
領域ＣＨ1は、第１の領域ＳＣ1の第１の主面Ａ1を含む
表面領域と第４の領域ＳＣ4とで挟まれた、第２の領域
ＳＣ2の第１の主面Ａ1を含む表面領域から構成されてい
る。
関しては、（Ａ−１）一方のソース／ドレイン領域は、
第４の領域ＳＣ4から構成され、（Ａ−２）他方のソー
ス／ドレイン領域は、第１の領域ＳＣ1の第１の主面Ａ1
を含む表面領域から構成され、（Ａ−３）チャネル形成
領域ＣＨ1は、第１の領域ＳＣ1の第１の主面Ａ1を含む
表面領域と第４の領域ＳＣ4とで挟まれた、第２の領域
ＳＣ2の第１の主面Ａ1を含む表面領域から構成されてい
る。
【００４１】また、スイッチ用トランジスタＴＲ2に関
しては、（Ｂ−１）一方のソース／ドレイン領域は、第
３の領域ＳＣ3から構成され、（Ｂ−２）他方のソース
／ドレイン領域は、第２の領域ＳＣ2の第２の主面Ａ2を
含む表面領域から構成され、（Ｂ−３）チャネル形成領
域ＣＨ2は、第２の領域ＳＣ2の第２の主面Ａ2を含む表
面領域と第３の領域ＳＣ3とで挟まれた、第１の領域Ｓ
Ｃ1の第２の主面Ａ2を含む表面領域から構成されてい
る。
しては、（Ｂ−１）一方のソース／ドレイン領域は、第
３の領域ＳＣ3から構成され、（Ｂ−２）他方のソース
／ドレイン領域は、第２の領域ＳＣ2の第２の主面Ａ2を
含む表面領域から構成され、（Ｂ−３）チャネル形成領
域ＣＨ2は、第２の領域ＳＣ2の第２の主面Ａ2を含む表
面領域と第３の領域ＳＣ3とで挟まれた、第１の領域Ｓ
Ｃ1の第２の主面Ａ2を含む表面領域から構成されてい
る。
【００４２】更に、ダイオードＤは、第１の領域ＳＣ1
及び第３の領域ＳＣ3から構成されている。ダイオード
Ｄを設けることによって、実施の形態１の半導体メモリ
セルと異なり、所定の電位との接続用の配線を設ける必
要がなくなり、配線構成の簡素化を図ることができる。
尚、実施の形態３の半導体メモリセルにおいて、第３の
領域ＳＣ3と第１の領域ＳＣ1からｐｎ接合を形成する場
合、第３の領域ＳＣ3の電位設定、あるいは、第３の領
域ＳＣ3及び第１の領域ＳＣ1の不純物濃度関係の設計が
不適切であると、情報の読み出し時、ラッチアップを生
じる可能性がある。これを回避するために、書き込み情
報設定線に印加する電圧は、第３の領域ＳＣ3と第１の
領域ＳＣ1との接合部、即ち、ダイオードＤに高い順方
向電流が流れない程度の電圧（例えば０．４ボルト以
下）とする必要がある。第３の領域ＳＣ3をシリサイド
や金属等から構成することによって第３の領域ＳＣ3と
第１の領域ＳＣ1との間にショットキ接合を形成し、多
数キャリアが主として順方向電流を構成する形態とすれ
ば、ラッチアップの危険性を回避することができ、書き
込み情報設定線に印加する電圧への制限は実質的に無く
なる。
及び第３の領域ＳＣ3から構成されている。ダイオード
Ｄを設けることによって、実施の形態１の半導体メモリ
セルと異なり、所定の電位との接続用の配線を設ける必
要がなくなり、配線構成の簡素化を図ることができる。
尚、実施の形態３の半導体メモリセルにおいて、第３の
領域ＳＣ3と第１の領域ＳＣ1からｐｎ接合を形成する場
合、第３の領域ＳＣ3の電位設定、あるいは、第３の領
域ＳＣ3及び第１の領域ＳＣ1の不純物濃度関係の設計が
不適切であると、情報の読み出し時、ラッチアップを生
じる可能性がある。これを回避するために、書き込み情
報設定線に印加する電圧は、第３の領域ＳＣ3と第１の
領域ＳＣ1との接合部、即ち、ダイオードＤに高い順方
向電流が流れない程度の電圧（例えば０．４ボルト以
下）とする必要がある。第３の領域ＳＣ3をシリサイド
や金属等から構成することによって第３の領域ＳＣ3と
第１の領域ＳＣ1との間にショットキ接合を形成し、多
数キャリアが主として順方向電流を構成する形態とすれ
ば、ラッチアップの危険性を回避することができ、書き
込み情報設定線に印加する電圧への制限は実質的に無く
なる。
【００４３】実施の形態３の半導体メモリセルにおいて
は、更に、読み出し用トランジスタＴＲ1のゲート領域
Ｇ1及びスイッチ用トランジスタＴＲ2のゲート領域はメ
モリセル選択用の第１の配線（例えば、ワード線）に接
続され、第３の領域ＳＣ3は書き込み情報設定線に接続
され、第４の領域ＳＣ4はメモリセル選択用の第２の配
線（例えば、ビット線）に接続されている。
は、更に、読み出し用トランジスタＴＲ1のゲート領域
Ｇ1及びスイッチ用トランジスタＴＲ2のゲート領域はメ
モリセル選択用の第１の配線（例えば、ワード線）に接
続され、第３の領域ＳＣ3は書き込み情報設定線に接続
され、第４の領域ＳＣ4はメモリセル選択用の第２の配
線（例えば、ビット線）に接続されている。
【００４４】実施の形態３の半導体メモリセルの変形例
の模式的な一部断面図を、図１２の（Ｂ）並びに図１３
の（Ａ）及び（Ｂ）に示す。図１２の（Ｂ）に示す例に
おいては、図１２の（Ａ）に示した例と異なり、読み出
し用トランジスタＴＲ1のゲート領域Ｇ1とスイッチ用ト
ランジスタＴＲ2のゲート領域Ｇ2の配置関係は、垂直方
向において概ね揃っている。このような構造にすること
で、半導体メモリセルの面積の縮小化を図ることができ
る。図１３の（Ａ）及び（Ｂ）に示す半導体メモリセル
においては、下から、支持基板、絶縁層、読み出し用ト
ランジスタＴＲ1のゲート領域Ｇ1、スイッチ用トランジ
スタＴＲ2のゲート領域Ｇ2の順に配置されている。そし
て、各領域の上下の位置関係は図１２に示した半導体メ
モリセルにおける各領域の上下の位置関係と逆になって
いる。図１３の（Ｂ）に示す例においては、図１３の
（Ａ）に示した例と異なり、読み出し用トランジスタＴ
Ｒ1のゲート領域Ｇ1とスイッチ用トランジスタＴＲ2の
ゲート領域Ｇ2の配置関係は、垂直方向において概ね揃
っている。
の模式的な一部断面図を、図１２の（Ｂ）並びに図１３
の（Ａ）及び（Ｂ）に示す。図１２の（Ｂ）に示す例に
おいては、図１２の（Ａ）に示した例と異なり、読み出
し用トランジスタＴＲ1のゲート領域Ｇ1とスイッチ用ト
ランジスタＴＲ2のゲート領域Ｇ2の配置関係は、垂直方
向において概ね揃っている。このような構造にすること
で、半導体メモリセルの面積の縮小化を図ることができ
る。図１３の（Ａ）及び（Ｂ）に示す半導体メモリセル
においては、下から、支持基板、絶縁層、読み出し用ト
ランジスタＴＲ1のゲート領域Ｇ1、スイッチ用トランジ
スタＴＲ2のゲート領域Ｇ2の順に配置されている。そし
て、各領域の上下の位置関係は図１２に示した半導体メ
モリセルにおける各領域の上下の位置関係と逆になって
いる。図１３の（Ｂ）に示す例においては、図１３の
（Ａ）に示した例と異なり、読み出し用トランジスタＴ
Ｒ1のゲート領域Ｇ1とスイッチ用トランジスタＴＲ2の
ゲート領域Ｇ2の配置関係は、垂直方向において概ね揃
っている。
【００４５】（実施の形態４）実施の形態４は、本発明
の第４の態様に係る半導体メモリセルに関する。図２の
（Ｂ）に原理図を、そして図１４の（Ａ）及び（Ｂ）並
びに図１５の（Ａ）及び（Ｂ）に模式的な一部断面図を
例示するように、実施の形態４の半導体メモリセルの各
領域の配置は、実施の形態３にて説明した半導体メモリ
セルと同様である。実施の形態４の半導体メモリセルが
実施の形態３の半導体メモリセルと相違する点は、第３
の領域ＳＣ3が、書き込み情報設定線に接続される代わ
りに、メモリセル選択用の第２の配線（例えば、ビット
線）に接続され、第４の領域ＳＣ 4が、メモリセル選択
用の第２の配線に接続される代わりに、所定の電位に接
続されている点にある。尚、図１４の（Ａ）に示す実施
の形態４の半導体メモリセルにおいては、読み出し用ト
ランジスタＴＲ1のゲート領域Ｇ1とスイッチ用トランジ
スタＴＲ2のゲート領域Ｇ2とは、導電体層を挟んで第１
及び第２の主面Ａ1，Ａ2上にそれぞれ設けられており、
これらの配置関係は垂直方向において若干ずれている。
また、半導体メモリセルは、支持基板上に形成された絶
縁層に囲まれて形成されている、所謂ＳＯＩ構造を有す
る。図１４の（Ａ）に示す実施の形態２の半導体メモリ
セルにおいては、下から、支持基板、絶縁層、スイッチ
用トランジスタＴＲ2のゲート領域Ｇ2、読み出し用トラ
ンジスタＴＲ1のゲート領域Ｇ1の順に配置されている。
一方、図１４の（Ｂ）に示す例においては、図１４の
（Ａ）に示した例と異なり、読み出し用トランジスタＴ
Ｒ1のゲート領域Ｇ1とスイッチ用トランジスタＴＲ2の
ゲート領域Ｇ2の配置関係は、垂直方向において概ね揃
っている。このような構造にすることで、半導体メモリ
セルの面積の縮小化を図ることができる。図１５の
（Ａ）及び（Ｂ）に示す半導体メモリセルにおいては、
下から、支持基板、絶縁層、読み出し用トランジスタＴ
Ｒ1のゲート領域Ｇ1、スイッチ用トランジスタＴＲ2の
ゲート領域Ｇ2の順に配置されている。そして、各領域
の上下の位置関係は図１４に示した半導体メモリセルに
おける各領域の上下の位置関係と逆になっている。図１
５の（Ｂ）に示す例においては、図１５の（Ａ）に示し
た例と異なり、読み出し用トランジスタＴＲ1のゲート
領域Ｇ1とスイッチ用トランジスタＴＲ2のゲート領域Ｇ
2の配置関係は、垂直方向において概ね揃っている。
の第４の態様に係る半導体メモリセルに関する。図２の
（Ｂ）に原理図を、そして図１４の（Ａ）及び（Ｂ）並
びに図１５の（Ａ）及び（Ｂ）に模式的な一部断面図を
例示するように、実施の形態４の半導体メモリセルの各
領域の配置は、実施の形態３にて説明した半導体メモリ
セルと同様である。実施の形態４の半導体メモリセルが
実施の形態３の半導体メモリセルと相違する点は、第３
の領域ＳＣ3が、書き込み情報設定線に接続される代わ
りに、メモリセル選択用の第２の配線（例えば、ビット
線）に接続され、第４の領域ＳＣ 4が、メモリセル選択
用の第２の配線に接続される代わりに、所定の電位に接
続されている点にある。尚、図１４の（Ａ）に示す実施
の形態４の半導体メモリセルにおいては、読み出し用ト
ランジスタＴＲ1のゲート領域Ｇ1とスイッチ用トランジ
スタＴＲ2のゲート領域Ｇ2とは、導電体層を挟んで第１
及び第２の主面Ａ1，Ａ2上にそれぞれ設けられており、
これらの配置関係は垂直方向において若干ずれている。
また、半導体メモリセルは、支持基板上に形成された絶
縁層に囲まれて形成されている、所謂ＳＯＩ構造を有す
る。図１４の（Ａ）に示す実施の形態２の半導体メモリ
セルにおいては、下から、支持基板、絶縁層、スイッチ
用トランジスタＴＲ2のゲート領域Ｇ2、読み出し用トラ
ンジスタＴＲ1のゲート領域Ｇ1の順に配置されている。
一方、図１４の（Ｂ）に示す例においては、図１４の
（Ａ）に示した例と異なり、読み出し用トランジスタＴ
Ｒ1のゲート領域Ｇ1とスイッチ用トランジスタＴＲ2の
ゲート領域Ｇ2の配置関係は、垂直方向において概ね揃
っている。このような構造にすることで、半導体メモリ
セルの面積の縮小化を図ることができる。図１５の
（Ａ）及び（Ｂ）に示す半導体メモリセルにおいては、
下から、支持基板、絶縁層、読み出し用トランジスタＴ
Ｒ1のゲート領域Ｇ1、スイッチ用トランジスタＴＲ2の
ゲート領域Ｇ2の順に配置されている。そして、各領域
の上下の位置関係は図１４に示した半導体メモリセルに
おける各領域の上下の位置関係と逆になっている。図１
５の（Ｂ）に示す例においては、図１５の（Ａ）に示し
た例と異なり、読み出し用トランジスタＴＲ1のゲート
領域Ｇ1とスイッチ用トランジスタＴＲ2のゲート領域Ｇ
2の配置関係は、垂直方向において概ね揃っている。
【００４６】実施の形態２〜実施の形態４にて説明した
半導体メモリセルの作製方法は、基本的には実施の形態
１にて説明した半導体メモリセルの作製方法と同様とす
ることができるので、詳細な説明は省略する。
半導体メモリセルの作製方法は、基本的には実施の形態
１にて説明した半導体メモリセルの作製方法と同様とす
ることができるので、詳細な説明は省略する。
【００４７】以下、実施の形態１の半導体メモリセルの
動作を説明するが、実施の形態２〜実施の形態４の半導
体メモリセルの動作原理は、実施の形態１の半導体メモ
リセルの動作原理と実質的に同じである。
動作を説明するが、実施の形態２〜実施の形態４の半導
体メモリセルの動作原理は、実施の形態１の半導体メモ
リセルの動作原理と実質的に同じである。
【００４８】書き込み時、各部位における電位を以下の
表１のとおりとする。
表１のとおりとする。
【００４９】
【表１】メモリセル選択用の第１の配線：ＶW 書き込み情報設定線 ”０”の書き込み時 ：Ｖ0 ”１”の書き込み時 ：Ｖ1
【００５０】読み出し時、各部位における電位を以下の
表２のとおりとする。また、読み出し時、第２の配線の
電位を以下の表２のとおりとする。第１の領域ＳＣ1が
接続された配線には０電位を含む所定の電位が与えられ
ている。
表２のとおりとする。また、読み出し時、第２の配線の
電位を以下の表２のとおりとする。第１の領域ＳＣ1が
接続された配線には０電位を含む所定の電位が与えられ
ている。
【００５１】
【表２】メモリセル選択用の第１の配線：ＶR 第２の配線 ：Ｖ2
【００５２】読み出し時、ゲート領域から見た読み出し
用トランジスタＴＲ1のスレッショールド値を以下の表
３のとおりとする。また、読み出し用トランジスタＴＲ
1における電位の関係を以下の表３のように設定する。
尚、”０”の読み出し時と、”１”の読み出し時とで
は、チャネル形成領域ＣＨ1の電位が異なる。この影響
を受けて、”０”の読み出し時、及び、”１”の読み出
し時において、ゲート領域Ｇ1から見た読み出し用トラ
ンジスタＴＲ1のスレッショールド値が変化する。但
し、従来のＤＲＡＭが必要とするような大きなキャパシ
タを必要としない。
用トランジスタＴＲ1のスレッショールド値を以下の表
３のとおりとする。また、読み出し用トランジスタＴＲ
1における電位の関係を以下の表３のように設定する。
尚、”０”の読み出し時と、”１”の読み出し時とで
は、チャネル形成領域ＣＨ1の電位が異なる。この影響
を受けて、”０”の読み出し時、及び、”１”の読み出
し時において、ゲート領域Ｇ1から見た読み出し用トラ
ンジスタＴＲ1のスレッショールド値が変化する。但
し、従来のＤＲＡＭが必要とするような大きなキャパシ
タを必要としない。
【００５３】
【表３】”０”の読み出し時：ＶTH_0 ”１”の読み出し時：ＶTH_1 ｜ＶTH_1｜＞｜ＶR｜＞｜ＶTH_0｜
【００５４】［情報の書き込み時］”０”（書き込み情
報設定線の電位：Ｖ0）又は”１”（書き込み情報設定
線の電位：Ｖ1）の情報の書き込み時、第１の配線の電
位をＶW（＜０）とする。その結果、スイッチ用トラン
ジスタＴＲ2のゲート領域Ｇ2の電位もＶW（＜０）とな
る。従って、スイッチ用トランジスタＴＲ2はオンの状
態である。それ故、読み出し用トランジスタＴＲ1のチ
ャネル形成領域ＣＨ1の電位は、Ｖ0（”０”の情報の場
合）又はＶ1（”１”の情報の場合）となる。
報設定線の電位：Ｖ0）又は”１”（書き込み情報設定
線の電位：Ｖ1）の情報の書き込み時、第１の配線の電
位をＶW（＜０）とする。その結果、スイッチ用トラン
ジスタＴＲ2のゲート領域Ｇ2の電位もＶW（＜０）とな
る。従って、スイッチ用トランジスタＴＲ2はオンの状
態である。それ故、読み出し用トランジスタＴＲ1のチ
ャネル形成領域ＣＨ1の電位は、Ｖ0（”０”の情報の場
合）又はＶ1（”１”の情報の場合）となる。
【００５５】情報の書き込み後、読み出し前の情報保持
状態においては、読み出し用トランジスタＴＲ1及びス
イッチ用トランジスタＴＲ2が導通しないように、各ト
ランジスタの各部分における電位を設定する。このため
には、例えば、第１の配線の電位を０（Ｖ）とし、書き
込み情報設定線の電位をＶ1とすればよい。
状態においては、読み出し用トランジスタＴＲ1及びス
イッチ用トランジスタＴＲ2が導通しないように、各ト
ランジスタの各部分における電位を設定する。このため
には、例えば、第１の配線の電位を０（Ｖ）とし、書き
込み情報設定線の電位をＶ1とすればよい。
【００５６】情報の書き込み時、読み出し用トランジス
タＴＲ1のゲート領域Ｇ1の電位はＶW（＜０）である。
従って、読み出し用トランジスタＴＲ1はオフ状態であ
る。こうして、”０”又は”１”の情報の書き込み時、
読み出し用トランジスタＴＲ1のチャネル形成領域ＣＨ1
の電位は、Ｖ0（”０”の情報の場合）、又は、Ｖ1（”
１”の情報の場合）となり、この状態は情報の読み出し
時まで、漏洩電流（スイッチ用トランジスタＴＲ2のオ
フ電流等）のために経時変化するが、許容範囲内に保持
される。尚、読み出し用トランジスタＴＲ1のチャネル
形成領域ＣＨ1の電位の経時変化が読み出し動作に誤り
を与える程大きくなる前に、所謂リフレッシュ動作を行
う。
タＴＲ1のゲート領域Ｇ1の電位はＶW（＜０）である。
従って、読み出し用トランジスタＴＲ1はオフ状態であ
る。こうして、”０”又は”１”の情報の書き込み時、
読み出し用トランジスタＴＲ1のチャネル形成領域ＣＨ1
の電位は、Ｖ0（”０”の情報の場合）、又は、Ｖ1（”
１”の情報の場合）となり、この状態は情報の読み出し
時まで、漏洩電流（スイッチ用トランジスタＴＲ2のオ
フ電流等）のために経時変化するが、許容範囲内に保持
される。尚、読み出し用トランジスタＴＲ1のチャネル
形成領域ＣＨ1の電位の経時変化が読み出し動作に誤り
を与える程大きくなる前に、所謂リフレッシュ動作を行
う。
【００５７】［情報の読み出し時］”０”又は”１”の
情報の読み出し時、第１の配線の電位はＶR（＞０）で
ある。その結果、スイッチ用トランジスタＴＲ2のゲー
ト領域の電位はＶR（＞０）となり、スイッチ用トラン
ジスタＴＲ2はオフの状態である。
情報の読み出し時、第１の配線の電位はＶR（＞０）で
ある。その結果、スイッチ用トランジスタＴＲ2のゲー
ト領域の電位はＶR（＞０）となり、スイッチ用トラン
ジスタＴＲ2はオフの状態である。
【００５８】読み出し用トランジスタＴＲ1のゲート領
域Ｇ1の電位はＶR（＞０）である。また、ゲート領域か
ら見た読み出し用トランジスタＴＲ1のスレッショール
ド値は、ＶTH_0又はＶTH_1である。この読み出し用トラ
ンジスタＴＲ1のスレッショールド値は、チャネル形成
領域ＣＨ1の電位の状態に依存する。これらの電位の間
には、 ｜ＶTH_1｜＞｜ＶR｜＞｜ＶTH_0｜ という関係がある。従って、蓄積された情報が”０”の
場合、読み出し用トランジスタＴＲ1はオン状態とな
る。また、蓄積された情報が”１”の場合、読み出し用
トランジスタＴＲ1はオフ状態となる。
域Ｇ1の電位はＶR（＞０）である。また、ゲート領域か
ら見た読み出し用トランジスタＴＲ1のスレッショール
ド値は、ＶTH_0又はＶTH_1である。この読み出し用トラ
ンジスタＴＲ1のスレッショールド値は、チャネル形成
領域ＣＨ1の電位の状態に依存する。これらの電位の間
には、 ｜ＶTH_1｜＞｜ＶR｜＞｜ＶTH_0｜ という関係がある。従って、蓄積された情報が”０”の
場合、読み出し用トランジスタＴＲ1はオン状態とな
る。また、蓄積された情報が”１”の場合、読み出し用
トランジスタＴＲ1はオフ状態となる。
【００５９】こうして、蓄積された情報に依存して読み
出し用トランジスタＴＲ1は、オン状態又はオフ状態と
なる。第４の領域ＳＣ4は第２の配線（例えばビット
線）に接続されているので、蓄積された情報（”０”あ
るいは”１”）に依存して、読み出し用トランジスタＴ
Ｒ1に電流が流れ、あるいは流れない。こうして、蓄積
された情報を読み出し用トランジスタＴＲ1によって読
み出すことができる。
出し用トランジスタＴＲ1は、オン状態又はオフ状態と
なる。第４の領域ＳＣ4は第２の配線（例えばビット
線）に接続されているので、蓄積された情報（”０”あ
るいは”１”）に依存して、読み出し用トランジスタＴ
Ｒ1に電流が流れ、あるいは流れない。こうして、蓄積
された情報を読み出し用トランジスタＴＲ1によって読
み出すことができる。
【００６０】以上に説明した読み出し用トランジスタＴ
Ｒ1及びスイッチ用トランジスタＴＲ2の動作状態を表４
に纏めた。尚、表４中、各電位の値は例示であり、上記
の条件を満足する値ならば如何なる値をとることも可能
である。
Ｒ1及びスイッチ用トランジスタＴＲ2の動作状態を表４
に纏めた。尚、表４中、各電位の値は例示であり、上記
の条件を満足する値ならば如何なる値をとることも可能
である。
【００６１】
【表４】
【００６２】以上、好ましい発明の実施の形態に基づき
本発明の半導体メモリセルを説明したが、本発明はこれ
らの発明の実施の形態に限定されない。発明の実施の形
態にて説明した半導体メモリセルの構造や電圧、電位等
の数値は例示であり、適宜変更することができる。ま
た、例えば、各発明の実施の形態にて説明した本発明の
半導体メモリセルにおいて、読み出し用トランジスタＴ
Ｒ1をｐチャネル形トランジスタとし、スイッチ用トラ
ンジスタＴＲ2をｎチャネル形トランジスタとすること
ができる。各トランジスタにおける各要素の配置は例示
であり、適宜変更することができる。また、各種の領域
への不純物の導入はイオン注入法だけでなく、拡散法に
て行うこともできる。更には、シリコン半導体のみなら
ず、例えばＧａＡｓ系等の化合物半導体から構成された
メモリセルにも本発明を適用することができる。
本発明の半導体メモリセルを説明したが、本発明はこれ
らの発明の実施の形態に限定されない。発明の実施の形
態にて説明した半導体メモリセルの構造や電圧、電位等
の数値は例示であり、適宜変更することができる。ま
た、例えば、各発明の実施の形態にて説明した本発明の
半導体メモリセルにおいて、読み出し用トランジスタＴ
Ｒ1をｐチャネル形トランジスタとし、スイッチ用トラ
ンジスタＴＲ2をｎチャネル形トランジスタとすること
ができる。各トランジスタにおける各要素の配置は例示
であり、適宜変更することができる。また、各種の領域
への不純物の導入はイオン注入法だけでなく、拡散法に
て行うこともできる。更には、シリコン半導体のみなら
ず、例えばＧａＡｓ系等の化合物半導体から構成された
メモリセルにも本発明を適用することができる。
【００６３】発明の実施の形態にて説明した半導体メモ
リセルの製造方法においては、半導体基板に凸部を形成
し、次いで、全面に絶縁体（絶縁層）を形成した後、絶
縁体（絶縁層）と支持基板とを張り合わせ、次に、半導
体基板を裏面から研削、研磨することによって得られ
た、所謂張り合わせ基板に基づき、所謂ＳＯＩ構造を有
する半導体メモリセルを製造したが、その代わりに、所
謂ＴＦＴ構造を有する半導体メモリセルを作製すること
もできる。即ち、絶縁体（絶縁層）の上にゲート領域を
形成し、次いで、例えばアモルファスシリコン層やポリ
シリコン層をＣＶＤ法等によって全面に成膜し、次い
で、レーザビームや電子ビームを用いた帯域溶融結晶化
法、絶縁体（絶縁層）に設けられた開口部を介して結晶
成長を行うラテラル固相結晶成長法等の各種の公知の単
結晶化技術によってシリコン層を形成し、かかるシリコ
ン層を導電体層として半導体メモリセルを作製すること
もできる。あるいは又、支持基板上にゲート領域を形成
した後、全面に例えばポリシリコン層あるいはアモルフ
ァスシリコン層を形成した後、かかるポリシリコン層あ
るいはアモルファスシリコン層を導電体層として半導体
メモリセルを作製することによって得ることができる。
また、本発明の半導体メモリセルはＭＥＳ型ＦＥＴ構造
を有する半導体メモリセルにも適用することができる。
リセルの製造方法においては、半導体基板に凸部を形成
し、次いで、全面に絶縁体（絶縁層）を形成した後、絶
縁体（絶縁層）と支持基板とを張り合わせ、次に、半導
体基板を裏面から研削、研磨することによって得られ
た、所謂張り合わせ基板に基づき、所謂ＳＯＩ構造を有
する半導体メモリセルを製造したが、その代わりに、所
謂ＴＦＴ構造を有する半導体メモリセルを作製すること
もできる。即ち、絶縁体（絶縁層）の上にゲート領域を
形成し、次いで、例えばアモルファスシリコン層やポリ
シリコン層をＣＶＤ法等によって全面に成膜し、次い
で、レーザビームや電子ビームを用いた帯域溶融結晶化
法、絶縁体（絶縁層）に設けられた開口部を介して結晶
成長を行うラテラル固相結晶成長法等の各種の公知の単
結晶化技術によってシリコン層を形成し、かかるシリコ
ン層を導電体層として半導体メモリセルを作製すること
もできる。あるいは又、支持基板上にゲート領域を形成
した後、全面に例えばポリシリコン層あるいはアモルフ
ァスシリコン層を形成した後、かかるポリシリコン層あ
るいはアモルファスシリコン層を導電体層として半導体
メモリセルを作製することによって得ることができる。
また、本発明の半導体メモリセルはＭＥＳ型ＦＥＴ構造
を有する半導体メモリセルにも適用することができる。
【００６４】実施の形態３あるいは実施の形態４にて説
明した半導体メモリセルにおいて、ダイオードＤをショ
ットキ接合から構成することもできる。即ち、ダイオー
ドＤを、図１６の（Ａ）及び（Ｂ）の模式的な一部断面
図に示すように、シリサイド層又はＭｏやＡｌ等から成
る金属層ＳＣ5と、第１の領域ＳＣ1から構成することも
できる。尚、図１６の（Ａ）は、図１２の（Ｂ）に示し
た実施の形態３の半導体メモリセルの変形例であり、図
１６の（Ｂ）は、図１４の（Ｂ）に示した実施の形態４
の半導体メモリセルの変形例である。
明した半導体メモリセルにおいて、ダイオードＤをショ
ットキ接合から構成することもできる。即ち、ダイオー
ドＤを、図１６の（Ａ）及び（Ｂ）の模式的な一部断面
図に示すように、シリサイド層又はＭｏやＡｌ等から成
る金属層ＳＣ5と、第１の領域ＳＣ1から構成することも
できる。尚、図１６の（Ａ）は、図１２の（Ｂ）に示し
た実施の形態３の半導体メモリセルの変形例であり、図
１６の（Ｂ）は、図１４の（Ｂ）に示した実施の形態４
の半導体メモリセルの変形例である。
【００６５】実施の形態１にて説明した半導体メモリセ
ルにおいて、読み出し用トランジスタＴＲ1の他方のソ
ース／ドレイン領域を構成する第１の領域の第１の主面
を含む表面領域を、高濃度の第１導電形不純物（例えば
ｎ++形不純物）を含有する領域ＳＣ1Aから構成し、スイ
ッチ用トランジスタＴＲ2の他方のソース／ドレイン領
域を構成する第２の領域の第２の主面を含む表面領域
を、高濃度の第２導電形不純物（例えばｐ++形不純物）
を含有する領域ＳＣ2Aから構成してもよい。図３の
（Ａ）及び図４の（Ａ）に示した半導体メモリセルをこ
のような構造に変形した例を、図１７の（Ａ）及び
（Ｂ）に示す。また、実施の形態２にて説明した半導体
メモリセルにおいて、読み出し用トランジスタＴＲ1の
他方のソース／ドレイン領域を構成する第１の領域の第
１の主面を含む表面領域を、高濃度の第１導電形不純物
（例えばｎ++形不純物）を含有する領域ＳＣ1Aから構成
し、スイッチ用トランジスタＴＲ2の他方のソース／ド
レイン領域を構成する第２の領域の第２の主面を含む表
面領域を、高濃度の第２導電形不純物（例えばｐ++形不
純物）を含有する領域ＳＣ2Aから構成してもよい。図１
０の（Ａ）及び図１１の（Ａ）に示した半導体メモリセ
ルをこのような構造に変形した例を、図１８の（Ａ）及
び（Ｂ）に示す。
ルにおいて、読み出し用トランジスタＴＲ1の他方のソ
ース／ドレイン領域を構成する第１の領域の第１の主面
を含む表面領域を、高濃度の第１導電形不純物（例えば
ｎ++形不純物）を含有する領域ＳＣ1Aから構成し、スイ
ッチ用トランジスタＴＲ2の他方のソース／ドレイン領
域を構成する第２の領域の第２の主面を含む表面領域
を、高濃度の第２導電形不純物（例えばｐ++形不純物）
を含有する領域ＳＣ2Aから構成してもよい。図３の
（Ａ）及び図４の（Ａ）に示した半導体メモリセルをこ
のような構造に変形した例を、図１７の（Ａ）及び
（Ｂ）に示す。また、実施の形態２にて説明した半導体
メモリセルにおいて、読み出し用トランジスタＴＲ1の
他方のソース／ドレイン領域を構成する第１の領域の第
１の主面を含む表面領域を、高濃度の第１導電形不純物
（例えばｎ++形不純物）を含有する領域ＳＣ1Aから構成
し、スイッチ用トランジスタＴＲ2の他方のソース／ド
レイン領域を構成する第２の領域の第２の主面を含む表
面領域を、高濃度の第２導電形不純物（例えばｐ++形不
純物）を含有する領域ＳＣ2Aから構成してもよい。図１
０の（Ａ）及び図１１の（Ａ）に示した半導体メモリセ
ルをこのような構造に変形した例を、図１８の（Ａ）及
び（Ｂ）に示す。
【００６６】更には、実施の形態３にて説明した半導体
メモリセルにおいて、読み出し用トランジスタＴＲ1の
他方のソース／ドレイン領域を構成する第１の領域の第
１の主面を含む表面領域を、高濃度の第１導電形不純物
（例えばｎ++形不純物）を含有する領域ＳＣ1Aから構成
し、スイッチ用トランジスタＴＲ2の他方のソース／ド
レイン領域を構成する第２の領域の第２の主面を含む表
面領域を、高濃度の第２導電形不純物（例えばｐ++形不
純物）を含有する領域ＳＣ2Aから構成してもよい。図１
２の（Ａ）及び図１３の（Ａ）に示した半導体メモリセ
ルをこのような構造に変形した例を、図１９の（Ａ）及
び（Ｂ）に示す。また、実施の形態４にて説明した半導
体メモリセルにおいて、読み出し用トランジスタＴＲ1
の他方のソース／ドレイン領域を構成する第１の領域の
第１の主面を含む表面領域を、高濃度の第１導電形不純
物（例えばｎ++形不純物）を含有する領域ＳＣ1Aから構
成し、スイッチ用トランジスタＴＲ2の他方のソース／
ドレイン領域を構成する第２の領域の第２の主面を含む
表面領域を、高濃度の第２導電形不純物（例えばｐ ++形
不純物）を含有する領域ＳＣ2Aから構成してもよい。図
１４の（Ａ）及び図１５の（Ａ）に示した半導体メモリ
セルをこのような構造に変形した例を、図２０の（Ａ）
及び（Ｂ）に示す。
メモリセルにおいて、読み出し用トランジスタＴＲ1の
他方のソース／ドレイン領域を構成する第１の領域の第
１の主面を含む表面領域を、高濃度の第１導電形不純物
（例えばｎ++形不純物）を含有する領域ＳＣ1Aから構成
し、スイッチ用トランジスタＴＲ2の他方のソース／ド
レイン領域を構成する第２の領域の第２の主面を含む表
面領域を、高濃度の第２導電形不純物（例えばｐ++形不
純物）を含有する領域ＳＣ2Aから構成してもよい。図１
２の（Ａ）及び図１３の（Ａ）に示した半導体メモリセ
ルをこのような構造に変形した例を、図１９の（Ａ）及
び（Ｂ）に示す。また、実施の形態４にて説明した半導
体メモリセルにおいて、読み出し用トランジスタＴＲ1
の他方のソース／ドレイン領域を構成する第１の領域の
第１の主面を含む表面領域を、高濃度の第１導電形不純
物（例えばｎ++形不純物）を含有する領域ＳＣ1Aから構
成し、スイッチ用トランジスタＴＲ2の他方のソース／
ドレイン領域を構成する第２の領域の第２の主面を含む
表面領域を、高濃度の第２導電形不純物（例えばｐ ++形
不純物）を含有する領域ＳＣ2Aから構成してもよい。図
１４の（Ａ）及び図１５の（Ａ）に示した半導体メモリ
セルをこのような構造に変形した例を、図２０の（Ａ）
及び（Ｂ）に示す。
【００６７】更には、本発明の半導体メモリセルを、所
謂サイドゲート型の半導体メモリセルに適用することが
できる。例えば発明の実施の形態１にて説明した半導体
メモリセルをサイドゲート型の半導体メモリセルに適用
した例を図２１の模式的な斜視図に示す。この形式の半
導体メモリセルにおいては、図２１の（Ａ）に示すよう
に、絶縁層から突出した略直方形のシリコン層に、第１
の領域ＳＣ1、第２の領域ＳＣ2、第３の領域ＳＣ3及び
第４の領域ＳＣ4が形成されている。また、ゲート領域
Ｇ1，Ｇ2が直方体のシリコン層の側面の一部分に形成さ
れている。尚、図２１の（Ｂ）に模式的な斜視図を示す
ように、ゲート領域Ｇが直方体のシリコン層の側面の一
部分から頂面の一部に延びる「Ｌ」字形状とすることも
できる。尚、図２１の（Ａ）の矢印Ａ−Ａ及び図２１の
（Ｂ）の矢印Ｂ−Ｂに沿って半導体メモリセルを切断し
たときの各領域の配置は、図３の（Ｂ）に示したと同様
である。図２１では、各領域及びゲート領域のみを表示
し、配線の図示は省略した。
謂サイドゲート型の半導体メモリセルに適用することが
できる。例えば発明の実施の形態１にて説明した半導体
メモリセルをサイドゲート型の半導体メモリセルに適用
した例を図２１の模式的な斜視図に示す。この形式の半
導体メモリセルにおいては、図２１の（Ａ）に示すよう
に、絶縁層から突出した略直方形のシリコン層に、第１
の領域ＳＣ1、第２の領域ＳＣ2、第３の領域ＳＣ3及び
第４の領域ＳＣ4が形成されている。また、ゲート領域
Ｇ1，Ｇ2が直方体のシリコン層の側面の一部分に形成さ
れている。尚、図２１の（Ｂ）に模式的な斜視図を示す
ように、ゲート領域Ｇが直方体のシリコン層の側面の一
部分から頂面の一部に延びる「Ｌ」字形状とすることも
できる。尚、図２１の（Ａ）の矢印Ａ−Ａ及び図２１の
（Ｂ）の矢印Ｂ−Ｂに沿って半導体メモリセルを切断し
たときの各領域の配置は、図３の（Ｂ）に示したと同様
である。図２１では、各領域及びゲート領域のみを表示
し、配線の図示は省略した。
【００６８】
【発明の効果】本発明の半導体メモリセルにおいては、
読み出し用トランジスタのチャネル形成領域に蓄積され
た電位あるいは電荷（情報）に依存して、読み出し用ト
ランジスタの動作が規定され、リフレッシュ時間内に読
み出されるトランジスタの電流としての情報は、付加的
に追加されたとしてもそのコンデンサ容量（例えば、ゲ
ート領域の容量＋付加容量等）の大きさに依存すること
がない。従って、従来の半導体メモリセルにおけるキャ
パシタ容量の問題を解決することができるし、リフレッ
シュ時間調整のために付加的なキャパシタを加えること
があっても、従来のＤＲＡＭのような著しく大きなキャ
パシタを必要としない。そして、半導体メモリセルの最
大面積は１つのトランジスタの面積に等しいかそれ以下
である。
読み出し用トランジスタのチャネル形成領域に蓄積され
た電位あるいは電荷（情報）に依存して、読み出し用ト
ランジスタの動作が規定され、リフレッシュ時間内に読
み出されるトランジスタの電流としての情報は、付加的
に追加されたとしてもそのコンデンサ容量（例えば、ゲ
ート領域の容量＋付加容量等）の大きさに依存すること
がない。従って、従来の半導体メモリセルにおけるキャ
パシタ容量の問題を解決することができるし、リフレッ
シュ時間調整のために付加的なキャパシタを加えること
があっても、従来のＤＲＡＭのような著しく大きなキャ
パシタを必要としない。そして、半導体メモリセルの最
大面積は１つのトランジスタの面積に等しいかそれ以下
である。
【００６９】また、本発明の第３若しくは第４の態様に
係る半導体メモリセルにおいては、第１の領域と第３の
領域からダイオードが構成されているので、所謂所定の
電位に接続された配線を省略することができる。
係る半導体メモリセルにおいては、第１の領域と第３の
領域からダイオードが構成されているので、所謂所定の
電位に接続された配線を省略することができる。
【図１】本発明の第１及び第２の態様に係る半導体メモ
リセルの原理図である。
リセルの原理図である。
【図２】本発明の第３及び第４の態様に係る半導体メモ
リセルの原理図である。
リセルの原理図である。
【図３】発明の実施の形態１の半導体メモリセルの模式
的な一部断面図である。
的な一部断面図である。
【図４】発明の実施の形態１の半導体メモリセルの変形
例の模式的な一部断面図である。
例の模式的な一部断面図である。
【図５】発明の実施の形態１の半導体メモリセルの作製
方法を説明するための支持基板等の模式的な一部断面図
である。
方法を説明するための支持基板等の模式的な一部断面図
である。
【図６】図５に引き続き、発明の実施の形態１の半導体
メモリセルの作製方法を説明するための支持基板等の模
式的な一部断面図である。
メモリセルの作製方法を説明するための支持基板等の模
式的な一部断面図である。
【図７】図６に引き続き、発明の実施の形態１の半導体
メモリセルの作製方法を説明するための支持基板等の模
式的な一部断面図である。
メモリセルの作製方法を説明するための支持基板等の模
式的な一部断面図である。
【図８】図７に引き続き、発明の実施の形態１の半導体
メモリセルの作製方法を説明するための支持基板等の模
式的な一部断面図である。
メモリセルの作製方法を説明するための支持基板等の模
式的な一部断面図である。
【図９】図９に引き続き、発明の実施の形態１の半導体
メモリセルの作製方法を説明するための支持基板等の模
式的な一部断面図である。
メモリセルの作製方法を説明するための支持基板等の模
式的な一部断面図である。
【図１０】発明の実施の形態２の半導体メモリセルの模
式的な一部断面図である。
式的な一部断面図である。
【図１１】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図１２】発明の実施の形態３の半導体メモリセルの模
式的な一部断面図である。
式的な一部断面図である。
【図１３】発明の実施の形態３の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図１４】発明の実施の形態４の半導体メモリセルの模
式的な一部断面図である。
式的な一部断面図である。
【図１５】発明の実施の形態４の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図１６】発明の実施の形態３及び発明の実施の形態４
の半導体メモリセルの変形例の模式的な一部断面図であ
る。
の半導体メモリセルの変形例の模式的な一部断面図であ
る。
【図１７】発明の実施の形態１の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図１８】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図１９】発明の実施の形態３の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図２０】発明の実施の形態４の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図２１】発明の実施の形態１にて説明した半導体メモ
リセルをサイドゲート型の半導体メモリセルに適用した
例の模式図である。
リセルをサイドゲート型の半導体メモリセルに適用した
例の模式図である。
【図２２】従来の１トランジスタメモリセルの概念図で
ある。
ある。
【図２３】従来のトレンチキャパシタセル構造を有する
メモリセルの断面図である。
メモリセルの断面図である。
ＴＲ1・・・読み出し用トランジスタ、ＴＲ2・・・スイ
ッチ用トランジスタ、ＳＣ1・・・第１の領域、ＳＣ2・
・・第２の領域、ＳＣ3・・・第３の領域、ＳＣ4・・・
第４の領域、ＣＨ1，ＣＨ2・・・チャネル形成領域、Ｇ
1，Ｇ2・・・ゲート領域、Ａ1・・・第１の主面、Ａ2・
・・第２の主面、１０・・・シリコン半導体基板、１０
Ａ・・・導電体層、１１，１３Ｂ・・・絶縁層、１２，
１５・・・シリコン酸化膜、１３Ａ・・・層間絶縁層、
１４・・・支持基板、２０，２１，２２・・・レジスト
ッチ用トランジスタ、ＳＣ1・・・第１の領域、ＳＣ2・
・・第２の領域、ＳＣ3・・・第３の領域、ＳＣ4・・・
第４の領域、ＣＨ1，ＣＨ2・・・チャネル形成領域、Ｇ
1，Ｇ2・・・ゲート領域、Ａ1・・・第１の主面、Ａ2・
・・第２の主面、１０・・・シリコン半導体基板、１０
Ａ・・・導電体層、１１，１３Ｂ・・・絶縁層、１２，
１５・・・シリコン酸化膜、１３Ａ・・・層間絶縁層、
１４・・・支持基板、２０，２１，２２・・・レジスト
Claims (4)
- 【請求項１】第１及び第２の対向する２つの主面を有す
る導電体層を備え、第１導電形の読み出し用トランジス
タと、第２導電形のスイッチ用トランジスタから成り、 （イ）第１の主面から第２の主面に亙って該導電体層に
設けられた、第１導電形を有する半導体性の第１の領
域、 （ロ）第１の主面から第２の主面に亙って該導電体層に
設けられ、第１の領域と接する第２導電形を有する半導
体性の第２の領域、 （ハ）第１の領域の第２の主面を含む表面領域に第２の
領域とは離間して設けられ、且つ、第１の領域と整流接
合を形成して接する半導体性若しくは導電性の第３の領
域、 （ニ）第２の領域の第１の主面を含む表面領域に第１の
領域とは離間して設けられ、且つ、第２の領域と整流接
合を形成して接する半導体性若しくは導電性の第４の領
域、 （ホ）第１の主面に形成された第１のバリア層上に、第
１の導電性と第４の領域を橋渡すごとく設けられた読み
出し用トランジスタのゲート領域、並びに、 （ヘ）第２の主面に形成された第２のバリア層上に、第
２の領域と第３の領域を橋渡すごとく設けられたスイッ
チ用トランジスタのゲート領域、を有する半導体メモリ
セルであって、 （Ａ−１）読み出し用トランジスタの一方のソース／ド
レイン領域は、第４の領域から構成され、 （Ａ−２）読み出し用トランジスタの他方のソース／ド
レイン領域は、第１の領域の第１の主面を含む表面領域
から構成され、 （Ａ−３）読み出し用トランジスタのチャネル形成領域
は、第１の領域の第１の主面を含む表面領域と第４の領
域とで挟まれた、第２の領域の第１の主面を含む表面領
域から構成され、 （Ｂ−１）スイッチ用トランジスタの一方のソース／ド
レイン領域は、第３の領域から構成され、 （Ｂ−２）スイッチ用トランジスタの他方のソース／ド
レイン領域は、第２の領域の第２の主面を含む表面領域
から構成され、 （Ｂ−３）スイッチ用トランジスタのチャネル形成領域
は、第２の領域の第２の主面を含む表面領域と第３の領
域とで挟まれた、第１の領域の第２の主面を含む表面領
域から構成され、 （Ｃ）読み出し用トランジスタのゲート領域及びスイッ
チ用トランジスタのゲート領域は、メモリセル選択用の
第１の配線に接続され、 （Ｄ）第３の領域は書き込み情報設定線に接続され、 （Ｅ）第４の領域は、メモリセル選択用の第２の配線に
接続され、 （Ｆ）読み出し用トランジスタの他方のソース／ドレイ
ン領域は、所定の電位に接続されていることを特徴とす
る半導体メモリセル。 - 【請求項２】請求項１に記載の半導体メモリセルにおい
て、 第４の領域は、メモリセル選択用の第２の配線に接続さ
れる代わりに、所定の電位に接続され、 読み出し用トランジスタの他方のソース／ドレイン領域
は、所定の電位に接続される代わりに、第２の配線に接
続されていることを特徴とする半導体メモリセル。 - 【請求項３】第１及び第２の対向する２つの主面を有す
る導電体層を備え、第１導電形の読み出し用トランジス
タと、第２導電形のスイッチ用トランジスタと、ダイオ
ードから成り、 （イ）第１の主面から第２の主面に亙って該導電体層に
設けられた、第１導電形を有する半導体性の第１の領
域、 （ロ）第１の主面から第２の主面に亙って該導電体層に
設けられ、第１の領域と接する第２導電形を有する半導
体性の第２の領域、 （ハ）第１の領域の第２の主面を含む表面領域に第２の
領域とは離間して設けられ、且つ、第１の領域と整流接
合を形成して接する半導体性若しくは導電性の第３の領
域、 （ニ）第２の領域の第１の主面を含む表面領域に第１の
領域とは離間して設けられ、且つ、第２の領域と整流接
合を形成して接する半導体性若しくは導電性の第４の領
域、 （ホ）第１の主面に形成された第１のバリア層上に、第
１の領域と第４の領域を橋渡すごとく設けられた読み出
し用トランジスタのゲート領域、並びに、 （ヘ）第２の主面に形成された第２のバリア層上に、第
２の領域と第３の領域を橋渡すごとく設けられたスイッ
チ用トランジスタのゲート領域、を有する半導体メモリ
セルであって、 （Ａ−１）読み出し用トランジスタの一方のソース／ド
レイン領域は、第４の領域から構成され、 （Ａ−２）読み出し用トランジスタの他方のソース／ド
レイン領域は、第１の領域の第１の主面を含む表面領域
から構成され、 （Ａ−３）読み出し用トランジスタのチャネル形成領域
は、第１の領域の第１の主面を含む表面領域と第４の領
域とで挟まれた、第２の領域の第１の主面を含む表面領
域から構成され、 （Ｂ−１）スイッチ用トランジスタの一方のソース／ド
レイン領域は、第３の領域から構成され、 （Ｂ−２）スイッチ用トランジスタの他方のソース／ド
レイン領域は、第２の領域の第２の主面を含む表面領域
から構成され、 （Ｂ−３）スイッチ用トランジスタのチャネル形成領域
は、第２の領域の第２の主面を含む表面領域と第３の領
域とで挟まれた、第１の領域の第２の主面を含む表面領
域から構成され、 （Ｃ）ダイオードは、第１の領域及び第３の領域から構
成され、 （Ｄ）読み出し用トランジスタのゲート領域及びスイッ
チ用トランジスタのゲート領域は、メモリセル選択用の
第１の配線に接続され、 （Ｅ）第３の領域は書き込み情報設定線に接続され、 （Ｆ）第４の領域は、メモリセル選択用の第２の配線に
接続されていることを特徴とする半導体メモリセル。 - 【請求項４】請求項３に記載の半導体メモリセルにおい
て、 第３の領域は、書き込み情報設定線に接続される代わり
に、メモリセル選択用の第２の配線に接続され、 第４の領域は、メモリセル選択用の第２の配線に接続さ
れる代わりに、所定の電位に接続されていることを特徴
とする半導体メモリセル。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10024652A JPH11224906A (ja) | 1998-02-05 | 1998-02-05 | 半導体メモリセル |
| US09/177,390 US6274912B1 (en) | 1997-10-29 | 1998-10-23 | Semiconductor memory cell and method of manufacturing the same |
| EP98402702A EP0913867B1 (en) | 1997-10-29 | 1998-10-29 | DRAM cell with separate read and write transistors |
| KR1019980045696A KR100536928B1 (ko) | 1997-10-29 | 1998-10-29 | 반도체 메모리 셀 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10024652A JPH11224906A (ja) | 1998-02-05 | 1998-02-05 | 半導体メモリセル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11224906A true JPH11224906A (ja) | 1999-08-17 |
Family
ID=12144083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10024652A Pending JPH11224906A (ja) | 1997-10-29 | 1998-02-05 | 半導体メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11224906A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004128446A (ja) * | 2002-04-10 | 2004-04-22 | Seiko Instruments Inc | 薄膜メモリ、アレイとその動作方法および製造方法 |
-
1998
- 1998-02-05 JP JP10024652A patent/JPH11224906A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004128446A (ja) * | 2002-04-10 | 2004-04-22 | Seiko Instruments Inc | 薄膜メモリ、アレイとその動作方法および製造方法 |
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