JP2000349171A - 半導体メモリセル - Google Patents

半導体メモリセル

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JP2000349171A
JP2000349171A JP11158521A JP15852199A JP2000349171A JP 2000349171 A JP2000349171 A JP 2000349171A JP 11158521 A JP11158521 A JP 11158521A JP 15852199 A JP15852199 A JP 15852199A JP 2000349171 A JP2000349171 A JP 2000349171A
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Mikio Mukai
幹雄 向井
Toshio Kobayashi
敏夫 小林
Yutaka Hayashi
豊 林
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Sony Corp
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Sony Corp
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Abstract

(57)【要約】 【課題】情報保持時間を十分に長くとることを可能と
し、従来のＤＲＡＭのような大容量のキャパシタを必要
としない、半導体メモリセルを提供する。 【解決手段】半導体メモリセルは、（１）ソース／ドレ
イン領域、チャネル形成領域ＣＨ1及びゲート領域Ｇ1を
有する第１導電形の読み出し用の第１のトランジスタＴ
Ｒ1、（２）ソース／ドレイン領域、チャネル形成領域
ＣＨ2及びゲート領域Ｇ2を有する第２導電形のスイッチ
用の第２のトランジスタＴＲ2、（３）接合型トランジ
スタＪＦ1、並びに、（３）補助キャパシタＣから成
り、第１のトランジスタＴＲ1の一方のソース／ドレイ
ン領域は、第２のトランジスタＴＲ2のチャネル形成領
域ＣＨ2に相当し、且つ、接合型トランジスタＪＦ1の一
方のソース／ドレイン領域に相当し、第２のトランジス
タＴＲ2の一方のソース／ドレイン領域は、第１のトラ
ンジスタＴＲ1のチャネル形成領域ＣＨ1に相当し、且
つ、接合型トランジスタＪＦ1の一方のゲート部に相当
し、補助キャパシタＣは第１のトランジスタＴＲ1のチ
ャネル形成領域ＣＨ1に接続されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、少なくとも２つの
トランジスタと接合型トランジスタと補助キャパシタ、
あるいは、少なくとも２つのトランジスタと接合型トラ
ンジスタとダイオードと補助キャパシタとから成る半導
体メモリセル、あるいは、これらを１つに融合した半導
体メモリセルに関する。
【０００２】
【従来の技術】従来、高集積の半導体メモリセルとし
て、図９９の（Ａ）に示すような、１つのトランジスタ
と１つのキャパシタで構成された１トランジスタメモリ
セルとも呼ばれるダイナミックメモリセルが使用されて
いる。このようなメモリセルにおいては、キャパシタに
蓄積された電荷は、ビット線に電圧変化が生じるような
電荷とする必要がある。ところが、メモリセルの平面寸
法の縮小化に伴い、平行平板状に形成されたキャパシタ
の大きさが小さくなり、その結果、メモリセルのキャパ
シタに電荷として蓄えられた情報を読み出したとき、か
かる情報が雑音に埋もれてしまうという問題、あるい
は、ビット線の浮遊容量がメモリセルの世代毎に大きく
なるために、ビット線に小さな電圧変化しか生じないと
いう問題が顕著になっている。この問題を解決する一手
段として、トレンチキャパシタセル構造（図９９の
（Ｂ）参照）、あるいはスタックトキャパシタセル構造
を有するダイナミックメモリセルが提案されている。し
かしながら、トレンチ（溝）の深さやスタック（積層）
の高さには加工技術上の限界があるため、キャパシタの
容量にも限界がある。それ故、これらの構造を有するダ
イナミックメモリセルは、ディープ・サブミクロン・ル
ール以下の寸法領域では、キャパシタ用の高価な新規材
料を導入しない限り、限界に至ると言われている。
【０００３】また、メモリセルを構成するトランジスタ
に関しても、ディープ・サブミクロン・ルール以下の平
面寸法では、耐圧劣化やパンチスルー等の問題が生じる
ため、規定電圧下でも電流リークが発生する虞が大き
い。それ故、メモリセルが微小化したとき、従来のトラ
ンジスタ構造では、メモリセルを正常に動作させること
が困難になる。
【０００４】このようなキャパシタの限界を解決するた
めに、本出願人は、特願平５−２４６２６４号（特開平
７−９９２５１号公報）にて、２つのトランジスタ、あ
るいは２つのトランジスタを１つに融合したトランジス
タから成る半導体メモリセルを提案した。尚、以下の従
来例の引用は、特開平７−９９２５１号公報における表
記に従う。この特開平７−９９２５１号公報の図１５の
（Ａ）及び（Ｂ）に開示された半導体メモリセルは、半
導体基板表面領域又は絶縁性基板上に形成された第１導
電形の第１の半導体領域ＳＣ1と、第１の半導体領域Ｓ
Ｃ1の表面領域に設けられ且つ整流接合を形成して接す
る第１の導電性領域ＳＣ2と、第１の半導体領域ＳＣ1の
表面領域に設けられ且つ第１の導電性領域ＳＣ2とは離
間して設けられた第２導電形の第２の半導体領域ＳＣ3
と、第２の半導体領域ＳＣ3の表面領域に設けられ且つ
整流接合を形成して接する第２の導電性領域ＳＣ4と、
第１の半導体領域ＳＣ1と第２の導電性領域ＳＣ4、及び
第１の導電性領域ＳＣ2と第２の半導体領域ＳＣ3を橋渡
すごとくバリア層を介して設けられた導電ゲートＧから
成り、導電ゲートＧは、メモリセル選択用の第１の配線
に接続され、第１の導電性領域ＳＣ2は、書き込み情報
設定線に接続され、第２の導電性領域ＳＣ4は、メモリ
セル選択用の第２の配線に接続されている。
【０００５】そして、第１の半導体領域ＳＣ1（チャネ
ル形成領域Ｃｈ2に相当する）と、第１の導電性領域Ｓ
Ｃ2及び第２の半導体領域ＳＣ3（これらの領域はソース
／ドレイン領域に相当する）と、導電ゲートＧによっ
て、スイッチ用トランジスタＴＲ 2が構成される。ま
た、第２の半導体領域ＳＣ3（チャネル形成領域Ｃｈ1に
相当する）と、第１の半導体領域ＳＣ1及び第２の導電
性領域ＳＣ4（これらの領域はソース／ドレイン領域に
相当する）と、導電ゲートＧによって、情報蓄積用トラ
ンジスタＴＲ1が構成される。
【０００６】この半導体メモリセルにおいては、情報の
書き込み時、スイッチ用トランジスタＴＲ2が導通し、
その結果、情報は、情報蓄積用トランジスタＴＲ1のチ
ャネル形成領域Ｃｈ1に電位あるいは電荷の形態で蓄積
される。情報の読み出し時、情報蓄積用トランジスタＴ
Ｒ1においては、チャネル形成領域Ｃｈ1に蓄積された電
位あるいは電荷（情報）に依存して、導電ゲートＧから
見た情報蓄積用トランジスタＴＲ1のスレッショールド
値が変化する。従って、情報の読み出し時、適切に選定
された電位を導電ゲートＧに印加することによって、情
報蓄積用トランジスタＴＲ1の情報蓄積状態をチャネル
電流の大小（０も含めて）で判定することができる。こ
の情報蓄積用トランジスタＴＲ1の動作状態を検出する
ことによって、情報の読み出しを行う。
【０００７】即ち、情報の読み出し時、蓄積された情報
に依存して情報蓄積用トランジスタＴＲ1はオン状態又
はオフ状態となる。第２の導電性領域ＳＣ4は、第２の
配線に接続されているので、蓄積された情報（”０”あ
るいは”１”）に依存して、情報蓄積用トランジスタＴ
Ｒ1に電流が流れ、あるいは流れない。こうして、蓄積
された情報を情報蓄積用トランジスタＴＲ1によって読
み出すことができる。
【０００８】また、本出願人は、特願平９−２５１６４
６号（特開平１０−１５４７５７号公報）にて、読み出
し用のトランジスタＴＲ1、スイッチ用のトランジスタ
ＴＲ2、及び、電流制御用の接合型トランジスタＴＲ3の
３つのトランジスタから構成された半導体メモリセルを
提案した。
【０００９】
【発明が解決しようとする課題】しかしながら、これら
の特許公開公報に開示された半導体メモリセルにおいて
は、情報の保持領域が小さいため、情報保持時間が十分
には長くないといった問題がある。
【００１０】従って、本発明の目的は、情報保持時間を
十分に長くとることを可能とし、トランジスタの動作が
安定しており、従来のＤＲＡＭのような大容量のキャパ
シタを必要とせず、情報の書き込み／読み出しを確実に
行うことができ、しかも、寸法を微小化することができ
る半導体メモリセル、あるいはロジック用の半導体メモ
リセル、更には、少なくとも２つのトランジスタと接合
型トランジスタと補助キャパシタ、あるいは、少なくと
も２つのトランジスタと接合型トランジスタとダイオー
ドと補助キャパシタから成る半導体メモリセル、あるい
は、これらを１つに融合した半導体メモリセルを提供す
ることにある。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
めの本発明の第１の態様に係る半導体メモリセルは、
（１）ソース／ドレイン領域、該ソース／ドレイン領域
に接触し、且つ、該ソース／ドレイン領域を離間する半
導体性のチャネル形成領域、及び、該チャネル形成領域
と容量結合したゲート領域を有する第１導電形の読み出
し用の第１のトランジスタ、（２）ソース／ドレイン領
域、該ソース／ドレイン領域に接触し、且つ、該ソース
／ドレイン領域を離間する半導体性のチャネル形成領
域、及び、該チャネル形成領域と容量結合したゲート領
域を有する第２導電形のスイッチ用の第２のトランジス
タ、（３）ソース／ドレイン領域、チャネル領域及びゲ
ート部を有する電流制御用の接合型トランジスタ、並び
に、（４）補助キャパシタ、から成り、第１のトランジ
スタの一方のソース／ドレイン領域は、第２のトランジ
スタのチャネル形成領域に相当し、且つ、接合型トラン
ジスタの一方のソース／ドレイン領域に相当し、第２の
トランジスタの一方のソース／ドレイン領域は、第１の
トランジスタのチャネル形成領域に相当し、且つ、接合
型トランジスタの一方のゲート部に相当し、補助キャパ
シタは、第１のトランジスタのチャネル形成領域に接続
されていることを特徴とする。
【００１２】尚、「Ｘ」が「Ｙ」に相当するとは、
「Ｘ」と「Ｙ」とが共有されている構成、あるいは、
「Ｘ」と「Ｙ」とが繋がっている構成を指す。例えば、
「第１のトランジスタの一方のソース／ドレイン領域は
第２のトランジスタのチャネル形成領域に相当し」と
は、第１のトランジスタの一方のソース／ドレイン領域
と第２のトランジスタのチャネル形成領域とが共有され
ている構成、あるいは、第１のトランジスタの一方のソ
ース／ドレイン領域と第２のトランジスタのチャネル形
成領域とが繋がっている構成を指す。以下における説明
においても同様である。
【００１３】本発明の第１の態様に係る半導体メモリセ
ルにおいては、第１のトランジスタのゲート領域及び第
２のトランジスタのゲート領域はメモリセル選択用の第
１の配線（例えば、ワード線）に接続され、第１のトラ
ンジスタの他方のソース／ドレイン領域は第２の配線に
接続され、接合型トランジスタの他方のゲート部は第３
の配線に接続され、第１のトランジスタの一方のソース
／ドレイン領域は接合型トランジスタを介して第４の配
線に接続され、第２のトランジスタの他方のソース／ド
レイン領域は書き込み情報設定線に接続されている構成
とすることができる。尚、第２の配線をビット線とし、
第４の配線に所定の電位を加える構成、あるいは、第４
の配線をビット線とし、第２の配線に所定の電位を加え
る構成とすることが好ましい。書き込み情報設定線を、
図中、「ＷＩＳＬ」で表す。
【００１４】この場合、第１のトランジスタの一方のソ
ース／ドレイン領域は、接合型トランジスタを介して第
４の配線に接続される代わりに、接合型トランジスタ及
びダイオードを介して書き込み情報設定線に接続されて
いる構成とすることができる。そして、第２の配線をビ
ット線とする構成、あるいは、書き込み情報設定線をビ
ット線と兼用させ、第２の配線に所定の電位を加える構
成とすることが好ましい。尚、以下の説明において、ダ
イオードあるいは後述するｐｎ接合ダイオードや多数キ
ャリア・ダイオードが設けられている場合には、第２の
配線をビット線とする構成、あるいは、書き込み情報設
定線をビット線と兼用させ、第２の配線に所定の電位を
加える構成とすることが好ましい。
【００１５】あるいは又、この場合、接合型トランジス
タの他方のゲート部は、第３の配線に接続される代わり
に、書き込み情報設定線に接続されている構成とするこ
とができ、この場合にも、第１のトランジスタの一方の
ソース／ドレイン領域は、接合型トランジスタを介して
第４の配線に接続される代わりに、接合型トランジスタ
及びダイオードを介して書き込み情報設定線に接続され
ている構成とすることができる。
【００１６】あるいは又、この場合、第１のトランジス
タの一方のソース／ドレイン領域は、接合型トランジス
タを介して第４の配線に接続される代わりに、接合型ト
ランジスタ及びダイオードを介して第３の配線に接続さ
れている構成とすることもできる。
【００１７】あるいは又、この場合、接合型トランジス
タの他方のゲート部は、第３の配線に接続される代わり
に、接合型トランジスタの一方のゲート部に接続されて
いる構成とすることができ、この場合にも、第１のトラ
ンジスタの一方のソース／ドレイン領域は、接合型トラ
ンジスタを介して第４の配線に接続される代わりに、接
合型トランジスタ及びダイオードを介して書き込み情報
設定線に接続されている構成とすることができる。
【００１８】上記の目的を達成するための本発明の第２
の態様に係る半導体メモリセルは、（１）ソース／ドレ
イン領域、該ソース／ドレイン領域に接触し、且つ、該
ソース／ドレイン領域を離間する半導体性のチャネル形
成領域、及び、該チャネル形成領域と容量結合したゲー
ト領域を有する第１導電形の読み出し用の第１のトラン
ジスタ、（２）ソース／ドレイン領域、該ソース／ドレ
イン領域に接触し、且つ、該ソース／ドレイン領域を離
間する半導体性のチャネル形成領域、及び、該チャネル
形成領域と容量結合したゲート領域を有する第２導電形
のスイッチ用の第２のトランジスタ、（３）ソース／ド
レイン領域、チャネル領域及びゲート部を有する電流制
御用の接合型トランジスタ、並びに、（４）補助キャパ
シタ、から成り、第１のトランジスタの一方のソース／
ドレイン領域は、第２のトランジスタのチャネル形成領
域に相当し、第１のトランジスタの他方のソース／ドレ
イン領域は、接合型トランジスタの一方のソース／ドレ
イン領域に相当し、第２のトランジスタの一方のソース
／ドレイン領域は、第１のトランジスタのチャネル形成
領域に相当し、且つ、接合型トランジスタの一方のゲー
ト部に相当し、補助キャパシタは、第１のトランジスタ
のチャネル形成領域に接続されていることを特徴とす
る。
【００１９】本発明の第２の態様に係る半導体メモリセ
ルにおいては、第１のトランジスタのゲート領域及び第
２のトランジスタのゲート領域はメモリセル選択用の第
１の配線（例えば、ワード線）に接続され、第１のトラ
ンジスタの他方のソース／ドレイン領域は接合型トラン
ジスタを介して第２の配線に接続され、接合型トランジ
スタの他方のゲート部は第３の配線に接続され、第１の
トランジスタの一方のソース／ドレイン領域は第４の配
線に接続され、第２のトランジスタの他方のソース／ド
レイン領域は書き込み情報設定線に接続されている構成
とすることができる。尚、第２の配線をビット線とし、
第４の配線に所定の電位を加える構成、あるいは、第４
の配線をビット線とし、第２の配線に所定の電位を加え
る構成とすることが好ましい。
【００２０】この場合、第１のトランジスタの一方のソ
ース／ドレイン領域は、第４の配線に接続される代わり
に、ダイオードを介して書き込み情報設定線に接続され
ている構成とすることができる。
【００２１】あるいは又、この場合、接合型トランジス
タの他方のゲート部は、第３の配線に接続される代わり
に、書き込み情報設定線に接続されている構成とするこ
とができ、この場合、第１のトランジスタの一方のソー
ス／ドレイン領域は、第４の配線に接続される代わり
に、ダイオードを介して書き込み情報設定線に接続され
ている構成とすることができる。
【００２２】あるいは又、この場合、接合型トランジス
タの他方のゲート部は、第３の配線に接続される代わり
に、接合型トランジスタの一方のゲート部に接続されて
いる構成とすることができ、この場合にも、第１のトラ
ンジスタの一方のソース／ドレイン領域は、第４の配線
に接続される代わりに、ダイオードを介して書き込み情
報設定線に接続されている構成とすることができる。
【００２３】上記の目的を達成するための本発明の第３
の態様に係る半導体メモリセルは、（１）ソース／ドレ
イン領域、該ソース／ドレイン領域に接触し、且つ、該
ソース／ドレイン領域を離間する半導体性のチャネル形
成領域、及び、該チャネル形成領域と容量結合したゲー
ト領域を有する第１導電形の読み出し用の第１のトラン
ジスタ、（２）ソース／ドレイン領域、該ソース／ドレ
イン領域に接触し、且つ、該ソース／ドレイン領域を離
間する半導体性のチャネル形成領域、及び、該チャネル
形成領域と容量結合したゲート領域を有する第２導電形
のスイッチ用の第２のトランジスタ、（３）ソース／ド
レイン領域、該ソース／ドレイン領域に接触し、且つ、
該ソース／ドレイン領域を離間する半導体性のチャネル
形成領域、及び、該チャネル形成領域と容量結合したゲ
ート領域を有する第２導電形の電流制御用の第３のトラ
ンジスタ、（４）ソース／ドレイン領域、チャネル領域
及びゲート部を有する電流制御用の接合型トランジス
タ、並びに、（５）補助キャパシタ、から成り、第１の
トランジスタの一方のソース／ドレイン領域は、第２の
トランジスタのチャネル形成領域に相当し、第１のトラ
ンジスタの他方のソース／ドレイン領域は、接合型トラ
ンジスタの一方のソース／ドレイン領域に相当し、第２
のトランジスタの一方のソース／ドレイン領域は、第１
のトランジスタのチャネル形成領域に相当し、且つ、接
合型トランジスタの一方のゲート部に相当し、且つ、第
３のトランジスタの一方のソース／ドレイン領域に相当
し、第３のトランジスタの他方のソース／ドレイン領域
は、接合型トランジスタの他方のゲート部に相当し、補
助キャパシタは、第１のトランジスタのチャネル形成領
域に接続されていることを特徴とする。
【００２４】本発明の第３の態様に係る半導体メモリセ
ルにおいては、第１のトランジスタのゲート領域、第２
のトランジスタのゲート領域及び第３のトランジスタの
ゲート領域はメモリセル選択用の第１の配線（例えば、
ワード線）に接続され、第１のトランジスタの他方のソ
ース／ドレイン領域は接合型トランジスタを介して第２
の配線に接続され、第１のトランジスタの一方のソース
／ドレイン領域は第３の配線に接続され、第２のトラン
ジスタの他方のソース／ドレイン領域は書き込み情報設
定線に接続されている構成とすることができる。尚、第
２の配線をビット線とし、第３の配線に所定の電位を加
える構成、あるいは、第３の配線をビット線とし、第２
の配線に所定の電位を加える構成とすることが好まし
い。
【００２５】この場合、第１のトランジスタの一方のソ
ース／ドレイン領域は、第３の配線に接続される代わり
に、ダイオードを介して書き込み情報設定線に接続され
ている構成とすることができる。
【００２６】上記の目的を達成するための本発明の第４
の態様に係る半導体メモリセルは、（１）ソース／ドレ
イン領域、該ソース／ドレイン領域に接触し、且つ、該
ソース／ドレイン領域を離間する半導体性のチャネル形
成領域、及び、該チャネル形成領域と容量結合したゲー
ト領域を有する第１導電形の読み出し用の第１のトラン
ジスタ、（２）ソース／ドレイン領域、該ソース／ドレ
イン領域に接触し、且つ、該ソース／ドレイン領域を離
間する半導体性のチャネル形成領域、及び、該チャネル
形成領域と容量結合したゲート領域を有する第２導電形
のスイッチ用の第２のトランジスタ、（３）ソース／ド
レイン領域、チャネル領域及びゲート部を有する電流制
御用の第１の接合型トランジスタ、（４）ソース／ドレ
イン領域、チャネル領域及びゲート部を有する電流制御
用の第２の接合型トランジスタ、並びに、（５）補助キ
ャパシタ、から成り、第１のトランジスタの一方のソー
ス／ドレイン領域は、第２のトランジスタのチャネル形
成領域に相当し、且つ、第１の接合型トランジスタの一
方のソース／ドレイン領域に相当し、第１のトランジス
タの他方のソース／ドレイン領域は、第２の接合型トラ
ンジスタの一方のソース／ドレイン領域に相当し、第２
のトランジスタの一方のソース／ドレイン領域は、第１
のトランジスタのチャネル形成領域に相当し、且つ、第
１の接合型トランジスタの一方のゲート部に相当し、且
つ、第２の接合型トランジスタの一方のゲート部に相当
し、補助キャパシタは、第１のトランジスタのチャネル
形成領域に接続されていることを特徴とする。
【００２７】本発明の第４の態様に係る半導体メモリセ
ルにおいては、第１のトランジスタのゲート領域及び第
２のトランジスタのゲート領域はメモリセル選択用の第
１の配線（例えば、ワード線）に接続され、第１のトラ
ンジスタの他方のソース／ドレイン領域は第２の接合型
トランジスタを介して第２の配線に接続され、第２の接
合型トランジスタの他方のゲート部は第３の配線に接続
され、第１のトランジスタの一方のソース／ドレイン領
域は第１の接合型トランジスタを介して第４の配線に接
続され、第１の接合型トランジスタの他方のゲート部は
書き込み情報設定線に接続され、第２のトランジスタの
他方のソース／ドレイン領域は書き込み情報設定線に接
続されている構成とすることができる。尚、第２の配線
をビット線とし、第４の配線に所定の電位を加える構
成、あるいは、第４の配線をビット線とし、第２の配線
に所定の電位を加える構成とすることが好ましい。
【００２８】この場合、第１のトランジスタの一方のソ
ース／ドレイン領域は、第１の接合型トランジスタを介
して第４の配線に接続される代わりに、第１の接合型ト
ランジスタ及びダイオードを介して書き込み情報設定線
に接続されている構成とすることができる。
【００２９】あるいは又、この場合、第２の接合型トラ
ンジスタの他方のゲート部は、第３の配線に接続される
代わりに、第２の接合型トランジスタの一方のゲート部
に接続されている構成とすることができ、この場合、第
１のトランジスタの一方のソース／ドレイン領域は、第
１の接合型トランジスタを介して第４の配線に接続され
る代わりに、第１の接合型トランジスタ及びダイオード
を介して書き込み情報設定線に接続されている構成とす
ることができる。
【００３０】上記の目的を達成するための本発明の第５
の態様に係る半導体メモリセルは、（１）ソース／ドレ
イン領域、該ソース／ドレイン領域に接触し、且つ、該
ソース／ドレイン領域を離間する半導体性のチャネル形
成領域、及び、該チャネル形成領域と容量結合したゲー
ト領域を有する第１導電形の読み出し用の第１のトラン
ジスタ、（２）ソース／ドレイン領域、該ソース／ドレ
イン領域に接触し、且つ、該ソース／ドレイン領域を離
間する半導体性のチャネル形成領域、及び、該チャネル
形成領域と容量結合したゲート領域を有する第２導電形
のスイッチ用の第２のトランジスタ、（３）ソース／ド
レイン領域、該ソース／ドレイン領域に接触し、且つ、
該ソース／ドレイン領域を離間する半導体性のチャネル
形成領域、及び、該チャネル形成領域と容量結合したゲ
ート領域を有する第２導電形の電流制御用の第３のトラ
ンジスタ、（４）ソース／ドレイン領域、チャネル領域
及びゲート部を有する電流制御用の第１の接合型トラン
ジスタ、（５）ソース／ドレイン領域、チャネル領域及
びゲート部を有する電流制御用の第２の接合型トランジ
スタ、並びに、（６）補助キャパシタ、から成り、第１
のトランジスタの一方のソース／ドレイン領域は、第２
のトランジスタのチャネル形成領域に相当し、且つ、第
１の接合型トランジスタの一方のソース／ドレイン領域
に相当し、第１のトランジスタの他方のソース／ドレイ
ン領域は、第２の接合型トランジスタの一方のソース／
ドレイン領域に相当し、第２のトランジスタの一方のソ
ース／ドレイン領域は、第１のトランジスタのチャネル
形成領域に相当し、且つ、第１の接合型トランジスタの
一方のゲート部に相当し、且つ、第２の接合型トランジ
スタの一方のゲート部に相当し、且つ、第３のトランジ
スタの一方のソース／ドレイン領域に相当し、第３のト
ランジスタの他方のソース／ドレイン領域は、第２の接
合型トランジスタの他方のゲート部に相当し、補助キャ
パシタは、第１のトランジスタのチャネル形成領域に接
続されていることを特徴とする。
【００３１】本発明の第５の態様に係る半導体メモリセ
ルにおいては、第１のトランジスタのゲート領域、第２
のトランジスタのゲート領域及び第３のトランジスタの
ゲート領域はメモリセル選択用の第１の配線（例えば、
ワード線）に接続され、第１のトランジスタの他方のソ
ース／ドレイン領域は第２の接合型トランジスタを介し
て第２の配線に接続され、第１のトランジスタの一方の
ソース／ドレイン領域は第１の接合型トランジスタを介
して第３の配線に接続され、第２のトランジスタの他方
のソース／ドレイン領域は書き込み情報設定線に接続さ
れ、第１の接合型トランジスタの他方のゲート部は書き
込み情報設定線に接続されている構成とすることができ
る。尚、第２の配線をビット線とし、第３の配線に所定
の電位を加える構成、あるいは、第３の配線をビット線
とし、第２の配線に所定の電位を加える構成とすること
が好ましい。
【００３２】この場合、第１のトランジスタの一方のソ
ース／ドレイン領域は、第１の接合型トランジスタを介
して第３の配線に接続される代わりに、第１の接合型ト
ランジスタ及びダイオードを介して書き込み情報設定線
に接続されている構成とすることもできる。
【００３３】本発明の第１の態様、第２の態様若しくは
第４の態様に係る半導体メモリセルにおいては、第１の
トランジスタのゲート領域と第２のトランジスタのゲー
ト領域とを個別に設けてもよいが、半導体メモリセルの
大きさを小さくするために、第１のトランジスタと第２
のトランジスタとはゲート領域を共有している構成とす
ることが好ましい。また、本発明の第３の態様若しくは
第５の態様に係る半導体メモリセルにおいては、第１の
トランジスタのゲート領域と第２のトランジスタのゲー
ト領域と第３のトランジスタのゲート領域とを個別に設
けてもよいが、半導体メモリセルの大きさを小さくする
ために、第１のトランジスタと第２のトランジスタと第
３のトランジスタはゲート領域を共有している構成とす
ることが好ましい。
【００３４】上記の目的を達成するための本発明の第６
の態様に係る半導体メモリセルは、（１）ソース／ドレ
イン領域、チャネル形成領域、及びゲート領域を有する
第１導電形の読み出し用の第１のトランジスタ、（２）
ソース／ドレイン領域、チャネル形成領域、及びゲート
領域を有する第２導電形のスイッチ用の第２のトランジ
スタ、（３）ソース／ドレイン領域、チャネル領域及び
ゲート部を有する電流制御用の接合型トランジスタ、並
びに、（４）補助キャパシタ、から成り、（ａ）第２導
電形を有する半導体性の第１の領域、（ｂ）第１の領域
の表面領域に設けられた、第１導電形を有する半導体性
の第２の領域、（ｃ）第２の領域の表面領域に設けら
れ、且つ、整流接合を形成して接する第３の領域、
（ｄ）第１の領域の表面領域に第２の領域と離間して設
けられ、且つ、整流接合を形成して接する第４の領域、
並びに、（ｅ）第２の領域の表面領域に第３の領域と離
間して設けられ、且つ、第２の領域と整流接合を形成し
て接する第５の領域、を有する。
【００３５】そして、（Ａ−１）第１のトランジスタの
一方のソース／ドレイン領域は、第２の領域の表面領域
の一部から構成され、（Ａ−２）第１のトランジスタの
他方のソース／ドレイン領域は、第４の領域から構成さ
れ、（Ａ−３）第１のトランジスタのチャネル形成領域
は、第２の領域の表面領域の該一部と第４の領域とで挟
まれた第１の領域の表面領域の一部から構成され、（Ａ
−４）第１のトランジスタのゲート領域は、第１のトラ
ンジスタのチャネル形成領域の上方に絶縁膜を介して設
けられており、（Ｂ−１）第２のトランジスタの一方の
ソース／ドレイン領域は、第１の領域の表面領域の他の
部分から構成され、（Ｂ−２）第２のトランジスタの他
方のソース／ドレイン領域は、第３の領域から構成さ
れ、（Ｂ−３）第２のトランジスタのチャネル形成領域
は、第１の領域の表面領域の該他の部分と第３の領域と
で挟まれた第２の領域の表面領域の他の部分から構成さ
れ、（Ｂ−４）第２のトランジスタのゲート領域は、第
２のトランジスタのチャネル形成領域の上方に絶縁膜を
介して設けられており、（Ｃ−１）接合型トランジスタ
のゲート部は、第５の領域、及び、該第５の領域と対向
する第１の領域の部分から構成され、（Ｃ−２）接合型
トランジスタのチャネル領域は、第５の領域と第１の領
域の該部分とで挟まれた第２の領域の一部から構成さ
れ、（Ｃ−３）接合型トランジスタの一方のソース／ド
レイン領域は、接合型トランジスタのチャネル領域の一
端から延び、且つ、第１のトランジスタの一方のソース
／ドレイン領域を構成する第２の領域の表面領域の該一
部から構成され、（Ｃ−４）接合型トランジスタの他方
のソース／ドレイン領域は、接合型トランジスタのチャ
ネル領域の他端から延びる第２の領域の部分から構成さ
れ、（Ｄ）補助キャパシタは、第１の領域に接続され、
（Ｅ）第１のトランジスタのゲート領域及び第２のトラ
ンジスタのゲート領域は、メモリセル選択用の第１の配
線（例えば、ワード線）に接続され、（Ｆ）第３の領域
は、書き込み情報設定線に接続され、（Ｇ）第４の領域
は、第２の配線に接続され、（Ｈ）第５の領域は、第３
の配線に接続されていることを特徴とする。尚、第２の
領域を第４の配線に接続し、第２の配線をビット線と
し、第４の配線に所定の電位を加える構成、あるいは、
第４の配線をビット線とし、第２の配線に所定の電位を
加える構成とすることが好ましい。
【００３６】本発明の第６の態様に係る半導体メモリセ
ルにおいては、第２の領域と第３の領域との間でダイオ
ードが形成され、第２の領域は、第３の領域を介して書
き込み情報設定線に接続されている構成とすることがで
きる。尚、このダイオードからの注入キャリアが半導体
メモリセルをラッチアップさせる可能性が存在する場合
には、第２の領域の表面領域に設けられ、整流接合を形
成して接するダイオード構成領域を更に有し、該ダイオ
ード構成領域と第２の領域とによって多数キャリア・ダ
イオード（多数キャリアが流れるショットキ・ダイオー
ドやヘテロ接合ダイオードを意味する。以下においても
同様である。）が構成され、第２の領域は、該ダイオー
ド構成領域を介して書き込み情報設定線に接続されてい
る構成とすることが好ましい。ここで、このダイオード
構成領域は書き込み情報設定線の一部分と共通である構
造（言い換えれば、ダイオード構成領域と書き込み情報
設定線の一部分とが共通に形成された構造）とすること
もできる。
【００３７】あるいは又、本発明の第６の態様に係る半
導体メモリセルにおいては、第２の領域の表面領域に設
けられ、整流接合を形成して接するダイオード構成領域
を更に有し、該ダイオード構成領域と第２の領域とによ
ってダイオードが構成され、第２の領域は、該ダイオー
ド構成領域を介して第３の配線に接続されている構成と
することができる。
【００３８】あるいは又、本発明の第６の態様に係る半
導体メモリセルにおいては、第５の領域は、第３の配線
に接続される代わりに、第１の領域に接続されている構
成とすることもできる。この場合にも、第２の領域と第
３の領域との間でダイオードが形成され、第２の領域
は、第３の領域を介して書き込み情報設定線に接続され
ている構成、若しくは、第２の領域の表面領域に設けら
れ、整流接合を形成して接するダイオード構成領域を更
に有し、該ダイオード構成領域と第２の領域とによって
多数キャリア・ダイオードが構成され、第２の領域は、
該ダイオード構成領域を介して書き込み情報設定線に接
続されている構成とすることができる。
【００３９】あるいは又、第５の領域は、第３の配線に
接続される代わりに、書き込み情報設定線に接続されて
いる構成とすることができる。この場合にも、第２の領
域と第３の領域との間でダイオードが形成され、第２の
領域は、第３の領域を介して書き込み情報設定線に接続
されている構成、あるいは又、第２の領域の表面領域に
設けられ、整流接合を形成して接するダイオード構成領
域を更に有し、該ダイオード構成領域と第２の領域とに
よって多数キャリア・ダイオードが構成され、第２の領
域は、該ダイオード構成領域を介して書き込み情報設定
線に接続されている構成とすることができる。
【００４０】上記の目的を達成するための本発明の第７
の態様に係る半導体メモリセルは、（１）ソース／ドレ
イン領域、チャネル形成領域、及びゲート領域を有する
第１導電形の読み出し用の第１のトランジスタ、（２）
ソース／ドレイン領域、チャネル形成領域、及びゲート
領域を有する第２導電形のスイッチ用の第２のトランジ
スタ、（３）ソース／ドレイン領域、チャネル領域及び
ゲート部を有する電流制御用の接合型トランジスタ、並
びに、（４）補助キャパシタ、から成り、（ａ）第１導
電形を有する半導体性の第１の領域、（ｂ）第１の領域
と接し、第２導電形を有する半導体性の第２の領域、
（ｃ）第１の領域の表面領域に設けられ、且つ、整流接
合を形成して接する第３の領域、（ｄ）第２の領域の表
面領域に設けられ、且つ、整流接合を形成して接する第
４の領域、並びに、（ｅ）第１の領域と第４の領域、及
び、第２の領域と第３の領域を橋渡すごとく絶縁膜を介
して設けられ、第１のトランジスタと第２のトランジス
タとで共有されたゲート領域、を有する。
【００４１】そして、（Ａ−１）第１のトランジスタの
一方のソース／ドレイン領域は、第１の領域の表面領域
から構成され、（Ａ−２）第１のトランジスタの他方の
ソース／ドレイン領域は、第４の領域から構成され、
（Ａ−３）第１のトランジスタのチャネル形成領域は、
第１の領域の該表面領域と第４の領域とで挟まれた第２
の領域の表面領域から構成され、（Ｂ−１）第２のトラ
ンジスタの一方のソース／ドレイン領域は、第１のトラ
ンジスタのチャネル形成領域を構成する第２の領域の該
表面領域から構成され、（Ｂ−２）第２のトランジスタ
の他方のソース／ドレイン領域は、第３の領域から構成
され、（Ｂ−３）第２のトランジスタのチャネル形成領
域は、第１のトランジスタの一方のソース／ドレイン領
域を構成する第１の領域の該表面領域から構成され、
（Ｃ−１）接合型トランジスタのゲート部は、第３の領
域、及び、該第３の領域と対向する第２の領域の部分か
ら構成され、（Ｃ−２）接合型トランジスタのチャネル
領域は、第３の領域と第２の領域の該部分とで挟まれた
第１の領域の一部から構成され、（Ｃ−３）接合型トラ
ンジスタの一方のソース／ドレイン領域は、接合型トラ
ンジスタのチャネル領域の一端から延び、且つ、第１の
トランジスタの一方のソース／ドレイン領域を構成する
第１の領域の該表面領域から構成され、（Ｃ−４）接合
型トランジスタの他方のソース／ドレイン領域は、接合
型トランジスタのチャネル領域の他端から延びる第１の
領域の部分から構成され、（Ｄ）補助キャパシタは、第
２の領域に接続され、（Ｅ）ゲート領域は、メモリセル
選択用の第１の配線（例えば、ワード線）に接続され、
（Ｆ）第３の領域は、書き込み情報設定線に接続され、
（Ｇ）第４の領域は、第２の配線に接続されていること
を特徴とする。尚、第１の領域を第３の配線に接続し、
第２の配線をビット線とし、第３の配線に所定の電位を
加える構成、あるいは、第３の配線をビット線とし、第
２の配線に所定の電位を加える構成とすることが好まし
い。
【００４２】本発明の第７の態様に係る半導体メモリセ
ルにおいては、第１の領域と第３の領域との間でダイオ
ードが形成され、第１の領域は、第３の領域を介して書
き込み情報設定線に接続されている構成、あるいは又、
第１の領域の表面領域に設けられ、整流接合を形成して
接するダイオード構成領域を更に有し、該ダイオード構
成領域と第１の領域とによって多数キャリア・ダイオー
ドが構成され、第１の領域は、該ダイオード構成領域を
介して書き込み情報設定線に接続されている構成とする
ことができる。
【００４３】上記の目的を達成するための本発明の第８
の態様に係る半導体メモリセルは、（１）ソース／ドレ
イン領域、チャネル形成領域、及びゲート領域を有する
第１導電形の読み出し用の第１のトランジスタ、（２）
ソース／ドレイン領域、チャネル形成領域、及びゲート
領域を有する第２導電形のスイッチ用の第２のトランジ
スタ、（３）ソース／ドレイン領域、チャネル領域及び
ゲート部を有する電流制御用の接合型トランジスタ、並
びに、（４）補助キャパシタ、から成り、（ａ）第２導
電形を有する半導体性の第１の領域、（ｂ）第１の領域
の表面領域に設けられた、第１導電形を有する半導体性
の第２の領域、（ｃ）第２の領域の表面領域に設けら
れ、整流接合を形成して接する第３の領域、（ｄ）第１
の領域の表面領域に第２の領域と離間して設けられた、
第１導電形を有する半導体性の第４の領域、並びに、
（ｅ）第４の領域の表面領域に設けられ、整流接合を形
成して接する第５の領域、を有する。
【００４４】そして、（Ａ−１）第１のトランジスタの
一方のソース／ドレイン領域は、第２の領域の表面領域
の一部から構成され、（Ａ−２）第１のトランジスタの
他方のソース／ドレイン領域は、第４の領域から構成さ
れ、（Ａ−３）第１のトランジスタのチャネル形成領域
は、第２の領域の表面領域の該一部と第４の領域の該表
面領域とで挟まれた第１の領域の表面領域の一部から構
成され、（Ａ−４）第１のトランジスタのゲート領域
は、第１のトランジスタのチャネル形成領域の上方に絶
縁膜を介して設けられており、（Ｂ−１）第２のトラン
ジスタの一方のソース／ドレイン領域は、第１の領域の
表面領域の他の部分から構成され、（Ｂ−２）第２のト
ランジスタの他方のソース／ドレイン領域は、第３の領
域から構成され、（Ｂ−３）第２のトランジスタのチャ
ネル形成領域は、第１の領域の表面領域の該他の部分と
第３の領域とで挟まれた第２の領域の表面領域の他の部
分から構成され、（Ｂ−４）第２のトランジスタのゲー
ト領域は、第２のトランジスタのチャネル形成領域の上
方に絶縁膜を介して設けられており、（Ｃ−１）接合型
トランジスタのゲート部は、第５の領域、及び、該第５
の領域と対向する第１の領域の部分から構成され、（Ｃ
−２）接合型トランジスタのチャネル領域は、第５の領
域と第１の領域の該部分とで挟まれた第４の領域の一部
から構成され、（Ｃ−３）接合型トランジスタの一方の
ソース／ドレイン領域は、接合型トランジスタのチャネ
ル領域の一端から延び、且つ、第１のトランジスタの他
方のソース／ドレイン領域を構成する第４の領域の該表
面領域から構成され、（Ｃ−４）接合型トランジスタの
他方のソース／ドレイン領域は、接合型トランジスタの
チャネル領域の他端から延びる第４の領域の部分から構
成され、（Ｄ）補助キャパシタは、第１の領域に接続さ
れ、（Ｅ）第１のトランジスタのゲート領域及び第２の
トランジスタのゲート領域は、メモリセル選択用の第１
の配線（例えば、ワード線）に接続され、（Ｆ）第３の
領域は、書き込み情報設定線に接続され、（Ｇ）第４の
領域は、第２の配線に接続され、（Ｈ）第５の領域は、
第３の配線に接続されていることを特徴とする。尚、第
２の領域を第４の配線に接続し、第２の配線をビット線
とし、第４の配線に所定の電位を加える構成、あるい
は、第４の配線をビット線とし、第２の配線に所定の電
位を加える構成とすることが好ましい。
【００４５】本発明の第８の態様に係る半導体メモリセ
ルにおいては、第２の領域と第３の領域との間でダイオ
ードが形成され、第２の領域は、第３の領域を介して書
き込み情報設定線に接続されている構成、あるいは又、
第２の領域の表面領域に設けられ、整流接合を形成して
接するダイオード構成領域を更に有し、該ダイオード構
成領域と第２の領域とによって多数キャリア・ダイオー
ドが構成され、第２の領域は、該ダイオード構成領域を
介して書き込み情報設定線に接続されている構成とする
ことができる。
【００４６】あるいは又、本発明の第８の態様に係る半
導体メモリセルにおいては、第５の領域は、第３の配線
に接続される代わりに、書き込み情報設定線に接続され
ている構成とすることができ、この場合、第２の領域と
第３の領域との間でダイオードが形成され、第２の領域
は、第３の領域を介して書き込み情報設定線に接続され
ている構成、若しくは、第２の領域の表面領域に設けら
れ、整流接合を形成して接するダイオード構成領域を更
に有し、該ダイオード構成領域と第２の領域とによって
多数キャリア・ダイオードが構成され、第２の領域は、
該ダイオード構成領域を介して書き込み情報設定線に接
続されている構成とすることができる。
【００４７】あるいは又、本発明の第８の態様に係る半
導体メモリセルにおいては、第５の領域は、第３の配線
に接続される代わりに、第１の領域に接続されている構
成とすることができ、この場合、第２の領域と第３の領
域との間でダイオードが形成され、第２の領域は、第３
の領域を介して書き込み情報設定線に接続されている構
成、若しくは、第２の領域の表面領域に設けられ、整流
接合を形成して接するダイオード構成領域を更に有し、
該ダイオード構成領域と第２の領域とによって多数キャ
リア・ダイオードが構成され、第２の領域は、該ダイオ
ード構成領域を介して書き込み情報設定線に接続されて
いる構成とすることができる。
【００４８】上記の目的を達成するための本発明の第９
の態様に係る半導体メモリセルは、（１）ソース／ドレ
イン領域、チャネル形成領域、及びゲート領域を有する
第１導電形の読み出し用の第１のトランジスタ、（２）
ソース／ドレイン領域、チャネル形成領域、及びゲート
領域を有する第２導電形のスイッチ用の第２のトランジ
スタ、（３）ソース／ドレイン領域、チャネル領域及び
ゲート部を有する電流制御用の接合型トランジスタ、並
びに、（４）補助キャパシタ、から成り、（ａ）第１導
電形を有する半導体性の第１の領域、（ｂ）第１の領域
と接し、第２導電形を有する半導体性の第２の領域、
（ｃ）第１の領域の表面領域に設けられ、且つ、整流接
合を形成して接する第３の領域、（ｄ）第２の領域の表
面領域に設けられた、第１導電形を有する半導体性の第
４の領域、（ｅ）第４の領域の表面領域に設けられ、且
つ、整流接合を形成して接する第５の領域、並びに、
（ｆ）第１の領域と第４の領域、及び、第２の領域と第
３の領域を橋渡すごとく絶縁膜を介して設けられ、第１
のトランジスタと第２のトランジスタとで共有されたゲ
ート領域、を有する。
【００４９】そして、（Ａ−１）第１のトランジスタの
一方のソース／ドレイン領域は、第１の領域の表面領域
から構成され、（Ａ−２）第１のトランジスタの他方の
ソース／ドレイン領域は、第４の領域から構成され、
（Ａ−３）第１のトランジスタのチャネル形成領域は、
第１の領域の該表面領域と第４の領域とで挟まれた第２
の領域の表面領域から構成され、（Ｂ−１）第２のトラ
ンジスタの一方のソース／ドレイン領域は、第１のトラ
ンジスタのチャネル形成領域を構成する第２の領域の該
表面領域から構成され、（Ｂ−２）第２のトランジスタ
の他方のソース／ドレイン領域は、第３の領域から構成
され、（Ｂ−３）第２のトランジスタのチャネル形成領
域は、第１のトランジスタの一方のソース／ドレイン領
域を構成する第１の領域の該表面領域から構成され、
（Ｃ−１）接合型トランジスタのゲート部は、第５の領
域、及び、該第５の領域と対向する第２の領域の部分か
ら構成され、（Ｃ−２）接合型トランジスタのチャネル
領域は、第５の領域と第２の領域の該部分とで挟まれた
第４の領域の一部から構成され、（Ｃ−３）接合型トラ
ンジスタの一方のソース／ドレイン領域は、接合型トラ
ンジスタのチャネル領域の一端から延び、且つ、第１の
トランジスタの他方のソース／ドレイン領域を構成する
第４の領域の該表面領域から構成され、（Ｃ−４）接合
型トランジスタの他方のソース／ドレイン領域は、接合
型トランジスタのチャネル領域の他端から延びる第４の
領域の部分から構成され、（Ｄ）補助キャパシタは、第
２の領域に接続され、（Ｅ）ゲート領域は、メモリセル
選択用の第１の配線（例えば、ワード線）に接続され、
（Ｆ）第３の領域は、書き込み情報設定線に接続され、
（Ｇ）第４の領域は、第２の配線に接続され、（Ｈ）第
５の領域は、第３の配線に接続されていることを特徴と
する。尚、第１の領域を第４の配線に接続し、第２の配
線をビット線とし、第４の配線に所定の電位を加える構
成、あるいは、第４の配線をビット線とし、第２の配線
に所定の電位を加える構成とすることが好ましい。
【００５０】本発明の第９の態様に係る半導体メモリセ
ルにおいては、第１の領域と第３の領域との間でダイオ
ードが形成され、第１の領域は、第３の領域を介して書
き込み情報設定線に接続されている構成、若しくは、第
１の領域の表面領域に設けられ、整流接合を形成して接
するダイオード構成領域を更に有し、該ダイオード構成
領域と第１の領域とによって多数キャリア・ダイオード
が構成され、第１の領域は、該ダイオード構成領域を介
して書き込み情報設定線に接続されている構成とするこ
とができる。
【００５１】あるいは又、本発明の第９の態様に係る半
導体メモリセルにおいては、第５の領域は、第３の配線
に接続される代わりに、書き込み情報設定線に接続され
ている構成とすることができ、この場合にも、第１の領
域と第３の領域との間でダイオードが形成され、第１の
領域は、第３の領域を介して書き込み情報設定線に接続
されている構成、若しくは、第１の領域の表面領域に設
けられ、整流接合を形成して接するダイオード構成領域
を更に有し、該ダイオード構成領域と第１の領域とによ
って多数キャリア・ダイオードが構成され、第１の領域
は、該ダイオード構成領域を介して書き込み情報設定線
に接続されている構成とすることができる。
【００５２】あるいは又、本発明の第９の態様に係る半
導体メモリセルにおいては、第５の領域は、第３の配線
に接続される代わりに、第２の領域に接続されている構
成とすることができ、この場合にも、第１の領域と第３
の領域との間でダイオードが形成され、第１の領域は、
第３の領域を介して書き込み情報設定線に接続されてい
る構成、若しくは、第１の領域の表面領域に設けられ、
整流接合を形成して接するダイオード構成領域を更に有
し、該ダイオード構成領域と第１の領域とによって多数
キャリア・ダイオードが構成され、第１の領域は、該ダ
イオード構成領域を介して書き込み情報設定線に接続さ
れている構成とすることができる。
【００５３】上記の目的を達成するための本発明の第１
０の態様に係る半導体メモリセルは、（１）ソース／ド
レイン領域、チャネル形成領域、及びゲート領域を有す
る第１導電形の読み出し用の第１のトランジスタ、
（２）ソース／ドレイン領域、チャネル形成領域、及び
ゲート領域を有する第２導電形のスイッチ用の第２のト
ランジスタ、（３）ソース／ドレイン領域、チャネル形
成領域、及びゲート領域を有する第２導電形の電流制御
用の第３のトランジスタ、（４）ソース／ドレイン領
域、チャネル領域及びゲート部を有する電流制御用の接
合型トランジスタ、並びに、（５）補助キャパシタ、か
ら成り、（ａ）第１導電形を有する半導体性の第１の領
域、（ｂ）第１の領域と接し、第２導電形を有する半導
体性の第２の領域、（ｃ）第１の領域の表面領域に設け
られ、整流接合を形成して接する第３の領域、（ｄ）第
２の領域の表面領域に設けられた、第１導電形を有する
半導体性の第４の領域、（ｅ）第４の領域の表面領域に
設けられ、整流接合を形成して接する第５の領域、並び
に、（ｆ）第１の領域と第４の領域、第２の領域と第３
の領域、及び、第２の領域と第５の領域を橋渡すごとく
絶縁膜を介して設けられ、第１のトランジスタと第２の
トランジスタと第３のトランジスタとで共有されたゲー
ト領域、を有する。
【００５４】そして、（Ａ−１）第１のトランジスタの
一方のソース／ドレイン領域は、第１の領域の表面領域
から構成され、（Ａ−２）第１のトランジスタの他方の
ソース／ドレイン領域は、第４の領域の表面領域から構
成され、（Ａ−３）第１のトランジスタのチャネル形成
領域は、第１の領域の該表面領域と第４の領域の該表面
領域とで挟まれた第２の領域の表面領域から構成され、
（Ｂ−１）第２のトランジスタの一方のソース／ドレイ
ン領域は、第２の領域の該表面領域から構成され、（Ｂ
−２）第２のトランジスタの他方のソース／ドレイン領
域は、第３の領域から構成され、（Ｂ−３）第２のトラ
ンジスタのチャネル形成領域は、第１の領域の該表面領
域から構成され、（Ｃ−１）第３のトランジスタの一方
のソース／ドレイン領域は、第２の領域の該表面領域か
ら構成され、（Ｃ−２）第３のトランジスタの他方のソ
ース／ドレイン領域は、第５の領域から構成され、（Ｃ
−３）第３のトランジスタのチャネル形成領域は、第４
の領域の該表面領域から構成され、（Ｄ−１）接合型ト
ランジスタのゲート部は、第５の領域、及び、該第５の
領域と対向する第２の領域の部分から構成され、（Ｄ−
２）接合型トランジスタのチャネル領域は、第５の領域
と第２の領域の該部分とで挟まれた第４の領域の一部か
ら構成され、（Ｄ−３）接合型トランジスタの一方のソ
ース／ドレイン領域は、接合型トランジスタのチャネル
領域の一端から延び、且つ、第１のトランジスタの他方
のソース／ドレイン領域を構成し、そして、第３のトラ
ンジスタのチャネル形成領域を構成する第４の領域の該
表面領域から構成され、（Ｄ−４）接合型トランジスタ
の他方のソース／ドレイン領域は、接合型トランジスタ
のチャネル領域の他端から延びる第４の領域の部分から
構成され、（Ｅ）補助キャパシタは、第２の領域に接続
され、（Ｆ）ゲート領域は、メモリセル選択用の第１の
配線（例えば、ワード線）に接続され、（Ｇ）第３の領
域は、書き込み情報設定線に接続され、（Ｈ）第４の領
域は、第２の配線に接続されていることを特徴とする。
尚、第１の領域を第３の配線に接続し、第２の配線をビ
ット線とし、第３の配線に所定の電位を加える構成、あ
るいは、第３の配線をビット線とし、第２の配線に所定
の電位を加える構成とすることが好ましい。
【００５５】本発明の第１０の態様に係る半導体メモリ
セルにおいては、第１の領域と第３の領域との間でダイ
オードが形成され、第１の領域は、第３の領域を介して
書き込み情報設定線に接続されている構成、若しくは、
第１の領域の表面領域に設けられ、整流接合を形成して
接するダイオード構成領域を更に有し、該ダイオード構
成領域と第１の領域とによって多数キャリア・ダイオー
ドが構成され、第１の領域は、該ダイオード構成領域を
介して書き込み情報設定線に接続されている構成とする
ことが好ましい。
【００５６】上記の目的を達成するための本発明の第１
１の態様に係る半導体メモリセルは、（１）ソース／ド
レイン領域、チャネル形成領域、及びゲート領域を有す
る第１導電形の読み出し用の第１のトランジスタ、
（２）ソース／ドレイン領域、チャネル形成領域、及び
ゲート領域を有する第２導電形のスイッチ用の第２のト
ランジスタ、（３）ソース／ドレイン領域、チャネル領
域及びゲート部を有する電流制御用の第１の接合型トラ
ンジスタ、（４）ソース／ドレイン領域、チャネル領域
及びゲート部を有する電流制御用の第２の接合型トラン
ジスタ、並びに、（５）補助キャパシタ、から成り、
（ａ）第１導電形を有する半導体性の第１の領域、
（ｂ）第１の領域と接し、第２導電形を有する半導体性
の第２の領域、（ｃ）第１の領域の表面領域に設けら
れ、整流接合を形成して接する第３の領域、（ｄ）第２
の領域の表面領域に設けられた、第１導電形を有する半
導体性の第４の領域、（ｅ）第４の領域の表面領域に設
けられ、整流接合を形成して接する第５の領域、並び
に、（ｆ）第１の領域と第４の領域、及び、第２の領域
と第３の領域を橋渡すごとく絶縁膜を介して設けられ、
第１のトランジスタと第２のトランジスタとで共有され
たゲート領域、を有する。
【００５７】そして、（Ａ−１）第１のトランジスタの
一方のソース／ドレイン領域は、第１の領域の表面領域
から構成され、（Ａ−２）第１のトランジスタの他方の
ソース／ドレイン領域は、第４の領域の表面領域から構
成され、（Ａ−３）第１のトランジスタのチャネル形成
領域は、第１の領域の該表面領域と第４の領域の該表面
領域とで挟まれた第２の領域の表面領域から構成され、
（Ｂ−１）第２のトランジスタの一方のソース／ドレイ
ン領域は、第２の領域の該表面領域から構成され、（Ｂ
−２）第２のトランジスタの他方のソース／ドレイン領
域は、第３の領域から構成され、（Ｂ−３）第２のトラ
ンジスタのチャネル形成領域は、第１の領域の該表面領
域から構成され、（Ｃ−１）第１の接合型トランジスタ
のゲート部は、第３の領域、及び、該第３の領域と対向
する第２の領域の部分から構成され、（Ｃ−２）第１の
接合型トランジスタのチャネル領域は、第２の領域と第
３の領域の該部分とで挟まれた第１の領域の一部から構
成され、（Ｃ−３）第１の接合型トランジスタの一方の
ソース／ドレイン領域は、第１の接合型トランジスタの
チャネル領域の一端から延び、且つ、第１のトランジス
タの一方のソース／ドレイン領域を構成する第１の領域
の該表面領域から構成され、（Ｃ−４）第１の接合型ト
ランジスタの他方のソース／ドレイン領域は、第１の接
合型トランジスタのチャネル領域の他端から延びる第１
の領域の部分から構成され、（Ｄ−１）第２の接合型ト
ランジスタのゲート部は、第５の領域、及び、該第５の
領域と対向する第２の領域の部分から構成され、（Ｄ−
２）第２の接合型トランジスタのチャネル領域は、第５
の領域と第２の領域の該部分とで挟まれた第４の領域の
一部から構成され、（Ｄ−３）第２の接合型トランジス
タの一方のソース／ドレイン領域は、第２の接合型トラ
ンジスタのチャネル領域の一端から延び、且つ、第１の
トランジスタの他方のソース／ドレイン領域を構成する
第４の領域の該表面領域から構成され、（Ｄ−４）第２
の接合型トランジスタの他方のソース／ドレイン領域
は、第２の接合型トランジスタのチャネル領域の他端か
ら延びる第４の領域の部分から構成され、（Ｅ）補助キ
ャパシタは、第２の領域に接続され、（Ｆ）ゲート領域
は、メモリセル選択用の第１の配線（例えば、ワード
線）に接続され、（Ｇ）第３の領域は、書き込み情報設
定線に接続され、（Ｈ）第４の領域は、第２の配線に接
続され、（Ｉ）第５の領域は、第３の配線に接続されて
いることを特徴とする。尚、第１の領域を第４の配線に
接続し、第２の配線をビット線とし、第４の配線に所定
の電位を加える構成、あるいは、第３の配線をビット線
とし、第２の配線に所定の電位を加える構成とすること
が好ましい。
【００５８】本発明の第１１の態様に係る半導体メモリ
セルにおいては、第１の領域と第３の領域との間でダイ
オードが形成され、第１の領域は、第３の領域を介して
書き込み情報設定線に接続されている構成、若しくは、
第１の領域の表面領域に設けられ、整流接合を形成して
接するダイオード構成領域を更に有し、該ダイオード構
成領域と第１の領域とによって多数キャリア・ダイオー
ドが構成され、第１の領域は、該ダイオード構成領域を
介して書き込み情報設定線に接続されている構成とする
ことができる。
【００５９】あるいは又、本発明の第１１の態様に係る
半導体メモリセルにおいては、第５の領域は、第３の配
線に接続される代わりに、第２の領域に接続されている
こと構成とすることができ、この場合、第１の領域と第
３の領域との間でダイオードが形成され、第１の領域
は、第３の領域を介して書き込み情報設定線に接続され
ている構成、若しくは、第１の領域の表面領域に設けら
れ、整流接合を形成して接するダイオード構成領域を更
に有し、該ダイオード構成領域と第１の領域とによって
多数キャリア・ダイオードが構成され、第１の領域は、
該ダイオード構成領域を介して書き込み情報設定線に接
続されている構成とすることができる。
【００６０】上記の目的を達成するための本発明の第１
２の態様に係る半導体メモリセルは、（１）ソース／ド
レイン領域、チャネル形成領域、及びゲート領域を有す
る第１導電形の読み出し用の第１のトランジスタ、
（２）ソース／ドレイン領域、チャネル形成領域、及び
ゲート領域を有する第２導電形のスイッチ用の第２のト
ランジスタ、（３）ソース／ドレイン領域、チャネル形
成領域、及びゲート領域を有する第２導電形の電流制御
用の第３のトランジスタ、（４）ソース／ドレイン領
域、チャネル領域及びゲート部を有する電流制御用の第
１の接合型トランジスタ、（５）ソース／ドレイン領
域、チャネル領域及びゲート部を有する電流制御用の第
２の接合型トランジスタ、並びに、（６）補助キャパシ
タ、から成り、（ａ）第１導電形を有する半導体性の第
１の領域、（ｂ）第１の領域と接し、第２導電形を有す
る半導体性の第２の領域、（ｃ）第１の領域の表面領域
に設けられ、整流接合を形成して接する第３の領域、
（ｄ）第２の領域の表面領域に設けられた、第１導電形
を有する半導体性の第４の領域、（ｅ）第４の領域の表
面領域に設けられ、整流接合を形成して接する第５の領
域、並びに、（ｆ）第１の領域と第４の領域、第２の領
域と第３の領域、及び、第２の領域と第５の領域を橋渡
すごとく絶縁膜を介して設けられ、第１のトランジスタ
と第２のトランジスタと第３のトランジスタとで共有さ
れたゲート領域、を有する。
【００６１】そして、（Ａ−１）第１のトランジスタの
一方のソース／ドレイン領域は、第１の領域の表面領域
から構成され、（Ａ−２）第１のトランジスタの他方の
ソース／ドレイン領域は、第４の領域の表面領域から構
成され、（Ａ−３）第１のトランジスタのチャネル形成
領域は、第１の領域の該表面領域と第４の領域の該表面
領域とで挟まれた第２の領域の表面領域から構成され、
（Ｂ−１）第２のトランジスタの一方のソース／ドレイ
ン領域は、第２の領域の該表面領域から構成され、（Ｂ
−２）第２のトランジスタの他方のソース／ドレイン領
域は、第３の領域から構成され、（Ｂ−３）第２のトラ
ンジスタのチャネル形成領域は、第１の領域の該表面領
域から構成され、（Ｃ−１）第３のトランジスタの一方
のソース／ドレイン領域は、第２の領域の該表面領域か
ら構成され、（Ｃ−２）第３のトランジスタの他方のソ
ース／ドレイン領域は、第５の領域から構成され、（Ｃ
−３）第３のトランジスタのチャネル形成領域は、第４
の領域の該表面領域から構成され、（Ｄ−１）第１の接
合型トランジスタのゲート部は、第３の領域、及び、該
第３の領域と対向する第２の領域の部分から構成され、
（Ｄ−２）第１の接合型トランジスタのチャネル領域
は、第２の領域と第３の領域の該部分とで挟まれた第１
の領域の一部から構成され、（Ｄ−３）第１の接合型ト
ランジスタの一方のソース／ドレイン領域は、第１の接
合型トランジスタのチャネル領域の一端から延び、且
つ、第１のトランジスタの一方のソース／ドレイン領域
を構成する第１の領域の該表面領域から構成され、（Ｄ
−４）第１の接合型トランジスタの他方のソース／ドレ
イン領域は、第１の接合型トランジスタのチャネル領域
の他端から延びる第１の領域の部分から構成され、（Ｅ
−１）第２の接合型トランジスタのゲート部は、第５の
領域、及び、該第５の領域と対向する第２の領域の部分
から構成され、（Ｅ−２）第２の接合型トランジスタの
チャネル領域は、第５の領域と第２の領域の該部分とで
挟まれた第４の領域の一部から構成され、（Ｅ−３）第
２の接合型トランジスタの一方のソース／ドレイン領域
は、第２の接合型トランジスタのチャネル領域の一端か
ら延び、且つ、第１のトランジスタの他方のソース／ド
レイン領域を構成し、そして、第３のトランジスタのチ
ャネル形成領域を構成する第４の領域の該表面領域から
構成され、（Ｅ−４）第２の接合型トランジスタの他方
のソース／ドレイン領域は、第２の接合型トランジスタ
のチャネル領域の他端から延びる第４の領域の部分から
構成され、（Ｆ）補助キャパシタは、第２の領域に接続
され、（Ｇ）ゲート領域は、メモリセル選択用の第１の
配線（例えば、ワード線）に接続され、（Ｈ）第３の領
域は、書き込み情報設定線に接続され、（Ｉ）第４の領
域は、第２の配線に接続されていることを特徴とする。
尚、第１の領域を第３の配線に接続し、第２の配線をビ
ット線とし、第３の配線に所定の電位を加える構成、あ
るいは、第３の配線をビット線とし、第２の配線に所定
の電位を加える構成とすることが好ましい。
【００６２】本発明の第１２の態様に係る半導体メモリ
セルにおいては、第１の領域と第３の領域との間でダイ
オードが形成され、第１の領域は、第３の領域を介して
書き込み情報設定線に接続されている構成、若しくは、
第１の領域の表面領域に設けられ、整流接合を形成して
接するダイオード構成領域を更に有し、該ダイオード構
成領域と第１の領域とによって多数キャリア・ダイオー
ドが構成され、第１の領域は、該ダイオード構成領域を
介して書き込み情報設定線に接続されている構成とする
ことが好ましい。
【００６３】本発明の第６〜第１２の態様に係る半導体
メモリセルにおいては、第１のトランジスタのチャネル
形成領域を構成する領域の下に、第１導電形の高濃度不
純物含有層が設けられていることが、第１のトランジス
タのチャネル形成領域に蓄積される電位あるいは電荷の
増加を図ることができる面から好ましい。また、本発明
の第６〜第１２の態様に係る半導体メモリセルにおいて
は、各領域の配置にも依存するが、第１のトランジスタ
の一方のソース／ドレイン領域を構成する領域の下に、
第１のトランジスタの一方のソース／ドレイン領域と接
続された配線として機能する第１導電形の高濃度不純物
含有層を設ければ、配線構造の簡素化を図ることができ
る。
【００６４】本発明の半導体メモリセルにおける接合型
トランジスタ（ＪＦＥＴ）、第１の接合型トランジス
タ、第２の接合型トランジスタは、 これらの接合型トランジスタのそれぞれの対向する
ゲート部の間の距離（チャネル領域の厚さ）を最適化
し、且つ、 これらの接合型トランジスタのそれぞれの対向する
それぞれのゲート部における不純物濃度と、接合型トラ
ンジスタのチャネル領域における不純物濃度とを最適化
することによって、形成することができる。尚、ゲート
部の間の距離（チャネル領域の厚さ）、並びにゲート部
及びチャネル領域における不純物濃度の最適化を図らな
い場合、空乏層が広がらず、接合型トランジスタのオン
／オフ動作を得ることができない。これらの最適化は、
コンピュータシミュレーションや実験によって行う必要
がある。
【００６５】本発明の半導体メモリセルを、半導体基板
表面領域、半導体基板上に設けられた絶縁層の上、半導
体基板に設けられたウエル構造内、あるいは絶縁体や絶
縁層上に形成することができるが、α線粒子や中性子に
よって誘起されるソフト・エラーの発生を防止する観点
から、半導体メモリセルは、ウエル構造内に形成され、
あるいは又、絶縁体や絶縁層上に形成され、あるいは
又、所謂ＳＯＩ構造やＴＦＴ構造を有することが好まし
い。尚、絶縁体や絶縁層は半導体基板上のみならず、ガ
ラス基板や石英基板の上に形成されていてもよい。
【００６６】チャネル形成領域あるいはチャネル領域
は、従来の方法に基づき、シリコン、シリコン−ゲルマ
ニウム（Ｓｉ−Ｇｅ）あるいはＧａＡｓ等から形成する
ことができる。第１のトランジスタ、第２のトランジス
タあるいは第３のトランジスタのゲート領域は、従来の
方法により、金属、不純物が添加又はドープされたシリ
コン、アモルファスシリコンあるいはポリシリコン、シ
リサイド、高濃度に不純物を添加したＧａＡｓ等から形
成することができる。絶縁膜は、従来の方法により、Ｓ
ｉＯ2、ＳｉＮ、Ａｌ2Ｏ3、ＧａＡｌＡｓ等から形成す
ることができる。各領域は、要求される特性や構造に応
じ、従来の方法により、不純物が添加されたシリコン、
アモルファスシリコンあるいはポリシリコン、シリサイ
ド、シリサイド層と半導体層の２層構造、シリコン−ゲ
ルマニウム（Ｓｉ−Ｇｅ）、高濃度に不純物が添加され
たＧａＡｓ等から形成することができる。
【００６７】尚、本発明の第６〜第１２の態様に係る半
導体メモリセルにおいては、半導体性又は導電性の領域
は、シリサイドや金属、金属化合物から構成されていて
もよいが、半導体から構成されていることが好ましい。
更には、多数キャリア・ダイオードを構成するダイオー
ド構成領域を設ける場合には、このダイオード構成領域
は、半導体から構成されていてもよく、あるいは又、シ
リサイドや金属、金属化合物から構成されていてもよ
い。更には、後者の場合、ダイオード構成領域がその表
面領域に形成される領域を半導体から構成することが好
ましい。
【００６８】第３の領域が書き込み情報設定線に接続さ
れた構造には、第３の領域が書き込み情報設定線の一部
分と共通である構造（言い換えれば、第３の領域と書き
込み情報設定線の一部分とが共通に形成された構造）も
含まれる。また、第４の領域が第２の配線に接続された
構造には、第４の領域が第２の配線の一部分と共通であ
る構造（言い換えれば、第４の領域と第２の配線の一部
分とが共通に形成された構造）も含まれる。
【００６９】先に説明したように、第３の領域が第２の
領域あるいは第１の領域とは逆の導電形を有する半導体
性の領域から構成されている場合、ダイオードはｐｎ接
合ダイオードであり、かかるｐｎ接合ダイオードは、ｐ
ｎ接合ダイオードを構成する各領域の不純物濃度を適切
な値とすることによって形成することができる。ところ
で、ｐｎ接合ダイオードを形成する各領域における電位
設定、あるいは、各領域の不純物濃度関係の設計が不適
切であると、このｐｎ接合ダイオードからの注入キャリ
アが半導体メモリセルをラッチアップさせる可能性があ
る。
【００７０】このような場合には、上述のとおり、整流
接合を形成して接するダイオード構成領域を第２の領域
あるいは第１の領域の表面領域に設け、該ダイオード構
成領域と第２の領域あるいは第１の領域とによって多数
キャリア・ダイオードが構成され、第２の領域あるいは
第１の領域は、該ダイオード構成領域を介して書き込み
情報設定線に接続されている構成とすることが好まし
い。尚、ダイオード構成領域を構成する材料を、第２の
領域あるいは第１の領域の多数キャリアに基づき動作
し、しかも、接合部に順方向バイアスが印加されたとき
にも多数キャリアを注入しないショットキ接合あるいは
ＩＳＯ型ヘテロ接合を形成する材料とすることが好まし
い。即ち、整流接合を、ショットキ接合又はＩＳＯ型ヘ
テロ接合といった多数キャリア接合とすることが好まし
い。ここで、ＩＳＯ型ヘテロ接合とは、同じ導電形を有
し、しかも異種の２種類の半導体性の領域間に形成され
るヘテロ接合を意味する。ＩＳＯ型ヘテロ接合の詳細
は、例えば、S.M. Sze 著、"Physics of Semiconductor
Devices"、第２版、第１２２頁（John Wiley & Sons
出版）に記載されている。尚、これらのショットキ接合
あるいはＩＳＯ型ヘテロ接合においては、順方向電圧は
ｐｎ接合における順方向電圧よりも低い。多数キャリア
・ダイオードのこのような性質により、ラッチアップ現
象を回避することができる。ショットキ接合は、ダイオ
ード構成領域がアルミニウム、モリブデン、チタンとい
った金属や、ＴｉＳｉ2、ＷＳｉ2といったシリサイドか
ら構成されている場合に、形成される。ＩＳＯ型ヘテロ
接合は、ダイオード構成領域が、第２の領域あるいは第
１の領域を構成する材料とは異なり、しかも、第２の領
域あるいは第１の領域と同じ導電形を有する半導体材料
から構成されている場合に、形成される。尚、ダイオー
ド構成領域は、書き込み情報設定線と共通の材料（例え
ば、バリア層、グルーレイヤーとして用いられるチタン
シリサイドやＴｉＮ等の材料）から構成することもでき
る。即ち、ダイオード構成領域を第２の領域あるいは第
１の領域の表面領域に設け、このダイオード構成領域を
書き込み情報設定線の一部分と共通とする構造とするこ
とも可能である。この場合、配線材料とシリコン半導体
基板のシリコンとが反応して形成された化合物からダイ
オード構成領域が構成された状態も、ダイオード構成領
域が書き込み情報設定線の一部分と共通である構造に含
まれる。
【００７１】補助キャパシタによる電荷蓄積時間（情報
保持時間）の増加分について、以下、説明する。電荷は
主として接合リークによって失われるが、典型的なリー
ク値として、１ｆＡを想定する。保持すべき電位差を１
ボルトとし、データ保持時間を１秒とすれば、必要な保
持電荷は、 １（秒）×１（ｆＡ）＝１（ｆＣ） であり、必要とされる補助キャパシタの容量は、 １（ｆＣ）／１（ボルト）＝１ｆＦ となる。補助キャパシタの電極面積を０．３１２５μｍ
2（５Ｆ2，Ｆ＝０．２５μｍ）とすると、比誘電率が７
の誘電体材料（絶縁材料）を補助キャパシタの構成材料
として用いるとすれば、誘電体材料の膜厚ｄは、 ｄ＝（７×８．８５４×１０-12×０．３１２５×１０-12）／（１×１０-15） ＝１９．４ｎｍ となり、例えば、誘電体材料としてプラズマ窒化膜を用
いれば、容易に実現することができる。この１ｆＣとい
う値は、図９９の（Ａ）に示すような１つのトランジス
タと１つのキャパシタで構成されたダイナミックメモリ
セルに必要とされている容量値の１／２０〜１／３０の
大きさである。即ち、補助キャパシタを備えることによ
って、接合容量による情報保持時間に加え、更に、例え
ば１秒の保持時間を余分に確保することができる。
【００７２】本発明の半導体メモリセルにおける補助キ
ャパシタの容量は、典型的には、１〜５ｆＦ、セルサイ
ズを一層縮小する要求がある場合には、好ましくは１〜
２ｆＦとすることが望ましい。
【００７３】本発明の半導体メモリセルにおいては、第
１のトランジスタ及び第２のトランジスタの各々のゲー
ト領域は、メモリセル選択用の第１の配線（例えば、ワ
ード線）に接続されている。従って、メモリセル選択用
の第１の配線は１本でよく、チップ面積を小さくするこ
とができる。更には、本発明の半導体メモリセルにおい
て、読み出し用の第１のトランジスタとスイッチ用の第
２のトランジスタとを１つに融合すれば、小さいセル面
積とリーク電流の低減を図ることができる。
【００７４】本発明の半導体メモリセルにおいては、メ
モリセル選択用の第１の配線の電位を適切に選択するこ
とにより、第１のトランジスタ及び第２のトランジスタ
のオン・オフ状態を制御することができる。即ち、情報
の書き込み時、メモリセル選択用の第１の配線の電位を
第２のトランジスタが充分オンとなる電位に設定する
と、第２のトランジスタは導通し、書き込み情報設定線
の電位に依存して第２のトランジスタにおけるチャネル
形成領域と一方のソース／ドレイン領域との間に形成さ
れたキャパシタに電荷が充電される。その結果、情報
は、第１のトランジスタのチャネル形成領域に、第２の
トランジスタのチャネル形成領域との電位差あるいは電
荷の形態で蓄積される。情報の読み出し時、第１のトラ
ンジスタのソース／ドレイン領域の電位は読み出し電位
となり、第１のトランジスタにおいては、チャネル形成
領域に蓄積された電位あるいは電荷（情報）は、チャネ
ル形成領域と他方のソース／ドレイン領域との間の電位
差又は電荷に変換され、その電荷（情報）に依存して、
ゲート領域から見た第１のトランジスタのスレッショー
ルド値が変化する。従って、情報の読み出し時、適切に
選定された電位をゲート領域に印加することによって、
第１のトランジスタのオン／オフ動作を制御することが
できる。この第１のトランジスタの動作状態を検出する
ことによって、情報の読み出しを行うことができる。
【００７５】更には、本発明の半導体メモリセルにおい
ては、第１導電形の第１のトランジスタ及び第２導電形
の第２のトランジスタに加えて、接合型トランジスタが
備えられている。この接合型トランジスタは、情報の読
み出し時、オン／オフ動作の制御がなされるので、第１
のトランジスタのソース／ドレイン領域間を流れる電流
のマージンを非常に大きくとれる結果、例えば第２の配
線に接続し得る半導体メモリセルの数に制限を受け難く
なる。また、電流制御用の第３のトランジスタを設けれ
ば、情報の読み出し時、オン／オフ動作の制御がなされ
るので、第１のトランジスタのソース／ドレイン領域間
を流れる電流のマージンを一層確実に非常に大きくとれ
る結果、例えば第２の配線に接続し得る半導体メモリセ
ルの数に制限を一層受け難い。
【００７６】また、ダイオードを設ければ、第１のトラ
ンジスタの一方のソース／ドレイン領域（第２の領域あ
るいは第１の領域）に接続すべき第３の配線や第４の配
線を設ける必要がなくなる。ところで、このような本発
明の半導体メモリセルにおいて、ダイオードを構成する
各領域における電位設定、あるいは、各領域の不純物濃
度関係の設計が不適切であると、情報の書き込み時、書
き込み情報設定線に印加する電圧が、第３の領域と第２
の領域あるいは第１の領域との接合部において大きな順
方向電流が流れない程度の小電圧（ｐｎ接合の場合、
０．４Ｖ以下）でないと、ラッチアップの危険性があ
る。ラッチアップを回避する１つの方法として、先に説
明したように、第２の領域あるいは第１の領域の表面領
域にダイオード構成領域を形成し、ダイオード構成領域
をシリサイドや金属、金属化合物で構成してダイオード
構成領域と第２の領域あるいは第１の領域との接合をシ
ョットキ接合とし、あるいは又、ダイオード構成領域と
第２の領域あるいは第１の領域との接合をＩＳＯ型ヘテ
ロ接合とするといった、多数キャリアが主として順方向
電流を構成する接合とする方法を挙げることができる。
【００７７】本発明の半導体メモリセルは、情報を電
位、電位差、又は電荷等の形態で保持するが、接合リー
ク等のリーク電流によりいずれはそれらが減衰するため
リフレッシュを必要とするので、ＤＲＡＭ様に動作す
る。
【００７８】
【発明の実施の形態】以下、図面を参照して、発明の実
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明する。尚、以下の説明における半導体メモリセ
ルの模式的な一部断面図は、特に断りの無い限り、ゲー
ト領域が延びる方向と直角の垂直面で半導体メモリセル
を切断したときの図である。
【００７９】（実施の形態１）実施の形態１は、本発明
の第１の態様及び第６の態様に係る半導体メモリセルに
関する。図２の（Ａ）にその原理図を示すように、実施
の形態１の半導体メモリセルは、（１）ソース／ドレイ
ン領域、該ソース／ドレイン領域に接触し、且つ、該ソ
ース／ドレイン領域を離間する半導体性のチャネル形成
領域ＣＨ1、及び、該チャネル形成領域ＣＨ1と容量結合
したゲート領域Ｇ1を有する第１導電形（例えば、ｎ形
チャネル）の読み出し用の第１のトランジスタＴＲ1、
（２）ソース／ドレイン領域、該ソース／ドレイン領域
に接触し、且つ、該ソース／ドレイン領域を離間する半
導体性のチャネル形成領域ＣＨ2、及び、該チャネル形
成領域ＣＨ2と容量結合したゲート領域Ｇ2を有する第２
導電形（例えば、ｐチャネル形）のスイッチ用の第２の
トランジスタＴＲ2、（３）ソース／ドレイン領域、チ
ャネル領域ＣＨJ1及びゲート部を有する電流制御用の接
合型トランジスタＪＦ1、並びに、（４）補助キャパシ
タＣ、から成り、第１のトランジスタＴＲ1の一方のソ
ース／ドレイン領域は、第２のトランジスタＴＲ2のチ
ャネル形成領域ＣＨ2に相当し、且つ、接合型トランジ
スタＪＦ1の一方のソース／ドレイン領域に相当し、第
２のトランジスタＴＲ2の一方のソース／ドレイン領域
は、第１のトランジスタＴＲ1のチャネル形成領域ＣＨ1
に相当し、且つ、接合型トランジスタＪＦ1の一方のゲ
ート部に相当し、補助キャパシタＣは、第１のトランジ
スタＴＲ1のチャネル形成領域ＣＨ1に接続されている。
【００８０】そして、第１のトランジスタＴＲ1のゲー
ト領域Ｇ1及び第２のトランジスタＴＲ2のゲート領域Ｇ
2はメモリセル選択用の第１の配線（例えば、ワード
線）に接続され、第１のトランジスタＴＲ1の他方のソ
ース／ドレイン領域は第２の配線に接続され、接合型ト
ランジスタＪＦ1の他方のゲート部は第３の配線に接続
され、第２のトランジスタＴＲ2の他方のソース／ドレ
イン領域は書き込み情報設定線ＷＩＳＬに接続され、第
１のトランジスタＴＲ1の一方のソース／ドレイン領域
は、接合型トランジスタＪＦ1及びダイオードＤを介し
て書き込み情報設定線ＷＩＳＬに接続されている。尚、
第２の配線をビット線とする構成、あるいは、書き込み
情報設定線ＷＩＳＬをビット線と兼用させ、第２の配線
に所定の電位を加える構成とすることができる。
【００８１】第１の配線は、第１のトランジスタＴＲ1
用の第１の配線（第１Ａの配線と呼ぶ）と第２のトラン
ジスタＴＲ2用の第１の配線（第１Ｂの配線と呼ぶ）と
することもできる。この場合、第１Ａの配線と第１Ｂの
配線の接続は、１つの半導体メモリセル毎に、第１のト
ランジスタＴＲ1のゲート領域Ｇ1と第２のトランジスタ
ＴＲ2のゲート領域Ｇ2とを第１の配線に接続してもよい
し（この場合には、メモリセル選択用の第１Ａの配線と
メモリセル選択用の第１Ｂの配線とが１つの配線である
第１の配線から構成される）、所定の数の第１のトラン
ジスタＴＲ1のゲート領域Ｇ1相互を第１Ａの配線で接続
し、所定の数の第２のトランジスタＴＲ2のゲート領域
Ｇ2相互を第１Ｂの配線で接続し、これらの第１Ａ及び
第１Ｂの配線を接続してもよい。尚、所定の数の第１の
トランジスタＴＲ1のゲート領域Ｇ1相互を第１Ａの配線
で接続する形態には、ゲート領域Ｇ1の延在部がかかる
第１Ａの配線に相当する形態を含み、所定の数の第２の
トランジスタＴＲ2のゲート領域Ｇ2相互を第１Ｂの配線
で接続する形態には、ゲート領域Ｇ2の延在部がかかる
第１Ｂの配線に相当する形態を含む。尚、後述する実施
の形態３における半導体メモリセルにおいても同様であ
る。
【００８２】実施の形態１の半導体メモリセルにおいて
は、第１のトランジスタＴＲ1の一方のソース／ドレイ
ン領域と第２のトランジスタＴＲ2のチャネル形成領域
ＣＨ2とが繋がっており、第２のトランジスタＴＲ2の一
方のソース／ドレイン領域と第１のトランジスタＴＲ1
のチャネル形成領域ＣＨ1とが繋がっている。
【００８３】あるいは又、図８に模式的な一部断面図を
示すように、実施の形態１の半導体メモリセルは、
（１）ソース／ドレイン領域、チャネル形成領域Ｃ
Ｈ1、及びゲート領域Ｇ1を有する第１導電形（例えば、
ｎチャネル形）の読み出し用の第１のトランジスタＴＲ
1、（２）ソース／ドレイン領域、チャネル形成領域Ｃ
Ｈ2、及びゲート領域Ｇ2を有する第２導電形（例えば、
ｐチャネル形）のスイッチ用の第２のトランジスタＴＲ
2、（３）ソース／ドレイン領域、チャネル領域ＣＨJ1
及びゲート部を有する電流制御用の接合型トランジスタ
ＪＦ1、並びに、（４）補助キャパシタＣ、から成り、
（ａ）第２導電形（例えば、ｐ+形）を有する半導体性
の第１の領域ＳＣ1、（ｂ）第１の領域ＳＣ1の表面領域
に設けられた、第１導電形（例えば、ｎ+形）を有する
半導体性の第２の領域ＳＣ2、（ｃ）第２の領域ＳＣ2の
表面領域に設けられ、且つ、整流接合を形成して接す
る、第２導電形（例えばｐ++形）の半導体性の、又は、
シリサイドや金属、金属化合物等の導電性の第３の領域
ＳＣ3、（ｄ）第１の領域ＳＣ1の表面領域に第２の領域
ＳＣ2と離間して設けられ、且つ、整流接合を形成して
接する、第１導電形（例えばｎ+形）の半導体性の、又
は、シリサイドや金属、金属化合物等の導電性の第４の
領域ＳＣ4、並びに、（ｅ）第２の領域ＳＣ2の表面領域
に第３の領域ＳＣ3と離間して設けられ、且つ、第２の
領域ＳＣ2と整流接合を形成して接する、第２導電形
（例えばｐ++形）の半導体性の、又は、シリサイドや金
属、金属化合物等の導電性の第５の領域ＳＣ5、を有す
る。
【００８４】そして、第１のトランジスタＴＲ1に関し
ては、（Ａ−１）一方のソース／ドレイン領域は、第２
の領域ＳＣ2の表面領域の一部から構成され、（Ａ−
２）他方のソース／ドレイン領域は、第４の領域ＳＣ4
から構成され、（Ａ−３）チャネル形成領域ＣＨ1は、
第２の領域ＳＣ2の表面領域の該一部と第４の領域ＳＣ4
とで挟まれた第１の領域ＳＣ1の表面領域の一部から構
成され、（Ａ−４）ゲート領域Ｇ1は、第１のトランジ
スタＴＲ1のチャネル形成領域ＣＨ1の上方に絶縁膜を介
して設けられている。
【００８５】また、第２のトランジスタＴＲ2に関して
は、（Ｂ−１）一方のソース／ドレイン領域は、第１の
領域ＳＣ1の表面領域の他の部分から構成され、（Ｂ−
２）第２のトランジスタＴＲ2の他方のソース／ドレイ
ン領域は、第３の領域ＳＣ3から構成され、（Ｂ−３）
チャネル形成領域ＣＨ2は、第１の領域ＳＣ1の表面領域
の該他の部分と第３の領域ＳＣ3とで挟まれた第２の領
域ＳＣ2の表面領域の他の部分から構成され、（Ｂ−
４）ゲート領域Ｇ2は、第２のトランジスタＴＲ2のチャ
ネル形成領域ＣＨ2の上方に絶縁膜を介して設けられて
いる。
【００８６】更には、接合型トランジスタＪＦ1に関し
ては、（Ｃ−１）ゲート部は、第５の領域ＳＣ5、及
び、該第５の領域ＳＣ5と対向する第１の領域ＳＣ1の部
分から構成され、（Ｃ−２）接合型トランジスタＪＦ1
のチャネル領域ＣＨJ1は、第５の領域ＳＣ5と第１の領
域ＳＣ1の該部分とで挟まれた第２の領域ＳＣ2の一部か
ら構成され、（Ｃ−３）接合型トランジスタＪＦ1の一
方のソース／ドレイン領域は、接合型トランジスタＪＦ
1のチャネル領域ＣＨJ1の一端から延び、且つ、第１の
トランジスタＴＲ1の一方のソース／ドレイン領域を構
成する第２の領域ＳＣ2の表面領域の該一部から構成さ
れ、（Ｃ−４）接合型トランジスタＪＦ1の他方のソー
ス／ドレイン領域は、接合型トランジスタＪＦ1のチャ
ネル領域ＣＨJ1の他端から延びる第２の領域ＳＣ2の部
分から構成されている。
【００８７】そして、（Ｄ）補助キャパシタＣは、第１
の領域ＳＣ1に接続され、（Ｅ）第１のトランジスタＴ
Ｒ1のゲート領域及び第２のトランジスタＴＲ2のゲート
領域は、メモリセル選択用の第１の配線（例えば、ワー
ド線）に接続され、（Ｆ）第３の領域ＳＣ3は、書き込
み情報設定線ＷＩＳＬに接続され、（Ｇ）第４の領域Ｓ
Ｃ4は、第２の配線に接続され、（Ｈ）第５の領域ＳＣ5
は、第３の配線に接続されている。
【００８８】また、第２の領域ＳＣ2と第３の領域ＳＣ3
との間でダイオード（ｐｎ接合ダイオードＤ）が形成さ
れ、第２の領域ＳＣ2は、第３の領域ＳＣ3を介して書き
込み情報設定線ＷＩＳＬに接続されている。かかるｐｎ
接合ダイオードＤは、第２の領域ＳＣ2及び第３の領域
ＳＣ3の不純物濃度を適切な値とすることによって形成
することができる。尚、第２の配線をビット線とする構
成、あるいは、書き込み情報設定線ＷＩＳＬをビット線
と兼用させ、第２の配線に所定の電位を加える構成とす
ることが好ましい。
【００８９】尚、図中、符号「ＩＲ」は素子分離領域を
示し、「ＩＬ」は絶縁層を示す。ゲート領域Ｇ1，Ｇ
2は、図面の紙面垂直方向に延びており、ゲート領域
Ｇ1，Ｇ2の延在部は隣接する半導体メモリセルのゲート
領域Ｇ1，Ｇ2と繋がっており、第１の配線として機能す
る。尚、ゲート領域Ｇ1，Ｇ2，Ｇの構成は、以下の半導
体メモリセルにおいても同様である。
【００９０】接合型トランジスタＪＦ1は、対向する
ゲート部（第５の領域ＳＣ5及びこの第５の領域ＳＣ5に
対向する第１の領域ＳＣ1の部分）の間の距離（チャネ
ル領域ＣＨJ1の厚さ）を最適化し、且つ、対向するそ
れぞれのゲート部（第５の領域ＳＣ5及びこの第５の領
域ＳＣ5に対向する第１の領域ＳＣ1の部分）における不
純物濃度とチャネル領域ＣＨJ1における不純物濃度とを
最適化することによって、形成されている。
【００９１】実施の形態１においては、半導体メモリセ
ル（具体的には、第１の領域ＳＣ1）は、例えばｎ形半
導体基板に設けられた第２導電形（例えばｐ形）のウエ
ル構造内に形成されている。また、第１の領域ＳＣ1の
直下に、第１導電形（例えばｎ++形）の高濃度不純物含
有層ＳＣ10を形成すれば、読み出し用の第１のトランジ
スタＴＲ1のチャネル形成領域ＣＨ1に蓄積される電位あ
るいは電荷の増加を図ることができる。
【００９２】補助キャパシタＣは、必要とされる容量が
高々１ｆＦなので、図８に示すように、簡素な構成の所
謂スタック型キャパシタとすることができる。尚、参照
番号１０は補助キャパシタＣを構成する下部電極層であ
り、参照番号１１は補助キャパシタＣを構成する誘電体
材料層である。誘電体材料層１１の上には上部電極層が
形成されているが、かかる上部電極層の図示は省略し
た。あるいは又、図９に模式的な一部断面図を示すよう
に、補助キャパシタＣを、簡素な構成の所謂シャロージ
ャクショントレンチキャパシタによって構成することも
できる。必要とされる容量値が、図９９の（Ａ）に示す
ような１つのトランジスタと１つのキャパシタで構成さ
れたダイナミックメモリセルに必要とされている容量値
の１／２０〜１／３０の大きさであるが故に、補助キャ
パシタの形成は非常に容易であり、しかも、簡素な構造
とすることができる。
【００９３】更には、補助キャパシタＣとして、図１０
に示すように、汎用ＤＲＡＭのような複雑な構造のキャ
パシタを用いず、ロジック回路用の配線層を流用したＭ
ＩＭ（金属/絶縁体/金属）型キャパシタとすることがで
きる。この補助キャパシタＣは、例えば半導体メモリセ
ルを構成する各領域の上に形成された下層絶縁層２０上
に設けられた下層配線２１（補助キャパシタＣを構成す
る下部電極に相当する）と、下層配線２１上を含む下層
絶縁層２０上に形成された層間絶縁層２２と、層間絶縁
層２２に設けられた開口部２３内を含む層間絶縁層２２
上に形成された誘電体材料層２４と、誘電体材料層２４
上に形成された上層配線２５（補助キャパシタＣを構成
する上部電極に相当する）から構成されている。下層配
線２１は、第１のトランジスタＴＲ1のチャネル形成領
域ＣＨ1を構成する第１の領域ＳＣ 1と電気的に接続され
ている。尚、誘電体材料層を構成する材料として、例え
ばプラズマ窒化膜を用いることができる。プラズマ窒化
膜はアルミニウム等から成る配線が形成された後でも形
成できる低温プロセスによって形成することができるの
で、好ましい誘電体材料である。
【００９４】以上に説明した各種の補助キャパシタＣの
構造を、以下に説明する各種の半導体メモリセルに適用
することができる。
【００９５】図８に示した実施の形態１の半導体メモリ
セルの変形例を図１１に示す。この半導体メモリセル
は、支持基板上の絶縁層ＩＬ0の上に形成された半導体
層ＳＣ0に、図８に示した構造を有する半導体メモリセ
ルが形成されている。このような構造を有する半導体メ
モリセルは、半導体基板の全面に絶縁体（絶縁層）を形
成した後、絶縁体（絶縁層）と支持基板とを張り合わ
せ、次に、半導体基板を裏面から研削、研磨することに
よって得られた、所謂張り合わせ基板に基づき製造する
ことができる。あるいは又、例えばシリコン半導体基板
に酸素をイオン注入した後に熱処理を行って得られるＳ
ＩＭＯＸ法による絶縁体（絶縁層）を形成し、その上に
残されたシリコン層に半導体メモリセルを作製すればよ
い。即ち、これらの半導体メモリセルは、所謂ＳＯＩ構
造を有する。あるいは又、例えばアモルファスシリコン
層やポリシリコン層をＣＶＤ法等によって絶縁体（絶縁
層）の上に製膜し、次いで、レーザビームや電子ビーム
を用いた帯域溶融結晶化法、絶縁体（絶縁層）に設けら
れた開口部を介して結晶成長を行うラテラル固相結晶成
長法等の各種の公知の単結晶化技術によってシリコン層
を形成し、かかるシリコン層に半導体メモリセルを作製
すればよい。あるいは又、支持基板上に製膜された絶縁
体（絶縁層）上に、例えばポリシリコン層あるいはアモ
ルファスシリコン層を形成した後、かかるポリシリコン
層あるいはアモルファスシリコン層に半導体メモリセル
を作製することによって得ることができ、所謂ＴＦＴ構
造を有する。尚、これらの構造を、以下に説明する各種
の半導体メモリセルに適用することができる。
【００９６】図８に示した半導体メモリセルにおいて、
原理図を図１に示すように、ｐｎ接合ダイオードＤの形
成を省略し、第１のトランジスタＴＲ1の一方のソース
／ドレイン領域に該当する第２の領域ＳＣ2を第４の配
線（図８には図示せず）に接続してもよい。この場合、
第２の配線をビット線とし、第４の配線に所定の電位を
加える構成、あるいは、第４の配線をビット線とし、第
２の配線に所定の電位を加える構成とすることが好まし
い。
【００９７】図８に示した半導体メモリセルの変形例
を、更に、図１２〜図１９に示す。
【００９８】原理図を図２の（Ｂ）に示し、模式的な一
部断面図を図１２に示す半導体メモリセルは、第２の領
域ＳＣ2の表面領域に設けられ、整流接合を形成して接
するダイオード構成領域ＳＣDを更に有し、このダイオ
ード構成領域ＳＣDと第２の領域ＳＣ2とによってショッ
トキ接合形の多数キャリア・ダイオードＤＳが構成され
ている。そして、第１のトランジスタＴＲ1の一方のソ
ース／ドレイン領域は、接合型トランジスタＪＦ1を介
して第４の配線に接続される代わりに、接合型トランジ
スタＪＦ1及びショットキ接合形の多数キャリア・ダイ
オードＤＳを介して書き込み情報設定線ＷＩＳＬに接続
されている。即ち、第２の領域ＳＣ2は、ダイオード構
成領域ＳＣDを介して書き込み情報設定線ＷＩＳＬに接
続されている。図１２に示す半導体メモリセルにおいて
は、ダイオード構成領域ＳＣDは第３の領域ＳＣ3に隣接
して設けられているが、ダイオード構成領域ＳＣDの形
成位置はこれに限定するものではない。
【００９９】原理図を図３、並びに、図４の（Ａ）及び
（Ｂ）に示すように、接合型トランジスタＪＦ1の他方
のゲート部は、第３の配線に接続される代わりに、書き
込み情報設定線ＷＩＳＬに接続されていてもよい。即
ち、模式的な一部断面図を図１３、図１４及び図１５に
示すように、第５の領域ＳＣ5を、第３の配線に接続す
る代わりに、書き込み情報設定線ＷＩＳＬに接続しても
よい。尚、図１３に示す半導体メモリセルは、図８に示
した半導体メモリセルの変形であり、図１４及び図１５
に示す半導体メモリセルは、図１２に示した半導体メモ
リセルの変形である。図１４及び図１５に示す半導体メ
モリセルは、ダイオード構成領域ＳＣDが設けられてい
る位置が異なっている点を除き、同じ構成を有する。
【０１００】原理図を図５に示し、模式的な一部断面図
を図１６に示す半導体メモリセルにおいては、第１のト
ランジスタＴＲ1の一方のソース／ドレイン領域は、接
合型トランジスタＪＦ1を介して第４の配線に接続され
る代わりに、接合型トランジスタＪＦ1及びダイオード
Ｄ1を介して第３の配線に接続されている。即ち、第２
の領域ＳＣ2の表面領域に設けられ、整流接合を形成し
て接するダイオード構成領域ＳＣDを更に有し、該ダイ
オード構成領域ＳＣDと第２の領域ＳＣ2とによってダイ
オードＤ1が構成され、第２の領域ＳＣ2は、該ダイオー
ド構成領域ＳＣDを介して第３の配線に接続されてい
る。この場合、第２の配線をビット線とする構成とする
ことが好ましい。尚、ダイオード構成領域ＳＣDを第５
の領域ＳＣ5に隣接して設けることが、構造の簡素化の
面から好ましい。
【０１０１】原理図を図７の（Ａ）に示し、模式的な一
部断面図を図１７に示す半導体メモリセルにおいては、
接合型トランジスタＪＦ1の他方のゲート部は、第３の
配線に接続される代わりに、接合型トランジスタＪＦ1
の一方のゲート部に接続されている。即ち、第５の領域
ＳＣ5は、第３の配線に接続される代わりに、第１の領
域ＳＣ1に接続されている。更には、第２の領域ＳＣ2と
第３の領域ＳＣ3との間でｐｎ接合ダイオードＤが形成
され、第２の領域ＳＣ2は第３の領域ＳＣ3を介して書き
込み情報設定線ＷＩＳＬに接続されている。この場合、
第２の配線をビット線とする構成、あるいは、書き込み
情報設定線ＷＩＳＬをビット線と兼用させ、第２の配線
に所定の電位を加える構成とすることが好ましい。尚、
原理図を図６に示すように、ｐｎ接合ダイオードＤの形
成を省略し、第１のトランジスタＴＲ1の一方のソース
／ドレイン領域に該当する第２の領域ＳＣ2を第４の配
線（図１７には図示せず）に接続してもよく、この場合
には、第２の配線をビット線とし、第２の領域ＳＣ2を
第４の配線に接続し、第４の配線に所定の電位を加える
構成、あるいは、第４の配線をビット線とし、第２の配
線に所定の電位を加える構成とすることが好ましい。
【０１０２】第５の領域ＳＣ5と第１の領域ＳＣ1との接
続は、ゲート領域の延びる方向と平行な垂直面で半導体
メモリセルを切断したときの模式的な一部断面図である
図１８に示すように、例えば、第１の領域ＳＣ1の一部
分を半導体基板の表面近傍まで延在させ、第２の領域Ｓ
Ｃ2の外側で、第５の領域ＳＣ5と第１の領域ＳＣ1の延
在した部分とが接するような構造とすることによって、
得ることができる。半導体メモリセルをこのような構造
にすることにより、半導体メモリセルの配線構造の簡素
化を図ることができる。
【０１０３】原理図を図７の（Ｂ）に示し、模式的な一
部断面図を図１９に示す半導体メモリセルにおいても、
第５の領域ＳＣ5は、第３の配線に接続される代わり
に、第１の領域ＳＣ1に接続されている。また、第２の
領域ＳＣ2の表面領域に設けられ、整流接合を形成して
接するダイオード構成領域ＳＣDを更に有し、このダイ
オード構成領域ＳＣDと第２の領域ＳＣ2とによってショ
ットキ接合形の多数キャリア・ダイオードＤＳが構成さ
れ、第２の領域ＳＣ2は、ダイオード構成領域ＳＣDを介
して書き込み情報設定線ＷＩＳＬに接続されている。こ
の場合、第２の配線をビット線とする構成、あるいは、
書き込み情報設定線ＷＩＳＬをビット線と兼用させ、第
２の配線に所定の電位を加える構成とすることが好まし
い。
【０１０４】（実施の形態２）実施の形態２は、本発明
の第１の態様及び第７の態様に係る半導体メモリセルに
関する。実施の形態２の半導体メモリセルの原理図を図
２０に示す。実施の形態２の半導体メモリセルにおいて
は、接合型トランジスタＪＦ1の他方のゲート部は、第
３の配線に接続される代わりに、書き込み情報設定線Ｗ
ＩＳＬに接続されている。
【０１０５】実施の形態２の半導体メモリセルにおいて
は、第１のトランジスタＴＲ1の一方のソース／ドレイ
ン領域と第２のトランジスタＴＲ2のチャネル形成領域
ＣＨ2とが共有されており、第２のトランジスタＴＲ2の
一方のソース／ドレイン領域と第１のトランジスタＴＲ
1のチャネル形成領域ＣＨ1とが共有されている。
【０１０６】更には、図２２に模式的な一部断面図を示
すように、実施の形態２の半導体メモリセルは、実質的
に第５の領域ＳＣ5が省略されている点、及び、第１の
トランジスタＴＲ1と第２のトランジスタＴＲ2とでゲー
ト領域が共有されている点が、実施の形態１の半導体メ
モリセルと相違する。即ち、実施の形態２の半導体メモ
リセルは、（１）ソース／ドレイン領域、チャネル形成
領域ＣＨ1、及びゲート領域Ｇ1を有する第１導電形（例
えば、ｎチャネル形）の読み出し用の第１のトランジス
タＴＲ1、（２）ソース／ドレイン領域、チャネル形成
領域ＣＨ2、及びゲート領域Ｇ2を有する第２導電形（例
えば、ｐチャネル形）のスイッチ用の第２のトランジス
タＴＲ2、（３）ソース／ドレイン領域、チャネル領域
ＣＨJ1及びゲート部を有する電流制御用の接合型トラン
ジスタＪＦ1、並びに、（４）補助キャパシタＣ、から
成り、（ａ）第１導電形（例えば、ｎ形）を有する半導
体性の第１の領域ＳＣ1、（ｂ）第１の領域ＳＣ1と接
し、第２導電形（例えば、ｐ+形）を有する半導体性の
第２の領域ＳＣ2、（ｃ）第１の領域ＳＣ1の表面領域に
設けられ、且つ、整流接合を形成して接する、第２導電
形（例えばｐ++形）の半導体性の、又は、シリサイドや
金属、金属化合物等の導電性の第３の領域ＳＣ3、
（ｄ）第２の領域ＳＣ2の表面領域に設けられ、且つ、
整流接合を形成して接する、第１導電形（例えばｎ
++形）の半導体性の、又は、シリサイドや金属、金属化
合物等の導電性の第４の領域ＳＣ4、並びに、（ｅ）第
１の領域ＳＣ1と第４の領域ＳＣ4、及び、第２の領域Ｓ
Ｃ2と第３の領域ＳＣ3を橋渡すごとく絶縁膜を介して設
けられ、第１のトランジスタＴＲ1と第２のトランジス
タＴＲ2とで共有されたゲート領域Ｇ（Ｇ1＋Ｇ2）、を
有する。
【０１０７】尚、第１の領域ＳＣ1と第２の領域ＳＣ2と
は接しているが、図２２に示す半導体メモリセルにおい
ては、具体的には、第１の領域ＳＣ1の表面領域に第２
の領域ＳＣ2が設けられている。
【０１０８】そして、第１のトランジスタＴＲ1に関し
ては、（Ａ−１）一方のソース／ドレイン領域は、第１
の領域ＳＣ1の表面領域から構成され、（Ａ−２）他方
のソース／ドレイン領域は、第４の領域ＳＣ4から構成
され、（Ａ−３）チャネル形成領域ＣＨ1は、第１の領
域ＳＣ1の該表面領域と第４の領域ＳＣ4とで挟まれた第
２の領域ＳＣ2の表面領域から構成されている。
【０１０９】また、第２のトランジスタＴＲ2に関して
は、（Ｂ−１）一方のソース／ドレイン領域は、第１の
トランジスタＴＲ1のチャネル形成領域ＣＨ1を構成する
第２の領域ＳＣ2の該表面領域から構成され、（Ｂ−
２）他方のソース／ドレイン領域は、第３の領域ＳＣ3
から構成され、（Ｂ−３）チャネル形成領域ＣＨ2は、
第１のトランジスタＴＲ1の一方のソース／ドレイン領
域を構成する第１の領域ＳＣ1の該表面領域から構成さ
れている。
【０１１０】更には、接合型トランジスタＪＦ1に関し
ては、（Ｃ−１）ゲート部は、第３の領域ＳＣ3、及
び、該第３の領域ＳＣ3と対向する第２の領域ＳＣ2の部
分から構成され、（Ｃ−２）チャネル領域ＣＨJ1は、第
３の領域ＳＣ3と第２の領域ＳＣ2の該部分とで挟まれた
第１の領域ＳＣ1の一部から構成され、（Ｃ−３）一方
のソース／ドレイン領域は、接合型トランジスタＪＦ1
のチャネル領域ＣＨJ1の一端から延び、且つ、第１のト
ランジスタＴＲ1の一方のソース／ドレイン領域を構成
する第１の領域ＳＣ1の該表面領域から構成され、（Ｃ
−４）他方のソース／ドレイン領域は、接合型トランジ
スタＪＦ1のチャネル領域ＣＨJ1の他端から延びる第１
の領域ＳＣ1の部分から構成されている。
【０１１１】そして、（Ｄ）補助キャパシタＣは、第２
の領域ＳＣ2に接続され、（Ｅ）ゲート領域は、メモリ
セル選択用の第１の配線（例えば、ワード線）に接続さ
れ、（Ｆ）第３の領域ＳＣ3は、書き込み情報設定線Ｗ
ＩＳＬに接続され、（Ｇ）第４の領域ＳＣ4は、第２の
配線に接続されていることを特徴とする。尚、第１の領
域ＳＣ1を第３の配線に接続し、第２の配線をビット線
とし、第３の配線に所定の電位を加える構成、あるい
は、第３の配線をビット線とし、第２の配線に所定の電
位を加える構成とすることが好ましい。
【０１１２】実施の形態２においては、半導体メモリセ
ル（具体的には、第１の領域ＳＣ1）は、例えばｐ形半
導体基板に設けられた第１導電形（例えばｎ形）のウエ
ル構造内に形成されている。また、第２の領域ＳＣ2の
直下に、第１導電形（例えばｎ++形）の高濃度不純物含
有層ＳＣ10を形成すれば、読み出し用の第１のトランジ
スタＴＲ1のチャネル形成領域ＣＨ1に蓄積される電位あ
るいは電荷の増加を図ることができる。更には、第１の
領域ＳＣ1の下部に、第３の配線として機能する第１導
電形（例えばｎ++形）の高濃度不純物含有層ＳＣ11が設
けられている。
【０１１３】尚、接合型トランジスタＪＦ1は、対向
するゲート部（第３の領域ＳＣ3及びこの第３の領域Ｓ
Ｃ3に対向する第２の領域ＳＣ2の部分）の間の距離（チ
ャネル領域ＣＨJ1の厚さ）を最適化し、且つ、対向す
るそれぞれのゲート部（第３の領域ＳＣ3及びこの第３
の領域ＳＣ3に対向する第２の領域ＳＣ2の部分）におけ
る不純物濃度とチャネル領域ＣＨJ1における不純物濃度
とを最適化することによって、形成されている。
【０１１４】図２３〜図４０に、実施の形態３の半導体
メモリセルの変形例の模式的な一部断面図を示す。
【０１１５】図２３に模式的な一部断面図を示す半導体
メモリセルにおいては、第２導電形（例えばｐ+形）を
有する不純物領域ＳＣ2Aが埋め込みプラグ状に形成さ
れ、かかる不純物領域ＳＣ2Aは、第４の領域ＳＣ4を貫
通し、第２の領域ＳＣ2まで達している。不純物領域Ｓ
Ｃ2Aの頂面は補助キャパシタＣと接続されている。この
ような構造にすることによって、補助キャパシタＣと第
２の領域ＳＣ2とを接続することができる。この点を除
き、図２３に示した半導体メモリセルの構造は、図２２
に示した半導体メモリセルの構造と実質的に同一とする
ことができる。尚、例えば第２の領域ＳＣ2と補助キャ
パシタＣとを埋め込みプラグ状の不純物領域ＳＣ2Aによ
って接続する構成を、各種の本発明の半導体メモリセル
に適用することができる。
【０１１６】模式的な一部断面図を図２４に示す半導体
メモリセルにおいては、接合型トランジスタＪＦ1のチ
ャネル領域ＣＨJ1に、斜めイオン注入法によって第１導
電形の不純物をイオン注入することで、第１導電形領域
ＳＣ12が形成されている。これによって、チャネル領域
ＣＨJ1の不純物濃度を制御することができ、接合型トラ
ンジスタＪＦ1の動作を安定させることができる。尚、
このような第１導電形領域ＳＣ12を設ける構成を、第１
の領域ＳＣ1、第２の領域ＳＣ2、第３の領域ＳＣ3の配
置にも依るが、本発明の各種の半導体メモリセルに適用
することができる。
【０１１７】原理図を図２１の（Ａ）に示し、模式的な
一部断面図を図２５に示す半導体メモリセルにおいて
は、第１の領域ＳＣ1と第３の領域ＳＣ3との間でｐｎ接
合ダイオードＤが形成され、第１の領域ＳＣ1は、第３
の領域ＳＣ3を介して書き込み情報設定線ＷＩＳＬに接
続されている。かかるｐｎ接合ダイオードＤは、第１の
領域ＳＣ1及び第３の領域ＳＣ3の不純物濃度を適切な値
とすることによって形成することができる。また、原理
図を図２１の（Ｂ）に示し、模式的な一部断面図を図２
６に示す半導体メモリセルにおいては、第１の領域ＳＣ
1の表面領域に設けられ、整流接合を形成して接するダ
イオード構成領域ＳＣDを更に有し、該ダイオード構成
領域ＳＣDと第１の領域ＳＣ1とによって多数キャリア・
ダイオードＤＳが構成され、第１の領域ＳＣ1は、該ダ
イオード構成領域ＳＣDを介して書き込み情報設定線Ｗ
ＩＳＬに接続されている。これらの場合、第２の配線を
ビット線とする構成、あるいは、書き込み情報設定線Ｗ
ＩＳＬをビット線と兼用させ、第２の配線に所定の電位
を加える構成とすることが好ましい。
【０１１８】図２７の（Ａ）、（Ｂ）に示す例において
は、支持基板上の絶縁層ＩＬ0に囲まれた半導体層ＳＣ0
内に、図２２に示した構造を有する半導体メモリセルが
形成されている。図２７の（Ａ）に示した半導体メモリ
セルと図２７の（Ｂ）に示した半導体メモリセルの相違
点は、第３の領域ＳＣ3がどの程度下方まで延びている
かにある。図２７の（Ｂ）に示した構造を有する半導体
メモリセルを採用することによって、第３の領域ＳＣ3
の側部から書き込み情報設定線ＷＩＳＬへの電極を取り
出すことが可能となる。その他の構造は、図２２に示し
た半導体メモリセルと実質的に同一である。図２８に示
す例においては、支持基板上の絶縁層ＩＬ0に囲まれた
半導体層ＳＣ0内に、図２６に示した構造を有する半導
体メモリセルが形成されている。その他の構造は、図２
６に示した半導体メモリセルと実質的に同一である。こ
のような構造を有する半導体メモリセルは、半導体基板
の全面に絶縁体（絶縁層）を形成した後、絶縁体（絶縁
層）と支持基板とを張り合わせ、次に、半導体基板を裏
面から研削、研磨することによって得られた、所謂張り
合わせ基板に基づき製造することができる。あるいは
又、例えばシリコン半導体基板に酸素をイオン注入した
後に熱処理を行って得られるＳＩＭＯＸ法による絶縁体
（絶縁層）を形成し、その上に残されたシリコン層に半
導体メモリセルを作製すればよい。即ち、これらの半導
体メモリセルは、所謂ＳＯＩ構造を有する。あるいは
又、例えばアモルファスシリコン層やポリシリコン層を
ＣＶＤ法等によって絶縁体（絶縁層）の上に製膜し、次
いで、レーザビームや電子ビームを用いた帯域溶融結晶
化法、絶縁体（絶縁層）に設けられた開口部を介して結
晶成長を行うラテラル固相結晶成長法等の各種の公知の
単結晶化技術によってシリコン層を形成し、かかるシリ
コン層に半導体メモリセルを作製すればよい。あるいは
又、支持基板上に製膜された絶縁体（絶縁層）上に、例
えばポリシリコン層あるいはアモルファスシリコン層を
形成した後、かかるポリシリコン層あるいはアモルファ
スシリコン層に半導体メモリセルを作製することによっ
て得ることができ、所謂ＴＦＴ構造を有する。
【０１１９】図２９に模式的な一部断面図を示す半導体
メモリセルにおいては、第１導電形（例えば、ｎ++）を
有する不純物含有層ＳＣ4Aが、第４の領域ＳＣ4上に設
けられている。そして、第４の領域ＳＣ4は、不純物含
有層ＳＣ4Aを介して第２の配線に接続されている。ここ
で、第４の領域ＳＣ4は、不純物含有層ＳＣ4Aからのｎ
形不純物の固相拡散によって、自己整合的に形成されて
おり、浅いｎ接合を有する。また、不純物含有層ＳＣ4A
は、絶縁材料層ＩＦを介してゲート領域Ｇの側面に位置
し、サイドウオール形状を有する。不純物含有層ＳＣ4A
は、第２の配線を兼ねている。即ち、不純物含有層ＳＣ
4Aは、図面の紙面垂直方向に延びており、不純物含有層
ＳＣ4Aの延在部は隣接する半導体メモリセルの不純物含
有層ＳＣ 4Aに繋がっており、第２の配線として機能す
る。これによって、配線構成の簡素化、半導体メモリセ
ルの微細化を達成することができる。ここで、サイドウ
オール形状とは、ゲート領域が形成された例えば半導体
基板の全面に不純物含有層を形成するための層を堆積さ
せた後、かかる層をエッチバックすることによってゲー
ト領域の側面にかかる層（即ち、不純物含有層）を残し
たときに得られる形状を指す。以下に説明する半導体メ
モリセルにおける不純物含有層のサイドウオール形状も
同様の意味である。ゲート領域が延びる方向に対して垂
直な平面で不純物含有層を切断したときの不純物含有層
の断面形状として、円や楕円、長円を四等分した形状、
あるいは、円を四等分した形状と線分とが組み合わされ
た形状、楕円を四等分した形状と線分とが組み合わされ
た形状、長円を四等分した形状と線分とが組み合わされ
た形状を例示することができる。また、不純物含有層
は、その構成に依存して、第１導電形あるいは第２導電
形の不純物が添加又はドープされたシリコン、アモルフ
ァスシリコンあるいはポリシリコンから構成することが
できる。
【０１２０】図３０に模式的な一部断面図を示す半導体
メモリセルにおいては、図２９に模式的な一部断面図を
示した半導体メモリセルの第３の領域ＳＣ3の構成に変
形が加えられている。即ち、第２導電形（例えば、ｐ++
形）を有する不純物含有層ＳＣ3Aが、第３の領域ＳＣ3
上に設けられている。そして、第３の領域ＳＣ3は、不
純物含有層ＳＣ3Aを介して書き込み情報設定線ＷＩＳＬ
に接続されている。第３の領域ＳＣ3は、不純物含有層
ＳＣ3Aからのｐ形不純物の固相拡散によって、自己整合
的に形成されており、浅いｐ接合を有する。また、不純
物含有層ＳＣ3Aは、絶縁材料層ＩＦを介してゲート領域
Ｇの側面に位置し、サイドウオール形状を有する。尚、
不純物含有層ＳＣ3Aは、書き込み情報設定線ＷＩＳＬを
兼ねている。即ち、不純物含有層ＳＣ3Aは、図面の紙面
垂直方向に延びており、不純物含有層ＳＣ3Aの延在部は
隣接する半導体メモリセルの不純物含有層ＳＣ3Aに繋が
っており、書き込み情報設定線ＷＩＳＬとして機能す
る。これによって、配線構成の簡素化、半導体メモリセ
ルの微細化を達成することができる。尚、図３０に示し
た第３の領域ＳＣ3及び不純物含有層ＳＣ3Aの構成を、
例えば図２２に示した半導体メモリセルに適用すること
ができる。
【０１２１】図３１に模式的な一部断面図を示す半導体
メモリセルにおいては、第５の領域ＳＣ5が第４の領域
ＳＣ4の表面領域に形成され、第５の領域ＳＣ5は第２の
領域ＳＣ2と直接接続されている。このように、第５の
領域ＳＣ5と第２の領域ＳＣ2とを接続することによっ
て、情報を蓄積すべき領域を更に増加させることがで
き、半導体メモリセルが情報を保持する時間を延長させ
ることができる。尚、これらの半導体メモリセルにおい
ては、第２導電形（例えば、ｐ++形）を有する不純物含
有層ＳＣ5Aが、第５の領域ＳＣ5上に設けられている。
また、補助キャパシタＣは、不純物含有層ＳＣ5A、第５
の領域ＳＣ5を介して、第２の領域ＳＣ2に接続されてい
る。ここで、第５の領域ＳＣ5は、不純物含有層ＳＣ5A
からのｐ形不純物の固相拡散によって、自己整合的に形
成されており、浅いｐ接合を有する。また、不純物含有
層ＳＣ5Aは、絶縁材料層ＩＦを介してゲート領域Ｇの側
面に位置し、サイドウオール形状を有する。
【０１２２】第２の領域ＳＣ2と第５の領域ＳＣ5との接
続は、ゲート領域の延びる方向と平行な垂直面で半導体
メモリセルを切断したときの模式的な一部断面図である
図３１の（Ｂ）に示すように、例えば、第２の領域ＳＣ
2の一部分を半導体基板の表面近傍まで延在させ、第４
の領域ＳＣ4の外側で、第５の領域ＳＣ5と第２の領域Ｓ
Ｃ2の延在した部分とが接するような構造とすることに
よって、得ることができる。半導体メモリセルをこのよ
うな構造にすることにより、半導体メモリセルの配線構
造の簡素化を図ることができる。補助キャパシタＣの構
造として、例えば、図１０に示した構造を採用すればよ
い。
【０１２３】図３２に模式的な一部断面図を示す半導体
メモリセルにおいては、図３１に模式的な一部断面図を
示した半導体メモリセルの第３の領域ＳＣ3の構成に変
形が加えられている。即ち、第２導電形（例えば、ｐ++
形）を有する不純物含有層ＳＣ3Aが、第３の領域ＳＣ3
上に設けられている。そして、第３の領域ＳＣ3は、不
純物含有層ＳＣ3Aを介して書き込み情報設定線ＷＩＳＬ
に接続されている。第３の領域ＳＣ3は、不純物含有層
ＳＣ3Aからのｐ形不純物の固相拡散によって、自己整合
的に形成されており、浅いｐ接合を有する。また、不純
物含有層ＳＣ3Aは、絶縁材料層ＩＦを介してゲート領域
Ｇの側面に位置し、サイドウオール形状を有する。尚、
不純物含有層ＳＣ3Aは、書き込み情報設定線ＷＩＳＬを
兼ねている。
【０１２４】以上に説明した、不純物含有層ＳＣ3A，Ｓ
Ｃ4A，ＳＣ5Aを、構成にも依存するが、本発明の半導体
メモリセルに適宜適用することが可能である。
【０１２５】図２２に示した半導体メモリセルの変形例
を図３３に示す。また、図２３に示した半導体メモリセ
ルの変形例を図３４に示す。更に、図２５、図２６に示
した半導体メモリセルの変形例を、それぞれ、図３５、
図３６に示す。また、図２９、図３０、図３１、図３２
に示した半導体メモリセルの変形例を、それぞれ、図３
７、図３８、図３９、図４０に示す。これらの半導体メ
モリセルの変形例においては、第１の領域ＳＣ1と第２
の領域ＳＣ2とは接しているが、具体的には、第２の領
域ＳＣ2の表面領域に第１の領域ＳＣ1が設けられてい
る。
【０１２６】（実施の形態３）実施の形態３は、本発明
の第２の態様及び第８の態様に係る半導体メモリセルに
関する。図４２の（Ａ）にその原理図を示すように、実
施の形態３の半導体メモリセルは、（１）ソース／ドレ
イン領域、該ソース／ドレイン領域に接触し、且つ、該
ソース／ドレイン領域を離間する半導体性のチャネル形
成領域ＣＨ1、及び、該チャネル形成領域ＣＨ1と容量結
合したゲート領域Ｇ1を有する第１導電形（例えば、ｎ
チャネル形）の読み出し用の第１のトランジスタＴ
Ｒ1、（２）ソース／ドレイン領域、該ソース／ドレイ
ン領域に接触し、且つ、該ソース／ドレイン領域を離間
する半導体性のチャネル形成領域ＣＨ2、及び、該チャ
ネル形成領域ＣＨ2と容量結合したゲート領域Ｇ2を有す
る第２導電形（例えば、ｐチャネル形）のスイッチ用の
第２のトランジスタＴＲ2、（３）ソース／ドレイン領
域、チャネル領域ＣＨJ1及びゲート部を有する電流制御
用の接合型トランジスタＪＦ1、並びに、（４）補助キ
ャパシタＣ、から成り、第１のトランジスタＴＲ1の一
方のソース／ドレイン領域は、第２のトランジスタＴＲ
2のチャネル形成領域ＣＨ2に相当し、第１のトランジス
タＴＲ1の他方のソース／ドレイン領域は、接合型トラ
ンジスタＪＦ1の一方のソース／ドレイン領域に相当
し、第２のトランジスタＴＲ2の一方のソース／ドレイ
ン領域は、第１のトランジスタＴＲ1のチャネル形成領
域ＣＨ1に相当し、且つ、接合型トランジスタＪＦ1の一
方のゲート部に相当し、補助キャパシタＣは、第１のト
ランジスタＴＲ1のチャネル形成領域ＣＨ1に接続されて
いる。
【０１２７】そして、第１のトランジスタＴＲ1のゲー
ト領域及び第２のトランジスタＴＲ2のゲート領域はメ
モリセル選択用の第１の配線（例えば、ワード線）に接
続され、第１のトランジスタＴＲ1の他方のソース／ド
レイン領域は接合型トランジスタＪＦ1を介して第２の
配線に接続され、接合型トランジスタＪＦ1の他方のゲ
ート部は第３の配線に接続され、第２のトランジスタＴ
Ｒ2の他方のソース／ドレイン領域は書き込み情報設定
線ＷＩＳＬに接続されている。また、第１のトランジス
タＴＲ1の一方のソース／ドレイン領域は、ダイオード
Ｄを介して書き込み情報設定線ＷＩＳＬに接続されてい
る。尚、第２の配線をビット線とする構成、あるいは、
書き込み情報設定線ＷＩＳＬをビット線と兼用させ、第
２の配線に所定の電位を加える構成とすることが好まし
い。
【０１２８】実施の形態３の半導体メモリセルにおいて
は、第１のトランジスタＴＲ1の一方のソース／ドレイ
ン領域と第２のトランジスタＴＲ2のチャネル形成領域
ＣＨ2とが繋がっており、第２のトランジスタＴＲ2の一
方のソース／ドレイン領域と第１のトランジスタＴＲ1
のチャネル形成領域ＣＨ1とが繋がっている。
【０１２９】図４７に模式的な一部断面図を示すよう
に、実施の形態３の半導体メモリセルにおいては、電流
制御用の接合型トランジスタＪＦ1が設けられている位
置が、実施の形態１の半導体メモリセルと相違してい
る。即ち、実施の形態３の半導体メモリセルは、（１）
ソース／ドレイン領域、チャネル形成領域ＣＨ1、及び
ゲート領域Ｇ1を有する第１導電形（例えば、ｎチャネ
ル形）の読み出し用の第１のトランジスタＴＲ1、
（２）ソース／ドレイン領域、チャネル形成領域Ｃ
Ｈ2、及びゲート領域Ｇ2を有する第２導電形（例えば、
ｐチャネル形）のスイッチ用の第２のトランジスタＴＲ
2、（３）ソース／ドレイン領域、チャネル領域ＣＨJ1
及びゲート部を有する電流制御用の接合型トランジスタ
ＪＦ1、並びに、（４）補助キャパシタＣ、から成り、
（ａ）第２導電形（例えば、ｐ+形）を有する半導体性
の第１の領域ＳＣ1、（ｂ）第１の領域ＳＣ1の表面領域
に設けられた、第１導電形（例えば、ｎ+形）を有する
半導体性の第２の領域ＳＣ2、（ｃ）第２の領域ＳＣ2の
表面領域に設けられ、整流接合を形成して接する、第２
導電形（例えばｐ++形）の半導体性の、又は、シリサイ
ドや金属、金属化合物等の導電性の第３の領域ＳＣ3、
（ｄ）第１の領域ＳＣ1の表面領域に第２の領域ＳＣ2と
離間して設けられた、第１導電形（例えば、ｎ+形）を
有する半導体性の第４の領域ＳＣ4、並びに、（ｅ）第
４の領域ＳＣ4の表面領域に設けられ、整流接合を形成
して接する、第２導電形（例えばｐ++形）の半導体性
の、又は、シリサイドや金属、金属化合物等の導電性の
第５の領域ＳＣ5、を有する。
【０１３０】そして、第１のトランジスタＴＲ1に関し
ては、（Ａ−１）一方のソース／ドレイン領域は、第２
の領域ＳＣ2の表面領域の一部から構成され、（Ａ−
２）他方のソース／ドレイン領域は、第４の領域ＳＣ4
から構成され、（Ａ−３）チャネル形成領域ＣＨ1は、
第２の領域ＳＣ2の表面領域の該一部と第４の領域ＳＣ4
の該表面領域とで挟まれた第１の領域ＳＣ1の表面領域
の一部から構成され、（Ａ−４）ゲート領域はＧ1、第
１のトランジスタＴＲ1のチャネル形成領域ＣＨ1の上方
に絶縁膜を介して設けられている。
【０１３１】また、第２のトランジスタＴＲ2に関して
は、（Ｂ−１）一方のソース／ドレイン領域は、第１の
領域ＳＣ1の表面領域の他の部分から構成され、（Ｂ−
２）他方のソース／ドレイン領域は、第３の領域ＳＣ3
から構成され、（Ｂ−３）チャネル形成領域ＣＨ2は、
第１の領域ＳＣ1の表面領域の該他の部分と第３の領域
ＳＣ3とで挟まれた第２の領域ＳＣ2の表面領域の他の部
分から構成され、（Ｂ−４）ゲート領域Ｇ2は、第２の
トランジスタＴＲ2のチャネル形成領域ＣＨ2の上方に絶
縁膜を介して設けられている。
【０１３２】更には、接合型トランジスタＪＦ1に関し
ては、（Ｃ−１）ゲート部は、第５の領域ＳＣ5、及
び、該第５の領域ＳＣ5と対向する第１の領域ＳＣ1の部
分から構成され、（Ｃ−２）チャネル領域ＣＨJ1は、第
５の領域ＳＣ5と第１の領域ＳＣ1の該部分とで挟まれた
第４の領域ＳＣ4の一部から構成され、（Ｃ−３）一方
のソース／ドレイン領域は、接合型トランジスタＪＦ1
のチャネル領域ＣＨJ1の一端から延び、且つ、第１のト
ランジスタＴＲ1の他方のソース／ドレイン領域を構成
する第４の領域ＳＣ4の該表面領域から構成され、（Ｃ
−４）他方のソース／ドレイン領域は、接合型トランジ
スタＪＦ1のチャネル領域ＣＨJ1の他端から延びる第４
の領域ＳＣ4の部分から構成されている。
【０１３３】そして、（Ｄ）補助キャパシタＣは、第１
の領域ＳＣ1に接続され、（Ｅ）第１のトランジスタＴ
Ｒ1のゲート領域及び第２のトランジスタＴＲ2のゲート
領域は、メモリセル選択用の第１の配線（例えば、ワー
ド線）に接続され、（Ｆ）第３の領域ＳＣ3は、書き込
み情報設定線ＷＩＳＬに接続され、（Ｇ）第４の領域Ｓ
Ｃ4は、第２の配線に接続され、（Ｈ）第５の領域ＳＣ5
は、第３の配線に接続されている。
【０１３４】実施の形態３の半導体メモリセルにおいて
は、第２の領域ＳＣ2と第３の領域ＳＣ3との間でｐｎ接
合ダイオードＤが形成され、第２の領域ＳＣ2は、第３
の領域ＳＣ3を介して書き込み情報設定線ＷＩＳＬに接
続されている。かかるｐｎ接合ダイオードＤは、第２の
領域ＳＣ2及び第３の領域ＳＣ3の不純物濃度を適切な値
とすることによって形成することができる。尚、第２の
配線をビット線とする構成、あるいは、書き込み情報設
定線ＷＩＳＬをビット線と兼用させ、第２の配線に所定
の電位を加える構成とすることが好ましい。
【０１３５】接合型トランジスタＪＦ1は、対向する
ゲート部（第５の領域ＳＣ5及びこの第５の領域ＳＣ5に
対向する第１の領域ＳＣ1の部分）の間の距離（チャネ
ル領域ＣＨJ1の厚さ）を最適化し、且つ、対向するそ
れぞれのゲート部（第５の領域ＳＣ5及びこの第５の領
域ＳＣ5に対向する第１の領域ＳＣ1の部分）における不
純物濃度とチャネル領域ＣＨJ1における不純物濃度とを
最適化することによって、形成されている。
【０１３６】実施の形態３においては、半導体メモリセ
ル（具体的には、第１の領域ＳＣ1）は、例えばｎ形半
導体基板に設けられた第２導電形（例えばｐ形）のウエ
ル構造内に形成されている。実施の形態３の半導体メモ
リセルにおいて、第１の領域ＳＣ1の直下に、第１導電
形（例えばｎ++形）の高濃度不純物含有層ＳＣ10を形成
すれば、読み出し用の第１のトランジスタＴＲ1のチャ
ネル形成領域ＣＨ1に蓄積される電位あるいは電荷の増
加を図ることができる。
【０１３７】尚、図４７に示した半導体メモリセルにお
いて、原理図を図４１に示すように、ｐｎ接合ダイオー
ドＤの形成を省略し、第１のトランジスタＴＲ1の一方
のソース／ドレイン領域に該当する第２の領域ＳＣ2を
第４の配線（図４７には図示せず）に接続してもよい。
この場合、第２の配線をビット線とし、第４の配線に所
定の電位を加える構成、あるいは、第４の配線をビット
線とし、第２の配線に所定の電位を加える構成とするこ
とが好ましい。
【０１３８】図４７に示した半導体メモリセルの変形例
を、更に、図４８〜図５２に示す。
【０１３９】原理図を図４２の（Ｂ）に示し、模式的な
一部断面図を図４８に示す半導体メモリセルは、第２の
領域ＳＣ2の表面領域に設けられ、整流接合を形成して
接するダイオード構成領域ＳＣDを更に有し、このダイ
オード構成領域ＳＣDと第２の領域ＳＣ2とによってショ
ットキ接合形の多数キャリア・ダイオードＤＳが構成さ
れている。そして、第１のトランジスタＴＲ1の一方の
ソース／ドレイン領域は、第４の配線に接続される代わ
りに、ショットキ接合形の多数キャリア・ダイオードＤ
Ｓを介して書き込み情報設定線ＷＩＳＬに接続されてい
る。即ち、第２の領域ＳＣ2は、ダイオード構成領域Ｓ
ＣDを介して書き込み情報設定線ＷＩＳＬに接続されて
いる。図４８に示す半導体メモリセルにおいては、ダイ
オード構成領域ＳＣDは第３の領域ＳＣ3に隣接して設け
られているが、ダイオード構成領域ＳＣDの形成位置は
これに限定するものではない。尚、第２の配線をビット
線とする構成、あるいは、書き込み情報設定線ＷＩＳＬ
をビット線と兼用させ、第２の配線に所定の電位を加え
る構成とすることが好ましい。
【０１４０】原理図を図４４の（Ａ）及び（Ｂ）に示す
ように、接合型トランジスタＪＦ1の他方のゲート部
は、第３の配線に接続される代わりに、書き込み情報設
定線ＷＩＳＬに接続されていてもよい。即ち、模式的な
一部断面図を図４９及び図５０に示すように、第５の領
域ＳＣ5を、第３の配線に接続する代わりに、書き込み
情報設定線ＷＩＳＬに接続してもよい。尚、図４９に示
す半導体メモリセルは、図４７に示した半導体メモリセ
ルの変形であり、図５０に示す半導体メモリセルは、図
４８に示した半導体メモリセルの変形である。
【０１４１】尚、原理図を図４３に示すように、ｐｎ接
合ダイオードＤの形成を省略し、第１のトランジスタＴ
Ｒ1の一方のソース／ドレイン領域に該当する第２の領
域ＳＣ2を第４の配線（図４９には図示せず）に接続し
てもよく、この場合には、第２の領域ＳＣ2を第４の配
線に接続し、第２の配線をビット線とし、第４の配線に
所定の電位を加える構成、あるいは、第４の配線をビッ
ト線とし、第２の配線に所定の電位を加える構成とする
ことが好ましい。
【０１４２】原理図を図４６の（Ａ）、（Ｂ）に示し、
模式的な一部断面図を図５１及び図５２に示す半導体メ
モリセルにおいては、第５の領域ＳＣ5は、第３の配線
に接続される代わりに、第１の領域ＳＣ1に接続されて
いる。即ち、接合型トランジスタＪＦ1の他方のゲート
部は、第３の配線に接続される代わりに、接合型トラン
ジスタＪＦ1の一方のゲート部に接続されている。更に
は、模式的な一部断面図を図５１に示す半導体メモリセ
ルにおいては、第２の領域ＳＣ2と第３の領域ＳＣ3との
間でｐｎ接合ダイオードＤが形成され、第２の領域ＳＣ
2は第３の領域ＳＣ3を介して書き込み情報設定線ＷＩＳ
Ｌに接続されている。また、模式的な一部断面図を図５
２に示す半導体メモリセルにおいては、第２の領域ＳＣ
2の表面領域に設けられ、整流接合を形成して接するダ
イオード構成領域ＳＣDを更に有し、このダイオード構
成領域ＳＣDと第２の領域ＳＣ2とによってショットキ接
合形の多数キャリア・ダイオードＤＳが構成され、第２
の領域ＳＣ2は、ダイオード構成領域ＳＣDを介して書き
込み情報設定線ＷＩＳＬに接続されている。ｐｎ接合ダ
イオードや多数キャリア・ダイオードが設けられたこれ
らの場合、第２の配線をビット線とする構成、あるい
は、書き込み情報設定線ＷＩＳＬをビット線と兼用さ
せ、第２の配線に所定の電位を加える構成とすることが
好ましい。
【０１４３】尚、原理図を図４５に示すように、ｐｎ接
合ダイオードＤの形成を省略し、第１のトランジスタＴ
Ｒ1の一方のソース／ドレイン領域に該当する第２の領
域ＳＣ2を第４の配線（図５１には図示せず）に接続し
てもよく、この場合には、第２の領域ＳＣ2を第４の配
線に接続し、第２の配線をビット線とし、第４の配線に
所定の電位を加える構成、あるいは、第４の配線をビッ
ト線とし、第２の配線に所定の電位を加える構成とする
ことが好ましい。
【０１４４】（実施の形態４）実施の形態４は、本発明
の第２の態様及び第９の態様に係る半導体メモリセルに
関する。実施の形態４の半導体メモリセルは、第５の領
域ＳＣ5が省略されている点、及び、第１のトランジス
タＴＲ1と第２のトランジスタＴＲ2とでゲート領域が共
有されている点が、実施の形態３の半導体メモリセルと
相違する。また、実施の形態４の半導体メモリセルにお
いては、第１のトランジスタＴＲ1の一方のソース／ド
レイン領域と第２のトランジスタＴＲ2のチャネル形成
領域ＣＨ2とが共有されており、第２のトランジスタＴ
Ｒ2の一方のソース／ドレイン領域と第１のトランジス
タＴＲ1のチャネル形成領域ＣＨ1とが共有されている。
【０１４５】即ち、図５９及び図６５に模式的な一部断
面図を示し、原理図を図５４の（Ａ）に示す実施の形態
４の半導体メモリセルは、（１）ソース／ドレイン領
域、チャネル形成領域ＣＨ1、及びゲート領域Ｇ1を有す
る第１導電形（例えば、ｎチャネル形）の読み出し用の
第１のトランジスタＴＲ1、（２）ソース／ドレイン領
域、チャネル形成領域ＣＨ2、及びゲート領域Ｇ2を有す
る第２導電形（例えば、ｐチャネル形）のスイッチ用の
第２のトランジスタＴＲ2、（３）ソース／ドレイン領
域、チャネル領域ＣＨJ1及びゲート部を有する電流制御
用の接合型トランジスタＪＦ1、並びに、（４）補助キ
ャパシタＣ、から成り、（ａ）第１導電形（例えば、ｎ
形）を有する半導体性の第１の領域ＳＣ1、（ｂ）第１
の領域ＳＣ1と接し、第２導電形（例えば、ｐ+形）を有
する半導体性の第２の領域ＳＣ2、（ｃ）第１の領域Ｓ
Ｃ1の表面領域に設けられ、且つ、整流接合を形成し
て、第２導電形（例えばｐ+形）の半導体性の、又は、
シリサイドや金属、金属化合物等の導電性の接する第３
の領域ＳＣ3、（ｄ）第２の領域ＳＣ2の表面領域に設け
られた、第１導電形（例えば、ｎ+形）を有する半導体
性の第４の領域ＳＣ4、（ｅ）第４の領域ＳＣ4の表面領
域に設けられ、且つ、整流接合を形成して、第２導電形
（例えばｐ++形）の半導体性の、又は、シリサイドや金
属、金属化合物等の導電性の接する第５の領域ＳＣ5、
並びに、（ｆ）第１の領域ＳＣ1と第４の領域ＳＣ4、及
び、第２の領域ＳＣ2と第３の領域ＳＣ3を橋渡すごとく
絶縁膜を介して設けられ、第１のトランジスタＴＲ1と
第２のトランジスタＴＲ2とで共有されたゲート領域Ｇ
（Ｇ1＋Ｇ2）、を有する。
【０１４６】尚、図５９に示す半導体メモリセルにおい
ては、第１の領域ＳＣ1と第２の領域ＳＣ2とは接してい
るが、具体的には、第１の領域ＳＣ1の表面領域に第２
の領域ＳＣ2が設けられている。一方、図６５に示す半
導体メモリセルにおいては、第２の領域ＳＣ2の表面領
域に第１の領域ＳＣ1が設けられている。
【０１４７】そして、第１のトランジスタＴＲ1に関し
ては、（Ａ−１）一方のソース／ドレイン領域は、第１
の領域ＳＣ1の表面領域から構成され、（Ａ−２）他方
のソース／ドレイン領域は、第４の領域ＳＣ4から構成
され、（Ａ−３）チャネル形成領域ＣＨ1は、第１の領
域ＳＣ1の該表面領域と第４の領域ＳＣ4とで挟まれた第
２の領域ＳＣ2の表面領域から構成されている。
【０１４８】また、第２のトランジスタＴＲ2に関して
は、（Ｂ−１）一方のソース／ドレイン領域は、第１の
トランジスタＴＲ1のチャネル形成領域ＣＨ1を構成する
第２の領域ＳＣ2の該表面領域から構成され、（Ｂ−
２）他方のソース／ドレイン領域は、第３の領域ＳＣ3
から構成され、（Ｂ−３）チャネル形成領域ＣＨ2は、
第１のトランジスタＴＲ1の一方のソース／ドレイン領
域を構成する第１の領域ＳＣ1の該表面領域から構成さ
れている。
【０１４９】更には、接合型トランジスタＪＦ1に関し
ては、（Ｃ−１）ゲート部は、第５の領域ＳＣ5、及
び、該第５の領域ＳＣ5と対向する第２の領域ＳＣ2の部
分から構成され、（Ｃ−２）チャネル領域ＣＨJ1は、第
５の領域ＳＣ5と第２の領域ＳＣ2の該部分とで挟まれた
第４の領域ＳＣ4の一部から構成され、（Ｃ−３）一方
のソース／ドレイン領域は、接合型トランジスタＪＦ1
のチャネル領域ＣＨJ1の一端から延び、且つ、第１のト
ランジスタＴＲ1の他方のソース／ドレイン領域を構成
する第４の領域ＳＣ4の該表面領域から構成され、（Ｃ
−４）他方のソース／ドレイン領域は、接合型トランジ
スタＪＦ1のチャネル領域ＣＨJ1の他端から延びる第４
の領域ＳＣ4の部分から構成されている。
【０１５０】そして、（Ｄ）補助キャパシタＣは、第２
の領域ＳＣ2に接続され、（Ｅ）ゲート領域は、メモリ
セル選択用の第１の配線（例えば、ワード線）に接続さ
れ、（Ｆ）第３の領域ＳＣ3は、書き込み情報設定線Ｗ
ＩＳＬに接続され、（Ｇ）第４の領域ＳＣ4は、第２の
配線に接続され、（Ｈ）第５の領域ＳＣ5は、第３の配
線に接続されている。
【０１５１】尚、第１の領域ＳＣ1と第３の領域ＳＣ3と
の間でｐｎ接合ダイオードＤが形成され、第１の領域Ｓ
Ｃ1は、第３の領域ＳＣ3を介して書き込み情報設定線Ｗ
ＩＳＬに接続されている。かかるｐｎ接合ダイオードＤ
は、第１の領域ＳＣ1及び第３の領域ＳＣ3の不純物濃度
を適切な値とすることによって形成することができる。
この場合、第２の配線をビット線とする構成、あるい
は、書き込み情報設定線ＷＩＳＬをビット線と兼用さ
せ、第２の配線に所定の電位を加える構成とすることが
好ましい。
【０１５２】図５９に示す半導体メモリセル（具体的に
は、第１の領域ＳＣ1）は、例えばｐ形半導体基板に設
けられた第１導電形（例えばｎ形）のウエル構造内に形
成されている。また、第２の領域ＳＣ2の直下に、第１
導電形（例えばｎ++形）の高濃度不純物含有層ＳＣ10を
形成すれば、読み出し用の第１のトランジスタＴＲ1の
チャネル形成領域ＣＨ1に蓄積される電位あるいは電荷
の増加を図ることができる。
【０１５３】図６５に示す半導体メモリセル（具体的に
は、第２の領域ＳＣ2）は、例えばｎ形半導体基板に設
けられた第２導電形（例えばｐ形）のウエル構造内に形
成されている。また、第２の領域ＳＣ2の直下に、第１
導電形（例えばｎ++形）の高濃度不純物含有層ＳＣ10を
形成すれば、読み出し用の第１のトランジスタＴＲ1の
チャネル形成領域ＣＨ1に蓄積される電位あるいは電荷
の増加を図ることができる。
【０１５４】尚、接合型トランジスタＪＦ1は、対向
するゲート部（第５の領域ＳＣ5及びこの第５の領域Ｓ
Ｃ5に対向する第２の領域ＳＣ2の部分）の間の距離（チ
ャネル領域ＣＨJ1の厚さ）を最適化し、且つ、対向す
るそれぞれのゲート部（第５の領域ＳＣ5及びこの第５
の領域ＳＣ5に対向する第２の領域ＳＣ2の部分）におけ
る不純物濃度とチャネル領域ＣＨJ1における不純物濃度
とを最適化することによって、形成されている。
【０１５５】尚、図５９に示した半導体メモリセルにお
いて、ｐｎ接合ダイオードＤの形成を省略し、第１の領
域ＳＣ1の下部に、第４の配線として機能する第１導電
形（例えばｎ++形）の高濃度不純物含有層（図示せず）
を設けることもできる。また、図６５に示した半導体メ
モリセルにおいて、ｐｎ接合ダイオードＤの形成を省略
し、第１の領域ＳＣ1を第４の配線（図示せず）に接続
してもよい。これらの半導体メモリセルの原理図を図５
３に示す。
【０１５６】実施の形態４の半導体メモリセルの変形例
の模式的な一部断面図を、図６０〜図６４及び図６６〜
図７０に示す。尚、図６０〜図６４に示す半導体メモリ
セルにおいては、第１の領域ＳＣ1と第２の領域ＳＣ2と
は接しているが、具体的には、第１の領域ＳＣ1の表面
領域に第２の領域ＳＣ2が設けられている。一方、図６
６〜図７０に示す半導体メモリセルにおいては、第２の
領域ＳＣ2の表面領域に第１の領域ＳＣ1が設けられてい
る。
【０１５７】原理図を図５４の（Ｂ）に示し、模式的な
一部断面図を図６０及び図６６に示す半導体メモリセル
においては、第１の領域ＳＣ1の表面領域に設けられ、
整流接合を形成して接するダイオード構成領域ＳＣDを
更に有し、該ダイオード構成領域ＳＣDと第１の領域Ｓ
Ｃ1とによって多数キャリア・ダイオードＤＳが構成さ
れ、第１の領域ＳＣ1は、該ダイオード構成領域ＳＣDを
介して書き込み情報設定線ＷＩＳＬに接続されている。
この場合、第２の配線をビット線とする構成、あるい
は、書き込み情報設定線ＷＩＳＬをビット線と兼用さ
せ、第２の配線に所定の電位を加える構成とすることが
好ましい。尚、図６０においては、ダイオード構成領域
ＳＣDは、第３の領域ＳＣ3の略中央部に設けられてお
り、ダイオード構成領域ＳＣDは第３の領域ＳＣ3によっ
て取り囲まれているが、ダイオード構成領域ＳＣDを形
成すべき位置はこのような位置に限定されるものではな
い。
【０１５８】更には、原理図を図５５、図５６の（Ａ）
及び（Ｂ）に示し、模式的な一部断面図を図６１及び図
６２並びに図６７及び図６８に示すように、第５の領域
ＳＣ 5は、第３の配線に接続される代わりに、書き込み
情報設定線ＷＩＳＬに接続されている構成とすることも
できる。また、原理図を図５７、図５８の（Ａ）及び
（Ｂ）に示し、模式的な一部断面図を図６３及び図６４
並びに図６９及び図７０に示すように、第５の領域ＳＣ
5は、第３の配線に接続される代わりに、第２の領域Ｓ
Ｃ2に接続されている構成とすることもできる。これら
の場合、図６１、図６３、図６７及び図６９に示すよう
に、第１の領域ＳＣ1と第３の領域ＳＣ3との間でｐｎ接
合ダイオードＤが形成され、第１の領域ＳＣ1は、第３
の領域ＳＣ3を介して書き込み情報設定線ＷＩＳＬに接
続されている構成とすることができる。あるいは又、図
６２、図６４、図６８及び図７０に示すように、第１の
領域ＳＣ1の表面領域に設けられ、整流接合を形成して
接するダイオード構成領域ＳＣDを更に有し、該ダイオ
ード構成領域ＳＣDと第１の領域ＳＣ1とによって多数キ
ャリア・ダイオードＤＳが構成され、第１の領域ＳＣ1
は、該ダイオード構成領域ＳＣDを介して書き込み情報
設定線ＷＩＳＬに接続されている構成とすることができ
る。尚、ｐｎ接合ダイオードや多数キャリア・ダイオー
ドが設けられたこれらの場合、第２の配線をビット線と
する構成、あるいは、書き込み情報設定線ＷＩＳＬをビ
ット線と兼用させ、第２の配線に所定の電位を加える構
成とすることが好ましい。
【０１５９】（実施の形態５）実施の形態５は、本発明
の第３の態様及び第１０の態様に係る半導体メモリセル
に関する。実施の形態５の半導体メモリセルは、電流制
御用の第３のトランジスタＴＲ3が設けられている点
が、実施の形態４の半導体メモリセルと相違する。
【０１６０】即ち、図７２の（Ａ）にその原理図を示す
ように、実施の形態５の半導体メモリセルは、（１）ソ
ース／ドレイン領域、該ソース／ドレイン領域に接触
し、且つ、該ソース／ドレイン領域を離間する半導体性
のチャネル形成領域ＣＨ1、及び、該チャネル形成領域
ＣＨ1と容量結合したゲート領域Ｇ1を有する第１導電形
（例えば、ｎチャネル形）の読み出し用の第１のトラン
ジスタＴＲ1、（２）ソース／ドレイン領域、該ソース
／ドレイン領域に接触し、且つ、該ソース／ドレイン領
域を離間する半導体性のチャネル形成領域ＣＨ2、及
び、該チャネル形成領域ＣＨ2と容量結合したゲート領
域Ｇ2を有する第２導電形（例えば、ｐチャネル形）の
スイッチ用の第２のトランジスタＴＲ2、（３）ソース
／ドレイン領域、該ソース／ドレイン領域に接触し、且
つ、該ソース／ドレイン領域を離間する半導体性のチャ
ネル形成領域ＣＨ3、及び、該チャネル形成領域ＣＨ3と
容量結合したゲート領域Ｇ3を有する第２導電形（例え
ば、ｐチャネル形）の電流制御用の第３のトランジスタ
ＴＲ3、（４）ソース／ドレイン領域、チャネル領域Ｃ
ＨJ1及びゲート部を有する電流制御用の接合型トランジ
スタＪＦ1、並びに、（５）補助キャパシタＣ、から成
り、第１のトランジスタＴＲ1の一方のソース／ドレイ
ン領域は、第２のトランジスタＴＲ2のチャネル形成領
域ＣＨ2に相当し、第１のトランジスタＴＲ1の他方のソ
ース／ドレイン領域は、接合型トランジスタＪＦ1の一
方のソース／ドレイン領域に相当し、第２のトランジス
タＴＲ2の一方のソース／ドレイン領域は、第１のトラ
ンジスタＴＲ1のチャネル形成領域ＣＨ1に相当し、且
つ、接合型トランジスタＪＦ1の一方のゲート部に相当
し、且つ、第３のトランジスタＴＲ3の一方のソース／
ドレイン領域に相当し、第３のトランジスタＴＲ3の他
方のソース／ドレイン領域は、接合型トランジスタＪＦ
1の他方のゲート部に相当し、補助キャパシタＣは、第
１のトランジスタＴＲ1のチャネル形成領域ＣＨ1に接続
されている。
【０１６１】そして、第１のトランジスタＴＲ1のゲー
ト領域Ｇ1、第２のトランジスタＴＲ 2のゲート領域Ｇ2
及び第３のトランジスタＴＲ3のゲート領域Ｇ3はメモリ
セル選択用の第１の配線（例えば、ワード線）に接続さ
れ、第１のトランジスタＴＲ1の他方のソース／ドレイ
ン領域は接合型トランジスタＪＦ1を介して第２の配線
に接続され、第２のトランジスタＴＲ2の他方のソース
／ドレイン領域は書き込み情報設定線ＷＩＳＬに接続さ
れている。また、第１のトランジスタＴＲ1の一方のソ
ース／ドレイン領域は、ダイオードＤを介して書き込み
情報設定線ＷＩＳＬに接続されている。尚、第２の配線
をビット線とする構成、あるいは、書き込み情報設定線
ＷＩＳＬをビット線と兼用させ、第２の配線に所定の電
位を加える構成とすることが好ましい。
【０１６２】実施の形態５の半導体メモリセルにおいて
は、第１のトランジスタＴＲ1の一方のソース／ドレイ
ン領域と第２のトランジスタＴＲ2のチャネル形成領域
ＣＨ2とが共有されており、第２のトランジスタＴＲ2の
一方のソース／ドレイン領域と第１のトランジスタＴＲ
1のチャネル形成領域ＣＨ1とが共有されている。
【０１６３】図７３及び図７５に模式的な一部断面図を
示すように、実施の形態５の半導体メモリセルは、
（１）ソース／ドレイン領域、チャネル形成領域Ｃ
Ｈ1、及びゲート領域Ｇ1を有する第１導電形（例えば、
ｎチャネル形）の読み出し用の第１のトランジスタＴＲ
1、（２）ソース／ドレイン領域、チャネル形成領域Ｃ
Ｈ2、及びゲート領域Ｇ2を有する第２導電形（例えば、
ｐチャネル形）のスイッチ用の第２のトランジスタＴＲ
2、（３）ソース／ドレイン領域、チャネル形成領域Ｃ
Ｈ3、及びゲート領域Ｇ3を有する第２導電形（例えば、
ｐチャネル形）の電流制御用の第３のトランジスタＴＲ
3、（４）ソース／ドレイン領域、チャネル領域ＣＨJ1
及びゲート部を有する電流制御用の接合型トランジスタ
ＪＦ1、並びに、（５）補助キャパシタＣ、から成り、
（ａ）第１導電形（例えば、ｎ形）を有する半導体性の
第１の領域ＳＣ1、（ｂ）第１の領域ＳＣ1と接し、第２
導電形（例えば、ｐ+形）を有する半導体性の第２の領
域ＳＣ2、（ｃ）第１の領域ＳＣ1の表面領域に設けら
れ、整流接合を形成して接する、第２導電形（例えばｐ
++形）の半導体性の、又は、シリサイドや金属、金属化
合物等の導電性の第３の領域ＳＣ3、（ｄ）第２の領域
ＳＣ2の表面領域に設けられた、第１導電形（例えば、
ｎ+形）を有する半導体性の第４の領域ＳＣ4、（ｅ）第
４の領域ＳＣ4の表面領域に設けられ、整流接合を形成
して接する、第２導電形（例えばｐ++形）の半導体性
の、又は、シリサイドや金属、金属化合物等の導電性の
第５の領域ＳＣ5、並びに、（ｆ）第１の領域ＳＣ1と第
４の領域ＳＣ4、第２の領域ＳＣ2と第３の領域ＳＣ3、
及び、第２の領域ＳＣ2と第５の領域ＳＣ5を橋渡すごと
く絶縁膜を介して設けられ、第１のトランジスタＴＲ1
と第２のトランジスタＴＲ2と第３のトランジスタＴＲ3
とで共有されたゲート領域Ｇ（Ｇ1＋Ｇ2＋Ｇ3）、を有
する。
【０１６４】尚、図７３及び後述する図７４に示す半導
体メモリセルにおいては、第１の領域ＳＣ1と第２の領
域ＳＣ2とは接しているが、具体的には、第１の領域Ｓ
Ｃ1の表面領域に第２の領域ＳＣ2が設けられている。一
方、図７５及び後述する図７６に示す半導体メモリセル
においては、第２の領域ＳＣ2の表面領域に第１の領域
ＳＣ1が設けられている。
【０１６５】そして、第１のトランジスタＴＲ1に関し
ては、（Ａ−１）一方のソース／ドレイン領域は、第１
の領域ＳＣ1の表面領域から構成され、（Ａ−２）他方
のソース／ドレイン領域は、第４の領域ＳＣ4の表面領
域から構成され、（Ａ−３）チャネル形成領域ＣＨ
1は、第１の領域ＳＣ1の該表面領域と第４の領域ＳＣ4
の該表面領域とで挟まれた第２の領域ＳＣ2の表面領域
から構成されている。
【０１６６】また、第２のトランジスタＴＲ2に関して
は、（Ｂ−１）一方のソース／ドレイン領域は、第２の
領域ＳＣ2の該表面領域から構成され、（Ｂ−２）他方
のソース／ドレイン領域は、第３の領域ＳＣ3から構成
され、（Ｂ−３）チャネル形成領域ＣＨ2は、第１の領
域ＳＣ1の該表面領域から構成されている。
【０１６７】更には、第３のトランジスタＴＲ3に関し
ては、（Ｃ−１）一方のソース／ドレイン領域は、第２
の領域ＳＣ2の該表面領域から構成され、（Ｃ−２）他
方のソース／ドレイン領域は、第５の領域ＳＣ5から構
成され、（Ｃ−３）チャネル形成領域ＣＨ3は、第４の
領域ＳＣ4の該表面領域から構成されている。
【０１６８】また、接合型トランジスタＪＦ1に関して
は、（Ｄ−１）ゲート部は、第５の領域ＳＣ5、及び、
該第５の領域ＳＣ5と対向する第２の領域ＳＣ2の部分か
ら構成され、（Ｄ−２）チャネル領域ＣＨJ1は、第５の
領域ＳＣ5と第２の領域ＳＣ2の該部分とで挟まれた第４
の領域ＳＣ4の一部から構成され、（Ｄ−３）一方のソ
ース／ドレイン領域は、接合型トランジスタＪＦ1のチ
ャネル領域ＣＨJ1の一端から延び、且つ、第１のトラン
ジスタＴＲ1の他方のソース／ドレイン領域を構成し、
そして、第３のトランジスタＴＲ3のチャネル形成領域
ＣＨ3を構成する第４の領域ＳＣ4の該表面領域から構成
され、（Ｄ−４）他方のソース／ドレイン領域は、接合
型トランジスタＪＦ1のチャネル領域ＣＨJ1の他端から
延びる第４の領域ＳＣ4の部分から構成されている。
【０１６９】そして、（Ｅ）補助キャパシタＣは、第２
の領域ＳＣ2に接続され、（Ｆ）ゲート領域は、メモリ
セル選択用の第１の配線（例えば、ワード線）に接続さ
れ、（Ｇ）第３の領域ＳＣ3は、書き込み情報設定線Ｗ
ＩＳＬに接続され、（Ｈ）第４の領域ＳＣ4は、第２の
配線に接続されている。
【０１７０】尚、第１の領域ＳＣ1と第３の領域ＳＣ3と
の間でｐｎ接合ダイオードＤが形成され、第１の領域Ｓ
Ｃ1は、第３の領域ＳＣ3を介して書き込み情報設定線Ｗ
ＩＳＬに接続されている。かかるｐｎ接合ダイオードＤ
は、第１の領域ＳＣ1及び第３の領域ＳＣ3の不純物濃度
を適切な値とすることによって形成することができる。
この場合、第２の配線をビット線とする構成、あるい
は、書き込み情報設定線ＷＩＳＬをビット線と兼用さ
せ、第２の配線に所定の電位を加える構成とすることが
好ましい。
【０１７１】接合型トランジスタＪＦ1は、対向する
ゲート部（第５の領域ＳＣ5及びこの第５の領域ＳＣ5に
対向する第２の領域ＳＣ2の部分）の間の距離（チャネ
ル領域ＣＨJ1の厚さ）を最適化し、且つ、対向するそ
れぞれのゲート部（第５の領域ＳＣ5及びこの第５の領
域ＳＣ5に対向する第２の領域ＳＣ2の部分）における不
純物濃度とチャネル領域ＣＨJ1における不純物濃度とを
最適化することによって、形成されている。
【０１７２】図７３に示す半導体メモリセル（具体的に
は、第１の領域ＳＣ1）は、例えばｐ形半導体基板に設
けられた第１導電形（例えばｎ形）のウエル構造内に形
成されている。そして、第２の領域ＳＣ2の直下に、第
１導電形（例えばｎ++形）の高濃度不純物含有層ＳＣ10
を形成すれば、読み出し用の第１のトランジスタＴＲ 1
のチャネル形成領域ＣＨ1に蓄積される電位あるいは電
荷の増加を図ることができる。一方、図７５に示す半導
体メモリセル（具体的には、第２の領域ＳＣ2）は、例
えばｎ形半導体基板に設けられた第２導電形（例えばｐ
形）のウエル構造内に形成されている。そして、第２の
領域ＳＣ2の直下に、第１導電形（例えばｎ++形）の高
濃度不純物含有層ＳＣ10を形成すれば、読み出し用の第
１のトランジスタＴＲ1のチャネル形成領域ＣＨ1に蓄積
される電位あるいは電荷の増加を図ることができる。
【０１７３】尚、図７３あるいは図７５に示した半導体
メモリセルにおいて、原理図を図７１に示すように、ｐ
ｎ接合ダイオードＤの形成を省略し、第１のトランジス
タＴＲ1の一方のソース／ドレイン領域に該当する第１
の領域ＳＣ1を第３の配線（図７３には図示せず）に接
続してもよい。即ち、例えば図７３に示す半導体メモリ
セルにおいて、第１の領域ＳＣ1の下部に、第３の配線
として機能する第１導電形（例えばｎ++形）の高濃度不
純物含有層ＳＣ11を設ければよい。これらの場合、第２
の配線をビット線とし、第３の配線に所定の電位を加え
る構成、あるいは、第３の配線をビット線とし、第２の
配線に所定の電位を加える構成とすることが好ましい。
【０１７４】また、図７４あるいは図７６に模式的な一
部断面図を示し、原理図を図７２の（Ｂ）に示す半導体
メモリセルにおいては、第１の領域ＳＣ1の表面領域に
設けられ、整流接合を形成して接するダイオード構成領
域ＳＣDを更に有し、該ダイオード構成領域ＳＣDと第１
の領域ＳＣ1とによって多数キャリア・ダイオードＤＳ
が構成され、第１の領域ＳＣ1は、該ダイオード構成領
域ＳＣDを介して書き込み情報設定線ＷＩＳＬに接続さ
れている構成とすることができる。この場合、第２の配
線をビット線とする構成、あるいは、書き込み情報設定
線ＷＩＳＬをビット線と兼用させ、第２の配線に所定の
電位を加える構成とすることが好ましい。
【０１７５】（実施の形態６）実施の形態６は、本発明
の第４の態様及び第１１の態様に係る半導体メモリセル
に関する。実施の形態６の半導体メモリセルは、第２の
接合型トランジスタＪＦ2が設けられている点が、実施
の形態２の半導体メモリセルと相違する。
【０１７６】即ち、図７８の（Ａ）にその原理図を示す
ように、実施の形態６の半導体メモリセルは、（１）ソ
ース／ドレイン領域、該ソース／ドレイン領域に接触
し、且つ、該ソース／ドレイン領域を離間する半導体性
のチャネル形成領域ＣＨ1、及び、該チャネル形成領域
ＣＨ1と容量結合したゲート領域Ｇ1を有する第１導電形
（例えば、ｎチャネル形）の読み出し用の第１のトラン
ジスタＴＲ1、（２）ソース／ドレイン領域、該ソース
／ドレイン領域に接触し、且つ、該ソース／ドレイン領
域を離間する半導体性のチャネル形成領域ＣＨ2、及
び、該チャネル形成領域ＣＨ2と容量結合したゲート領
域Ｇ2を有する第２導電形（例えば、ｐチャネル形）の
スイッチ用の第２のトランジスタＴＲ2、（３）ソース
／ドレイン領域、チャネル領域ＣＨJ1及びゲート部を有
する電流制御用の第１の接合型トランジスタＪＦ1、
（４）ソース／ドレイン領域、チャネル領域ＣＨJ2及び
ゲート部を有する電流制御用の第２の接合型トランジス
タＪＦ2、並びに、（５）補助キャパシタＣ、から成
り、第１のトランジスタＴＲ1の一方のソース／ドレイ
ン領域は、第２のトランジスタＴＲ2のチャネル形成領
域ＣＨ2に相当し、且つ、第１の接合型トランジスタＪ
Ｆ1の一方のソース／ドレイン領域に相当し、第１のト
ランジスタＴＲ1の他方のソース／ドレイン領域は、第
２の接合型トランジスタＪＦ2の一方のソース／ドレイ
ン領域に相当し、第２のトランジスタＴＲ2の一方のソ
ース／ドレイン領域は、第１のトランジスタＴＲ1のチ
ャネル形成領域ＣＨ1に相当し、且つ、第１の接合型ト
ランジスタＪＦ1の一方のゲート部に相当し、且つ、第
２の接合型トランジスタＪＦ2の一方のゲート部に相当
し、補助キャパシタＣは、第１のトランジスタＴＲ1の
チャネル形成領域ＣＨ1に接続されている。
【０１７７】そして、第１のトランジスタＴＲ1のゲー
ト領域Ｇ1及び第２のトランジスタＴＲ2のゲート領域Ｇ
2はメモリセル選択用の第１の配線（例えば、ワード
線）に接続され、第１のトランジスタＴＲ1の他方のソ
ース／ドレイン領域は第２の接合型トランジスタＪＦ2
を介して第２の配線に接続され、第２の接合型トランジ
スタＪＦ2の他方のゲート部は第３の配線に接続され、
第１の接合型トランジスタＪＦ1の他方のゲート部は書
き込み情報設定線ＷＩＳＬに接続され、第２のトランジ
スタＴＲ2の他方のソース／ドレイン領域も書き込み情
報設定線ＷＩＳＬに接続されている。また、第１のトラ
ンジスタＴＲ1の一方のソース／ドレイン領域は、第１
の接合型トランジスタＪＦ1及びダイオードＤを介して
書き込み情報設定線ＷＩＳＬに接続されている。尚、第
２の配線をビット線とする構成、あるいは、書き込み情
報設定線ＷＩＳＬをビット線と兼用させ、第２の配線に
所定の電位を加える構成とすることが好ましい。
【０１７８】実施の形態６の半導体メモリセルにおいて
は、第１のトランジスタＴＲ1の一方のソース／ドレイ
ン領域と第２のトランジスタＴＲ2のチャネル形成領域
ＣＨ2とが共有されており、第２のトランジスタＴＲ2の
一方のソース／ドレイン領域と第１のトランジスタＴＲ
1のチャネル形成領域ＣＨ1とが共有されている。
【０１７９】図８１あるいは図８５に模式的な一部断面
図を示すように、実施の形態６の半導体メモリセルは、
（１）ソース／ドレイン領域、チャネル形成領域Ｃ
Ｈ1、及びゲート領域Ｇ1を有する第１導電形（例えば、
ｎチャネル形）の読み出し用の第１のトランジスタＴＲ
1、（２）ソース／ドレイン領域、チャネル形成領域Ｃ
Ｈ2、及びゲート領域Ｇ2を有する第２導電形（例えば、
ｐチャネル形）のスイッチ用の第２のトランジスタＴＲ
2、（３）ソース／ドレイン領域、チャネル領域ＣＨJ1
及びゲート部を有する電流制御用の第１の接合型トラン
ジスタＪＦ1、（４）ソース／ドレイン領域、チャネル
領域ＣＨJ2及びゲート部を有する電流制御用の第２の接
合型トランジスタＪＦ2、並びに、（５）補助キャパシ
タＣ、から成り、（ａ）第１導電形（例えば、ｎ形）を
有する半導体性の第１の領域ＳＣ1、（ｂ）第１の領域
ＳＣ1と接し、第２導電形（例えば、ｐ+形）を有する半
導体性の第２の領域ＳＣ2、（ｃ）第１の領域ＳＣ1の表
面領域に設けられ、整流接合を形成して接する、第２導
電形（例えばｐ++形）の半導体性の、又は、シリサイド
や金属、金属化合物等の導電性の第３の領域ＳＣ3、
（ｄ）第２の領域ＳＣ2の表面領域に設けられた、第１
導電形（例えば、ｎ+形）を有する半導体性の第４の領
域ＳＣ4、（ｅ）第４の領域ＳＣ4の表面領域に設けら
れ、整流接合を形成して接する、第２導電形（例えばｐ
++形）の半導体性の、又は、シリサイドや金属、金属化
合物等の導電性の第５の領域ＳＣ5、並びに、（ｆ）第
１の領域ＳＣ1と第４の領域ＳＣ4、及び、第２の領域Ｓ
Ｃ2と第３の領域ＳＣ3を橋渡すごとく絶縁膜を介して設
けられ、第１のトランジスタＴＲ1と第２のトランジス
タＴＲ2とで共有されたゲート領域Ｇ（Ｇ1＋Ｇ2）、を
有する。
【０１８０】尚、第１の領域ＳＣ1と第２の領域ＳＣ2と
は接しているが、図８１あるいは後述する図８２〜図８
４に示す半導体メモリセルにおいては、具体的には、第
１の領域ＳＣ1の表面領域に第２の領域ＳＣ2が設けられ
ている。一方、図８５あるいは後述する図８６〜図８８
に示す半導体メモリセルにおいては、第２の領域ＳＣ 2
の表面領域に第１の領域ＳＣ1が設けられている。
【０１８１】そして、第１のトランジスタＴＲ1に関し
ては、（Ａ−１）一方のソース／ドレイン領域は、第１
の領域ＳＣ1の表面領域から構成され、（Ａ−２）他方
のソース／ドレイン領域は、第４の領域ＳＣ4の表面領
域から構成され、（Ａ−３）チャネル形成領域ＣＨ
1は、第１の領域ＳＣ1の該表面領域と第４の領域ＳＣ4
の該表面領域とで挟まれた第２の領域ＳＣ2の表面領域
から構成されている。
【０１８２】一方、第２のトランジスタＴＲ2に関して
は、（Ｂ−１）一方のソース／ドレイン領域は、第２の
領域ＳＣ2の該表面領域から構成され、（Ｂ−２）他方
のソース／ドレイン領域は、第３の領域ＳＣ3から構成
され、（Ｂ−３）チャネル形成領域ＣＨ2は、第１の領
域ＳＣ1の該表面領域から構成されている。
【０１８３】また、第１の接合型トランジスタＪＦ1に
関しては、（Ｃ−１）ゲート部は、第３の領域ＳＣ3、
及び、該第３の領域ＳＣ3と対向する第２の領域ＳＣ2の
部分から構成され、（Ｃ−２）チャネル領域ＣＨJ1は、
第２の領域ＳＣ2と第３の領域ＳＣ3の該部分とで挟まれ
た第１の領域ＳＣ1の一部から構成され、（Ｃ−３）一
方のソース／ドレイン領域は、第１の接合型トランジス
タＪＦ1のチャネル領域ＣＨJ1の一端から延び、且つ、
第１のトランジスタＴＲ1の一方のソース／ドレイン領
域を構成する第１の領域ＳＣ1の該表面領域から構成さ
れ、（Ｃ−４）他方のソース／ドレイン領域は、第１の
接合型トランジスタＪＦ1のチャネル領域ＣＨJ1の他端
から延びる第１の領域ＳＣ1の部分から構成されてい
る。
【０１８４】更には、第２の接合型トランジスタＪＦ2
に関しては、（Ｄ−１）ゲート部は、第５の領域Ｓ
Ｃ5、及び、該第５の領域ＳＣ5と対向する第２の領域Ｓ
Ｃ2の部分から構成され、（Ｄ−２）チャネル領域ＣＨ
J2は、第５の領域ＳＣ5と第２の領域ＳＣ2の該部分とで
挟まれた第４の領域ＳＣ4の一部から構成され、（Ｄ−
３）一方のソース／ドレイン領域は、第２の接合型トラ
ンジスタＪＦ2のチャネル領域ＣＨJ2の一端から延び、
且つ、第１のトランジスタＴＲ1の他方のソース／ドレ
イン領域を構成する第４の領域ＳＣ4の該表面領域から
構成され、（Ｄ−４）他方のソース／ドレイン領域は、
第２の接合型トランジスタＪＦ2のチャネル領域ＣＨJ2
の他端から延びる第４の領域ＳＣ4の部分から構成され
ている。
【０１８５】そして、（Ｅ）補助キャパシタＣは、第２
の領域ＳＣ2に接続され、（Ｆ）ゲート領域は、メモリ
セル選択用の第１の配線（例えば、ワード線）に接続さ
れ、（Ｇ）第３の領域ＳＣ3は、書き込み情報設定線Ｗ
ＩＳＬに接続され、（Ｈ）第４の領域ＳＣ4は、第２の
配線に接続され、（Ｉ）第５の領域ＳＣ5は、第３の配
線に接続されている。
【０１８６】更には、第１の領域ＳＣ1と第３の領域Ｓ
Ｃ3との間でｐｎ接合ダイオードＤが形成され、第１の
領域ＳＣ1は、第３の領域ＳＣ3を介して書き込み情報設
定線ＷＩＳＬに接続されている。かかるｐｎ接合ダイオ
ードＤは、第１の領域ＳＣ1及び第３の領域ＳＣ3の不純
物濃度を適切な値とすることによって形成することがで
きる。この場合、第２の配線をビット線とする構成、あ
るいは、書き込み情報設定線ＷＩＳＬをビット線と兼用
させ、第２の配線に所定の電位を加える構成とすること
が好ましい。
【０１８７】図８１に示す半導体メモリセル（具体的に
は、第１の領域ＳＣ1）は、例えばｐ形半導体基板に設
けられた第１導電形（例えばｎ形）のウエル構造内に形
成されている。そして、第２の領域ＳＣ2の直下に、第
１導電形（例えばｎ++形）の高濃度不純物含有層ＳＣ10
を形成すれば、読み出し用の第１のトランジスタＴＲ 1
のチャネル形成領域ＣＨ1に蓄積される電位あるいは電
荷の増加を図ることができる。一方、図８５に示す半導
体メモリセル（具体的には、第２の領域ＳＣ2）は、例
えばｎ形半導体基板に設けられた第２導電形（例えばｐ
形）のウエル構造内に形成されている。そして、第２の
領域ＳＣ2の直下に、第１導電形（例えばｎ++形）の高
濃度不純物含有層ＳＣ10を形成すれば、読み出し用の第
１のトランジスタＴＲ1のチャネル形成領域ＣＨ1に蓄積
される電位あるいは電荷の増加を図ることができる。
【０１８８】第１の接合型トランジスタＪＦ1は、対
向するゲート部（第３の領域ＳＣ3及びこの第３の領域
ＳＣ3に対向する第２の領域ＳＣ2の部分）の間の距離
（チャネル領域ＣＨJ1の厚さ）を最適化し、且つ、対
向するそれぞれのゲート部（第３の領域ＳＣ3及びこの
第３の領域ＳＣ3に対向する第２の領域ＳＣ2の部分）に
おける不純物濃度とチャネル領域ＣＨJ1における不純物
濃度とを最適化することによって、形成されている。ま
た、第２の接合型トランジスタＪＦ2は、対向するゲ
ート部（第５の領域ＳＣ5及びこの第５の領域ＳＣ5に対
向する第２の領域ＳＣ2の部分）の間の距離（チャネル
領域ＣＨJ2の厚さ）を最適化し、且つ、対向するそれ
ぞれのゲート部（第５の領域ＳＣ5及びこの第５の領域
ＳＣ5に対向する第２の領域ＳＣ2の部分）における不純
物濃度とチャネル領域ＣＨJ2における不純物濃度とを最
適化することによって、形成されている。
【０１８９】尚、図８１及び図８５に示した半導体メモ
リセルにおいて、原理図を図７７に示すように、ｐｎ接
合ダイオードＤの形成を省略し、第１のトランジスタＴ
Ｒ1の一方のソース／ドレイン領域に該当する第１の領
域ＳＣ1を第４の配線（図８１及び図８５には図示せ
ず）に接続してもよい。これらの場合、第２の配線をビ
ット線とし、第４の配線に所定の電位を加える構成、あ
るいは、第４の配線をビット線とし、第２の配線に所定
の電位を加える構成とすることが好ましい。ここで、図
８１に示した半導体メモリセルにおいては、第１の領域
ＳＣ1の下部に、第４の配線として機能する第１導電形
（例えばｎ++形）の高濃度不純物含有層（図示せず）を
設ければよい。
【０１９０】あるいは又、原理図を図７７の（Ｂ）に示
し、模式的な一部断面図を図８２及び図８６に示す半導
体メモリセルにおいては、第１の領域ＳＣ1の表面領域
に設けられ、整流接合を形成して接するダイオード構成
領域ＳＣDを更に有し、該ダイオード構成領域ＳＣDと第
１の領域ＳＣ1とによって多数キャリア・ダイオードＤ
Ｓが構成され、第１の領域ＳＣ1は、該ダイオード構成
領域ＳＣDを介して書き込み情報設定線ＷＩＳＬに接続
されている。この場合、第２の配線をビット線とする構
成、あるいは、書き込み情報設定線ＷＩＳＬをビット線
と兼用させ、第２の配線に所定の電位を加える構成とす
ることが好ましい。
【０１９１】更には、原理図を図８０の（Ａ）に示し、
模式的な一部断面図を図８３及び図８７に示す半導体メ
モリセルにおいては、第２の接合型トランジスタＪＦ2
の他方のゲート部に該当する第５の領域ＳＣ5は、第３
の配線に接続される代わりに、第２の接合型トランジス
タＪＦ2の一方のゲート部に該当する第２の領域ＳＣ2に
接続されている。
【０１９２】尚、図８３及び図８７に示した半導体メモ
リセルにおいて、原理図を図７９に示すように、ｐｎ接
合ダイオードＤの形成を省略し、第１のトランジスタＴ
Ｒ1の一方のソース／ドレイン領域に該当する第１の領
域ＳＣ1を第４の配線（図８３及び図８７には図示せ
ず）に接続してもよい。これらの場合、第２の配線をビ
ット線とし、第４の配線に所定の電位を加える構成、あ
るいは、第４の配線をビット線とし、第２の配線に所定
の電位を加える構成とすることが好ましい。ここで、図
８３に示した半導体メモリセルにおいては、第１の領域
ＳＣ1の下部に、第４の配線として機能する第１導電形
（例えばｎ++形）の高濃度不純物含有層（図示せず）を
設ければ、配線の簡素化を図ることができる。
【０１９３】また、原理図を図８０の（Ｂ）に示し、模
式的な一部断面図を図８４及び図８８に示す半導体メモ
リセルにおいては、第１の領域ＳＣ1の表面領域に設け
られ、整流接合を形成して接するダイオード構成領域Ｓ
ＣDを更に有し、該ダイオード構成領域ＳＣDと第１の領
域ＳＣ1とによって多数キャリア・ダイオードＤＳが構
成され、第１の領域ＳＣ1は、該ダイオード構成領域Ｓ
ＣDを介して書き込み情報設定線ＷＩＳＬに接続されて
いる。この場合、第２の配線をビット線とする構成、あ
るいは、書き込み情報設定線ＷＩＳＬをビット線と兼用
させ、第２の配線に所定の電位を加える構成とすること
が好ましい。
【０１９４】（実施の形態７）実施の形態７は、本発明
の第５の態様及び第１２の態様に係る半導体メモリセル
に関する。実施の形態７の半導体メモリセルは、電流制
御用の第３のトランジスタＴＲ3が設けられている点
が、実施の形態６の半導体メモリセルと相違する。
【０１９５】即ち、図９０にその原理図を示すように、
実施の形態７の半導体メモリセルは、（１）ソース／ド
レイン領域、該ソース／ドレイン領域に接触し、且つ、
該ソース／ドレイン領域を離間する半導体性のチャネル
形成領域ＣＨ1、及び、該チャネル形成領域ＣＨ1と容量
結合したゲート領域Ｇ1を有する第１導電形（例えば、
ｎチャネル形）の読み出し用の第１のトランジスタＴＲ
1、（２）ソース／ドレイン領域、該ソース／ドレイン
領域に接触し、且つ、該ソース／ドレイン領域を離間す
る半導体性のチャネル形成領域ＣＨ2、及び、該チャネ
ル形成領域ＣＨ2と容量結合したゲート領域Ｇ2を有する
第２導電形（例えば、ｐチャネル形）のスイッチ用の第
２のトランジスタＴＲ2、（３）ソース／ドレイン領
域、該ソース／ドレイン領域に接触し、且つ、該ソース
／ドレイン領域を離間する半導体性のチャネル形成領域
ＣＨ3、及び、該チャネル形成領域ＣＨ3と容量結合した
ゲート領域Ｇ3を有する第２導電形（例えば、ｐチャネ
ル形）の電流制御用の第３のトランジスタＴＲ3、
（４）ソース／ドレイン領域、チャネル領域ＣＨJ1及び
ゲート部を有する電流制御用の第１の接合型トランジス
タＪＦ1、（５）ソース／ドレイン領域、チャネル領域
ＣＨJ2及びゲート部を有する電流制御用の第２の接合型
トランジスタＪＦ2、並びに、（６）補助キャパシタ
Ｃ、から成り、第１のトランジスタＴＲ1の一方のソー
ス／ドレイン領域は、第２のトランジスタＴＲ2のチャ
ネル形成領域ＣＨ2に相当し、且つ、第１の接合型トラ
ンジスタＪＦ1の一方のソース／ドレイン領域に相当
し、第１のトランジスタＴＲ1の他方のソース／ドレイ
ン領域は、第２の接合型トランジスタＪＦ2の一方のソ
ース／ドレイン領域に相当し、第２のトランジスタＴＲ
2の一方のソース／ドレイン領域は、第１のトランジス
タＴＲ1のチャネル形成領域ＣＨ1に相当し、且つ、第１
の接合型トランジスタＪＦ1の一方のゲート部に相当
し、且つ、第２の接合型トランジスタＪＦ2の一方のゲ
ート部に相当し、且つ、第３のトランジスタＴＲ3の一
方のソース／ドレイン領域に相当し、第３のトランジス
タＴＲ3の他方のソース／ドレイン領域は、第２の接合
型トランジスタＪＦ2の他方のゲート部に相当し、補助
キャパシタＣは、第１のトランジスタＴＲ1のチャネル
形成領域ＣＨ1に接続されている。
【０１９６】そして、第１のトランジスタＴＲ1のゲー
ト領域Ｇ1、第２のトランジスタＴＲ 2のゲート領域Ｇ2
及び第３のトランジスタＴＲ3のゲート領域Ｇ3はメモリ
セル選択用の第１の配線（例えば、ワード線）に接続さ
れ、第１のトランジスタＴＲ1の他方のソース／ドレイ
ン領域は第２の接合型トランジスタＪＦ2を介して第２
の配線に接続され、第２のトランジスタＴＲ2の他方の
ソース／ドレイン領域は書き込み情報設定線ＷＩＳＬに
接続され、第１の接合型トランジスタＪＦ1の他方のゲ
ート部も書き込み情報設定線ＷＩＳＬに接続されてい
る。また、第１のトランジスタＴＲ1の一方のソース／
ドレイン領域は、第１の接合型トランジスタＪＦ1及び
ダイオードＤを介して書き込み情報設定線ＷＩＳＬに接
続されている。尚、第２の配線をビット線とする構成、
あるいは、書き込み情報設定線ＷＩＳＬをビット線と兼
用させ、第２の配線に所定の電位を加える構成とするこ
とが好ましい。
【０１９７】実施の形態７の半導体メモリセルにおいて
は、第１のトランジスタＴＲ1の一方のソース／ドレイ
ン領域と第２のトランジスタＴＲ2のチャネル形成領域
ＣＨ2とが共有されており、第２のトランジスタＴＲ2の
一方のソース／ドレイン領域と第１のトランジスタＴＲ
1のチャネル形成領域ＣＨ1とが共有されている。
【０１９８】図９２及び図９４に模式的な一部断面図を
示すように、実施の形態７の半導体メモリセルは、
（１）ソース／ドレイン領域、チャネル形成領域Ｃ
Ｈ1、及びゲート領域Ｇ1を有する第１導電形（例えば、
ｎチャネル形）の読み出し用の第１のトランジスタＴＲ
1、（２）ソース／ドレイン領域、チャネル形成領域Ｃ
Ｈ2、及びゲート領域Ｇ2を有する第２導電形（例えば、
ｐチャネル形）のスイッチ用の第２のトランジスタＴＲ
2、（３）ソース／ドレイン領域、チャネル形成領域Ｃ
Ｈ3、及びゲート領域Ｇ3を有する第２導電形（例えば、
ｐチャネル形）の電流制御用の第３のトランジスタＴＲ
3、（４）ソース／ドレイン領域、チャネル領域ＣＨJ1
及びゲート部を有する電流制御用の第１の接合型トラン
ジスタＪＦ1、（５）ソース／ドレイン領域、チャネル
領域ＣＨJ2及びゲート部を有する電流制御用の第２の接
合型トランジスタＪＦ2、並びに、（６）補助キャパシ
タＣ、から成り、（ａ）第１導電形（例えば、ｎ形）を
有する半導体性の第１の領域ＳＣ1、（ｂ）第１の領域
ＳＣ1と接し、第２導電形（例えば、ｐ+形）を有する半
導体性の第２の領域ＳＣ2、（ｃ）第１の領域ＳＣ1の表
面領域に設けられ、整流接合を形成して接する、第２導
電形（例えばｐ++形）の半導体性の、又は、シリサイド
や金属、金属化合物等の導電性の第３の領域ＳＣ3、
（ｄ）第２の領域ＳＣ2の表面領域に設けられた、第１
導電形（例えば、ｎ+形）を有する半導体性の第４の領
域ＳＣ4、（ｅ）第４の領域ＳＣ4の表面領域に設けら
れ、整流接合を形成して接する、第２導電形（例えばｐ
++形）の半導体性の、又は、シリサイドや金属、金属化
合物等の導電性の第５の領域ＳＣ5、並びに、（ｆ）第
１の領域ＳＣ1と第４の領域ＳＣ4、第２の領域ＳＣ2と
第３の領域ＳＣ3、及び、第２の領域ＳＣ2と第５の領域
ＳＣ5を橋渡すごとく絶縁膜を介して設けられ、第１の
トランジスタＴＲ1と第２のトランジスタＴＲ2と第３の
トランジスタＴＲ3とで共有されたゲート領域Ｇ（Ｇ1＋
Ｇ2＋Ｇ3）、を有する。
【０１９９】尚、第１の領域ＳＣ1と第２の領域ＳＣ2と
は接しているが、図９２あるいは後述する図９３に示す
半導体メモリセルにおいては、具体的には、第１の領域
ＳＣ 1の表面領域に第２の領域ＳＣ2が設けられている。
一方、図９４あるいは後述する図９５に示す半導体メモ
リセルにおいては、第２の領域ＳＣ2の表面領域に第１
の領域ＳＣ1が設けられている。
【０２００】そして、第１のトランジスタＴＲ1に関し
ては、（Ａ−１）一方のソース／ドレイン領域は、第１
の領域ＳＣ1の表面領域から構成され、（Ａ−２）他方
のソース／ドレイン領域は、第４の領域ＳＣ4の表面領
域から構成され、（Ａ−３）チャネル形成領域ＣＨ
J1は、第１の領域ＳＣ1の該表面領域と第４の領域ＳＣ4
の該表面領域とで挟まれた第２の領域ＳＣ2の表面領域
から構成されている。
【０２０１】一方、第２のトランジスタＴＲ2に関して
は、（Ｂ−１）一方のソース／ドレイン領域は、第２の
領域ＳＣ2の該表面領域から構成され、（Ｂ−２）他方
のソース／ドレイン領域は、第３の領域ＳＣ3から構成
され、（Ｂ−３）チャネル形成領域ＣＨ2は、第１の領
域ＳＣ1の該表面領域から構成されている。
【０２０２】また、第３のトランジスタＴＲ3に関して
は、（Ｃ−１）一方のソース／ドレイン領域は、第２の
領域ＳＣ2の該表面領域から構成され、（Ｃ−２）他方
のソース／ドレイン領域は、第５の領域ＳＣ5から構成
され、（Ｃ−３）チャネル形成領域ＣＨ3は、第４の領
域ＳＣ4の該表面領域から構成されている。
【０２０３】更には、第１の接合型トランジスタＪＦ1
に関しては、（Ｄ−１）ゲート部は、第３の領域Ｓ
Ｃ3、及び、該第３の領域ＳＣ3と対向する第２の領域Ｓ
Ｃ2の部分から構成され、（Ｄ−２）チャネル領域ＣＨ
J1は、第２の領域ＳＣ2と第３の領域ＳＣ3の該部分とで
挟まれた第１の領域ＳＣ1の一部から構成され、（Ｄ−
３）一方のソース／ドレイン領域は、第１の接合型トラ
ンジスタＪＦ1のチャネル領域ＣＨJ1の一端から延び、
且つ、第１のトランジスタＴＲ1の一方のソース／ドレ
イン領域を構成する第１の領域ＳＣ1の該表面領域から
構成され、（Ｄ−４）他方のソース／ドレイン領域は、
第１の接合型トランジスタＪＦ1のチャネル領域ＣＨJ1
の他端から延びる第１の領域ＳＣ1の部分から構成され
ている。
【０２０４】また、第２の接合型トランジスタＪＦ2に
関しては、（Ｅ−１）ゲート部は、第５の領域ＳＣ5、
及び、該第５の領域ＳＣ5と対向する第２の領域ＳＣ2の
部分から構成され、（Ｅ−２）チャネル領域ＣＨJ2は、
第５の領域ＳＣ5と第２の領域ＳＣ2の該部分とで挟まれ
た第４の領域ＳＣ4の一部から構成され、（Ｅ−３）一
方のソース／ドレイン領域は、第２の接合型トランジス
タＪＦ2のチャネル領域ＣＨJ2の一端から延び、且つ、
第１のトランジスタＴＲ1の他方のソース／ドレイン領
域を構成し、そして、第３のトランジスタＴＲ3のチャ
ネル形成領域ＣＨ3を構成する第４の領域ＳＣ4の該表面
領域から構成され、（Ｅ−４）他方のソース／ドレイン
領域は、第２の接合型トランジスタＪＦ2のチャネル領
域ＣＨJ2の他端から延びる第４の領域ＳＣ4の部分から
構成されている。
【０２０５】そして、（Ｆ）補助キャパシタＣは、第２
の領域ＳＣ2に接続され、（Ｇ）ゲート領域は、メモリ
セル選択用の第１の配線（例えば、ワード線）に接続さ
れ、（Ｈ）第３の領域ＳＣ3は、書き込み情報設定線Ｗ
ＩＳＬに接続され、（Ｉ）第４の領域ＳＣ4は、第２の
配線に接続されている。
【０２０６】また、第１の領域ＳＣ1と第３の領域ＳＣ3
との間でｐｎ接合ダイオードＤが形成され、第１の領域
ＳＣ1は、第３の領域ＳＣ3を介して書き込み情報設定線
ＷＩＳＬに接続されている。かかるｐｎ接合ダイオード
Ｄは、第１の領域ＳＣ1及び第３の領域ＳＣ3の不純物濃
度を適切な値とすることによって形成することができ
る。この場合、第２の配線をビット線とする構成、ある
いは、書き込み情報設定線ＷＩＳＬをビット線と兼用さ
せ、第２の配線に所定の電位を加える構成とすることが
好ましい。
【０２０７】図９２に示す半導体メモリセル（具体的に
は、第１の領域ＳＣ1）は、例えばｐ形半導体基板に設
けられた第１導電形（例えばｎ形）のウエル構造内に形
成されている。そして、第２の領域ＳＣ2の直下に、第
１導電形（例えばｎ++形）の高濃度不純物含有層ＳＣ10
を形成すれば、読み出し用の第１のトランジスタＴＲ 1
のチャネル形成領域ＣＨ1に蓄積される電位あるいは電
荷の増加を図ることができる。一方、図９４に示す半導
体メモリセル（具体的には、第２の領域ＳＣ2）は、例
えばｎ形半導体基板に設けられた第２導電形（例えばｐ
形）のウエル構造内に形成されている。そして、第２の
領域ＳＣ2の直下に、第１導電形（例えばｎ++形）の高
濃度不純物含有層ＳＣ10を形成すれば、読み出し用の第
１のトランジスタＴＲ1のチャネル形成領域ＣＨ1に蓄積
される電位あるいは電荷の増加を図ることができる。
【０２０８】第１の接合型トランジスタＪＦ1は、対
向するゲート部（第３の領域ＳＣ3及びこの第３の領域
ＳＣ3に対向する第２の領域ＳＣ2の部分）の間の距離
（チャネル領域ＣＨJ1の厚さ）を最適化し、且つ、対
向するそれぞれのゲート部（第３の領域ＳＣ3及びこの
第３の領域ＳＣ3に対向する第２の領域ＳＣ2の部分）に
おける不純物濃度とチャネル領域ＣＨJ1における不純物
濃度とを最適化することによって、形成されている。ま
た、第２の接合型トランジスタＪＦ2は、対向するゲ
ート部（第５の領域ＳＣ5及びこの第５の領域ＳＣ5に対
向する第２の領域ＳＣ2の部分）の間の距離（チャネル
領域ＣＨJ2の厚さ）を最適化し、且つ、対向するそれ
ぞれのゲート部（第５の領域ＳＣ5及びこの第５の領域
ＳＣ5に対向する第２の領域ＳＣ2の部分）における不純
物濃度とチャネル領域ＣＨJ2における不純物濃度とを最
適化することによって、形成されている。
【０２０９】尚、図９２及び図９４に示した半導体メモ
リセルにおいて、原理図を図８９に示すように、ｐｎ接
合ダイオードＤの形成を省略し、第１のトランジスタＴ
Ｒ1の一方のソース／ドレイン領域に該当する第１の領
域ＳＣ1を第３の配線（図９２及び図９４には図示せ
ず）に接続してもよい。これらの場合、第２の配線をビ
ット線とし、第３の配線に所定の電位を加える構成、あ
るいは、第３の配線をビット線とし、第２の配線に所定
の電位を加える構成とすることが好ましい。ここで、図
９２に示した半導体メモリセルにおいては、第１の領域
ＳＣ1の下部に、第３の配線として機能する第１導電形
（例えばｎ++形）の高濃度不純物含有層（図示せず）を
設ければ、配線の簡素化を図ることができる。
【０２１０】あるいは又、原理図を図９１に示し、模式
的な一部断面図を図９３及び図９５に示す半導体メモリ
セルにおいては、第１の領域ＳＣ1の表面領域に設けら
れ、整流接合を形成して接するダイオード構成領域ＳＣ
Dを更に有し、該ダイオード構成領域ＳＣDと第１の領域
ＳＣ1とによって多数キャリア・ダイオードＤＳが構成
され、第１の領域ＳＣ1は、該ダイオード構成領域ＳＣD
を介して書き込み情報設定線ＷＩＳＬに接続されてい
る。この場合、第２の配線をビット線とする構成、ある
いは、書き込み情報設定線ＷＩＳＬをビット線と兼用さ
せ、第２の配線に所定の電位を加える構成とすることが
好ましい。
【０２１１】以下、図９６〜図９８を参照して、図２２
に示した実施の形態２の半導体メモリセルを例にとり、
本発明の半導体メモリセルの製造方法を説明する。
【０２１２】［工程−１０］先ず、公知の方法に従い、
ｐ形シリコン半導体基板３０に素子分離領域（図示せ
ず）、第１導電形のウエル（例えばｎ形ウエル）、ｎ形
の半導体の第１の領域ＳＣ1、第１導電形（例えばｎ++
形）の高濃度不純物含有層ＳＣ10（図示せず）や、絶縁
膜に該当するゲート絶縁膜３１を形成した後、例えば不
純物を含有するポリシリコンから成り、あるいは又、ポ
リサイド構造を有するゲート領域Ｇ（Ｇ 1＋Ｇ2）を形成
する。こうして、図９６の（Ａ）に示す構造を得ること
ができる。尚、ｎ形の第１の領域ＳＣ1の不純物含有濃
度を、１．０×１０17／ｃｍ3とした。また、ゲート領
域Ｇ（Ｇ1＋Ｇ2）のゲート長を０．２８μｍとした。
【０２１３】［工程−２０］次いで、レジスト材料から
イオン注入用マスク３２を形成した後、第２導電形（例
えば、ｐ形）の不純物をイオン注入し、第１の領域ＳＣ
1の表面領域に設けられ、且つ、第２導電形の半導体性
の第３の領域ＳＣ3を形成する（図９６の（Ｂ）参
照）。イオン注入の条件を以下の表１に例示する。
【０２１４】［表１］ イオン種 ：ＢＦ2 加速エネルギー：２０ｋｅＶ ドーズ量 ：１×１０13／ｃｍ2 イオン入射角 ：７度
【０２１５】［工程−３０］その後、イオン注入用マス
ク３２を除去し、レジスト材料からイオン注入用マスク
３３を形成した後、第２導電形（例えば、ｐ形）の不純
物を斜めイオン注入法にてイオン注入し、第１の領域Ｓ
Ｃ1と接し（具体的には、第１の領域ＳＣ1の表面領域に
設けられ）、且つ、第３の領域ＳＣ3とは離間した第２
導電形（例えば、ｐ+形）の半導体性の第２の領域ＳＣ2
を形成する。斜めイオン注入法にてイオン注入を行うこ
とによって、ゲート領域Ｇ（Ｇ1＋Ｇ2）の下方にも第２
の領域ＳＣ2が形成される（図９７の（Ａ）参照）。
尚、以下の表２に例示する条件の２回のイオン注入を行
い、各イオン注入におけるイオン入射角を異ならせた。
特に、第１回目のイオン注入におけるイオン入射角を６
０度に設定することで、ゲート領域Ｇ（Ｇ1＋Ｇ2）の下
方の半導体性の第２の領域ＳＣ2の不純物含有濃度を高
い精度で制御することができる。
【０２１６】［表２］ 第１回目のイオン注入 イオン種 ：ホウ素 加速エネルギー：１０ｋｅＶ ドーズ量 ：３．４×１０13／ｃｍ2 イオン入射角 ：６０度 第２回目のイオン注入 イオン種 ：ホウ素 加速エネルギー：３０ｋｅＶ ドーズ量 ：２．１×１０13／ｃｍ2 イオン入射角 ：１０度
【０２１７】［工程−４０］次いで、第１導電形（例え
ば、ｎ形）の不純物をイオン注入し、第２の領域ＳＣ2
の表面領域に設けられ、且つ、整流接合を形成して接す
る半導体性の第４の領域ＳＣ4を形成する（図９７の
（Ｂ）参照）。イオン注入の条件を以下の表３に例示す
る。
【０２１８】［表３］ イオン種 ：ヒ素 加速エネルギー：２５ｋｅＶ ドーズ量 ：１×１０13／ｃｍ2 イオン入射角 ：７度
【０２１９】［工程−５０］次いで、イオン注入用マス
ク３３を除去し、ＣＶＤ法に全面にＳｉＯ2層を製膜
し、かかるＳｉＯ2層をエッチバックすることによっ
て、ゲート領域Ｇ（Ｇ1＋Ｇ2）の側壁にサイドウオール
３４を形成する。
【０２２０】［工程−６０］次いで、レジスト材料から
イオン注入用マスク３５を形成した後、第１導電形（例
えば、ｎ形）の不純物をイオン注入し、第４の領域ＳＣ
4の不純物含有濃度を１０18〜１０20ｃｍ-3程度まで高
くすることによって、第４の領域ＳＣ4の低抵抗化を図
る（図９８の（Ａ）参照）。イオン注入の条件を以下の
表４に例示する。
【０２２１】［表４］イオン種 ：ヒ素 加速エネルギー：３０ｋｅＶ ドーズ量 ：５×１０15／ｃｍ2 イオン入射角 ：７度
【０２２２】［工程−７０］その後、イオン注入用マス
ク３５を除去し、レジスト材料からイオン注入用マスク
３６を形成した後、第２導電形（例えば、ｐ形）の不純
物をイオン注入し、第３の領域ＳＣ3の不純物含有濃度
を１０18〜１０20ｃｍ-3程度まで高くすることによっ
て、第３の領域ＳＣ3の低抵抗化を図る（図９８の
（Ｂ）参照）。イオン注入の条件を以下の表５に例示す
る。
【０２２３】［表５］ イオン種 ：ＢＦ2 加速エネルギー：３０ｋｅＶ ドーズ量 ：３×１０15／ｃｍ2 イオン入射角 ：７度
【０２２４】以上のイオン注入条件により、接合型トラ
ンジスタＪＦ1のゲート領域（第２の領域ＳＣ2及び第３
の領域ＳＣ3）並びにチャネル領域ＣＨJ1の不純物濃度
は、以下の表６のとおりとなった。また、接合型トラン
ジスタＪＦ1のチャネル領域ＣＨJ1の厚さは０．１μｍ
であった。
【０２２５】［表６］ 第２の領域ＳＣ2 ：１．５×１０18ｃｍ-3 第３の領域ＳＣ3 ：２．１×１０19ｃｍ-3 チャネル領域ＣＨJ1：５．０×１０17ｃｍ-3
【０２２６】［工程−８０］その後、層間絶縁層を全面
に形成し、第２の領域ＳＣ2の上方の層間絶縁層に開口
部を設けた後、全面に電極材料層１０、誘電体材料層１
１を順次、形成する。そして、これらの誘電体材料層１
１及び電極材料層１０をパターニングすることによっ
て、補助キャパシタＣを得ることができる。
【０２２７】［工程−９０］その後、公知の方法に基づ
き、層間絶縁層を形成し、書き込み情報設定線、第２の
配線（ビット線）、第３の配線等を形成する。
【０２２８】尚、半導体メモリセルの製造工程は、上記
の方法に限定されない。例えば、［工程−２０］を省略
することができる。［工程−３０］、［工程−４０］、
［工程−６０］の順序は任意の順序とすることができ
る。ゲート領域や素子分離領域の形成を、［工程−７
０］の後に行ってもよい。イオン注入の条件も例示であ
り、適宜変更することができる。
【０２２９】ショットキ接合形の多数キャリア・ダイオ
ードＤＳを設ける場合には、例えば、第１の領域ＳＣ1
の表面領域に、例えばチタンシリサイド層から成るダイ
オード構成領域ＳＣDを形成する。かかるチタンシリサ
イド層の形成は、例えば、以下の方法で行うことができ
る。即ち、例えば、全面に層間絶縁層を形成し、チタン
シリサイド層を形成すべきシリコン半導体基板３０の領
域の層間絶縁層を除去する。次いで、露出したシリコン
半導体基板３０の表面を含む層間絶縁層の上にチタン層
をスパッタ法にて形成する。その後、第１回目のアニー
ル処理を施し、チタン層とシリコン半導体基板とを反応
させて、シリコン半導体基板の表面にチタンシリサイド
層を形成する。次いで、層間絶縁層上の未反応のチタン
層を、例えばアンモニア過水（ＮＨ4ＯＨとＨ2Ｏ2とＨ2
Ｏの混合溶液）で除去した後、第２回目のアニール処理
を行うことによって、安定なチタンシリサイド層を得る
ことができる。多数キャリア・ダイオードＤＳを形成す
るための材料はチタンシリサイドに限定されず、コバル
トシリサイド、タングステンシリサイド等の材料を用い
ることもできる。
【０２３０】多数キャリア・ダイオードＤＳを形成する
ための方法、あるいは又、各種の領域の表面領域に導電
性の領域を形成する方法は、上述の方法に限定されな
い。例えば書き込み情報設定線を形成する際、例えば、
チタンシリサイドやＴｉＮから成るバリア層やグルーレ
イヤーを形成するが、かかるバリア層やグルーレイヤー
を第１の領域ＳＣ1の表面にも形成する。これによっ
て、書き込み情報設定線の一部分（より具体的には、バ
リア層やグルーレイヤーの一部分）と共通であるダイオ
ード構成領域ＳＣDを第１の領域ＳＣ1の表面に形成する
ことができる。同様にして、各種の領域の表面領域に導
電性の領域を形成することもできる。
【０２３１】その他の実施の形態の半導体メモリセル
も、実質的には同様の方法で製造することができるの
で、詳細な説明は省略する。尚、第２導電形（例えばｐ
+形）を有するプラグ状の不純物領域ＳＣ2Aを形成する
場合には、例えば、［工程−７０］において、層間絶縁
層を形成し、その後、パターニングしたレジスト材料を
イオン注入用マスクとして用いて、イオン注入により不
純物領域ＳＣ2Aを形成すればよい。
【０２３２】以下、図５９に示した実施の形態４の半導
体メモリセルを参照して、本発明の半導体メモリセルの
動作を説明するが、その他の実施の形態の半導体メモリ
セルの動作原理も実質的には同じである。
【０２３３】書き込み時、各部位における電位を以下の
表７のとおりとする。
【０２３４】［表７］ メモリセル選択用の第１の配線：ＶW 書き込み情報設定線 ”０”の書き込み時 ：Ｖ0 ”１”の書き込み時 ：Ｖ1
【０２３５】また、読み出し時の各部位における電位を
以下の表８のとおりとする。尚、このとき、書き込み情
報設定線と第４の配線が別個に設けられている場合に
は、書き込み情報設定線には０電位を含む所定の電位が
与えられている。
【０２３６】［表８］ メモリセル選択用の第１の配線：ＶR 第２の配線 ：Ｖ2
【０２３７】読み出し時、ゲート領域から見た第１のト
ランジスタＴＲ1のスレッショールド値を以下の表９の
とおりとする。また、第１のトランジスタＴＲ1におけ
る電位の関係を以下の表９のように設定する。尚、”
０”の読み出し時と、”１”の読み出し時とでは、第１
のトランジスタＴＲ1のチャネル形成領域ＣＨ1の電位が
異なる。この影響を受けて、”０”の読み出し時、及
び”１”の読み出し時において、ゲート領域から見た第
１のトランジスタＴＲ1のスレッショールド値が変化す
る。但し、先に述べたように、従来のＤＲＡＭが必要と
するような大きなキャパシタを必要としない。尚、電流
制御用の接合型トランジスタＪＦ1のオン／オフ電流比
が大きい場合には、｜ＶR｜≧｜ＶTH_11｜でも、誤読み
出し無く、読み出しを行うことができる。
【０２３８】［表９］ ”０”の読み出し時：ＶTH_10 ”１”の読み出し時：ＶTH_11 ｜ＶTH_11｜＞｜ＶR｜＞｜ＶTH_10｜
【０２３９】［情報の書き込み時］”０”（書き込み情
報設定線の電位：Ｖ0）又は”１”（書き込み情報設定
線の電位：Ｖ1）の情報の書き込み時、第１の配線の電
位をＶW（＜０）とする。その結果、第２のトランジス
タＴＲ2のゲート領域の電位もＶW（＜０）となる。従っ
て、第２のトランジスタＴＲ2はオンの状態である。そ
れ故、第１のトランジスタＴＲ1のチャネル形成領域Ｃ
Ｈ1の電位は、第１の電位であるＶ0（”０”の情報の場
合）又は第２の電位であるＶ1（”１”の情報の場合）
となる。
【０２４０】情報の書き込み後、読み出し前の情報保持
状態においては、読み出し用の第１のトランジスタＴＲ
1及びスイッチ用の第２のトランジスタＴＲ2が導通しな
いように、各トランジスタの各部分における電位を設定
する。このためには、例えば、メモリセル選択用の第１
の配線の電位を０（Ｖ）とし、書き込み情報設定線の電
位をＶ1とすればよい。
【０２４１】情報の書き込み時、読み出し用の第１のト
ランジスタＴＲ1のゲート領域の電位はＶW（＜０）であ
る。従って、読み出し用の第１のトランジスタＴＲ1は
オフ状態である。こうして、”０”又は”１”の情報の
書き込み時、読み出し用の第１のトランジスタＴＲ1の
チャネル形成領域ＣＨ1の電位は、Ｖ0（”０”の情報の
場合）、又は、Ｖ1（”１”の情報の場合）となり、こ
の状態は情報の読み出し時まで、漏洩電流（第１のトラ
ンジスタＴＲ1のチャネル形成領域ＣＨ1と例えば半導体
基板間、第２のトランジスタＴＲ2のオフ電流等）のた
めに経時変化するが、許容範囲内に保持される。尚、読
み出し用の第１のトランジスタＴＲ1のチャネル形成領
域ＣＨ1の電位の経時変化が読み出し動作に誤りを与え
る程大きくなる前に、所謂リフレッシュ動作を行う。
【０２４２】［情報の読み出し時］”０”又は”１”の
情報の読み出し時、メモリセル選択用の第１の配線の電
位はＶR（＞０）である。その結果、スイッチ用の第２
のトランジスタＴＲ2のゲート領域の電位はＶR（＞０）
となり、スイッチ用の第２のトランジスタＴＲ2はオフ
の状態である。
【０２４３】読み出し用の第１のトランジスタＴＲ1の
ゲート領域の電位はＶR（＞０）である。また、ゲート
領域から見た読み出し用の第１のトランジスタＴＲ1の
スレッショールド値は、ＶTH_10又はＶTH_11である。こ
の読み出し用の第１のトランジスタＴＲ1のスレッショ
ールド値は、チャネル形成領域ＣＨ1の電位の状態に依
存する。これらの電位の間には、 ｜ＶTH_11｜＞｜ＶR｜＞｜ＶTH_10｜ という関係がある。従って、蓄積された情報が”０”の
場合、読み出し用の第１のトランジスタＴＲ1はオン状
態となる。また、蓄積された情報が”１”の場合、読み
出し用の第１のトランジスタＴＲ1はオフ状態となる。
但し、電流制御用の接合型トランジスタＪＦ1のオン／
オフ電流比が大きい場合には、｜ＶR｜≧｜ＶTH_11｜で
も、誤読み出し無く、読み出しを行うことができる。
【０２４４】更には、電流制御用の接合型トランジスタ
ＪＦ1のゲート部を構成する第５の領域ＳＣ5及び第２の
領域ＳＣ2に対するバイアス条件に基づき、読み出し用
の第１のトランジスタＴＲ1は電流制御用の接合型トラ
ンジスタＪＦ1によって制御される。即ち、蓄積された
情報が”０”の場合、電流制御用の接合型トランジスタ
ＪＦ1をオン状態とし、蓄積された情報が”１”の場
合、電流制御用の接合型トランジスタＪＦ1をオフ状態
とする。
【０２４５】こうして、蓄積された情報に依存して読み
出し用の第１のトランジスタＴＲ1は、確実にオン状態
又はオフ状態となる。第４の領域ＳＣ4はメモリセル選
択用の第２の配線（例えばビット線）に接続されている
ので、蓄積された情報（”０”あるいは”１”）に依存
して、読み出し用の第１のトランジスタＴＲ1に電流が
流れ、あるいは流れない。こうして、蓄積された情報を
読み出し用の第１のトランジスタＴＲ1によって読み出
すことができる。
【０２４６】以上に説明した読み出し用の第１のトラン
ジスタＴＲ1及びスイッチ用の第２のトランジスタＴＲ2
の動作状態を表１０に纏めた。尚、電流制御用の第３の
トランジスタＴＲ3が備えられている場合には、この第
３のトランジスタＴＲ3は、情報の書き込み時にはオン
状態となり、情報保持時にもオン状態であり、情報の読
み出し時にはオフ状態となるように制御される。ここ
で、表１０中、各電位の値は例示であり、上記の条件を
満足する値ならば如何なる値をとることも可能である。
【０２４７】［表１０］
【０２４８】以上、好ましい発明の実施の形態に基づき
本発明の半導体メモリセルを説明したが、本発明はこれ
らの発明の実施の形態に限定されない。発明の実施の形
態にて説明した半導体メモリセルの構造や電圧、電位等
の数値は例示であり、適宜変更することができる。ま
た、例えば、各発明の実施の形態にて説明した本発明の
半導体メモリセルにおいて、第１のトランジスタＴＲ1
をｐチャネル形とし、第２のトランジスタＴＲ2や第３
のトランジスタＴＲ3をｎチャネル形とすることができ
る。各トランジスタにおける各要素の配置は例示であ
り、適宜変更することができる。更には、図１１や図２
７等に示したＳＯＩ構造やＴＦＴ構造を、各種の本発明
の半導体メモリセルに適用することができる。また、各
種の領域への不純物の導入はイオン注入法だけでなく、
拡散法にて行うこともできる。また、シリコン半導体の
みならず、例えばＧａＡｓ系等の化合物半導体から構成
されたメモリセルにも本発明を適用することができる。
更には、本発明の半導体メモリセルを、ＭＩＳ型ＦＥＴ
構造を有する半導体メモリセルにも適用することができ
る。
【０２４９】
【発明の効果】本発明の半導体メモリセルにおいては、
比較的容量の小さい補助キャパシタが備えられており、
かかる補助キャパシタに保持された電荷が、読み出し用
の第１のトランジスタのスレッショールド値制御として
働くので、情報の保持時間を十分長くとることが可能と
なる。しかも、従来のＤＲＡＭのような著しく大きなキ
ャパシタや複雑な構造のキャパシタを必要としない。
【０２５０】また、トランジスタを一体化すれば、半導
体メモリセルの面積を一層小さくすることができる。
【０２５１】本発明の半導体メモリセルのプロセスは、
図９６〜図９８に示したように、ＭＯＳロジック回路形
成プロセスとコンパチブルである。従って、半導体メモ
リセルの構成にも依るが、ほぼ１トランジスタの面積で
半導体メモリセルを実現することができ、しかも、ＭＯ
Ｓロジック回路内にＤＲＡＭ機能をほんの僅かの工程の
増加のみで組み込むことができる。また、必ずしもＳＯ
Ｉ技術を用いることなく、従来の半導体メモリセルの製
造技術で、ほぼ１トランジスタ分の面積の半導体メモリ
セルを実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の態様に係る半導体メモリセルの
原理図である。
【図２】本発明の第１の態様に係る半導体メモリセルの
変形例の原理図である。
【図３】本発明の第１の態様に係る半導体メモリセルの
変形例の原理図である。
【図４】本発明の第１の態様に係る半導体メモリセルの
変形例の原理図である。
【図５】本発明の第１の態様に係る半導体メモリセルの
変形例の原理図である。
【図６】本発明の第１の態様に係る半導体メモリセルの
変形例の原理図である。
【図７】本発明の第１の態様に係る半導体メモリセルの
変形例の原理図である。
【図８】発明の実施の形態１の半導体メモリセルの模式
的な一部断面図である。
【図９】発明の実施の形態１の半導体メモリセルの変形
例の模式的な一部断面図である。
【図１０】本発明における補助キャパシタの一例の模式
的な一部断面図である。
【図１１】発明の実施の形態１の半導体メモリセルの変
形例の模式的な一部断面図である。
【図１２】発明の実施の形態１の半導体メモリセルの変
形例の模式的な一部断面図である。
【図１３】発明の実施の形態１の半導体メモリセルの変
形例の模式的な一部断面図である。
【図１４】発明の実施の形態１の半導体メモリセルの変
形例の模式的な一部断面図である。
【図１５】発明の実施の形態１の半導体メモリセルの変
形例の模式的な一部断面図である。
【図１６】発明の実施の形態１の半導体メモリセルの変
形例の模式的な一部断面図である。
【図１７】発明の実施の形態１の半導体メモリセルの変
形例の模式的な一部断面図である。
【図１８】発明の実施の形態１の半導体メモリセルの変
形例の模式的な一部断面図である。
【図１９】発明の実施の形態１の半導体メモリセルの変
形例の模式的な一部断面図である。
【図２０】本発明の第１の態様に係る半導体メモリセル
の変形例の原理図である。
【図２１】本発明の第１の態様に係る半導体メモリセル
の変形例の原理図である。
【図２２】発明の実施の形態２の半導体メモリセルの模
式的な一部断面図である。
【図２３】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図である。
【図２４】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図である。
【図２５】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図である。
【図２６】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図である。
【図２７】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図である。
【図２８】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図である。
【図２９】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図である。
【図３０】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図である。
【図３１】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図である。
【図３２】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図である。
【図３３】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図である。
【図３４】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図である。
【図３５】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図である。
【図３６】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図である。
【図３７】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図である。
【図３８】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図である。
【図３９】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図である。
【図４０】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図である。
【図４１】本発明の第２の態様に係る半導体メモリセル
の原理図である。
【図４２】本発明の第２の態様に係る半導体メモリセル
の変形例の原理図である。
【図４３】本発明の第２の態様に係る半導体メモリセル
の変形例の原理図である。
【図４４】本発明の第２の態様に係る半導体メモリセル
の変形例の原理図である。
【図４５】本発明の第２の態様に係る半導体メモリセル
の変形例の原理図である。
【図４６】本発明の第２の態様に係る半導体メモリセル
の変形例の原理図である。
【図４７】発明の実施の形態３の半導体メモリセルの模
式的な一部断面図である。
【図４８】発明の実施の形態３の半導体メモリセルの変
形例の模式的な一部断面図である。
【図４９】発明の実施の形態３の半導体メモリセルの変
形例の模式的な一部断面図である。
【図５０】発明の実施の形態３の半導体メモリセルの変
形例の模式的な一部断面図である。
【図５１】発明の実施の形態３の半導体メモリセルの変
形例の模式的な一部断面図である。
【図５２】発明の実施の形態３の半導体メモリセルの変
形例の模式的な一部断面図である。
【図５３】本発明の第２の態様に係る半導体メモリセル
の変形例の原理図である。
【図５４】本発明の第２の態様に係る半導体メモリセル
の変形例の原理図である。
【図５５】本発明の第２の態様に係る半導体メモリセル
の変形例の原理図である。
【図５６】本発明の第２の態様に係る半導体メモリセル
の変形例の原理図である。
【図５７】本発明の第２の態様に係る半導体メモリセル
の変形例の原理図である。
【図５８】本発明の第２の態様に係る半導体メモリセル
の変形例の原理図である。
【図５９】発明の実施の形態４の半導体メモリセルの模
式的な一部断面図である。
【図６０】発明の実施の形態４の半導体メモリセルの変
形例の模式的な一部断面図である。
【図６１】発明の実施の形態４の半導体メモリセルの変
形例の模式的な一部断面図である。
【図６２】発明の実施の形態４の半導体メモリセルの変
形例の模式的な一部断面図である。
【図６３】発明の実施の形態４の半導体メモリセルの変
形例の模式的な一部断面図である。
【図６４】発明の実施の形態４の半導体メモリセルの変
形例の模式的な一部断面図である。
【図６５】発明の実施の形態４の半導体メモリセルの変
形例の模式的な一部断面図である。
【図６６】発明の実施の形態４の半導体メモリセルの変
形例の模式的な一部断面図である。
【図６７】発明の実施の形態４の半導体メモリセルの変
形例の模式的な一部断面図である。
【図６８】発明の実施の形態４の半導体メモリセルの変
形例の模式的な一部断面図である。
【図６９】発明の実施の形態４の半導体メモリセルの変
形例の模式的な一部断面図である。
【図７０】発明の実施の形態４の半導体メモリセルの変
形例の模式的な一部断面図である。
【図７１】本発明の第３の態様に係る半導体メモリセル
の原理図である。
【図７２】本発明の第３の態様に係る半導体メモリセル
の変形例の原理図である。
【図７３】発明の実施の形態５の半導体メモリセルの模
式的な一部断面図である。
【図７４】発明の実施の形態５の半導体メモリセルの変
形例の模式的な一部断面図である。
【図７５】発明の実施の形態５の半導体メモリセルの変
形例の模式的な一部断面図である。
【図７６】発明の実施の形態５の半導体メモリセルの変
形例の模式的な一部断面図である。
【図７７】本発明の第４の態様に係る半導体メモリセル
の原理図である。
【図７８】本発明の第４の態様に係る半導体メモリセル
の変形例の原理図である。
【図７９】本発明の第４の態様に係る半導体メモリセル
の変形例の原理図である。
【図８０】本発明の第４の態様に係る半導体メモリセル
の変形例の原理図である。
【図８１】発明の実施の形態６の半導体メモリセルの模
式的な一部断面図である。
【図８２】発明の実施の形態６の半導体メモリセルの変
形例の模式的な一部断面図である。
【図８３】発明の実施の形態６の半導体メモリセルの変
形例の模式的な一部断面図である。
【図８４】発明の実施の形態６の半導体メモリセルの変
形例の模式的な一部断面図である。
【図８５】発明の実施の形態６の半導体メモリセルの変
形例の模式的な一部断面図である。
【図８６】発明の実施の形態６の半導体メモリセルの変
形例の模式的な一部断面図である。
【図８７】発明の実施の形態６の半導体メモリセルの変
形例の模式的な一部断面図である。
【図８８】発明の実施の形態６の半導体メモリセルの変
形例の模式的な一部断面図である。
【図８９】本発明の第５の態様に係る半導体メモリセル
の原理図である。
【図９０】本発明の第５の態様に係る半導体メモリセル
の変形例の原理図である。
【図９１】本発明の第５の態様に係る半導体メモリセル
の変形例の原理図である。
【図９２】発明の実施の形態７の半導体メモリセルの模
式的な一部断面図である。
【図９３】発明の実施の形態７の半導体メモリセルの変
形例の模式的な一部断面図である。
【図９４】発明の実施の形態７の半導体メモリセルの変
形例の模式的な一部断面図である。
【図９５】発明の実施の形態７の半導体メモリセルの変
形例の模式的な一部断面図である。
【図９６】図５９に示した発明の実施の形態４の半導体
メモリセルの製造方法を説明するための半導体基板等の
模式的な一部断面図である。
【図９７】図９６に引き続き、図５９に示した発明の実
施の形態４の半導体メモリセルの製造方法を説明するた
めの半導体基板等の模式的な一部断面図である。
【図９８】図９７に引き続き、図５９に示した発明の実
施の形態４の半導体メモリセルの製造方法を説明するた
めの半導体基板等の模式的な一部断面図である。
【図９９】従来の１トランジスタメモリセルの概念図、
及び、従来のトレンチキャパシタセル構造を有するメモ
リセルの断面を概念的に示す図である。
【符号の説明】
ＴＲ1・・・第１のトランジスタ、ＴＲ2・・・第２のト
ランジスタ、ＴＲ3・・・第３のトランジスタ、ＪＦ1・
・・接合型トランジスタあるいは第１の接合型トランジ
スタ、ＪＦ2・・・第２の接合型トランジスタ、Ｄ，Ｄ
Ｓ・・・ダイオード、ＳＣ0・・・半導体層、ＳＣ1・・
・第１の領域、ＳＣ2・・・第２の領域、ＳＣ3・・・第
３の領域、ＳＣ4・・・第４の領域、ＳＣ4A・・・不純
物含有層、ＳＣ5・・・第５の領域、ＳＣD・・・ダイオ
ード構成領域、ＳＣ10，ＳＣ11・・・高濃度不純物含有
層、ＳＣ12・・・第１導電形領域、ＣＨ1，ＣＨ2，ＣＨ
3・・・チャネル形成領域、ＣＨJ1，ＣＨJ2・・・チャ
ネル領域、Ｇ，Ｇ1，Ｇ2，Ｇ3・・・ゲート領域、ＩＦ
・・・絶縁膜、ＩＲ・・・素子分離領域、ＩＬ・・・層
間絶縁層、ＩＬ0・・・支持基板上の絶縁層、１０・・
・下部電極層、１１・・・誘電体材料層、２０・・・下
層絶縁層、２１・・・下層配線、２２・・・層間絶縁
層、２３・・・開口部、２４・・・誘電体材料層、２５
・・・上層配線、３０・・・シリコン半導体基板、３１
・・・絶縁膜、３２，３３，３５，３６・・・イオン注
入用マスク、３４・・・サイドウオール
───────────────────────────────────────────────────── フロントページの続き (72)発明者 林 豊 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 5F048 AA01 AB01 AC03 AC10 BA01 BE02 BG13 5F083 AD69 AD70 GA09 KA01 KA05 PR21 PR36

Claims (74)

    【特許請求の範囲】
  1. 【請求項１】（１）ソース／ドレイン領域、該ソース／
    ドレイン領域に接触し、且つ、該ソース／ドレイン領域
    を離間する半導体性のチャネル形成領域、及び、該チャ
    ネル形成領域と容量結合したゲート領域を有する第１導
    電形の読み出し用の第１のトランジスタ、 （２）ソース／ドレイン領域、該ソース／ドレイン領域
    に接触し、且つ、該ソース／ドレイン領域を離間する半
    導体性のチャネル形成領域、及び、該チャネル形成領域
    と容量結合したゲート領域を有する第２導電形のスイッ
    チ用の第２のトランジスタ、 （３）ソース／ドレイン領域、チャネル領域及びゲート
    部を有する電流制御用の接合型トランジスタ、並びに、 （４）補助キャパシタ、から成り、 第１のトランジスタの一方のソース／ドレイン領域は、
    第２のトランジスタのチャネル形成領域に相当し、且
    つ、接合型トランジスタの一方のソース／ドレイン領域
    に相当し、 第２のトランジスタの一方のソース／ドレイン領域は、
    第１のトランジスタのチャネル形成領域に相当し、且
    つ、接合型トランジスタの一方のゲート部に相当し、 補助キャパシタは、第１のトランジスタのチャネル形成
    領域に接続されていることを特徴とする半導体メモリセ
    ル。
  2. 【請求項２】第１のトランジスタのゲート領域及び第２
    のトランジスタのゲート領域は、メモリセル選択用の第
    １の配線に接続され、 第１のトランジスタの他方のソース／ドレイン領域は、
    第２の配線に接続され、 接合型トランジスタの他方のゲート部は、第３の配線に
    接続され、 第１のトランジスタの一方のソース／ドレイン領域は、
    接合型トランジスタを介して第４の配線に接続され、 第２のトランジスタの他方のソース／ドレイン領域は、
    書き込み情報設定線に接続されていることを特徴とする
    請求項１に記載の半導体メモリセル。
  3. 【請求項３】第１のトランジスタの一方のソース／ドレ
    イン領域は、接合型トランジスタを介して第４の配線に
    接続される代わりに、接合型トランジスタ及びダイオー
    ドを介して書き込み情報設定線に接続されていることを
    特徴とする請求項２に記載の半導体メモリセル。
  4. 【請求項４】接合型トランジスタの他方のゲート部は、
    第３の配線に接続される代わりに、書き込み情報設定線
    に接続されていることを特徴とする請求項２に記載の半
    導体メモリセル。
  5. 【請求項５】第１のトランジスタの一方のソース／ドレ
    イン領域は、接合型トランジスタを介して第４の配線に
    接続される代わりに、接合型トランジスタ及びダイオー
    ドを介して書き込み情報設定線に接続されていることを
    特徴とする請求項４に記載の半導体メモリセル。
  6. 【請求項６】第１のトランジスタの一方のソース／ドレ
    イン領域は、接合型トランジスタを介して第４の配線に
    接続される代わりに、接合型トランジスタ及びダイオー
    ドを介して第３の配線に接続されていることを特徴とす
    る請求項２に記載の半導体メモリセル。
  7. 【請求項７】接合型トランジスタの他方のゲート部は、
    第３の配線に接続される代わりに、接合型トランジスタ
    の一方のゲート部に接続されていることを特徴とする請
    求項２に記載の半導体メモリセル。
  8. 【請求項８】第１のトランジスタの一方のソース／ドレ
    イン領域は、接合型トランジスタを介して第４の配線に
    接続される代わりに、接合型トランジスタ及びダイオー
    ドを介して書き込み情報設定線に接続されていることを
    特徴とする請求項７に記載の半導体メモリセル。
  9. 【請求項９】第１のトランジスタと第２のトランジスタ
    とは、ゲート領域を共有していることを特徴とする請求
    項１に記載の半導体メモリセル。
  10. 【請求項１０】（１）ソース／ドレイン領域、該ソース
    ／ドレイン領域に接触し、且つ、該ソース／ドレイン領
    域を離間する半導体性のチャネル形成領域、及び、該チ
    ャネル形成領域と容量結合したゲート領域を有する第１
    導電形の読み出し用の第１のトランジスタ、 （２）ソース／ドレイン領域、該ソース／ドレイン領域
    に接触し、且つ、該ソース／ドレイン領域を離間する半
    導体性のチャネル形成領域、及び、該チャネル形成領域
    と容量結合したゲート領域を有する第２導電形のスイッ
    チ用の第２のトランジスタ、 （３）ソース／ドレイン領域、チャネル領域及びゲート
    部を有する電流制御用の接合型トランジスタ、並びに、 （４）補助キャパシタ、から成り、 第１のトランジスタの一方のソース／ドレイン領域は、
    第２のトランジスタのチャネル形成領域に相当し、 第１のトランジスタの他方のソース／ドレイン領域は、
    接合型トランジスタの一方のソース／ドレイン領域に相
    当し、 第２のトランジスタの一方のソース／ドレイン領域は、
    第１のトランジスタのチャネル形成領域に相当し、且
    つ、接合型トランジスタの一方のゲート部に相当し、 補助キャパシタは、第１のトランジスタのチャネル形成
    領域に接続されていることを特徴とする半導体メモリセ
    ル。
  11. 【請求項１１】第１のトランジスタのゲート領域及び第
    ２のトランジスタのゲート領域は、メモリセル選択用の
    第１の配線に接続され、 第１のトランジスタの他方のソース／ドレイン領域は、
    接合型トランジスタを介して第２の配線に接続され、 接合型トランジスタの他方のゲート部は、第３の配線に
    接続され、 第１のトランジスタの一方のソース／ドレイン領域は、
    第４の配線に接続され、 第２のトランジスタの他方のソース／ドレイン領域は、
    書き込み情報設定線に接続されていることを特徴とする
    請求項１０に記載の半導体メモリセル。
  12. 【請求項１２】第１のトランジスタの一方のソース／ド
    レイン領域は、第４の配線に接続される代わりに、ダイ
    オードを介して書き込み情報設定線に接続されているこ
    とを特徴とする請求項１１に記載の半導体メモリセル。
  13. 【請求項１３】接合型トランジスタの他方のゲート部
    は、第３の配線に接続される代わりに、書き込み情報設
    定線に接続されていることを特徴とする請求項１１に記
    載の半導体メモリセル。
  14. 【請求項１４】第１のトランジスタの一方のソース／ド
    レイン領域は、第４の配線に接続される代わりに、ダイ
    オードを介して書き込み情報設定線に接続されているこ
    とを特徴とする請求項１３に記載の半導体メモリセル。
  15. 【請求項１５】接合型トランジスタの他方のゲート部
    は、第３の配線に接続される代わりに、接合型トランジ
    スタの一方のゲート部に接続されていることを特徴とす
    る請求項１１に記載の半導体メモリセル。
  16. 【請求項１６】第１のトランジスタの一方のソース／ド
    レイン領域は、第４の配線に接続される代わりに、ダイ
    オードを介して書き込み情報設定線に接続されているこ
    とを特徴とする請求項１５に記載の半導体メモリセル。
  17. 【請求項１７】第１のトランジスタと第２のトランジス
    タとは、ゲート領域を共有していることを特徴とする請
    求項１０に記載の半導体メモリセル。
  18. 【請求項１８】（１）ソース／ドレイン領域、該ソース
    ／ドレイン領域に接触し、且つ、該ソース／ドレイン領
    域を離間する半導体性のチャネル形成領域、及び、該チ
    ャネル形成領域と容量結合したゲート領域を有する第１
    導電形の読み出し用の第１のトランジスタ、 （２）ソース／ドレイン領域、該ソース／ドレイン領域
    に接触し、且つ、該ソース／ドレイン領域を離間する半
    導体性のチャネル形成領域、及び、該チャネル形成領域
    と容量結合したゲート領域を有する第２導電形のスイッ
    チ用の第２のトランジスタ、 （３）ソース／ドレイン領域、該ソース／ドレイン領域
    に接触し、且つ、該ソース／ドレイン領域を離間する半
    導体性のチャネル形成領域、及び、該チャネル形成領域
    と容量結合したゲート領域を有する第２導電形の電流制
    御用の第３のトランジスタ、 （４）ソース／ドレイン領域、チャネル領域及びゲート
    部を有する電流制御用の接合型トランジスタ、並びに、 （５）補助キャパシタ、から成り、 第１のトランジスタの一方のソース／ドレイン領域は、
    第２のトランジスタのチャネル形成領域に相当し、 第１のトランジスタの他方のソース／ドレイン領域は、
    接合型トランジスタの一方のソース／ドレイン領域に相
    当し、 第２のトランジスタの一方のソース／ドレイン領域は、
    第１のトランジスタのチャネル形成領域に相当し、且
    つ、接合型トランジスタの一方のゲート部に相当し、且
    つ、第３のトランジスタの一方のソース／ドレイン領域
    に相当し、 第３のトランジスタの他方のソース／ドレイン領域は、
    接合型トランジスタの他方のゲート部に相当し、 補助キャパシタは、第１のトランジスタのチャネル形成
    領域に接続されていることを特徴とする半導体メモリセ
    ル。
  19. 【請求項１９】第１のトランジスタのゲート領域、第２
    のトランジスタのゲート領域及び第３のトランジスタの
    ゲート領域は、メモリセル選択用の第１の配線に接続さ
    れ、 第１のトランジスタの他方のソース／ドレイン領域は、
    接合型トランジスタを介して第２の配線に接続され、 第１のトランジスタの一方のソース／ドレイン領域は、
    第３の配線に接続され、 第２のトランジスタの他方のソース／ドレイン領域は、
    書き込み情報設定線に接続されていることを特徴とする
    請求項１８に記載の半導体メモリセル。
  20. 【請求項２０】第１のトランジスタの一方のソース／ド
    レイン領域は、第３の配線に接続される代わりに、ダイ
    オードを介して書き込み情報設定線に接続されているこ
    とを特徴とする請求項１９に記載の半導体メモリセル。
  21. 【請求項２１】第１のトランジスタと第２のトランジス
    タと第３のトランジスタとは、ゲート領域を共有してい
    ることを特徴とする請求項１８に記載の半導体メモリセ
    ル。
  22. 【請求項２２】（１）ソース／ドレイン領域、該ソース
    ／ドレイン領域に接触し、且つ、該ソース／ドレイン領
    域を離間する半導体性のチャネル形成領域、及び、該チ
    ャネル形成領域と容量結合したゲート領域を有する第１
    導電形の読み出し用の第１のトランジスタ、 （２）ソース／ドレイン領域、該ソース／ドレイン領域
    に接触し、且つ、該ソース／ドレイン領域を離間する半
    導体性のチャネル形成領域、及び、該チャネル形成領域
    と容量結合したゲート領域を有する第２導電形のスイッ
    チ用の第２のトランジスタ、 （３）ソース／ドレイン領域、チャネル領域及びゲート
    部を有する電流制御用の第１の接合型トランジスタ、 （４）ソース／ドレイン領域、チャネル領域及びゲート
    部を有する電流制御用の第２の接合型トランジスタ、並
    びに、 （５）補助キャパシタ、から成り、 第１のトランジスタの一方のソース／ドレイン領域は、
    第２のトランジスタのチャネル形成領域に相当し、且
    つ、第１の接合型トランジスタの一方のソース／ドレイ
    ン領域に相当し、 第１のトランジスタの他方のソース／ドレイン領域は、
    第２の接合型トランジスタの一方のソース／ドレイン領
    域に相当し、 第２のトランジスタの一方のソース／ドレイン領域は、
    第１のトランジスタのチャネル形成領域に相当し、且
    つ、第１の接合型トランジスタの一方のゲート部に相当
    し、且つ、第２の接合型トランジスタの一方のゲート部
    に相当し、 補助キャパシタは、第１のトランジスタのチャネル形成
    領域に接続されていることを特徴とする半導体メモリセ
    ル。
  23. 【請求項２３】第１のトランジスタのゲート領域及び第
    ２のトランジスタのゲート領域は、メモリセル選択用の
    第１の配線に接続され、 第１のトランジスタの他方のソース／ドレイン領域は、
    第２の接合型トランジスタを介して第２の配線に接続さ
    れ、 第２の接合型トランジスタの他方のゲート部は、第３の
    配線に接続され、 第１のトランジスタの一方のソース／ドレイン領域は、
    第１の接合型トランジスタを介して第４の配線に接続さ
    れ、 第１の接合型トランジスタの他方のゲート部は、書き込
    み情報設定線に接続され、 第２のトランジスタの他方のソース／ドレイン領域は、
    書き込み情報設定線に接続されていることを特徴とする
    請求項２２に記載の半導体メモリセル。
  24. 【請求項２４】第１のトランジスタの一方のソース／ド
    レイン領域は、第１の接合型トランジスタを介して第４
    の配線に接続される代わりに、第１の接合型トランジス
    タ及びダイオードを介して書き込み情報設定線に接続さ
    れていることを特徴とする請求項２３に記載の半導体メ
    モリセル。
  25. 【請求項２５】第２の接合型トランジスタの他方のゲー
    ト部は、第３の配線に接続される代わりに、第２の接合
    型トランジスタの一方のゲート部に接続されていること
    を特徴とする請求項２３に記載の半導体メモリセル。
  26. 【請求項２６】第１のトランジスタの一方のソース／ド
    レイン領域は、第１の接合型トランジスタを介して第４
    の配線に接続される代わりに、第１の接合型トランジス
    タ及びダイオードを介して書き込み情報設定線に接続さ
    れていることを特徴とする請求項２５に記載の半導体メ
    モリセル。
  27. 【請求項２７】第１のトランジスタと第２のトランジス
    タとは、ゲート領域を共有していることを特徴とする請
    求項２２に記載の半導体メモリセル。
  28. 【請求項２８】（１）ソース／ドレイン領域、該ソース
    ／ドレイン領域に接触し、且つ、該ソース／ドレイン領
    域を離間する半導体性のチャネル形成領域、及び、該チ
    ャネル形成領域と容量結合したゲート領域を有する第１
    導電形の読み出し用の第１のトランジスタ、 （２）ソース／ドレイン領域、該ソース／ドレイン領域
    に接触し、且つ、該ソース／ドレイン領域を離間する半
    導体性のチャネル形成領域、及び、該チャネル形成領域
    と容量結合したゲート領域を有する第２導電形のスイッ
    チ用の第２のトランジスタ、 （３）ソース／ドレイン領域、該ソース／ドレイン領域
    に接触し、且つ、該ソース／ドレイン領域を離間する半
    導体性のチャネル形成領域、及び、該チャネル形成領域
    と容量結合したゲート領域を有する第２導電形の電流制
    御用の第３のトランジスタ、 （４）ソース／ドレイン領域、チャネル領域及びゲート
    部を有する電流制御用の第１の接合型トランジスタ、 （５）ソース／ドレイン領域、チャネル領域及びゲート
    部を有する電流制御用の第２の接合型トランジスタ、並
    びに、 （６）補助キャパシタ、から成り、 第１のトランジスタの一方のソース／ドレイン領域は、
    第２のトランジスタのチャネル形成領域に相当し、且
    つ、第１の接合型トランジスタの一方のソース／ドレイ
    ン領域に相当し、 第１のトランジスタの他方のソース／ドレイン領域は、
    第２の接合型トランジスタの一方のソース／ドレイン領
    域に相当し、 第２のトランジスタの一方のソース／ドレイン領域は、
    第１のトランジスタのチャネル形成領域に相当し、且
    つ、第１の接合型トランジスタの一方のゲート部に相当
    し、且つ、第２の接合型トランジスタの一方のゲート部
    に相当し、且つ、第３のトランジスタの一方のソース／
    ドレイン領域に相当し、 第３のトランジスタの他方のソース／ドレイン領域は、
    第２の接合型トランジスタの他方のゲート部に相当し、 補助キャパシタは、第１のトランジスタのチャネル形成
    領域に接続されていることを特徴とする半導体メモリセ
    ル。
  29. 【請求項２９】第１のトランジスタのゲート領域、第２
    のトランジスタのゲート領域及び第３のトランジスタの
    ゲート領域は、メモリセル選択用の第１の配線に接続さ
    れ、 第１のトランジスタの他方のソース／ドレイン領域は、
    第２の接合型トランジスタを介して第２の配線に接続さ
    れ、 第１のトランジスタの一方のソース／ドレイン領域は、
    第１の接合型トランジスタを介して第３の配線に接続さ
    れ、 第２のトランジスタの他方のソース／ドレイン領域は、
    書き込み情報設定線に接続され、 第１の接合型トランジスタの他方のゲート部は、書き込
    み情報設定線に接続されていることを特徴とする請求項
    ２８に記載の半導体メモリセル。
  30. 【請求項３０】第１のトランジスタの一方のソース／ド
    レイン領域は、第１の接合型トランジスタを介して第３
    の配線に接続される代わりに、第１の接合型トランジス
    タ及びダイオードを介して書き込み情報設定線に接続さ
    れていることを特徴とする請求項２９に記載の半導体メ
    モリセル。
  31. 【請求項３１】第１のトランジスタと第２のトランジス
    タと第３のトランジスタは、ゲート領域を共有している
    ことを特徴とする請求項２８に記載の半導体メモリセ
    ル。
  32. 【請求項３２】（１）ソース／ドレイン領域、チャネル
    形成領域、及びゲート領域を有する第１導電形の読み出
    し用の第１のトランジスタ、 （２）ソース／ドレイン領域、チャネル形成領域、及び
    ゲート領域を有する第２導電形のスイッチ用の第２のト
    ランジスタ、 （３）ソース／ドレイン領域、チャネル領域及びゲート
    部を有する電流制御用の接合型トランジスタ、並びに、 （４）補助キャパシタ、から成り、 （ａ）第２導電形を有する半導体性の第１の領域、 （ｂ）第１の領域の表面領域に設けられた、第１導電形
    を有する半導体性の第２の領域、 （ｃ）第２の領域の表面領域に設けられ、且つ、整流接
    合を形成して接する第３の領域、 （ｄ）第１の領域の表面領域に第２の領域と離間して設
    けられ、且つ、整流接合を形成して接する第４の領域、
    並びに、 （ｅ）第２の領域の表面領域に第３の領域と離間して設
    けられ、且つ、第２の領域と整流接合を形成して接する
    第５の領域、を有する半導体メモリセルであって、 （Ａ−１）第１のトランジスタの一方のソース／ドレイ
    ン領域は、第２の領域の表面領域の一部から構成され、 （Ａ−２）第１のトランジスタの他方のソース／ドレイ
    ン領域は、第４の領域から構成され、 （Ａ−３）第１のトランジスタのチャネル形成領域は、
    第２の領域の表面領域の該一部と第４の領域とで挟まれ
    た第１の領域の表面領域の一部から構成され、 （Ａ−４）第１のトランジスタのゲート領域は、第１の
    トランジスタのチャネル形成領域の上方に絶縁膜を介し
    て設けられており、 （Ｂ−１）第２のトランジスタの一方のソース／ドレイ
    ン領域は、第１の領域の表面領域の他の部分から構成さ
    れ、 （Ｂ−２）第２のトランジスタの他方のソース／ドレイ
    ン領域は、第３の領域から構成され、 （Ｂ−３）第２のトランジスタのチャネル形成領域は、
    第１の領域の表面領域の該他の部分と第３の領域とで挟
    まれた第２の領域の表面領域の他の部分から構成され、 （Ｂ−４）第２のトランジスタのゲート領域は、第２の
    トランジスタのチャネル形成領域の上方に絶縁膜を介し
    て設けられており、 （Ｃ−１）接合型トランジスタのゲート部は、第５の領
    域、及び、該第５の領域と対向する第１の領域の部分か
    ら構成され、 （Ｃ−２）接合型トランジスタのチャネル領域は、第５
    の領域と第１の領域の該部分とで挟まれた第２の領域の
    一部から構成され、 （Ｃ−３）接合型トランジスタの一方のソース／ドレイ
    ン領域は、接合型トランジスタのチャネル領域の一端か
    ら延び、且つ、第１のトランジスタの一方のソース／ド
    レイン領域を構成する第２の領域の表面領域の該一部か
    ら構成され、 （Ｃ−４）接合型トランジスタの他方のソース／ドレイ
    ン領域は、接合型トランジスタのチャネル領域の他端か
    ら延びる第２の領域の部分から構成され、 （Ｄ）補助キャパシタは、第１の領域に接続され、 （Ｅ）第１のトランジスタのゲート領域及び第２のトラ
    ンジスタのゲート領域は、メモリセル選択用の第１の配
    線に接続され、 （Ｆ）第３の領域は、書き込み情報設定線に接続され、 （Ｇ）第４の領域は、第２の配線に接続され、 （Ｈ）第５の領域は、第３の配線に接続されていること
    を特徴とする半導体メモリセル。
  33. 【請求項３３】第２の領域と第３の領域との間でダイオ
    ードが形成され、 第２の領域は、第３の領域を介して書き込み情報設定線
    に接続されていることを特徴とする請求項３２に記載の
    半導体メモリセル。
  34. 【請求項３４】第２の領域の表面領域に設けられ、整流
    接合を形成して接するダイオード構成領域を更に有し、 該ダイオード構成領域と第２の領域とによって多数キャ
    リア・ダイオードが構成され、 第２の領域は、該ダイオード構成領域を介して書き込み
    情報設定線に接続されていることを特徴とする請求項３
    ２に記載の半導体メモリセル。
  35. 【請求項３５】第２の領域の表面領域に設けられ、整流
    接合を形成して接するダイオード構成領域を更に有し、 該ダイオード構成領域と第２の領域とによってダイオー
    ドが構成され、 第２の領域は、該ダイオード構成領域を介して第３の配
    線に接続されていることを特徴とする請求項３２に記載
    の半導体メモリセル。
  36. 【請求項３６】第５の領域は、第３の配線に接続される
    代わりに、第１の領域に接続されていることを特徴とす
    る請求項３２に記載の半導体メモリセル。
  37. 【請求項３７】第２の領域と第３の領域との間でダイオ
    ードが形成され、第２の領域は、第３の領域を介して書
    き込み情報設定線に接続されていることを特徴とする請
    求項３６に記載の半導体メモリセル。
  38. 【請求項３８】第２の領域の表面領域に設けられ、整流
    接合を形成して接するダイオード構成領域を更に有し、 該ダイオード構成領域と第２の領域とによって多数キャ
    リア・ダイオードが構成され、 第２の領域は、該ダイオード構成領域を介して書き込み
    情報設定線に接続されていることを特徴とする請求項３
    ６に記載の半導体メモリセル。
  39. 【請求項３９】第５の領域は、第３の配線に接続される
    代わりに、書き込み情報設定線に接続されていることを
    特徴とする請求項３２に記載の半導体メモリセル。
  40. 【請求項４０】第２の領域と第３の領域との間でダイオ
    ードが形成され、 第２の領域は、第３の領域を介して書き込み情報設定線
    に接続されていることを特徴とする請求項３９に記載の
    半導体メモリセル。
  41. 【請求項４１】第２の領域の表面領域に設けられ、整流
    接合を形成して接するダイオード構成領域を更に有し、 該ダイオード構成領域と第２の領域とによって多数キャ
    リア・ダイオードが構成され、 第２の領域は、該ダイオード構成領域を介して書き込み
    情報設定線に接続されていることを特徴とする請求項３
    ９に記載の半導体メモリセル。
  42. 【請求項４２】（１）ソース／ドレイン領域、チャネル
    形成領域、及びゲート領域を有する第１導電形の読み出
    し用の第１のトランジスタ、 （２）ソース／ドレイン領域、チャネル形成領域、及び
    ゲート領域を有する第２導電形のスイッチ用の第２のト
    ランジスタ、 （３）ソース／ドレイン領域、チャネル領域及びゲート
    部を有する電流制御用の接合型トランジスタ、並びに、 （４）補助キャパシタ、から成り、 （ａ）第１導電形を有する半導体性の第１の領域、 （ｂ）第１の領域と接し、第２導電形を有する半導体性
    の第２の領域、 （ｃ）第１の領域の表面領域に設けられ、且つ、整流接
    合を形成して接する第３の領域、 （ｄ）第２の領域の表面領域に設けられ、且つ、整流接
    合を形成して接する第４の領域、並びに、 （ｅ）第１の領域と第４の領域、及び、第２の領域と第
    ３の領域を橋渡すごとく絶縁膜を介して設けられ、第１
    のトランジスタと第２のトランジスタとで共有されたゲ
    ート領域、を有する半導体メモリセルであって、 （Ａ−１）第１のトランジスタの一方のソース／ドレイ
    ン領域は、第１の領域の表面領域から構成され、 （Ａ−２）第１のトランジスタの他方のソース／ドレイ
    ン領域は、第４の領域から構成され、 （Ａ−３）第１のトランジスタのチャネル形成領域は、
    第１の領域の該表面領域と第４の領域とで挟まれた第２
    の領域の表面領域から構成され、 （Ｂ−１）第２のトランジスタの一方のソース／ドレイ
    ン領域は、第１のトランジスタのチャネル形成領域を構
    成する第２の領域の該表面領域から構成され、 （Ｂ−２）第２のトランジスタの他方のソース／ドレイ
    ン領域は、第３の領域から構成され、 （Ｂ−３）第２のトランジスタのチャネル形成領域は、
    第１のトランジスタの一方のソース／ドレイン領域を構
    成する第１の領域の該表面領域から構成され、 （Ｃ−１）接合型トランジスタのゲート部は、第３の領
    域、及び、該第３の領域と対向する第２の領域の部分か
    ら構成され、 （Ｃ−２）接合型トランジスタのチャネル領域は、第３
    の領域と第２の領域の該部分とで挟まれた第１の領域の
    一部から構成され、 （Ｃ−３）接合型トランジスタの一方のソース／ドレイ
    ン領域は、接合型トランジスタのチャネル領域の一端か
    ら延び、且つ、第１のトランジスタの一方のソース／ド
    レイン領域を構成する第１の領域の該表面領域から構成
    され、 （Ｃ−４）接合型トランジスタの他方のソース／ドレイ
    ン領域は、接合型トランジスタのチャネル領域の他端か
    ら延びる第１の領域の部分から構成され、 （Ｄ）補助キャパシタは、第２の領域に接続され、 （Ｅ）ゲート領域は、メモリセル選択用の第１の配線に
    接続され、 （Ｆ）第３の領域は、書き込み情報設定線に接続され、 （Ｇ）第４の領域は、第２の配線に接続されていること
    を特徴とする半導体メモリセル。
  43. 【請求項４３】第１の領域と第３の領域との間でダイオ
    ードが形成され、 第１の領域は、第３の領域を介して書き込み情報設定線
    に接続されていることを特徴とする請求項４２に記載の
    半導体メモリセル。
  44. 【請求項４４】第１の領域の表面領域に設けられ、整流
    接合を形成して接するダイオード構成領域を更に有し、 該ダイオード構成領域と第１の領域とによって多数キャ
    リア・ダイオードが構成され、 第１の領域は、該ダイオード構成領域を介して書き込み
    情報設定線に接続されていることを特徴とする請求項４
    ２に記載の半導体メモリセル。
  45. 【請求項４５】（１）ソース／ドレイン領域、チャネル
    形成領域、及びゲート領域を有する第１導電形の読み出
    し用の第１のトランジスタ、 （２）ソース／ドレイン領域、チャネル形成領域、及び
    ゲート領域を有する第２導電形のスイッチ用の第２のト
    ランジスタ、 （３）ソース／ドレイン領域、チャネル領域及びゲート
    部を有する電流制御用の接合型トランジスタ、並びに、 （４）補助キャパシタ、から成り、 （ａ）第２導電形を有する半導体性の第１の領域、 （ｂ）第１の領域の表面領域に設けられた、第１導電形
    を有する半導体性の第２の領域、 （ｃ）第２の領域の表面領域に設けられ、整流接合を形
    成して接する第３の領域、 （ｄ）第１の領域の表面領域に第２の領域と離間して設
    けられた、第１導電形を有する半導体性の第４の領域、
    並びに、 （ｅ）第４の領域の表面領域に設けられ、整流接合を形
    成して接する第５の領域、を有する半導体メモリセルで
    あって、 （Ａ−１）第１のトランジスタの一方のソース／ドレイ
    ン領域は、第２の領域の表面領域の一部から構成され、 （Ａ−２）第１のトランジスタの他方のソース／ドレイ
    ン領域は、第４の領域から構成され、 （Ａ−３）第１のトランジスタのチャネル形成領域は、
    第２の領域の表面領域の該一部と第４の領域の該表面領
    域とで挟まれた第１の領域の表面領域の一部から構成さ
    れ、 （Ａ−４）第１のトランジスタのゲート領域は、第１の
    トランジスタのチャネル形成領域の上方に絶縁膜を介し
    て設けられており、 （Ｂ−１）第２のトランジスタの一方のソース／ドレイ
    ン領域は、第１の領域の表面領域の他の部分から構成さ
    れ、 （Ｂ−２）第２のトランジスタの他方のソース／ドレイ
    ン領域は、第３の領域から構成され、 （Ｂ−３）第２のトランジスタのチャネル形成領域は、
    第１の領域の表面領域の該他の部分と第３の領域とで挟
    まれた第２の領域の表面領域の他の部分から構成され、 （Ｂ−４）第２のトランジスタのゲート領域は、第２の
    トランジスタのチャネル形成領域の上方に絶縁膜を介し
    て設けられており、 （Ｃ−１）接合型トランジスタのゲート部は、第５の領
    域、及び、該第５の領域と対向する第１の領域の部分か
    ら構成され、 （Ｃ−２）接合型トランジスタのチャネル領域は、第５
    の領域と第１の領域の該部分とで挟まれた第４の領域の
    一部から構成され、 （Ｃ−３）接合型トランジスタの一方のソース／ドレイ
    ン領域は、接合型トランジスタのチャネル領域の一端か
    ら延び、且つ、第１のトランジスタの他方のソース／ド
    レイン領域を構成する第４の領域の該表面領域から構成
    され、 （Ｃ−４）接合型トランジスタの他方のソース／ドレイ
    ン領域は、接合型トランジスタのチャネル領域の他端か
    ら延びる第４の領域の部分から構成され、 （Ｄ）補助キャパシタは、第１の領域に接続され、 （Ｅ）第１のトランジスタのゲート領域及び第２のトラ
    ンジスタのゲート領域は、メモリセル選択用の第１の配
    線に接続され、 （Ｆ）第３の領域は、書き込み情報設定線に接続され、 （Ｇ）第４の領域は、第２の配線に接続され、 （Ｈ）第５の領域は、第３の配線に接続されていること
    を特徴とする半導体メモリセル。
  46. 【請求項４６】第２の領域と第３の領域との間でダイオ
    ードが形成され、 第２の領域は、第３の領域を介して書き込み情報設定線
    に接続されていることを特徴とする請求項４５に記載の
    半導体メモリセル。
  47. 【請求項４７】第２の領域の表面領域に設けられ、整流
    接合を形成して接するダイオード構成領域を更に有し、 該ダイオード構成領域と第２の領域とによって多数キャ
    リア・ダイオードが構成され、 第２の領域は、該ダイオード構成領域を介して書き込み
    情報設定線に接続されていることを特徴とする請求項４
    ５に記載の半導体メモリセル。
  48. 【請求項４８】第５の領域は、第３の配線に接続される
    代わりに、書き込み情報設定線に接続されていることを
    特徴とする請求項４５に記載の半導体メモリセル。
  49. 【請求項４９】第２の領域と第３の領域との間でダイオ
    ードが形成され、 第２の領域は、第３の領域を介して書き込み情報設定線
    に接続されていることを特徴とする請求項４８に記載の
    半導体メモリセル。
  50. 【請求項５０】第２の領域の表面領域に設けられ、整流
    接合を形成して接するダイオード構成領域を更に有し、 該ダイオード構成領域と第２の領域とによって多数キャ
    リア・ダイオードが構成され、 第２の領域は、該ダイオード構成領域を介して書き込み
    情報設定線に接続されていることを特徴とする請求項４
    ８に記載の半導体メモリセル。
  51. 【請求項５１】第５の領域は、第３の配線に接続される
    代わりに、第１の領域に接続されていることを特徴とす
    る請求項４５に記載の半導体メモリセル。
  52. 【請求項５２】第２の領域と第３の領域との間でダイオ
    ードが形成され、 第２の領域は、第３の領域を介して書き込み情報設定線
    に接続されていることを特徴とする請求項５１に記載の
    半導体メモリセル。
  53. 【請求項５３】第２の領域の表面領域に設けられ、整流
    接合を形成して接するダイオード構成領域を更に有し、 該ダイオード構成領域と第２の領域とによって多数キャ
    リア・ダイオードが構成され、 第２の領域は、該ダイオード構成領域を介して書き込み
    情報設定線に接続されていることを特徴とする請求項５
    １に記載の半導体メモリセル。
  54. 【請求項５４】（１）ソース／ドレイン領域、チャネル
    形成領域、及びゲート領域を有する第１導電形の読み出
    し用の第１のトランジスタ、 （２）ソース／ドレイン領域、チャネル形成領域、及び
    ゲート領域を有する第２導電形のスイッチ用の第２のト
    ランジスタ、 （３）ソース／ドレイン領域、チャネル領域及びゲート
    部を有する電流制御用の接合型トランジスタ、並びに、 （４）補助キャパシタ、から成り、 （ａ）第１導電形を有する半導体性の第１の領域、 （ｂ）第１の領域と接し、第２導電形を有する半導体性
    の第２の領域、 （ｃ）第１の領域の表面領域に設けられ、且つ、整流接
    合を形成して接する第３の領域、 （ｄ）第２の領域の表面領域に設けられた、第１導電形
    を有する半導体性の第４の領域、 （ｅ）第４の領域の表面領域に設けられ、且つ、整流接
    合を形成して接する第５の領域、並びに、 （ｆ）第１の領域と第４の領域、及び、第２の領域と第
    ３の領域を橋渡すごとく絶縁膜を介して設けられ、第１
    のトランジスタと第２のトランジスタとで共有されたゲ
    ート領域、を有する半導体メモリセルであって、 （Ａ−１）第１のトランジスタの一方のソース／ドレイ
    ン領域は、第１の領域の表面領域から構成され、 （Ａ−２）第１のトランジスタの他方のソース／ドレイ
    ン領域は、第４の領域から構成され、 （Ａ−３）第１のトランジスタのチャネル形成領域は、
    第１の領域の該表面領域と第４の領域とで挟まれた第２
    の領域の表面領域から構成され、 （Ｂ−１）第２のトランジスタの一方のソース／ドレイ
    ン領域は、第１のトランジスタのチャネル形成領域を構
    成する第２の領域の該表面領域から構成され、 （Ｂ−２）第２のトランジスタの他方のソース／ドレイ
    ン領域は、第３の領域から構成され、 （Ｂ−３）第２のトランジスタのチャネル形成領域は、
    第１のトランジスタの一方のソース／ドレイン領域を構
    成する第１の領域の該表面領域から構成され、 （Ｃ−１）接合型トランジスタのゲート部は、第５の領
    域、及び、該第５の領域と対向する第２の領域の部分か
    ら構成され、 （Ｃ−２）接合型トランジスタのチャネル領域は、第５
    の領域と第２の領域の該部分とで挟まれた第４の領域の
    一部から構成され、 （Ｃ−３）接合型トランジスタの一方のソース／ドレイ
    ン領域は、接合型トランジスタのチャネル領域の一端か
    ら延び、且つ、第１のトランジスタの他方のソース／ド
    レイン領域を構成する第４の領域の該表面領域から構成
    され、 （Ｃ−４）接合型トランジスタの他方のソース／ドレイ
    ン領域は、接合型トランジスタのチャネル領域の他端か
    ら延びる第４の領域の部分から構成され、 （Ｄ）補助キャパシタは、第２の領域に接続され、 （Ｅ）ゲート領域は、メモリセル選択用の第１の配線に
    接続され、 （Ｆ）第３の領域は、書き込み情報設定線に接続され、 （Ｇ）第４の領域は、第２の配線に接続され、 （Ｈ）第５の領域は、第３の配線に接続されていること
    を特徴とする半導体メモリセル。
  55. 【請求項５５】第１の領域と第３の領域との間でダイオ
    ードが形成され、 第１の領域は、第３の領域を介して書き込み情報設定線
    に接続されていることを特徴とする請求項５４に記載の
    半導体メモリセル。
  56. 【請求項５６】第１の領域の表面領域に設けられ、整流
    接合を形成して接するダイオード構成領域を更に有し、 該ダイオード構成領域と第１の領域とによって多数キャ
    リア・ダイオードが構成され、 第１の領域は、該ダイオード構成領域を介して書き込み
    情報設定線に接続されていることを特徴とする請求項５
    ４に記載の半導体メモリセル。
  57. 【請求項５７】第５の領域は、第３の配線に接続される
    代わりに、書き込み情報設定線に接続されていることを
    特徴とする請求項５４に記載の半導体メモリセル。
  58. 【請求項５８】第１の領域と第３の領域との間でダイオ
    ードが形成され、 第１の領域は、第３の領域を介して書き込み情報設定線
    に接続されていることを特徴とする請求項５７に記載の
    半導体メモリセル。
  59. 【請求項５９】第１の領域の表面領域に設けられ、整流
    接合を形成して接するダイオード構成領域を更に有し、 該ダイオード構成領域と第１の領域とによって多数キャ
    リア・ダイオードが構成され、 第１の領域は、該ダイオード構成領域を介して書き込み
    情報設定線に接続されていることを特徴とする請求項５
    ７に記載の半導体メモリセル。
  60. 【請求項６０】第５の領域は、第３の配線に接続される
    代わりに、第２の領域に接続されていることを特徴とす
    る請求項５４に記載の半導体メモリセル。
  61. 【請求項６１】第１の領域と第３の領域との間でダイオ
    ードが形成され、 第１の領域は、第３の領域を介して書き込み情報設定線
    に接続されていることを特徴とする請求項６０に記載の
    半導体メモリセル。
  62. 【請求項６２】第１の領域の表面領域に設けられ、整流
    接合を形成して接するダイオード構成領域を更に有し、 該ダイオード構成領域と第１の領域とによって多数キャ
    リア・ダイオードが構成され、 第１の領域は、該ダイオード構成領域を介して書き込み
    情報設定線に接続されていることを特徴とする請求項６
    ０に記載の半導体メモリセル。
  63. 【請求項６３】（１）ソース／ドレイン領域、チャネル
    形成領域、及びゲート領域を有する第１導電形の読み出
    し用の第１のトランジスタ、 （２）ソース／ドレイン領域、チャネル形成領域、及び
    ゲート領域を有する第２導電形のスイッチ用の第２のト
    ランジスタ、 （３）ソース／ドレイン領域、チャネル形成領域、及び
    ゲート領域を有する第２導電形の電流制御用の第３のト
    ランジスタ、 （４）ソース／ドレイン領域、チャネル領域及びゲート
    部を有する電流制御用の接合型トランジスタ、並びに、 （５）補助キャパシタ、から成り、 （ａ）第１導電形を有する半導体性の第１の領域、 （ｂ）第１の領域と接し、第２導電形を有する半導体性
    の第２の領域、 （ｃ）第１の領域の表面領域に設けられ、整流接合を形
    成して接する第３の領域、 （ｄ）第２の領域の表面領域に設けられた、第１導電形
    を有する半導体性の第４の領域、 （ｅ）第４の領域の表面領域に設けられ、整流接合を形
    成して接する第５の領域、並びに、 （ｆ）第１の領域と第４の領域、第２の領域と第３の領
    域、及び、第２の領域と第５の領域を橋渡すごとく絶縁
    膜を介して設けられ、第１のトランジスタと第２のトラ
    ンジスタと第３のトランジスタとで共有されたゲート領
    域、を有する半導体メモリセルであって、 （Ａ−１）第１のトランジスタの一方のソース／ドレイ
    ン領域は、第１の領域の表面領域から構成され、 （Ａ−２）第１のトランジスタの他方のソース／ドレイ
    ン領域は、第４の領域の表面領域から構成され、 （Ａ−３）第１のトランジスタのチャネル形成領域は、
    第１の領域の該表面領域と第４の領域の該表面領域とで
    挟まれた第２の領域の表面領域から構成され、 （Ｂ−１）第２のトランジスタの一方のソース／ドレイ
    ン領域は、第２の領域の該表面領域から構成され、 （Ｂ−２）第２のトランジスタの他方のソース／ドレイ
    ン領域は、第３の領域から構成され、 （Ｂ−３）第２のトランジスタのチャネル形成領域は、
    第１の領域の該表面領域から構成され、 （Ｃ−１）第３のトランジスタの一方のソース／ドレイ
    ン領域は、第２の領域の該表面領域から構成され、 （Ｃ−２）第３のトランジスタの他方のソース／ドレイ
    ン領域は、第５の領域から構成され、 （Ｃ−３）第３のトランジスタのチャネル形成領域は、
    第４の領域の該表面領域から構成され、 （Ｄ−１）接合型トランジスタのゲート部は、第５の領
    域、及び、該第５の領域と対向する第２の領域の部分か
    ら構成され、 （Ｄ−２）接合型トランジスタのチャネル領域は、第５
    の領域と第２の領域の該部分とで挟まれた第４の領域の
    一部から構成され、 （Ｄ−３）接合型トランジスタの一方のソース／ドレイ
    ン領域は、接合型トランジスタのチャネル領域の一端か
    ら延び、且つ、第１のトランジスタの他方のソース／ド
    レイン領域を構成し、そして、第３のトランジスタのチ
    ャネル形成領域を構成する第４の領域の該表面領域から
    構成され、 （Ｄ−４）接合型トランジスタの他方のソース／ドレイ
    ン領域は、接合型トランジスタのチャネル領域の他端か
    ら延びる第４の領域の部分から構成され、 （Ｅ）補助キャパシタは、第２の領域に接続され、 （Ｆ）ゲート領域は、メモリセル選択用の第１の配線に
    接続され、 （Ｇ）第３の領域は、書き込み情報設定線に接続され、 （Ｈ）第４の領域は、第２の配線に接続されていること
    を特徴とする半導体メモリセル。
  64. 【請求項６４】第１の領域と第３の領域との間でダイオ
    ードが形成され、 第１の領域は、第３の領域を介して書き込み情報設定線
    に接続されていることを特徴とする請求項６３に記載の
    半導体メモリセル。
  65. 【請求項６５】第１の領域の表面領域に設けられ、整流
    接合を形成して接するダイオード構成領域を更に有し、 該ダイオード構成領域と第１の領域とによって多数キャ
    リア・ダイオードが構成され、 第１の領域は、該ダイオード構成領域を介して書き込み
    情報設定線に接続されていることを特徴とする請求項６
    ３に記載の半導体メモリセル。
  66. 【請求項６６】（１）ソース／ドレイン領域、チャネル
    形成領域、及びゲート領域を有する第１導電形の読み出
    し用の第１のトランジスタ、 （２）ソース／ドレイン領域、チャネル形成領域、及び
    ゲート領域を有する第２導電形のスイッチ用の第２のト
    ランジスタ、 （３）ソース／ドレイン領域、チャネル領域及びゲート
    部を有する電流制御用の第１の接合型トランジスタ、 （４）ソース／ドレイン領域、チャネル領域及びゲート
    部を有する電流制御用の第２の接合型トランジスタ、並
    びに、 （５）補助キャパシタ、から成り、 （ａ）第１導電形を有する半導体性の第１の領域、 （ｂ）第１の領域と接し、第２導電形を有する半導体性
    の第２の領域、 （ｃ）第１の領域の表面領域に設けられ、整流接合を形
    成して接する第３の領域、 （ｄ）第２の領域の表面領域に設けられた、第１導電形
    を有する半導体性の第４の領域、 （ｅ）第４の領域の表面領域に設けられ、整流接合を形
    成して接する第５の領域、並びに、 （ｆ）第１の領域と第４の領域、及び、第２の領域と第
    ３の領域を橋渡すごとく絶縁膜を介して設けられ、第１
    のトランジスタと第２のトランジスタとで共有されたゲ
    ート領域、を有する半導体メモリセルであって、 （Ａ−１）第１のトランジスタの一方のソース／ドレイ
    ン領域は、第１の領域の表面領域から構成され、 （Ａ−２）第１のトランジスタの他方のソース／ドレイ
    ン領域は、第４の領域の表面領域から構成され、 （Ａ−３）第１のトランジスタのチャネル形成領域は、
    第１の領域の該表面領域と第４の領域の該表面領域とで
    挟まれた第２の領域の表面領域から構成され、 （Ｂ−１）第２のトランジスタの一方のソース／ドレイ
    ン領域は、第２の領域の該表面領域から構成され、 （Ｂ−２）第２のトランジスタの他方のソース／ドレイ
    ン領域は、第３の領域から構成され、 （Ｂ−３）第２のトランジスタのチャネル形成領域は、
    第１の領域の該表面領域から構成され、 （Ｃ−１）第１の接合型トランジスタのゲート部は、第
    ３の領域、及び、該第３の領域と対向する第２の領域の
    部分から構成され、 （Ｃ−２）第１の接合型トランジスタのチャネル領域
    は、第２の領域と第３の領域の該部分とで挟まれた第１
    の領域の一部から構成され、 （Ｃ−３）第１の接合型トランジスタの一方のソース／
    ドレイン領域は、第１の接合型トランジスタのチャネル
    領域の一端から延び、且つ、第１のトランジスタの一方
    のソース／ドレイン領域を構成する第１の領域の該表面
    領域から構成され、 （Ｃ−４）第１の接合型トランジスタの他方のソース／
    ドレイン領域は、第１の接合型トランジスタのチャネル
    領域の他端から延びる第１の領域の部分から構成され、 （Ｄ−１）第２の接合型トランジスタのゲート部は、第
    ５の領域、及び、該第５の領域と対向する第２の領域の
    部分から構成され、 （Ｄ−２）第２の接合型トランジスタのチャネル領域
    は、第５の領域と第２の領域の該部分とで挟まれた第４
    の領域の一部から構成され、 （Ｄ−３）第２の接合型トランジスタの一方のソース／
    ドレイン領域は、第２の接合型トランジスタのチャネル
    領域の一端から延び、且つ、第１のトランジスタの他方
    のソース／ドレイン領域を構成する第４の領域の該表面
    領域から構成され、 （Ｄ−４）第２の接合型トランジスタの他方のソース／
    ドレイン領域は、第２の接合型トランジスタのチャネル
    領域の他端から延びる第４の領域の部分から構成され、 （Ｅ）補助キャパシタは、第２の領域に接続され、 （Ｆ）ゲート領域は、メモリセル選択用の第１の配線に
    接続され、 （Ｇ）第３の領域は、書き込み情報設定線に接続され、 （Ｈ）第４の領域は、第２の配線に接続され、 （Ｉ）第５の領域は、第３の配線に接続されていること
    を特徴とする半導体メモリセル。
  67. 【請求項６７】第１の領域と第３の領域との間でダイオ
    ードが形成され、 第１の領域は、第３の領域を介して書き込み情報設定線
    に接続されていることを特徴とする請求項６６に記載の
    半導体メモリセル。
  68. 【請求項６８】第１の領域の表面領域に設けられ、整流
    接合を形成して接するダイオード構成領域を更に有し、 該ダイオード構成領域と第１の領域とによって多数キャ
    リア・ダイオードが構成され、 第１の領域は、該ダイオード構成領域を介して書き込み
    情報設定線に接続されていることを特徴とする請求項６
    ６に記載の半導体メモリセル。
  69. 【請求項６９】第５の領域は、第３の配線に接続される
    代わりに、第２の領域に接続されていることを特徴とす
    る請求項６６に記載の半導体メモリセル。
  70. 【請求項７０】第１の領域と第３の領域との間でダイオ
    ードが形成され、 第１の領域は、第３の領域を介して書き込み情報設定線
    に接続されていることを特徴とする請求項６９に記載の
    半導体メモリセル。
  71. 【請求項７１】第１の領域の表面領域に設けられ、整流
    接合を形成して接するダイオード構成領域を更に有し、 該ダイオード構成領域と第１の領域とによって多数キャ
    リア・ダイオードが構成され、 第１の領域は、該ダイオード構成領域を介して書き込み
    情報設定線に接続されていることを特徴とする請求項６
    ９に記載の半導体メモリセル。
  72. 【請求項７２】（１）ソース／ドレイン領域、チャネル
    形成領域、及びゲート領域を有する第１導電形の読み出
    し用の第１のトランジスタ、 （２）ソース／ドレイン領域、チャネル形成領域、及び
    ゲート領域を有する第２導電形のスイッチ用の第２のト
    ランジスタ、 （３）ソース／ドレイン領域、チャネル形成領域、及び
    ゲート領域を有する第２導電形の電流制御用の第３のト
    ランジスタ、 （４）ソース／ドレイン領域、チャネル領域及びゲート
    部を有する電流制御用の第１の接合型トランジスタ、 （５）ソース／ドレイン領域、チャネル領域及びゲート
    部を有する電流制御用の第２の接合型トランジスタ、並
    びに、 （６）補助キャパシタ、から成り、 （ａ）第１導電形を有する半導体性の第１の領域、 （ｂ）第１の領域と接し、第２導電形を有する半導体性
    の第２の領域、 （ｃ）第１の領域の表面領域に設けられ、整流接合を形
    成して接する第３の領域、 （ｄ）第２の領域の表面領域に設けられた、第１導電形
    を有する半導体性の第４の領域、 （ｅ）第４の領域の表面領域に設けられ、整流接合を形
    成して接する第５の領域、並びに、 （ｆ）第１の領域と第４の領域、第２の領域と第３の領
    域、及び、第２の領域と第５の領域を橋渡すごとく絶縁
    膜を介して設けられ、第１のトランジスタと第２のトラ
    ンジスタと第３のトランジスタとで共有されたゲート領
    域、を有する半導体メモリセルであって、 （Ａ−１）第１のトランジスタの一方のソース／ドレイ
    ン領域は、第１の領域の表面領域から構成され、 （Ａ−２）第１のトランジスタの他方のソース／ドレイ
    ン領域は、第４の領域の表面領域から構成され、 （Ａ−３）第１のトランジスタのチャネル形成領域は、
    第１の領域の該表面領域と第４の領域の該表面領域とで
    挟まれた第２の領域の表面領域から構成され、 （Ｂ−１）第２のトランジスタの一方のソース／ドレイ
    ン領域は、第２の領域の該表面領域から構成され、 （Ｂ−２）第２のトランジスタの他方のソース／ドレイ
    ン領域は、第３の領域から構成され、 （Ｂ−３）第２のトランジスタのチャネル形成領域は、
    第１の領域の該表面領域から構成され、 （Ｃ−１）第３のトランジスタの一方のソース／ドレイ
    ン領域は、第２の領域の該表面領域から構成され、 （Ｃ−２）第３のトランジスタの他方のソース／ドレイ
    ン領域は、第５の領域から構成され、 （Ｃ−３）第３のトランジスタのチャネル形成領域は、
    第４の領域の該表面領域から構成され、 （Ｄ−１）第１の接合型トランジスタのゲート部は、第
    ３の領域、及び、該第３の領域と対向する第２の領域の
    部分から構成され、 （Ｄ−２）第１の接合型トランジスタのチャネル領域
    は、第２の領域と第３の領域の該部分とで挟まれた第１
    の領域の一部から構成され、 （Ｄ−３）第１の接合型トランジスタの一方のソース／
    ドレイン領域は、第１の接合型トランジスタのチャネル
    領域の一端から延び、且つ、第１のトランジスタの一方
    のソース／ドレイン領域を構成する第１の領域の該表面
    領域から構成され、 （Ｄ−４）第１の接合型トランジスタの他方のソース／
    ドレイン領域は、第１の接合型トランジスタのチャネル
    領域の他端から延びる第１の領域の部分から構成され、 （Ｅ−１）第２の接合型トランジスタのゲート部は、第
    ５の領域、及び、該第５の領域と対向する第２の領域の
    部分から構成され、 （Ｅ−２）第２の接合型トランジスタのチャネル領域
    は、第５の領域と第２の領域の該部分とで挟まれた第４
    の領域の一部から構成され、 （Ｅ−３）第２の接合型トランジスタの一方のソース／
    ドレイン領域は、第２の接合型トランジスタのチャネル
    領域の一端から延び、且つ、第１のトランジスタの他方
    のソース／ドレイン領域を構成し、そして、第３のトラ
    ンジスタのチャネル形成領域を構成する第４の領域の該
    表面領域から構成され、 （Ｅ−４）第２の接合型トランジスタの他方のソース／
    ドレイン領域は、第２の接合型トランジスタのチャネル
    領域の他端から延びる第４の領域の部分から構成され、 （Ｆ）補助キャパシタは、第２の領域に接続され、 （Ｇ）ゲート領域は、メモリセル選択用の第１の配線に
    接続され、 （Ｈ）第３の領域は、書き込み情報設定線に接続され、 （Ｉ）第４の領域は、第２の配線に接続されていること
    を特徴とする半導体メモリセル。
  73. 【請求項７３】第１の領域と第３の領域との間でダイオ
    ードが形成され、 第１の領域は、第３の領域を介して書き込み情報設定線
    に接続されていることを特徴とする請求項７２に記載の
    半導体メモリセル。
  74. 【請求項７４】第１の領域の表面領域に設けられ、整流
    接合を形成して接するダイオード構成領域を更に有し、 該ダイオード構成領域と第１の領域とによって多数キャ
    リア・ダイオードが構成され、 第１の領域は、該ダイオード構成領域を介して書き込み
    情報設定線に接続されていることを特徴とする請求項７
    ２に記載の半導体メモリセル。
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* Cited by examiner, † Cited by third party
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US11968821B2 (en) 2017-01-12 2024-04-23 Micron Technology, Inc. Methods used in fabricating integrated circuitry and methods of forming 2T-1C memory cell arrays

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109155310A (zh) * 2016-08-31 2019-01-04 美光科技公司 存储器单元及存储器阵列
CN109155310B (zh) * 2016-08-31 2023-03-31 美光科技公司 存储器单元及存储器阵列
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