JP2001024161A - 半導体メモリセル - Google Patents
半導体メモリセルInfo
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- JP2001024161A JP2001024161A JP11124040A JP12404099A JP2001024161A JP 2001024161 A JP2001024161 A JP 2001024161A JP 11124040 A JP11124040 A JP 11124040A JP 12404099 A JP12404099 A JP 12404099A JP 2001024161 A JP2001024161 A JP 2001024161A
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Abstract
(57)【要約】
【課題】閾値電位を下げることを可能とし、トランジス
タの動作が安定しており、ＤＲＡＭのような大容量のキ
ャパシタを必要としない半導体メモリセルを提供する。 【解決手段】半導体メモリセルは、読み出し用の第１の
トランジスタＴＲ1、スイッチ用の第２のトランジスタ
ＴＲ2、及び、電流制御用の接合型トランジスタＪＦ1か
ら成り、第１のトランジスタＴＲ1の一方のソース／ド
レイン領域は、第２のトランジスタＴＲ2のチャネル形
成領域ＣＨ2に相当し、且つ、接合型トランジスタＪＦ1
の一方のソース／ドレイン領域に相当し、第２のトラン
ジスタＴＲ2の一方のソース／ドレイン領域は、第１の
トランジスタＴＲ1のチャネル形成領域ＣＨ1に相当し、
且つ、接合型トランジスタＪＦ1の一方のゲート領域に
相当し、第１のトランジスタＴＲ1を構成するゲート領
域Ｇ1の導電形は、第２のトランジスタＴＲ2を構成する
ゲート領域Ｇ2の導電形と異なる。
タの動作が安定しており、ＤＲＡＭのような大容量のキ
ャパシタを必要としない半導体メモリセルを提供する。 【解決手段】半導体メモリセルは、読み出し用の第１の
トランジスタＴＲ1、スイッチ用の第２のトランジスタ
ＴＲ2、及び、電流制御用の接合型トランジスタＪＦ1か
ら成り、第１のトランジスタＴＲ1の一方のソース／ド
レイン領域は、第２のトランジスタＴＲ2のチャネル形
成領域ＣＨ2に相当し、且つ、接合型トランジスタＪＦ1
の一方のソース／ドレイン領域に相当し、第２のトラン
ジスタＴＲ2の一方のソース／ドレイン領域は、第１の
トランジスタＴＲ1のチャネル形成領域ＣＨ1に相当し、
且つ、接合型トランジスタＪＦ1の一方のゲート領域に
相当し、第１のトランジスタＴＲ1を構成するゲート領
域Ｇ1の導電形は、第２のトランジスタＴＲ2を構成する
ゲート領域Ｇ2の導電形と異なる。
Description
【０００１】
【発明の属する技術分野】本発明は、少なくとも、読み
出し用の第１のトランジスタと、スイッチ用の第２のト
ランジスタと、電流制御用の接合型トランジスタとから
成る半導体メモリセル、あるいは、これらを１つに融合
した半導体メモリセルに関する。
出し用の第１のトランジスタと、スイッチ用の第２のト
ランジスタと、電流制御用の接合型トランジスタとから
成る半導体メモリセル、あるいは、これらを１つに融合
した半導体メモリセルに関する。
【０００２】
【従来の技術】従来、高集積の半導体メモリセルとし
て、図１０９の（Ａ）に示すような、１つのトランジス
タと１つのキャパシタで構成された１トランジスタメモ
リセルとも呼ばれるダイナミックメモリセルが使用され
ている。このようなメモリセルにおいては、キャパシタ
に蓄積された電荷は、ビット線に電圧変化が生じるよう
な電荷とする必要がある。ところが、メモリセルの平面
寸法の縮小化に伴い、平行平板状に形成されたキャパシ
タの大きさが小さくなり、その結果、メモリセルのキャ
パシタに電荷として蓄えられた情報を読み出したとき、
かかる情報が雑音に埋もれてしまうという問題、あるい
は、ビット線の浮遊容量がメモリセルの世代毎に大きく
なるために、ビット線に小さな電圧変化しか生じないと
いう問題が顕著になっている。この問題を解決する一手
段として、トレンチキャパシタセル構造（図１０９の
（Ｂ）参照）、あるいはスタックトキャパシタセル構造
を有するダイナミックメモリセルが提案されている。し
かしながら、トレンチ（溝）の深さやスタック（積層）
の高さには加工技術上の限界があるため、キャパシタの
容量にも限界がある。それ故、これらの構造を有するダ
イナミックメモリセルは、ディープ・サブミクロン・ル
ール以下の寸法領域では、キャパシタ用の高価な新規材
料を導入しない限り、限界に至ると言われている。
て、図１０９の（Ａ）に示すような、１つのトランジス
タと１つのキャパシタで構成された１トランジスタメモ
リセルとも呼ばれるダイナミックメモリセルが使用され
ている。このようなメモリセルにおいては、キャパシタ
に蓄積された電荷は、ビット線に電圧変化が生じるよう
な電荷とする必要がある。ところが、メモリセルの平面
寸法の縮小化に伴い、平行平板状に形成されたキャパシ
タの大きさが小さくなり、その結果、メモリセルのキャ
パシタに電荷として蓄えられた情報を読み出したとき、
かかる情報が雑音に埋もれてしまうという問題、あるい
は、ビット線の浮遊容量がメモリセルの世代毎に大きく
なるために、ビット線に小さな電圧変化しか生じないと
いう問題が顕著になっている。この問題を解決する一手
段として、トレンチキャパシタセル構造（図１０９の
（Ｂ）参照）、あるいはスタックトキャパシタセル構造
を有するダイナミックメモリセルが提案されている。し
かしながら、トレンチ（溝）の深さやスタック（積層）
の高さには加工技術上の限界があるため、キャパシタの
容量にも限界がある。それ故、これらの構造を有するダ
イナミックメモリセルは、ディープ・サブミクロン・ル
ール以下の寸法領域では、キャパシタ用の高価な新規材
料を導入しない限り、限界に至ると言われている。
【０００３】また、メモリセルを構成するトランジスタ
に関しても、ディープ・サブミクロン・ルール以下の平
面寸法では、耐圧劣化やパンチスルー等の問題が生じる
ため、規定電圧下でも電流リークが発生する虞が大き
い。それ故、メモリセルが微小化したとき、従来のトラ
ンジスタ構造では、メモリセルを正常に動作させること
が困難になる。
に関しても、ディープ・サブミクロン・ルール以下の平
面寸法では、耐圧劣化やパンチスルー等の問題が生じる
ため、規定電圧下でも電流リークが発生する虞が大き
い。それ故、メモリセルが微小化したとき、従来のトラ
ンジスタ構造では、メモリセルを正常に動作させること
が困難になる。
【０００４】このようなキャパシタの限界を解決するた
めに、本出願人は、特願平５−２４６２６４号（特開平
７−９９２５１号公報）にて、２つのトランジスタ、あ
るいは２つのトランジスタを１つに融合したトランジス
タから成る半導体メモリセルを提案した。この特開平７
−９９２５１号公報の図１５の（Ａ）及び（Ｂ）に開示
された半導体メモリセルは、半導体基板表面領域又は絶
縁性基板上に形成された第１導電形の第１の半導体領域
ＳＣ1と、第１の半導体領域ＳＣ1の表面領域に設けられ
且つ整流接合を形成して接する第１の導電性領域ＳＣ2
と、第１の半導体領域ＳＣ1の表面領域に設けられ且つ
第１の導電性領域ＳＣ2とは離間して設けられた第２導
電形の第２の半導体領域ＳＣ3と、第２の半導体領域Ｓ
Ｃ3の表面領域に設けられ且つ整流接合を形成して接す
る第２の導電性領域ＳＣ4と、第１の半導体領域ＳＣ1と
第２の導電性領域ＳＣ4、及び第１の導電性領域ＳＣ2と
第２の半導体領域ＳＣ3を橋渡すごとくバリア層を介し
て設けられた導電ゲートＧから成り、導電ゲートＧは、
メモリセル選択用の第１の配線に接続され、第１の導電
性領域ＳＣ2は、書き込み情報設定線に接続され、第２
の導電性領域ＳＣ4は、メモリセル選択用の第２の配線
に接続されている。
めに、本出願人は、特願平５−２４６２６４号（特開平
７−９９２５１号公報）にて、２つのトランジスタ、あ
るいは２つのトランジスタを１つに融合したトランジス
タから成る半導体メモリセルを提案した。この特開平７
−９９２５１号公報の図１５の（Ａ）及び（Ｂ）に開示
された半導体メモリセルは、半導体基板表面領域又は絶
縁性基板上に形成された第１導電形の第１の半導体領域
ＳＣ1と、第１の半導体領域ＳＣ1の表面領域に設けられ
且つ整流接合を形成して接する第１の導電性領域ＳＣ2
と、第１の半導体領域ＳＣ1の表面領域に設けられ且つ
第１の導電性領域ＳＣ2とは離間して設けられた第２導
電形の第２の半導体領域ＳＣ3と、第２の半導体領域Ｓ
Ｃ3の表面領域に設けられ且つ整流接合を形成して接す
る第２の導電性領域ＳＣ4と、第１の半導体領域ＳＣ1と
第２の導電性領域ＳＣ4、及び第１の導電性領域ＳＣ2と
第２の半導体領域ＳＣ3を橋渡すごとくバリア層を介し
て設けられた導電ゲートＧから成り、導電ゲートＧは、
メモリセル選択用の第１の配線に接続され、第１の導電
性領域ＳＣ2は、書き込み情報設定線に接続され、第２
の導電性領域ＳＣ4は、メモリセル選択用の第２の配線
に接続されている。
【０００５】そして、第１の半導体領域ＳＣ1（チャネ
ル形成領域Ｃｈ2に相当する）と、第１の導電性領域Ｓ
Ｃ2及び第２の半導体領域ＳＣ3（これらの領域はソース
／ドレイン領域に相当する）と、導電ゲートＧによっ
て、スイッチ用トランジスタＴＲ 2が構成される。ま
た、第２の半導体領域ＳＣ3（チャネル形成領域Ｃｈ1に
相当する）と、第１の半導体領域ＳＣ1及び第２の導電
性領域ＳＣ4（これらの領域はソース／ドレイン領域に
相当する）と、導電ゲートＧによって、情報蓄積用トラ
ンジスタＴＲ1が構成される。
ル形成領域Ｃｈ2に相当する）と、第１の導電性領域Ｓ
Ｃ2及び第２の半導体領域ＳＣ3（これらの領域はソース
／ドレイン領域に相当する）と、導電ゲートＧによっ
て、スイッチ用トランジスタＴＲ 2が構成される。ま
た、第２の半導体領域ＳＣ3（チャネル形成領域Ｃｈ1に
相当する）と、第１の半導体領域ＳＣ1及び第２の導電
性領域ＳＣ4（これらの領域はソース／ドレイン領域に
相当する）と、導電ゲートＧによって、情報蓄積用トラ
ンジスタＴＲ1が構成される。
【０００６】この半導体メモリセルにおいては、情報の
書き込み時、スイッチ用トランジスタＴＲ2が導通し、
その結果、情報は、情報蓄積用トランジスタＴＲ1のチ
ャネル形成領域Ｃｈ1に電位あるいは電荷の形態で蓄積
される。情報の読み出し時、情報蓄積用トランジスタＴ
Ｒ1においては、チャネル形成領域Ｃｈ1に蓄積された電
位あるいは電荷（情報）に依存して、導電ゲートＧから
見た情報蓄積用トランジスタＴＲ1のスレッショールド
値が変化する。従って、情報の読み出し時、適切に選定
された電位を導電ゲートＧに印加することによって、情
報蓄積用トランジスタＴＲ1の情報蓄積状態をチャネル
電流の大小（０も含めて）で判定することができる。こ
の情報蓄積用トランジスタＴＲ1の動作状態を検出する
ことによって、情報の読み出しを行う。
書き込み時、スイッチ用トランジスタＴＲ2が導通し、
その結果、情報は、情報蓄積用トランジスタＴＲ1のチ
ャネル形成領域Ｃｈ1に電位あるいは電荷の形態で蓄積
される。情報の読み出し時、情報蓄積用トランジスタＴ
Ｒ1においては、チャネル形成領域Ｃｈ1に蓄積された電
位あるいは電荷（情報）に依存して、導電ゲートＧから
見た情報蓄積用トランジスタＴＲ1のスレッショールド
値が変化する。従って、情報の読み出し時、適切に選定
された電位を導電ゲートＧに印加することによって、情
報蓄積用トランジスタＴＲ1の情報蓄積状態をチャネル
電流の大小（０も含めて）で判定することができる。こ
の情報蓄積用トランジスタＴＲ1の動作状態を検出する
ことによって、情報の読み出しを行う。
【０００７】即ち、情報の読み出し時、蓄積された情報
に依存して情報蓄積用トランジスタＴＲ1はオン状態又
はオフ状態となる。第２の導電性領域ＳＣ4は、第２の
配線に接続されているので、蓄積された情報（”０”あ
るいは”１”）に依存して、情報蓄積用トランジスタＴ
Ｒ1に電流が流れ、あるいは流れない。こうして、蓄積
された情報を情報蓄積用トランジスタＴＲ1によって読
み出すことができる。
に依存して情報蓄積用トランジスタＴＲ1はオン状態又
はオフ状態となる。第２の導電性領域ＳＣ4は、第２の
配線に接続されているので、蓄積された情報（”０”あ
るいは”１”）に依存して、情報蓄積用トランジスタＴ
Ｒ1に電流が流れ、あるいは流れない。こうして、蓄積
された情報を情報蓄積用トランジスタＴＲ1によって読
み出すことができる。
【０００８】また、本出願人は、特願平９−２５１６４
６号（特開平１０−１５４７５７号公報）にて、読み出
し用のトランジスタＴＲ1、スイッチ用のトランジスタ
ＴＲ2、及び、電流制御用の接合型トランジスタＴＲ3の
３つのトランジスタから構成された半導体メモリセルを
提案した。
６号（特開平１０−１５４７５７号公報）にて、読み出
し用のトランジスタＴＲ1、スイッチ用のトランジスタ
ＴＲ2、及び、電流制御用の接合型トランジスタＴＲ3の
３つのトランジスタから構成された半導体メモリセルを
提案した。
【０００９】
【発明が解決しようとする課題】しかしながら、これら
の特許公開公報に開示された半導体メモリセルにおいて
は、情報蓄積用トランジスタＴＲ1を構成する導電ゲー
トＧとスイッチ用トランジスタＴＲ2を構成する導電ゲ
ートＧが共有されているため（即ち、同じ導電ゲートで
あるため）、情報蓄積用トランジスタＴＲ1やスイッチ
用トランジスタＴＲ2の閾値電位を下げることができ
ず、半導体メモリセルの低電圧化に対処し難いという問
題がある。
の特許公開公報に開示された半導体メモリセルにおいて
は、情報蓄積用トランジスタＴＲ1を構成する導電ゲー
トＧとスイッチ用トランジスタＴＲ2を構成する導電ゲ
ートＧが共有されているため（即ち、同じ導電ゲートで
あるため）、情報蓄積用トランジスタＴＲ1やスイッチ
用トランジスタＴＲ2の閾値電位を下げることができ
ず、半導体メモリセルの低電圧化に対処し難いという問
題がある。
【００１０】従って、本発明の目的は、閾値電位を下げ
ることを可能とし、トランジスタの動作が安定してお
り、従来のＤＲＡＭのような大容量のキャパシタを必要
とせず、情報の書き込み／読み出しを確実に行うことが
でき、しかも、寸法を微小化することができる半導体メ
モリセル、あるいはロジック用の半導体メモリセル、更
には、少なくとも２つのトランジスタと電流制御用の接
合型トランジスタとから成る半導体メモリセル、あるい
は又、これらを１つに融合した半導体メモリセルを提供
することにある。
ることを可能とし、トランジスタの動作が安定してお
り、従来のＤＲＡＭのような大容量のキャパシタを必要
とせず、情報の書き込み／読み出しを確実に行うことが
でき、しかも、寸法を微小化することができる半導体メ
モリセル、あるいはロジック用の半導体メモリセル、更
には、少なくとも２つのトランジスタと電流制御用の接
合型トランジスタとから成る半導体メモリセル、あるい
は又、これらを１つに融合した半導体メモリセルを提供
することにある。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
めの本発明の第１の態様に係る半導体メモリセルは、そ
の原理図を図１〜図７、あるいは図１８〜図１９に示す
ように、（１）ソース／ドレイン領域、該ソース／ドレ
イン領域に接触し、且つ、該ソース／ドレイン領域を離
間する半導体性のチャネル形成領域、及び、該チャネル
形成領域と容量結合したゲート領域を有する第１導電形
の読み出し用の第１のトランジスタ、（２）ソース／ド
レイン領域、該ソース／ドレイン領域に接触し、且つ、
該ソース／ドレイン領域を離間する半導体性のチャネル
形成領域、及び、該チャネル形成領域と容量結合したゲ
ート領域を有する第２導電形のスイッチ用の第２のトラ
ンジスタ、並びに、（３）ソース／ドレイン領域、チャ
ネル領域及びゲート領域を有する電流制御用の接合型ト
ランジスタ、から成り、第１のトランジスタの一方のソ
ース／ドレイン領域は、第２のトランジスタのチャネル
形成領域に相当し、且つ、接合型トランジスタの一方の
ソース／ドレイン領域に相当し、第２のトランジスタの
一方のソース／ドレイン領域は、第１のトランジスタの
チャネル形成領域に相当し、且つ、接合型トランジスタ
の一方のゲート領域に相当し、第１のトランジスタを構
成するゲート領域の導電形は、第２のトランジスタを構
成するゲート領域の導電形と異なることを特徴とする。
めの本発明の第１の態様に係る半導体メモリセルは、そ
の原理図を図１〜図７、あるいは図１８〜図１９に示す
ように、（１）ソース／ドレイン領域、該ソース／ドレ
イン領域に接触し、且つ、該ソース／ドレイン領域を離
間する半導体性のチャネル形成領域、及び、該チャネル
形成領域と容量結合したゲート領域を有する第１導電形
の読み出し用の第１のトランジスタ、（２）ソース／ド
レイン領域、該ソース／ドレイン領域に接触し、且つ、
該ソース／ドレイン領域を離間する半導体性のチャネル
形成領域、及び、該チャネル形成領域と容量結合したゲ
ート領域を有する第２導電形のスイッチ用の第２のトラ
ンジスタ、並びに、（３）ソース／ドレイン領域、チャ
ネル領域及びゲート領域を有する電流制御用の接合型ト
ランジスタ、から成り、第１のトランジスタの一方のソ
ース／ドレイン領域は、第２のトランジスタのチャネル
形成領域に相当し、且つ、接合型トランジスタの一方の
ソース／ドレイン領域に相当し、第２のトランジスタの
一方のソース／ドレイン領域は、第１のトランジスタの
チャネル形成領域に相当し、且つ、接合型トランジスタ
の一方のゲート領域に相当し、第１のトランジスタを構
成するゲート領域の導電形は、第２のトランジスタを構
成するゲート領域の導電形と異なることを特徴とする。
【００１２】尚、「Ｘ」が「Ｙ」に相当するとは、
「Ｘ」と「Ｙ」とが共有されている構成、あるいは、
「Ｘ」と「Ｙ」とが繋がっている構成を指す。例えば、
「第１のトランジスタの一方のソース／ドレイン領域は
第２のトランジスタのチャネル形成領域に相当し」と
は、第１のトランジスタの一方のソース／ドレイン領域
と第２のトランジスタのチャネル形成領域とが共有され
ている構成、あるいは、第１のトランジスタの一方のソ
ース／ドレイン領域と第２のトランジスタのチャネル形
成領域とが繋がっている構成を指す。以下における説明
においても同様である。
「Ｘ」と「Ｙ」とが共有されている構成、あるいは、
「Ｘ」と「Ｙ」とが繋がっている構成を指す。例えば、
「第１のトランジスタの一方のソース／ドレイン領域は
第２のトランジスタのチャネル形成領域に相当し」と
は、第１のトランジスタの一方のソース／ドレイン領域
と第２のトランジスタのチャネル形成領域とが共有され
ている構成、あるいは、第１のトランジスタの一方のソ
ース／ドレイン領域と第２のトランジスタのチャネル形
成領域とが繋がっている構成を指す。以下における説明
においても同様である。
【００１３】本発明の第１の態様に係る半導体メモリセ
ルにおいては、第１のトランジスタのゲート領域はメモ
リセル選択用の第１Ａの配線（例えば、第１のワード
線）に接続され、第２のトランジスタのゲート領域はメ
モリセル選択用の第１Ｂの配線（例えば、第２のワード
線）に接続され、第１のトランジスタの他方のソース／
ドレイン領域は第２の配線に接続され、接合型トランジ
スタの他方のゲート領域は第３の配線に接続され、第１
のトランジスタの一方のソース／ドレイン領域は接合型
トランジスタを介して第４の配線に接続され、第２のト
ランジスタの他方のソース／ドレイン領域は書き込み情
報設定線に接続されている構成とすることができる。
尚、第２の配線をビット線とし、第４の配線に第２の所
定の電位を加える構成、あるいは、第４の配線をビット
線とし、第２の配線に第２の所定の電位を加える構成と
することが好ましい。書き込み情報設定線を、図中、
「ＷＩＳＬ」で表す。また、メモリセル選択用の第１Ａ
の配線とメモリセル選択用の第１Ｂの配線とを１つの配
線（第１の配線と呼ぶ）から構成してもよい。以下に説
明する半導体メモリセルにおいても同様である。
ルにおいては、第１のトランジスタのゲート領域はメモ
リセル選択用の第１Ａの配線（例えば、第１のワード
線）に接続され、第２のトランジスタのゲート領域はメ
モリセル選択用の第１Ｂの配線（例えば、第２のワード
線）に接続され、第１のトランジスタの他方のソース／
ドレイン領域は第２の配線に接続され、接合型トランジ
スタの他方のゲート領域は第３の配線に接続され、第１
のトランジスタの一方のソース／ドレイン領域は接合型
トランジスタを介して第４の配線に接続され、第２のト
ランジスタの他方のソース／ドレイン領域は書き込み情
報設定線に接続されている構成とすることができる。
尚、第２の配線をビット線とし、第４の配線に第２の所
定の電位を加える構成、あるいは、第４の配線をビット
線とし、第２の配線に第２の所定の電位を加える構成と
することが好ましい。書き込み情報設定線を、図中、
「ＷＩＳＬ」で表す。また、メモリセル選択用の第１Ａ
の配線とメモリセル選択用の第１Ｂの配線とを１つの配
線（第１の配線と呼ぶ）から構成してもよい。以下に説
明する半導体メモリセルにおいても同様である。
【００１４】あるいは又、第１のトランジスタの一方の
ソース／ドレイン領域は、接合型トランジスタを介して
第４の配線に接続される代わりに、接合型トランジスタ
及びダイオードを介して書き込み情報設定線に接続され
ている構成とすることもできる。この場合、第２の配線
をビット線とする構成、あるいは、書き込み情報設定線
をビット線と兼用させ、第２の配線に第２の所定の電位
を加える構成とすることが好ましい。尚、以下の説明に
おいて、ダイオードあるいは後述するｐｎ接合ダイオー
ドや多数キャリア・ダイオードが設けられている場合に
は、第２の配線をビット線とする構成、あるいは、書き
込み情報設定線をビット線と兼用させ、第２の配線に第
２の所定の電位を加える構成とすることが好ましい。
ソース／ドレイン領域は、接合型トランジスタを介して
第４の配線に接続される代わりに、接合型トランジスタ
及びダイオードを介して書き込み情報設定線に接続され
ている構成とすることもできる。この場合、第２の配線
をビット線とする構成、あるいは、書き込み情報設定線
をビット線と兼用させ、第２の配線に第２の所定の電位
を加える構成とすることが好ましい。尚、以下の説明に
おいて、ダイオードあるいは後述するｐｎ接合ダイオー
ドや多数キャリア・ダイオードが設けられている場合に
は、第２の配線をビット線とする構成、あるいは、書き
込み情報設定線をビット線と兼用させ、第２の配線に第
２の所定の電位を加える構成とすることが好ましい。
【００１５】あるいは又、接合型トランジスタの他方の
ゲート領域は、第３の配線に接続される代わりに、書き
込み情報設定線に接続されている構成とすることもでき
る。この場合、ダイオードを更に備え、第１のトランジ
スタの一方のソース／ドレイン領域は、接合型トランジ
スタを介して第４の配線に接続される代わりに、接合型
トランジスタ及び該ダイオードを介して書き込み情報設
定線に接続されている構成とすることができる。
ゲート領域は、第３の配線に接続される代わりに、書き
込み情報設定線に接続されている構成とすることもでき
る。この場合、ダイオードを更に備え、第１のトランジ
スタの一方のソース／ドレイン領域は、接合型トランジ
スタを介して第４の配線に接続される代わりに、接合型
トランジスタ及び該ダイオードを介して書き込み情報設
定線に接続されている構成とすることができる。
【００１６】あるいは又、ダイオードを更に備え、第１
のトランジスタの一方のソース／ドレイン領域は、接合
型トランジスタを介して第４の配線に接続される代わり
に、接合型トランジスタ及び該ダイオードを介して第３
の配線に接続されている構成とすることができる。
のトランジスタの一方のソース／ドレイン領域は、接合
型トランジスタを介して第４の配線に接続される代わり
に、接合型トランジスタ及び該ダイオードを介して第３
の配線に接続されている構成とすることができる。
【００１７】あるいは又、接合型トランジスタの他方の
ゲート領域は、第３の配線に接続される代わりに、接合
型トランジスタの一方のゲート領域に接続されている構
成とすることができる。この場合にも、ダイオードを更
に備え、第１のトランジスタの一方のソース／ドレイン
領域は、接合型トランジスタを介して第４の配線に接続
される代わりに、接合型トランジスタ及び該ダイオード
を介して書き込み情報設定線に接続されている構成とす
ることができる。
ゲート領域は、第３の配線に接続される代わりに、接合
型トランジスタの一方のゲート領域に接続されている構
成とすることができる。この場合にも、ダイオードを更
に備え、第１のトランジスタの一方のソース／ドレイン
領域は、接合型トランジスタを介して第４の配線に接続
される代わりに、接合型トランジスタ及び該ダイオード
を介して書き込み情報設定線に接続されている構成とす
ることができる。
【００１８】上記の目的を達成するための本発明の第２
の態様に係る半導体メモリセルは、その原理図を図３５
〜図４０、図４７〜図５２に示すように、（１）ソース
／ドレイン領域、該ソース／ドレイン領域に接触し、且
つ、該ソース／ドレイン領域を離間する半導体性のチャ
ネル形成領域、及び、該チャネル形成領域と容量結合し
たゲート領域を有する第１導電形の読み出し用の第１の
トランジスタ、（２）ソース／ドレイン領域、該ソース
／ドレイン領域に接触し、且つ、該ソース／ドレイン領
域を離間する半導体性のチャネル形成領域、及び、該チ
ャネル形成領域と容量結合したゲート領域を有する第２
導電形のスイッチ用の第２のトランジスタ、並びに、
（３）ソース／ドレイン領域、チャネル領域及びゲート
領域を有する電流制御用の接合型トランジスタ、から成
り、第１のトランジスタの一方のソース／ドレイン領域
は、第２のトランジスタのチャネル形成領域に相当し、
第１のトランジスタの他方のソース／ドレイン領域は、
接合型トランジスタの一方のソース／ドレイン領域に相
当し、第２のトランジスタの一方のソース／ドレイン領
域は、第１のトランジスタのチャネル形成領域に相当
し、且つ、接合型トランジスタの一方のゲート領域に相
当し、第１のトランジスタを構成するゲート領域の導電
形は、第２のトランジスタを構成するゲート領域の導電
形と異なることを特徴とする。
の態様に係る半導体メモリセルは、その原理図を図３５
〜図４０、図４７〜図５２に示すように、（１）ソース
／ドレイン領域、該ソース／ドレイン領域に接触し、且
つ、該ソース／ドレイン領域を離間する半導体性のチャ
ネル形成領域、及び、該チャネル形成領域と容量結合し
たゲート領域を有する第１導電形の読み出し用の第１の
トランジスタ、（２）ソース／ドレイン領域、該ソース
／ドレイン領域に接触し、且つ、該ソース／ドレイン領
域を離間する半導体性のチャネル形成領域、及び、該チ
ャネル形成領域と容量結合したゲート領域を有する第２
導電形のスイッチ用の第２のトランジスタ、並びに、
（３）ソース／ドレイン領域、チャネル領域及びゲート
領域を有する電流制御用の接合型トランジスタ、から成
り、第１のトランジスタの一方のソース／ドレイン領域
は、第２のトランジスタのチャネル形成領域に相当し、
第１のトランジスタの他方のソース／ドレイン領域は、
接合型トランジスタの一方のソース／ドレイン領域に相
当し、第２のトランジスタの一方のソース／ドレイン領
域は、第１のトランジスタのチャネル形成領域に相当
し、且つ、接合型トランジスタの一方のゲート領域に相
当し、第１のトランジスタを構成するゲート領域の導電
形は、第２のトランジスタを構成するゲート領域の導電
形と異なることを特徴とする。
【００１９】本発明の第２の態様に係る半導体メモリセ
ルにおいては、第１のトランジスタのゲート領域はメモ
リセル選択用の第１Ａの配線（例えば、第１のワード
線）に接続され、第２のトランジスタのゲート領域はメ
モリセル選択用の第１Ｂの配線（例えば、第２のワード
線）に接続され、第１のトランジスタの他方のソース／
ドレイン領域は接合型トランジスタを介して第２の配線
に接続され、接合型トランジスタの他方のゲート領域は
第３の配線に接続され、第１のトランジスタの一方のソ
ース／ドレイン領域は第４の配線に接続され、第２のト
ランジスタの他方のソース／ドレイン領域は書き込み情
報設定線に接続されている構成とすることができる。
尚、第２の配線をビット線とし、第４の配線に第２の所
定の電位を加える構成、あるいは、第４の配線をビット
線とし、第２の配線に第２の所定の電位を加える構成と
することが好ましい。
ルにおいては、第１のトランジスタのゲート領域はメモ
リセル選択用の第１Ａの配線（例えば、第１のワード
線）に接続され、第２のトランジスタのゲート領域はメ
モリセル選択用の第１Ｂの配線（例えば、第２のワード
線）に接続され、第１のトランジスタの他方のソース／
ドレイン領域は接合型トランジスタを介して第２の配線
に接続され、接合型トランジスタの他方のゲート領域は
第３の配線に接続され、第１のトランジスタの一方のソ
ース／ドレイン領域は第４の配線に接続され、第２のト
ランジスタの他方のソース／ドレイン領域は書き込み情
報設定線に接続されている構成とすることができる。
尚、第２の配線をビット線とし、第４の配線に第２の所
定の電位を加える構成、あるいは、第４の配線をビット
線とし、第２の配線に第２の所定の電位を加える構成と
することが好ましい。
【００２０】この場合、ダイオードを更に備え、第１の
トランジスタの一方のソース／ドレイン領域は、第４の
配線に接続される代わりに、ダイオードを介して書き込
み情報設定線に接続されている構成とすることもでき
る。
トランジスタの一方のソース／ドレイン領域は、第４の
配線に接続される代わりに、ダイオードを介して書き込
み情報設定線に接続されている構成とすることもでき
る。
【００２１】あるいは又、接合型トランジスタの他方の
ゲート領域は、第３の配線に接続される代わりに、書き
込み情報設定線に接続されている構成とすることもでき
る。この場合、ダイオードを更に備え、第１のトランジ
スタの一方のソース／ドレイン領域は、第４の配線に接
続される代わりに、ダイオードを介して書き込み情報設
定線に接続されている構成とすることもできる。
ゲート領域は、第３の配線に接続される代わりに、書き
込み情報設定線に接続されている構成とすることもでき
る。この場合、ダイオードを更に備え、第１のトランジ
スタの一方のソース／ドレイン領域は、第４の配線に接
続される代わりに、ダイオードを介して書き込み情報設
定線に接続されている構成とすることもできる。
【００２２】あるいは又、接合型トランジスタの他方の
ゲート領域は、第３の配線に接続される代わりに、接合
型トランジスタの一方のゲート領域に接続されている構
成とすることもできる。この場合、ダイオードを更に備
え、第１のトランジスタの一方のソース／ドレイン領域
は、第４の配線に接続される代わりに、ダイオードを介
して書き込み情報設定線に接続されている構成とするこ
ともできる。
ゲート領域は、第３の配線に接続される代わりに、接合
型トランジスタの一方のゲート領域に接続されている構
成とすることもできる。この場合、ダイオードを更に備
え、第１のトランジスタの一方のソース／ドレイン領域
は、第４の配線に接続される代わりに、ダイオードを介
して書き込み情報設定線に接続されている構成とするこ
ともできる。
【００２３】上記の目的を達成するための本発明の第３
の態様に係る半導体メモリセルは、その原理図を図６７
及び図６８に示すように、（１）ソース／ドレイン領
域、該ソース／ドレイン領域に接触し、且つ、該ソース
／ドレイン領域を離間する半導体性のチャネル形成領
域、及び、該チャネル形成領域と容量結合したゲート領
域を有する第１導電形の読み出し用の第１のトランジス
タ、（２）ソース／ドレイン領域、該ソース／ドレイン
領域に接触し、且つ、該ソース／ドレイン領域を離間す
る半導体性のチャネル形成領域、及び、該チャネル形成
領域と容量結合したゲート領域を有する第２導電形のス
イッチ用の第２のトランジスタ、（３）ソース／ドレイ
ン領域、該ソース／ドレイン領域に接触し、且つ、該ソ
ース／ドレイン領域を離間する半導体性のチャネル形成
領域、及び、該チャネル形成領域と容量結合したゲート
領域を有する第２導電形の電流制御用の第３のトランジ
スタ、並びに、（４）ソース／ドレイン領域、チャネル
領域及びゲート領域を有する電流制御用の接合型トラン
ジスタ、から成り、第１のトランジスタの一方のソース
／ドレイン領域は、第２のトランジスタのチャネル形成
領域に相当し、第１のトランジスタの他方のソース／ド
レイン領域は、接合型トランジスタの一方のソース／ド
レイン領域に相当し、第２のトランジスタの一方のソー
ス／ドレイン領域は、第１のトランジスタのチャネル形
成領域に相当し、且つ、接合型トランジスタの一方のゲ
ート領域に相当し、且つ、第３のトランジスタの一方の
ソース／ドレイン領域に相当し、第３のトランジスタの
他方のソース／ドレイン領域は、接合型トランジスタの
他方のゲート領域に相当し、第１のトランジスタを構成
するゲート領域の導電形は、第２のトランジスタを構成
するゲート領域の導電形と異なり、第２のトランジスタ
を構成するゲート領域の導電形は、第３のトランジスタ
を構成するゲート領域の導電形と同じであることを特徴
とする。
の態様に係る半導体メモリセルは、その原理図を図６７
及び図６８に示すように、（１）ソース／ドレイン領
域、該ソース／ドレイン領域に接触し、且つ、該ソース
／ドレイン領域を離間する半導体性のチャネル形成領
域、及び、該チャネル形成領域と容量結合したゲート領
域を有する第１導電形の読み出し用の第１のトランジス
タ、（２）ソース／ドレイン領域、該ソース／ドレイン
領域に接触し、且つ、該ソース／ドレイン領域を離間す
る半導体性のチャネル形成領域、及び、該チャネル形成
領域と容量結合したゲート領域を有する第２導電形のス
イッチ用の第２のトランジスタ、（３）ソース／ドレイ
ン領域、該ソース／ドレイン領域に接触し、且つ、該ソ
ース／ドレイン領域を離間する半導体性のチャネル形成
領域、及び、該チャネル形成領域と容量結合したゲート
領域を有する第２導電形の電流制御用の第３のトランジ
スタ、並びに、（４）ソース／ドレイン領域、チャネル
領域及びゲート領域を有する電流制御用の接合型トラン
ジスタ、から成り、第１のトランジスタの一方のソース
／ドレイン領域は、第２のトランジスタのチャネル形成
領域に相当し、第１のトランジスタの他方のソース／ド
レイン領域は、接合型トランジスタの一方のソース／ド
レイン領域に相当し、第２のトランジスタの一方のソー
ス／ドレイン領域は、第１のトランジスタのチャネル形
成領域に相当し、且つ、接合型トランジスタの一方のゲ
ート領域に相当し、且つ、第３のトランジスタの一方の
ソース／ドレイン領域に相当し、第３のトランジスタの
他方のソース／ドレイン領域は、接合型トランジスタの
他方のゲート領域に相当し、第１のトランジスタを構成
するゲート領域の導電形は、第２のトランジスタを構成
するゲート領域の導電形と異なり、第２のトランジスタ
を構成するゲート領域の導電形は、第３のトランジスタ
を構成するゲート領域の導電形と同じであることを特徴
とする。
【００２４】本発明の第３の態様に係る半導体メモリセ
ルにおいては、第１のトランジスタのゲート領域はメモ
リセル選択用の第１Ａの配線（例えば、第１のワード
線）に接続され、第２のトランジスタのゲート領域はメ
モリセル選択用の第１Ｂの配線（例えば、第２のワード
線）に接続され、第３のトランジスタのゲート領域はメ
モリセル選択用の第１Ｃの配線（例えば、第３のワード
線）に接続され、第１のトランジスタの他方のソース／
ドレイン領域は接合型トランジスタを介して第２の配線
に接続され、第１のトランジスタの一方のソース／ドレ
イン領域は第３の配線に接続され、第２のトランジスタ
の他方のソース／ドレイン領域は書き込み情報設定線に
接続されている構成とすることができる。尚、第２の配
線をビット線とし、第３の配線に第２の所定の電位を加
える構成、あるいは、第３の配線をビット線とし、第２
の配線に第２の所定の電位を加える構成とすることが好
ましい。また、メモリセル選択用の第１Ａの配線とメモ
リセル選択用の第１Ｂの配線とメモリセル選択用の第１
Ｃの配線を１つの配線（第１の配線と呼ぶ）から構成し
てもよい。以下に説明する半導体メモリセルにおいても
同様である。
ルにおいては、第１のトランジスタのゲート領域はメモ
リセル選択用の第１Ａの配線（例えば、第１のワード
線）に接続され、第２のトランジスタのゲート領域はメ
モリセル選択用の第１Ｂの配線（例えば、第２のワード
線）に接続され、第３のトランジスタのゲート領域はメ
モリセル選択用の第１Ｃの配線（例えば、第３のワード
線）に接続され、第１のトランジスタの他方のソース／
ドレイン領域は接合型トランジスタを介して第２の配線
に接続され、第１のトランジスタの一方のソース／ドレ
イン領域は第３の配線に接続され、第２のトランジスタ
の他方のソース／ドレイン領域は書き込み情報設定線に
接続されている構成とすることができる。尚、第２の配
線をビット線とし、第３の配線に第２の所定の電位を加
える構成、あるいは、第３の配線をビット線とし、第２
の配線に第２の所定の電位を加える構成とすることが好
ましい。また、メモリセル選択用の第１Ａの配線とメモ
リセル選択用の第１Ｂの配線とメモリセル選択用の第１
Ｃの配線を１つの配線（第１の配線と呼ぶ）から構成し
てもよい。以下に説明する半導体メモリセルにおいても
同様である。
【００２５】この場合、ダイオードを更に備え、第１の
トランジスタの一方のソース／ドレイン領域は、第３の
配線に接続される代わりに、ダイオードを介して書き込
み情報設定線に接続されている構成とすることもでき
る。
トランジスタの一方のソース／ドレイン領域は、第３の
配線に接続される代わりに、ダイオードを介して書き込
み情報設定線に接続されている構成とすることもでき
る。
【００２６】上記の目的を達成するための本発明の第４
の態様に係る半導体メモリセルは、その原理図を図７９
〜図８２に示すように、（１）ソース／ドレイン領域、
該ソース／ドレイン領域に接触し、且つ、該ソース／ド
レイン領域を離間する半導体性のチャネル形成領域、及
び、該チャネル形成領域と容量結合したゲート領域を有
する第１導電形の読み出し用の第１のトランジスタ、
（２）ソース／ドレイン領域、該ソース／ドレイン領域
に接触し、且つ、該ソース／ドレイン領域を離間する半
導体性のチャネル形成領域、及び、該チャネル形成領域
と容量結合したゲート領域を有する第２導電形のスイッ
チ用の第２のトランジスタ、（３）ソース／ドレイン領
域、チャネル領域及びゲート領域を有する電流制御用の
第１の接合型トランジスタ、並びに、（４）ソース／ド
レイン領域、チャネル領域及びゲート領域を有する電流
制御用の第２の接合型トランジスタ、から成り、第１の
トランジスタの一方のソース／ドレイン領域は、第２の
トランジスタのチャネル形成領域に相当し、且つ、第１
の接合型トランジスタの一方のソース／ドレイン領域に
相当し、第１のトランジスタの他方のソース／ドレイン
領域は、第２の接合型トランジスタの一方のソース／ド
レイン領域に相当し、第２のトランジスタの一方のソー
ス／ドレイン領域は、第１のトランジスタのチャネル形
成領域に相当し、且つ、第１の接合型トランジスタの一
方のゲート領域に相当し、且つ、第２の接合型トランジ
スタの一方のゲート領域に相当し、第１のトランジスタ
を構成するゲート領域の導電形は、第２のトランジスタ
を構成するゲート領域の導電形と異なることを特徴とす
る。
の態様に係る半導体メモリセルは、その原理図を図７９
〜図８２に示すように、（１）ソース／ドレイン領域、
該ソース／ドレイン領域に接触し、且つ、該ソース／ド
レイン領域を離間する半導体性のチャネル形成領域、及
び、該チャネル形成領域と容量結合したゲート領域を有
する第１導電形の読み出し用の第１のトランジスタ、
（２）ソース／ドレイン領域、該ソース／ドレイン領域
に接触し、且つ、該ソース／ドレイン領域を離間する半
導体性のチャネル形成領域、及び、該チャネル形成領域
と容量結合したゲート領域を有する第２導電形のスイッ
チ用の第２のトランジスタ、（３）ソース／ドレイン領
域、チャネル領域及びゲート領域を有する電流制御用の
第１の接合型トランジスタ、並びに、（４）ソース／ド
レイン領域、チャネル領域及びゲート領域を有する電流
制御用の第２の接合型トランジスタ、から成り、第１の
トランジスタの一方のソース／ドレイン領域は、第２の
トランジスタのチャネル形成領域に相当し、且つ、第１
の接合型トランジスタの一方のソース／ドレイン領域に
相当し、第１のトランジスタの他方のソース／ドレイン
領域は、第２の接合型トランジスタの一方のソース／ド
レイン領域に相当し、第２のトランジスタの一方のソー
ス／ドレイン領域は、第１のトランジスタのチャネル形
成領域に相当し、且つ、第１の接合型トランジスタの一
方のゲート領域に相当し、且つ、第２の接合型トランジ
スタの一方のゲート領域に相当し、第１のトランジスタ
を構成するゲート領域の導電形は、第２のトランジスタ
を構成するゲート領域の導電形と異なることを特徴とす
る。
【００２７】本発明の第４の態様に係る半導体メモリセ
ルにおいては、第１のトランジスタのゲート領域はメモ
リセル選択用の第１Ａの配線（例えば、第１のワード
線）に接続され、第２のトランジスタのゲート領域はメ
モリセル選択用の第１Ｂの配線（例えば、第２のワード
線）に接続され、第１のトランジスタの他方のソース／
ドレイン領域は第２の接合型トランジスタを介して第２
の配線に接続され、第２の接合型トランジスタの他方の
ゲート領域は第３の配線に接続され、第１のトランジス
タの一方のソース／ドレイン領域は第１の接合型トラン
ジスタを介して第４の配線に接続され、第１の接合型ト
ランジスタの他方のゲート領域は書き込み情報設定線に
接続され、第２のトランジスタの他方のソース／ドレイ
ン領域は書き込み情報設定線に接続されている構成とす
ることができる。この場合、第２の配線をビット線と
し、第４の配線に第２の所定の電位を加える構成、ある
いは、第４の配線をビット線とし、第２の配線に第２の
所定の電位を加える構成とすることが好ましい。
ルにおいては、第１のトランジスタのゲート領域はメモ
リセル選択用の第１Ａの配線（例えば、第１のワード
線）に接続され、第２のトランジスタのゲート領域はメ
モリセル選択用の第１Ｂの配線（例えば、第２のワード
線）に接続され、第１のトランジスタの他方のソース／
ドレイン領域は第２の接合型トランジスタを介して第２
の配線に接続され、第２の接合型トランジスタの他方の
ゲート領域は第３の配線に接続され、第１のトランジス
タの一方のソース／ドレイン領域は第１の接合型トラン
ジスタを介して第４の配線に接続され、第１の接合型ト
ランジスタの他方のゲート領域は書き込み情報設定線に
接続され、第２のトランジスタの他方のソース／ドレイ
ン領域は書き込み情報設定線に接続されている構成とす
ることができる。この場合、第２の配線をビット線と
し、第４の配線に第２の所定の電位を加える構成、ある
いは、第４の配線をビット線とし、第２の配線に第２の
所定の電位を加える構成とすることが好ましい。
【００２８】あるいは又、ダイオードを更に備え、第１
のトランジスタの一方のソース／ドレイン領域は、第１
の接合型トランジスタを介して第４の配線に接続される
代わりに、第１の接合型トランジスタ及びダイオードを
介して書き込み情報設定線に接続される構成とすること
ができる。
のトランジスタの一方のソース／ドレイン領域は、第１
の接合型トランジスタを介して第４の配線に接続される
代わりに、第１の接合型トランジスタ及びダイオードを
介して書き込み情報設定線に接続される構成とすること
ができる。
【００２９】あるいは又、第２の接合型トランジスタの
他方のゲート領域は、第３の配線に接続される代わり
に、第２の接合型トランジスタの一方のゲート領域に接
続されている構成とすることもできる。この場合にも、
ダイオードを更に備え、第１のトランジスタの一方のソ
ース／ドレイン領域は、第１の接合型トランジスタを介
して第４の配線に接続される代わりに、第１の接合型ト
ランジスタ及び該ダイオードを介して書き込み情報設定
線に接続されている構成とすることができる。
他方のゲート領域は、第３の配線に接続される代わり
に、第２の接合型トランジスタの一方のゲート領域に接
続されている構成とすることもできる。この場合にも、
ダイオードを更に備え、第１のトランジスタの一方のソ
ース／ドレイン領域は、第１の接合型トランジスタを介
して第４の配線に接続される代わりに、第１の接合型ト
ランジスタ及び該ダイオードを介して書き込み情報設定
線に接続されている構成とすることができる。
【００３０】上記の目的を達成するための本発明の第５
の態様に係る半導体メモリセルは、その原理図を図９３
〜図９５に示すように、（１）ソース／ドレイン領域、
該ソース／ドレイン領域に接触し、且つ、該ソース／ド
レイン領域を離間する半導体性のチャネル形成領域、及
び、該チャネル形成領域と容量結合したゲート領域を有
する第１導電形の読み出し用の第１のトランジスタ、
（２）ソース／ドレイン領域、該ソース／ドレイン領域
に接触し、且つ、該ソース／ドレイン領域を離間する半
導体性のチャネル形成領域、及び、該チャネル形成領域
と容量結合したゲート領域を有する第２導電形のスイッ
チ用の第２のトランジスタ、（３）ソース／ドレイン領
域、該ソース／ドレイン領域に接触し、且つ、該ソース
／ドレイン領域を離間する半導体性のチャネル形成領
域、及び、該チャネル形成領域と容量結合したゲート領
域を有する第２導電形の電流制御用の第３のトランジス
タ、（４）ソース／ドレイン領域、チャネル領域及びゲ
ート領域を有する電流制御用の第１の接合型トランジス
タ、並びに、（５）ソース／ドレイン領域、チャネル領
域及びゲート領域を有する電流制御用の第２の接合型ト
ランジスタ、から成り、第１のトランジスタの一方のソ
ース／ドレイン領域は、第２のトランジスタのチャネル
形成領域に相当し、且つ、第１の接合型トランジスタの
一方のソース／ドレイン領域に相当し、第１のトランジ
スタの他方のソース／ドレイン領域は、第２の接合型ト
ランジスタの一方のソース／ドレイン領域に相当し、第
２のトランジスタの一方のソース／ドレイン領域は、第
１のトランジスタのチャネル形成領域に相当し、且つ、
第１の接合型トランジスタの一方のゲート領域に相当
し、且つ、第２の接合型トランジスタの一方のゲート領
域に相当し、且つ、第３のトランジスタの一方のソース
／ドレイン領域に相当し、第３のトランジスタの他方の
ソース／ドレイン領域は、第２の接合型トランジスタの
他方のゲート領域に相当し、第１のトランジスタを構成
するゲート領域の導電形は、第２のトランジスタを構成
するゲート領域の導電形と異なり、第２のトランジスタ
を構成するゲート領域の導電形は、第３のトランジスタ
を構成するゲート領域の導電形と同じであることを特徴
とする。
の態様に係る半導体メモリセルは、その原理図を図９３
〜図９５に示すように、（１）ソース／ドレイン領域、
該ソース／ドレイン領域に接触し、且つ、該ソース／ド
レイン領域を離間する半導体性のチャネル形成領域、及
び、該チャネル形成領域と容量結合したゲート領域を有
する第１導電形の読み出し用の第１のトランジスタ、
（２）ソース／ドレイン領域、該ソース／ドレイン領域
に接触し、且つ、該ソース／ドレイン領域を離間する半
導体性のチャネル形成領域、及び、該チャネル形成領域
と容量結合したゲート領域を有する第２導電形のスイッ
チ用の第２のトランジスタ、（３）ソース／ドレイン領
域、該ソース／ドレイン領域に接触し、且つ、該ソース
／ドレイン領域を離間する半導体性のチャネル形成領
域、及び、該チャネル形成領域と容量結合したゲート領
域を有する第２導電形の電流制御用の第３のトランジス
タ、（４）ソース／ドレイン領域、チャネル領域及びゲ
ート領域を有する電流制御用の第１の接合型トランジス
タ、並びに、（５）ソース／ドレイン領域、チャネル領
域及びゲート領域を有する電流制御用の第２の接合型ト
ランジスタ、から成り、第１のトランジスタの一方のソ
ース／ドレイン領域は、第２のトランジスタのチャネル
形成領域に相当し、且つ、第１の接合型トランジスタの
一方のソース／ドレイン領域に相当し、第１のトランジ
スタの他方のソース／ドレイン領域は、第２の接合型ト
ランジスタの一方のソース／ドレイン領域に相当し、第
２のトランジスタの一方のソース／ドレイン領域は、第
１のトランジスタのチャネル形成領域に相当し、且つ、
第１の接合型トランジスタの一方のゲート領域に相当
し、且つ、第２の接合型トランジスタの一方のゲート領
域に相当し、且つ、第３のトランジスタの一方のソース
／ドレイン領域に相当し、第３のトランジスタの他方の
ソース／ドレイン領域は、第２の接合型トランジスタの
他方のゲート領域に相当し、第１のトランジスタを構成
するゲート領域の導電形は、第２のトランジスタを構成
するゲート領域の導電形と異なり、第２のトランジスタ
を構成するゲート領域の導電形は、第３のトランジスタ
を構成するゲート領域の導電形と同じであることを特徴
とする。
【００３１】本発明の第５の態様に係る半導体メモリセ
ルにおいては、第１のトランジスタのゲート領域はメモ
リセル選択用の第１Ａの配線（例えば、第１のワード
線）に接続され、第２のトランジスタのゲート領域はメ
モリセル選択用の第１Ｂの配線（例えば、第２のワード
線）に接続され、第３のトランジスタのゲート領域はメ
モリセル選択用の第１Ｃの配線（例えば、第３のワード
線）に接続され、第１のトランジスタの他方のソース／
ドレイン領域は第２の接合型トランジスタを介して第２
の配線に接続され、第１のトランジスタの一方のソース
／ドレイン領域は第１の接合型トランジスタを介して第
３の配線に接続され、第２のトランジスタの他方のソー
ス／ドレイン領域は書き込み情報設定線に接続され、第
１の接合型トランジスタの他方のゲート領域は書き込み
情報設定線に接続されている構成とすることができる。
尚、第２の配線をビット線とし、第３の配線に第２の所
定の電位を加える構成、あるいは、第３の配線をビット
線とし、第２の配線に第２の所定の電位を加える構成と
することが好ましい。
ルにおいては、第１のトランジスタのゲート領域はメモ
リセル選択用の第１Ａの配線（例えば、第１のワード
線）に接続され、第２のトランジスタのゲート領域はメ
モリセル選択用の第１Ｂの配線（例えば、第２のワード
線）に接続され、第３のトランジスタのゲート領域はメ
モリセル選択用の第１Ｃの配線（例えば、第３のワード
線）に接続され、第１のトランジスタの他方のソース／
ドレイン領域は第２の接合型トランジスタを介して第２
の配線に接続され、第１のトランジスタの一方のソース
／ドレイン領域は第１の接合型トランジスタを介して第
３の配線に接続され、第２のトランジスタの他方のソー
ス／ドレイン領域は書き込み情報設定線に接続され、第
１の接合型トランジスタの他方のゲート領域は書き込み
情報設定線に接続されている構成とすることができる。
尚、第２の配線をビット線とし、第３の配線に第２の所
定の電位を加える構成、あるいは、第３の配線をビット
線とし、第２の配線に第２の所定の電位を加える構成と
することが好ましい。
【００３２】この場合、ダイオードを更に備え、第１の
トランジスタの一方のソース／ドレイン領域は、第１の
接合型トランジスタを介して第３の配線に接続される代
わりに、第１の接合型トランジスタ及びダイオードを介
して書き込み情報設定線に接続されている構成とするこ
ともできる。
トランジスタの一方のソース／ドレイン領域は、第１の
接合型トランジスタを介して第３の配線に接続される代
わりに、第１の接合型トランジスタ及びダイオードを介
して書き込み情報設定線に接続されている構成とするこ
ともできる。
【００３３】上記の目的を達成するための本発明の第６
の態様に係る半導体メモリセルは、（１）ソース／ドレ
イン領域、チャネル形成領域、及びゲート領域を有する
第１導電形の読み出し用の第１のトランジスタ、（２）
ソース／ドレイン領域、チャネル形成領域、及びゲート
領域を有する第２導電形のスイッチ用の第２のトランジ
スタ、並びに、（３）ソース／ドレイン領域、チャネル
領域及びゲート領域を有する電流制御用の接合型トラン
ジスタ、から成り、（ａ）第２導電形を有する半導体性
の第１の領域、（ｂ）第１の領域の表面領域に設けられ
た、第１導電形を有する半導体性の第２の領域、（ｃ）
第２の領域の表面領域に設けられ、且つ、整流接合を形
成して接する第３の領域、（ｄ）第１の領域の表面領域
に第２の領域と離間して設けられ、且つ、整流接合を形
成して接する第４の領域、並びに、（ｅ）第２の領域の
表面領域に第３の領域と離間して設けられ、且つ、第２
の領域と整流接合を形成して接する第５の領域、を有す
る。
の態様に係る半導体メモリセルは、（１）ソース／ドレ
イン領域、チャネル形成領域、及びゲート領域を有する
第１導電形の読み出し用の第１のトランジスタ、（２）
ソース／ドレイン領域、チャネル形成領域、及びゲート
領域を有する第２導電形のスイッチ用の第２のトランジ
スタ、並びに、（３）ソース／ドレイン領域、チャネル
領域及びゲート領域を有する電流制御用の接合型トラン
ジスタ、から成り、（ａ）第２導電形を有する半導体性
の第１の領域、（ｂ）第１の領域の表面領域に設けられ
た、第１導電形を有する半導体性の第２の領域、（ｃ）
第２の領域の表面領域に設けられ、且つ、整流接合を形
成して接する第３の領域、（ｄ）第１の領域の表面領域
に第２の領域と離間して設けられ、且つ、整流接合を形
成して接する第４の領域、並びに、（ｅ）第２の領域の
表面領域に第３の領域と離間して設けられ、且つ、第２
の領域と整流接合を形成して接する第５の領域、を有す
る。
【００３４】そして、（Ａ−１）第１のトランジスタの
一方のソース／ドレイン領域は、第２の領域の表面領域
の一部から構成され、（Ａ−２）第１のトランジスタの
他方のソース／ドレイン領域は、第４の領域から構成さ
れ、（Ａ−３）第１のトランジスタのチャネル形成領域
は、第２の領域の表面領域の該一部と第４の領域とで挟
まれた第１の領域の表面領域の一部から構成され、（Ａ
−４）第１のトランジスタのゲート領域は、第１のトラ
ンジスタのチャネル形成領域の上方に絶縁膜を介して設
けられており、（Ｂ−１）第２のトランジスタの一方の
ソース／ドレイン領域は、第１の領域の表面領域の他の
部分から構成され、（Ｂ−２）第２のトランジスタの他
方のソース／ドレイン領域は、第３の領域から構成さ
れ、（Ｂ−３）第２のトランジスタのチャネル形成領域
は、第１の領域の表面領域の該他の部分と第３の領域と
で挟まれた第２の領域の表面領域の他の部分から構成さ
れ、（Ｂ−４）第２のトランジスタのゲート領域は、第
２のトランジスタのチャネル形成領域の上方に絶縁膜を
介して設けられており、第２のトランジスタを構成する
ゲート領域の導電形は、第１のトランジスタを構成する
ゲート領域の導電形と異なっており、（Ｃ−１）接合型
トランジスタのゲート領域は、第５の領域、及び、該第
５の領域と対向する第１の領域の部分から構成され、
（Ｃ−２）接合型トランジスタのチャネル領域は、第５
の領域と第１の領域の該部分とで挟まれた第２の領域の
一部から構成され、（Ｃ−３）接合型トランジスタの一
方のソース／ドレイン領域は、接合型トランジスタのチ
ャネル領域の一端から延び、且つ、第１のトランジスタ
の一方のソース／ドレイン領域を構成する第２の領域の
表面領域の該一部から構成され、（Ｃ−４）接合型トラ
ンジスタの他方のソース／ドレイン領域は、接合型トラ
ンジスタのチャネル領域の他端から延びる第２の領域の
部分から構成され、（Ｄ−１）第１のトランジスタのゲ
ート領域はメモリセル選択用の第１Ａの配線（例えば、
第１のワード線）に接続され、（Ｄ−２）第２のトラン
ジスタのゲート領域はメモリセル選択用の第１Ｂの配線
（例えば、第２のワード線）に接続され、（Ｅ）第３の
領域は、書き込み情報設定線に接続され、（Ｆ）第４の
領域は、第２の配線に接続され、（Ｇ）第５の領域は、
第３の配線に接続されていることを特徴とする。尚、第
２の領域を第４の配線に接続し、第２の配線をビット線
とし、第４の配線に第２の所定の電位を加える構成、あ
るいは、第４の配線をビット線とし、第２の配線に第２
の所定の電位を加える構成とすることが好ましい。
一方のソース／ドレイン領域は、第２の領域の表面領域
の一部から構成され、（Ａ−２）第１のトランジスタの
他方のソース／ドレイン領域は、第４の領域から構成さ
れ、（Ａ−３）第１のトランジスタのチャネル形成領域
は、第２の領域の表面領域の該一部と第４の領域とで挟
まれた第１の領域の表面領域の一部から構成され、（Ａ
−４）第１のトランジスタのゲート領域は、第１のトラ
ンジスタのチャネル形成領域の上方に絶縁膜を介して設
けられており、（Ｂ−１）第２のトランジスタの一方の
ソース／ドレイン領域は、第１の領域の表面領域の他の
部分から構成され、（Ｂ−２）第２のトランジスタの他
方のソース／ドレイン領域は、第３の領域から構成さ
れ、（Ｂ−３）第２のトランジスタのチャネル形成領域
は、第１の領域の表面領域の該他の部分と第３の領域と
で挟まれた第２の領域の表面領域の他の部分から構成さ
れ、（Ｂ−４）第２のトランジスタのゲート領域は、第
２のトランジスタのチャネル形成領域の上方に絶縁膜を
介して設けられており、第２のトランジスタを構成する
ゲート領域の導電形は、第１のトランジスタを構成する
ゲート領域の導電形と異なっており、（Ｃ−１）接合型
トランジスタのゲート領域は、第５の領域、及び、該第
５の領域と対向する第１の領域の部分から構成され、
（Ｃ−２）接合型トランジスタのチャネル領域は、第５
の領域と第１の領域の該部分とで挟まれた第２の領域の
一部から構成され、（Ｃ−３）接合型トランジスタの一
方のソース／ドレイン領域は、接合型トランジスタのチ
ャネル領域の一端から延び、且つ、第１のトランジスタ
の一方のソース／ドレイン領域を構成する第２の領域の
表面領域の該一部から構成され、（Ｃ−４）接合型トラ
ンジスタの他方のソース／ドレイン領域は、接合型トラ
ンジスタのチャネル領域の他端から延びる第２の領域の
部分から構成され、（Ｄ−１）第１のトランジスタのゲ
ート領域はメモリセル選択用の第１Ａの配線（例えば、
第１のワード線）に接続され、（Ｄ−２）第２のトラン
ジスタのゲート領域はメモリセル選択用の第１Ｂの配線
（例えば、第２のワード線）に接続され、（Ｅ）第３の
領域は、書き込み情報設定線に接続され、（Ｆ）第４の
領域は、第２の配線に接続され、（Ｇ）第５の領域は、
第３の配線に接続されていることを特徴とする。尚、第
２の領域を第４の配線に接続し、第２の配線をビット線
とし、第４の配線に第２の所定の電位を加える構成、あ
るいは、第４の配線をビット線とし、第２の配線に第２
の所定の電位を加える構成とすることが好ましい。
【００３５】本発明の第６の態様に係る半導体メモリセ
ルにおいては、第２の領域と第３の領域との間でダイオ
ードが形成され、第２の領域は、第３の領域を介して書
き込み情報設定線に接続されている構成とすることがで
きる。尚、このダイオードからの注入キャリアが半導体
メモリセルをラッチアップさせる可能性が存在する場合
には、第２の領域の表面領域に設けられ、整流接合を形
成して接するダイオード構成領域を更に有し、該ダイオ
ード構成領域と第２の領域とによって多数キャリア・ダ
イオード（多数キャリアが流れるショットキ・ダイオー
ドやヘテロ接合ダイオードを意味する。以下においても
同様である。）が構成され、第２の領域は、該ダイオー
ド構成領域を介して書き込み情報設定線に接続されてい
る構成とすることが好ましい。ここで、このダイオード
構成領域は書き込み情報設定線の一部分と共通である構
造（言い換えれば、ダイオード構成領域と書き込み情報
設定線の一部分とが共通に形成された構造）とすること
もできる。
ルにおいては、第２の領域と第３の領域との間でダイオ
ードが形成され、第２の領域は、第３の領域を介して書
き込み情報設定線に接続されている構成とすることがで
きる。尚、このダイオードからの注入キャリアが半導体
メモリセルをラッチアップさせる可能性が存在する場合
には、第２の領域の表面領域に設けられ、整流接合を形
成して接するダイオード構成領域を更に有し、該ダイオ
ード構成領域と第２の領域とによって多数キャリア・ダ
イオード（多数キャリアが流れるショットキ・ダイオー
ドやヘテロ接合ダイオードを意味する。以下においても
同様である。）が構成され、第２の領域は、該ダイオー
ド構成領域を介して書き込み情報設定線に接続されてい
る構成とすることが好ましい。ここで、このダイオード
構成領域は書き込み情報設定線の一部分と共通である構
造（言い換えれば、ダイオード構成領域と書き込み情報
設定線の一部分とが共通に形成された構造）とすること
もできる。
【００３６】あるいは又、本発明の第６の態様に係る半
導体メモリセルにおいて、第２の領域の表面領域に設け
られ、整流接合を形成して接するダイオード構成領域を
更に有し、該ダイオード構成領域と第２の領域とによっ
てダイオードが構成され、第２の領域は、該ダイオード
構成領域を介して第３の配線に接続されている構成とす
ることもできる。
導体メモリセルにおいて、第２の領域の表面領域に設け
られ、整流接合を形成して接するダイオード構成領域を
更に有し、該ダイオード構成領域と第２の領域とによっ
てダイオードが構成され、第２の領域は、該ダイオード
構成領域を介して第３の配線に接続されている構成とす
ることもできる。
【００３７】あるいは又、本発明の第６の態様に係る半
導体メモリセルにおいては、第５の領域は、第３の配線
に接続される代わりに、第１の領域に接続されている構
成とすることもできる。あるいは又、第５の領域は、第
３の配線に接続される代わりに、書き込み情報設定線に
接続されている構成とすることもできる。これらの場
合、第２の領域と第３の領域との間でダイオードが形成
され、第２の領域は、第３の領域を介して書き込み情報
設定線に接続されている構成とすることができる。尚、
このダイオードからの注入キャリアが半導体メモリセル
をラッチアップさせる可能性が存在する場合には、第２
の領域の表面領域に設けられ、整流接合を形成して接す
るダイオード構成領域を更に有し、該ダイオード構成領
域と第２の領域とによって多数キャリア・ダイオードが
構成され、第２の領域は、該ダイオード構成領域を介し
て書き込み情報設定線に接続されている構成とすること
が好ましい。
導体メモリセルにおいては、第５の領域は、第３の配線
に接続される代わりに、第１の領域に接続されている構
成とすることもできる。あるいは又、第５の領域は、第
３の配線に接続される代わりに、書き込み情報設定線に
接続されている構成とすることもできる。これらの場
合、第２の領域と第３の領域との間でダイオードが形成
され、第２の領域は、第３の領域を介して書き込み情報
設定線に接続されている構成とすることができる。尚、
このダイオードからの注入キャリアが半導体メモリセル
をラッチアップさせる可能性が存在する場合には、第２
の領域の表面領域に設けられ、整流接合を形成して接す
るダイオード構成領域を更に有し、該ダイオード構成領
域と第２の領域とによって多数キャリア・ダイオードが
構成され、第２の領域は、該ダイオード構成領域を介し
て書き込み情報設定線に接続されている構成とすること
が好ましい。
【００３８】上記の目的を達成するための本発明の第７
の態様に係る半導体メモリセルにおいては、第５の領域
が省略されている点が、本発明の第６の態様に係る半導
体メモリセルと相違する。即ち、本発明の第７の態様に
係る半導体メモリセルは、（１）ソース／ドレイン領
域、チャネル形成領域、及びゲート領域を有する第１導
電形の読み出し用の第１のトランジスタ、（２）ソース
／ドレイン領域、チャネル形成領域、及びゲート領域を
有する第２導電形のスイッチ用の第２のトランジスタ、
並びに、（３）ソース／ドレイン領域、チャネル領域及
びゲート領域を有する電流制御用の接合型トランジス
タ、から成り、（ａ）第１導電形を有する半導体性の第
１の領域、（ｂ）第１の領域と接し、第２導電形を有す
る半導体性の第２の領域、（ｃ）第１の領域の表面領域
に設けられ、且つ、整流接合を形成して接する第３の領
域、並びに、（ｄ）第２の領域の表面領域に設けられ、
且つ、整流接合を形成して接する第４の領域、を有す
る。
の態様に係る半導体メモリセルにおいては、第５の領域
が省略されている点が、本発明の第６の態様に係る半導
体メモリセルと相違する。即ち、本発明の第７の態様に
係る半導体メモリセルは、（１）ソース／ドレイン領
域、チャネル形成領域、及びゲート領域を有する第１導
電形の読み出し用の第１のトランジスタ、（２）ソース
／ドレイン領域、チャネル形成領域、及びゲート領域を
有する第２導電形のスイッチ用の第２のトランジスタ、
並びに、（３）ソース／ドレイン領域、チャネル領域及
びゲート領域を有する電流制御用の接合型トランジス
タ、から成り、（ａ）第１導電形を有する半導体性の第
１の領域、（ｂ）第１の領域と接し、第２導電形を有す
る半導体性の第２の領域、（ｃ）第１の領域の表面領域
に設けられ、且つ、整流接合を形成して接する第３の領
域、並びに、（ｄ）第２の領域の表面領域に設けられ、
且つ、整流接合を形成して接する第４の領域、を有す
る。
【００３９】そして、（Ａ−１）第１のトランジスタの
一方のソース／ドレイン領域は、第１の領域の表面領域
から構成され、（Ａ−２）第１のトランジスタの他方の
ソース／ドレイン領域は、第４の領域から構成され、
（Ａ−３）第１のトランジスタのチャネル形成領域は、
第１の領域の該表面領域と第４の領域とで挟まれた第２
の領域の表面領域から構成され、（Ａ−４）第１のトラ
ンジスタのゲート領域は、第１のトランジスタのチャネ
ル形成領域の上方に絶縁膜を介して設けられており、
（Ｂ−１）第２のトランジスタの一方のソース／ドレイ
ン領域は、第１のトランジスタのチャネル形成領域を構
成する第２の領域の該表面領域から構成され、（Ｂ−
２）第２のトランジスタの他方のソース／ドレイン領域
は、第３の領域から構成され、（Ｂ−３）第２のトラン
ジスタのチャネル形成領域は、第１のトランジスタの一
方のソース／ドレイン領域を構成する第１の領域の該表
面領域から構成され、（Ｂ−４）第２のトランジスタの
ゲート領域は、第２のトランジスタのチャネル形成領域
の上方に絶縁膜を介して設けられており、第２のトラン
ジスタを構成するゲート領域の導電形は、第１のトラン
ジスタを構成するゲート領域の導電形と異なっており、
（Ｃ−１）接合型トランジスタのゲート領域は、第３の
領域、及び、該第３の領域と対向する第２の領域の部分
から構成され、（Ｃ−２）接合型トランジスタのチャネ
ル領域は、第３の領域と第２の領域の該部分とで挟まれ
た第１の領域の一部から構成され、（Ｃ−３）接合型ト
ランジスタの一方のソース／ドレイン領域は、接合型ト
ランジスタのチャネル領域の一端から延び、且つ、第１
のトランジスタの一方のソース／ドレイン領域を構成す
る第１の領域の該表面領域から構成され、（Ｃ−４）接
合型トランジスタの他方のソース／ドレイン領域は、接
合型トランジスタのチャネル領域の他端から延びる第１
の領域の部分から構成され、（Ｄ−１）第１のトランジ
スタのゲート領域はメモリセル選択用の第１Ａの配線
（例えば、第１のワード線）に接続され、（Ｄ−２）第
２のトランジスタのゲート領域はメモリセル選択用の第
１Ｂの配線（例えば、第２のワード線）に接続され、
（Ｅ）第３の領域は、書き込み情報設定線に接続され、
（Ｆ）第４の領域は、第２の配線に接続されていること
を特徴とする。尚、第１の領域を第４の配線に接続し、
第２の配線をビット線とし、第４の配線に第２の所定の
電位を加える構成、あるいは、第４の配線をビット線と
し、第２の配線に第２の所定の電位を加える構成とする
ことが好ましい。
一方のソース／ドレイン領域は、第１の領域の表面領域
から構成され、（Ａ−２）第１のトランジスタの他方の
ソース／ドレイン領域は、第４の領域から構成され、
（Ａ−３）第１のトランジスタのチャネル形成領域は、
第１の領域の該表面領域と第４の領域とで挟まれた第２
の領域の表面領域から構成され、（Ａ−４）第１のトラ
ンジスタのゲート領域は、第１のトランジスタのチャネ
ル形成領域の上方に絶縁膜を介して設けられており、
（Ｂ−１）第２のトランジスタの一方のソース／ドレイ
ン領域は、第１のトランジスタのチャネル形成領域を構
成する第２の領域の該表面領域から構成され、（Ｂ−
２）第２のトランジスタの他方のソース／ドレイン領域
は、第３の領域から構成され、（Ｂ−３）第２のトラン
ジスタのチャネル形成領域は、第１のトランジスタの一
方のソース／ドレイン領域を構成する第１の領域の該表
面領域から構成され、（Ｂ−４）第２のトランジスタの
ゲート領域は、第２のトランジスタのチャネル形成領域
の上方に絶縁膜を介して設けられており、第２のトラン
ジスタを構成するゲート領域の導電形は、第１のトラン
ジスタを構成するゲート領域の導電形と異なっており、
（Ｃ−１）接合型トランジスタのゲート領域は、第３の
領域、及び、該第３の領域と対向する第２の領域の部分
から構成され、（Ｃ−２）接合型トランジスタのチャネ
ル領域は、第３の領域と第２の領域の該部分とで挟まれ
た第１の領域の一部から構成され、（Ｃ−３）接合型ト
ランジスタの一方のソース／ドレイン領域は、接合型ト
ランジスタのチャネル領域の一端から延び、且つ、第１
のトランジスタの一方のソース／ドレイン領域を構成す
る第１の領域の該表面領域から構成され、（Ｃ−４）接
合型トランジスタの他方のソース／ドレイン領域は、接
合型トランジスタのチャネル領域の他端から延びる第１
の領域の部分から構成され、（Ｄ−１）第１のトランジ
スタのゲート領域はメモリセル選択用の第１Ａの配線
（例えば、第１のワード線）に接続され、（Ｄ−２）第
２のトランジスタのゲート領域はメモリセル選択用の第
１Ｂの配線（例えば、第２のワード線）に接続され、
（Ｅ）第３の領域は、書き込み情報設定線に接続され、
（Ｆ）第４の領域は、第２の配線に接続されていること
を特徴とする。尚、第１の領域を第４の配線に接続し、
第２の配線をビット線とし、第４の配線に第２の所定の
電位を加える構成、あるいは、第４の配線をビット線と
し、第２の配線に第２の所定の電位を加える構成とする
ことが好ましい。
【００４０】本発明の第７の態様に係る半導体メモリセ
ルにおいては、第１の領域と第３の領域との間でダイオ
ードが形成され、第１の領域は、第３の領域を介して書
き込み情報設定線に接続されている構成とすることがで
きる。尚、このダイオードからの注入キャリアが半導体
メモリセルをラッチアップさせる可能性が存在する場合
には、第１の領域の表面領域に設けられ、整流接合を形
成して接するダイオード構成領域を更に有し、該ダイオ
ード構成領域と第１の領域とによって多数キャリア・ダ
イオードが構成され、第１の領域は、該ダイオード構成
領域を介して書き込み情報設定線に接続されている構成
とすることが好ましい。
ルにおいては、第１の領域と第３の領域との間でダイオ
ードが形成され、第１の領域は、第３の領域を介して書
き込み情報設定線に接続されている構成とすることがで
きる。尚、このダイオードからの注入キャリアが半導体
メモリセルをラッチアップさせる可能性が存在する場合
には、第１の領域の表面領域に設けられ、整流接合を形
成して接するダイオード構成領域を更に有し、該ダイオ
ード構成領域と第１の領域とによって多数キャリア・ダ
イオードが構成され、第１の領域は、該ダイオード構成
領域を介して書き込み情報設定線に接続されている構成
とすることが好ましい。
【００４１】上記の目的を達成するための本発明の第８
の態様に係る半導体メモリセルにおいては、電流制御用
の接合型トランジスタが設けられている位置が、本発明
の第６の態様に係る半導体メモリセルと相違している。
即ち、本発明の第８の態様に係る半導体メモリセルは、
（１）ソース／ドレイン領域、チャネル形成領域、及び
ゲート領域を有する第１導電形の読み出し用の第１のト
ランジスタ、（２）ソース／ドレイン領域、チャネル形
成領域、及びゲート領域を有する第２導電形のスイッチ
用の第２のトランジスタ、並びに、（３）ソース／ドレ
イン領域、チャネル領域及びゲート領域を有する電流制
御用の接合型トランジスタ、から成り、（ａ）第２導電
形を有する半導体性の第１の領域、（ｂ）第１の領域の
表面領域に設けられた、第１導電形を有する半導体性の
第２の領域、（ｃ）第２の領域の表面領域に設けられ、
整流接合を形成して接する第３の領域、（ｄ）第１の領
域の表面領域に第２の領域と離間して設けられた、第１
導電形を有する半導体性の第４の領域、並びに、（ｅ）
第４の領域の表面領域に設けられ、整流接合を形成して
接する第５の領域、を有する。
の態様に係る半導体メモリセルにおいては、電流制御用
の接合型トランジスタが設けられている位置が、本発明
の第６の態様に係る半導体メモリセルと相違している。
即ち、本発明の第８の態様に係る半導体メモリセルは、
（１）ソース／ドレイン領域、チャネル形成領域、及び
ゲート領域を有する第１導電形の読み出し用の第１のト
ランジスタ、（２）ソース／ドレイン領域、チャネル形
成領域、及びゲート領域を有する第２導電形のスイッチ
用の第２のトランジスタ、並びに、（３）ソース／ドレ
イン領域、チャネル領域及びゲート領域を有する電流制
御用の接合型トランジスタ、から成り、（ａ）第２導電
形を有する半導体性の第１の領域、（ｂ）第１の領域の
表面領域に設けられた、第１導電形を有する半導体性の
第２の領域、（ｃ）第２の領域の表面領域に設けられ、
整流接合を形成して接する第３の領域、（ｄ）第１の領
域の表面領域に第２の領域と離間して設けられた、第１
導電形を有する半導体性の第４の領域、並びに、（ｅ）
第４の領域の表面領域に設けられ、整流接合を形成して
接する第５の領域、を有する。
【００４２】そして、（Ａ−１）第１のトランジスタの
一方のソース／ドレイン領域は、第２の領域の表面領域
の一部から構成され、（Ａ−２）第１のトランジスタの
他方のソース／ドレイン領域は、第４の領域から構成さ
れ、（Ａ−３）第１のトランジスタのチャネル形成領域
は、第２の領域の表面領域の該一部と第４の領域の該表
面領域とで挟まれた第１の領域の表面領域の一部から構
成され、（Ａ−４）第１のトランジスタのゲート領域
は、第１のトランジスタのチャネル形成領域の上方に絶
縁膜を介して設けられており、（Ｂ−１）第２のトラン
ジスタの一方のソース／ドレイン領域は、第１の領域の
表面領域の他の部分から構成され、（Ｂ−２）第２のト
ランジスタの他方のソース／ドレイン領域は、第３の領
域から構成され、（Ｂ−３）第２のトランジスタのチャ
ネル形成領域は、第１の領域の表面領域の該他の部分と
第３の領域とで挟まれた第２の領域の表面領域の他の部
分から構成され、（Ｂ−４）第２のトランジスタのゲー
ト領域は、第２のトランジスタのチャネル形成領域の上
方に絶縁膜を介して設けられており、第２のトランジス
タを構成するゲート領域の導電形は、第１のトランジス
タを構成するゲート領域の導電形と異なっており、（Ｃ
−１）接合型トランジスタのゲート領域は、第５の領
域、及び、該第５の領域と対向する第１の領域の部分か
ら構成され、（Ｃ−２）接合型トランジスタのチャネル
領域は、第５の領域と第１の領域の該部分とで挟まれた
第４の領域の一部から構成され、（Ｃ−３）接合型トラ
ンジスタの一方のソース／ドレイン領域は、接合型トラ
ンジスタのチャネル領域の一端から延び、且つ、第１の
トランジスタの他方のソース／ドレイン領域を構成する
第４の領域の該表面領域から構成され、（Ｃ−４）接合
型トランジスタの他方のソース／ドレイン領域は、接合
型トランジスタのチャネル領域の他端から延びる第４の
領域の部分から構成され、（Ｄ−１）第１のトランジス
タのゲート領域はメモリセル選択用の第１Ａの配線（例
えば、第１のワード線）に接続され、（Ｄ−２）第２の
トランジスタのゲート領域はメモリセル選択用の第１Ｂ
の配線（例えば、第２のワード線）に接続され、（Ｅ）
第３の領域は、書き込み情報設定線に接続され、（Ｆ）
第４の領域は、第２の配線に接続され、（Ｇ）第５の領
域は、第３の配線に接続されていることを特徴とする。
尚、第２の領域を第４の配線に接続し、第２の配線をビ
ット線とし、第４の配線に第２の所定の電位を加える構
成、あるいは、第４の配線をビット線とし、第２の配線
に第２の所定の電位を加える構成とすることが好まし
い。
一方のソース／ドレイン領域は、第２の領域の表面領域
の一部から構成され、（Ａ−２）第１のトランジスタの
他方のソース／ドレイン領域は、第４の領域から構成さ
れ、（Ａ−３）第１のトランジスタのチャネル形成領域
は、第２の領域の表面領域の該一部と第４の領域の該表
面領域とで挟まれた第１の領域の表面領域の一部から構
成され、（Ａ−４）第１のトランジスタのゲート領域
は、第１のトランジスタのチャネル形成領域の上方に絶
縁膜を介して設けられており、（Ｂ−１）第２のトラン
ジスタの一方のソース／ドレイン領域は、第１の領域の
表面領域の他の部分から構成され、（Ｂ−２）第２のト
ランジスタの他方のソース／ドレイン領域は、第３の領
域から構成され、（Ｂ−３）第２のトランジスタのチャ
ネル形成領域は、第１の領域の表面領域の該他の部分と
第３の領域とで挟まれた第２の領域の表面領域の他の部
分から構成され、（Ｂ−４）第２のトランジスタのゲー
ト領域は、第２のトランジスタのチャネル形成領域の上
方に絶縁膜を介して設けられており、第２のトランジス
タを構成するゲート領域の導電形は、第１のトランジス
タを構成するゲート領域の導電形と異なっており、（Ｃ
−１）接合型トランジスタのゲート領域は、第５の領
域、及び、該第５の領域と対向する第１の領域の部分か
ら構成され、（Ｃ−２）接合型トランジスタのチャネル
領域は、第５の領域と第１の領域の該部分とで挟まれた
第４の領域の一部から構成され、（Ｃ−３）接合型トラ
ンジスタの一方のソース／ドレイン領域は、接合型トラ
ンジスタのチャネル領域の一端から延び、且つ、第１の
トランジスタの他方のソース／ドレイン領域を構成する
第４の領域の該表面領域から構成され、（Ｃ−４）接合
型トランジスタの他方のソース／ドレイン領域は、接合
型トランジスタのチャネル領域の他端から延びる第４の
領域の部分から構成され、（Ｄ−１）第１のトランジス
タのゲート領域はメモリセル選択用の第１Ａの配線（例
えば、第１のワード線）に接続され、（Ｄ−２）第２の
トランジスタのゲート領域はメモリセル選択用の第１Ｂ
の配線（例えば、第２のワード線）に接続され、（Ｅ）
第３の領域は、書き込み情報設定線に接続され、（Ｆ）
第４の領域は、第２の配線に接続され、（Ｇ）第５の領
域は、第３の配線に接続されていることを特徴とする。
尚、第２の領域を第４の配線に接続し、第２の配線をビ
ット線とし、第４の配線に第２の所定の電位を加える構
成、あるいは、第４の配線をビット線とし、第２の配線
に第２の所定の電位を加える構成とすることが好まし
い。
【００４３】本発明の第８の態様に係る半導体メモリセ
ルにおいては、第２の領域と第３の領域との間でダイオ
ードが形成され、第２の領域は、第３の領域を介して書
き込み情報設定線に接続されている構成とすることがで
きる。尚、このダイオードからの注入キャリアが半導体
メモリセルをラッチアップさせる可能性が存在する場合
には、第２の領域の表面領域に設けられ、整流接合を形
成して接するダイオード構成領域を更に有し、該ダイオ
ード構成領域と第２の領域とによって多数キャリア・ダ
イオードが構成され、第２の領域は、該ダイオード構成
領域を介して書き込み情報設定線に接続されている構成
とすることが好ましい。
ルにおいては、第２の領域と第３の領域との間でダイオ
ードが形成され、第２の領域は、第３の領域を介して書
き込み情報設定線に接続されている構成とすることがで
きる。尚、このダイオードからの注入キャリアが半導体
メモリセルをラッチアップさせる可能性が存在する場合
には、第２の領域の表面領域に設けられ、整流接合を形
成して接するダイオード構成領域を更に有し、該ダイオ
ード構成領域と第２の領域とによって多数キャリア・ダ
イオードが構成され、第２の領域は、該ダイオード構成
領域を介して書き込み情報設定線に接続されている構成
とすることが好ましい。
【００４４】更には、本発明の第８の態様に係る半導体
メモリセルにおいては、第５の領域は、第３の配線に接
続される代わりに、書き込み情報設定線に接続されてい
る構成とすることができ、あるいは又、第５の領域は、
第３の配線に接続される代わりに、第１の領域に接続さ
れている構成とすることができる。これらの場合、第２
の領域と第３の領域との間でダイオードが形成され、第
２の領域は、第３の領域を介して書き込み情報設定線に
接続されている構成とすることができる。尚、このダイ
オードからの注入キャリアが半導体メモリセルをラッチ
アップさせる可能性が存在する場合には、第２の領域の
表面領域に設けられ、整流接合を形成して接するダイオ
ード構成領域を更に有し、該ダイオード構成領域と第２
の領域とによって多数キャリア・ダイオードが構成さ
れ、第２の領域は、該ダイオード構成領域を介して書き
込み情報設定線に接続されている構成とすることが好ま
しい。
メモリセルにおいては、第５の領域は、第３の配線に接
続される代わりに、書き込み情報設定線に接続されてい
る構成とすることができ、あるいは又、第５の領域は、
第３の配線に接続される代わりに、第１の領域に接続さ
れている構成とすることができる。これらの場合、第２
の領域と第３の領域との間でダイオードが形成され、第
２の領域は、第３の領域を介して書き込み情報設定線に
接続されている構成とすることができる。尚、このダイ
オードからの注入キャリアが半導体メモリセルをラッチ
アップさせる可能性が存在する場合には、第２の領域の
表面領域に設けられ、整流接合を形成して接するダイオ
ード構成領域を更に有し、該ダイオード構成領域と第２
の領域とによって多数キャリア・ダイオードが構成さ
れ、第２の領域は、該ダイオード構成領域を介して書き
込み情報設定線に接続されている構成とすることが好ま
しい。
【００４５】上記の目的を達成するための本発明の第９
の態様に係る半導体メモリセルにおいては、第５の領域
が省略されている点が、本発明の第８の態様に係る半導
体メモリセルと相違する。即ち、本発明の第９の態様に
係る半導体メモリセルは、（１）ソース／ドレイン領
域、チャネル形成領域、及びゲート領域を有する第１導
電形の読み出し用の第１のトランジスタ、（２）ソース
／ドレイン領域、チャネル形成領域、及びゲート領域を
有する第２導電形のスイッチ用の第２のトランジスタ、
並びに、（３）ソース／ドレイン領域、チャネル領域及
びゲート領域を有する電流制御用の接合型トランジス
タ、から成り、（ａ）第１導電形を有する半導体性の第
１の領域、（ｂ）第１の領域と接し、第２導電形を有す
る半導体性の第２の領域、（ｃ）第１の領域の表面領域
に設けられ、且つ、整流接合を形成して接する第３の領
域、（ｄ）第２の領域の表面領域に設けられた、第１導
電形を有する半導体性の第４の領域、並びに、（ｅ）第
４の領域の表面領域に設けられ、且つ、整流接合を形成
して接する第５の領域、を有する。
の態様に係る半導体メモリセルにおいては、第５の領域
が省略されている点が、本発明の第８の態様に係る半導
体メモリセルと相違する。即ち、本発明の第９の態様に
係る半導体メモリセルは、（１）ソース／ドレイン領
域、チャネル形成領域、及びゲート領域を有する第１導
電形の読み出し用の第１のトランジスタ、（２）ソース
／ドレイン領域、チャネル形成領域、及びゲート領域を
有する第２導電形のスイッチ用の第２のトランジスタ、
並びに、（３）ソース／ドレイン領域、チャネル領域及
びゲート領域を有する電流制御用の接合型トランジス
タ、から成り、（ａ）第１導電形を有する半導体性の第
１の領域、（ｂ）第１の領域と接し、第２導電形を有す
る半導体性の第２の領域、（ｃ）第１の領域の表面領域
に設けられ、且つ、整流接合を形成して接する第３の領
域、（ｄ）第２の領域の表面領域に設けられた、第１導
電形を有する半導体性の第４の領域、並びに、（ｅ）第
４の領域の表面領域に設けられ、且つ、整流接合を形成
して接する第５の領域、を有する。
【００４６】そして、（Ａ−１）第１のトランジスタの
一方のソース／ドレイン領域は、第１の領域の表面領域
から構成され、（Ａ−２）第１のトランジスタの他方の
ソース／ドレイン領域は、第４の領域から構成され、
（Ａ−３）第１のトランジスタのチャネル形成領域は、
第１の領域の該表面領域と第４の領域とで挟まれた第２
の領域の表面領域から構成され、（Ａ−４）第１のトラ
ンジスタのゲート領域は、第１のトランジスタのチャネ
ル形成領域の上方に絶縁膜を介して設けられており、
（Ｂ−１）第２のトランジスタの一方のソース／ドレイ
ン領域は、第１のトランジスタのチャネル形成領域を構
成する第２の領域の該表面領域から構成され、（Ｂ−
２）第２のトランジスタの他方のソース／ドレイン領域
は、第３の領域から構成され、（Ｂ−３）第２のトラン
ジスタのチャネル形成領域は、第１のトランジスタの一
方のソース／ドレイン領域を構成する第１の領域の該表
面領域から構成され、（Ｂ−４）第２のトランジスタの
ゲート領域は、第２のトランジスタのチャネル形成領域
の上方に絶縁膜を介して設けられており、第２のトラン
ジスタを構成するゲート領域の導電形は、第１のトラン
ジスタを構成するゲート領域の導電形と異なっており、
（Ｃ−１）接合型トランジスタのゲート領域は、第５の
領域、及び、該第５の領域と対向する第２の領域の部分
から構成され、（Ｃ−２）接合型トランジスタのチャネ
ル領域は、第５の領域と第２の領域の該部分とで挟まれ
た第４の領域の一部から構成され、（Ｃ−３）接合型ト
ランジスタの一方のソース／ドレイン領域は、接合型ト
ランジスタのチャネル領域の一端から延び、且つ、第１
のトランジスタの他方のソース／ドレイン領域を構成す
る第４の領域の該表面領域から構成され、（Ｃ−４）接
合型トランジスタの他方のソース／ドレイン領域は、接
合型トランジスタのチャネル領域の他端から延びる第４
の領域の部分から構成され、（Ｄ−１）第１のトランジ
スタのゲート領域はメモリセル選択用の第１Ａの配線
（例えば、第１のワード線）に接続され、（Ｄ−２）第
２のトランジスタのゲート領域はメモリセル選択用の第
１Ｂの配線（例えば、第２のワード線）に接続され、
（Ｅ）第３の領域は、書き込み情報設定線に接続され、
（Ｆ）第４の領域は、第２の配線に接続され、（Ｇ）第
５の領域は、第３の配線に接続されていることを特徴と
する。尚、第１の領域を第４の配線に接続し、第２の配
線をビット線とし、第４の配線に第２の所定の電位を加
える構成、あるいは、第４の配線をビット線とし、第２
の配線に第２の所定の電位を加える構成とすることが好
ましい。
一方のソース／ドレイン領域は、第１の領域の表面領域
から構成され、（Ａ−２）第１のトランジスタの他方の
ソース／ドレイン領域は、第４の領域から構成され、
（Ａ−３）第１のトランジスタのチャネル形成領域は、
第１の領域の該表面領域と第４の領域とで挟まれた第２
の領域の表面領域から構成され、（Ａ−４）第１のトラ
ンジスタのゲート領域は、第１のトランジスタのチャネ
ル形成領域の上方に絶縁膜を介して設けられており、
（Ｂ−１）第２のトランジスタの一方のソース／ドレイ
ン領域は、第１のトランジスタのチャネル形成領域を構
成する第２の領域の該表面領域から構成され、（Ｂ−
２）第２のトランジスタの他方のソース／ドレイン領域
は、第３の領域から構成され、（Ｂ−３）第２のトラン
ジスタのチャネル形成領域は、第１のトランジスタの一
方のソース／ドレイン領域を構成する第１の領域の該表
面領域から構成され、（Ｂ−４）第２のトランジスタの
ゲート領域は、第２のトランジスタのチャネル形成領域
の上方に絶縁膜を介して設けられており、第２のトラン
ジスタを構成するゲート領域の導電形は、第１のトラン
ジスタを構成するゲート領域の導電形と異なっており、
（Ｃ−１）接合型トランジスタのゲート領域は、第５の
領域、及び、該第５の領域と対向する第２の領域の部分
から構成され、（Ｃ−２）接合型トランジスタのチャネ
ル領域は、第５の領域と第２の領域の該部分とで挟まれ
た第４の領域の一部から構成され、（Ｃ−３）接合型ト
ランジスタの一方のソース／ドレイン領域は、接合型ト
ランジスタのチャネル領域の一端から延び、且つ、第１
のトランジスタの他方のソース／ドレイン領域を構成す
る第４の領域の該表面領域から構成され、（Ｃ−４）接
合型トランジスタの他方のソース／ドレイン領域は、接
合型トランジスタのチャネル領域の他端から延びる第４
の領域の部分から構成され、（Ｄ−１）第１のトランジ
スタのゲート領域はメモリセル選択用の第１Ａの配線
（例えば、第１のワード線）に接続され、（Ｄ−２）第
２のトランジスタのゲート領域はメモリセル選択用の第
１Ｂの配線（例えば、第２のワード線）に接続され、
（Ｅ）第３の領域は、書き込み情報設定線に接続され、
（Ｆ）第４の領域は、第２の配線に接続され、（Ｇ）第
５の領域は、第３の配線に接続されていることを特徴と
する。尚、第１の領域を第４の配線に接続し、第２の配
線をビット線とし、第４の配線に第２の所定の電位を加
える構成、あるいは、第４の配線をビット線とし、第２
の配線に第２の所定の電位を加える構成とすることが好
ましい。
【００４７】本発明の第９の態様に係る半導体メモリセ
ルにおいては、第１の領域と第３の領域との間でダイオ
ードが形成され、第１の領域は、第３の領域を介して書
き込み情報設定線に接続されている構成とすることがで
きる。尚、このダイオードからの注入キャリアが半導体
メモリセルをラッチアップさせる可能性が存在する場合
には、第１の領域の表面領域に設けられ、整流接合を形
成して接するダイオード構成領域を更に有し、該ダイオ
ード構成領域と第１の領域とによって多数キャリア・ダ
イオードが構成され、第１の領域は、該ダイオード構成
領域を介して書き込み情報設定線に接続されている構成
とすることが好ましい。
ルにおいては、第１の領域と第３の領域との間でダイオ
ードが形成され、第１の領域は、第３の領域を介して書
き込み情報設定線に接続されている構成とすることがで
きる。尚、このダイオードからの注入キャリアが半導体
メモリセルをラッチアップさせる可能性が存在する場合
には、第１の領域の表面領域に設けられ、整流接合を形
成して接するダイオード構成領域を更に有し、該ダイオ
ード構成領域と第１の領域とによって多数キャリア・ダ
イオードが構成され、第１の領域は、該ダイオード構成
領域を介して書き込み情報設定線に接続されている構成
とすることが好ましい。
【００４８】更には、第５の領域は、第３の配線に接続
される代わりに、書き込み情報設定線に接続されている
構成、若しくは、第５の領域は、第３の配線に接続され
る代わりに、第２の領域に接続されている構成とするこ
とができる。これらの場合、第１の領域と第３の領域と
の間でダイオードが形成され、第１の領域は、第３の領
域を介して書き込み情報設定線に接続されている構成と
することができる。尚、このダイオードからの注入キャ
リアが半導体メモリセルをラッチアップさせる可能性が
存在する場合には、第１の領域の表面領域に設けられ、
整流接合を形成して接するダイオード構成領域を更に有
し、該ダイオード構成領域と第１の領域とによって多数
キャリア・ダイオードが構成され、第１の領域は、該ダ
イオード構成領域を介して書き込み情報設定線に接続さ
れている構成とすることが好ましい。
される代わりに、書き込み情報設定線に接続されている
構成、若しくは、第５の領域は、第３の配線に接続され
る代わりに、第２の領域に接続されている構成とするこ
とができる。これらの場合、第１の領域と第３の領域と
の間でダイオードが形成され、第１の領域は、第３の領
域を介して書き込み情報設定線に接続されている構成と
することができる。尚、このダイオードからの注入キャ
リアが半導体メモリセルをラッチアップさせる可能性が
存在する場合には、第１の領域の表面領域に設けられ、
整流接合を形成して接するダイオード構成領域を更に有
し、該ダイオード構成領域と第１の領域とによって多数
キャリア・ダイオードが構成され、第１の領域は、該ダ
イオード構成領域を介して書き込み情報設定線に接続さ
れている構成とすることが好ましい。
【００４９】上記の目的を達成するための本発明の第１
０の態様に係る半導体メモリセルにおいては、電流制御
用の第３のトランジスタが設けられている点が、本発明
の第９の態様に係る半導体メモリセルと相違する。即
ち、本発明の第１０の態様に係る半導体メモリセルは、
（１）ソース／ドレイン領域、チャネル形成領域、及び
ゲート領域を有する第１導電形の読み出し用の第１のト
ランジスタ、（２）ソース／ドレイン領域、チャネル形
成領域、及びゲート領域を有する第２導電形のスイッチ
用の第２のトランジスタ、（３）ソース／ドレイン領
域、チャネル形成領域、及びゲート領域を有する第２導
電形の電流制御用の第３のトランジスタ、並びに、
（４）ソース／ドレイン領域、チャネル領域及びゲート
領域を有する電流制御用の接合型トランジスタ、から成
り、（ａ）第１導電形を有する半導体性の第１の領域、
（ｂ）第１の領域と接し、第２導電形を有する半導体性
の第２の領域、（ｃ）第１の領域の表面領域に設けら
れ、整流接合を形成して接する第３の領域、（ｄ）第２
の領域の表面領域に設けられた、第１導電形を有する半
導体性の第４の領域、並びに、（ｅ）第４の領域の表面
領域に設けられ、整流接合を形成して接する第５の領
域、を有する。
０の態様に係る半導体メモリセルにおいては、電流制御
用の第３のトランジスタが設けられている点が、本発明
の第９の態様に係る半導体メモリセルと相違する。即
ち、本発明の第１０の態様に係る半導体メモリセルは、
（１）ソース／ドレイン領域、チャネル形成領域、及び
ゲート領域を有する第１導電形の読み出し用の第１のト
ランジスタ、（２）ソース／ドレイン領域、チャネル形
成領域、及びゲート領域を有する第２導電形のスイッチ
用の第２のトランジスタ、（３）ソース／ドレイン領
域、チャネル形成領域、及びゲート領域を有する第２導
電形の電流制御用の第３のトランジスタ、並びに、
（４）ソース／ドレイン領域、チャネル領域及びゲート
領域を有する電流制御用の接合型トランジスタ、から成
り、（ａ）第１導電形を有する半導体性の第１の領域、
（ｂ）第１の領域と接し、第２導電形を有する半導体性
の第２の領域、（ｃ）第１の領域の表面領域に設けら
れ、整流接合を形成して接する第３の領域、（ｄ）第２
の領域の表面領域に設けられた、第１導電形を有する半
導体性の第４の領域、並びに、（ｅ）第４の領域の表面
領域に設けられ、整流接合を形成して接する第５の領
域、を有する。
【００５０】そして、（Ａ−１）第１のトランジスタの
一方のソース／ドレイン領域は、第１の領域の表面領域
から構成され、（Ａ−２）第１のトランジスタの他方の
ソース／ドレイン領域は、第４の領域の表面領域から構
成され、（Ａ−３）第１のトランジスタのチャネル形成
領域は、第１の領域の該表面領域と第４の領域の該表面
領域とで挟まれた第２の領域の表面領域から構成され、
（Ａ−４）第１のトランジスタのゲート領域は、第１の
トランジスタのチャネル形成領域の上方に絶縁膜を介し
て設けられており、（Ｂ−１）第２のトランジスタの一
方のソース／ドレイン領域は、第２の領域の該表面領域
から構成され、（Ｂ−２）第２のトランジスタの他方の
ソース／ドレイン領域は、第３の領域から構成され、
（Ｂ−３）第２のトランジスタのチャネル形成領域は、
第１の領域の該表面領域から構成され、（Ｂ−４）第２
のトランジスタのゲート領域は、第２のトランジスタの
チャネル形成領域の上方に絶縁膜を介して設けられてお
り、第２のトランジスタを構成するゲート領域の導電形
は、第１のトランジスタを構成するゲート領域の導電形
と異なっており、（Ｃ−１）第３のトランジスタの一方
のソース／ドレイン領域は、第２の領域の該表面領域か
ら構成され、（Ｃ−２）第３のトランジスタの他方のソ
ース／ドレイン領域は、第５の領域から構成され、（Ｃ
−３）第３のトランジスタのチャネル形成領域は、第４
の領域の該表面領域から構成され、（Ｃ−４）第３のト
ランジスタのゲート領域は、第３のトランジスタのチャ
ネル形成領域の上方に絶縁膜を介して設けられており、
第３のトランジスタを構成するゲート領域の導電形は、
第２のトランジスタを構成するゲート領域の導電形と同
じであり、（Ｄ−１）接合型トランジスタのゲート領域
は、第５の領域、及び、該第５の領域と対向する第２の
領域の部分から構成され、（Ｄ−２）接合型トランジス
タのチャネル領域は、第５の領域と第２の領域の該部分
とで挟まれた第４の領域の一部から構成され、（Ｄ−
３）接合型トランジスタの一方のソース／ドレイン領域
は、接合型トランジスタのチャネル領域の一端から延
び、且つ、第１のトランジスタの他方のソース／ドレイ
ン領域を構成し、そして、第３のトランジスタのチャネ
ル形成領域を構成する第４の領域の該表面領域から構成
され、（Ｄ−４）接合型トランジスタの他方のソース／
ドレイン領域は、接合型トランジスタのチャネル領域の
他端から延びる第４の領域の部分から構成され、（Ｅ−
１）第１のトランジスタのゲート領域はメモリセル選択
用の第１Ａの配線（例えば、第１のワード線）に接続さ
れ、（Ｅ−２）第２のトランジスタのゲート領域はメモ
リセル選択用の第１Ｂの配線（例えば、第２のワード
線）に接続され、（Ｅ−３）第３のトランジスタのゲー
ト領域はメモリセル選択用の第１Ｃの配線（例えば、第
３のワード線）に接続され、（Ｆ）第３の領域は、書き
込み情報設定線に接続され、（Ｇ）第４の領域は、第２
の配線に接続されていることを特徴とする。尚、第１の
領域を第３の配線に接続し、第２の配線をビット線と
し、第３の配線に第２の所定の電位を加える構成、ある
いは、第３の配線をビット線とし、第２の配線に第２の
所定の電位を加える構成とすることが好ましい。
一方のソース／ドレイン領域は、第１の領域の表面領域
から構成され、（Ａ−２）第１のトランジスタの他方の
ソース／ドレイン領域は、第４の領域の表面領域から構
成され、（Ａ−３）第１のトランジスタのチャネル形成
領域は、第１の領域の該表面領域と第４の領域の該表面
領域とで挟まれた第２の領域の表面領域から構成され、
（Ａ−４）第１のトランジスタのゲート領域は、第１の
トランジスタのチャネル形成領域の上方に絶縁膜を介し
て設けられており、（Ｂ−１）第２のトランジスタの一
方のソース／ドレイン領域は、第２の領域の該表面領域
から構成され、（Ｂ−２）第２のトランジスタの他方の
ソース／ドレイン領域は、第３の領域から構成され、
（Ｂ−３）第２のトランジスタのチャネル形成領域は、
第１の領域の該表面領域から構成され、（Ｂ−４）第２
のトランジスタのゲート領域は、第２のトランジスタの
チャネル形成領域の上方に絶縁膜を介して設けられてお
り、第２のトランジスタを構成するゲート領域の導電形
は、第１のトランジスタを構成するゲート領域の導電形
と異なっており、（Ｃ−１）第３のトランジスタの一方
のソース／ドレイン領域は、第２の領域の該表面領域か
ら構成され、（Ｃ−２）第３のトランジスタの他方のソ
ース／ドレイン領域は、第５の領域から構成され、（Ｃ
−３）第３のトランジスタのチャネル形成領域は、第４
の領域の該表面領域から構成され、（Ｃ−４）第３のト
ランジスタのゲート領域は、第３のトランジスタのチャ
ネル形成領域の上方に絶縁膜を介して設けられており、
第３のトランジスタを構成するゲート領域の導電形は、
第２のトランジスタを構成するゲート領域の導電形と同
じであり、（Ｄ−１）接合型トランジスタのゲート領域
は、第５の領域、及び、該第５の領域と対向する第２の
領域の部分から構成され、（Ｄ−２）接合型トランジス
タのチャネル領域は、第５の領域と第２の領域の該部分
とで挟まれた第４の領域の一部から構成され、（Ｄ−
３）接合型トランジスタの一方のソース／ドレイン領域
は、接合型トランジスタのチャネル領域の一端から延
び、且つ、第１のトランジスタの他方のソース／ドレイ
ン領域を構成し、そして、第３のトランジスタのチャネ
ル形成領域を構成する第４の領域の該表面領域から構成
され、（Ｄ−４）接合型トランジスタの他方のソース／
ドレイン領域は、接合型トランジスタのチャネル領域の
他端から延びる第４の領域の部分から構成され、（Ｅ−
１）第１のトランジスタのゲート領域はメモリセル選択
用の第１Ａの配線（例えば、第１のワード線）に接続さ
れ、（Ｅ−２）第２のトランジスタのゲート領域はメモ
リセル選択用の第１Ｂの配線（例えば、第２のワード
線）に接続され、（Ｅ−３）第３のトランジスタのゲー
ト領域はメモリセル選択用の第１Ｃの配線（例えば、第
３のワード線）に接続され、（Ｆ）第３の領域は、書き
込み情報設定線に接続され、（Ｇ）第４の領域は、第２
の配線に接続されていることを特徴とする。尚、第１の
領域を第３の配線に接続し、第２の配線をビット線と
し、第３の配線に第２の所定の電位を加える構成、ある
いは、第３の配線をビット線とし、第２の配線に第２の
所定の電位を加える構成とすることが好ましい。
【００５１】本発明の第１０の態様に係る半導体メモリ
セルにおいては、第１の領域と第３の領域との間でダイ
オードが形成され、第１の領域は、第３の領域を介して
書き込み情報設定線に接続されている構成とすることが
できる。尚、このダイオードからの注入キャリアが半導
体メモリセルをラッチアップさせる可能性が存在する場
合には、第１の領域の表面領域に設けられ、整流接合を
形成して接するダイオード構成領域を更に有し、該ダイ
オード構成領域と第１の領域とによって多数キャリア・
ダイオードが構成され、第１の領域は、該ダイオード構
成領域を介して書き込み情報設定線に接続されている構
成とすることが好ましい。
セルにおいては、第１の領域と第３の領域との間でダイ
オードが形成され、第１の領域は、第３の領域を介して
書き込み情報設定線に接続されている構成とすることが
できる。尚、このダイオードからの注入キャリアが半導
体メモリセルをラッチアップさせる可能性が存在する場
合には、第１の領域の表面領域に設けられ、整流接合を
形成して接するダイオード構成領域を更に有し、該ダイ
オード構成領域と第１の領域とによって多数キャリア・
ダイオードが構成され、第１の領域は、該ダイオード構
成領域を介して書き込み情報設定線に接続されている構
成とすることが好ましい。
【００５２】上記の目的を達成するための本発明の第１
１の態様に係る半導体メモリセルにおいては、第２の接
合型トランジスタが設けられている点が、本発明の第７
の態様に係る半導体メモリセルと相違する。即ち、本発
明の第１１の態様に係る半導体メモリセルは、（１）ソ
ース／ドレイン領域、チャネル形成領域、及びゲート領
域を有する第１導電形の読み出し用の第１のトランジス
タ、（２）ソース／ドレイン領域、チャネル形成領域、
及びゲート領域を有する第２導電形のスイッチ用の第２
のトランジスタ、（３）ソース／ドレイン領域、チャネ
ル領域及びゲート領域を有する電流制御用の第１の接合
型トランジスタ、並びに、（４）ソース／ドレイン領
域、チャネル領域及びゲート領域を有する電流制御用の
第２の接合型トランジスタ、から成り、（ａ）第１導電
形を有する半導体性の第１の領域、（ｂ）第１の領域と
接し、第２導電形を有する半導体性の第２の領域、
（ｃ）第１の領域の表面領域に設けられ、整流接合を形
成して接する第３の領域、（ｄ）第２の領域の表面領域
に設けられた、第１導電形を有する半導体性の第４の領
域、並びに、（ｅ）第４の領域の表面領域に設けられ、
整流接合を形成して接する第５の領域、を有する。
１の態様に係る半導体メモリセルにおいては、第２の接
合型トランジスタが設けられている点が、本発明の第７
の態様に係る半導体メモリセルと相違する。即ち、本発
明の第１１の態様に係る半導体メモリセルは、（１）ソ
ース／ドレイン領域、チャネル形成領域、及びゲート領
域を有する第１導電形の読み出し用の第１のトランジス
タ、（２）ソース／ドレイン領域、チャネル形成領域、
及びゲート領域を有する第２導電形のスイッチ用の第２
のトランジスタ、（３）ソース／ドレイン領域、チャネ
ル領域及びゲート領域を有する電流制御用の第１の接合
型トランジスタ、並びに、（４）ソース／ドレイン領
域、チャネル領域及びゲート領域を有する電流制御用の
第２の接合型トランジスタ、から成り、（ａ）第１導電
形を有する半導体性の第１の領域、（ｂ）第１の領域と
接し、第２導電形を有する半導体性の第２の領域、
（ｃ）第１の領域の表面領域に設けられ、整流接合を形
成して接する第３の領域、（ｄ）第２の領域の表面領域
に設けられた、第１導電形を有する半導体性の第４の領
域、並びに、（ｅ）第４の領域の表面領域に設けられ、
整流接合を形成して接する第５の領域、を有する。
【００５３】そして、（Ａ−１）第１のトランジスタの
一方のソース／ドレイン領域は、第１の領域の表面領域
から構成され、（Ａ−２）第１のトランジスタの他方の
ソース／ドレイン領域は、第４の領域の表面領域から構
成され、（Ａ−３）第１のトランジスタのチャネル形成
領域は、第１の領域の該表面領域と第４の領域の該表面
領域とで挟まれた第２の領域の表面領域から構成され、
（Ａ−４）第１のトランジスタのゲート領域は、第１の
トランジスタのチャネル形成領域の上方に絶縁膜を介し
て設けられており、（Ｂ−１）第２のトランジスタの一
方のソース／ドレイン領域は、第２の領域の該表面領域
から構成され、（Ｂ−２）第２のトランジスタの他方の
ソース／ドレイン領域は、第３の領域から構成され、
（Ｂ−３）第２のトランジスタのチャネル形成領域は、
第１の領域の該表面領域から構成され、（Ｂ−４）第２
のトランジスタのゲート領域は、第２のトランジスタの
チャネル形成領域の上方に絶縁膜を介して設けられてお
り、第２のトランジスタを構成するゲート領域の導電形
は、第１のトランジスタを構成するゲート領域の導電形
と異なっており、（Ｃ−１）第１の接合型トランジスタ
のゲート領域は、第３の領域、及び、該第３の領域と対
向する第２の領域の部分から構成され、（Ｃ−２）第１
の接合型トランジスタのチャネル領域は、第２の領域と
第３の領域の該部分とで挟まれた第１の領域の一部から
構成され、（Ｃ−３）第１の接合型トランジスタの一方
のソース／ドレイン領域は、第１の接合型トランジスタ
のチャネル領域の一端から延び、且つ、第１のトランジ
スタの一方のソース／ドレイン領域を構成する第１の領
域の該表面領域から構成され、（Ｃ−４）第１の接合型
トランジスタの他方のソース／ドレイン領域は、第１の
接合型トランジスタのチャネル領域の他端から延びる第
１の領域の部分から構成され、（Ｄ−１）第２の接合型
トランジスタのゲート領域は、第５の領域、及び、該第
５の領域と対向する第２の領域の部分から構成され、
（Ｄ−２）第２の接合型トランジスタのチャネル領域
は、第５の領域と第２の領域の該部分とで挟まれた第４
の領域の一部から構成され、（Ｄ−３）第２の接合型ト
ランジスタの一方のソース／ドレイン領域は、第２の接
合型トランジスタのチャネル領域の一端から延び、且
つ、第１のトランジスタの他方のソース／ドレイン領域
を構成する第４の領域の該表面領域から構成され、（Ｄ
−４）第２の接合型トランジスタの他方のソース／ドレ
イン領域は、第２の接合型トランジスタのチャネル領域
の他端から延びる第４の領域の部分から構成され、（Ｅ
−１）第１のトランジスタのゲート領域はメモリセル選
択用の第１Ａの配線（例えば、第１のワード線）に接続
され、（Ｅ−２）第２のトランジスタのゲート領域はメ
モリセル選択用の第１Ｂの配線（例えば、第２のワード
線）に接続され、（Ｆ）第３の領域は、書き込み情報設
定線に接続され、（Ｇ）第４の領域は、第２の配線に接
続され、（Ｈ）第５の領域は、第３の配線に接続されて
いることを特徴とする。尚、第１の領域を第４の配線に
接続し、第２の配線をビット線とし、第４の配線に第２
の所定の電位を加える構成、あるいは、第４の配線をビ
ット線とし、第２の配線に第２の所定の電位を加える構
成とすることが好ましい。
一方のソース／ドレイン領域は、第１の領域の表面領域
から構成され、（Ａ−２）第１のトランジスタの他方の
ソース／ドレイン領域は、第４の領域の表面領域から構
成され、（Ａ−３）第１のトランジスタのチャネル形成
領域は、第１の領域の該表面領域と第４の領域の該表面
領域とで挟まれた第２の領域の表面領域から構成され、
（Ａ−４）第１のトランジスタのゲート領域は、第１の
トランジスタのチャネル形成領域の上方に絶縁膜を介し
て設けられており、（Ｂ−１）第２のトランジスタの一
方のソース／ドレイン領域は、第２の領域の該表面領域
から構成され、（Ｂ−２）第２のトランジスタの他方の
ソース／ドレイン領域は、第３の領域から構成され、
（Ｂ−３）第２のトランジスタのチャネル形成領域は、
第１の領域の該表面領域から構成され、（Ｂ−４）第２
のトランジスタのゲート領域は、第２のトランジスタの
チャネル形成領域の上方に絶縁膜を介して設けられてお
り、第２のトランジスタを構成するゲート領域の導電形
は、第１のトランジスタを構成するゲート領域の導電形
と異なっており、（Ｃ−１）第１の接合型トランジスタ
のゲート領域は、第３の領域、及び、該第３の領域と対
向する第２の領域の部分から構成され、（Ｃ−２）第１
の接合型トランジスタのチャネル領域は、第２の領域と
第３の領域の該部分とで挟まれた第１の領域の一部から
構成され、（Ｃ−３）第１の接合型トランジスタの一方
のソース／ドレイン領域は、第１の接合型トランジスタ
のチャネル領域の一端から延び、且つ、第１のトランジ
スタの一方のソース／ドレイン領域を構成する第１の領
域の該表面領域から構成され、（Ｃ−４）第１の接合型
トランジスタの他方のソース／ドレイン領域は、第１の
接合型トランジスタのチャネル領域の他端から延びる第
１の領域の部分から構成され、（Ｄ−１）第２の接合型
トランジスタのゲート領域は、第５の領域、及び、該第
５の領域と対向する第２の領域の部分から構成され、
（Ｄ−２）第２の接合型トランジスタのチャネル領域
は、第５の領域と第２の領域の該部分とで挟まれた第４
の領域の一部から構成され、（Ｄ−３）第２の接合型ト
ランジスタの一方のソース／ドレイン領域は、第２の接
合型トランジスタのチャネル領域の一端から延び、且
つ、第１のトランジスタの他方のソース／ドレイン領域
を構成する第４の領域の該表面領域から構成され、（Ｄ
−４）第２の接合型トランジスタの他方のソース／ドレ
イン領域は、第２の接合型トランジスタのチャネル領域
の他端から延びる第４の領域の部分から構成され、（Ｅ
−１）第１のトランジスタのゲート領域はメモリセル選
択用の第１Ａの配線（例えば、第１のワード線）に接続
され、（Ｅ−２）第２のトランジスタのゲート領域はメ
モリセル選択用の第１Ｂの配線（例えば、第２のワード
線）に接続され、（Ｆ）第３の領域は、書き込み情報設
定線に接続され、（Ｇ）第４の領域は、第２の配線に接
続され、（Ｈ）第５の領域は、第３の配線に接続されて
いることを特徴とする。尚、第１の領域を第４の配線に
接続し、第２の配線をビット線とし、第４の配線に第２
の所定の電位を加える構成、あるいは、第４の配線をビ
ット線とし、第２の配線に第２の所定の電位を加える構
成とすることが好ましい。
【００５４】本発明の第１１の態様に係る半導体メモリ
セルにおいては、第１の領域と第３の領域との間でダイ
オードが形成され、第１の領域は、第３の領域を介して
書き込み情報設定線に接続されている構成とすることが
できる。あるいは又、第１の領域の表面領域に設けら
れ、整流接合を形成して接するダイオード構成領域を更
に有し、該ダイオード構成領域と第１の領域とによって
多数キャリア・ダイオードが構成され、第１の領域は、
該ダイオード構成領域を介して書き込み情報設定線に接
続されている構成とすることができる。
セルにおいては、第１の領域と第３の領域との間でダイ
オードが形成され、第１の領域は、第３の領域を介して
書き込み情報設定線に接続されている構成とすることが
できる。あるいは又、第１の領域の表面領域に設けら
れ、整流接合を形成して接するダイオード構成領域を更
に有し、該ダイオード構成領域と第１の領域とによって
多数キャリア・ダイオードが構成され、第１の領域は、
該ダイオード構成領域を介して書き込み情報設定線に接
続されている構成とすることができる。
【００５５】更には、本発明の第１１の態様に係る半導
体メモリセルにおいては、第２の接合型トランジスタの
他方のゲート領域に該当する第５の領域を、第３の配線
に接続する代わりに、第２の接合型トランジスタの一方
のゲート領域に該当する第２の領域に接続する構成とす
ることもできる。あるいは又、第２の接合型トランジス
タの他方のゲート領域に該当する第５の領域を、第３の
配線に接続する代わりに、書き込み情報設定線に接続す
る構成とすることもできる。尚、これらの場合におい
て、第１の領域と第３の領域との間でダイオードが形成
され、第１の領域は、第３の領域を介して書き込み情報
設定線に接続されている構成とすることができる。ある
いは又、第１の領域の表面領域に設けられ、整流接合を
形成して接するダイオード構成領域を更に有し、該ダイ
オード構成領域と第１の領域とによって多数キャリア・
ダイオードが構成され、第１の領域は、該ダイオード構
成領域を介して書き込み情報設定線に接続されている構
成とすることができる。
体メモリセルにおいては、第２の接合型トランジスタの
他方のゲート領域に該当する第５の領域を、第３の配線
に接続する代わりに、第２の接合型トランジスタの一方
のゲート領域に該当する第２の領域に接続する構成とす
ることもできる。あるいは又、第２の接合型トランジス
タの他方のゲート領域に該当する第５の領域を、第３の
配線に接続する代わりに、書き込み情報設定線に接続す
る構成とすることもできる。尚、これらの場合におい
て、第１の領域と第３の領域との間でダイオードが形成
され、第１の領域は、第３の領域を介して書き込み情報
設定線に接続されている構成とすることができる。ある
いは又、第１の領域の表面領域に設けられ、整流接合を
形成して接するダイオード構成領域を更に有し、該ダイ
オード構成領域と第１の領域とによって多数キャリア・
ダイオードが構成され、第１の領域は、該ダイオード構
成領域を介して書き込み情報設定線に接続されている構
成とすることができる。
【００５６】上記の目的を達成するための本発明の第１
２の態様に係る半導体メモリセルにおいては、第３のト
ランジスタが設けられている点が、本発明の第１１の態
様に係る半導体メモリセルと相違する。即ち、本発明の
第１２の態様に係る半導体メモリセルは、（１）ソース
／ドレイン領域、チャネル形成領域、及びゲート領域を
有する第１導電形の読み出し用の第１のトランジスタ、
（２）ソース／ドレイン領域、チャネル形成領域、及び
ゲート領域を有する第２導電形のスイッチ用の第２のト
ランジスタ、（３）ソース／ドレイン領域、チャネル形
成領域、及びゲート領域を有する第２導電形の電流制御
用の第３のトランジスタ、（４）ソース／ドレイン領
域、チャネル領域及びゲート領域を有する電流制御用の
第１の接合型トランジスタ、並びに、（５）ソース／ド
レイン領域、チャネル領域及びゲート領域を有する電流
制御用の第２の接合型トランジスタ、から成り、（ａ）
第１導電形を有する半導体性の第１の領域、（ｂ）第１
の領域と接し、第２導電形を有する半導体性の第２の領
域、（ｃ）第１の領域の表面領域に設けられ、整流接合
を形成して接する第３の領域、（ｄ）第２の領域の表面
領域に設けられた、第１導電形を有する半導体性の第４
の領域、並びに、（ｅ）第４の領域の表面領域に設けら
れ、整流接合を形成して接する第５の領域、を有する。
２の態様に係る半導体メモリセルにおいては、第３のト
ランジスタが設けられている点が、本発明の第１１の態
様に係る半導体メモリセルと相違する。即ち、本発明の
第１２の態様に係る半導体メモリセルは、（１）ソース
／ドレイン領域、チャネル形成領域、及びゲート領域を
有する第１導電形の読み出し用の第１のトランジスタ、
（２）ソース／ドレイン領域、チャネル形成領域、及び
ゲート領域を有する第２導電形のスイッチ用の第２のト
ランジスタ、（３）ソース／ドレイン領域、チャネル形
成領域、及びゲート領域を有する第２導電形の電流制御
用の第３のトランジスタ、（４）ソース／ドレイン領
域、チャネル領域及びゲート領域を有する電流制御用の
第１の接合型トランジスタ、並びに、（５）ソース／ド
レイン領域、チャネル領域及びゲート領域を有する電流
制御用の第２の接合型トランジスタ、から成り、（ａ）
第１導電形を有する半導体性の第１の領域、（ｂ）第１
の領域と接し、第２導電形を有する半導体性の第２の領
域、（ｃ）第１の領域の表面領域に設けられ、整流接合
を形成して接する第３の領域、（ｄ）第２の領域の表面
領域に設けられた、第１導電形を有する半導体性の第４
の領域、並びに、（ｅ）第４の領域の表面領域に設けら
れ、整流接合を形成して接する第５の領域、を有する。
【００５７】そして、（Ａ−１）第１のトランジスタの
一方のソース／ドレイン領域は、第１の領域の表面領域
から構成され、（Ａ−２）第１のトランジスタの他方の
ソース／ドレイン領域は、第４の領域の表面領域から構
成され、（Ａ−３）第１のトランジスタのチャネル形成
領域は、第１の領域の該表面領域と第４の領域の該表面
領域とで挟まれた第２の領域の表面領域から構成され、
（Ａ−４）第１のトランジスタのゲート領域は、第１の
トランジスタのチャネル形成領域の上方に絶縁膜を介し
て設けられており、（Ｂ−１）第２のトランジスタの一
方のソース／ドレイン領域は、第２の領域の該表面領域
から構成され、（Ｂ−２）第２のトランジスタの他方の
ソース／ドレイン領域は、第３の領域から構成され、
（Ｂ−３）第２のトランジスタのチャネル形成領域は、
第１の領域の該表面領域から構成され、（Ｂ−４）第２
のトランジスタのゲート領域は、第２のトランジスタの
チャネル形成領域の上方に絶縁膜を介して設けられてお
り、第２のトランジスタを構成するゲート領域の導電形
は、第１のトランジスタを構成するゲート領域の導電形
と異なっており、（Ｃ−１）第３のトランジスタの一方
のソース／ドレイン領域は、第２の領域の該表面領域か
ら構成され、（Ｃ−２）第３のトランジスタの他方のソ
ース／ドレイン領域は、第５の領域から構成され、（Ｃ
−３）第３のトランジスタのチャネル形成領域は、第４
の領域の該表面領域から構成され、（Ｃ−４）第３のト
ランジスタのゲート領域は、第３のトランジスタのチャ
ネル形成領域の上方に絶縁膜を介して設けられており、
第３のトランジスタを構成するゲート領域の導電形は、
第２のトランジスタを構成するゲート領域の導電形と同
じであり、（Ｄ−１）第１の接合型トランジスタのゲー
ト領域は、第３の領域、及び、該第３の領域と対向する
第２の領域の部分から構成され、（Ｄ−２）第１の接合
型トランジスタのチャネル領域は、第２の領域と第３の
領域の該部分とで挟まれた第１の領域の一部から構成さ
れ、（Ｄ−３）第１の接合型トランジスタの一方のソー
ス／ドレイン領域は、第１の接合型トランジスタのチャ
ネル領域の一端から延び、且つ、第１のトランジスタの
一方のソース／ドレイン領域を構成する第１の領域の該
表面領域から構成され、（Ｄ−４）第１の接合型トラン
ジスタの他方のソース／ドレイン領域は、第１の接合型
トランジスタのチャネル領域の他端から延びる第１の領
域の部分から構成され、（Ｅ−１）第２の接合型トラン
ジスタのゲート領域は、第５の領域、及び、該第５の領
域と対向する第２の領域の部分から構成され、（Ｅ−
２）第２の接合型トランジスタのチャネル領域は、第５
の領域と第２の領域の該部分とで挟まれた第４の領域の
一部から構成され、（Ｅ−３）第２の接合型トランジス
タの一方のソース／ドレイン領域は、第２の接合型トラ
ンジスタのチャネル領域の一端から延び、且つ、第１の
トランジスタの他方のソース／ドレイン領域を構成し、
そして、第３のトランジスタのチャネル形成領域を構成
する第４の領域の該表面領域から構成され、（Ｅ−４）
第２の接合型トランジスタの他方のソース／ドレイン領
域は、第２の接合型トランジスタのチャネル領域の他端
から延びる第４の領域の部分から構成され、（Ｆ−１）
第１のトランジスタのゲート領域はメモリセル選択用の
第１Ａの配線（例えば、第１のワード線）に接続され、
（Ｆ−２）第２のトランジスタのゲート領域はメモリセ
ル選択用の第１Ｂの配線（例えば、第２のワード線）に
接続され、（Ｆ−３）第３のトランジスタのゲート領域
はメモリセル選択用の第１Ｃの配線（例えば、第３のワ
ード線）に接続され、（Ｇ）第３の領域は、書き込み情
報設定線に接続され、（Ｈ）第４の領域は、第２の配線
に接続されていることを特徴とする。尚、第１の領域を
第３の配線に接続し、第２の配線をビット線とし、第３
の配線に第２の所定の電位を加える構成、あるいは、第
３の配線をビット線とし、第２の配線に第２の所定の電
位を加える構成とすることが好ましい。
一方のソース／ドレイン領域は、第１の領域の表面領域
から構成され、（Ａ−２）第１のトランジスタの他方の
ソース／ドレイン領域は、第４の領域の表面領域から構
成され、（Ａ−３）第１のトランジスタのチャネル形成
領域は、第１の領域の該表面領域と第４の領域の該表面
領域とで挟まれた第２の領域の表面領域から構成され、
（Ａ−４）第１のトランジスタのゲート領域は、第１の
トランジスタのチャネル形成領域の上方に絶縁膜を介し
て設けられており、（Ｂ−１）第２のトランジスタの一
方のソース／ドレイン領域は、第２の領域の該表面領域
から構成され、（Ｂ−２）第２のトランジスタの他方の
ソース／ドレイン領域は、第３の領域から構成され、
（Ｂ−３）第２のトランジスタのチャネル形成領域は、
第１の領域の該表面領域から構成され、（Ｂ−４）第２
のトランジスタのゲート領域は、第２のトランジスタの
チャネル形成領域の上方に絶縁膜を介して設けられてお
り、第２のトランジスタを構成するゲート領域の導電形
は、第１のトランジスタを構成するゲート領域の導電形
と異なっており、（Ｃ−１）第３のトランジスタの一方
のソース／ドレイン領域は、第２の領域の該表面領域か
ら構成され、（Ｃ−２）第３のトランジスタの他方のソ
ース／ドレイン領域は、第５の領域から構成され、（Ｃ
−３）第３のトランジスタのチャネル形成領域は、第４
の領域の該表面領域から構成され、（Ｃ−４）第３のト
ランジスタのゲート領域は、第３のトランジスタのチャ
ネル形成領域の上方に絶縁膜を介して設けられており、
第３のトランジスタを構成するゲート領域の導電形は、
第２のトランジスタを構成するゲート領域の導電形と同
じであり、（Ｄ−１）第１の接合型トランジスタのゲー
ト領域は、第３の領域、及び、該第３の領域と対向する
第２の領域の部分から構成され、（Ｄ−２）第１の接合
型トランジスタのチャネル領域は、第２の領域と第３の
領域の該部分とで挟まれた第１の領域の一部から構成さ
れ、（Ｄ−３）第１の接合型トランジスタの一方のソー
ス／ドレイン領域は、第１の接合型トランジスタのチャ
ネル領域の一端から延び、且つ、第１のトランジスタの
一方のソース／ドレイン領域を構成する第１の領域の該
表面領域から構成され、（Ｄ−４）第１の接合型トラン
ジスタの他方のソース／ドレイン領域は、第１の接合型
トランジスタのチャネル領域の他端から延びる第１の領
域の部分から構成され、（Ｅ−１）第２の接合型トラン
ジスタのゲート領域は、第５の領域、及び、該第５の領
域と対向する第２の領域の部分から構成され、（Ｅ−
２）第２の接合型トランジスタのチャネル領域は、第５
の領域と第２の領域の該部分とで挟まれた第４の領域の
一部から構成され、（Ｅ−３）第２の接合型トランジス
タの一方のソース／ドレイン領域は、第２の接合型トラ
ンジスタのチャネル領域の一端から延び、且つ、第１の
トランジスタの他方のソース／ドレイン領域を構成し、
そして、第３のトランジスタのチャネル形成領域を構成
する第４の領域の該表面領域から構成され、（Ｅ−４）
第２の接合型トランジスタの他方のソース／ドレイン領
域は、第２の接合型トランジスタのチャネル領域の他端
から延びる第４の領域の部分から構成され、（Ｆ−１）
第１のトランジスタのゲート領域はメモリセル選択用の
第１Ａの配線（例えば、第１のワード線）に接続され、
（Ｆ−２）第２のトランジスタのゲート領域はメモリセ
ル選択用の第１Ｂの配線（例えば、第２のワード線）に
接続され、（Ｆ−３）第３のトランジスタのゲート領域
はメモリセル選択用の第１Ｃの配線（例えば、第３のワ
ード線）に接続され、（Ｇ）第３の領域は、書き込み情
報設定線に接続され、（Ｈ）第４の領域は、第２の配線
に接続されていることを特徴とする。尚、第１の領域を
第３の配線に接続し、第２の配線をビット線とし、第３
の配線に第２の所定の電位を加える構成、あるいは、第
３の配線をビット線とし、第２の配線に第２の所定の電
位を加える構成とすることが好ましい。
【００５８】本発明の第１２の態様に係る半導体メモリ
セルにおいては、第１の領域と第３の領域との間でダイ
オードが形成され、第１の領域は、第３の領域を介して
書き込み情報設定線に接続されている構成とすることが
できる。あるいは又、第１の領域の表面領域に設けら
れ、整流接合を形成して接するダイオード構成領域を更
に有し、該ダイオード構成領域と第１の領域とによって
多数キャリア・ダイオードが構成され、第１の領域は、
該ダイオード構成領域を介して書き込み情報設定線に接
続されている構成とすることができる。
セルにおいては、第１の領域と第３の領域との間でダイ
オードが形成され、第１の領域は、第３の領域を介して
書き込み情報設定線に接続されている構成とすることが
できる。あるいは又、第１の領域の表面領域に設けら
れ、整流接合を形成して接するダイオード構成領域を更
に有し、該ダイオード構成領域と第１の領域とによって
多数キャリア・ダイオードが構成され、第１の領域は、
該ダイオード構成領域を介して書き込み情報設定線に接
続されている構成とすることができる。
【００５９】本発明の第６〜第１２の態様に係る半導体
メモリセルにおいては、第１のトランジスタのチャネル
形成領域を構成する領域の下に、第１導電形の高濃度不
純物含有層が設けられていることが、第１のトランジス
タのチャネル形成領域に蓄積される電位あるいは電荷の
増加を図ることができる面から好ましい。また、本発明
の第６〜第１２の態様に係る半導体メモリセルにおいて
は、各領域の配置にも依存するが、第１のトランジスタ
の一方のソース／ドレイン領域を構成する領域の下に、
第１のトランジスタの一方のソース／ドレイン領域と接
続された配線として機能する第１導電形の高濃度不純物
含有層を設ければ、配線構造の簡素化を図ることができ
る。
メモリセルにおいては、第１のトランジスタのチャネル
形成領域を構成する領域の下に、第１導電形の高濃度不
純物含有層が設けられていることが、第１のトランジス
タのチャネル形成領域に蓄積される電位あるいは電荷の
増加を図ることができる面から好ましい。また、本発明
の第６〜第１２の態様に係る半導体メモリセルにおいて
は、各領域の配置にも依存するが、第１のトランジスタ
の一方のソース／ドレイン領域を構成する領域の下に、
第１のトランジスタの一方のソース／ドレイン領域と接
続された配線として機能する第１導電形の高濃度不純物
含有層を設ければ、配線構造の簡素化を図ることができ
る。
【００６０】本発明の半導体メモリセルにおいて、第１
のトランジスタを構成するゲート領域の導電形を第１導
電形とする場合には、第２のトランジスタ（及び第３の
トランジスタ）を構成するゲート領域の導電形を第２導
電形とし、第１のトランジスタを構成するゲート領域の
導電形を第２導電形とする場合には、第２のトランジス
タ（及び第３のトランジスタ）を構成するゲート領域の
導電形を第１導電形とする。
のトランジスタを構成するゲート領域の導電形を第１導
電形とする場合には、第２のトランジスタ（及び第３の
トランジスタ）を構成するゲート領域の導電形を第２導
電形とし、第１のトランジスタを構成するゲート領域の
導電形を第２導電形とする場合には、第２のトランジス
タ（及び第３のトランジスタ）を構成するゲート領域の
導電形を第１導電形とする。
【００６１】本発明の半導体メモリセルにおける接合型
トランジスタ（ＪＦＥＴ）、第１の接合型トランジス
タ、第２の接合型トランジスタは、 これらの接合型トランジスタのそれぞれの対向する
ゲート領域の間の距離（チャネル領域の厚さ）を最適化
し、且つ、 これらの接合型トランジスタのそれぞれの対向する
それぞれのゲート領域における不純物濃度と、接合型ト
ランジスタのチャネル領域における不純物濃度とを最適
化することによって、形成することができる。尚、ゲー
ト領域の間の距離（チャネル領域の厚さ）、並びにゲー
ト領域及びチャネル領域における不純物濃度の最適化を
図らない場合、空乏層が広がらず、接合型トランジスタ
のオン／オフ動作を得ることができない。これらの最適
化は、コンピュータシミュレーションや実験によって行
う必要がある。
トランジスタ（ＪＦＥＴ）、第１の接合型トランジス
タ、第２の接合型トランジスタは、 これらの接合型トランジスタのそれぞれの対向する
ゲート領域の間の距離（チャネル領域の厚さ）を最適化
し、且つ、 これらの接合型トランジスタのそれぞれの対向する
それぞれのゲート領域における不純物濃度と、接合型ト
ランジスタのチャネル領域における不純物濃度とを最適
化することによって、形成することができる。尚、ゲー
ト領域の間の距離（チャネル領域の厚さ）、並びにゲー
ト領域及びチャネル領域における不純物濃度の最適化を
図らない場合、空乏層が広がらず、接合型トランジスタ
のオン／オフ動作を得ることができない。これらの最適
化は、コンピュータシミュレーションや実験によって行
う必要がある。
【００６２】本発明の半導体メモリセルを、半導体基板
表面領域、半導体基板上に設けられた絶縁層の上、半導
体基板に設けられたウエル構造内、あるいは絶縁体や絶
縁層上に形成することができるが、α線粒子や中性子に
よって誘起されるソフト・エラーの発生を防止する観点
から、半導体メモリセルは、第１導電形のウエル構造内
に形成され、あるいは又、絶縁体や絶縁層上に形成さ
れ、あるいは又、所謂ＳＯＩ構造やＴＦＴ構造を有する
ことが好ましい。尚、絶縁体や絶縁層は半導体基板上の
みならず、ガラス基板や石英基板の上に形成されていて
もよい。
表面領域、半導体基板上に設けられた絶縁層の上、半導
体基板に設けられたウエル構造内、あるいは絶縁体や絶
縁層上に形成することができるが、α線粒子や中性子に
よって誘起されるソフト・エラーの発生を防止する観点
から、半導体メモリセルは、第１導電形のウエル構造内
に形成され、あるいは又、絶縁体や絶縁層上に形成さ
れ、あるいは又、所謂ＳＯＩ構造やＴＦＴ構造を有する
ことが好ましい。尚、絶縁体や絶縁層は半導体基板上の
みならず、ガラス基板や石英基板の上に形成されていて
もよい。
【００６３】チャネル形成領域あるいはチャネル領域
は、従来の方法に基づき、シリコンあるいはＧａＡｓ等
から形成することができる。第１のトランジスタ、第２
のトランジスタあるいは第３のトランジスタのゲート領
域は、従来の方法により、金属、不純物が添加又はドー
プされたシリコン、アモルファスシリコンあるいはポリ
シリコン、シリサイド、高濃度に不純物を添加したＧａ
Ａｓ等から形成することができる。添加すべき不純物の
導電形を決定することで、ゲート領域の導電形を規定す
ることができる。絶縁膜は、従来の方法により、ＳｉＯ
2、ＳｉＮ、Ａｌ2Ｏ3、ＧａＡｌＡｓ等から形成するこ
とができる。各領域は、要求される特性や構造に応じ、
従来の方法により、不純物が添加されたシリコン、アモ
ルファスシリコンあるいはポリシリコン、シリサイド、
シリサイド層と半導体層の２層構造、シリコン−ゲルマ
ニウム（Ｓｉ−Ｇｅ）、高濃度に不純物が添加されたＧ
ａＡｓ等から形成することができる。
は、従来の方法に基づき、シリコンあるいはＧａＡｓ等
から形成することができる。第１のトランジスタ、第２
のトランジスタあるいは第３のトランジスタのゲート領
域は、従来の方法により、金属、不純物が添加又はドー
プされたシリコン、アモルファスシリコンあるいはポリ
シリコン、シリサイド、高濃度に不純物を添加したＧａ
Ａｓ等から形成することができる。添加すべき不純物の
導電形を決定することで、ゲート領域の導電形を規定す
ることができる。絶縁膜は、従来の方法により、ＳｉＯ
2、ＳｉＮ、Ａｌ2Ｏ3、ＧａＡｌＡｓ等から形成するこ
とができる。各領域は、要求される特性や構造に応じ、
従来の方法により、不純物が添加されたシリコン、アモ
ルファスシリコンあるいはポリシリコン、シリサイド、
シリサイド層と半導体層の２層構造、シリコン−ゲルマ
ニウム（Ｓｉ−Ｇｅ）、高濃度に不純物が添加されたＧ
ａＡｓ等から形成することができる。
【００６４】尚、本発明の第６〜第１２の態様に係る半
導体メモリセルにおいて、半導体性又は導電性の領域
は、シリサイドや金属、金属化合物から構成されていて
もよいが、半導体から構成されていることが好ましい。
更には、多数キャリア・ダイオードを構成するダイオー
ド構成領域を設ける場合には、このダイオード構成領域
は、半導体から構成されていてもよく、あるいは又、シ
リサイドや金属、金属化合物から構成されていてもよ
い。更には、後者の場合、ダイオード構成領域がその表
面領域に形成される領域を半導体から構成することが好
ましい。
導体メモリセルにおいて、半導体性又は導電性の領域
は、シリサイドや金属、金属化合物から構成されていて
もよいが、半導体から構成されていることが好ましい。
更には、多数キャリア・ダイオードを構成するダイオー
ド構成領域を設ける場合には、このダイオード構成領域
は、半導体から構成されていてもよく、あるいは又、シ
リサイドや金属、金属化合物から構成されていてもよ
い。更には、後者の場合、ダイオード構成領域がその表
面領域に形成される領域を半導体から構成することが好
ましい。
【００６５】第３の領域が書き込み情報設定線に接続さ
れた構造には、第３の領域が書き込み情報設定線の一部
分と共通である構造（言い換えれば、第３の領域と書き
込み情報設定線の一部分とが共通に形成された構造）も
含まれる。また、第４の領域が第２の配線に接続された
構造には、第４の領域が第２の配線の一部分と共通であ
る構造（言い換えれば、第４の領域と第２の配線の一部
分とが共通に形成された構造）も含まれる。
れた構造には、第３の領域が書き込み情報設定線の一部
分と共通である構造（言い換えれば、第３の領域と書き
込み情報設定線の一部分とが共通に形成された構造）も
含まれる。また、第４の領域が第２の配線に接続された
構造には、第４の領域が第２の配線の一部分と共通であ
る構造（言い換えれば、第４の領域と第２の配線の一部
分とが共通に形成された構造）も含まれる。
【００６６】本発明の半導体メモリセルにおいては、第
１のトランジスタを構成するゲート領域の導電形と、第
２のトランジスタを構成するゲート領域の導電形とが異
なるので、それぞれのトランジスタの閾値電位を下げる
ことができ、半導体メモリセルの低電圧化に容易に対処
することができる。
１のトランジスタを構成するゲート領域の導電形と、第
２のトランジスタを構成するゲート領域の導電形とが異
なるので、それぞれのトランジスタの閾値電位を下げる
ことができ、半導体メモリセルの低電圧化に容易に対処
することができる。
【００６７】また、本発明の第６〜第１２の態様に係る
半導体メモリセルにおいては、第１のトランジスタ及び
第２のトランジスタ（更には第３のトランジスタ）の各
々のゲート領域を、メモリセル選択用の第１の配線に接
続すれば、メモリセル選択用の配線を１本にすることが
可能となり、チップ面積を小さくすることができる。更
には、本発明の半導体メモリセルにおいて、読み出し用
の第１のトランジスタとスイッチ用の第２のトランジス
タとを１つに融合すれば、小さいセル面積とリーク電流
の低減を図ることができる。
半導体メモリセルにおいては、第１のトランジスタ及び
第２のトランジスタ（更には第３のトランジスタ）の各
々のゲート領域を、メモリセル選択用の第１の配線に接
続すれば、メモリセル選択用の配線を１本にすることが
可能となり、チップ面積を小さくすることができる。更
には、本発明の半導体メモリセルにおいて、読み出し用
の第１のトランジスタとスイッチ用の第２のトランジス
タとを１つに融合すれば、小さいセル面積とリーク電流
の低減を図ることができる。
【００６８】本発明の半導体メモリセルにおいては、メ
モリセル選択用の第１Ａの配線及び第１Ｂの配線の電位
を適切に選択することにより、第１のトランジスタ及び
第２のトランジスタのオン・オフ状態を制御することが
できる。即ち、情報の書き込み時、メモリセル選択用の
第１Ｂの配線の電位を第２のトランジスタが充分オンと
なる電位に設定し、メモリセル選択用の第１Ａの配線の
電位を第１のトランジスタが充分オフとなる電位に設定
すると、第２のトランジスタは導通し、書き込み情報設
定線の電位に依存して第２のトランジスタにおけるチャ
ネル形成領域と一方のソース／ドレイン領域との間に形
成されたキャパシタに電荷が充電される。その結果、情
報は、第１のトランジスタのチャネル形成領域に、第２
のトランジスタのチャネル形成領域との電位差あるいは
電荷の形態で蓄積される。情報の読み出し時、第１のト
ランジスタにおいて、チャネル形成領域に蓄積された電
位あるいは電荷（情報）は、チャネル形成領域と他方の
ソース／ドレイン領域との間の電位差又は電荷に変換さ
れ、その電荷（情報）に依存して、ゲート領域から見た
第１のトランジスタのスレッショールド値が変化する。
従って、情報の読み出し時、メモリセル選択用の第１Ａ
の配線の電位を第１のトランジスタが充分オンとなる電
位に設定し、メモリセル選択用の第１Ｂの配線の電位を
第２のトランジスタが充分オフとなる電位に設定するこ
とによって、第１のトランジスタのオン／オフ動作を制
御することができる。この第１のトランジスタの動作状
態を検出することによって、情報の読み出しを行うこと
ができる。
モリセル選択用の第１Ａの配線及び第１Ｂの配線の電位
を適切に選択することにより、第１のトランジスタ及び
第２のトランジスタのオン・オフ状態を制御することが
できる。即ち、情報の書き込み時、メモリセル選択用の
第１Ｂの配線の電位を第２のトランジスタが充分オンと
なる電位に設定し、メモリセル選択用の第１Ａの配線の
電位を第１のトランジスタが充分オフとなる電位に設定
すると、第２のトランジスタは導通し、書き込み情報設
定線の電位に依存して第２のトランジスタにおけるチャ
ネル形成領域と一方のソース／ドレイン領域との間に形
成されたキャパシタに電荷が充電される。その結果、情
報は、第１のトランジスタのチャネル形成領域に、第２
のトランジスタのチャネル形成領域との電位差あるいは
電荷の形態で蓄積される。情報の読み出し時、第１のト
ランジスタにおいて、チャネル形成領域に蓄積された電
位あるいは電荷（情報）は、チャネル形成領域と他方の
ソース／ドレイン領域との間の電位差又は電荷に変換さ
れ、その電荷（情報）に依存して、ゲート領域から見た
第１のトランジスタのスレッショールド値が変化する。
従って、情報の読み出し時、メモリセル選択用の第１Ａ
の配線の電位を第１のトランジスタが充分オンとなる電
位に設定し、メモリセル選択用の第１Ｂの配線の電位を
第２のトランジスタが充分オフとなる電位に設定するこ
とによって、第１のトランジスタのオン／オフ動作を制
御することができる。この第１のトランジスタの動作状
態を検出することによって、情報の読み出しを行うこと
ができる。
【００６９】しかも、本発明の半導体メモリセルにおい
ては、第１のトランジスタ及び第２のトランジスタに加
えて、接合型トランジスタが備えられている。この接合
型トランジスタは、情報の読み出し時、オン／オフ動作
の制御がなされるので、第１のトランジスタのソース／
ドレイン領域間を流れる電流のマージンを非常に大きく
とれる結果、例えば第２の配線に接続し得る半導体メモ
リセルの数に制限を受け難くなる。また、電流制御用の
第３のトランジスタを設ければ、情報の読み出し時、オ
ン／オフ動作の制御がなされるので、第１のトランジス
タのソース／ドレイン領域間を流れる電流のマージンを
一層確実に非常に大きくとれる結果、例えば第２の配線
に接続し得る半導体メモリセルの数に制限を一層受け難
い。
ては、第１のトランジスタ及び第２のトランジスタに加
えて、接合型トランジスタが備えられている。この接合
型トランジスタは、情報の読み出し時、オン／オフ動作
の制御がなされるので、第１のトランジスタのソース／
ドレイン領域間を流れる電流のマージンを非常に大きく
とれる結果、例えば第２の配線に接続し得る半導体メモ
リセルの数に制限を受け難くなる。また、電流制御用の
第３のトランジスタを設ければ、情報の読み出し時、オ
ン／オフ動作の制御がなされるので、第１のトランジス
タのソース／ドレイン領域間を流れる電流のマージンを
一層確実に非常に大きくとれる結果、例えば第２の配線
に接続し得る半導体メモリセルの数に制限を一層受け難
い。
【００７０】また、ダイオードを設ければ、第１のトラ
ンジスタの一方のソース／ドレイン領域に接続すべき配
線を設ける必要が無くなる。第３の領域が第２の領域若
しくは第１の領域とは逆の導電形を有する半導体性の領
域から構成されている場合、ダイオードはｐｎ接合ダイ
オードであり、かかるｐｎ接合ダイオードは、ｐｎ接合
ダイオードを構成する領域の不純物濃度を適切な値とす
ることによって形成することができる。ところで、ｐｎ
接合ダイオードを形成する各領域における電位設定、あ
るいは、各領域の不純物濃度関係の設計が不適切である
と、このｐｎ接合ダイオードからの注入キャリアが半導
体メモリセルをラッチアップさせる可能性がある。即
ち、情報の書き込み時、書き込み情報設定線に印加され
る電圧が、第３の領域と第１の領域や第２の領域の接合
部において大きな順方向電流が流れない程度の小電圧
（ｐｎ接合の場合、０．４Ｖ以下）でないと、ラッチア
ップの危険性がある。ラッチアップを除く１つの方法と
して、先に説明したように、第１の領域や第２の領域の
表面領域にダイオード構成領域を形成し、ダイオード構
成領域をシリサイドや金属、金属化合物で構成し、ダイ
オード構成領域と第１の領域や第２の領域との接合をシ
ョットキ接合のように多数キャリアが主として順方向電
流を構成する接合とする方法を挙げることができる。即
ち、ダイオード構成領域を、シリサイド層又はＭｏやＡ
ｌ等から成る金属層から構成し、多数キャリアで導通す
るショットキ接合形の多数キャリア・ダイオードを形成
すればよい。尚、ダイオード構成領域は、書き込み情報
設定線と共通の材料（例えば、バリア層、グルーレイヤ
ーとして用いられるチタンシリサイドやＴｉＮ等の材
料）から構成することもできる。即ち、ダイオード構成
領域を第１の領域や第２の領域の表面に設け、このダイ
オード構成領域を書き込み情報設定線の一部分と共通と
する構造（言い換えれば、ダイオード構成領域と書き込
み情報設定線の一部分とが共通に形成された構造）とす
ることも可能である。この場合、配線材料とシリコン半
導体基板のシリコンとが反応して形成された化合物から
ダイオード構成領域が構成された状態も、ダイオード構
成領域が書き込み情報設定線の一部分と共通である構造
に含まれる。あるいは又、ダイオード構成領域を、ＩＳ
Ｏ型ヘテロ接合を形成する材料から構成することが好ま
しい。ここで、ＩＳＯ型ヘテロ接合とは、同じ導電形を
有し、しかも異種の２種類の半導体性の領域間に形成さ
れるヘテロ接合を意味する。ＩＳＯ型ヘテロ接合の詳細
は、例えば、S.M. Sze 著、"Physics of Semiconductor
Devices"、第２版、第１２２頁（John Wiley & Sons出
版）に記載されている。ＩＳＯ型ヘテロ接合は、ダイオ
ード構成領域が、第１の領域や第２の領域を構成する材
料とは異なり、しかも、第１の領域や第２の領域と同じ
導電形を有する半導体材料から構成することによって、
形成することができる。
ンジスタの一方のソース／ドレイン領域に接続すべき配
線を設ける必要が無くなる。第３の領域が第２の領域若
しくは第１の領域とは逆の導電形を有する半導体性の領
域から構成されている場合、ダイオードはｐｎ接合ダイ
オードであり、かかるｐｎ接合ダイオードは、ｐｎ接合
ダイオードを構成する領域の不純物濃度を適切な値とす
ることによって形成することができる。ところで、ｐｎ
接合ダイオードを形成する各領域における電位設定、あ
るいは、各領域の不純物濃度関係の設計が不適切である
と、このｐｎ接合ダイオードからの注入キャリアが半導
体メモリセルをラッチアップさせる可能性がある。即
ち、情報の書き込み時、書き込み情報設定線に印加され
る電圧が、第３の領域と第１の領域や第２の領域の接合
部において大きな順方向電流が流れない程度の小電圧
（ｐｎ接合の場合、０．４Ｖ以下）でないと、ラッチア
ップの危険性がある。ラッチアップを除く１つの方法と
して、先に説明したように、第１の領域や第２の領域の
表面領域にダイオード構成領域を形成し、ダイオード構
成領域をシリサイドや金属、金属化合物で構成し、ダイ
オード構成領域と第１の領域や第２の領域との接合をシ
ョットキ接合のように多数キャリアが主として順方向電
流を構成する接合とする方法を挙げることができる。即
ち、ダイオード構成領域を、シリサイド層又はＭｏやＡ
ｌ等から成る金属層から構成し、多数キャリアで導通す
るショットキ接合形の多数キャリア・ダイオードを形成
すればよい。尚、ダイオード構成領域は、書き込み情報
設定線と共通の材料（例えば、バリア層、グルーレイヤ
ーとして用いられるチタンシリサイドやＴｉＮ等の材
料）から構成することもできる。即ち、ダイオード構成
領域を第１の領域や第２の領域の表面に設け、このダイ
オード構成領域を書き込み情報設定線の一部分と共通と
する構造（言い換えれば、ダイオード構成領域と書き込
み情報設定線の一部分とが共通に形成された構造）とす
ることも可能である。この場合、配線材料とシリコン半
導体基板のシリコンとが反応して形成された化合物から
ダイオード構成領域が構成された状態も、ダイオード構
成領域が書き込み情報設定線の一部分と共通である構造
に含まれる。あるいは又、ダイオード構成領域を、ＩＳ
Ｏ型ヘテロ接合を形成する材料から構成することが好ま
しい。ここで、ＩＳＯ型ヘテロ接合とは、同じ導電形を
有し、しかも異種の２種類の半導体性の領域間に形成さ
れるヘテロ接合を意味する。ＩＳＯ型ヘテロ接合の詳細
は、例えば、S.M. Sze 著、"Physics of Semiconductor
Devices"、第２版、第１２２頁（John Wiley & Sons出
版）に記載されている。ＩＳＯ型ヘテロ接合は、ダイオ
ード構成領域が、第１の領域や第２の領域を構成する材
料とは異なり、しかも、第１の領域や第２の領域と同じ
導電形を有する半導体材料から構成することによって、
形成することができる。
【００７１】本発明の半導体メモリセルは、情報を電
位、電位差、又は電荷等の形態で保持するが、接合リー
ク等のリーク電流によりいずれはそれらが減衰するため
リフレッシュを必要とするので、ＤＲＡＭ様に動作す
る。
位、電位差、又は電荷等の形態で保持するが、接合リー
ク等のリーク電流によりいずれはそれらが減衰するため
リフレッシュを必要とするので、ＤＲＡＭ様に動作す
る。
【００７２】
【発明の実施の形態】以下、図面を参照して、発明の実
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明する。尚、以下の説明における半導体メモリセ
ルの模式的な一部断面図は、特に断りの無い限り、ゲー
ト領域が延びる方向と直角の垂直面で半導体メモリセル
を切断したときの図である。
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明する。尚、以下の説明における半導体メモリセ
ルの模式的な一部断面図は、特に断りの無い限り、ゲー
ト領域が延びる方向と直角の垂直面で半導体メモリセル
を切断したときの図である。
【００７３】（実施の形態１）実施の形態１は、本発明
の第１の態様及び第６の態様に係る半導体メモリセルに
関する。図２の（Ａ）にその原理図を示すように、実施
の形態１の半導体メモリセルは、（１）ソース／ドレイ
ン領域、該ソース／ドレイン領域に接触し、且つ、該ソ
ース／ドレイン領域を離間する半導体性のチャネル形成
領域ＣＨ1、及び、該チャネル形成領域ＣＨ1と容量結合
したゲート領域Ｇ1を有する第１導電形（例えば、ｎチ
ャネル形）の読み出し用の第１のトランジスタＴＲ1、
（２）ソース／ドレイン領域、該ソース／ドレイン領域
に接触し、且つ、該ソース／ドレイン領域を離間する半
導体性のチャネル形成領域ＣＨ2、及び、該チャネル形
成領域ＣＨ2と容量結合したゲート領域Ｇ2を有する第２
導電形（例えば、ｐチャネル形）のスイッチ用の第２の
トランジスタＴＲ2、並びに、（３）ソース／ドレイン
領域、チャネル領域ＣＨJ1及びゲート領域を有する電流
制御用の接合型トランジスタＪＦ1、から成る。
の第１の態様及び第６の態様に係る半導体メモリセルに
関する。図２の（Ａ）にその原理図を示すように、実施
の形態１の半導体メモリセルは、（１）ソース／ドレイ
ン領域、該ソース／ドレイン領域に接触し、且つ、該ソ
ース／ドレイン領域を離間する半導体性のチャネル形成
領域ＣＨ1、及び、該チャネル形成領域ＣＨ1と容量結合
したゲート領域Ｇ1を有する第１導電形（例えば、ｎチ
ャネル形）の読み出し用の第１のトランジスタＴＲ1、
（２）ソース／ドレイン領域、該ソース／ドレイン領域
に接触し、且つ、該ソース／ドレイン領域を離間する半
導体性のチャネル形成領域ＣＨ2、及び、該チャネル形
成領域ＣＨ2と容量結合したゲート領域Ｇ2を有する第２
導電形（例えば、ｐチャネル形）のスイッチ用の第２の
トランジスタＴＲ2、並びに、（３）ソース／ドレイン
領域、チャネル領域ＣＨJ1及びゲート領域を有する電流
制御用の接合型トランジスタＪＦ1、から成る。
【００７４】そして、第１のトランジスタＴＲ1の一方
のソース／ドレイン領域は、第２のトランジスタＴＲ2
のチャネル形成領域ＣＨ2に相当し、且つ、接合型トラ
ンジスタＪＦ1の一方のソース／ドレイン領域に相当
し、第２のトランジスタＴＲ2の一方のソース／ドレイ
ン領域は、第１のトランジスタＴＲ1のチャネル形成領
域ＣＨ1に相当し、且つ、接合型トランジスタＪＦ1の一
方のゲート領域に相当し、第１のトランジスタＴＲ1を
構成するゲート領域Ｇ1の導電形は、第２のトランジス
タＴＲ2を構成するゲート領域Ｇ2の導電形と異なる。実
施の形態１においては、第１のトランジスタＴＲ1と第
２のトランジスタＴＲ2は、実質的に個別のトランジス
タから構成されている。
のソース／ドレイン領域は、第２のトランジスタＴＲ2
のチャネル形成領域ＣＨ2に相当し、且つ、接合型トラ
ンジスタＪＦ1の一方のソース／ドレイン領域に相当
し、第２のトランジスタＴＲ2の一方のソース／ドレイ
ン領域は、第１のトランジスタＴＲ1のチャネル形成領
域ＣＨ1に相当し、且つ、接合型トランジスタＪＦ1の一
方のゲート領域に相当し、第１のトランジスタＴＲ1を
構成するゲート領域Ｇ1の導電形は、第２のトランジス
タＴＲ2を構成するゲート領域Ｇ2の導電形と異なる。実
施の形態１においては、第１のトランジスタＴＲ1と第
２のトランジスタＴＲ2は、実質的に個別のトランジス
タから構成されている。
【００７５】更には、第１のトランジスタＴＲ1のゲー
ト領域Ｇ1はメモリセル選択用の第１Ａの配線（例え
ば、第１のワード線）に接続され、第２のトランジスタ
ＴＲ2のゲート領域Ｇ2はメモリセル選択用の第１Ｂの配
線（例えば、第２のワード線）に接続されている。ま
た、第１のトランジスタＴＲ1の他方のソース／ドレイ
ン領域は第２の配線に接続され、接合型トランジスタＪ
Ｆ1の他方のゲート領域は第３の配線に接続され、第１
のトランジスタＴＲ1の一方のソース／ドレイン領域は
接合型トランジスタＪＦ1及びダイオードＤを介して書
き込み情報設定線ＷＩＳＬに接続され、第２のトランジ
スタＴＲ2の他方のソース／ドレイン領域は書き込み情
報設定線ＷＩＳＬに接続されている。尚、第２の配線を
ビット線とする構成、あるいは、書き込み情報設定線Ｗ
ＩＳＬをビット線と兼用させ、第２の配線に第２の所定
の電位を加える構成とすることが好ましい。
ト領域Ｇ1はメモリセル選択用の第１Ａの配線（例え
ば、第１のワード線）に接続され、第２のトランジスタ
ＴＲ2のゲート領域Ｇ2はメモリセル選択用の第１Ｂの配
線（例えば、第２のワード線）に接続されている。ま
た、第１のトランジスタＴＲ1の他方のソース／ドレイ
ン領域は第２の配線に接続され、接合型トランジスタＪ
Ｆ1の他方のゲート領域は第３の配線に接続され、第１
のトランジスタＴＲ1の一方のソース／ドレイン領域は
接合型トランジスタＪＦ1及びダイオードＤを介して書
き込み情報設定線ＷＩＳＬに接続され、第２のトランジ
スタＴＲ2の他方のソース／ドレイン領域は書き込み情
報設定線ＷＩＳＬに接続されている。尚、第２の配線を
ビット線とする構成、あるいは、書き込み情報設定線Ｗ
ＩＳＬをビット線と兼用させ、第２の配線に第２の所定
の電位を加える構成とすることが好ましい。
【００７６】あるいは又、図８に模式的な一部断面図を
示すように、実施の形態１の半導体メモリセルは、
（１）ソース／ドレイン領域、チャネル形成領域Ｃ
Ｈ1、及びゲート領域Ｇ1を有する第１導電形（例えば、
ｎチャネル形）の読み出し用の第１のトランジスタＴＲ
1、（２）ソース／ドレイン領域、チャネル形成領域Ｃ
Ｈ2、及びゲート領域Ｇ2を有する第２導電形（例えば、
ｐチャネル形）のスイッチ用の第２のトランジスタＴＲ
2、並びに、（３）ソース／ドレイン領域、チャネル領
域ＣＨJ1及びゲート領域を有する電流制御用の接合型ト
ランジスタＪＦ1、から成り、（ａ）第２導電形（例え
ば、ｐ+形）を有する半導体性の第１の領域ＳＣ1、
（ｂ）第１の領域ＳＣ1の表面領域に設けられた、第１
導電形（例えば、ｎ+形）を有する半導体性の第２の領
域ＳＣ2、（ｃ）第２の領域ＳＣ2の表面領域に設けら
れ、且つ、整流接合を形成して接する、第２導電形（例
えばｐ++形）の半導体性の、又は、シリサイドや金属、
金属化合物等の導電性の第３の領域ＳＣ3、（ｄ）第１
の領域ＳＣ1の表面領域に第２の領域ＳＣ2と離間して設
けられ、且つ、整流接合を形成して接する、第１導電形
（例えばｎ+形）の半導体性の、又は、シリサイドや金
属、金属化合物等の導電性の第４の領域ＳＣ4、並び
に、（ｅ）第２の領域ＳＣ2の表面領域に第３の領域Ｓ
Ｃ3と離間して設けられ、且つ、第２の領域ＳＣ2と整流
接合を形成して接する、第２導電形（例えばｐ++形）の
半導体性の、又は、シリサイドや金属、金属化合物等の
導電性の第５の領域ＳＣ5、を有する。
示すように、実施の形態１の半導体メモリセルは、
（１）ソース／ドレイン領域、チャネル形成領域Ｃ
Ｈ1、及びゲート領域Ｇ1を有する第１導電形（例えば、
ｎチャネル形）の読み出し用の第１のトランジスタＴＲ
1、（２）ソース／ドレイン領域、チャネル形成領域Ｃ
Ｈ2、及びゲート領域Ｇ2を有する第２導電形（例えば、
ｐチャネル形）のスイッチ用の第２のトランジスタＴＲ
2、並びに、（３）ソース／ドレイン領域、チャネル領
域ＣＨJ1及びゲート領域を有する電流制御用の接合型ト
ランジスタＪＦ1、から成り、（ａ）第２導電形（例え
ば、ｐ+形）を有する半導体性の第１の領域ＳＣ1、
（ｂ）第１の領域ＳＣ1の表面領域に設けられた、第１
導電形（例えば、ｎ+形）を有する半導体性の第２の領
域ＳＣ2、（ｃ）第２の領域ＳＣ2の表面領域に設けら
れ、且つ、整流接合を形成して接する、第２導電形（例
えばｐ++形）の半導体性の、又は、シリサイドや金属、
金属化合物等の導電性の第３の領域ＳＣ3、（ｄ）第１
の領域ＳＣ1の表面領域に第２の領域ＳＣ2と離間して設
けられ、且つ、整流接合を形成して接する、第１導電形
（例えばｎ+形）の半導体性の、又は、シリサイドや金
属、金属化合物等の導電性の第４の領域ＳＣ4、並び
に、（ｅ）第２の領域ＳＣ2の表面領域に第３の領域Ｓ
Ｃ3と離間して設けられ、且つ、第２の領域ＳＣ2と整流
接合を形成して接する、第２導電形（例えばｐ++形）の
半導体性の、又は、シリサイドや金属、金属化合物等の
導電性の第５の領域ＳＣ5、を有する。
【００７７】そして、第１のトランジスタＴＲ1に関し
ては、（Ａ−１）一方のソース／ドレイン領域は、第２
の領域ＳＣ2の表面領域の一部から構成され、（Ａ−
２）他方のソース／ドレイン領域は、第４の領域ＳＣ4
から構成され、（Ａ−３）チャネル形成領域ＣＨ1は、
第２の領域ＳＣ2の表面領域の該一部と第４の領域ＳＣ4
とで挟まれた第１の領域ＳＣ1の表面領域の一部から構
成され、（Ａ−４）ゲート領域Ｇ1は、第１のトランジ
スタＴＲ1のチャネル形成領域ＣＨ1の上方に絶縁膜を介
して設けられている。
ては、（Ａ−１）一方のソース／ドレイン領域は、第２
の領域ＳＣ2の表面領域の一部から構成され、（Ａ−
２）他方のソース／ドレイン領域は、第４の領域ＳＣ4
から構成され、（Ａ−３）チャネル形成領域ＣＨ1は、
第２の領域ＳＣ2の表面領域の該一部と第４の領域ＳＣ4
とで挟まれた第１の領域ＳＣ1の表面領域の一部から構
成され、（Ａ−４）ゲート領域Ｇ1は、第１のトランジ
スタＴＲ1のチャネル形成領域ＣＨ1の上方に絶縁膜を介
して設けられている。
【００７８】また、第２のトランジスタＴＲ2に関して
は、（Ｂ−１）一方のソース／ドレイン領域は、第１の
領域ＳＣ1の表面領域の他の部分から構成され、（Ｂ−
２）他方のソース／ドレイン領域は、第３の領域ＳＣ3
から構成され、（Ｂ−３）チャネル形成領域ＣＨ2は、
第１の領域ＳＣ1の表面領域の該他の部分と第３の領域
ＳＣ3とで挟まれた第２の領域ＳＣ2の表面領域の他の部
分から構成され、（Ｂ−４）ゲート領域Ｇ2は、第２の
トランジスタＴＲ2のチャネル形成領域ＣＨ2の上方に絶
縁膜を介して設けられている。
は、（Ｂ−１）一方のソース／ドレイン領域は、第１の
領域ＳＣ1の表面領域の他の部分から構成され、（Ｂ−
２）他方のソース／ドレイン領域は、第３の領域ＳＣ3
から構成され、（Ｂ−３）チャネル形成領域ＣＨ2は、
第１の領域ＳＣ1の表面領域の該他の部分と第３の領域
ＳＣ3とで挟まれた第２の領域ＳＣ2の表面領域の他の部
分から構成され、（Ｂ−４）ゲート領域Ｇ2は、第２の
トランジスタＴＲ2のチャネル形成領域ＣＨ2の上方に絶
縁膜を介して設けられている。
【００７９】ここで、第２のトランジスタＴＲ2を構成
するゲート領域Ｇ2の導電形は、第１のトランジスタＴ
Ｒ1を構成するゲート領域Ｇ1の導電形と異なっている。
第１のトランジスタＴＲ1を構成するゲート領域Ｇ1の導
電形を例えばｎ形、第２のトランジスタＴＲ2を構成す
るゲート領域Ｇ2の導電形を例えばｐ形とすることがで
きる。
するゲート領域Ｇ2の導電形は、第１のトランジスタＴ
Ｒ1を構成するゲート領域Ｇ1の導電形と異なっている。
第１のトランジスタＴＲ1を構成するゲート領域Ｇ1の導
電形を例えばｎ形、第２のトランジスタＴＲ2を構成す
るゲート領域Ｇ2の導電形を例えばｐ形とすることがで
きる。
【００８０】更に、接合型トランジスタＪＦ1に関して
は、（Ｃ−１）ゲート領域は、第５の領域ＳＣ5、及
び、該第５の領域ＳＣ5と対向する第１の領域ＳＣ1の部
分から構成され、（Ｃ−２）チャネル領域ＣＨJ1は、第
５の領域ＳＣ5と第１の領域ＳＣ1の該部分とで挟まれた
第２の領域ＳＣ2の一部から構成され、（Ｃ−３）一方
のソース／ドレイン領域は、接合型トランジスタＪＦ1
のチャネル領域ＣＨJ1の一端から延び、且つ、第１のト
ランジスタＴＲ1の一方のソース／ドレイン領域を構成
する第２の領域ＳＣ2の表面領域の該一部から構成さ
れ、（Ｃ−４）他方のソース／ドレイン領域は、接合型
トランジスタＪＦ1のチャネル領域ＣＨJ1の他端から延
びる第２の領域ＳＣ2の部分から構成されている。
は、（Ｃ−１）ゲート領域は、第５の領域ＳＣ5、及
び、該第５の領域ＳＣ5と対向する第１の領域ＳＣ1の部
分から構成され、（Ｃ−２）チャネル領域ＣＨJ1は、第
５の領域ＳＣ5と第１の領域ＳＣ1の該部分とで挟まれた
第２の領域ＳＣ2の一部から構成され、（Ｃ−３）一方
のソース／ドレイン領域は、接合型トランジスタＪＦ1
のチャネル領域ＣＨJ1の一端から延び、且つ、第１のト
ランジスタＴＲ1の一方のソース／ドレイン領域を構成
する第２の領域ＳＣ2の表面領域の該一部から構成さ
れ、（Ｃ−４）他方のソース／ドレイン領域は、接合型
トランジスタＪＦ1のチャネル領域ＣＨJ1の他端から延
びる第２の領域ＳＣ2の部分から構成されている。
【００８１】そして、（Ｄ−１）第１のトランジスタＴ
Ｒ1のゲート領域Ｇ1はメモリセル選択用の第１Ａの配線
（例えば、第１のワード線）に接続され、（Ｄ−２）第
２のトランジスタＴＲ2のゲート領域Ｇ2はメモリセル選
択用の第１Ｂの配線（例えば、第２のワード線）に接続
され、（Ｅ）第３の領域ＳＣ3は、書き込み情報設定線
ＷＩＳＬに接続され、（Ｆ）第４の領域ＳＣ4は、第２
の配線に接続され、（Ｇ）第５の領域ＳＣ5は、第３の
配線に接続されている。
Ｒ1のゲート領域Ｇ1はメモリセル選択用の第１Ａの配線
（例えば、第１のワード線）に接続され、（Ｄ−２）第
２のトランジスタＴＲ2のゲート領域Ｇ2はメモリセル選
択用の第１Ｂの配線（例えば、第２のワード線）に接続
され、（Ｅ）第３の領域ＳＣ3は、書き込み情報設定線
ＷＩＳＬに接続され、（Ｆ）第４の領域ＳＣ4は、第２
の配線に接続され、（Ｇ）第５の領域ＳＣ5は、第３の
配線に接続されている。
【００８２】実施の形態１の半導体メモリセルにおいて
は、第２の領域ＳＣ2と第３の領域ＳＣ3との間でｐｎ接
合ダイオードＤが形成され、第２の領域ＳＣ2は、第３
の領域ＳＣ3を介して書き込み情報設定線ＷＩＳＬに接
続されている。かかるｐｎ接合ダイオードＤは、第２の
領域ＳＣ2及び第３の領域ＳＣ3の不純物濃度を適切な値
とすることによって形成することができる。尚、第２の
配線をビット線とする構成、あるいは、書き込み情報設
定線ＷＩＳＬをビット線と兼用させ、第２の配線に第２
の所定の電位を加える構成とすることが好ましい。図
中、「ＩＬ」は層間絶縁層を表し、「ＩＲ」は素子分離
領域を表す。
は、第２の領域ＳＣ2と第３の領域ＳＣ3との間でｐｎ接
合ダイオードＤが形成され、第２の領域ＳＣ2は、第３
の領域ＳＣ3を介して書き込み情報設定線ＷＩＳＬに接
続されている。かかるｐｎ接合ダイオードＤは、第２の
領域ＳＣ2及び第３の領域ＳＣ3の不純物濃度を適切な値
とすることによって形成することができる。尚、第２の
配線をビット線とする構成、あるいは、書き込み情報設
定線ＷＩＳＬをビット線と兼用させ、第２の配線に第２
の所定の電位を加える構成とすることが好ましい。図
中、「ＩＬ」は層間絶縁層を表し、「ＩＲ」は素子分離
領域を表す。
【００８３】接合型トランジスタＪＦ1は、対向する
ゲート領域（第５の領域ＳＣ5及びこの第５の領域ＳＣ5
に対向する第１の領域ＳＣ1の部分）の間の距離（チャ
ネル領域ＣＨJ1の厚さ）を最適化し、且つ、対向する
それぞれのゲート領域（第５の領域ＳＣ5及びこの第５
の領域ＳＣ5に対向する第１の領域ＳＣ1の部分）におけ
る不純物濃度とチャネル領域ＣＨJ1における不純物濃度
とを最適化することによって、形成されている。
ゲート領域（第５の領域ＳＣ5及びこの第５の領域ＳＣ5
に対向する第１の領域ＳＣ1の部分）の間の距離（チャ
ネル領域ＣＨJ1の厚さ）を最適化し、且つ、対向する
それぞれのゲート領域（第５の領域ＳＣ5及びこの第５
の領域ＳＣ5に対向する第１の領域ＳＣ1の部分）におけ
る不純物濃度とチャネル領域ＣＨJ1における不純物濃度
とを最適化することによって、形成されている。
【００８４】実施の形態１においては、半導体メモリセ
ル（具体的には、第１の領域ＳＣ1）は、例えばｎ形半
導体基板に設けられた第２導電形（例えばｐ形）のウエ
ル構造内に形成されている。
ル（具体的には、第１の領域ＳＣ1）は、例えばｎ形半
導体基板に設けられた第２導電形（例えばｐ形）のウエ
ル構造内に形成されている。
【００８５】実施の形態１の半導体メモリセルにおい
て、第１の領域ＳＣ1の直下に、第１導電形（例えばｎ
++形）の高濃度不純物含有層ＳＣ10を形成すれば、読み
出し用の第１のトランジスタＴＲ1のチャネル形成領域
ＣＨ1に蓄積される電位あるいは電荷の増加を図ること
ができる。
て、第１の領域ＳＣ1の直下に、第１導電形（例えばｎ
++形）の高濃度不純物含有層ＳＣ10を形成すれば、読み
出し用の第１のトランジスタＴＲ1のチャネル形成領域
ＣＨ1に蓄積される電位あるいは電荷の増加を図ること
ができる。
【００８６】図８に示した実施の形態１の半導体メモリ
セルの変形例を図９に示す。この半導体メモリセルは、
支持基板上の絶縁層ＩＬ0の上に形成された半導体層Ｓ
Ｃ0に、図８に示した構造を有する半導体メモリセルが
形成されている。このような構造を有する半導体メモリ
セルは、半導体基板の全面に絶縁体（絶縁層）を形成し
た後、絶縁体（絶縁層）と支持基板とを張り合わせ、次
に、半導体基板を裏面から研削、研磨することによって
得られた、所謂張り合わせ基板に基づき製造することが
できる。あるいは又、例えばシリコン半導体基板に酸素
をイオン注入した後に熱処理を行って得られるＳＩＭＯ
Ｘ法による絶縁体（絶縁層）を形成し、その上に残され
たシリコン層に半導体メモリセルを作製すればよい。即
ち、これらの半導体メモリセルは、所謂ＳＯＩ構造を有
する。あるいは又、例えばアモルファスシリコン層やポ
リシリコン層をＣＶＤ法等によって絶縁体（絶縁層）の
上に製膜し、次いで、レーザビームや電子ビームを用い
た帯域溶融結晶化法、絶縁体（絶縁層）に設けられた開
口部を介して結晶成長を行うラテラル固相結晶成長法等
の各種の公知の単結晶化技術によってシリコン層を形成
し、かかるシリコン層に半導体メモリセルを作製すれば
よい。あるいは又、支持基板上に製膜された絶縁体（絶
縁層）上に、例えばポリシリコン層あるいはアモルファ
スシリコン層を形成した後、かかるポリシリコン層ある
いはアモルファスシリコン層に半導体メモリセルを作製
することによって得ることができ、所謂ＴＦＴ構造を有
する。
セルの変形例を図９に示す。この半導体メモリセルは、
支持基板上の絶縁層ＩＬ0の上に形成された半導体層Ｓ
Ｃ0に、図８に示した構造を有する半導体メモリセルが
形成されている。このような構造を有する半導体メモリ
セルは、半導体基板の全面に絶縁体（絶縁層）を形成し
た後、絶縁体（絶縁層）と支持基板とを張り合わせ、次
に、半導体基板を裏面から研削、研磨することによって
得られた、所謂張り合わせ基板に基づき製造することが
できる。あるいは又、例えばシリコン半導体基板に酸素
をイオン注入した後に熱処理を行って得られるＳＩＭＯ
Ｘ法による絶縁体（絶縁層）を形成し、その上に残され
たシリコン層に半導体メモリセルを作製すればよい。即
ち、これらの半導体メモリセルは、所謂ＳＯＩ構造を有
する。あるいは又、例えばアモルファスシリコン層やポ
リシリコン層をＣＶＤ法等によって絶縁体（絶縁層）の
上に製膜し、次いで、レーザビームや電子ビームを用い
た帯域溶融結晶化法、絶縁体（絶縁層）に設けられた開
口部を介して結晶成長を行うラテラル固相結晶成長法等
の各種の公知の単結晶化技術によってシリコン層を形成
し、かかるシリコン層に半導体メモリセルを作製すれば
よい。あるいは又、支持基板上に製膜された絶縁体（絶
縁層）上に、例えばポリシリコン層あるいはアモルファ
スシリコン層を形成した後、かかるポリシリコン層ある
いはアモルファスシリコン層に半導体メモリセルを作製
することによって得ることができ、所謂ＴＦＴ構造を有
する。
【００８７】尚、図８に示した半導体メモリセルにおい
て、原理図を図１に示すように、ｐｎ接合ダイオードＤ
の形成を省略し、第１のトランジスタＴＲ1の一方のソ
ース／ドレイン領域に該当する第２の領域ＳＣ2を第４
の配線（図８には図示せず）に接続してもよい。この場
合、第２の配線をビット線とし、第４の配線に第２の所
定の電位を加える構成、あるいは、第４の配線をビット
線とし、第２の配線に第２の所定の電位を加える構成と
することが好ましい。
て、原理図を図１に示すように、ｐｎ接合ダイオードＤ
の形成を省略し、第１のトランジスタＴＲ1の一方のソ
ース／ドレイン領域に該当する第２の領域ＳＣ2を第４
の配線（図８には図示せず）に接続してもよい。この場
合、第２の配線をビット線とし、第４の配線に第２の所
定の電位を加える構成、あるいは、第４の配線をビット
線とし、第２の配線に第２の所定の電位を加える構成と
することが好ましい。
【００８８】図８に示した実施の形態１の半導体メモリ
セルの変形例を、更に、図１０〜図１７に示す。
セルの変形例を、更に、図１０〜図１７に示す。
【００８９】原理図を図２の（Ｂ）に示し、模式的な一
部断面図を図１０に示す半導体メモリセルは、第２の領
域ＳＣ2の表面領域に設けられ、整流接合を形成して接
するダイオード構成領域ＳＣDを更に有し、このダイオ
ード構成領域ＳＣDと第２の領域ＳＣ2とによってショッ
トキ接合形の多数キャリア・ダイオードＤＳが構成され
ている。そして、第１のトランジスタＴＲ1の一方のソ
ース／ドレイン領域は、接合型トランジスタＪＦ1を介
して第４の配線に接続される代わりに、接合型トランジ
スタＪＦ1及びショットキ接合形の多数キャリア・ダイ
オードＤＳを介して書き込み情報設定線ＷＩＳＬに接続
されている。即ち、第２の領域ＳＣ2は、ダイオード構
成領域ＳＣDを介して書き込み情報設定線ＷＩＳＬに接
続されている。図１０に示す半導体メモリセルにおいて
は、ダイオード構成領域ＳＣDは第３の領域ＳＣ3に隣接
して設けられているが、ダイオード構成領域ＳＣDの形
成位置はこれに限定するものではない。
部断面図を図１０に示す半導体メモリセルは、第２の領
域ＳＣ2の表面領域に設けられ、整流接合を形成して接
するダイオード構成領域ＳＣDを更に有し、このダイオ
ード構成領域ＳＣDと第２の領域ＳＣ2とによってショッ
トキ接合形の多数キャリア・ダイオードＤＳが構成され
ている。そして、第１のトランジスタＴＲ1の一方のソ
ース／ドレイン領域は、接合型トランジスタＪＦ1を介
して第４の配線に接続される代わりに、接合型トランジ
スタＪＦ1及びショットキ接合形の多数キャリア・ダイ
オードＤＳを介して書き込み情報設定線ＷＩＳＬに接続
されている。即ち、第２の領域ＳＣ2は、ダイオード構
成領域ＳＣDを介して書き込み情報設定線ＷＩＳＬに接
続されている。図１０に示す半導体メモリセルにおいて
は、ダイオード構成領域ＳＣDは第３の領域ＳＣ3に隣接
して設けられているが、ダイオード構成領域ＳＣDの形
成位置はこれに限定するものではない。
【００９０】原理図を図３、並びに、図４の（Ａ）及び
（Ｂ）に示すように、接合型トランジスタＪＦ1の他方
のゲート領域は、第３の配線に接続される代わりに、書
き込み情報設定線ＷＩＳＬに接続されていてもよい。即
ち、模式的な一部断面図を図１１、図１２及び図１３に
示すように、第５の領域ＳＣ5を、第３の配線に接続す
る代わりに、書き込み情報設定線ＷＩＳＬに接続しても
よい。尚、図１１に示す半導体メモリセルは、図８に示
した半導体メモリセルの変形であり、図１２及び図１３
に示す半導体メモリセルは、図１０に示した半導体メモ
リセルの変形である。尚、図１２及び図１３に示す半導
体メモリセルは、ダイオード構成領域ＳＣDが設けられ
ている位置が異なっている点を除き、同じ構成を有す
る。
（Ｂ）に示すように、接合型トランジスタＪＦ1の他方
のゲート領域は、第３の配線に接続される代わりに、書
き込み情報設定線ＷＩＳＬに接続されていてもよい。即
ち、模式的な一部断面図を図１１、図１２及び図１３に
示すように、第５の領域ＳＣ5を、第３の配線に接続す
る代わりに、書き込み情報設定線ＷＩＳＬに接続しても
よい。尚、図１１に示す半導体メモリセルは、図８に示
した半導体メモリセルの変形であり、図１２及び図１３
に示す半導体メモリセルは、図１０に示した半導体メモ
リセルの変形である。尚、図１２及び図１３に示す半導
体メモリセルは、ダイオード構成領域ＳＣDが設けられ
ている位置が異なっている点を除き、同じ構成を有す
る。
【００９１】原理図を図５に示し、模式的な一部断面図
を図１４に示す半導体メモリセルにおいては、第１のト
ランジスタＴＲ1の一方のソース／ドレイン領域は、接
合型トランジスタＪＦ1を介して第４の配線に接続され
る代わりに、接合型トランジスタＪＦ1及びダイオード
Ｄ1を介して第３の配線に接続されている。即ち、第２
の領域ＳＣ2の表面領域に設けられ、整流接合を形成し
て接するダイオード構成領域ＳＣDを更に有し、該ダイ
オード構成領域ＳＣDと第２の領域ＳＣ2とによってダイ
オードＤ1が構成され、第２の領域ＳＣ2は、該ダイオー
ド構成領域ＳＣDを介して第３の配線に接続されてい
る。この場合、第２の配線をビット線とする構成とする
ことが好ましい。尚、ダイオード構成領域ＳＣDを第５
の領域ＳＣ5に隣接して設けることが、構造の簡素化の
面から好ましい。
を図１４に示す半導体メモリセルにおいては、第１のト
ランジスタＴＲ1の一方のソース／ドレイン領域は、接
合型トランジスタＪＦ1を介して第４の配線に接続され
る代わりに、接合型トランジスタＪＦ1及びダイオード
Ｄ1を介して第３の配線に接続されている。即ち、第２
の領域ＳＣ2の表面領域に設けられ、整流接合を形成し
て接するダイオード構成領域ＳＣDを更に有し、該ダイ
オード構成領域ＳＣDと第２の領域ＳＣ2とによってダイ
オードＤ1が構成され、第２の領域ＳＣ2は、該ダイオー
ド構成領域ＳＣDを介して第３の配線に接続されてい
る。この場合、第２の配線をビット線とする構成とする
ことが好ましい。尚、ダイオード構成領域ＳＣDを第５
の領域ＳＣ5に隣接して設けることが、構造の簡素化の
面から好ましい。
【００９２】原理図を図７の（Ａ）に示し、模式的な一
部断面図を図１５に示す半導体メモリセルにおいては、
接合型トランジスタＪＦ1の他方のゲート領域は、第３
の配線に接続される代わりに、接合型トランジスタＪＦ
1の一方のゲート領域に接続されている。即ち、第５の
領域ＳＣ5は、第３の配線に接続される代わりに、第１
の領域ＳＣ1に接続されている。更には、第２の領域Ｓ
Ｃ2と第３の領域ＳＣ3との間でｐｎ接合ダイオードＤが
形成され、第２の領域ＳＣ2は第３の領域ＳＣ3を介して
書き込み情報設定線ＷＩＳＬに接続されている。この場
合、第２の配線をビット線とする構成、あるいは、書き
込み情報設定線ＷＩＳＬをビット線と兼用させ、第２の
配線に第２の所定の電位を加える構成とすることが好ま
しい。尚、原理図を図６に示すように、ｐｎ接合ダイオ
ードＤの形成を省略し、第１のトランジスタＴＲ1の一
方のソース／ドレイン領域に該当する第２の領域ＳＣ2
を第４の配線（図１５には図示せず）に接続してもよ
く、この場合には、第２の配線をビット線とし、第２の
領域ＳＣ2を第４の配線に接続し、第４の配線に第２の
所定の電位を加える構成、あるいは、第４の配線をビッ
ト線とし、第２の配線に第２の所定の電位を加える構成
とすることが好ましい。
部断面図を図１５に示す半導体メモリセルにおいては、
接合型トランジスタＪＦ1の他方のゲート領域は、第３
の配線に接続される代わりに、接合型トランジスタＪＦ
1の一方のゲート領域に接続されている。即ち、第５の
領域ＳＣ5は、第３の配線に接続される代わりに、第１
の領域ＳＣ1に接続されている。更には、第２の領域Ｓ
Ｃ2と第３の領域ＳＣ3との間でｐｎ接合ダイオードＤが
形成され、第２の領域ＳＣ2は第３の領域ＳＣ3を介して
書き込み情報設定線ＷＩＳＬに接続されている。この場
合、第２の配線をビット線とする構成、あるいは、書き
込み情報設定線ＷＩＳＬをビット線と兼用させ、第２の
配線に第２の所定の電位を加える構成とすることが好ま
しい。尚、原理図を図６に示すように、ｐｎ接合ダイオ
ードＤの形成を省略し、第１のトランジスタＴＲ1の一
方のソース／ドレイン領域に該当する第２の領域ＳＣ2
を第４の配線（図１５には図示せず）に接続してもよ
く、この場合には、第２の配線をビット線とし、第２の
領域ＳＣ2を第４の配線に接続し、第４の配線に第２の
所定の電位を加える構成、あるいは、第４の配線をビッ
ト線とし、第２の配線に第２の所定の電位を加える構成
とすることが好ましい。
【００９３】第５の領域ＳＣ5と第１の領域ＳＣ1との接
続は、ゲート領域の延びる方向と平行な垂直面で半導体
メモリセルを切断したときの模式的な一部断面図である
図１６に示すように、例えば、第１の領域ＳＣ1の一部
分を半導体基板の表面近傍まで延在させ、第２の領域Ｓ
Ｃ2の外側で、第５の領域ＳＣ5と第１の領域ＳＣ1の延
在した部分とが接するような構造とすることによって、
得ることができる。半導体メモリセルをこのような構造
にすることにより、半導体メモリセルの配線構造の簡素
化を図ることができる。
続は、ゲート領域の延びる方向と平行な垂直面で半導体
メモリセルを切断したときの模式的な一部断面図である
図１６に示すように、例えば、第１の領域ＳＣ1の一部
分を半導体基板の表面近傍まで延在させ、第２の領域Ｓ
Ｃ2の外側で、第５の領域ＳＣ5と第１の領域ＳＣ1の延
在した部分とが接するような構造とすることによって、
得ることができる。半導体メモリセルをこのような構造
にすることにより、半導体メモリセルの配線構造の簡素
化を図ることができる。
【００９４】原理図を図７の（Ｂ）に示し、模式的な一
部断面図を図１７に示す半導体メモリセルにおいても、
第５の領域ＳＣ5は、第３の配線に接続される代わり
に、第１の領域ＳＣ1に接続されている。また、第２の
領域ＳＣ2の表面領域に設けられ、整流接合を形成して
接するダイオード構成領域ＳＣDを更に有し、このダイ
オード構成領域ＳＣDと第２の領域ＳＣ2とによってショ
ットキ接合形の多数キャリア・ダイオードＤＳが構成さ
れ、第２の領域ＳＣ2は、ダイオード構成領域ＳＣDを介
して書き込み情報設定線ＷＩＳＬに接続されている。こ
の場合、第２の配線をビット線とする構成、あるいは、
書き込み情報設定線ＷＩＳＬをビット線と兼用させ、第
２の配線に第２の所定の電位を加える構成とすることが
好ましい。
部断面図を図１７に示す半導体メモリセルにおいても、
第５の領域ＳＣ5は、第３の配線に接続される代わり
に、第１の領域ＳＣ1に接続されている。また、第２の
領域ＳＣ2の表面領域に設けられ、整流接合を形成して
接するダイオード構成領域ＳＣDを更に有し、このダイ
オード構成領域ＳＣDと第２の領域ＳＣ2とによってショ
ットキ接合形の多数キャリア・ダイオードＤＳが構成さ
れ、第２の領域ＳＣ2は、ダイオード構成領域ＳＣDを介
して書き込み情報設定線ＷＩＳＬに接続されている。こ
の場合、第２の配線をビット線とする構成、あるいは、
書き込み情報設定線ＷＩＳＬをビット線と兼用させ、第
２の配線に第２の所定の電位を加える構成とすることが
好ましい。
【００９５】（実施の形態２）実施の形態２は、本発明
の第１の態様及び第７の態様に係る半導体メモリセルに
関する。実施の形態２の半導体メモリセルは、第１のト
ランジスタＴＲ1と第２のトランジスタＴＲ2が融合され
ている点が、実施の形態１の半導体メモリセルと相違す
る。実施の形態２の半導体メモリセルの原理図を図１８
に示す。実施の形態２の半導体メモリセルにおいては、
接合型トランジスタＪＦ1の他方のゲート領域は、第３
の配線に接続される代わりに、書き込み情報設定線ＷＩ
ＳＬに接続されている。
の第１の態様及び第７の態様に係る半導体メモリセルに
関する。実施の形態２の半導体メモリセルは、第１のト
ランジスタＴＲ1と第２のトランジスタＴＲ2が融合され
ている点が、実施の形態１の半導体メモリセルと相違す
る。実施の形態２の半導体メモリセルの原理図を図１８
に示す。実施の形態２の半導体メモリセルにおいては、
接合型トランジスタＪＦ1の他方のゲート領域は、第３
の配線に接続される代わりに、書き込み情報設定線ＷＩ
ＳＬに接続されている。
【００９６】更には、図２０に模式的な一部断面図を示
すように、実施の形態２の半導体メモリセルは、第５の
領域ＳＣ5が省略されている点が、実施の形態１の半導
体メモリセルと相違する。即ち、実施の形態２の半導体
メモリセルは、（１）ソース／ドレイン領域、チャネル
形成領域ＣＨ1、及びゲート領域を有する第１導電形
（例えば、ｎチャネル形）の読み出し用の第１のトラン
ジスタＴＲ1、（２）ソース／ドレイン領域、チャネル
形成領域ＣＨ2、及びゲート領域を有する第２導電形
（例えば、ｐチャネル形）のスイッチ用の第２のトラン
ジスタＴＲ2、並びに、（３）ソース／ドレイン領域、
チャネル領域ＣＨJ1及びゲート領域を有する電流制御用
の接合型トランジスタＪＦ1、から成り、（ａ）第１導
電形（例えば、ｎ形）を有する半導体性の第１の領域Ｓ
Ｃ1、（ｂ）第１の領域ＳＣ1と接し、第２導電形（例え
ば、ｐ+形）を有する半導体性の第２の領域ＳＣ2、
（ｃ）第１の領域ＳＣ1の表面領域に設けられ、且つ、
整流接合を形成して接する、第２導電形（例えばｐ
++形）の半導体性の、又は、シリサイドや金属、金属化
合物等の導電性の第３の領域ＳＣ3、並びに、（ｄ）第
２の領域ＳＣ2の表面領域に設けられ、且つ、整流接合
を形成して接する、第１導電形（例えばｎ++形）の半導
体性の、又は、シリサイドや金属、金属化合物等の導電
性の第４の領域ＳＣ4、を有する。
すように、実施の形態２の半導体メモリセルは、第５の
領域ＳＣ5が省略されている点が、実施の形態１の半導
体メモリセルと相違する。即ち、実施の形態２の半導体
メモリセルは、（１）ソース／ドレイン領域、チャネル
形成領域ＣＨ1、及びゲート領域を有する第１導電形
（例えば、ｎチャネル形）の読み出し用の第１のトラン
ジスタＴＲ1、（２）ソース／ドレイン領域、チャネル
形成領域ＣＨ2、及びゲート領域を有する第２導電形
（例えば、ｐチャネル形）のスイッチ用の第２のトラン
ジスタＴＲ2、並びに、（３）ソース／ドレイン領域、
チャネル領域ＣＨJ1及びゲート領域を有する電流制御用
の接合型トランジスタＪＦ1、から成り、（ａ）第１導
電形（例えば、ｎ形）を有する半導体性の第１の領域Ｓ
Ｃ1、（ｂ）第１の領域ＳＣ1と接し、第２導電形（例え
ば、ｐ+形）を有する半導体性の第２の領域ＳＣ2、
（ｃ）第１の領域ＳＣ1の表面領域に設けられ、且つ、
整流接合を形成して接する、第２導電形（例えばｐ
++形）の半導体性の、又は、シリサイドや金属、金属化
合物等の導電性の第３の領域ＳＣ3、並びに、（ｄ）第
２の領域ＳＣ2の表面領域に設けられ、且つ、整流接合
を形成して接する、第１導電形（例えばｎ++形）の半導
体性の、又は、シリサイドや金属、金属化合物等の導電
性の第４の領域ＳＣ4、を有する。
【００９７】尚、第１の領域ＳＣ1と第２の領域ＳＣ2と
は接しているが、図２０及び後述する図２１〜２５、図
２９、図３１及び図３３に示す半導体メモリセルにおい
ては、具体的には、第１の領域ＳＣ1の表面領域に第２
の領域ＳＣ2が設けられている。一方、後述する図２６
〜図２８、図３０、図３２及び図３４に示す半導体メモ
リセルにおいては、具体的には、第２の領域ＳＣ2の表
面領域に第１の領域ＳＣ1が設けられている。
は接しているが、図２０及び後述する図２１〜２５、図
２９、図３１及び図３３に示す半導体メモリセルにおい
ては、具体的には、第１の領域ＳＣ1の表面領域に第２
の領域ＳＣ2が設けられている。一方、後述する図２６
〜図２８、図３０、図３２及び図３４に示す半導体メモ
リセルにおいては、具体的には、第２の領域ＳＣ2の表
面領域に第１の領域ＳＣ1が設けられている。
【００９８】そして、第１のトランジスタＴＲ1に関し
ては、（Ａ−１）一方のソース／ドレイン領域は、第１
の領域ＳＣ1の表面領域から構成され、（Ａ−２）他方
のソース／ドレイン領域は、第４の領域ＳＣ4から構成
され、（Ａ−３）チャネル形成領域ＣＨ1は、第１の領
域ＳＣ1の該表面領域と第４の領域ＳＣ4とで挟まれた第
２の領域ＳＣ2の表面領域から構成され、（Ａ−４）ゲ
ート領域Ｇ1は、第１のトランジスタＴＲ1のチャネル形
成領域ＣＨ1の上方に絶縁膜を介して設けられている。
ては、（Ａ−１）一方のソース／ドレイン領域は、第１
の領域ＳＣ1の表面領域から構成され、（Ａ−２）他方
のソース／ドレイン領域は、第４の領域ＳＣ4から構成
され、（Ａ−３）チャネル形成領域ＣＨ1は、第１の領
域ＳＣ1の該表面領域と第４の領域ＳＣ4とで挟まれた第
２の領域ＳＣ2の表面領域から構成され、（Ａ−４）ゲ
ート領域Ｇ1は、第１のトランジスタＴＲ1のチャネル形
成領域ＣＨ1の上方に絶縁膜を介して設けられている。
【００９９】また、第２のトランジスタＴＲ2に関して
は、（Ｂ−１）一方のソース／ドレイン領域は、第１の
トランジスタＴＲ1のチャネル形成領域ＣＨ1を構成する
第２の領域ＳＣ2の該表面領域から構成され、（Ｂ−
２）他方のソース／ドレイン領域は、第３の領域ＳＣ3
から構成され、（Ｂ−３）チャネル形成領域ＣＨ2は、
第１のトランジスタＴＲ1の一方のソース／ドレイン領
域を構成する第１の領域ＳＣ1の該表面領域から構成さ
れ、（Ｂ−４）ゲート領域Ｇ2は、第２のトランジスタ
ＴＲ2のチャネル形成領域ＣＨ2の上方に絶縁膜を介して
設けられている。
は、（Ｂ−１）一方のソース／ドレイン領域は、第１の
トランジスタＴＲ1のチャネル形成領域ＣＨ1を構成する
第２の領域ＳＣ2の該表面領域から構成され、（Ｂ−
２）他方のソース／ドレイン領域は、第３の領域ＳＣ3
から構成され、（Ｂ−３）チャネル形成領域ＣＨ2は、
第１のトランジスタＴＲ1の一方のソース／ドレイン領
域を構成する第１の領域ＳＣ1の該表面領域から構成さ
れ、（Ｂ−４）ゲート領域Ｇ2は、第２のトランジスタ
ＴＲ2のチャネル形成領域ＣＨ2の上方に絶縁膜を介して
設けられている。
【０１００】ここで、第２のトランジスタＴＲ2を構成
するゲート領域Ｇ2の導電形は、第１のトランジスタＴ
Ｒ1を構成するゲート領域Ｇ1の導電形と異なっている。
第１のトランジスタＴＲ1を構成するゲート領域Ｇ1の導
電形を例えばｎ形、第２のトランジスタＴＲ2を構成す
るゲート領域Ｇ2の導電形を例えばｐ形とすることがで
きる。
するゲート領域Ｇ2の導電形は、第１のトランジスタＴ
Ｒ1を構成するゲート領域Ｇ1の導電形と異なっている。
第１のトランジスタＴＲ1を構成するゲート領域Ｇ1の導
電形を例えばｎ形、第２のトランジスタＴＲ2を構成す
るゲート領域Ｇ2の導電形を例えばｐ形とすることがで
きる。
【０１０１】更に、接合型トランジスタＪＦ1に関して
は、（Ｃ−１）ゲート領域は、第３の領域ＳＣ3、及
び、該第３の領域ＳＣ3と対向する第２の領域ＳＣ2の部
分から構成され、（Ｃ−２）チャネル領域ＣＨJ1は、第
３の領域ＳＣ3と第２の領域ＳＣ2の該部分とで挟まれた
第１の領域ＳＣ1の一部から構成され、（Ｃ−３）一方
のソース／ドレイン領域は、接合型トランジスタＪＦ1
のチャネル領域ＣＨJ1の一端から延び、且つ、第１のト
ランジスタＴＲ1の一方のソース／ドレイン領域を構成
する第１の領域ＳＣ1の該表面領域から構成され、（Ｃ
−４）他方のソース／ドレイン領域は、接合型トランジ
スタＪＦ1のチャネル領域ＣＨJ1の他端から延びる第１
の領域ＳＣ1の部分から構成されている。
は、（Ｃ−１）ゲート領域は、第３の領域ＳＣ3、及
び、該第３の領域ＳＣ3と対向する第２の領域ＳＣ2の部
分から構成され、（Ｃ−２）チャネル領域ＣＨJ1は、第
３の領域ＳＣ3と第２の領域ＳＣ2の該部分とで挟まれた
第１の領域ＳＣ1の一部から構成され、（Ｃ−３）一方
のソース／ドレイン領域は、接合型トランジスタＪＦ1
のチャネル領域ＣＨJ1の一端から延び、且つ、第１のト
ランジスタＴＲ1の一方のソース／ドレイン領域を構成
する第１の領域ＳＣ1の該表面領域から構成され、（Ｃ
−４）他方のソース／ドレイン領域は、接合型トランジ
スタＪＦ1のチャネル領域ＣＨJ1の他端から延びる第１
の領域ＳＣ1の部分から構成されている。
【０１０２】そして、（Ｄ−１）第１のトランジスタＴ
Ｒ1のゲート領域Ｇ1はメモリセル選択用の第１Ａの配線
（例えば、第１のワード線）に接続され、（Ｄ−２）第
２のトランジスタＴＲ2のゲート領域Ｇ2はメモリセル選
択用の第１Ｂの配線（例えば、第２のワード線）に接続
され、（Ｅ）第３の領域ＳＣ3は、書き込み情報設定線
ＷＩＳＬに接続され、（Ｆ）第４の領域ＳＣ4は、第２
の配線に接続されている。
Ｒ1のゲート領域Ｇ1はメモリセル選択用の第１Ａの配線
（例えば、第１のワード線）に接続され、（Ｄ−２）第
２のトランジスタＴＲ2のゲート領域Ｇ2はメモリセル選
択用の第１Ｂの配線（例えば、第２のワード線）に接続
され、（Ｅ）第３の領域ＳＣ3は、書き込み情報設定線
ＷＩＳＬに接続され、（Ｆ）第４の領域ＳＣ4は、第２
の配線に接続されている。
【０１０３】尚、第１の領域ＳＣ1を第４の配線に接続
し、第２の配線をビット線とし、第４の配線に第２の所
定の電位を加える構成、あるいは、第４の配線をビット
線とし、第２の配線に第２の所定の電位を加える構成と
することが好ましい。
し、第２の配線をビット線とし、第４の配線に第２の所
定の電位を加える構成、あるいは、第４の配線をビット
線とし、第２の配線に第２の所定の電位を加える構成と
することが好ましい。
【０１０４】実施の形態２においては、半導体メモリセ
ル（具体的には、第１の領域ＳＣ1）は、例えばｐ形半
導体基板に設けられた第１導電形（例えばｎ形）のウエ
ル構造内に形成されている。
ル（具体的には、第１の領域ＳＣ1）は、例えばｐ形半
導体基板に設けられた第１導電形（例えばｎ形）のウエ
ル構造内に形成されている。
【０１０５】実施の形態２の半導体メモリセルにおい
て、第２の領域ＳＣ2の直下に、第１導電形（例えばｎ
++形）の高濃度不純物含有層ＳＣ10を形成すれば、読み
出し用の第１のトランジスタＴＲ1のチャネル形成領域
ＣＨ1に蓄積される電位あるいは電荷の増加を図ること
ができる。また、第１の領域ＳＣ1の下部に、第４の配
線として機能する第１導電形（例えばｎ++形）の高濃度
不純物含有層ＳＣ11が設けられており、これによって、
配線構造の簡素化を図ることができる。
て、第２の領域ＳＣ2の直下に、第１導電形（例えばｎ
++形）の高濃度不純物含有層ＳＣ10を形成すれば、読み
出し用の第１のトランジスタＴＲ1のチャネル形成領域
ＣＨ1に蓄積される電位あるいは電荷の増加を図ること
ができる。また、第１の領域ＳＣ1の下部に、第４の配
線として機能する第１導電形（例えばｎ++形）の高濃度
不純物含有層ＳＣ11が設けられており、これによって、
配線構造の簡素化を図ることができる。
【０１０６】尚、接合型トランジスタＪＦ1は、対向
するゲート領域（第３の領域ＳＣ3及びこの第３の領域
ＳＣ3に対向する第２の領域ＳＣ2の部分）の間の距離
（チャネル領域ＣＨJ1の厚さ）を最適化し、且つ、対
向するそれぞれのゲート領域（第３の領域ＳＣ3及びこ
の第３の領域ＳＣ3に対向する第２の領域ＳＣ2の部分）
における不純物濃度とチャネル領域ＣＨJ1における不純
物濃度とを最適化することによって、形成されている。
するゲート領域（第３の領域ＳＣ3及びこの第３の領域
ＳＣ3に対向する第２の領域ＳＣ2の部分）の間の距離
（チャネル領域ＣＨJ1の厚さ）を最適化し、且つ、対
向するそれぞれのゲート領域（第３の領域ＳＣ3及びこ
の第３の領域ＳＣ3に対向する第２の領域ＳＣ2の部分）
における不純物濃度とチャネル領域ＣＨJ1における不純
物濃度とを最適化することによって、形成されている。
【０１０７】ここで、図２０〜図２５に示す半導体メモ
リセルにおいては、第１のトランジスタＴＲ1を構成す
るゲート領域Ｇ1は、サイドウオール形状を有し、第２
のトランジスタＴＲ2を構成するゲート領域Ｇ2の側面で
あって、第２の領域ＳＣ2の上方に形成されている。ま
た、ゲート領域Ｇ1とゲート領域Ｇ2とは絶縁材料層ＩＦ
によって隔てられている。第１のトランジスタＴＲ1を
構成するゲート領域Ｇ1と第２のトランジスタＴＲ2を構
成するゲート領域Ｇ2とは、図示しない部分で接続され
ている。尚、メモリセル選択用の第１Ａの配線とメモリ
セル選択用の第１Ｂの配線とを１つの配線（第１の配
線）から構成してもよい。ここで、サイドウオール形状
とは、例えばゲート領域Ｇ2が形成された例えば半導体
基板の全面に例えばゲート領域Ｇ1を形成するための層
を堆積させた後、かかる層をエッチバックすることによ
ってゲート領域Ｇ2の側面にかかる層（即ち、ゲート領
域Ｇ1）を残したときに得られる形状を指す。以下に説
明する半導体メモリセルにおけるゲート領域のサイドウ
オール形状も同様の意味である。ゲート領域が延びる方
向に対して垂直な平面で不純物含有層を切断したときの
不純物含有層の断面形状として、円や楕円、長円を四等
分した形状、あるいはこれらの形状と線分とが組み合わ
された形状を例示することができる。
リセルにおいては、第１のトランジスタＴＲ1を構成す
るゲート領域Ｇ1は、サイドウオール形状を有し、第２
のトランジスタＴＲ2を構成するゲート領域Ｇ2の側面で
あって、第２の領域ＳＣ2の上方に形成されている。ま
た、ゲート領域Ｇ1とゲート領域Ｇ2とは絶縁材料層ＩＦ
によって隔てられている。第１のトランジスタＴＲ1を
構成するゲート領域Ｇ1と第２のトランジスタＴＲ2を構
成するゲート領域Ｇ2とは、図示しない部分で接続され
ている。尚、メモリセル選択用の第１Ａの配線とメモリ
セル選択用の第１Ｂの配線とを１つの配線（第１の配
線）から構成してもよい。ここで、サイドウオール形状
とは、例えばゲート領域Ｇ2が形成された例えば半導体
基板の全面に例えばゲート領域Ｇ1を形成するための層
を堆積させた後、かかる層をエッチバックすることによ
ってゲート領域Ｇ2の側面にかかる層（即ち、ゲート領
域Ｇ1）を残したときに得られる形状を指す。以下に説
明する半導体メモリセルにおけるゲート領域のサイドウ
オール形状も同様の意味である。ゲート領域が延びる方
向に対して垂直な平面で不純物含有層を切断したときの
不純物含有層の断面形状として、円や楕円、長円を四等
分した形状、あるいはこれらの形状と線分とが組み合わ
された形状を例示することができる。
【０１０８】図２１〜図３４に、実施の形態２の半導体
メモリセルの変形例の模式的な一部断面図を示す。
メモリセルの変形例の模式的な一部断面図を示す。
【０１０９】模式的な一部断面図を図２１に示す半導体
メモリセルにおいては、接合型トランジスタＪＦ1のチ
ャネル領域ＣＨJ1に、斜めイオン注入法によって第１導
電形の不純物をイオン注入することで、第１導電形領域
ＳＣ12が形成されている。これによって、チャネル領域
ＣＨJ1の不純物濃度を制御することができ、接合型トラ
ンジスタＪＦ1の動作を安定させることができる。尚、
このような第１導電形領域ＳＣ12を設ける構成を、第１
の領域ＳＣ1、第２の領域ＳＣ2、第３の領域ＳＣ3の配
置にも依るが、本発明の各種の半導体メモリセルに適用
することができる。
メモリセルにおいては、接合型トランジスタＪＦ1のチ
ャネル領域ＣＨJ1に、斜めイオン注入法によって第１導
電形の不純物をイオン注入することで、第１導電形領域
ＳＣ12が形成されている。これによって、チャネル領域
ＣＨJ1の不純物濃度を制御することができ、接合型トラ
ンジスタＪＦ1の動作を安定させることができる。尚、
このような第１導電形領域ＳＣ12を設ける構成を、第１
の領域ＳＣ1、第２の領域ＳＣ2、第３の領域ＳＣ3の配
置にも依るが、本発明の各種の半導体メモリセルに適用
することができる。
【０１１０】原理図を図１９の（Ａ）に示し、模式的な
一部断面図を図２２に示す半導体メモリセルにおいて
は、第１の領域ＳＣ1と第３の領域ＳＣ3との間でｐｎ接
合ダイオードＤが形成され、第１の領域ＳＣ1は、第３
の領域ＳＣ3を介して書き込み情報設定線ＷＩＳＬに接
続されている。かかるｐｎ接合ダイオードＤは、第１の
領域ＳＣ1及び第３の領域ＳＣ3の不純物濃度を適切な値
とすることによって形成することができる。また、原理
図を図１９の（Ｂ）に示し、模式的な一部断面図を図２
３に示す半導体メモリセルにおいては、第１の領域ＳＣ
1の表面領域に設けられ、整流接合を形成して接するダ
イオード構成領域ＳＣDを更に有し、該ダイオード構成
領域ＳＣDと第１の領域ＳＣ1とによって多数キャリア・
ダイオードＤＳが構成され、第１の領域ＳＣ1は、該ダ
イオード構成領域ＳＣDを介して書き込み情報設定線Ｗ
ＩＳＬに接続されている。これらの場合、第２の配線を
ビット線とする構成、あるいは、書き込み情報設定線Ｗ
ＩＳＬをビット線と兼用させ、第２の配線に第２の所定
の電位を加える構成とすることが好ましい。
一部断面図を図２２に示す半導体メモリセルにおいて
は、第１の領域ＳＣ1と第３の領域ＳＣ3との間でｐｎ接
合ダイオードＤが形成され、第１の領域ＳＣ1は、第３
の領域ＳＣ3を介して書き込み情報設定線ＷＩＳＬに接
続されている。かかるｐｎ接合ダイオードＤは、第１の
領域ＳＣ1及び第３の領域ＳＣ3の不純物濃度を適切な値
とすることによって形成することができる。また、原理
図を図１９の（Ｂ）に示し、模式的な一部断面図を図２
３に示す半導体メモリセルにおいては、第１の領域ＳＣ
1の表面領域に設けられ、整流接合を形成して接するダ
イオード構成領域ＳＣDを更に有し、該ダイオード構成
領域ＳＣDと第１の領域ＳＣ1とによって多数キャリア・
ダイオードＤＳが構成され、第１の領域ＳＣ1は、該ダ
イオード構成領域ＳＣDを介して書き込み情報設定線Ｗ
ＩＳＬに接続されている。これらの場合、第２の配線を
ビット線とする構成、あるいは、書き込み情報設定線Ｗ
ＩＳＬをビット線と兼用させ、第２の配線に第２の所定
の電位を加える構成とすることが好ましい。
【０１１１】図２４の（Ａ）、（Ｂ）に示す例において
は、支持基板上の絶縁層ＩＬ0に囲まれた半導体層ＳＣ0
内に、図２０に示した構造を有する半導体メモリセルが
形成されている。図２４の（Ａ）に示した半導体メモリ
セルと図２４の（Ｂ）に示した半導体メモリセルの相違
点は、第３の領域ＳＣ3がどの程度下方まで延びている
かにある。図２４の（Ｂ）に示した構造を有する半導体
メモリセルを採用することによって、第３の領域ＳＣ3
の側部から書き込み情報設定線ＷＩＳＬへの電極を取り
出すことが可能となる。その他の構造は、図２０に示し
た半導体メモリセルと実質的に同一である。
は、支持基板上の絶縁層ＩＬ0に囲まれた半導体層ＳＣ0
内に、図２０に示した構造を有する半導体メモリセルが
形成されている。図２４の（Ａ）に示した半導体メモリ
セルと図２４の（Ｂ）に示した半導体メモリセルの相違
点は、第３の領域ＳＣ3がどの程度下方まで延びている
かにある。図２４の（Ｂ）に示した構造を有する半導体
メモリセルを採用することによって、第３の領域ＳＣ3
の側部から書き込み情報設定線ＷＩＳＬへの電極を取り
出すことが可能となる。その他の構造は、図２０に示し
た半導体メモリセルと実質的に同一である。
【０１１２】図２５に示す例においては、支持基板上の
絶縁層ＩＬ0に囲まれた半導体層ＳＣ0内に、図２３に示
した構造を有する半導体メモリセルが形成されている。
その他の構造は、図２３に示した半導体メモリセルと実
質的に同一である。このような構造を有する半導体メモ
リセルは、半導体基板の全面に絶縁体（絶縁層）を形成
した後、絶縁体（絶縁層）と支持基板とを張り合わせ、
次に、半導体基板を裏面から研削、研磨することによっ
て得られた、所謂張り合わせ基板に基づき製造すること
ができる。あるいは又、例えばシリコン半導体基板に酸
素をイオン注入した後に熱処理を行って得られるＳＩＭ
ＯＸ法による絶縁体（絶縁層）を形成し、その上に残さ
れたシリコン層に半導体メモリセルを作製すればよい。
即ち、これらの半導体メモリセルは、所謂ＳＯＩ構造を
有する。あるいは又、例えばアモルファスシリコン層や
ポリシリコン層をＣＶＤ法等によって絶縁体（絶縁層）
の上に製膜し、次いで、レーザビームや電子ビームを用
いた帯域溶融結晶化法、絶縁体（絶縁層）に設けられた
開口部を介して結晶成長を行うラテラル固相結晶成長法
等の各種の公知の単結晶化技術によってシリコン層を形
成し、かかるシリコン層に半導体メモリセルを作製すれ
ばよい。あるいは又、支持基板上に製膜された絶縁体
（絶縁層）上に、例えばポリシリコン層あるいはアモル
ファスシリコン層を形成した後、かかるポリシリコン層
あるいはアモルファスシリコン層に半導体メモリセルを
作製することによって得ることができ、所謂ＴＦＴ構造
を有する。
絶縁層ＩＬ0に囲まれた半導体層ＳＣ0内に、図２３に示
した構造を有する半導体メモリセルが形成されている。
その他の構造は、図２３に示した半導体メモリセルと実
質的に同一である。このような構造を有する半導体メモ
リセルは、半導体基板の全面に絶縁体（絶縁層）を形成
した後、絶縁体（絶縁層）と支持基板とを張り合わせ、
次に、半導体基板を裏面から研削、研磨することによっ
て得られた、所謂張り合わせ基板に基づき製造すること
ができる。あるいは又、例えばシリコン半導体基板に酸
素をイオン注入した後に熱処理を行って得られるＳＩＭ
ＯＸ法による絶縁体（絶縁層）を形成し、その上に残さ
れたシリコン層に半導体メモリセルを作製すればよい。
即ち、これらの半導体メモリセルは、所謂ＳＯＩ構造を
有する。あるいは又、例えばアモルファスシリコン層や
ポリシリコン層をＣＶＤ法等によって絶縁体（絶縁層）
の上に製膜し、次いで、レーザビームや電子ビームを用
いた帯域溶融結晶化法、絶縁体（絶縁層）に設けられた
開口部を介して結晶成長を行うラテラル固相結晶成長法
等の各種の公知の単結晶化技術によってシリコン層を形
成し、かかるシリコン層に半導体メモリセルを作製すれ
ばよい。あるいは又、支持基板上に製膜された絶縁体
（絶縁層）上に、例えばポリシリコン層あるいはアモル
ファスシリコン層を形成した後、かかるポリシリコン層
あるいはアモルファスシリコン層に半導体メモリセルを
作製することによって得ることができ、所謂ＴＦＴ構造
を有する。
【０１１３】図２６〜図２８に示す半導体メモリセルの
変形例においては、第２のトランジスタＴＲ2を構成す
るゲート領域Ｇ2は、サイドウオール形状を有し、第１
のトランジスタＴＲ1を構成するゲート領域Ｇ1の側面で
あって、第１の領域ＳＣ1の上方に形成されている。ま
た、ゲート領域Ｇ1とゲート領域Ｇ2とは絶縁材料層ＩＦ
によって隔てられている。第１のトランジスタＴＲ1を
構成するゲート領域Ｇ1と第２のトランジスタＴＲ2を構
成するゲート領域Ｇ2とは、図示しない部分で接続され
ている。尚、メモリセル選択用の第１Ａの配線とメモリ
セル選択用の第１Ｂの配線とを１つの配線（第１の配
線）から構成してもよい。図２６に示した半導体メモリ
セルは、図２０に示した半導体メモリセルの変形であ
る。
変形例においては、第２のトランジスタＴＲ2を構成す
るゲート領域Ｇ2は、サイドウオール形状を有し、第１
のトランジスタＴＲ1を構成するゲート領域Ｇ1の側面で
あって、第１の領域ＳＣ1の上方に形成されている。ま
た、ゲート領域Ｇ1とゲート領域Ｇ2とは絶縁材料層ＩＦ
によって隔てられている。第１のトランジスタＴＲ1を
構成するゲート領域Ｇ1と第２のトランジスタＴＲ2を構
成するゲート領域Ｇ2とは、図示しない部分で接続され
ている。尚、メモリセル選択用の第１Ａの配線とメモリ
セル選択用の第１Ｂの配線とを１つの配線（第１の配
線）から構成してもよい。図２６に示した半導体メモリ
セルは、図２０に示した半導体メモリセルの変形であ
る。
【０１１４】図２７に示す半導体メモリセルの変形冷に
おいては、第１の領域ＳＣ1と第２の領域ＳＣ2とは接し
ているが、具体的には、第２の領域ＳＣ2の表面領域に
第１の領域ＳＣ1が設けられており、しかも、第１の領
域ＳＣ1と第３の領域ＳＣ3との間でｐｎ接合ダイオード
Ｄが形成され、第１の領域ＳＣ1は、第３の領域ＳＣ3を
介して書き込み情報設定線ＷＩＳＬに接続された構成を
有する。
おいては、第１の領域ＳＣ1と第２の領域ＳＣ2とは接し
ているが、具体的には、第２の領域ＳＣ2の表面領域に
第１の領域ＳＣ1が設けられており、しかも、第１の領
域ＳＣ1と第３の領域ＳＣ3との間でｐｎ接合ダイオード
Ｄが形成され、第１の領域ＳＣ1は、第３の領域ＳＣ3を
介して書き込み情報設定線ＷＩＳＬに接続された構成を
有する。
【０１１５】図２８に示す半導体メモリセルの変形例に
おいては、第２の領域ＳＣ2の表面領域に第１の領域Ｓ
Ｃ1が設けられており、しかも、第１の領域ＳＣ1の表面
領域に設けられ、整流接合を形成して接するダイオード
構成領域ＳＣDを更に有し、該ダイオード構成領域ＳＣD
と第１の領域ＳＣ1とによって多数キャリア・ダイオー
ドＤＳが構成され、第１の領域ＳＣ1は、該ダイオード
構成領域ＳＣDを介して書き込み情報設定線ＷＩＳＬに
接続された構成を有する。
おいては、第２の領域ＳＣ2の表面領域に第１の領域Ｓ
Ｃ1が設けられており、しかも、第１の領域ＳＣ1の表面
領域に設けられ、整流接合を形成して接するダイオード
構成領域ＳＣDを更に有し、該ダイオード構成領域ＳＣD
と第１の領域ＳＣ1とによって多数キャリア・ダイオー
ドＤＳが構成され、第１の領域ＳＣ1は、該ダイオード
構成領域ＳＣDを介して書き込み情報設定線ＷＩＳＬに
接続された構成を有する。
【０１１６】図２９、図３１及び図３３に示す半導体メ
モリセルは、図２２に示した半導体メモリセルの変形で
ある。これらの半導体メモリセルが、図２２に示した半
導体メモリセルと相違する点は、第１のトランジスタＴ
Ｒ1を構成するゲート領域Ｇ1の構造にある。図２９に示
す半導体メモリセルにおいては、第１のトランジスタＴ
Ｒ1を構成するゲート領域Ｇ1は、絶縁材料層ＩＦを介し
て第２のトランジスタＴＲ2を構成するゲート領域Ｇ2と
平行に設けられており、しかも、ゲート領域Ｇ 1の延在
部はゲート領域Ｇ2の上方まで延びている。また、図３
１に示す半導体メモリセルにおいては、第１のトランジ
スタＴＲ1を構成するゲート領域Ｇ1は、絶縁材料層ＩＦ
を介して第２のトランジスタＴＲ2を構成するゲート領
域Ｇ2と平行に設けられており、しかも、ゲート領域Ｇ1
の延在部はゲート領域Ｇ2上にまで延びている。更に
は、ゲート領域Ｇ2はポリサイド構造を有し、ゲート領
域Ｇ2の頂面はゲート領域Ｇ1と接している。更には、図
３３に示す半導体メモリセルにおいては、メモリセル選
択用の第１Ａの配線とメモリセル選択用の第１Ｂの配線
とは１つの配線（第１の配線，ワード線）から構成さ
れ、第１のトランジスタＴＲ 1を構成するゲート領域Ｇ1
と第２のトランジスタＴＲ2を構成するゲート領域Ｇ2と
は共通のコンタクトホールを介してメモリセル選択用の
第１の配線（ワード線）に接続されている。
モリセルは、図２２に示した半導体メモリセルの変形で
ある。これらの半導体メモリセルが、図２２に示した半
導体メモリセルと相違する点は、第１のトランジスタＴ
Ｒ1を構成するゲート領域Ｇ1の構造にある。図２９に示
す半導体メモリセルにおいては、第１のトランジスタＴ
Ｒ1を構成するゲート領域Ｇ1は、絶縁材料層ＩＦを介し
て第２のトランジスタＴＲ2を構成するゲート領域Ｇ2と
平行に設けられており、しかも、ゲート領域Ｇ 1の延在
部はゲート領域Ｇ2の上方まで延びている。また、図３
１に示す半導体メモリセルにおいては、第１のトランジ
スタＴＲ1を構成するゲート領域Ｇ1は、絶縁材料層ＩＦ
を介して第２のトランジスタＴＲ2を構成するゲート領
域Ｇ2と平行に設けられており、しかも、ゲート領域Ｇ1
の延在部はゲート領域Ｇ2上にまで延びている。更に
は、ゲート領域Ｇ2はポリサイド構造を有し、ゲート領
域Ｇ2の頂面はゲート領域Ｇ1と接している。更には、図
３３に示す半導体メモリセルにおいては、メモリセル選
択用の第１Ａの配線とメモリセル選択用の第１Ｂの配線
とは１つの配線（第１の配線，ワード線）から構成さ
れ、第１のトランジスタＴＲ 1を構成するゲート領域Ｇ1
と第２のトランジスタＴＲ2を構成するゲート領域Ｇ2と
は共通のコンタクトホールを介してメモリセル選択用の
第１の配線（ワード線）に接続されている。
【０１１７】図３０、図３２及び図３４に示す半導体メ
モリセルは、図２７に示した半導体メモリセルの変形で
ある。これらの半導体メモリセルが、図２７に示した半
導体メモリセルと相違する点は、第２のトランジスタＴ
Ｒ2を構成するゲート領域Ｇ2の構造にある。図３０に示
す半導体メモリセルにおいては、第２のトランジスタＴ
Ｒ2を構成するゲート領域Ｇ2は、絶縁材料層ＩＦを介し
て第１のトランジスタＴＲ1を構成するゲート領域Ｇ1と
平行に設けられており、しかも、ゲート領域Ｇ 2の延在
部はゲート領域Ｇ1の上方まで延びている。また、図３
２に示す半導体メモリセルにおいては、第２のトランジ
スタＴＲ2を構成するゲート領域Ｇ2は、絶縁材料層ＩＦ
を介して第１のトランジスタＴＲ1を構成するゲート領
域Ｇ1と平行に設けられており、しかも、ゲート領域Ｇ2
の延在部はゲート領域Ｇ1上にまで延びている。更に
は、ゲート領域Ｇ1はポリサイド構造を有し、ゲート領
域Ｇ1の頂面はゲート領域Ｇ2と接している。更には、図
３４に示す半導体メモリセルにおいては、メモリセル選
択用の第１Ａの配線とメモリセル選択用の第１Ｂの配線
とは１つの配線（第１の配線，ワード線）から構成さ
れ、第１のトランジスタＴＲ 1を構成するゲート領域Ｇ1
と第２のトランジスタＴＲ2を構成するゲート領域Ｇ2と
は共通のコンタクトホールを介してメモリセル選択用の
第１の配線（ワード線）に接続されている。
モリセルは、図２７に示した半導体メモリセルの変形で
ある。これらの半導体メモリセルが、図２７に示した半
導体メモリセルと相違する点は、第２のトランジスタＴ
Ｒ2を構成するゲート領域Ｇ2の構造にある。図３０に示
す半導体メモリセルにおいては、第２のトランジスタＴ
Ｒ2を構成するゲート領域Ｇ2は、絶縁材料層ＩＦを介し
て第１のトランジスタＴＲ1を構成するゲート領域Ｇ1と
平行に設けられており、しかも、ゲート領域Ｇ 2の延在
部はゲート領域Ｇ1の上方まで延びている。また、図３
２に示す半導体メモリセルにおいては、第２のトランジ
スタＴＲ2を構成するゲート領域Ｇ2は、絶縁材料層ＩＦ
を介して第１のトランジスタＴＲ1を構成するゲート領
域Ｇ1と平行に設けられており、しかも、ゲート領域Ｇ2
の延在部はゲート領域Ｇ1上にまで延びている。更に
は、ゲート領域Ｇ1はポリサイド構造を有し、ゲート領
域Ｇ1の頂面はゲート領域Ｇ2と接している。更には、図
３４に示す半導体メモリセルにおいては、メモリセル選
択用の第１Ａの配線とメモリセル選択用の第１Ｂの配線
とは１つの配線（第１の配線，ワード線）から構成さ
れ、第１のトランジスタＴＲ 1を構成するゲート領域Ｇ1
と第２のトランジスタＴＲ2を構成するゲート領域Ｇ2と
は共通のコンタクトホールを介してメモリセル選択用の
第１の配線（ワード線）に接続されている。
【０１１８】尚、図２９〜図３４に示した半導体メモリ
セルのゲート領域の構成を、実施の形態２における他の
半導体メモリセルに適用することができる。
セルのゲート領域の構成を、実施の形態２における他の
半導体メモリセルに適用することができる。
【０１１９】（実施の形態３）実施の形態３は、本発明
の第２の態様及び第８の態様に係る半導体メモリセルに
関する。図３６の（Ａ）にその原理図を示すように、実
施の形態３の半導体メモリセルは、（１）ソース／ドレ
イン領域、該ソース／ドレイン領域に接触し、且つ、該
ソース／ドレイン領域を離間する半導体性のチャネル形
成領域ＣＨ1、及び、該チャネル形成領域ＣＨ1と容量結
合したゲート領域Ｇ1を有する第１導電形（例えば、ｎ
チャネル形）の読み出し用の第１のトランジスタＴ
Ｒ1、（２）ソース／ドレイン領域、該ソース／ドレイ
ン領域に接触し、且つ、該ソース／ドレイン領域を離間
する半導体性のチャネル形成領域ＣＨ2、及び、該チャ
ネル形成領域ＣＨ2と容量結合したゲート領域Ｇ2を有す
る第２導電形（例えば、ｐチャネル形）のスイッチ用の
第２のトランジスタＴＲ2、並びに、（３）ソース／ド
レイン領域、チャネル領域ＣＨJ1及びゲート領域を有す
る電流制御用の接合型トランジスタＪＦ1、から成る。
の第２の態様及び第８の態様に係る半導体メモリセルに
関する。図３６の（Ａ）にその原理図を示すように、実
施の形態３の半導体メモリセルは、（１）ソース／ドレ
イン領域、該ソース／ドレイン領域に接触し、且つ、該
ソース／ドレイン領域を離間する半導体性のチャネル形
成領域ＣＨ1、及び、該チャネル形成領域ＣＨ1と容量結
合したゲート領域Ｇ1を有する第１導電形（例えば、ｎ
チャネル形）の読み出し用の第１のトランジスタＴ
Ｒ1、（２）ソース／ドレイン領域、該ソース／ドレイ
ン領域に接触し、且つ、該ソース／ドレイン領域を離間
する半導体性のチャネル形成領域ＣＨ2、及び、該チャ
ネル形成領域ＣＨ2と容量結合したゲート領域Ｇ2を有す
る第２導電形（例えば、ｐチャネル形）のスイッチ用の
第２のトランジスタＴＲ2、並びに、（３）ソース／ド
レイン領域、チャネル領域ＣＨJ1及びゲート領域を有す
る電流制御用の接合型トランジスタＪＦ1、から成る。
【０１２０】そして、第１のトランジスタＴＲ1の一方
のソース／ドレイン領域は、第２のトランジスタＴＲ2
のチャネル形成領域ＣＨ2に相当し、第１のトランジス
タＴＲ1の他方のソース／ドレイン領域は、接合型トラ
ンジスタＪＦ1の一方のソース／ドレイン領域に相当
し、第２のトランジスタＴＲ2の一方のソース／ドレイ
ン領域は、第１のトランジスタＴＲ1のチャネル形成領
域ＣＨ1に相当し、且つ、接合型トランジスタＪＦ1の一
方のゲート領域に相当し、第１のトランジスタＴＲ1を
構成するゲート領域Ｇ1の導電形は、第２のトランジス
タＴＲ2を構成するゲート領域Ｇ2の導電形と異なる。実
施の形態３においては、第１のトランジスタＴＲ1と第
２のトランジスタＴＲ2は、実質的に個別のトランジス
タから構成されている。
のソース／ドレイン領域は、第２のトランジスタＴＲ2
のチャネル形成領域ＣＨ2に相当し、第１のトランジス
タＴＲ1の他方のソース／ドレイン領域は、接合型トラ
ンジスタＪＦ1の一方のソース／ドレイン領域に相当
し、第２のトランジスタＴＲ2の一方のソース／ドレイ
ン領域は、第１のトランジスタＴＲ1のチャネル形成領
域ＣＨ1に相当し、且つ、接合型トランジスタＪＦ1の一
方のゲート領域に相当し、第１のトランジスタＴＲ1を
構成するゲート領域Ｇ1の導電形は、第２のトランジス
タＴＲ2を構成するゲート領域Ｇ2の導電形と異なる。実
施の形態３においては、第１のトランジスタＴＲ1と第
２のトランジスタＴＲ2は、実質的に個別のトランジス
タから構成されている。
【０１２１】更には、第１のトランジスタＴＲ1のゲー
ト領域Ｇ1はメモリセル選択用の第１Ａの配線（例え
ば、第１のワード線）に接続され、第２のトランジスタ
ＴＲ2のゲート領域Ｇ2はメモリセル選択用の第１Ｂの配
線（例えば、第２のワード線）に接続されている。ま
た、第１のトランジスタＴＲ1の他方のソース／ドレイ
ン領域は接合型トランジスタＪＦ1を介して第２の配線
に接続され、接合型トランジスタＪＦ1の他方のゲート
領域は第３の配線に接続され、第１のトランジスタＴＲ
1の一方のソース／ドレイン領域はダイオードＤを介し
て書き込み情報設定線ＷＩＳＬに接続され、第２のトラ
ンジスタＴＲ2の他方のソース／ドレイン領域は書き込
み情報設定線ＷＩＳＬに接続されている。尚、第２の配
線をビット線とする構成、あるいは、書き込み情報設定
線ＷＩＳＬをビット線と兼用させ、第２の配線に第２の
所定の電位を加える構成とすることが好ましい。
ト領域Ｇ1はメモリセル選択用の第１Ａの配線（例え
ば、第１のワード線）に接続され、第２のトランジスタ
ＴＲ2のゲート領域Ｇ2はメモリセル選択用の第１Ｂの配
線（例えば、第２のワード線）に接続されている。ま
た、第１のトランジスタＴＲ1の他方のソース／ドレイ
ン領域は接合型トランジスタＪＦ1を介して第２の配線
に接続され、接合型トランジスタＪＦ1の他方のゲート
領域は第３の配線に接続され、第１のトランジスタＴＲ
1の一方のソース／ドレイン領域はダイオードＤを介し
て書き込み情報設定線ＷＩＳＬに接続され、第２のトラ
ンジスタＴＲ2の他方のソース／ドレイン領域は書き込
み情報設定線ＷＩＳＬに接続されている。尚、第２の配
線をビット線とする構成、あるいは、書き込み情報設定
線ＷＩＳＬをビット線と兼用させ、第２の配線に第２の
所定の電位を加える構成とすることが好ましい。
【０１２２】あるいは又、図４１に模式的な一部断面図
を示すように、実施の形態３の半導体メモリセルにおい
ては、電流制御用の接合型トランジスタＪＦ1が設けら
れている位置が、実施の形態１の半導体メモリセルと相
違している。即ち、実施の形態３の半導体メモリセル
は、（１）ソース／ドレイン領域、チャネル形成領域Ｃ
Ｈ1、及びゲート領域Ｇ1を有する第１導電形（例えば、
ｎチャネル形）の読み出し用の第１のトランジスタＴＲ
1、（２）ソース／ドレイン領域、チャネル形成領域Ｃ
Ｈ2、及びゲート領域Ｇ2を有する第２導電形（例えば、
ｐチャネル形）のスイッチ用の第２のトランジスタＴＲ
2、並びに、（３）ソース／ドレイン領域、チャネル領
域ＣＨJ1及びゲート領域を有する電流制御用の接合型ト
ランジスタＪＦ1、から成り、（ａ）第２導電形（例え
ば、ｐ+形）を有する半導体性の第１の領域ＳＣ1、
（ｂ）第１の領域ＳＣ1の表面領域に設けられた、第１
導電形（例えば、ｎ+形）を有する半導体性の第２の領
域ＳＣ2、（ｃ）第２の領域ＳＣ2の表面領域に設けら
れ、整流接合を形成して接する、第２導電形（例えばｐ
++形）の半導体性の、又は、シリサイドや金属、金属化
合物等の導電性の第３の領域ＳＣ3、（ｄ）第１の領域
ＳＣ1の表面領域に第２の領域ＳＣ2と離間して設けられ
た、第１導電形（例えば、ｎ+形）を有する半導体性の
第４の領域ＳＣ4、並びに、（ｅ）第４の領域ＳＣ4の表
面領域に設けられ、整流接合を形成して接する、第２導
電形（例えばｐ++形）の半導体性の、又は、シリサイド
や金属、金属化合物等の導電性の第５の領域ＳＣ5、を
有する。
を示すように、実施の形態３の半導体メモリセルにおい
ては、電流制御用の接合型トランジスタＪＦ1が設けら
れている位置が、実施の形態１の半導体メモリセルと相
違している。即ち、実施の形態３の半導体メモリセル
は、（１）ソース／ドレイン領域、チャネル形成領域Ｃ
Ｈ1、及びゲート領域Ｇ1を有する第１導電形（例えば、
ｎチャネル形）の読み出し用の第１のトランジスタＴＲ
1、（２）ソース／ドレイン領域、チャネル形成領域Ｃ
Ｈ2、及びゲート領域Ｇ2を有する第２導電形（例えば、
ｐチャネル形）のスイッチ用の第２のトランジスタＴＲ
2、並びに、（３）ソース／ドレイン領域、チャネル領
域ＣＨJ1及びゲート領域を有する電流制御用の接合型ト
ランジスタＪＦ1、から成り、（ａ）第２導電形（例え
ば、ｐ+形）を有する半導体性の第１の領域ＳＣ1、
（ｂ）第１の領域ＳＣ1の表面領域に設けられた、第１
導電形（例えば、ｎ+形）を有する半導体性の第２の領
域ＳＣ2、（ｃ）第２の領域ＳＣ2の表面領域に設けら
れ、整流接合を形成して接する、第２導電形（例えばｐ
++形）の半導体性の、又は、シリサイドや金属、金属化
合物等の導電性の第３の領域ＳＣ3、（ｄ）第１の領域
ＳＣ1の表面領域に第２の領域ＳＣ2と離間して設けられ
た、第１導電形（例えば、ｎ+形）を有する半導体性の
第４の領域ＳＣ4、並びに、（ｅ）第４の領域ＳＣ4の表
面領域に設けられ、整流接合を形成して接する、第２導
電形（例えばｐ++形）の半導体性の、又は、シリサイド
や金属、金属化合物等の導電性の第５の領域ＳＣ5、を
有する。
【０１２３】そして、第１のトランジスタＴＲ1に関し
ては、（Ａ−１）一方のソース／ドレイン領域は、第２
の領域ＳＣ2の表面領域の一部から構成され、（Ａ−
２）他方のソース／ドレイン領域は、第４の領域ＳＣ4
から構成され、（Ａ−３）チャネル形成領域ＣＨ1は、
第２の領域ＳＣ2の表面領域の該一部と第４の領域ＳＣ4
の該表面領域とで挟まれた第１の領域ＳＣ1の表面領域
の一部から構成され、（Ａ−４）ゲート領域Ｇ1は、第
１のトランジスタＴＲ1のチャネル形成領域ＣＨ1の上方
に絶縁膜を介して設けられている。
ては、（Ａ−１）一方のソース／ドレイン領域は、第２
の領域ＳＣ2の表面領域の一部から構成され、（Ａ−
２）他方のソース／ドレイン領域は、第４の領域ＳＣ4
から構成され、（Ａ−３）チャネル形成領域ＣＨ1は、
第２の領域ＳＣ2の表面領域の該一部と第４の領域ＳＣ4
の該表面領域とで挟まれた第１の領域ＳＣ1の表面領域
の一部から構成され、（Ａ−４）ゲート領域Ｇ1は、第
１のトランジスタＴＲ1のチャネル形成領域ＣＨ1の上方
に絶縁膜を介して設けられている。
【０１２４】また、第２のトランジスタＴＲ2に関して
は、（Ｂ−１）一方のソース／ドレイン領域は、第１の
領域ＳＣ1の表面領域の他の部分から構成され、（Ｂ−
２）他方のソース／ドレイン領域は、第３の領域ＳＣ3
から構成され、（Ｂ−３）チャネル形成領域ＣＨ2は、
第１の領域ＳＣ1の表面領域の該他の部分と第３の領域
ＳＣ3とで挟まれた第２の領域ＳＣ2の表面領域の他の部
分から構成され、（Ｂ−４）ゲート領域Ｇ2は、第２の
トランジスタＴＲ2のチャネル形成領域ＣＨ2の上方に絶
縁膜を介して設けられている。
は、（Ｂ−１）一方のソース／ドレイン領域は、第１の
領域ＳＣ1の表面領域の他の部分から構成され、（Ｂ−
２）他方のソース／ドレイン領域は、第３の領域ＳＣ3
から構成され、（Ｂ−３）チャネル形成領域ＣＨ2は、
第１の領域ＳＣ1の表面領域の該他の部分と第３の領域
ＳＣ3とで挟まれた第２の領域ＳＣ2の表面領域の他の部
分から構成され、（Ｂ−４）ゲート領域Ｇ2は、第２の
トランジスタＴＲ2のチャネル形成領域ＣＨ2の上方に絶
縁膜を介して設けられている。
【０１２５】ここで、第２のトランジスタＴＲ2を構成
するゲート領域Ｇ2の導電形は、第１のトランジスタＴ
Ｒ1を構成するゲート領域Ｇ1の導電形と異なっている。
第１のトランジスタＴＲ1を構成するゲート領域Ｇ1の導
電形を例えばｎ形、第２のトランジスタＴＲ2を構成す
るゲート領域Ｇ2の導電形を例えばｐ形とすることがで
きる。
するゲート領域Ｇ2の導電形は、第１のトランジスタＴ
Ｒ1を構成するゲート領域Ｇ1の導電形と異なっている。
第１のトランジスタＴＲ1を構成するゲート領域Ｇ1の導
電形を例えばｎ形、第２のトランジスタＴＲ2を構成す
るゲート領域Ｇ2の導電形を例えばｐ形とすることがで
きる。
【０１２６】更に、接合型トランジスタＪＦ1に関して
は、（Ｃ−１）ゲート領域は、第５の領域ＳＣ5、及
び、該第５の領域ＳＣ5と対向する第１の領域ＳＣ1の部
分から構成され、（Ｃ−２）チャネル領域ＣＨJ1は、第
５の領域ＳＣ5と第１の領域ＳＣ1の該部分とで挟まれた
第４の領域ＳＣ4の一部から構成され、（Ｃ−３）一方
のソース／ドレイン領域は、接合型トランジスタＪＦ1
のチャネル領域ＣＨJ1の一端から延び、且つ、第１のト
ランジスタＴＲ1の他方のソース／ドレイン領域を構成
する第４の領域ＳＣ4の該表面領域から構成され、（Ｃ
−４）他方のソース／ドレイン領域は、接合型トランジ
スタＪＦ1のチャネル領域ＣＨJ1の他端から延びる第４
の領域ＳＣ4の部分から構成されている。
は、（Ｃ−１）ゲート領域は、第５の領域ＳＣ5、及
び、該第５の領域ＳＣ5と対向する第１の領域ＳＣ1の部
分から構成され、（Ｃ−２）チャネル領域ＣＨJ1は、第
５の領域ＳＣ5と第１の領域ＳＣ1の該部分とで挟まれた
第４の領域ＳＣ4の一部から構成され、（Ｃ−３）一方
のソース／ドレイン領域は、接合型トランジスタＪＦ1
のチャネル領域ＣＨJ1の一端から延び、且つ、第１のト
ランジスタＴＲ1の他方のソース／ドレイン領域を構成
する第４の領域ＳＣ4の該表面領域から構成され、（Ｃ
−４）他方のソース／ドレイン領域は、接合型トランジ
スタＪＦ1のチャネル領域ＣＨJ1の他端から延びる第４
の領域ＳＣ4の部分から構成されている。
【０１２７】そして、（Ｄ−１）第１のトランジスタＴ
Ｒ1のゲート領域Ｇ1はメモリセル選択用の第１Ａの配線
（例えば、第１のワード線）に接続され、（Ｄ−２）第
２のトランジスタＴＲ2のゲート領域Ｇ2はメモリセル選
択用の第１Ｂの配線（例えば、第２のワード線）に接続
され、（Ｅ）第３の領域ＳＣ3は、書き込み情報設定線
ＷＩＳＬに接続され、（Ｆ）第４の領域ＳＣ4は、第２
の配線に接続され、（Ｇ）第５の領域ＳＣ5は、第３の
配線に接続されている。
Ｒ1のゲート領域Ｇ1はメモリセル選択用の第１Ａの配線
（例えば、第１のワード線）に接続され、（Ｄ−２）第
２のトランジスタＴＲ2のゲート領域Ｇ2はメモリセル選
択用の第１Ｂの配線（例えば、第２のワード線）に接続
され、（Ｅ）第３の領域ＳＣ3は、書き込み情報設定線
ＷＩＳＬに接続され、（Ｆ）第４の領域ＳＣ4は、第２
の配線に接続され、（Ｇ）第５の領域ＳＣ5は、第３の
配線に接続されている。
【０１２８】実施の形態３の半導体メモリセルにおいて
は、第２の領域ＳＣ2と第３の領域ＳＣ3との間でｐｎ接
合ダイオードＤが形成され、第２の領域ＳＣ2は、第３
の領域ＳＣ3を介して書き込み情報設定線ＷＩＳＬに接
続されている。かかるｐｎ接合ダイオードＤは、第２の
領域ＳＣ2及び第３の領域ＳＣ3の不純物濃度を適切な値
とすることによって形成することができる。尚、第２の
配線をビット線とする構成、あるいは、書き込み情報設
定線ＷＩＳＬをビット線と兼用させ、第２の配線に第２
の所定の電位を加える構成とすることが好ましい。
は、第２の領域ＳＣ2と第３の領域ＳＣ3との間でｐｎ接
合ダイオードＤが形成され、第２の領域ＳＣ2は、第３
の領域ＳＣ3を介して書き込み情報設定線ＷＩＳＬに接
続されている。かかるｐｎ接合ダイオードＤは、第２の
領域ＳＣ2及び第３の領域ＳＣ3の不純物濃度を適切な値
とすることによって形成することができる。尚、第２の
配線をビット線とする構成、あるいは、書き込み情報設
定線ＷＩＳＬをビット線と兼用させ、第２の配線に第２
の所定の電位を加える構成とすることが好ましい。
【０１２９】接合型トランジスタＪＦ1は、対向する
ゲート領域（第５の領域ＳＣ5及びこの第５の領域ＳＣ5
に対向する第１の領域ＳＣ1の部分）の間の距離（チャ
ネル領域ＣＨJ1の厚さ）を最適化し、且つ、対向する
それぞれのゲート領域（第５の領域ＳＣ5及びこの第５
の領域ＳＣ5に対向する第１の領域ＳＣ1の部分）におけ
る不純物濃度とチャネル領域ＣＨJ1における不純物濃度
とを最適化することによって、形成されている。
ゲート領域（第５の領域ＳＣ5及びこの第５の領域ＳＣ5
に対向する第１の領域ＳＣ1の部分）の間の距離（チャ
ネル領域ＣＨJ1の厚さ）を最適化し、且つ、対向する
それぞれのゲート領域（第５の領域ＳＣ5及びこの第５
の領域ＳＣ5に対向する第１の領域ＳＣ1の部分）におけ
る不純物濃度とチャネル領域ＣＨJ1における不純物濃度
とを最適化することによって、形成されている。
【０１３０】実施の形態３においては、半導体メモリセ
ル（具体的には、第１の領域ＳＣ1）は、例えばｎ形半
導体基板に設けられた第２導電形（例えばｐ形）のウエ
ル構造内に形成されている。
ル（具体的には、第１の領域ＳＣ1）は、例えばｎ形半
導体基板に設けられた第２導電形（例えばｐ形）のウエ
ル構造内に形成されている。
【０１３１】尚、実施の形態３の半導体メモリセルにお
いて、第１の領域ＳＣ1の直下に、第１導電形（例えば
ｎ++形）の高濃度不純物含有層ＳＣ10を形成すれば、読
み出し用の第１のトランジスタＴＲ1のチャネル形成領
域ＣＨ1に蓄積される電位あるいは電荷の増加を図るこ
とができる。
いて、第１の領域ＳＣ1の直下に、第１導電形（例えば
ｎ++形）の高濃度不純物含有層ＳＣ10を形成すれば、読
み出し用の第１のトランジスタＴＲ1のチャネル形成領
域ＣＨ1に蓄積される電位あるいは電荷の増加を図るこ
とができる。
【０１３２】尚、図４１に示した半導体メモリセルにお
いて、原理図を図３５に示すように、ｐｎ接合ダイオー
ドＤの形成を省略し、第１のトランジスタＴＲ1の一方
のソース／ドレイン領域に該当する第２の領域ＳＣ2を
第４の配線（図４１には図示せず）に接続してもよい。
この場合、第２の配線をビット線とし、第４の配線に第
２の所定の電位を加える構成、あるいは、第４の配線を
ビット線とし、第２の配線に第２の所定の電位を加える
構成とすることが好ましい。
いて、原理図を図３５に示すように、ｐｎ接合ダイオー
ドＤの形成を省略し、第１のトランジスタＴＲ1の一方
のソース／ドレイン領域に該当する第２の領域ＳＣ2を
第４の配線（図４１には図示せず）に接続してもよい。
この場合、第２の配線をビット線とし、第４の配線に第
２の所定の電位を加える構成、あるいは、第４の配線を
ビット線とし、第２の配線に第２の所定の電位を加える
構成とすることが好ましい。
【０１３３】図４１に示した半導体メモリセルの変形例
を、更に、図４２〜図４６に示す。
を、更に、図４２〜図４６に示す。
【０１３４】原理図を図３６の（Ｂ）に示し、模式的な
一部断面図を図４２に示す半導体メモリセルは、第２の
領域ＳＣ2の表面領域に設けられ、整流接合を形成して
接するダイオード構成領域ＳＣDを更に有し、このダイ
オード構成領域ＳＣDと第２の領域ＳＣ2とによってショ
ットキ接合形の多数キャリア・ダイオードＤＳが構成さ
れている。そして、第１のトランジスタＴＲ1の一方の
ソース／ドレイン領域は、第４の配線に接続される代わ
りに、ショットキ接合形の多数キャリア・ダイオードＤ
Ｓを介して書き込み情報設定線ＷＩＳＬに接続されてい
る。即ち、第２の領域ＳＣ2は、ダイオード構成領域Ｓ
ＣDを介して書き込み情報設定線ＷＩＳＬに接続されて
いる。図４２に示す半導体メモリセルにおいては、ダイ
オード構成領域ＳＣDは第３の領域ＳＣ3に隣接して設け
られているが、ダイオード構成領域ＳＣDの形成位置は
これに限定するものではない。尚、第２の配線をビット
線とする構成、あるいは、書き込み情報設定線ＷＩＳＬ
をビット線と兼用させ、第２の配線に第２の所定の電位
を加える構成とすることが好ましい。
一部断面図を図４２に示す半導体メモリセルは、第２の
領域ＳＣ2の表面領域に設けられ、整流接合を形成して
接するダイオード構成領域ＳＣDを更に有し、このダイ
オード構成領域ＳＣDと第２の領域ＳＣ2とによってショ
ットキ接合形の多数キャリア・ダイオードＤＳが構成さ
れている。そして、第１のトランジスタＴＲ1の一方の
ソース／ドレイン領域は、第４の配線に接続される代わ
りに、ショットキ接合形の多数キャリア・ダイオードＤ
Ｓを介して書き込み情報設定線ＷＩＳＬに接続されてい
る。即ち、第２の領域ＳＣ2は、ダイオード構成領域Ｓ
ＣDを介して書き込み情報設定線ＷＩＳＬに接続されて
いる。図４２に示す半導体メモリセルにおいては、ダイ
オード構成領域ＳＣDは第３の領域ＳＣ3に隣接して設け
られているが、ダイオード構成領域ＳＣDの形成位置は
これに限定するものではない。尚、第２の配線をビット
線とする構成、あるいは、書き込み情報設定線ＷＩＳＬ
をビット線と兼用させ、第２の配線に第２の所定の電位
を加える構成とすることが好ましい。
【０１３５】原理図を図３８の（Ａ）及び（Ｂ）に示す
ように、接合型トランジスタＪＦ1の他方のゲート領域
は、第３の配線に接続される代わりに、書き込み情報設
定線ＷＩＳＬに接続されていてもよい。即ち、模式的な
一部断面図を図４３及び図４４に示すように、第５の領
域ＳＣ5を、第３の配線に接続する代わりに、書き込み
情報設定線ＷＩＳＬに接続してもよい。尚、図４３に示
す半導体メモリセルは、図４１に示した半導体メモリセ
ルの変形であり、図４４に示す半導体メモリセルは、図
４２に示した半導体メモリセルの変形である。
ように、接合型トランジスタＪＦ1の他方のゲート領域
は、第３の配線に接続される代わりに、書き込み情報設
定線ＷＩＳＬに接続されていてもよい。即ち、模式的な
一部断面図を図４３及び図４４に示すように、第５の領
域ＳＣ5を、第３の配線に接続する代わりに、書き込み
情報設定線ＷＩＳＬに接続してもよい。尚、図４３に示
す半導体メモリセルは、図４１に示した半導体メモリセ
ルの変形であり、図４４に示す半導体メモリセルは、図
４２に示した半導体メモリセルの変形である。
【０１３６】尚、原理図を図３７に示すように、ｐｎ接
合ダイオードＤの形成を省略し、第１のトランジスタＴ
Ｒ1の一方のソース／ドレイン領域に該当する第２の領
域ＳＣ2を第４の配線（図４３には図示せず）に接続し
てもよく、この場合には、第２の領域ＳＣ2を第４の配
線に接続し、第２の配線をビット線とし、第４の配線に
第２の所定の電位を加える構成、あるいは、第４の配線
をビット線とし、第２の配線に第２の所定の電位を加え
る構成とすることが好ましい。
合ダイオードＤの形成を省略し、第１のトランジスタＴ
Ｒ1の一方のソース／ドレイン領域に該当する第２の領
域ＳＣ2を第４の配線（図４３には図示せず）に接続し
てもよく、この場合には、第２の領域ＳＣ2を第４の配
線に接続し、第２の配線をビット線とし、第４の配線に
第２の所定の電位を加える構成、あるいは、第４の配線
をビット線とし、第２の配線に第２の所定の電位を加え
る構成とすることが好ましい。
【０１３７】原理図を図４０の（Ａ）、（Ｂ）に示し、
模式的な一部断面図を図４５及び図４６に示す半導体メ
モリセルにおいては、第５の領域ＳＣ5は、第３の配線
に接続される代わりに、第１の領域ＳＣ1に接続されて
いる。即ち、接合型トランジスタＪＦ1の他方のゲート
領域は、第３の配線に接続される代わりに、接合型トラ
ンジスタＪＦ1の一方のゲート領域に接続されている。
更には、模式的な一部断面図を図４５に示す半導体メモ
リセルにおいては、第２の領域ＳＣ2と第３の領域ＳＣ3
との間でｐｎ接合ダイオードＤが形成され、第２の領域
ＳＣ2は第３の領域ＳＣ3を介して書き込み情報設定線Ｗ
ＩＳＬに接続されている。また、模式的な一部断面図を
図４６に示す半導体メモリセルにおいては、第２の領域
ＳＣ2の表面領域に設けられ、整流接合を形成して接す
るダイオード構成領域ＳＣDを更に有し、このダイオー
ド構成領域ＳＣDと第２の領域ＳＣ2とによってショット
キ接合形の多数キャリア・ダイオードＤＳが構成され、
第２の領域ＳＣ2は、ダイオード構成領域ＳＣDを介して
書き込み情報設定線ＷＩＳＬに接続されている。ダイオ
ードや多数キャリア・ダイオードが設けられたこれらの
場合、第２の配線をビット線とする構成、あるいは、書
き込み情報設定線ＷＩＳＬをビット線と兼用させ、第２
の配線に第２の所定の電位を加える構成とすることが好
ましい。
模式的な一部断面図を図４５及び図４６に示す半導体メ
モリセルにおいては、第５の領域ＳＣ5は、第３の配線
に接続される代わりに、第１の領域ＳＣ1に接続されて
いる。即ち、接合型トランジスタＪＦ1の他方のゲート
領域は、第３の配線に接続される代わりに、接合型トラ
ンジスタＪＦ1の一方のゲート領域に接続されている。
更には、模式的な一部断面図を図４５に示す半導体メモ
リセルにおいては、第２の領域ＳＣ2と第３の領域ＳＣ3
との間でｐｎ接合ダイオードＤが形成され、第２の領域
ＳＣ2は第３の領域ＳＣ3を介して書き込み情報設定線Ｗ
ＩＳＬに接続されている。また、模式的な一部断面図を
図４６に示す半導体メモリセルにおいては、第２の領域
ＳＣ2の表面領域に設けられ、整流接合を形成して接す
るダイオード構成領域ＳＣDを更に有し、このダイオー
ド構成領域ＳＣDと第２の領域ＳＣ2とによってショット
キ接合形の多数キャリア・ダイオードＤＳが構成され、
第２の領域ＳＣ2は、ダイオード構成領域ＳＣDを介して
書き込み情報設定線ＷＩＳＬに接続されている。ダイオ
ードや多数キャリア・ダイオードが設けられたこれらの
場合、第２の配線をビット線とする構成、あるいは、書
き込み情報設定線ＷＩＳＬをビット線と兼用させ、第２
の配線に第２の所定の電位を加える構成とすることが好
ましい。
【０１３８】尚、原理図を図３９に示すように、ｐｎ接
合ダイオードＤの形成を省略し、第１のトランジスタＴ
Ｒ1の一方のソース／ドレイン領域に該当する第２の領
域ＳＣ2を第４の配線（図４５には図示せず）に接続し
てもよく、この場合には、第２の領域ＳＣ2を第４の配
線に接続し、第２の配線をビット線とし、第４の配線に
第２の所定の電位を加える構成、あるいは、第４の配線
をビット線とし、第２の配線に第２の所定の電位を加え
る構成とすることが好ましい。
合ダイオードＤの形成を省略し、第１のトランジスタＴ
Ｒ1の一方のソース／ドレイン領域に該当する第２の領
域ＳＣ2を第４の配線（図４５には図示せず）に接続し
てもよく、この場合には、第２の領域ＳＣ2を第４の配
線に接続し、第２の配線をビット線とし、第４の配線に
第２の所定の電位を加える構成、あるいは、第４の配線
をビット線とし、第２の配線に第２の所定の電位を加え
る構成とすることが好ましい。
【０１３９】（実施の形態４）実施の形態４は、本発明
の第２の態様及び第９の態様に係る半導体メモリセルに
関する。実施の形態４の半導体メモリセルは、第１のト
ランジスタＴＲ1と第２のトランジスタＴＲ2が融合され
ている点が、実施の形態３の半導体メモリセルと相違す
る。即ち、図５３あるいは図６０に模式的な一部断面図
を示し、原理図を図４８の（Ａ）に示す実施の形態４の
半導体メモリセルは、（１）ソース／ドレイン領域、チ
ャネル形成領域ＣＨ1、及びゲート領域Ｇ1を有する第１
導電形（例えば、ｎチャネル形）の読み出し用の第１の
トランジスタＴＲ1、（２）ソース／ドレイン領域、チ
ャネル形成領域ＣＨ2、及びゲート領域Ｇ2を有する第２
導電形（例えば、ｐチャネル形）のスイッチ用の第２の
トランジスタＴＲ2、並びに、（３）ソース／ドレイン
領域、チャネル領域ＣＨJ1及びゲート領域を有する電流
制御用の接合型トランジスタＪＦ1、から成り、（ａ）
第１導電形（例えば、ｎ形）を有する半導体性の第１の
領域ＳＣ1、（ｂ）第１の領域ＳＣ1と接し、第２導電形
（例えば、ｐ+形）を有する半導体性の第２の領域Ｓ
Ｃ2、（ｃ）第１の領域ＳＣ1の表面領域に設けられ、且
つ、整流接合を形成して接する、第２導電形（例えばｐ
+形）の半導体性の、又は、シリサイドや金属、金属化
合物等の導電性の第３の領域ＳＣ3、（ｄ）第２の領域
ＳＣ2の表面領域に設けられた、第１導電形（例えばｎ+
形）を有する半導体性の第４の領域ＳＣ4、並びに、
（ｅ）第４の領域ＳＣ4の表面領域に設けられ、且つ、
整流接合を形成して接する、第２導電形（例えばｐ
+形）の半導体性の、又は、シリサイドや金属、金属化
合物等の導電性の第５の領域ＳＣ5、を有する。
の第２の態様及び第９の態様に係る半導体メモリセルに
関する。実施の形態４の半導体メモリセルは、第１のト
ランジスタＴＲ1と第２のトランジスタＴＲ2が融合され
ている点が、実施の形態３の半導体メモリセルと相違す
る。即ち、図５３あるいは図６０に模式的な一部断面図
を示し、原理図を図４８の（Ａ）に示す実施の形態４の
半導体メモリセルは、（１）ソース／ドレイン領域、チ
ャネル形成領域ＣＨ1、及びゲート領域Ｇ1を有する第１
導電形（例えば、ｎチャネル形）の読み出し用の第１の
トランジスタＴＲ1、（２）ソース／ドレイン領域、チ
ャネル形成領域ＣＨ2、及びゲート領域Ｇ2を有する第２
導電形（例えば、ｐチャネル形）のスイッチ用の第２の
トランジスタＴＲ2、並びに、（３）ソース／ドレイン
領域、チャネル領域ＣＨJ1及びゲート領域を有する電流
制御用の接合型トランジスタＪＦ1、から成り、（ａ）
第１導電形（例えば、ｎ形）を有する半導体性の第１の
領域ＳＣ1、（ｂ）第１の領域ＳＣ1と接し、第２導電形
（例えば、ｐ+形）を有する半導体性の第２の領域Ｓ
Ｃ2、（ｃ）第１の領域ＳＣ1の表面領域に設けられ、且
つ、整流接合を形成して接する、第２導電形（例えばｐ
+形）の半導体性の、又は、シリサイドや金属、金属化
合物等の導電性の第３の領域ＳＣ3、（ｄ）第２の領域
ＳＣ2の表面領域に設けられた、第１導電形（例えばｎ+
形）を有する半導体性の第４の領域ＳＣ4、並びに、
（ｅ）第４の領域ＳＣ4の表面領域に設けられ、且つ、
整流接合を形成して接する、第２導電形（例えばｐ
+形）の半導体性の、又は、シリサイドや金属、金属化
合物等の導電性の第５の領域ＳＣ5、を有する。
【０１４０】尚、図５３、あるいは後述する図５４〜図
５９に示す半導体メモリセルにおいては、第１の領域Ｓ
Ｃ1と第２の領域ＳＣ2とは接しているが、具体的には、
第１の領域ＳＣ1の表面領域に第２の領域ＳＣ2が設けら
れている。また、図６０、あるいは後述する図６１〜図
６６に示す半導体メモリセルにおいては、第２の領域Ｓ
Ｃ2の表面領域に第１の領域ＳＣ1が設けられている。
５９に示す半導体メモリセルにおいては、第１の領域Ｓ
Ｃ1と第２の領域ＳＣ2とは接しているが、具体的には、
第１の領域ＳＣ1の表面領域に第２の領域ＳＣ2が設けら
れている。また、図６０、あるいは後述する図６１〜図
６６に示す半導体メモリセルにおいては、第２の領域Ｓ
Ｃ2の表面領域に第１の領域ＳＣ1が設けられている。
【０１４１】そして、第１のトランジスタＴＲ1に関し
ては、（Ａ−１）一方のソース／ドレイン領域は、第１
の領域ＳＣ1の表面領域から構成され、（Ａ−２）他方
のソース／ドレイン領域は、第４の領域ＳＣ4から構成
され、（Ａ−３）チャネル形成領域ＣＨ1は、第１の領
域ＳＣ1の該表面領域と第４の領域ＳＣ4とで挟まれた第
２の領域ＳＣ2の表面領域から構成され、（Ａ−４）ゲ
ート領域Ｇ1は、第１のトランジスタＴＲ1のチャネル形
成領域ＣＨ1の上方に絶縁膜を介して設けられている。
ては、（Ａ−１）一方のソース／ドレイン領域は、第１
の領域ＳＣ1の表面領域から構成され、（Ａ−２）他方
のソース／ドレイン領域は、第４の領域ＳＣ4から構成
され、（Ａ−３）チャネル形成領域ＣＨ1は、第１の領
域ＳＣ1の該表面領域と第４の領域ＳＣ4とで挟まれた第
２の領域ＳＣ2の表面領域から構成され、（Ａ−４）ゲ
ート領域Ｇ1は、第１のトランジスタＴＲ1のチャネル形
成領域ＣＨ1の上方に絶縁膜を介して設けられている。
【０１４２】また、第２のトランジスタＴＲ2に関して
は、（Ｂ−１）一方のソース／ドレイン領域は、第１の
トランジスタＴＲ1のチャネル形成領域ＣＨ1を構成する
第２の領域ＳＣ2の該表面領域から構成され、（Ｂ−
２）他方のソース／ドレイン領域は、第３の領域ＳＣ3
から構成され、（Ｂ−３）チャネル形成領域ＣＨ2は、
第１のトランジスタＴＲ1の一方のソース／ドレイン領
域を構成する第１の領域ＳＣ1の該表面領域から構成さ
れ、（Ｂ−４）ゲート領域Ｇ2は、第２のトランジスタ
ＴＲ2のチャネル形成領域ＣＨ2の上方に絶縁膜を介して
設けられている。
は、（Ｂ−１）一方のソース／ドレイン領域は、第１の
トランジスタＴＲ1のチャネル形成領域ＣＨ1を構成する
第２の領域ＳＣ2の該表面領域から構成され、（Ｂ−
２）他方のソース／ドレイン領域は、第３の領域ＳＣ3
から構成され、（Ｂ−３）チャネル形成領域ＣＨ2は、
第１のトランジスタＴＲ1の一方のソース／ドレイン領
域を構成する第１の領域ＳＣ1の該表面領域から構成さ
れ、（Ｂ−４）ゲート領域Ｇ2は、第２のトランジスタ
ＴＲ2のチャネル形成領域ＣＨ2の上方に絶縁膜を介して
設けられている。
【０１４３】ここで、第２のトランジスタＴＲ2を構成
するゲート領域Ｇ2の導電形は、第１のトランジスタＴ
Ｒ1を構成するゲート領域Ｇ1の導電形と異なっている。
第１のトランジスタＴＲ1を構成するゲート領域Ｇ1の導
電形を例えばｎ形、第２のトランジスタＴＲ2を構成す
るゲート領域Ｇ2の導電形を例えばｐ形とすることがで
きる。
するゲート領域Ｇ2の導電形は、第１のトランジスタＴ
Ｒ1を構成するゲート領域Ｇ1の導電形と異なっている。
第１のトランジスタＴＲ1を構成するゲート領域Ｇ1の導
電形を例えばｎ形、第２のトランジスタＴＲ2を構成す
るゲート領域Ｇ2の導電形を例えばｐ形とすることがで
きる。
【０１４４】尚、図５３、あるいは後述する図５４〜図
５８に示す半導体メモリセルにおいては、第１のトラン
ジスタＴＲ1を構成するゲート領域Ｇ1は、サイドウオー
ル形状を有し、第２のトランジスタＴＲ2を構成するゲ
ート領域Ｇ2の側面であって、第２の領域ＳＣ2の上方に
形成されている。一方、図６０、あるいは後述する図６
１〜図６５に示す半導体メモリセルの変形例において
は、第２のトランジスタＴＲ2を構成するゲート領域Ｇ2
は、サイドウオール形状を有し、第１のトランジスタＴ
Ｒ1を構成するゲート領域Ｇ1の側面であって、第１の領
域ＳＣ1の上方に形成されている。また、ゲート領域Ｇ1
とゲート領域Ｇ2とは絶縁材料層ＩＦによって隔てられ
ている。
５８に示す半導体メモリセルにおいては、第１のトラン
ジスタＴＲ1を構成するゲート領域Ｇ1は、サイドウオー
ル形状を有し、第２のトランジスタＴＲ2を構成するゲ
ート領域Ｇ2の側面であって、第２の領域ＳＣ2の上方に
形成されている。一方、図６０、あるいは後述する図６
１〜図６５に示す半導体メモリセルの変形例において
は、第２のトランジスタＴＲ2を構成するゲート領域Ｇ2
は、サイドウオール形状を有し、第１のトランジスタＴ
Ｒ1を構成するゲート領域Ｇ1の側面であって、第１の領
域ＳＣ1の上方に形成されている。また、ゲート領域Ｇ1
とゲート領域Ｇ2とは絶縁材料層ＩＦによって隔てられ
ている。
【０１４５】更に、接合型トランジスタＪＦ1に関して
は、（Ｃ−１）ゲート領域は、第５の領域ＳＣ5、及
び、該第５の領域ＳＣ5と対向する第２の領域ＳＣ2の部
分から構成され、（Ｃ−２）チャネル領域ＣＨJ1は、第
５の領域ＳＣ5と第２の領域ＳＣ2の該部分とで挟まれた
第４の領域ＳＣ4の一部から構成され、（Ｃ−３）一方
のソース／ドレイン領域は、接合型トランジスタＪＦ1
のチャネル領域ＣＨJ1の一端から延び、且つ、第１のト
ランジスタＴＲ1の他方のソース／ドレイン領域を構成
する第４の領域ＳＣ4の該表面領域から構成され、（Ｃ
−４）他方のソース／ドレイン領域は、接合型トランジ
スタＪＦ1のチャネル領域ＣＨJ1の他端から延びる第４
の領域ＳＣ4の部分から構成されている。
は、（Ｃ−１）ゲート領域は、第５の領域ＳＣ5、及
び、該第５の領域ＳＣ5と対向する第２の領域ＳＣ2の部
分から構成され、（Ｃ−２）チャネル領域ＣＨJ1は、第
５の領域ＳＣ5と第２の領域ＳＣ2の該部分とで挟まれた
第４の領域ＳＣ4の一部から構成され、（Ｃ−３）一方
のソース／ドレイン領域は、接合型トランジスタＪＦ1
のチャネル領域ＣＨJ1の一端から延び、且つ、第１のト
ランジスタＴＲ1の他方のソース／ドレイン領域を構成
する第４の領域ＳＣ4の該表面領域から構成され、（Ｃ
−４）他方のソース／ドレイン領域は、接合型トランジ
スタＪＦ1のチャネル領域ＣＨJ1の他端から延びる第４
の領域ＳＣ4の部分から構成されている。
【０１４６】そして、（Ｄ−１）第１のトランジスタＴ
Ｒ1のゲート領域Ｇ1はメモリセル選択用の第１Ａの配線
（例えば、第１のワード線）に接続され、（Ｄ−２）第
２のトランジスタＴＲ2のゲート領域Ｇ2はメモリセル選
択用の第１Ｂの配線（例えば、第２のワード線）に接続
され、（Ｅ）第３の領域ＳＣ3は、書き込み情報設定線
ＷＩＳＬに接続され、（Ｆ）第４の領域ＳＣ4は、第２
の配線に接続され、（Ｇ）第５の領域ＳＣ5は、第３の
配線に接続されている。
Ｒ1のゲート領域Ｇ1はメモリセル選択用の第１Ａの配線
（例えば、第１のワード線）に接続され、（Ｄ−２）第
２のトランジスタＴＲ2のゲート領域Ｇ2はメモリセル選
択用の第１Ｂの配線（例えば、第２のワード線）に接続
され、（Ｅ）第３の領域ＳＣ3は、書き込み情報設定線
ＷＩＳＬに接続され、（Ｆ）第４の領域ＳＣ4は、第２
の配線に接続され、（Ｇ）第５の領域ＳＣ5は、第３の
配線に接続されている。
【０１４７】尚、第１の領域ＳＣ1と第３の領域ＳＣ3と
の間でｐｎ接合ダイオードＤが形成され、第１の領域Ｓ
Ｃ1は、第３の領域ＳＣ3を介して書き込み情報設定線Ｗ
ＩＳＬに接続されている。この場合、第２の配線をビッ
ト線とする構成、あるいは、書き込み情報設定線ＷＩＳ
Ｌをビット線と兼用させ、第２の配線に第２の所定の電
位を加える構成とすることが好ましい。
の間でｐｎ接合ダイオードＤが形成され、第１の領域Ｓ
Ｃ1は、第３の領域ＳＣ3を介して書き込み情報設定線Ｗ
ＩＳＬに接続されている。この場合、第２の配線をビッ
ト線とする構成、あるいは、書き込み情報設定線ＷＩＳ
Ｌをビット線と兼用させ、第２の配線に第２の所定の電
位を加える構成とすることが好ましい。
【０１４８】図５３に示す半導体メモリセル（具体的に
は、第１の領域ＳＣ1）は、例えばｐ形半導体基板に設
けられた第１導電形（例えばｎ形）のウエル構造内に形
成されている。また、第２の領域ＳＣ2の直下に、第１
導電形（例えばｎ++形）の高濃度不純物含有層ＳＣ10を
形成すれば、読み出し用の第１のトランジスタＴＲ1の
チャネル形成領域ＣＨ1に蓄積される電位あるいは電荷
の増加を図ることができる。
は、第１の領域ＳＣ1）は、例えばｐ形半導体基板に設
けられた第１導電形（例えばｎ形）のウエル構造内に形
成されている。また、第２の領域ＳＣ2の直下に、第１
導電形（例えばｎ++形）の高濃度不純物含有層ＳＣ10を
形成すれば、読み出し用の第１のトランジスタＴＲ1の
チャネル形成領域ＣＨ1に蓄積される電位あるいは電荷
の増加を図ることができる。
【０１４９】図６０に示す半導体メモリセル（具体的に
は、第２の領域ＳＣ2）は、例えばｎ形半導体基板に設
けられた第２導電形（例えばｐ形）のウエル構造内に形
成されている。また、第２の領域ＳＣ2の直下に、第１
導電形（例えばｎ++形）の高濃度不純物含有層ＳＣ10を
形成すれば、読み出し用の第１のトランジスタＴＲ1の
チャネル形成領域ＣＨ1に蓄積される電位あるいは電荷
の増加を図ることができる。
は、第２の領域ＳＣ2）は、例えばｎ形半導体基板に設
けられた第２導電形（例えばｐ形）のウエル構造内に形
成されている。また、第２の領域ＳＣ2の直下に、第１
導電形（例えばｎ++形）の高濃度不純物含有層ＳＣ10を
形成すれば、読み出し用の第１のトランジスタＴＲ1の
チャネル形成領域ＣＨ1に蓄積される電位あるいは電荷
の増加を図ることができる。
【０１５０】尚、接合型トランジスタＪＦ1は、対向
するゲート領域（第５の領域ＳＣ5及びこの第５の領域
ＳＣ5に対向する第２の領域ＳＣ2の部分）の間の距離
（チャネル領域ＣＨJ1の厚さ）を最適化し、且つ、対
向するそれぞれのゲート領域（第５の領域ＳＣ5及びこ
の第５の領域ＳＣ5に対向する第２の領域ＳＣ2の部分）
における不純物濃度とチャネル領域ＣＨJ1における不純
物濃度とを最適化することによって、形成されている。
するゲート領域（第５の領域ＳＣ5及びこの第５の領域
ＳＣ5に対向する第２の領域ＳＣ2の部分）の間の距離
（チャネル領域ＣＨJ1の厚さ）を最適化し、且つ、対
向するそれぞれのゲート領域（第５の領域ＳＣ5及びこ
の第５の領域ＳＣ5に対向する第２の領域ＳＣ2の部分）
における不純物濃度とチャネル領域ＣＨJ1における不純
物濃度とを最適化することによって、形成されている。
【０１５１】尚、図５３に示した半導体メモリセルにお
いて、ｐｎ接合ダイオードＤの形成を省略し、第１の領
域ＳＣ1の下部に、第４の配線として機能する第１導電
形（例えばｎ++形）の高濃度不純物含有層（図示せず）
を設けることもできる。また、図６０に示した半導体メ
モリセルにおいて、ｐｎ接合ダイオードＤの形成を省略
し、第１の領域ＳＣ1を第４の配線（図示せず）に接続
してもよい。これらの半導体メモリセルの原理図を図４
７に示す。これらの場合、第１の領域ＳＣ1を第４の配
線に接続し、第２の配線をビット線とし、第４の配線に
第２の所定の電位を加える構成、あるいは、第４の配線
をビット線とし、第２の配線に第２の所定の電位を加え
る構成とすることが好ましい。
いて、ｐｎ接合ダイオードＤの形成を省略し、第１の領
域ＳＣ1の下部に、第４の配線として機能する第１導電
形（例えばｎ++形）の高濃度不純物含有層（図示せず）
を設けることもできる。また、図６０に示した半導体メ
モリセルにおいて、ｐｎ接合ダイオードＤの形成を省略
し、第１の領域ＳＣ1を第４の配線（図示せず）に接続
してもよい。これらの半導体メモリセルの原理図を図４
７に示す。これらの場合、第１の領域ＳＣ1を第４の配
線に接続し、第２の配線をビット線とし、第４の配線に
第２の所定の電位を加える構成、あるいは、第４の配線
をビット線とし、第２の配線に第２の所定の電位を加え
る構成とすることが好ましい。
【０１５２】実施の形態４の半導体メモリセルの変形例
の模式的な一部断面図を、図５４〜図５９及び図６１〜
図６６に示す。
の模式的な一部断面図を、図５４〜図５９及び図６１〜
図６６に示す。
【０１５３】原理図を図４８の（Ｂ）に示し、模式的な
一部断面図を図５４及び図６１に示す半導体メモリセル
においては、第１の領域ＳＣ1の表面領域に設けられ、
整流接合を形成して接するダイオード構成領域ＳＣDを
更に有し、該ダイオード構成領域ＳＣDと第１の領域Ｓ
Ｃ1とによって多数キャリア・ダイオードＤＳが構成さ
れ、第１の領域ＳＣ1は、該ダイオード構成領域ＳＣDを
介して書き込み情報設定線ＷＩＳＬに接続されている。
この場合、第２の配線をビット線とする構成、あるい
は、書き込み情報設定線ＷＩＳＬをビット線と兼用さ
せ、第２の配線に第２の所定の電位を加える構成とする
ことが好ましい。尚、図５４においては、ダイオード構
成領域ＳＣDは、第３の領域ＳＣ3の略中央部に設けられ
ており、ダイオード構成領域ＳＣDは第３の領域ＳＣ3に
よって取り囲まれているが、ダイオード構成領域ＳＣD
を形成すべき位置はこのような位置に限定されるもので
はない。
一部断面図を図５４及び図６１に示す半導体メモリセル
においては、第１の領域ＳＣ1の表面領域に設けられ、
整流接合を形成して接するダイオード構成領域ＳＣDを
更に有し、該ダイオード構成領域ＳＣDと第１の領域Ｓ
Ｃ1とによって多数キャリア・ダイオードＤＳが構成さ
れ、第１の領域ＳＣ1は、該ダイオード構成領域ＳＣDを
介して書き込み情報設定線ＷＩＳＬに接続されている。
この場合、第２の配線をビット線とする構成、あるい
は、書き込み情報設定線ＷＩＳＬをビット線と兼用さ
せ、第２の配線に第２の所定の電位を加える構成とする
ことが好ましい。尚、図５４においては、ダイオード構
成領域ＳＣDは、第３の領域ＳＣ3の略中央部に設けられ
ており、ダイオード構成領域ＳＣDは第３の領域ＳＣ3に
よって取り囲まれているが、ダイオード構成領域ＳＣD
を形成すべき位置はこのような位置に限定されるもので
はない。
【０１５４】更には、原理図を図４９、図５０の（Ａ）
及び（Ｂ）に示し、模式的な一部断面図を図５５及び図
５６並びに図６２及び図６３に示すように、第５の領域
ＳＣ 5は、第３の配線に接続される代わりに、書き込み
情報設定線ＷＩＳＬに接続されている構成とすることも
できる。また、原理図を図５１、図５２の（Ａ）及び
（Ｂ）に示し、模式的な一部断面図を図５７及び図５８
並びに図６４及び図６５に示すように、第５の領域ＳＣ
5は、第３の配線に接続される代わりに、第２の領域Ｓ
Ｃ2に接続されている構成とすることもできる。これら
の場合、図５５、図５７、図６２及び図６４に示すよう
に、第１の領域ＳＣ1と第３の領域ＳＣ3との間でｐｎ接
合ダイオードＤが形成され、第１の領域ＳＣ1は、第３
の領域ＳＣ3を介して書き込み情報設定線ＷＩＳＬに接
続されている構成とすることができる。あるいは又、図
５６、図５８、図６３及び図６５に示すように、第１の
領域ＳＣ1の表面領域に設けられ、整流接合を形成して
接するダイオード構成領域ＳＣDを更に有し、該ダイオ
ード構成領域ＳＣDと第１の領域ＳＣ1とによって多数キ
ャリア・ダイオードＤＳが構成され、第１の領域ＳＣ1
は、該ダイオード構成領域ＳＣDを介して書き込み情報
設定線ＷＩＳＬに接続されている構成とすることができ
る。尚、ダイオードや多数キャリア・ダイオードが設け
られたこれらの場合、第２の配線をビット線とする構
成、あるいは、書き込み情報設定線ＷＩＳＬをビット線
と兼用させ、第２の配線に第２の所定の電位を加える構
成とすることが好ましい。
及び（Ｂ）に示し、模式的な一部断面図を図５５及び図
５６並びに図６２及び図６３に示すように、第５の領域
ＳＣ 5は、第３の配線に接続される代わりに、書き込み
情報設定線ＷＩＳＬに接続されている構成とすることも
できる。また、原理図を図５１、図５２の（Ａ）及び
（Ｂ）に示し、模式的な一部断面図を図５７及び図５８
並びに図６４及び図６５に示すように、第５の領域ＳＣ
5は、第３の配線に接続される代わりに、第２の領域Ｓ
Ｃ2に接続されている構成とすることもできる。これら
の場合、図５５、図５７、図６２及び図６４に示すよう
に、第１の領域ＳＣ1と第３の領域ＳＣ3との間でｐｎ接
合ダイオードＤが形成され、第１の領域ＳＣ1は、第３
の領域ＳＣ3を介して書き込み情報設定線ＷＩＳＬに接
続されている構成とすることができる。あるいは又、図
５６、図５８、図６３及び図６５に示すように、第１の
領域ＳＣ1の表面領域に設けられ、整流接合を形成して
接するダイオード構成領域ＳＣDを更に有し、該ダイオ
ード構成領域ＳＣDと第１の領域ＳＣ1とによって多数キ
ャリア・ダイオードＤＳが構成され、第１の領域ＳＣ1
は、該ダイオード構成領域ＳＣDを介して書き込み情報
設定線ＷＩＳＬに接続されている構成とすることができ
る。尚、ダイオードや多数キャリア・ダイオードが設け
られたこれらの場合、第２の配線をビット線とする構
成、あるいは、書き込み情報設定線ＷＩＳＬをビット線
と兼用させ、第２の配線に第２の所定の電位を加える構
成とすることが好ましい。
【０１５５】図５９に示す半導体メモリセルは、図５３
に示した半導体メモリセルの変形である。この半導体メ
モリセルが、図５３に示した半導体メモリセルと相違す
る点は、第１のトランジスタＴＲ1を構成するゲート領
域Ｇ1の構造にある。図５９に示す半導体メモリセルに
おいては、第１のトランジスタＴＲ1を構成するゲート
領域Ｇ1は、絶縁材料層ＩＦを介して第２のトランジス
タＴＲ2を構成するゲート領域Ｇ2と平行に設けられてお
り、しかも、ゲート領域Ｇ1の延在部はゲート領域Ｇ2の
上方まで延びている。尚、ゲート領域Ｇ1の構成を、図
３１あるいは図３３に示したと同様の構成とすることも
できる。
に示した半導体メモリセルの変形である。この半導体メ
モリセルが、図５３に示した半導体メモリセルと相違す
る点は、第１のトランジスタＴＲ1を構成するゲート領
域Ｇ1の構造にある。図５９に示す半導体メモリセルに
おいては、第１のトランジスタＴＲ1を構成するゲート
領域Ｇ1は、絶縁材料層ＩＦを介して第２のトランジス
タＴＲ2を構成するゲート領域Ｇ2と平行に設けられてお
り、しかも、ゲート領域Ｇ1の延在部はゲート領域Ｇ2の
上方まで延びている。尚、ゲート領域Ｇ1の構成を、図
３１あるいは図３３に示したと同様の構成とすることも
できる。
【０１５６】図６６に示す半導体メモリセルは、図６０
に示した半導体メモリセルの変形である。この半導体メ
モリセルが、図６０に示した半導体メモリセルと相違す
る点は、第２のトランジスタＴＲ2を構成するゲート領
域Ｇ2の構造にある。図６６に示す半導体メモリセルに
おいては、第２のトランジスタＴＲ2を構成するゲート
領域Ｇ2は、絶縁材料層ＩＦを介して第１のトランジス
タＴＲ1を構成するゲート領域Ｇ1と平行に設けられてお
り、しかも、ゲート領域Ｇ2の延在部はゲート領域Ｇ1の
上方まで延びている。尚、ゲート領域Ｇ1の構成を、図
３２あるいは図３４に示したと同様の構成とすることも
できる。
に示した半導体メモリセルの変形である。この半導体メ
モリセルが、図６０に示した半導体メモリセルと相違す
る点は、第２のトランジスタＴＲ2を構成するゲート領
域Ｇ2の構造にある。図６６に示す半導体メモリセルに
おいては、第２のトランジスタＴＲ2を構成するゲート
領域Ｇ2は、絶縁材料層ＩＦを介して第１のトランジス
タＴＲ1を構成するゲート領域Ｇ1と平行に設けられてお
り、しかも、ゲート領域Ｇ2の延在部はゲート領域Ｇ1の
上方まで延びている。尚、ゲート領域Ｇ1の構成を、図
３２あるいは図３４に示したと同様の構成とすることも
できる。
【０１５７】更には、これらのゲート領域の構成を実施
の形態４における他の半導体メモリセルに適用すること
ができる。
の形態４における他の半導体メモリセルに適用すること
ができる。
【０１５８】（実施の形態５）実施の形態５は、本発明
の第３の態様及び第１０の態様に係る半導体メモリセル
に関する。実施の形態５の半導体メモリセルは、電流制
御用の第３のトランジスタＴＲ3が設けられている点
が、実施の形態４の半導体メモリセルと相違する。即
ち、図６８の（Ａ）にその原理図を示すように、実施の
形態５の半導体メモリセルは、（１）ソース／ドレイン
領域、該ソース／ドレイン領域に接触し、且つ、該ソー
ス／ドレイン領域を離間する半導体性のチャネル形成領
域ＣＨ1、及び、該チャネル形成領域ＣＨ1と容量結合し
たゲート領域Ｇ1を有する第１導電形（例えば、ｎチャ
ネル形）の読み出し用の第１のトランジスタＴＲ1、
（２）ソース／ドレイン領域、該ソース／ドレイン領域
に接触し、且つ、該ソース／ドレイン領域を離間する半
導体性のチャネル形成領域ＣＨ2、及び、該チャネル形
成領域ＣＨ2と容量結合したゲート領域Ｇ2を有する第２
導電形（例えば、ｐチャネル形）のスイッチ用の第２の
トランジスタＴＲ2、（３）ソース／ドレイン領域、該
ソース／ドレイン領域に接触し、且つ、該ソース／ドレ
イン領域を離間する半導体性のチャネル形成領域Ｃ
Ｈ3、及び、該チャネル形成領域ＣＨ3と容量結合したゲ
ート領域Ｇ3を有する第２導電形（例えば、ｐチャネル
形）の電流制御用の第３のトランジスタＴＲ3、並び
に、（４）ソース／ドレイン領域、チャネル領域ＣＨJ1
及びゲート領域を有する電流制御用の接合型トランジス
タＪＦ1、から成る。
の第３の態様及び第１０の態様に係る半導体メモリセル
に関する。実施の形態５の半導体メモリセルは、電流制
御用の第３のトランジスタＴＲ3が設けられている点
が、実施の形態４の半導体メモリセルと相違する。即
ち、図６８の（Ａ）にその原理図を示すように、実施の
形態５の半導体メモリセルは、（１）ソース／ドレイン
領域、該ソース／ドレイン領域に接触し、且つ、該ソー
ス／ドレイン領域を離間する半導体性のチャネル形成領
域ＣＨ1、及び、該チャネル形成領域ＣＨ1と容量結合し
たゲート領域Ｇ1を有する第１導電形（例えば、ｎチャ
ネル形）の読み出し用の第１のトランジスタＴＲ1、
（２）ソース／ドレイン領域、該ソース／ドレイン領域
に接触し、且つ、該ソース／ドレイン領域を離間する半
導体性のチャネル形成領域ＣＨ2、及び、該チャネル形
成領域ＣＨ2と容量結合したゲート領域Ｇ2を有する第２
導電形（例えば、ｐチャネル形）のスイッチ用の第２の
トランジスタＴＲ2、（３）ソース／ドレイン領域、該
ソース／ドレイン領域に接触し、且つ、該ソース／ドレ
イン領域を離間する半導体性のチャネル形成領域Ｃ
Ｈ3、及び、該チャネル形成領域ＣＨ3と容量結合したゲ
ート領域Ｇ3を有する第２導電形（例えば、ｐチャネル
形）の電流制御用の第３のトランジスタＴＲ3、並び
に、（４）ソース／ドレイン領域、チャネル領域ＣＨJ1
及びゲート領域を有する電流制御用の接合型トランジス
タＪＦ1、から成る。
【０１５９】そして、第１のトランジスタＴＲ1の一方
のソース／ドレイン領域は、第２のトランジスタＴＲ2
のチャネル形成領域ＣＨ2に相当し、第１のトランジス
タＴＲ1の他方のソース／ドレイン領域は、接合型トラ
ンジスタＪＦ1の一方のソース／ドレイン領域に相当
し、第２のトランジスタＴＲ2の一方のソース／ドレイ
ン領域は、第１のトランジスタＴＲ1のチャネル形成領
域ＣＨ1に相当し、且つ、接合型トランジスタＪＦ1の一
方のゲート領域に相当し、且つ、第３のトランジスタＴ
Ｒ3の一方のソース／ドレイン領域に相当し、第３のト
ランジスタＴＲ3の他方のソース／ドレイン領域は、接
合型トランジスタＪＦ1の他方のゲート領域に相当し、
第１のトランジスタＴＲ1を構成するゲート領域Ｇ1の導
電形は、第２のトランジスタＴＲ2を構成するゲート領
域Ｇ2の導電形と異なり、第２のトランジスタＴＲ2を構
成するゲート領域Ｇ2の導電形は、第３のトランジスタ
ＴＲ3を構成するゲート領域Ｇ3の導電形と同じである。
のソース／ドレイン領域は、第２のトランジスタＴＲ2
のチャネル形成領域ＣＨ2に相当し、第１のトランジス
タＴＲ1の他方のソース／ドレイン領域は、接合型トラ
ンジスタＪＦ1の一方のソース／ドレイン領域に相当
し、第２のトランジスタＴＲ2の一方のソース／ドレイ
ン領域は、第１のトランジスタＴＲ1のチャネル形成領
域ＣＨ1に相当し、且つ、接合型トランジスタＪＦ1の一
方のゲート領域に相当し、且つ、第３のトランジスタＴ
Ｒ3の一方のソース／ドレイン領域に相当し、第３のト
ランジスタＴＲ3の他方のソース／ドレイン領域は、接
合型トランジスタＪＦ1の他方のゲート領域に相当し、
第１のトランジスタＴＲ1を構成するゲート領域Ｇ1の導
電形は、第２のトランジスタＴＲ2を構成するゲート領
域Ｇ2の導電形と異なり、第２のトランジスタＴＲ2を構
成するゲート領域Ｇ2の導電形は、第３のトランジスタ
ＴＲ3を構成するゲート領域Ｇ3の導電形と同じである。
【０１６０】更には、第１のトランジスタＴＲ1のゲー
ト領域Ｇ1はメモリセル選択用の第１Ａの配線（例え
ば、第１のワード線）に接続され、第２のトランジスタ
ＴＲ2のゲート領域Ｇ2はメモリセル選択用の第１Ｂの配
線（例えば、第２のワード線）に接続され、第３のトラ
ンジスタＴＲ3のゲート領域Ｇ3はメモリセル選択用の第
１Ｃの配線（例えば、第３のワード線）に接続されてい
る。また、第１のトランジスタＴＲ1の他方のソース／
ドレイン領域は接合型トランジスタＪＦ1を介して第２
の配線に接続され、第１のトランジスタＴＲ1の一方の
ソース／ドレイン領域はダイオードＤを介して書き込み
情報設定線ＷＩＳＬに接続され、第２のトランジスタＴ
Ｒ2の他方のソース／ドレイン領域は書き込み情報設定
線ＷＩＳＬに接続されている。尚、第２の配線をビット
線とする構成、あるいは、書き込み情報設定線ＷＩＳＬ
をビット線と兼用させ、第２の配線に第２の所定の電位
を加える構成とすることが好ましい。
ト領域Ｇ1はメモリセル選択用の第１Ａの配線（例え
ば、第１のワード線）に接続され、第２のトランジスタ
ＴＲ2のゲート領域Ｇ2はメモリセル選択用の第１Ｂの配
線（例えば、第２のワード線）に接続され、第３のトラ
ンジスタＴＲ3のゲート領域Ｇ3はメモリセル選択用の第
１Ｃの配線（例えば、第３のワード線）に接続されてい
る。また、第１のトランジスタＴＲ1の他方のソース／
ドレイン領域は接合型トランジスタＪＦ1を介して第２
の配線に接続され、第１のトランジスタＴＲ1の一方の
ソース／ドレイン領域はダイオードＤを介して書き込み
情報設定線ＷＩＳＬに接続され、第２のトランジスタＴ
Ｒ2の他方のソース／ドレイン領域は書き込み情報設定
線ＷＩＳＬに接続されている。尚、第２の配線をビット
線とする構成、あるいは、書き込み情報設定線ＷＩＳＬ
をビット線と兼用させ、第２の配線に第２の所定の電位
を加える構成とすることが好ましい。
【０１６１】あるいは又、図６９及び図７３に模式的な
一部断面図を示すように、実施の形態５の半導体メモリ
セルは、（１）ソース／ドレイン領域、チャネル形成領
域ＣＨ1、及びゲート領域Ｇ1を有する第１導電形（例え
ば、ｎチャネル形）の読み出し用の第１のトランジスタ
ＴＲ1、（２）ソース／ドレイン領域、チャネル形成領
域ＣＨ2、及びゲート領域Ｇ2を有する第２導電形（例え
ば、ｐチャネル形）のスイッチ用の第２のトランジスタ
ＴＲ2、（３）ソース／ドレイン領域、チャネル形成領
域ＣＨ3、及びゲート領域Ｇ3を有する第２導電形（例え
ば、ｐチャネル形）の電流制御用の第３のトランジスタ
ＴＲ3、並びに、（４）ソース／ドレイン領域、チャネ
ル領域ＣＨJ1及びゲート領域を有する電流制御用の接合
型トランジスタＪＦ1、から成り、（ａ）第１導電形
（例えば、ｎ形）を有する半導体性の第１の領域Ｓ
Ｃ1、（ｂ）第１の領域ＳＣ1と接し、第２導電形（例え
ば、ｐ+形）を有する半導体性の第２の領域ＳＣ2、
（ｃ）第１の領域ＳＣ1の表面領域に設けられ、整流接
合を形成して接する、第２導電形（例えばｐ+形）の半
導体性の、又は、シリサイドや金属、金属化合物等の導
電性の第３の領域ＳＣ3、（ｄ）第２の領域ＳＣ2の表面
領域に設けられた、第１導電形（例えば、ｎ+形）を有
する半導体性の第４の領域ＳＣ4、並びに、（ｅ）第４
の領域ＳＣ4の表面領域に設けられ、整流接合を形成し
て接する、第２導電形（例えばｐ+形）の半導体性の、
又は、シリサイドや金属、金属化合物等の導電性の第５
の領域ＳＣ5、を有する。
一部断面図を示すように、実施の形態５の半導体メモリ
セルは、（１）ソース／ドレイン領域、チャネル形成領
域ＣＨ1、及びゲート領域Ｇ1を有する第１導電形（例え
ば、ｎチャネル形）の読み出し用の第１のトランジスタ
ＴＲ1、（２）ソース／ドレイン領域、チャネル形成領
域ＣＨ2、及びゲート領域Ｇ2を有する第２導電形（例え
ば、ｐチャネル形）のスイッチ用の第２のトランジスタ
ＴＲ2、（３）ソース／ドレイン領域、チャネル形成領
域ＣＨ3、及びゲート領域Ｇ3を有する第２導電形（例え
ば、ｐチャネル形）の電流制御用の第３のトランジスタ
ＴＲ3、並びに、（４）ソース／ドレイン領域、チャネ
ル領域ＣＨJ1及びゲート領域を有する電流制御用の接合
型トランジスタＪＦ1、から成り、（ａ）第１導電形
（例えば、ｎ形）を有する半導体性の第１の領域Ｓ
Ｃ1、（ｂ）第１の領域ＳＣ1と接し、第２導電形（例え
ば、ｐ+形）を有する半導体性の第２の領域ＳＣ2、
（ｃ）第１の領域ＳＣ1の表面領域に設けられ、整流接
合を形成して接する、第２導電形（例えばｐ+形）の半
導体性の、又は、シリサイドや金属、金属化合物等の導
電性の第３の領域ＳＣ3、（ｄ）第２の領域ＳＣ2の表面
領域に設けられた、第１導電形（例えば、ｎ+形）を有
する半導体性の第４の領域ＳＣ4、並びに、（ｅ）第４
の領域ＳＣ4の表面領域に設けられ、整流接合を形成し
て接する、第２導電形（例えばｐ+形）の半導体性の、
又は、シリサイドや金属、金属化合物等の導電性の第５
の領域ＳＣ5、を有する。
【０１６２】尚、図６９及び後述する図７０〜図７２に
示す半導体メモリセルにおいては、第１の領域ＳＣ1と
第２の領域ＳＣ2とは接しているが、具体的には、第２
の領域ＳＣ2の表面領域に第１の領域ＳＣ1が設けられて
いる。また、図７３及び後述する図７４〜図７８に示す
半導体メモリセルにおいては、第１の領域ＳＣ1の表面
領域に第２の領域ＳＣ2が設けられている。
示す半導体メモリセルにおいては、第１の領域ＳＣ1と
第２の領域ＳＣ2とは接しているが、具体的には、第２
の領域ＳＣ2の表面領域に第１の領域ＳＣ1が設けられて
いる。また、図７３及び後述する図７４〜図７８に示す
半導体メモリセルにおいては、第１の領域ＳＣ1の表面
領域に第２の領域ＳＣ2が設けられている。
【０１６３】そして、第１のトランジスタＴＲ1に関し
ては、（Ａ−１）一方のソース／ドレイン領域は、第１
の領域ＳＣ1の表面領域から構成され、（Ａ−２）他方
のソース／ドレイン領域は、第４の領域ＳＣ4の表面領
域から構成され、（Ａ−３）チャネル形成領域ＣＨ
1は、第１の領域ＳＣ1の該表面領域と第４の領域ＳＣ4
の該表面領域とで挟まれた第２の領域ＳＣ2の表面領域
から構成され、（Ａ−４）ゲート領域Ｇ1は、第１のト
ランジスタＴＲ1のチャネル形成領域ＣＨ1の上方に絶縁
膜を介して設けられている。
ては、（Ａ−１）一方のソース／ドレイン領域は、第１
の領域ＳＣ1の表面領域から構成され、（Ａ−２）他方
のソース／ドレイン領域は、第４の領域ＳＣ4の表面領
域から構成され、（Ａ−３）チャネル形成領域ＣＨ
1は、第１の領域ＳＣ1の該表面領域と第４の領域ＳＣ4
の該表面領域とで挟まれた第２の領域ＳＣ2の表面領域
から構成され、（Ａ−４）ゲート領域Ｇ1は、第１のト
ランジスタＴＲ1のチャネル形成領域ＣＨ1の上方に絶縁
膜を介して設けられている。
【０１６４】また、第２のトランジスタＴＲ2に関して
は、（Ｂ−１）一方のソース／ドレイン領域は、第２の
領域ＳＣ2の該表面領域から構成され、（Ｂ−２）他方
のソース／ドレイン領域は、第３の領域ＳＣ3から構成
され、（Ｂ−３）チャネル形成領域ＣＨ2は、第１の領
域ＳＣ1の該表面領域から構成され、（Ｂ−４）ゲート
領域Ｇ2は、第２のトランジスタＴＲ2のチャネル形成領
域ＣＨ2の上方に絶縁膜を介して設けられている。
は、（Ｂ−１）一方のソース／ドレイン領域は、第２の
領域ＳＣ2の該表面領域から構成され、（Ｂ−２）他方
のソース／ドレイン領域は、第３の領域ＳＣ3から構成
され、（Ｂ−３）チャネル形成領域ＣＨ2は、第１の領
域ＳＣ1の該表面領域から構成され、（Ｂ−４）ゲート
領域Ｇ2は、第２のトランジスタＴＲ2のチャネル形成領
域ＣＨ2の上方に絶縁膜を介して設けられている。
【０１６５】更に、第３のトランジスタＴＲ3に関して
は、（Ｃ−１）の一方のソース／ドレイン領域は、第２
の領域ＳＣ2の該表面領域から構成され、（Ｃ−２）他
方のソース／ドレイン領域は、第５の領域ＳＣ5から構
成され、（Ｃ−３）チャネル形成領域ＣＨ3は、第４の
領域ＳＣ4の該表面領域から構成され、（Ｃ−４）ゲー
ト領域Ｇ3は、第３のトランジスタＴＲ3のチャネル形成
領域ＣＨ3の上方に絶縁膜を介して設けられている。
は、（Ｃ−１）の一方のソース／ドレイン領域は、第２
の領域ＳＣ2の該表面領域から構成され、（Ｃ−２）他
方のソース／ドレイン領域は、第５の領域ＳＣ5から構
成され、（Ｃ−３）チャネル形成領域ＣＨ3は、第４の
領域ＳＣ4の該表面領域から構成され、（Ｃ−４）ゲー
ト領域Ｇ3は、第３のトランジスタＴＲ3のチャネル形成
領域ＣＨ3の上方に絶縁膜を介して設けられている。
【０１６６】ここで、第２のトランジスタＴＲ2を構成
するゲート領域Ｇ2の導電形は、第１のトランジスタＴ
Ｒ1を構成するゲート領域Ｇ1の導電形と異なっている。
第１のトランジスタＴＲ1を構成するゲート領域Ｇ1の導
電形を例えばｎ形、第２のトランジスタＴＲ2を構成す
るゲート領域Ｇ2の導電形を例えばｐ形とすることがで
きる。また、第３のトランジスタＴＲ3を構成するゲー
ト領域Ｇ3の導電形は、第２のトランジスタＴＲ2を構成
するゲート領域Ｇ2の導電形と同じである。
するゲート領域Ｇ2の導電形は、第１のトランジスタＴ
Ｒ1を構成するゲート領域Ｇ1の導電形と異なっている。
第１のトランジスタＴＲ1を構成するゲート領域Ｇ1の導
電形を例えばｎ形、第２のトランジスタＴＲ2を構成す
るゲート領域Ｇ2の導電形を例えばｐ形とすることがで
きる。また、第３のトランジスタＴＲ3を構成するゲー
ト領域Ｇ3の導電形は、第２のトランジスタＴＲ2を構成
するゲート領域Ｇ2の導電形と同じである。
【０１６７】また、接合型トランジスタＪＦ1に関して
は、（Ｄ−１）ゲート領域は、第５の領域ＳＣ5、及
び、該第５の領域ＳＣ5と対向する第２の領域ＳＣ2の部
分から構成され、（Ｄ−２）チャネル領域ＣＨJ1は、第
５の領域ＳＣ5と第２の領域ＳＣ2の該部分とで挟まれた
第４の領域ＳＣ4の一部から構成され、（Ｄ−３）一方
のソース／ドレイン領域は、接合型トランジスタＪＦ1
のチャネル領域ＣＨJ1の一端から延び、且つ、第１のト
ランジスタＴＲ1の他方のソース／ドレイン領域を構成
し、そして、第３のトランジスタＴＲ3のチャネル形成
領域ＣＨ3を構成する第４の領域ＳＣ4の該表面領域から
構成され、（Ｄ−４）他方のソース／ドレイン領域は、
接合型トランジスタＪＦ1のチャネル領域ＣＨJ1の他端
から延びる第４の領域ＳＣ4の部分から構成されてい
る。
は、（Ｄ−１）ゲート領域は、第５の領域ＳＣ5、及
び、該第５の領域ＳＣ5と対向する第２の領域ＳＣ2の部
分から構成され、（Ｄ−２）チャネル領域ＣＨJ1は、第
５の領域ＳＣ5と第２の領域ＳＣ2の該部分とで挟まれた
第４の領域ＳＣ4の一部から構成され、（Ｄ−３）一方
のソース／ドレイン領域は、接合型トランジスタＪＦ1
のチャネル領域ＣＨJ1の一端から延び、且つ、第１のト
ランジスタＴＲ1の他方のソース／ドレイン領域を構成
し、そして、第３のトランジスタＴＲ3のチャネル形成
領域ＣＨ3を構成する第４の領域ＳＣ4の該表面領域から
構成され、（Ｄ−４）他方のソース／ドレイン領域は、
接合型トランジスタＪＦ1のチャネル領域ＣＨJ1の他端
から延びる第４の領域ＳＣ4の部分から構成されてい
る。
【０１６８】そして、（Ｅ−１）第１のトランジスタＴ
Ｒ1のゲート領域Ｇ1はメモリセル選択用の第１Ａの配線
（例えば、第１のワード線）に接続され、（Ｅ−２）第
２のトランジスタＴＲ2のゲート領域Ｇ2はメモリセル選
択用の第１Ｂの配線（例えば、第２のワード線）に接続
され、（Ｅ−３）第３のトランジスタＴＲ3のゲート領
域Ｇ3はメモリセル選択用の第１Ｃの配線（例えば、第
３のワード線）に接続され、（Ｆ）第３の領域ＳＣ
3は、書き込み情報設定線ＷＩＳＬに接続され、（Ｇ）
第４の領域ＳＣ4は、第２の配線に接続されている。
Ｒ1のゲート領域Ｇ1はメモリセル選択用の第１Ａの配線
（例えば、第１のワード線）に接続され、（Ｅ−２）第
２のトランジスタＴＲ2のゲート領域Ｇ2はメモリセル選
択用の第１Ｂの配線（例えば、第２のワード線）に接続
され、（Ｅ−３）第３のトランジスタＴＲ3のゲート領
域Ｇ3はメモリセル選択用の第１Ｃの配線（例えば、第
３のワード線）に接続され、（Ｆ）第３の領域ＳＣ
3は、書き込み情報設定線ＷＩＳＬに接続され、（Ｇ）
第４の領域ＳＣ4は、第２の配線に接続されている。
【０１６９】尚、第１の領域ＳＣ1と第３の領域ＳＣ3と
の間でｐｎ接合ダイオードＤが形成され、第１の領域Ｓ
Ｃ1は、第３の領域ＳＣ3を介して書き込み情報設定線Ｗ
ＩＳＬに接続されている。この場合、第２の配線をビッ
ト線とする構成、あるいは、書き込み情報設定線ＷＩＳ
Ｌをビット線と兼用させ、第２の配線に第２の所定の電
位を加える構成とすることが好ましい。
の間でｐｎ接合ダイオードＤが形成され、第１の領域Ｓ
Ｃ1は、第３の領域ＳＣ3を介して書き込み情報設定線Ｗ
ＩＳＬに接続されている。この場合、第２の配線をビッ
ト線とする構成、あるいは、書き込み情報設定線ＷＩＳ
Ｌをビット線と兼用させ、第２の配線に第２の所定の電
位を加える構成とすることが好ましい。
【０１７０】接合型トランジスタＪＦ1は、対向する
ゲート領域（第５の領域ＳＣ5及びこの第５の領域ＳＣ5
に対向する第２の領域ＳＣ2の部分）の間の距離（チャ
ネル領域ＣＨJ1の厚さ）を最適化し、且つ、対向する
それぞれのゲート領域（第５の領域ＳＣ5及びこの第５
の領域ＳＣ5に対向する第２の領域ＳＣ2の部分）におけ
る不純物濃度とチャネル領域ＣＨJ1における不純物濃度
とを最適化することによって、形成されている。
ゲート領域（第５の領域ＳＣ5及びこの第５の領域ＳＣ5
に対向する第２の領域ＳＣ2の部分）の間の距離（チャ
ネル領域ＣＨJ1の厚さ）を最適化し、且つ、対向する
それぞれのゲート領域（第５の領域ＳＣ5及びこの第５
の領域ＳＣ5に対向する第２の領域ＳＣ2の部分）におけ
る不純物濃度とチャネル領域ＣＨJ1における不純物濃度
とを最適化することによって、形成されている。
【０１７１】図６９に示す半導体メモリセル（具体的に
は、第２の領域ＳＣ2）は、例えばｎ形半導体基板に設
けられた第２導電形（例えばｐ形）のウエル構造内に形
成されている。そして、第１の領域ＳＣ1の直下に、第
１導電形（例えばｎ++形）の高濃度不純物含有層ＳＣ10
を形成すれば、読み出し用の第１のトランジスタＴＲ 1
のチャネル形成領域ＣＨ1に蓄積される電位あるいは電
荷の増加を図ることができる。一方、図７３に示す半導
体メモリセル（具体的には、第１の領域ＳＣ1）は、例
えばｐ形半導体基板に設けられた第１導電形（例えばｎ
形）のウエル構造内に形成されている。そして、第２の
領域ＳＣ2の直下に、第１導電形（例えばｎ++形）の高
濃度不純物含有層ＳＣ10を形成すれば、読み出し用の第
１のトランジスタＴＲ1のチャネル形成領域ＣＨ1に蓄積
される電位あるいは電荷の増加を図ることができる。
は、第２の領域ＳＣ2）は、例えばｎ形半導体基板に設
けられた第２導電形（例えばｐ形）のウエル構造内に形
成されている。そして、第１の領域ＳＣ1の直下に、第
１導電形（例えばｎ++形）の高濃度不純物含有層ＳＣ10
を形成すれば、読み出し用の第１のトランジスタＴＲ 1
のチャネル形成領域ＣＨ1に蓄積される電位あるいは電
荷の増加を図ることができる。一方、図７３に示す半導
体メモリセル（具体的には、第１の領域ＳＣ1）は、例
えばｐ形半導体基板に設けられた第１導電形（例えばｎ
形）のウエル構造内に形成されている。そして、第２の
領域ＳＣ2の直下に、第１導電形（例えばｎ++形）の高
濃度不純物含有層ＳＣ10を形成すれば、読み出し用の第
１のトランジスタＴＲ1のチャネル形成領域ＣＨ1に蓄積
される電位あるいは電荷の増加を図ることができる。
【０１７２】尚、図６９あるいは図７３に示した半導体
メモリセルにおいて、原理図を図６７に示すように、ｐ
ｎ接合ダイオードＤの形成を省略し、第１のトランジス
タＴＲ1の一方のソース／ドレイン領域に該当する第１
の領域ＳＣ1を第３の配線（図には図示せず）に接続し
てもよい。即ち、例えば図７３に示す半導体メモリセル
において、第１の領域ＳＣ1の下部に、第４の配線とし
て機能する第１導電形（例えばｎ++形）の高濃度不純物
含有層を設ければよい。これらの場合、第２の配線をビ
ット線とし、第３の配線に第２の所定の電位を加える構
成、あるいは、第３の配線をビット線とし、第２の配線
に第２の所定の電位を加える構成とすることが好まし
い。
メモリセルにおいて、原理図を図６７に示すように、ｐ
ｎ接合ダイオードＤの形成を省略し、第１のトランジス
タＴＲ1の一方のソース／ドレイン領域に該当する第１
の領域ＳＣ1を第３の配線（図には図示せず）に接続し
てもよい。即ち、例えば図７３に示す半導体メモリセル
において、第１の領域ＳＣ1の下部に、第４の配線とし
て機能する第１導電形（例えばｎ++形）の高濃度不純物
含有層を設ければよい。これらの場合、第２の配線をビ
ット線とし、第３の配線に第２の所定の電位を加える構
成、あるいは、第３の配線をビット線とし、第２の配線
に第２の所定の電位を加える構成とすることが好まし
い。
【０１７３】図６９に示す半導体メモリセルにおいて
は、第２のトランジスタＴＲ2を構成するゲート領域
Ｇ2、及び第３のトランジスタＴＲ3を構成するゲート領
域Ｇ3は、サイドウオール形状を有し、第１のトランジ
スタＴＲ1を構成するゲート領域Ｇ1の側面であって、第
１の領域ＳＣ1の上方及び第４の領域ＳＣ4の上方に形成
されている。一方、図７３に示す半導体メモリセルにお
いては、第３のトランジスタＴＲ3を構成するゲート領
域Ｇ3は、サイドウオール形状を有し、第１のトランジ
スタＴＲ1を構成するゲート領域Ｇ1の側面であって、第
１の領域ＳＣ1の上方に形成されている。更に、第２の
トランジスタＴＲ2を構成するゲート領域Ｇ2は、絶縁材
料層ＩＦを介して第１のトランジスタＴＲ1を構成する
ゲート領域Ｇ1と平行に設けられており、しかも、ゲー
ト領域Ｇ2の延在部はゲート領域Ｇ1の上方にまで延びて
いる。ゲート領域Ｇ1とゲート領域Ｇ2，Ｇ3とは絶縁材
料層ＩＦによって隔てられている。
は、第２のトランジスタＴＲ2を構成するゲート領域
Ｇ2、及び第３のトランジスタＴＲ3を構成するゲート領
域Ｇ3は、サイドウオール形状を有し、第１のトランジ
スタＴＲ1を構成するゲート領域Ｇ1の側面であって、第
１の領域ＳＣ1の上方及び第４の領域ＳＣ4の上方に形成
されている。一方、図７３に示す半導体メモリセルにお
いては、第３のトランジスタＴＲ3を構成するゲート領
域Ｇ3は、サイドウオール形状を有し、第１のトランジ
スタＴＲ1を構成するゲート領域Ｇ1の側面であって、第
１の領域ＳＣ1の上方に形成されている。更に、第２の
トランジスタＴＲ2を構成するゲート領域Ｇ2は、絶縁材
料層ＩＦを介して第１のトランジスタＴＲ1を構成する
ゲート領域Ｇ1と平行に設けられており、しかも、ゲー
ト領域Ｇ2の延在部はゲート領域Ｇ1の上方にまで延びて
いる。ゲート領域Ｇ1とゲート領域Ｇ2，Ｇ3とは絶縁材
料層ＩＦによって隔てられている。
【０１７４】また、図７１あるいは図７４に模式的な一
部断面図を示し、原理図を図６８の（Ｂ）に示す半導体
メモリセルにおいては、第１の領域ＳＣ1の表面領域に
設けられ、整流接合を形成して接するダイオード構成領
域ＳＣDを更に有し、該ダイオード構成領域ＳＣDと第１
の領域ＳＣ1とによって多数キャリア・ダイオードＤＳ
が構成され、第１の領域ＳＣ1は、該ダイオード構成領
域ＳＣDを介して書き込み情報設定線ＷＩＳＬに接続さ
れている構成とすることができる。この場合、第２の配
線をビット線とする構成、あるいは、書き込み情報設定
線ＷＩＳＬをビット線と兼用させ、第２の配線に第２の
所定の電位を加える構成とすることが好ましい。
部断面図を示し、原理図を図６８の（Ｂ）に示す半導体
メモリセルにおいては、第１の領域ＳＣ1の表面領域に
設けられ、整流接合を形成して接するダイオード構成領
域ＳＣDを更に有し、該ダイオード構成領域ＳＣDと第１
の領域ＳＣ1とによって多数キャリア・ダイオードＤＳ
が構成され、第１の領域ＳＣ1は、該ダイオード構成領
域ＳＣDを介して書き込み情報設定線ＷＩＳＬに接続さ
れている構成とすることができる。この場合、第２の配
線をビット線とする構成、あるいは、書き込み情報設定
線ＷＩＳＬをビット線と兼用させ、第２の配線に第２の
所定の電位を加える構成とすることが好ましい。
【０１７５】図７０及び図７２に示す半導体メモリセル
は、図６９及び図７１に示した半導体メモリセルの変形
であり、ゲート領域の構造が異なっている。即ち、第１
のトランジスタＴＲ1のゲート領域Ｇ1はメモリセル選択
用の第１Ａの配線（例えば、第１のワード線）に接続さ
れ、第２のトランジスタＴＲ2のゲート領域Ｇ2はメモリ
セル選択用の第１Ｂの配線（例えば、第２のワード線）
に接続され、第３のトランジスタＴＲ3のゲート領域Ｇ3
はメモリセル選択用の第１Ｃの配線（例えば、第３のワ
ード線）に接続されているが、メモリセル選択用の第１
Ｂの配線と第１Ｃの配線は共通である。即ち、メモリセ
ル選択用の第１Ｂの配線と第１Ｃの配線とは一体に形成
されている。図７０及び図７２に示す半導体メモリセル
は、第２のトランジスタＴＲ2を構成するゲート領域Ｇ2
と第３のトランジスタＴＲ3を構成するゲート領域Ｇ3と
が、絶縁材料層ＩＦを介して、第１のトランジスタＴＲ
1を構成するゲート領域Ｇ1を覆うような構成を有する。
は、図６９及び図７１に示した半導体メモリセルの変形
であり、ゲート領域の構造が異なっている。即ち、第１
のトランジスタＴＲ1のゲート領域Ｇ1はメモリセル選択
用の第１Ａの配線（例えば、第１のワード線）に接続さ
れ、第２のトランジスタＴＲ2のゲート領域Ｇ2はメモリ
セル選択用の第１Ｂの配線（例えば、第２のワード線）
に接続され、第３のトランジスタＴＲ3のゲート領域Ｇ3
はメモリセル選択用の第１Ｃの配線（例えば、第３のワ
ード線）に接続されているが、メモリセル選択用の第１
Ｂの配線と第１Ｃの配線は共通である。即ち、メモリセ
ル選択用の第１Ｂの配線と第１Ｃの配線とは一体に形成
されている。図７０及び図７２に示す半導体メモリセル
は、第２のトランジスタＴＲ2を構成するゲート領域Ｇ2
と第３のトランジスタＴＲ3を構成するゲート領域Ｇ3と
が、絶縁材料層ＩＦを介して、第１のトランジスタＴＲ
1を構成するゲート領域Ｇ1を覆うような構成を有する。
【０１７６】図７５及び図７６に示す半導体メモリセル
は、図７３及び図７４に示した半導体メモリセルの変形
であり、ゲート領域の構造が異なっている。即ち、第２
のトランジスタＴＲ2を構成するゲート領域Ｇ2は、絶縁
材料層ＩＦを介して第１のトランジスタＴＲ1を構成す
るゲート領域Ｇ1と平行に設けられており、しかも、ゲ
ート領域Ｇ2の延在部はゲート領域Ｇ1の上方にまで延び
ている。一方、第３のトランジスタＴＲ3を構成するゲ
ート領域Ｇ3も、絶縁材料層ＩＦを介して第１のトラン
ジスタＴＲ1を構成するゲート領域Ｇ1と平行に設けられ
ており、しかも、ゲート領域Ｇ3の延在部はゲート領域
Ｇ1の上方にまで延びている。ゲート領域Ｇ1とゲート領
域Ｇ2，Ｇ3とは絶縁材料層ＩＦによって隔てられてい
る。尚、図７７及び図７８に示すように、第２のトラン
ジスタＴＲ2を構成するゲート領域Ｇ2と第３のトランジ
スタＴＲ3を構成するゲート領域Ｇ3とを繋ぎ、第２のト
ランジスタＴＲ2を構成するゲート領域Ｇ2と第３のトラ
ンジスタＴＲ3を構成するゲート領域Ｇ3とが、絶縁材料
層ＩＦを介して、第１のトランジスタＴＲ1を構成する
ゲート領域Ｇ1を覆うような構成とすることもできる。
この場合には、メモリセル選択用の第１Ｂの配線と第１
Ｃの配線を共通とすることができる。即ち、メモリセル
選択用の第１Ｂの配線と第１Ｃの配線とを一体に形成す
ることができる。
は、図７３及び図７４に示した半導体メモリセルの変形
であり、ゲート領域の構造が異なっている。即ち、第２
のトランジスタＴＲ2を構成するゲート領域Ｇ2は、絶縁
材料層ＩＦを介して第１のトランジスタＴＲ1を構成す
るゲート領域Ｇ1と平行に設けられており、しかも、ゲ
ート領域Ｇ2の延在部はゲート領域Ｇ1の上方にまで延び
ている。一方、第３のトランジスタＴＲ3を構成するゲ
ート領域Ｇ3も、絶縁材料層ＩＦを介して第１のトラン
ジスタＴＲ1を構成するゲート領域Ｇ1と平行に設けられ
ており、しかも、ゲート領域Ｇ3の延在部はゲート領域
Ｇ1の上方にまで延びている。ゲート領域Ｇ1とゲート領
域Ｇ2，Ｇ3とは絶縁材料層ＩＦによって隔てられてい
る。尚、図７７及び図７８に示すように、第２のトラン
ジスタＴＲ2を構成するゲート領域Ｇ2と第３のトランジ
スタＴＲ3を構成するゲート領域Ｇ3とを繋ぎ、第２のト
ランジスタＴＲ2を構成するゲート領域Ｇ2と第３のトラ
ンジスタＴＲ3を構成するゲート領域Ｇ3とが、絶縁材料
層ＩＦを介して、第１のトランジスタＴＲ1を構成する
ゲート領域Ｇ1を覆うような構成とすることもできる。
この場合には、メモリセル選択用の第１Ｂの配線と第１
Ｃの配線を共通とすることができる。即ち、メモリセル
選択用の第１Ｂの配線と第１Ｃの配線とを一体に形成す
ることができる。
【０１７７】（実施の形態６）実施の形態６は、本発明
の第４の態様及び第１１の態様に係る半導体メモリセル
に関する。実施の形態６の半導体メモリセルは、第２の
接合型トランジスタＪＦ2が設けられている点が、実施
の形態２の半導体メモリセルと相違する。即ち、図８０
の（Ａ）にその原理図を示すように、実施の形態６の半
導体メモリセルは、（１）ソース／ドレイン領域、該ソ
ース／ドレイン領域に接触し、且つ、該ソース／ドレイ
ン領域を離間する半導体性のチャネル形成領域ＣＨ1、
及び、該チャネル形成領域ＣＨ1と容量結合したゲート
領域Ｇ1を有する第１導電形（例えば、ｎチャネル形）
の読み出し用の第１のトランジスタＴＲ1、（２）ソー
ス／ドレイン領域、該ソース／ドレイン領域に接触し、
且つ、該ソース／ドレイン領域を離間する半導体性のチ
ャネル形成領域ＣＨ2、及び、該チャネル形成領域ＣＨ2
と容量結合したゲート領域Ｇ2を有する第２導電形（例
えば、ｐチャネル形）のスイッチ用の第２のトランジス
タＴＲ2、（３）ソース／ドレイン領域、チャネル領域
ＣＨJ1及びゲート領域を有する電流制御用の第１の接合
型トランジスタＪＦ1、並びに、（４）ソース／ドレイ
ン領域、チャネル領域ＣＨJ2及びゲート領域を有する電
流制御用の第２の接合型トランジスタＪＦ2、から成
る。
の第４の態様及び第１１の態様に係る半導体メモリセル
に関する。実施の形態６の半導体メモリセルは、第２の
接合型トランジスタＪＦ2が設けられている点が、実施
の形態２の半導体メモリセルと相違する。即ち、図８０
の（Ａ）にその原理図を示すように、実施の形態６の半
導体メモリセルは、（１）ソース／ドレイン領域、該ソ
ース／ドレイン領域に接触し、且つ、該ソース／ドレイ
ン領域を離間する半導体性のチャネル形成領域ＣＨ1、
及び、該チャネル形成領域ＣＨ1と容量結合したゲート
領域Ｇ1を有する第１導電形（例えば、ｎチャネル形）
の読み出し用の第１のトランジスタＴＲ1、（２）ソー
ス／ドレイン領域、該ソース／ドレイン領域に接触し、
且つ、該ソース／ドレイン領域を離間する半導体性のチ
ャネル形成領域ＣＨ2、及び、該チャネル形成領域ＣＨ2
と容量結合したゲート領域Ｇ2を有する第２導電形（例
えば、ｐチャネル形）のスイッチ用の第２のトランジス
タＴＲ2、（３）ソース／ドレイン領域、チャネル領域
ＣＨJ1及びゲート領域を有する電流制御用の第１の接合
型トランジスタＪＦ1、並びに、（４）ソース／ドレイ
ン領域、チャネル領域ＣＨJ2及びゲート領域を有する電
流制御用の第２の接合型トランジスタＪＦ2、から成
る。
【０１７８】そして、第１のトランジスタＴＲ1の一方
のソース／ドレイン領域は、第２のトランジスタＴＲ2
のチャネル形成領域ＣＨ2に相当し、且つ、第１の接合
型トランジスタＪＦ1の一方のソース／ドレイン領域に
相当し、第１のトランジスタＴＲ1の他方のソース／ド
レイン領域は、第２の接合型トランジスタＪＦ2の一方
のソース／ドレイン領域に相当し、第２のトランジスタ
ＴＲ2の一方のソース／ドレイン領域は、第１のトラン
ジスタＴＲ1のチャネル形成領域ＣＨ1に相当し、且つ、
第１の接合型トランジスタＪＦ1の一方のゲート領域に
相当し、且つ、第２の接合型トランジスタＪＦ2の一方
のゲート領域に相当し、第１のトランジスタＴＲ1を構
成するゲート領域Ｇ1の導電形は、第２のトランジスタ
ＴＲ2を構成するゲート領域Ｇ2の導電形と異なる。
のソース／ドレイン領域は、第２のトランジスタＴＲ2
のチャネル形成領域ＣＨ2に相当し、且つ、第１の接合
型トランジスタＪＦ1の一方のソース／ドレイン領域に
相当し、第１のトランジスタＴＲ1の他方のソース／ド
レイン領域は、第２の接合型トランジスタＪＦ2の一方
のソース／ドレイン領域に相当し、第２のトランジスタ
ＴＲ2の一方のソース／ドレイン領域は、第１のトラン
ジスタＴＲ1のチャネル形成領域ＣＨ1に相当し、且つ、
第１の接合型トランジスタＪＦ1の一方のゲート領域に
相当し、且つ、第２の接合型トランジスタＪＦ2の一方
のゲート領域に相当し、第１のトランジスタＴＲ1を構
成するゲート領域Ｇ1の導電形は、第２のトランジスタ
ＴＲ2を構成するゲート領域Ｇ2の導電形と異なる。
【０１７９】実施の形態６の半導体メモリセルにおいて
は、第１のトランジスタＴＲ1のゲート領域Ｇ1はメモリ
セル選択用の第１Ａの配線（例えば、第１のワード線）
に接続され、第２のトランジスタＴＲ2のゲート領域Ｇ2
はメモリセル選択用の第１Ｂの配線（例えば、第２のワ
ード線）に接続されている。そして、第１のトランジス
タＴＲ1の他方のソース／ドレイン領域は第２の接合型
トランジスタＪＦ2を介して第２の配線に接続され、第
２の接合型トランジスタＪＦ2の他方のゲート領域は第
３の配線に接続され、第１のトランジスタＴＲ1の一方
のソース／ドレイン領域は第１の接合型トランジスタＪ
Ｆ1及びダイオードＤを介して書き込み情報設定線ＷＩ
ＳＬに接続され、第１の接合型トランジスタＪＦ1の他
方のゲート領域は、書き込み情報設定線ＷＩＳＬに接続
され、第２のトランジスタＴＲ2の他方のソース／ドレ
イン領域は書き込み情報設定線ＷＩＳＬに接続されてい
る。尚、第２の配線をビット線とする構成、あるいは、
書き込み情報設定線ＷＩＳＬをビット線と兼用させ、第
２の配線に第２の所定の電位を加える構成とすることが
好ましい。
は、第１のトランジスタＴＲ1のゲート領域Ｇ1はメモリ
セル選択用の第１Ａの配線（例えば、第１のワード線）
に接続され、第２のトランジスタＴＲ2のゲート領域Ｇ2
はメモリセル選択用の第１Ｂの配線（例えば、第２のワ
ード線）に接続されている。そして、第１のトランジス
タＴＲ1の他方のソース／ドレイン領域は第２の接合型
トランジスタＪＦ2を介して第２の配線に接続され、第
２の接合型トランジスタＪＦ2の他方のゲート領域は第
３の配線に接続され、第１のトランジスタＴＲ1の一方
のソース／ドレイン領域は第１の接合型トランジスタＪ
Ｆ1及びダイオードＤを介して書き込み情報設定線ＷＩ
ＳＬに接続され、第１の接合型トランジスタＪＦ1の他
方のゲート領域は、書き込み情報設定線ＷＩＳＬに接続
され、第２のトランジスタＴＲ2の他方のソース／ドレ
イン領域は書き込み情報設定線ＷＩＳＬに接続されてい
る。尚、第２の配線をビット線とする構成、あるいは、
書き込み情報設定線ＷＩＳＬをビット線と兼用させ、第
２の配線に第２の所定の電位を加える構成とすることが
好ましい。
【０１８０】あるいは又、図８３あるいは図８７に模式
的な一部断面図を示すように、実施の形態６の半導体メ
モリセルは、（１）ソース／ドレイン領域、チャネル形
成領域ＣＨ1、及びゲート領域Ｇ1を有する第１導電形
（例えば、ｎチャネル形）の読み出し用の第１のトラン
ジスタＴＲ1、（２）ソース／ドレイン領域、チャネル
形成領域ＣＨ2、及びゲート領域Ｇ2を有する第２導電形
（例えば、ｐチャネル形）のスイッチ用の第２のトラン
ジスタＴＲ2、（３）ソース／ドレイン領域、チャネル
領域ＣＨJ1及びゲート領域を有する電流制御用の第１の
接合型トランジスタＪＦ1、並びに、（４）ソース／ド
レイン領域、チャネル領域ＣＨJ2及びゲート領域を有す
る電流制御用の第２の接合型トランジスタＪＦ2、から
成り、（ａ）第１導電形（例えば、ｎ形）を有する半導
体性の第１の領域ＳＣ1、（ｂ）第１の領域ＳＣ1と接
し、第２導電形（例えば、ｐ+形）を有する半導体性の
第２の領域ＳＣ2、（ｃ）第１の領域ＳＣ1の表面領域に
設けられ、整流接合を形成して接する、第２導電形（例
えばｐ+形）の半導体性の、又は、シリサイドや金属、
金属化合物等の導電性の第３の領域ＳＣ3、（ｄ）第２
の領域ＳＣ2の表面領域に設けられた、第１導電形（例
えば、ｎ+形）を有する半導体性の第４の領域ＳＣ4、並
びに、（ｅ）第４の領域ＳＣ4の表面領域に設けられ、
整流接合を形成して接する、第２導電形（例えばｐ
+形）の半導体性の、又は、シリサイドや金属、金属化
合物等の導電性の第５の領域ＳＣ5、を有する。
的な一部断面図を示すように、実施の形態６の半導体メ
モリセルは、（１）ソース／ドレイン領域、チャネル形
成領域ＣＨ1、及びゲート領域Ｇ1を有する第１導電形
（例えば、ｎチャネル形）の読み出し用の第１のトラン
ジスタＴＲ1、（２）ソース／ドレイン領域、チャネル
形成領域ＣＨ2、及びゲート領域Ｇ2を有する第２導電形
（例えば、ｐチャネル形）のスイッチ用の第２のトラン
ジスタＴＲ2、（３）ソース／ドレイン領域、チャネル
領域ＣＨJ1及びゲート領域を有する電流制御用の第１の
接合型トランジスタＪＦ1、並びに、（４）ソース／ド
レイン領域、チャネル領域ＣＨJ2及びゲート領域を有す
る電流制御用の第２の接合型トランジスタＪＦ2、から
成り、（ａ）第１導電形（例えば、ｎ形）を有する半導
体性の第１の領域ＳＣ1、（ｂ）第１の領域ＳＣ1と接
し、第２導電形（例えば、ｐ+形）を有する半導体性の
第２の領域ＳＣ2、（ｃ）第１の領域ＳＣ1の表面領域に
設けられ、整流接合を形成して接する、第２導電形（例
えばｐ+形）の半導体性の、又は、シリサイドや金属、
金属化合物等の導電性の第３の領域ＳＣ3、（ｄ）第２
の領域ＳＣ2の表面領域に設けられた、第１導電形（例
えば、ｎ+形）を有する半導体性の第４の領域ＳＣ4、並
びに、（ｅ）第４の領域ＳＣ4の表面領域に設けられ、
整流接合を形成して接する、第２導電形（例えばｐ
+形）の半導体性の、又は、シリサイドや金属、金属化
合物等の導電性の第５の領域ＳＣ5、を有する。
【０１８１】尚、第１の領域ＳＣ1と第２の領域ＳＣ2と
は接しているが、図８３あるいは後述する図８４〜図８
６、図９１に示す半導体メモリセルにおいては、具体的
には、第１の領域ＳＣ1の表面領域に第２の領域ＳＣ2が
設けられている。一方、図８７あるいは後述する図８８
〜図９０、図９２に示す半導体メモリセルにおいては、
第２の領域ＳＣ2の表面領域に第１の領域ＳＣ1が設けら
れている。
は接しているが、図８３あるいは後述する図８４〜図８
６、図９１に示す半導体メモリセルにおいては、具体的
には、第１の領域ＳＣ1の表面領域に第２の領域ＳＣ2が
設けられている。一方、図８７あるいは後述する図８８
〜図９０、図９２に示す半導体メモリセルにおいては、
第２の領域ＳＣ2の表面領域に第１の領域ＳＣ1が設けら
れている。
【０１８２】そして、第１のトランジスタＴＲ1に関し
ては、（Ａ−１）一方のソース／ドレイン領域は、第１
の領域ＳＣ1の表面領域から構成され、（Ａ−２）他方
のソース／ドレイン領域は、第４の領域ＳＣ4の表面領
域から構成され、（Ａ−３）チャネル形成領域ＣＨ
1は、第１の領域ＳＣ1の該表面領域と第４の領域ＳＣ4
の該表面領域とで挟まれた第２の領域ＳＣ2の表面領域
から構成され、（Ａ−４）ゲート領域Ｇ1は、第１のト
ランジスタＴＲ1のチャネル形成領域ＣＨ1の上方に絶縁
膜を介して設けられている。
ては、（Ａ−１）一方のソース／ドレイン領域は、第１
の領域ＳＣ1の表面領域から構成され、（Ａ−２）他方
のソース／ドレイン領域は、第４の領域ＳＣ4の表面領
域から構成され、（Ａ−３）チャネル形成領域ＣＨ
1は、第１の領域ＳＣ1の該表面領域と第４の領域ＳＣ4
の該表面領域とで挟まれた第２の領域ＳＣ2の表面領域
から構成され、（Ａ−４）ゲート領域Ｇ1は、第１のト
ランジスタＴＲ1のチャネル形成領域ＣＨ1の上方に絶縁
膜を介して設けられている。
【０１８３】また、第２のトランジスタＴＲ2に関して
は、（Ｂ−１）一方のソース／ドレイン領域は、第２の
領域ＳＣ2の該表面領域から構成され、（Ｂ−２）他方
のソース／ドレイン領域は、第３の領域ＳＣ3から構成
され、（Ｂ−３）チャネル形成領域ＣＨ2は、第１の領
域ＳＣ1の該表面領域から構成され、（Ｂ−４）ゲート
領域Ｇ2は、第２のトランジスタＴＲ2のチャネル形成領
域ＣＨ2の上方に絶縁膜を介して設けられている。
は、（Ｂ−１）一方のソース／ドレイン領域は、第２の
領域ＳＣ2の該表面領域から構成され、（Ｂ−２）他方
のソース／ドレイン領域は、第３の領域ＳＣ3から構成
され、（Ｂ−３）チャネル形成領域ＣＨ2は、第１の領
域ＳＣ1の該表面領域から構成され、（Ｂ−４）ゲート
領域Ｇ2は、第２のトランジスタＴＲ2のチャネル形成領
域ＣＨ2の上方に絶縁膜を介して設けられている。
【０１８４】ここで、第２のトランジスタＴＲ2を構成
するゲート領域Ｇ2の導電形は、第１のトランジスタＴ
Ｒ1を構成するゲート領域Ｇ1の導電形と異なっている。
第１のトランジスタＴＲ1を構成するゲート領域Ｇ1の導
電形を例えばｎ形、第２のトランジスタＴＲ2を構成す
るゲート領域Ｇ2の導電形を例えばｐ形とすることがで
きる。
するゲート領域Ｇ2の導電形は、第１のトランジスタＴ
Ｒ1を構成するゲート領域Ｇ1の導電形と異なっている。
第１のトランジスタＴＲ1を構成するゲート領域Ｇ1の導
電形を例えばｎ形、第２のトランジスタＴＲ2を構成す
るゲート領域Ｇ2の導電形を例えばｐ形とすることがで
きる。
【０１８５】更に、第１の接合型トランジスタＪＦ1に
関しては、（Ｃ−１）ゲート領域は、第３の領域Ｓ
Ｃ3、及び、該第３の領域ＳＣ3と対向する第２の領域Ｓ
Ｃ2の部分から構成され、（Ｃ−２）チャネル領域ＣＨ
J1は、第２の領域ＳＣ2と第３の領域ＳＣ3の該部分とで
挟まれた第１の領域ＳＣ1の一部から構成され、（Ｃ−
３）一方のソース／ドレイン領域は、第１の接合型トラ
ンジスタＪＦ1のチャネル領域ＣＨJ1の一端から延び、
且つ、第１のトランジスタＴＲ1の一方のソース／ドレ
イン領域を構成する第１の領域ＳＣ1の該表面領域から
構成され、（Ｃ−４）他方のソース／ドレイン領域は、
第１の接合型トランジスタＪＦ1のチャネル領域ＣＨJ1
の他端から延びる第１の領域ＳＣ1の部分から構成され
ている。
関しては、（Ｃ−１）ゲート領域は、第３の領域Ｓ
Ｃ3、及び、該第３の領域ＳＣ3と対向する第２の領域Ｓ
Ｃ2の部分から構成され、（Ｃ−２）チャネル領域ＣＨ
J1は、第２の領域ＳＣ2と第３の領域ＳＣ3の該部分とで
挟まれた第１の領域ＳＣ1の一部から構成され、（Ｃ−
３）一方のソース／ドレイン領域は、第１の接合型トラ
ンジスタＪＦ1のチャネル領域ＣＨJ1の一端から延び、
且つ、第１のトランジスタＴＲ1の一方のソース／ドレ
イン領域を構成する第１の領域ＳＣ1の該表面領域から
構成され、（Ｃ−４）他方のソース／ドレイン領域は、
第１の接合型トランジスタＪＦ1のチャネル領域ＣＨJ1
の他端から延びる第１の領域ＳＣ1の部分から構成され
ている。
【０１８６】また、第２の接合型トランジスタＪＦ2に
関しては、（Ｄ−１）ゲート領域は、第５の領域Ｓ
Ｃ5、及び、該第５の領域ＳＣ5と対向する第２の領域Ｓ
Ｃ2の部分から構成され、（Ｄ−２）チャネル領域ＣＨ
J2は、第５の領域ＳＣ5と第２の領域ＳＣ2の該部分とで
挟まれた第４の領域ＳＣ4の一部から構成され、（Ｄ−
３）一方のソース／ドレイン領域は、第２の接合型トラ
ンジスタＪＦ2のチャネル領域ＣＨJ2の一端から延び、
且つ、第１のトランジスタＴＲ1の他方のソース／ドレ
イン領域を構成する第４の領域ＳＣ4の該表面領域から
構成され、（Ｄ−４）他方のソース／ドレイン領域は、
第２の接合型トランジスタＪＦ2のチャネル領域ＣＨJ2
の他端から延びる第４の領域ＳＣ4の部分から構成され
ている。
関しては、（Ｄ−１）ゲート領域は、第５の領域Ｓ
Ｃ5、及び、該第５の領域ＳＣ5と対向する第２の領域Ｓ
Ｃ2の部分から構成され、（Ｄ−２）チャネル領域ＣＨ
J2は、第５の領域ＳＣ5と第２の領域ＳＣ2の該部分とで
挟まれた第４の領域ＳＣ4の一部から構成され、（Ｄ−
３）一方のソース／ドレイン領域は、第２の接合型トラ
ンジスタＪＦ2のチャネル領域ＣＨJ2の一端から延び、
且つ、第１のトランジスタＴＲ1の他方のソース／ドレ
イン領域を構成する第４の領域ＳＣ4の該表面領域から
構成され、（Ｄ−４）他方のソース／ドレイン領域は、
第２の接合型トランジスタＪＦ2のチャネル領域ＣＨJ2
の他端から延びる第４の領域ＳＣ4の部分から構成され
ている。
【０１８７】そして、（Ｅ−１）第１のトランジスタＴ
Ｒ1のゲート領域Ｇ1はメモリセル選択用の第１Ａの配線
（例えば、第１のワード線）に接続され、（Ｅ−２）第
２のトランジスタＴＲ2のゲート領域Ｇ2はメモリセル選
択用の第１Ｂの配線（例えば、第２のワード線）に接続
され、（Ｆ）第３の領域ＳＣ3は、書き込み情報設定線
ＷＩＳＬに接続され、（Ｇ）第４の領域ＳＣ4は、第２
の配線に接続され、（Ｈ）第５の領域ＳＣ5は、第３の
配線に接続されている。
Ｒ1のゲート領域Ｇ1はメモリセル選択用の第１Ａの配線
（例えば、第１のワード線）に接続され、（Ｅ−２）第
２のトランジスタＴＲ2のゲート領域Ｇ2はメモリセル選
択用の第１Ｂの配線（例えば、第２のワード線）に接続
され、（Ｆ）第３の領域ＳＣ3は、書き込み情報設定線
ＷＩＳＬに接続され、（Ｇ）第４の領域ＳＣ4は、第２
の配線に接続され、（Ｈ）第５の領域ＳＣ5は、第３の
配線に接続されている。
【０１８８】更には、第１の領域ＳＣ1と第３の領域Ｓ
Ｃ3との間でｐｎ接合ダイオードＤが形成され、第１の
領域ＳＣ1は、第３の領域ＳＣ3を介して書き込み情報設
定線ＷＩＳＬに接続されている。この場合、第２の配線
をビット線とする構成、あるいは、書き込み情報設定線
ＷＩＳＬをビット線と兼用させ、第２の配線に第２の所
定の電位を加える構成とすることが好ましい。
Ｃ3との間でｐｎ接合ダイオードＤが形成され、第１の
領域ＳＣ1は、第３の領域ＳＣ3を介して書き込み情報設
定線ＷＩＳＬに接続されている。この場合、第２の配線
をビット線とする構成、あるいは、書き込み情報設定線
ＷＩＳＬをビット線と兼用させ、第２の配線に第２の所
定の電位を加える構成とすることが好ましい。
【０１８９】図８３に示す半導体メモリセル（具体的に
は、第１の領域ＳＣ1）は、例えばｐ形半導体基板に設
けられた第１導電形（例えばｎ形）のウエル構造内に形
成されている。そして、第２の領域ＳＣ2の直下に、第
１導電形（例えばｎ++形）の高濃度不純物含有層ＳＣ10
を形成すれば、読み出し用の第１のトランジスタＴＲ 1
のチャネル形成領域ＣＨ1に蓄積される電位あるいは電
荷の増加を図ることができる。一方、図８７に示す半導
体メモリセル（具体的には、第２の領域ＳＣ2）は、例
えばｎ形半導体基板に設けられた第２導電形（例えばｐ
形）のウエル構造内に形成されている。そして、第１の
領域ＳＣ1の直下に、第１導電形（例えばｎ++形）の高
濃度不純物含有層ＳＣ10を形成すれば、読み出し用の第
１のトランジスタＴＲ1のチャネル形成領域ＣＨ1に蓄積
される電位あるいは電荷の増加を図ることができる。
は、第１の領域ＳＣ1）は、例えばｐ形半導体基板に設
けられた第１導電形（例えばｎ形）のウエル構造内に形
成されている。そして、第２の領域ＳＣ2の直下に、第
１導電形（例えばｎ++形）の高濃度不純物含有層ＳＣ10
を形成すれば、読み出し用の第１のトランジスタＴＲ 1
のチャネル形成領域ＣＨ1に蓄積される電位あるいは電
荷の増加を図ることができる。一方、図８７に示す半導
体メモリセル（具体的には、第２の領域ＳＣ2）は、例
えばｎ形半導体基板に設けられた第２導電形（例えばｐ
形）のウエル構造内に形成されている。そして、第１の
領域ＳＣ1の直下に、第１導電形（例えばｎ++形）の高
濃度不純物含有層ＳＣ10を形成すれば、読み出し用の第
１のトランジスタＴＲ1のチャネル形成領域ＣＨ1に蓄積
される電位あるいは電荷の増加を図ることができる。
【０１９０】第１の接合型トランジスタＪＦ1は、対
向するゲート領域（第３の領域ＳＣ3及びこの第３の領
域ＳＣ3に対向する第２の領域ＳＣ2の部分）の間の距離
（チャネル領域ＣＨJ1の厚さ）を最適化し、且つ、対
向するそれぞれのゲート領域（第３の領域ＳＣ3及びこ
の第３の領域ＳＣ3に対向する第２の領域ＳＣ2の部分）
における不純物濃度とチャネル領域ＣＨJ1における不純
物濃度とを最適化することによって、形成されている。
また、第２の接合型トランジスタＪＦ2は、対向する
ゲート領域（第５の領域ＳＣ5及びこの第５の領域ＳＣ5
に対向する第２の領域ＳＣ2の部分）の間の距離（チャ
ネル領域ＣＨJ2の厚さ）を最適化し、且つ、対向する
それぞれのゲート領域（第５の領域ＳＣ5及びこの第５
の領域ＳＣ5に対向する第２の領域ＳＣ2の部分）におけ
る不純物濃度とチャネル領域ＣＨJ2における不純物濃度
とを最適化することによって、形成されている。
向するゲート領域（第３の領域ＳＣ3及びこの第３の領
域ＳＣ3に対向する第２の領域ＳＣ2の部分）の間の距離
（チャネル領域ＣＨJ1の厚さ）を最適化し、且つ、対
向するそれぞれのゲート領域（第３の領域ＳＣ3及びこ
の第３の領域ＳＣ3に対向する第２の領域ＳＣ2の部分）
における不純物濃度とチャネル領域ＣＨJ1における不純
物濃度とを最適化することによって、形成されている。
また、第２の接合型トランジスタＪＦ2は、対向する
ゲート領域（第５の領域ＳＣ5及びこの第５の領域ＳＣ5
に対向する第２の領域ＳＣ2の部分）の間の距離（チャ
ネル領域ＣＨJ2の厚さ）を最適化し、且つ、対向する
それぞれのゲート領域（第５の領域ＳＣ5及びこの第５
の領域ＳＣ5に対向する第２の領域ＳＣ2の部分）におけ
る不純物濃度とチャネル領域ＣＨJ2における不純物濃度
とを最適化することによって、形成されている。
【０１９１】尚、図８３及び図８７に示した半導体メモ
リセルにおいて、原理図を図７９に示すように、ｐｎ接
合ダイオードＤの形成を省略し、第１のトランジスタＴ
Ｒ1の一方のソース／ドレイン領域に該当する第１の領
域ＳＣ1を第４の配線（図８３及び図８７には図示せ
ず）に接続してもよい。これらの場合、第２の配線をビ
ット線とし、第４の配線に第２の所定の電位を加える構
成、あるいは、第４の配線をビット線とし、第２の配線
に第２の所定の電位を加える構成とすることが好まし
い。ここで、図８３に示した半導体メモリセルにおいて
は、第１の領域ＳＣ 1の下部に、第４の配線として機能
する第１導電形（例えばｎ++形）の高濃度不純物含有層
（図示せず）を設ければよい。
リセルにおいて、原理図を図７９に示すように、ｐｎ接
合ダイオードＤの形成を省略し、第１のトランジスタＴ
Ｒ1の一方のソース／ドレイン領域に該当する第１の領
域ＳＣ1を第４の配線（図８３及び図８７には図示せ
ず）に接続してもよい。これらの場合、第２の配線をビ
ット線とし、第４の配線に第２の所定の電位を加える構
成、あるいは、第４の配線をビット線とし、第２の配線
に第２の所定の電位を加える構成とすることが好まし
い。ここで、図８３に示した半導体メモリセルにおいて
は、第１の領域ＳＣ 1の下部に、第４の配線として機能
する第１導電形（例えばｎ++形）の高濃度不純物含有層
（図示せず）を設ければよい。
【０１９２】あるいは又、原理図を図８０の（Ｂ）に示
し、模式的な一部断面図を図８４及び図８８に示す半導
体メモリセルにおいては、第１の領域ＳＣ1の表面領域
に設けられ、整流接合を形成して接するダイオード構成
領域ＳＣDを更に有し、該ダイオード構成領域ＳＣDと第
１の領域ＳＣ1とによって多数キャリア・ダイオードＤ
Ｓが構成され、第１の領域ＳＣ1は、該ダイオード構成
領域ＳＣDを介して書き込み情報設定線ＷＩＳＬに接続
されている。この場合、第２の配線をビット線とする構
成、あるいは、書き込み情報設定線ＷＩＳＬをビット線
と兼用させ、第２の配線に第２の所定の電位を加える構
成とすることが好ましい。
し、模式的な一部断面図を図８４及び図８８に示す半導
体メモリセルにおいては、第１の領域ＳＣ1の表面領域
に設けられ、整流接合を形成して接するダイオード構成
領域ＳＣDを更に有し、該ダイオード構成領域ＳＣDと第
１の領域ＳＣ1とによって多数キャリア・ダイオードＤ
Ｓが構成され、第１の領域ＳＣ1は、該ダイオード構成
領域ＳＣDを介して書き込み情報設定線ＷＩＳＬに接続
されている。この場合、第２の配線をビット線とする構
成、あるいは、書き込み情報設定線ＷＩＳＬをビット線
と兼用させ、第２の配線に第２の所定の電位を加える構
成とすることが好ましい。
【０１９３】更には、原理図を図８２の（Ａ）に示し、
模式的な一部断面図を図８５及び図８９に示す半導体メ
モリセルにおいては、第２の接合型トランジスタＪＦ2
の他方のゲート領域に該当する第５の領域ＳＣ5は、第
３の配線に接続される代わりに、第２の接合型トランジ
スタＪＦ2の一方のゲート領域に該当する第２の領域Ｓ
Ｃ2に接続されている。
模式的な一部断面図を図８５及び図８９に示す半導体メ
モリセルにおいては、第２の接合型トランジスタＪＦ2
の他方のゲート領域に該当する第５の領域ＳＣ5は、第
３の配線に接続される代わりに、第２の接合型トランジ
スタＪＦ2の一方のゲート領域に該当する第２の領域Ｓ
Ｃ2に接続されている。
【０１９４】尚、図８５及び図８９に示した半導体メモ
リセルにおいて、原理図を図８１に示すように、ｐｎ接
合ダイオードＤの形成を省略し、第１のトランジスタＴ
Ｒ1の一方のソース／ドレイン領域に該当する第１の領
域ＳＣ1を第４の配線（図８５及び図８９には図示せ
ず）に接続してもよい。これらの場合、第２の配線をビ
ット線とし、第４の配線に第２の所定の電位を加える構
成、あるいは、第４の配線をビット線とし、第２の配線
に第２の所定の電位を加える構成とすることが好まし
い。ここで、図８５に示した半導体メモリセルにおいて
は、第１の領域ＳＣ 1の下部に、第４の配線として機能
する第１導電形（例えばｎ++形）の高濃度不純物含有層
（図示せず）を設ければ、配線の簡素化を図ることがで
きる。
リセルにおいて、原理図を図８１に示すように、ｐｎ接
合ダイオードＤの形成を省略し、第１のトランジスタＴ
Ｒ1の一方のソース／ドレイン領域に該当する第１の領
域ＳＣ1を第４の配線（図８５及び図８９には図示せ
ず）に接続してもよい。これらの場合、第２の配線をビ
ット線とし、第４の配線に第２の所定の電位を加える構
成、あるいは、第４の配線をビット線とし、第２の配線
に第２の所定の電位を加える構成とすることが好まし
い。ここで、図８５に示した半導体メモリセルにおいて
は、第１の領域ＳＣ 1の下部に、第４の配線として機能
する第１導電形（例えばｎ++形）の高濃度不純物含有層
（図示せず）を設ければ、配線の簡素化を図ることがで
きる。
【０１９５】また、原理図を図８２の（Ｂ）に示し、模
式的な一部断面図を図８６及び図９０に示す半導体メモ
リセルにおいては、第１の領域ＳＣ1の表面領域に設け
られ、整流接合を形成して接するダイオード構成領域Ｓ
ＣDを更に有し、該ダイオード構成領域ＳＣDと第１の領
域ＳＣ1とによって多数キャリア・ダイオードＤＳが構
成され、第１の領域ＳＣ1は、該ダイオード構成領域Ｓ
ＣDを介して書き込み情報設定線ＷＩＳＬに接続されて
いる。この場合、第２の配線をビット線とする構成、あ
るいは、書き込み情報設定線ＷＩＳＬをビット線と兼用
させ、第２の配線に第２の所定の電位を加える構成とす
ることが好ましい。
式的な一部断面図を図８６及び図９０に示す半導体メモ
リセルにおいては、第１の領域ＳＣ1の表面領域に設け
られ、整流接合を形成して接するダイオード構成領域Ｓ
ＣDを更に有し、該ダイオード構成領域ＳＣDと第１の領
域ＳＣ1とによって多数キャリア・ダイオードＤＳが構
成され、第１の領域ＳＣ1は、該ダイオード構成領域Ｓ
ＣDを介して書き込み情報設定線ＷＩＳＬに接続されて
いる。この場合、第２の配線をビット線とする構成、あ
るいは、書き込み情報設定線ＷＩＳＬをビット線と兼用
させ、第２の配線に第２の所定の電位を加える構成とす
ることが好ましい。
【０１９６】図８３〜図８６に示した半導体メモリセル
においては、第１のトランジスタＴＲ1を構成するゲー
ト領域Ｇ1は、サイドウオール形状を有し、第２のトラ
ンジスタＴＲ2を構成するゲート領域Ｇ2の側面であっ
て、第２の領域ＳＣ2の上方に形成されている。一方、
図８７〜図９０に示した半導体メモリセルにおいては、
第２のトランジスタＴＲ2を構成するゲート領域Ｇ2は、
サイドウオール形状を有し、第１のトランジスタＴＲ1
を構成するゲート領域Ｇ1の側面であって、第１の領域
ＳＣ1の上方に形成されている。また、ゲート領域Ｇ1と
ゲート領域Ｇ2とは絶縁材料層ＩＦによって隔てられて
いる。
においては、第１のトランジスタＴＲ1を構成するゲー
ト領域Ｇ1は、サイドウオール形状を有し、第２のトラ
ンジスタＴＲ2を構成するゲート領域Ｇ2の側面であっ
て、第２の領域ＳＣ2の上方に形成されている。一方、
図８７〜図９０に示した半導体メモリセルにおいては、
第２のトランジスタＴＲ2を構成するゲート領域Ｇ2は、
サイドウオール形状を有し、第１のトランジスタＴＲ1
を構成するゲート領域Ｇ1の側面であって、第１の領域
ＳＣ1の上方に形成されている。また、ゲート領域Ｇ1と
ゲート領域Ｇ2とは絶縁材料層ＩＦによって隔てられて
いる。
【０１９７】図９１に示す半導体メモリセルは、図８３
に示した半導体メモリセルの変形である。この半導体メ
モリセルが、図８３に示した半導体メモリセルと相違す
る点は、第１のトランジスタＴＲ1を構成するゲート領
域Ｇ1の構造にある。図９１に示す半導体メモリセルに
おいては、第１のトランジスタＴＲ1を構成するゲート
領域Ｇ1は、絶縁材料層ＩＦを介して第２のトランジス
タＴＲ2を構成するゲート領域Ｇ2と平行に設けられてお
り、しかも、ゲート領域Ｇ1の延在部はゲート領域Ｇ2の
上方まで延びている。尚、ゲート領域Ｇ1の構成を、図
３１あるいは図３３に示したと同様の構成とすることも
できる。
に示した半導体メモリセルの変形である。この半導体メ
モリセルが、図８３に示した半導体メモリセルと相違す
る点は、第１のトランジスタＴＲ1を構成するゲート領
域Ｇ1の構造にある。図９１に示す半導体メモリセルに
おいては、第１のトランジスタＴＲ1を構成するゲート
領域Ｇ1は、絶縁材料層ＩＦを介して第２のトランジス
タＴＲ2を構成するゲート領域Ｇ2と平行に設けられてお
り、しかも、ゲート領域Ｇ1の延在部はゲート領域Ｇ2の
上方まで延びている。尚、ゲート領域Ｇ1の構成を、図
３１あるいは図３３に示したと同様の構成とすることも
できる。
【０１９８】図９２に示す半導体メモリセルは、図８７
に示した半導体メモリセルの変形である。この半導体メ
モリセルが、図８７に示した半導体メモリセルと相違す
る点は、第２のトランジスタＴＲ2を構成するゲート領
域Ｇ2の構造にある。図９２に示す半導体メモリセルに
おいては、第２のトランジスタＴＲ2を構成するゲート
領域Ｇ2は、絶縁材料層ＩＦを介して第１のトランジス
タＴＲ1を構成するゲート領域Ｇ1と平行に設けられてお
り、しかも、ゲート領域Ｇ2の延在部はゲート領域Ｇ1の
上方まで延びている。尚、ゲート領域Ｇ1の構成を、図
３２あるいは図３４に示したと同様の構成とすることも
できる。
に示した半導体メモリセルの変形である。この半導体メ
モリセルが、図８７に示した半導体メモリセルと相違す
る点は、第２のトランジスタＴＲ2を構成するゲート領
域Ｇ2の構造にある。図９２に示す半導体メモリセルに
おいては、第２のトランジスタＴＲ2を構成するゲート
領域Ｇ2は、絶縁材料層ＩＦを介して第１のトランジス
タＴＲ1を構成するゲート領域Ｇ1と平行に設けられてお
り、しかも、ゲート領域Ｇ2の延在部はゲート領域Ｇ1の
上方まで延びている。尚、ゲート領域Ｇ1の構成を、図
３２あるいは図３４に示したと同様の構成とすることも
できる。
【０１９９】更には、これらのゲート領域の構成を実施
の形態６における他の半導体メモリセルに適用すること
ができる。
の形態６における他の半導体メモリセルに適用すること
ができる。
【０２００】（実施の形態７）実施の形態７は、本発明
の第５の態様及び第１２の態様に係る半導体メモリセル
に関する。実施の形態７の半導体メモリセルは、電流制
御用の第３のトランジスタＴＲ3が設けられている点
が、実施の形態６の半導体メモリセルと相違する。即
ち、図９４にその原理図を示すように、実施の形態７の
半導体メモリセルは、（１）ソース／ドレイン領域、該
ソース／ドレイン領域に接触し、且つ、該ソース／ドレ
イン領域を離間する半導体性のチャネル形成領域Ｃ
Ｈ1、及び、該チャネル形成領域ＣＨ1と容量結合したゲ
ート領域Ｇ1を有する第１導電形（例えば、ｎチャネル
形）の読み出し用の第１のトランジスタＴＲ1、（２）
ソース／ドレイン領域、該ソース／ドレイン領域に接触
し、且つ、該ソース／ドレイン領域を離間する半導体性
のチャネル形成領域ＣＨ2、及び、該チャネル形成領域
ＣＨ2と容量結合したゲート領域Ｇ2を有する第２導電形
（例えば、ｐチャネル形）のスイッチ用の第２のトラン
ジスタＴＲ2、（３）ソース／ドレイン領域、該ソース
／ドレイン領域に接触し、且つ、該ソース／ドレイン領
域を離間する半導体性のチャネル形成領域ＣＨ3、及
び、該チャネル形成領域ＣＨ3と容量結合したゲート領
域Ｇ3を有する第２導電形（例えば、ｐチャネル形）の
電流制御用の第３のトランジスタＴＲ3、（４）ソース
／ドレイン領域、チャネル領域ＣＨJ1及びゲート領域を
有する電流制御用の第１の接合型トランジスタＪＦ1、
並びに、（５）ソース／ドレイン領域、チャネル領域Ｃ
ＨJ2及びゲート領域を有する電流制御用の第２の接合型
トランジスタＪＦ2、から成る。
の第５の態様及び第１２の態様に係る半導体メモリセル
に関する。実施の形態７の半導体メモリセルは、電流制
御用の第３のトランジスタＴＲ3が設けられている点
が、実施の形態６の半導体メモリセルと相違する。即
ち、図９４にその原理図を示すように、実施の形態７の
半導体メモリセルは、（１）ソース／ドレイン領域、該
ソース／ドレイン領域に接触し、且つ、該ソース／ドレ
イン領域を離間する半導体性のチャネル形成領域Ｃ
Ｈ1、及び、該チャネル形成領域ＣＨ1と容量結合したゲ
ート領域Ｇ1を有する第１導電形（例えば、ｎチャネル
形）の読み出し用の第１のトランジスタＴＲ1、（２）
ソース／ドレイン領域、該ソース／ドレイン領域に接触
し、且つ、該ソース／ドレイン領域を離間する半導体性
のチャネル形成領域ＣＨ2、及び、該チャネル形成領域
ＣＨ2と容量結合したゲート領域Ｇ2を有する第２導電形
（例えば、ｐチャネル形）のスイッチ用の第２のトラン
ジスタＴＲ2、（３）ソース／ドレイン領域、該ソース
／ドレイン領域に接触し、且つ、該ソース／ドレイン領
域を離間する半導体性のチャネル形成領域ＣＨ3、及
び、該チャネル形成領域ＣＨ3と容量結合したゲート領
域Ｇ3を有する第２導電形（例えば、ｐチャネル形）の
電流制御用の第３のトランジスタＴＲ3、（４）ソース
／ドレイン領域、チャネル領域ＣＨJ1及びゲート領域を
有する電流制御用の第１の接合型トランジスタＪＦ1、
並びに、（５）ソース／ドレイン領域、チャネル領域Ｃ
ＨJ2及びゲート領域を有する電流制御用の第２の接合型
トランジスタＪＦ2、から成る。
【０２０１】そして、第１のトランジスタＴＲ1の一方
のソース／ドレイン領域は、第２のトランジスタＴＲ2
のチャネル形成領域ＣＨ2に相当し、且つ、第１の接合
型トランジスタＪＦ1の一方のソース／ドレイン領域に
相当し、第１のトランジスタＴＲ1の他方のソース／ド
レイン領域は、第２の接合型トランジスタＪＦ2の一方
のソース／ドレイン領域に相当し、第２のトランジスタ
ＴＲ2の一方のソース／ドレイン領域は、第１のトラン
ジスタＴＲ1のチャネル形成領域ＣＨ1に相当し、且つ、
第１の接合型トランジスタＪＦ1の一方のゲート領域に
相当し、且つ、第２の接合型トランジスタＪＦ2の一方
のゲート領域に相当し、且つ、第３のトランジスタＴＲ
3の一方のソース／ドレイン領域に相当し、第３のトラ
ンジスタＴＲ3の他方のソース／ドレイン領域は、第２
の接合型トランジスタＪＦ2の他方のゲート領域に相当
し、第１のトランジスタＴＲ1を構成するゲート領域Ｇ1
の導電形は、第２のトランジスタＴＲ2を構成するゲー
ト領域Ｇ2の導電形と異なり、第２のトランジスタＴＲ2
を構成するゲート領域Ｇ2の導電形は、第３のトランジ
スタＴＲ3を構成するゲート領域Ｇ3の導電形と同じであ
る。
のソース／ドレイン領域は、第２のトランジスタＴＲ2
のチャネル形成領域ＣＨ2に相当し、且つ、第１の接合
型トランジスタＪＦ1の一方のソース／ドレイン領域に
相当し、第１のトランジスタＴＲ1の他方のソース／ド
レイン領域は、第２の接合型トランジスタＪＦ2の一方
のソース／ドレイン領域に相当し、第２のトランジスタ
ＴＲ2の一方のソース／ドレイン領域は、第１のトラン
ジスタＴＲ1のチャネル形成領域ＣＨ1に相当し、且つ、
第１の接合型トランジスタＪＦ1の一方のゲート領域に
相当し、且つ、第２の接合型トランジスタＪＦ2の一方
のゲート領域に相当し、且つ、第３のトランジスタＴＲ
3の一方のソース／ドレイン領域に相当し、第３のトラ
ンジスタＴＲ3の他方のソース／ドレイン領域は、第２
の接合型トランジスタＪＦ2の他方のゲート領域に相当
し、第１のトランジスタＴＲ1を構成するゲート領域Ｇ1
の導電形は、第２のトランジスタＴＲ2を構成するゲー
ト領域Ｇ2の導電形と異なり、第２のトランジスタＴＲ2
を構成するゲート領域Ｇ2の導電形は、第３のトランジ
スタＴＲ3を構成するゲート領域Ｇ3の導電形と同じであ
る。
【０２０２】更には、第１のトランジスタＴＲ1のゲー
ト領域Ｇ1はメモリセル選択用の第１Ａの配線（例え
ば、第１のワード線）に接続され、第２のトランジスタ
ＴＲ2のゲート領域Ｇ2はメモリセル選択用の第１Ｂの配
線（例えば、第２のワード線）に接続され、第３のトラ
ンジスタＴＲ3のゲート領域Ｇ3はメモリセル選択用の第
１Ｃの配線（例えば、第３のワード線）に接続されてい
る。また、第１のトランジスタＴＲ1の他方のソース／
ドレイン領域は第２の接合型トランジスタＪＦ2を介し
て第２の配線に接続され、第１のトランジスタＴＲ1の
一方のソース／ドレイン領域は第１の接合型トランジス
タＪＦ1及びダイオードＤを介して書き込み情報設定線
ＷＩＳＬに接続され、第２のトランジスタＴＲ2の他方
のソース／ドレイン領域は書き込み情報設定線ＷＩＳＬ
に接続され、第１の接合型トランジスタＪＦ1の他方の
ゲート領域は書き込み情報設定線ＷＩＳＬに接続されて
いる。尚、第２の配線をビット線とする構成、あるい
は、書き込み情報設定線ＷＩＳＬをビット線と兼用さ
せ、第２の配線に第２の所定の電位を加える構成とする
ことが好ましい。
ト領域Ｇ1はメモリセル選択用の第１Ａの配線（例え
ば、第１のワード線）に接続され、第２のトランジスタ
ＴＲ2のゲート領域Ｇ2はメモリセル選択用の第１Ｂの配
線（例えば、第２のワード線）に接続され、第３のトラ
ンジスタＴＲ3のゲート領域Ｇ3はメモリセル選択用の第
１Ｃの配線（例えば、第３のワード線）に接続されてい
る。また、第１のトランジスタＴＲ1の他方のソース／
ドレイン領域は第２の接合型トランジスタＪＦ2を介し
て第２の配線に接続され、第１のトランジスタＴＲ1の
一方のソース／ドレイン領域は第１の接合型トランジス
タＪＦ1及びダイオードＤを介して書き込み情報設定線
ＷＩＳＬに接続され、第２のトランジスタＴＲ2の他方
のソース／ドレイン領域は書き込み情報設定線ＷＩＳＬ
に接続され、第１の接合型トランジスタＪＦ1の他方の
ゲート領域は書き込み情報設定線ＷＩＳＬに接続されて
いる。尚、第２の配線をビット線とする構成、あるい
は、書き込み情報設定線ＷＩＳＬをビット線と兼用さ
せ、第２の配線に第２の所定の電位を加える構成とする
ことが好ましい。
【０２０３】あるいは又、図９６、図９７、図１００、
図１０２及び図１０４に模式的な一部断面図を示すよう
に、実施の形態７の半導体メモリセルは、（１）ソース
／ドレイン領域、チャネル形成領域ＣＨ1、及びゲート
領域Ｇ1を有する第１導電形（例えば、ｎチャネル形）
の読み出し用の第１のトランジスタＴＲ1、（２）ソー
ス／ドレイン領域、チャネル形成領域ＣＨ2、及びゲー
ト領域Ｇ2を有する第２導電形（例えば、ｐチャネル
形）のスイッチ用の第２のトランジスタＴＲ2、（３）
ソース／ドレイン領域、チャネル形成領域ＣＨ3、及び
ゲート領域Ｇ3を有する第２導電形（例えば、ｐチャネ
ル形）の電流制御用の第３のトランジスタＴＲ3、
（４）ソース／ドレイン領域、チャネル領域ＣＨJ1及び
ゲート領域を有する電流制御用の第１の接合型トランジ
スタＪＦ1、並びに、（５）ソース／ドレイン領域、チ
ャネル領域ＣＨJ2及びゲート領域を有する電流制御用の
第２の接合型トランジスタＪＦ2、から成り、（ａ）第
１導電形（例えば、ｎ形）を有する半導体性の第１の領
域ＳＣ1、（ｂ）第１の領域ＳＣ1と接し、第２導電形
（例えば、ｐ+形）を有する半導体性の第２の領域Ｓ
Ｃ2、（ｃ）第１の領域ＳＣ1の表面領域に設けられ、整
流接合を形成して接する、第２導電形（例えばｐ+形）
の半導体性の、又は、シリサイドや金属、金属化合物等
の導電性の第３の領域ＳＣ3、（ｄ）第２の領域ＳＣ2の
表面領域に設けられた、第１導電形（例えば、ｎ+形）
を有する半導体性の第４の領域ＳＣ4、並びに、（ｅ）
第４の領域ＳＣ4の表面領域に設けられ、整流接合を形
成して接する、第２導電形（例えばｐ+形）の半導体性
の、又は、シリサイドや金属、金属化合物等の導電性の
第５の領域ＳＣ5、を有する。
図１０２及び図１０４に模式的な一部断面図を示すよう
に、実施の形態７の半導体メモリセルは、（１）ソース
／ドレイン領域、チャネル形成領域ＣＨ1、及びゲート
領域Ｇ1を有する第１導電形（例えば、ｎチャネル形）
の読み出し用の第１のトランジスタＴＲ1、（２）ソー
ス／ドレイン領域、チャネル形成領域ＣＨ2、及びゲー
ト領域Ｇ2を有する第２導電形（例えば、ｐチャネル
形）のスイッチ用の第２のトランジスタＴＲ2、（３）
ソース／ドレイン領域、チャネル形成領域ＣＨ3、及び
ゲート領域Ｇ3を有する第２導電形（例えば、ｐチャネ
ル形）の電流制御用の第３のトランジスタＴＲ3、
（４）ソース／ドレイン領域、チャネル領域ＣＨJ1及び
ゲート領域を有する電流制御用の第１の接合型トランジ
スタＪＦ1、並びに、（５）ソース／ドレイン領域、チ
ャネル領域ＣＨJ2及びゲート領域を有する電流制御用の
第２の接合型トランジスタＪＦ2、から成り、（ａ）第
１導電形（例えば、ｎ形）を有する半導体性の第１の領
域ＳＣ1、（ｂ）第１の領域ＳＣ1と接し、第２導電形
（例えば、ｐ+形）を有する半導体性の第２の領域Ｓ
Ｃ2、（ｃ）第１の領域ＳＣ1の表面領域に設けられ、整
流接合を形成して接する、第２導電形（例えばｐ+形）
の半導体性の、又は、シリサイドや金属、金属化合物等
の導電性の第３の領域ＳＣ3、（ｄ）第２の領域ＳＣ2の
表面領域に設けられた、第１導電形（例えば、ｎ+形）
を有する半導体性の第４の領域ＳＣ4、並びに、（ｅ）
第４の領域ＳＣ4の表面領域に設けられ、整流接合を形
成して接する、第２導電形（例えばｐ+形）の半導体性
の、又は、シリサイドや金属、金属化合物等の導電性の
第５の領域ＳＣ5、を有する。
【０２０４】尚、第１の領域ＳＣ1と第２の領域ＳＣ2と
は接しているが、図９６〜図９９に示す半導体メモリセ
ルにおいては、具体的には、第２の領域ＳＣ2の表面領
域に第１の領域ＳＣ1が設けられている。一方、図１０
０〜図１０５に示す半導体メモリセルにおいては、第１
の領域ＳＣ1の表面領域に第２の領域ＳＣ2が設けられて
いる。
は接しているが、図９６〜図９９に示す半導体メモリセ
ルにおいては、具体的には、第２の領域ＳＣ2の表面領
域に第１の領域ＳＣ1が設けられている。一方、図１０
０〜図１０５に示す半導体メモリセルにおいては、第１
の領域ＳＣ1の表面領域に第２の領域ＳＣ2が設けられて
いる。
【０２０５】そして、第１のトランジスタＴＲ1に関し
ては、（Ａ−１）一方のソース／ドレイン領域は、第１
の領域ＳＣ1の表面領域から構成され、（Ａ−２）他方
のソース／ドレイン領域は、第４の領域ＳＣ4の表面領
域から構成され、（Ａ−３）チャネル形成領域ＣＨ
1は、第１の領域ＳＣ1の該表面領域と第４の領域ＳＣ4
の該表面領域とで挟まれた第２の領域ＳＣ2の表面領域
から構成され、（Ａ−４）ゲート領域Ｇ1は、第１のト
ランジスタＴＲ1のチャネル形成領域ＣＨ1の上方に絶縁
膜を介して設けられている。
ては、（Ａ−１）一方のソース／ドレイン領域は、第１
の領域ＳＣ1の表面領域から構成され、（Ａ−２）他方
のソース／ドレイン領域は、第４の領域ＳＣ4の表面領
域から構成され、（Ａ−３）チャネル形成領域ＣＨ
1は、第１の領域ＳＣ1の該表面領域と第４の領域ＳＣ4
の該表面領域とで挟まれた第２の領域ＳＣ2の表面領域
から構成され、（Ａ−４）ゲート領域Ｇ1は、第１のト
ランジスタＴＲ1のチャネル形成領域ＣＨ1の上方に絶縁
膜を介して設けられている。
【０２０６】また、第２のトランジスタＴＲ2に関して
は、（Ｂ−１）一方のソース／ドレイン領域は、第２の
領域ＳＣ2の該表面領域から構成され、（Ｂ−２）他方
のソース／ドレイン領域は、第３の領域ＳＣ3から構成
され、（Ｂ−３）チャネル形成領域ＣＨ2は、第１の領
域ＳＣ1の該表面領域から構成され、（Ｂ−４）ゲート
領域Ｇ2は、第２のトランジスタＴＲ2のチャネル形成領
域ＣＨ2の上方に絶縁膜を介して設けられている。
は、（Ｂ−１）一方のソース／ドレイン領域は、第２の
領域ＳＣ2の該表面領域から構成され、（Ｂ−２）他方
のソース／ドレイン領域は、第３の領域ＳＣ3から構成
され、（Ｂ−３）チャネル形成領域ＣＨ2は、第１の領
域ＳＣ1の該表面領域から構成され、（Ｂ−４）ゲート
領域Ｇ2は、第２のトランジスタＴＲ2のチャネル形成領
域ＣＨ2の上方に絶縁膜を介して設けられている。
【０２０７】更に、第３のトランジスタＴＲ3に関して
は、（Ｃ−１）一方のソース／ドレイン領域は、第２の
領域ＳＣ2の該表面領域から構成され、（Ｃ−２）他方
のソース／ドレイン領域は、第５の領域ＳＣ5から構成
され、（Ｃ−３）チャネル形成領域ＣＨ3は、第４の領
域ＳＣ4の該表面領域から構成され、（Ｃ−４）ゲート
領域Ｇ3は、第３のトランジスタＴＲ3のチャネル形成領
域ＣＨ3の上方に絶縁膜を介して設けられている。
は、（Ｃ−１）一方のソース／ドレイン領域は、第２の
領域ＳＣ2の該表面領域から構成され、（Ｃ−２）他方
のソース／ドレイン領域は、第５の領域ＳＣ5から構成
され、（Ｃ−３）チャネル形成領域ＣＨ3は、第４の領
域ＳＣ4の該表面領域から構成され、（Ｃ−４）ゲート
領域Ｇ3は、第３のトランジスタＴＲ3のチャネル形成領
域ＣＨ3の上方に絶縁膜を介して設けられている。
【０２０８】ここで、第２のトランジスタＴＲ2を構成
するゲート領域Ｇ2の導電形は、第１のトランジスタＴ
Ｒ1を構成するゲート領域Ｇ1の導電形と異なっている。
第１のトランジスタＴＲ1を構成するゲート領域Ｇ1の導
電形を例えばｎ形、第２のトランジスタＴＲ2を構成す
るゲート領域Ｇ2の導電形を例えばｐ形とすることがで
きる。また、第３のトランジスタＴＲ3を構成するゲー
ト領域Ｇ3の導電形は、第２のトランジスタＴＲ2を構成
するゲート領域Ｇ2の導電形と同じである。
するゲート領域Ｇ2の導電形は、第１のトランジスタＴ
Ｒ1を構成するゲート領域Ｇ1の導電形と異なっている。
第１のトランジスタＴＲ1を構成するゲート領域Ｇ1の導
電形を例えばｎ形、第２のトランジスタＴＲ2を構成す
るゲート領域Ｇ2の導電形を例えばｐ形とすることがで
きる。また、第３のトランジスタＴＲ3を構成するゲー
ト領域Ｇ3の導電形は、第２のトランジスタＴＲ2を構成
するゲート領域Ｇ2の導電形と同じである。
【０２０９】また、第１の接合型トランジスタＪＦ1に
関しては、（Ｄ−１）ゲート領域は、第３の領域Ｓ
Ｃ3、及び、該第３の領域ＳＣ3と対向する第２の領域Ｓ
Ｃ2の部分から構成され、（Ｄ−２）チャネル領域ＣＨ
J1は、第２の領域ＳＣ2と第３の領域ＳＣ3の該部分とで
挟まれた第１の領域ＳＣ1の一部から構成され、（Ｄ−
３）一方のソース／ドレイン領域は、第１の接合型トラ
ンジスタＪＦ1のチャネル領域ＣＨJ1の一端から延び、
且つ、第１のトランジスタＴＲ1の一方のソース／ドレ
イン領域を構成する第１の領域ＳＣ1の該表面領域から
構成され、（Ｄ−４）他方のソース／ドレイン領域は、
第１の接合型トランジスタＪＦ1のチャネル領域ＣＨJ1
の他端から延びる第１の領域ＳＣ1の部分から構成され
ている。
関しては、（Ｄ−１）ゲート領域は、第３の領域Ｓ
Ｃ3、及び、該第３の領域ＳＣ3と対向する第２の領域Ｓ
Ｃ2の部分から構成され、（Ｄ−２）チャネル領域ＣＨ
J1は、第２の領域ＳＣ2と第３の領域ＳＣ3の該部分とで
挟まれた第１の領域ＳＣ1の一部から構成され、（Ｄ−
３）一方のソース／ドレイン領域は、第１の接合型トラ
ンジスタＪＦ1のチャネル領域ＣＨJ1の一端から延び、
且つ、第１のトランジスタＴＲ1の一方のソース／ドレ
イン領域を構成する第１の領域ＳＣ1の該表面領域から
構成され、（Ｄ−４）他方のソース／ドレイン領域は、
第１の接合型トランジスタＪＦ1のチャネル領域ＣＨJ1
の他端から延びる第１の領域ＳＣ1の部分から構成され
ている。
【０２１０】更に、第２の接合型トランジスタＪＦ2に
関しては、（Ｅ−１）ゲート領域は、第５の領域Ｓ
Ｃ5、及び、該第５の領域ＳＣ5と対向する第２の領域Ｓ
Ｃ2の部分から構成され、（Ｅ−２）チャネル領域ＣＨ
J2は、第５の領域ＳＣ5と第２の領域ＳＣ2の該部分とで
挟まれた第４の領域ＳＣ4の一部から構成され、（Ｅ−
３）一方のソース／ドレイン領域は、第２の接合型トラ
ンジスタＪＦ2のチャネル領域ＣＨJ2の一端から延び、
且つ、第１のトランジスタＴＲ1の他方のソース／ドレ
イン領域を構成し、そして、第３のトランジスタＴＲ3
のチャネル形成領域ＣＨ3を構成する第４の領域ＳＣ4の
該表面領域から構成され、（Ｅ−４）他方のソース／ド
レイン領域は、第２の接合型トランジスタＪＦ2のチャ
ネル領域ＣＨJ2の他端から延びる第４の領域ＳＣ4の部
分から構成されている。
関しては、（Ｅ−１）ゲート領域は、第５の領域Ｓ
Ｃ5、及び、該第５の領域ＳＣ5と対向する第２の領域Ｓ
Ｃ2の部分から構成され、（Ｅ−２）チャネル領域ＣＨ
J2は、第５の領域ＳＣ5と第２の領域ＳＣ2の該部分とで
挟まれた第４の領域ＳＣ4の一部から構成され、（Ｅ−
３）一方のソース／ドレイン領域は、第２の接合型トラ
ンジスタＪＦ2のチャネル領域ＣＨJ2の一端から延び、
且つ、第１のトランジスタＴＲ1の他方のソース／ドレ
イン領域を構成し、そして、第３のトランジスタＴＲ3
のチャネル形成領域ＣＨ3を構成する第４の領域ＳＣ4の
該表面領域から構成され、（Ｅ−４）他方のソース／ド
レイン領域は、第２の接合型トランジスタＪＦ2のチャ
ネル領域ＣＨJ2の他端から延びる第４の領域ＳＣ4の部
分から構成されている。
【０２１１】そして、（Ｆ−１）第１のトランジスタＴ
Ｒ1のゲート領域Ｇ1はメモリセル選択用の第１Ａの配線
（例えば、第１のワード線）に接続され、（Ｆ−２）第
２のトランジスタＴＲ2のゲート領域Ｇ2はメモリセル選
択用の第１Ｂの配線（例えば、第２のワード線）に接続
され、（Ｆ−３）第３のトランジスタＴＲ3のゲート領
域Ｇ3はメモリセル選択用の第１Ｃの配線（例えば、第
３のワード線）に接続され、（Ｇ）第３の領域ＳＣ
3は、書き込み情報設定線に接続され、（Ｈ）第４の領
域ＳＣ4は、第２の配線に接続されている。
Ｒ1のゲート領域Ｇ1はメモリセル選択用の第１Ａの配線
（例えば、第１のワード線）に接続され、（Ｆ−２）第
２のトランジスタＴＲ2のゲート領域Ｇ2はメモリセル選
択用の第１Ｂの配線（例えば、第２のワード線）に接続
され、（Ｆ−３）第３のトランジスタＴＲ3のゲート領
域Ｇ3はメモリセル選択用の第１Ｃの配線（例えば、第
３のワード線）に接続され、（Ｇ）第３の領域ＳＣ
3は、書き込み情報設定線に接続され、（Ｈ）第４の領
域ＳＣ4は、第２の配線に接続されている。
【０２１２】また、第１の領域ＳＣ1と第３の領域ＳＣ3
との間でｐｎ接合ダイオードＤが形成され、第１の領域
ＳＣ1は、第３の領域ＳＣ3を介して書き込み情報設定線
ＷＩＳＬに接続されている。この場合、第２の配線をビ
ット線とする構成、あるいは、書き込み情報設定線ＷＩ
ＳＬをビット線と兼用させ、第２の配線に第２の所定の
電位を加える構成とすることが好ましい。
との間でｐｎ接合ダイオードＤが形成され、第１の領域
ＳＣ1は、第３の領域ＳＣ3を介して書き込み情報設定線
ＷＩＳＬに接続されている。この場合、第２の配線をビ
ット線とする構成、あるいは、書き込み情報設定線ＷＩ
ＳＬをビット線と兼用させ、第２の配線に第２の所定の
電位を加える構成とすることが好ましい。
【０２１３】図９６及び図９７に示す半導体メモリセル
（具体的には、第１の領域ＳＣ1）は、例えばｎ形半導
体基板に設けられた第２導電形（例えばｐ形）のウエル
構造内に形成されている。そして、第１の領域ＳＣ1の
直下に、第１導電形（例えばｎ++形）の高濃度不純物含
有層ＳＣ10を形成すれば、読み出し用の第１のトランジ
スタＴＲ1のチャネル形成領域ＣＨ1に蓄積される電位あ
るいは電荷の増加を図ることができる。一方、図１０
０、図１０２及び図１０４に示す半導体メモリセル（具
体的には、第２の領域ＳＣ2）は、例えばｐ形半導体基
板に設けられた第１導電形（例えばｎ形）のウエル構造
内に形成されている。そして、第２の領域ＳＣ2の直下
に、第１導電形（例えばｎ++形）の高濃度不純物含有層
ＳＣ10を形成すれば、読み出し用の第１のトランジスタ
ＴＲ1のチャネル形成領域ＣＨ1に蓄積される電位あるい
は電荷の増加を図ることができる。
（具体的には、第１の領域ＳＣ1）は、例えばｎ形半導
体基板に設けられた第２導電形（例えばｐ形）のウエル
構造内に形成されている。そして、第１の領域ＳＣ1の
直下に、第１導電形（例えばｎ++形）の高濃度不純物含
有層ＳＣ10を形成すれば、読み出し用の第１のトランジ
スタＴＲ1のチャネル形成領域ＣＨ1に蓄積される電位あ
るいは電荷の増加を図ることができる。一方、図１０
０、図１０２及び図１０４に示す半導体メモリセル（具
体的には、第２の領域ＳＣ2）は、例えばｐ形半導体基
板に設けられた第１導電形（例えばｎ形）のウエル構造
内に形成されている。そして、第２の領域ＳＣ2の直下
に、第１導電形（例えばｎ++形）の高濃度不純物含有層
ＳＣ10を形成すれば、読み出し用の第１のトランジスタ
ＴＲ1のチャネル形成領域ＣＨ1に蓄積される電位あるい
は電荷の増加を図ることができる。
【０２１４】第１の接合型トランジスタＪＦ1は、対
向するゲート領域（第３の領域ＳＣ3及びこの第３の領
域ＳＣ3に対向する第２の領域ＳＣ2の部分）の間の距離
（チャネル領域ＣＨJ1の厚さ）を最適化し、且つ、対
向するそれぞれのゲート領域（第３の領域ＳＣ3及びこ
の第３の領域ＳＣ3に対向する第２の領域ＳＣ2の部分）
における不純物濃度とチャネル領域ＣＨJ1における不純
物濃度とを最適化することによって、形成されている。
また、第２の接合型トランジスタＪＦ2は、対向する
ゲート領域（第５の領域ＳＣ5及びこの第５の領域ＳＣ5
に対向する第２の領域ＳＣ2の部分）の間の距離（チャ
ネル領域ＣＨJ2の厚さ）を最適化し、且つ、対向する
それぞれのゲート領域（第５の領域ＳＣ5及びこの第５
の領域ＳＣ5に対向する第２の領域ＳＣ2の部分）におけ
る不純物濃度とチャネル領域ＣＨJ2における不純物濃度
とを最適化することによって、形成されている。
向するゲート領域（第３の領域ＳＣ3及びこの第３の領
域ＳＣ3に対向する第２の領域ＳＣ2の部分）の間の距離
（チャネル領域ＣＨJ1の厚さ）を最適化し、且つ、対
向するそれぞれのゲート領域（第３の領域ＳＣ3及びこ
の第３の領域ＳＣ3に対向する第２の領域ＳＣ2の部分）
における不純物濃度とチャネル領域ＣＨJ1における不純
物濃度とを最適化することによって、形成されている。
また、第２の接合型トランジスタＪＦ2は、対向する
ゲート領域（第５の領域ＳＣ5及びこの第５の領域ＳＣ5
に対向する第２の領域ＳＣ2の部分）の間の距離（チャ
ネル領域ＣＨJ2の厚さ）を最適化し、且つ、対向する
それぞれのゲート領域（第５の領域ＳＣ5及びこの第５
の領域ＳＣ5に対向する第２の領域ＳＣ2の部分）におけ
る不純物濃度とチャネル領域ＣＨJ2における不純物濃度
とを最適化することによって、形成されている。
【０２１５】尚、図９６、図９７、図１００、図１０２
及び図１０４に示した半導体メモリセルにおいて、原理
図を図９３に示すように、ｐｎ接合ダイオードＤの形成
を省略し、第１のトランジスタＴＲ1の一方のソース／
ドレイン領域に該当する第１の領域ＳＣ1を第３の配線
（図９６、図９７、図１００、図１０２及び図１０４に
は図示せず）に接続してもよい。これらの場合、第２の
配線をビット線とし、第３の配線に第２の所定の電位を
加える構成、あるいは、第３の配線をビット線とし、第
２の配線に第２の所定の電位を加える構成とすることが
好ましい。ここで、例えば図９６に示した半導体メモリ
セルにおいては、第１の領域ＳＣ1の下部に、第３の配
線として機能する第１導電形（例えばｎ++形）の高濃度
不純物含有層（図示せず）を設ければ、配線の簡素化を
図ることができる。
及び図１０４に示した半導体メモリセルにおいて、原理
図を図９３に示すように、ｐｎ接合ダイオードＤの形成
を省略し、第１のトランジスタＴＲ1の一方のソース／
ドレイン領域に該当する第１の領域ＳＣ1を第３の配線
（図９６、図９７、図１００、図１０２及び図１０４に
は図示せず）に接続してもよい。これらの場合、第２の
配線をビット線とし、第３の配線に第２の所定の電位を
加える構成、あるいは、第３の配線をビット線とし、第
２の配線に第２の所定の電位を加える構成とすることが
好ましい。ここで、例えば図９６に示した半導体メモリ
セルにおいては、第１の領域ＳＣ1の下部に、第３の配
線として機能する第１導電形（例えばｎ++形）の高濃度
不純物含有層（図示せず）を設ければ、配線の簡素化を
図ることができる。
【０２１６】あるいは又、原理図を図９５に示し、模式
的な一部断面図を図９８、図９９、図１０１、図１０３
及び図１０５に示す半導体メモリセルにおいては、第１
の領域ＳＣ1の表面領域に設けられ、整流接合を形成し
て接するダイオード構成領域ＳＣDを更に有し、該ダイ
オード構成領域ＳＣDと第１の領域ＳＣ1とによって多数
キャリア・ダイオードＤＳが構成され、第１の領域ＳＣ
1は、該ダイオード構成領域ＳＣDを介して書き込み情報
設定線ＷＩＳＬに接続されている。この場合、第２の配
線をビット線とする構成、あるいは、書き込み情報設定
線ＷＩＳＬをビット線と兼用させ、第２の配線に第２の
所定の電位を加える構成とすることが好ましい。
的な一部断面図を図９８、図９９、図１０１、図１０３
及び図１０５に示す半導体メモリセルにおいては、第１
の領域ＳＣ1の表面領域に設けられ、整流接合を形成し
て接するダイオード構成領域ＳＣDを更に有し、該ダイ
オード構成領域ＳＣDと第１の領域ＳＣ1とによって多数
キャリア・ダイオードＤＳが構成され、第１の領域ＳＣ
1は、該ダイオード構成領域ＳＣDを介して書き込み情報
設定線ＷＩＳＬに接続されている。この場合、第２の配
線をビット線とする構成、あるいは、書き込み情報設定
線ＷＩＳＬをビット線と兼用させ、第２の配線に第２の
所定の電位を加える構成とすることが好ましい。
【０２１７】図９６及び図９８に示した半導体メモリセ
ルにおいては、第２のトランジスタＴＲ2を構成するゲ
ート領域Ｇ2、及び第３のトランジスタＴＲ3を構成する
ゲート領域Ｇ3は、サイドウオール形状を有し、第１の
トランジスタＴＲ1を構成するゲート領域Ｇ1の側面であ
って、第１の領域ＳＣ1の上方及び第４の領域ＳＣ4の上
方に形成されている。一方、図９７及び図９９に示す半
導体メモリセルにおいては、第２のトランジスタＴＲ2
を構成するゲート領域Ｇ2と第３のトランジスタＴＲ3を
構成するゲート領域Ｇ3とが、絶縁材料層ＩＦを介し
て、第１のトランジスタＴＲ1を構成するゲート領域Ｇ1
を覆うような構成を有する。
ルにおいては、第２のトランジスタＴＲ2を構成するゲ
ート領域Ｇ2、及び第３のトランジスタＴＲ3を構成する
ゲート領域Ｇ3は、サイドウオール形状を有し、第１の
トランジスタＴＲ1を構成するゲート領域Ｇ1の側面であ
って、第１の領域ＳＣ1の上方及び第４の領域ＳＣ4の上
方に形成されている。一方、図９７及び図９９に示す半
導体メモリセルにおいては、第２のトランジスタＴＲ2
を構成するゲート領域Ｇ2と第３のトランジスタＴＲ3を
構成するゲート領域Ｇ3とが、絶縁材料層ＩＦを介し
て、第１のトランジスタＴＲ1を構成するゲート領域Ｇ1
を覆うような構成を有する。
【０２１８】また、図１００及び図１０１に示した半導
体メモリセルにおいては、第３のトランジスタＴＲ3を
構成するゲート領域Ｇ3は、サイドウオール形状を有
し、第１のトランジスタＴＲ1を構成するゲート領域Ｇ1
の側面であって、第１の領域ＳＣ 1の上方に形成されて
いる。更に、第２のトランジスタＴＲ2を構成するゲー
ト領域Ｇ2は、絶縁材料層ＩＦを介して第１のトランジ
スタＴＲ1を構成するゲート領域Ｇ1と平行に設けられて
おり、しかも、ゲート領域Ｇ2の延在部はゲート領域Ｇ 1
の上方にまで延びている。ゲート領域Ｇ1とゲート領域
Ｇ2，Ｇ3とは絶縁材料層ＩＦによって隔てられている。
体メモリセルにおいては、第３のトランジスタＴＲ3を
構成するゲート領域Ｇ3は、サイドウオール形状を有
し、第１のトランジスタＴＲ1を構成するゲート領域Ｇ1
の側面であって、第１の領域ＳＣ 1の上方に形成されて
いる。更に、第２のトランジスタＴＲ2を構成するゲー
ト領域Ｇ2は、絶縁材料層ＩＦを介して第１のトランジ
スタＴＲ1を構成するゲート領域Ｇ1と平行に設けられて
おり、しかも、ゲート領域Ｇ2の延在部はゲート領域Ｇ 1
の上方にまで延びている。ゲート領域Ｇ1とゲート領域
Ｇ2，Ｇ3とは絶縁材料層ＩＦによって隔てられている。
【０２１９】図１０２及び図１０３に示す半導体メモリ
セルは、図１００及び図１０１に示した半導体メモリセ
ルの変形であり、ゲート領域の構造が異なっている。即
ち、第２のトランジスタＴＲ2を構成するゲート領域Ｇ2
は、絶縁材料層ＩＦを介して第１のトランジスタＴＲ1
を構成するゲート領域Ｇ1と平行に設けられており、し
かも、ゲート領域Ｇ2の延在部はゲート領域Ｇ1の上方に
まで延びている。一方、第３のトランジスタＴＲ3を構
成するゲート領域Ｇ3も、絶縁材料層ＩＦを介して第１
のトランジスタＴＲ1を構成するゲート領域Ｇ1と平行に
設けられており、しかも、ゲート領域Ｇ3の延在部はゲ
ート領域Ｇ1の上方にまで延びている。ゲート領域Ｇ1と
ゲート領域Ｇ2，Ｇ3とは絶縁材料層ＩＦによって隔てら
れている。尚、図１０４及び図１０５に示すように、第
２のトランジスタＴＲ2を構成するゲート領域Ｇ2と第３
のトランジスタＴＲ3を構成するゲート領域Ｇ3とを繋
ぎ、第２のトランジスタＴＲ2を構成するゲート領域Ｇ2
と第３のトランジスタＴＲ3を構成するゲート領域Ｇ3と
が、絶縁材料層ＩＦを介して、第１のトランジスタＴＲ
1を構成するゲート領域Ｇ1を覆うような構成とすること
もできる。この場合には、メモリセル選択用の第１Ｂの
配線と第１Ｃの配線を共通とすることができる。即ち、
メモリセル選択用の第１Ｂの配線と第１Ｃの配線とを一
体に形成することができる。
セルは、図１００及び図１０１に示した半導体メモリセ
ルの変形であり、ゲート領域の構造が異なっている。即
ち、第２のトランジスタＴＲ2を構成するゲート領域Ｇ2
は、絶縁材料層ＩＦを介して第１のトランジスタＴＲ1
を構成するゲート領域Ｇ1と平行に設けられており、し
かも、ゲート領域Ｇ2の延在部はゲート領域Ｇ1の上方に
まで延びている。一方、第３のトランジスタＴＲ3を構
成するゲート領域Ｇ3も、絶縁材料層ＩＦを介して第１
のトランジスタＴＲ1を構成するゲート領域Ｇ1と平行に
設けられており、しかも、ゲート領域Ｇ3の延在部はゲ
ート領域Ｇ1の上方にまで延びている。ゲート領域Ｇ1と
ゲート領域Ｇ2，Ｇ3とは絶縁材料層ＩＦによって隔てら
れている。尚、図１０４及び図１０５に示すように、第
２のトランジスタＴＲ2を構成するゲート領域Ｇ2と第３
のトランジスタＴＲ3を構成するゲート領域Ｇ3とを繋
ぎ、第２のトランジスタＴＲ2を構成するゲート領域Ｇ2
と第３のトランジスタＴＲ3を構成するゲート領域Ｇ3と
が、絶縁材料層ＩＦを介して、第１のトランジスタＴＲ
1を構成するゲート領域Ｇ1を覆うような構成とすること
もできる。この場合には、メモリセル選択用の第１Ｂの
配線と第１Ｃの配線を共通とすることができる。即ち、
メモリセル選択用の第１Ｂの配線と第１Ｃの配線とを一
体に形成することができる。
【０２２０】（半導体メモリセルの製造方法）以下、図
１０６〜図１０８を参照して、図２０に示した実施の形
態２の半導体メモリセルを例にとり、本発明の半導体メ
モリセルの製造方法を説明する。
１０６〜図１０８を参照して、図２０に示した実施の形
態２の半導体メモリセルを例にとり、本発明の半導体メ
モリセルの製造方法を説明する。
【０２２１】［工程−１０］先ず、公知の方法に従い、
ｐ形シリコン半導体基板１０に素子分離領域（図示せ
ず）、第１導電形のウエル（例えばｎ形ウエル）、ｎ形
の半導体の第１の領域ＳＣ1、第１導電形（例えばｎ++
形）の高濃度不純物含有層ＳＣ10（図示せず）や、絶縁
膜に相当するゲート絶縁膜１１を形成した後、例えばｐ
形不純物を含有するポリシリコンから成り、あるいは
又、ポリサイド構造を有するゲート領域Ｇ 2を形成す
る。こうして、図１０６の（Ａ）に示す構造を得ること
ができる。尚、ｎ形の第１の領域ＳＣ1の不純物含有濃
度を、１．０×１０17／ｃｍ3とした。また、ゲート領
域Ｇ2のゲート長を０．２８μｍとした。
ｐ形シリコン半導体基板１０に素子分離領域（図示せ
ず）、第１導電形のウエル（例えばｎ形ウエル）、ｎ形
の半導体の第１の領域ＳＣ1、第１導電形（例えばｎ++
形）の高濃度不純物含有層ＳＣ10（図示せず）や、絶縁
膜に相当するゲート絶縁膜１１を形成した後、例えばｐ
形不純物を含有するポリシリコンから成り、あるいは
又、ポリサイド構造を有するゲート領域Ｇ 2を形成す
る。こうして、図１０６の（Ａ）に示す構造を得ること
ができる。尚、ｎ形の第１の領域ＳＣ1の不純物含有濃
度を、１．０×１０17／ｃｍ3とした。また、ゲート領
域Ｇ2のゲート長を０．２８μｍとした。
【０２２２】［工程−２０］次いで、レジスト材料から
イオン注入用マスク１２を形成した後、第２導電形（例
えば、ｐ形）の不純物をイオン注入し、第１の領域ＳＣ
1の表面領域に設けられ且つ整流接合を形成して接する
第３の領域ＳＣ3を形成する（図１０６の（Ｂ）参
照）。イオン注入の条件を以下の表１に例示する。
イオン注入用マスク１２を形成した後、第２導電形（例
えば、ｐ形）の不純物をイオン注入し、第１の領域ＳＣ
1の表面領域に設けられ且つ整流接合を形成して接する
第３の領域ＳＣ3を形成する（図１０６の（Ｂ）参
照）。イオン注入の条件を以下の表１に例示する。
【０２２３】［表１］ イオン種 ：ＢＦ2 加速エネルギー：２０ｋｅＶ ドーズ量 ：１×１０13ｃｍ-2 イオン入射角 ：７度
【０２２４】［工程−３０］その後、イオン注入用マス
ク１２を除去し、ゲート領域Ｇ2を被覆するように絶縁
材料層ＩＦを形成する。その後、レジスト材料からイオ
ン注入用マスク１３を形成した後、第２導電形（例え
ば、ｐ形）の不純物をイオン注入法にてイオン注入し、
第１の領域ＳＣ1の表面領域に設けられ、且つ第３の領
域ＳＣ3とは離間して設けられた第２導電形の第２の領
域ＳＣ2を形成する（図１０７の（Ａ）参照）。
ク１２を除去し、ゲート領域Ｇ2を被覆するように絶縁
材料層ＩＦを形成する。その後、レジスト材料からイオ
ン注入用マスク１３を形成した後、第２導電形（例え
ば、ｐ形）の不純物をイオン注入法にてイオン注入し、
第１の領域ＳＣ1の表面領域に設けられ、且つ第３の領
域ＳＣ3とは離間して設けられた第２導電形の第２の領
域ＳＣ2を形成する（図１０７の（Ａ）参照）。
【０２２５】［表２］ イオン種 ：ホウ素 加速エネルギー：３０ｋｅＶ ドーズ量 ：２．０×１０13ｃｍ-2 イオン入射角 ：７度
【０２２６】［工程−４０］次いで、イオン注入用マス
ク１３を除去し、全面にｎ形不純物を含有するポリシリ
コン層を堆積させ、かかるポリシリコン層をエッチバッ
クすることによって、サイドウオール形状を有するゲー
ト領域Ｇ1をゲート領域Ｇ2の側面であって、第２の領域
ＳＣ2の上方に形成する（図１０７の（Ｂ）参照）。ゲ
ート領域Ｇ1とゲート領域Ｇ2とは、絶縁材料層ＩＦによ
って隔てられている。
ク１３を除去し、全面にｎ形不純物を含有するポリシリ
コン層を堆積させ、かかるポリシリコン層をエッチバッ
クすることによって、サイドウオール形状を有するゲー
ト領域Ｇ1をゲート領域Ｇ2の側面であって、第２の領域
ＳＣ2の上方に形成する（図１０７の（Ｂ）参照）。ゲ
ート領域Ｇ1とゲート領域Ｇ2とは、絶縁材料層ＩＦによ
って隔てられている。
【０２２７】［工程−５０］その後、イオン注入用マス
ク１４を形成し、第１導電形（例えば、ｎ形）の不純物
をイオン注入し、第２の領域ＳＣ2の表面領域に設けら
れ且つ整流接合を形成して接する第４の領域ＳＣ4を形
成する（図１０８の（Ａ）参照）。イオン注入の条件を
以下の表３に例示する。尚、第４の領域ＳＣ4の不純物
濃度を１０19〜１０20ｃｍ-3程度まで高くすることによ
って、第４の領域ＳＣ4の低抵抗化を図る。
ク１４を形成し、第１導電形（例えば、ｎ形）の不純物
をイオン注入し、第２の領域ＳＣ2の表面領域に設けら
れ且つ整流接合を形成して接する第４の領域ＳＣ4を形
成する（図１０８の（Ａ）参照）。イオン注入の条件を
以下の表３に例示する。尚、第４の領域ＳＣ4の不純物
濃度を１０19〜１０20ｃｍ-3程度まで高くすることによ
って、第４の領域ＳＣ4の低抵抗化を図る。
【０２２８】［表３］ イオン種 ：ヒ素 加速エネルギー：３０ｋｅＶ ドーズ量 ：５×１０15ｃｍ-2 イオン入射角 ：７度
【０２２９】［工程−６０］その後、イオン注入用マス
ク１４を除去し、ＣＶＤ法に全面にＳｉＯ2層を成膜
し、かかるＳｉＯ2層をエッチバックすることによっ
て、ゲート領域Ｇ2の側壁にゲートサイドウオール１５
を形成する。その後、レジスト材料からイオン注入用マ
スク１６を形成した後、第２導電形（例えば、ｐ形）の
不純物をイオン注入し、第３の領域ＳＣ3の不純物濃度
を１０19〜１０20ｃｍ-3程度まで高くすることによっ
て、第３の領域ＳＣ3の低抵抗化を図る（図１０８の
（Ｂ）参照）。イオン注入の条件を以下の表４に例示す
る。
ク１４を除去し、ＣＶＤ法に全面にＳｉＯ2層を成膜
し、かかるＳｉＯ2層をエッチバックすることによっ
て、ゲート領域Ｇ2の側壁にゲートサイドウオール１５
を形成する。その後、レジスト材料からイオン注入用マ
スク１６を形成した後、第２導電形（例えば、ｐ形）の
不純物をイオン注入し、第３の領域ＳＣ3の不純物濃度
を１０19〜１０20ｃｍ-3程度まで高くすることによっ
て、第３の領域ＳＣ3の低抵抗化を図る（図１０８の
（Ｂ）参照）。イオン注入の条件を以下の表４に例示す
る。
【０２３０】［表４］ イオン種 ：ＢＦ2 加速エネルギー：３０ｋｅＶ ドーズ量 ：３×１０15ｃｍ-2 イオン入射角 ：７度
【０２３１】［工程−７０］その後、従来のＭＯＳトラ
ンジスタの製造方法に従い、半導体メモリセルを完成さ
せる。
ンジスタの製造方法に従い、半導体メモリセルを完成さ
せる。
【０２３２】以上のイオン注入条件により、第２の領域
ＳＣ2及び第３の領域ＳＣ3の不純物含有濃度は以下の表
５のとおりとなった。
ＳＣ2及び第３の領域ＳＣ3の不純物含有濃度は以下の表
５のとおりとなった。
【０２３３】［表５］ 第２の領域ＳＣ2 ：１．５×１０18／ｃｍ3 第３の領域ＳＣ3 ：２．１×１０19／ｃｍ3 チャネル領域ＣＨJ1：５．０×１０17ｃｍ-3
【０２３４】尚、半導体メモリセルの製造工程は、上記
の方法に限定されない。例えば、［工程−２０］を省略
することができる。［工程−３０］、［工程−５０］、
［工程−６０］の順序は任意の順序することができる。
ゲート領域Ｇ1，Ｇ2や素子分離領域ＩＲの形成を、［工
程−６０］の後に行ってもよい。イオン注入の条件も例
示であり、適宜変更することができる。
の方法に限定されない。例えば、［工程−２０］を省略
することができる。［工程−３０］、［工程−５０］、
［工程−６０］の順序は任意の順序することができる。
ゲート領域Ｇ1，Ｇ2や素子分離領域ＩＲの形成を、［工
程−６０］の後に行ってもよい。イオン注入の条件も例
示であり、適宜変更することができる。
【０２３５】ショットキ接合形の多数キャリア・ダイオ
ードＤＳを設ける場合には、例えば、第１の領域ＳＣ1
の表面領域に、例えばチタンシリサイド層から成る導電
性のダイオード構成領域を形成する。かかるチタンシリ
サイド層の形成は、例えば、以下の方法で行うことがで
きる。即ち、例えば、全面に層間絶縁層を形成し、チタ
ンシリサイド層を形成すべきシリコン半導体基板１０の
領域の層間絶縁層を除去する。次いで、露出したシリコ
ン半導体基板１０の表面を含む層間絶縁層の上にチタン
層をスパッタ法にて形成する。その後、第１回目のアニ
ール処理を施し、チタン層とシリコン半導体基板とを反
応させて、シリコン半導体基板の表面にチタンシリサイ
ド層を形成する。次いで、層間絶縁層上の未反応のチタ
ン層を、例えばアンモニア過水（ＮＨ4ＯＨとＨ2Ｏ2と
Ｈ2Ｏの混合溶液）で除去した後、第２回目のアニール
処理を行うことによって、安定なチタンシリサイド層を
得ることができる。多数キャリア・ダイオードＤＳを形
成するための材料はチタンシリサイドに限定されず、コ
バルトシリサイド、タングステンシリサイド等の材料を
用いることもできる。
ードＤＳを設ける場合には、例えば、第１の領域ＳＣ1
の表面領域に、例えばチタンシリサイド層から成る導電
性のダイオード構成領域を形成する。かかるチタンシリ
サイド層の形成は、例えば、以下の方法で行うことがで
きる。即ち、例えば、全面に層間絶縁層を形成し、チタ
ンシリサイド層を形成すべきシリコン半導体基板１０の
領域の層間絶縁層を除去する。次いで、露出したシリコ
ン半導体基板１０の表面を含む層間絶縁層の上にチタン
層をスパッタ法にて形成する。その後、第１回目のアニ
ール処理を施し、チタン層とシリコン半導体基板とを反
応させて、シリコン半導体基板の表面にチタンシリサイ
ド層を形成する。次いで、層間絶縁層上の未反応のチタ
ン層を、例えばアンモニア過水（ＮＨ4ＯＨとＨ2Ｏ2と
Ｈ2Ｏの混合溶液）で除去した後、第２回目のアニール
処理を行うことによって、安定なチタンシリサイド層を
得ることができる。多数キャリア・ダイオードＤＳを形
成するための材料はチタンシリサイドに限定されず、コ
バルトシリサイド、タングステンシリサイド等の材料を
用いることもできる。
【０２３６】ショットキ接合形の多数キャリア・ダイオ
ードＤＳを形成するための方法、あるいは又、各種の領
域の表面領域に導電性の領域を形成する方法は、上述の
方法に限定されない。例えば書き込み情報設定線ＷＩＳ
Ｌを形成する際、例えば、チタンシリサイドやＴｉＮか
ら成るバリア層やグルーレイヤーを形成するが、かかる
バリア層やグルーレイヤーを第１の領域ＳＣ1の表面に
も形成する。これによって、書き込み情報設定線ＷＩＳ
Ｌの一部分（より具体的には、バリア層やグルーレイヤ
ーの一部分）と共通であるダイオード構成領域を第１の
領域ＳＣ1の表面に形成することができる。同様にし
て、各種の領域の表面領域に導電性の領域を形成するこ
ともできる。
ードＤＳを形成するための方法、あるいは又、各種の領
域の表面領域に導電性の領域を形成する方法は、上述の
方法に限定されない。例えば書き込み情報設定線ＷＩＳ
Ｌを形成する際、例えば、チタンシリサイドやＴｉＮか
ら成るバリア層やグルーレイヤーを形成するが、かかる
バリア層やグルーレイヤーを第１の領域ＳＣ1の表面に
も形成する。これによって、書き込み情報設定線ＷＩＳ
Ｌの一部分（より具体的には、バリア層やグルーレイヤ
ーの一部分）と共通であるダイオード構成領域を第１の
領域ＳＣ1の表面に形成することができる。同様にし
て、各種の領域の表面領域に導電性の領域を形成するこ
ともできる。
【０２３７】その他の実施の形態の半導体メモリセル
も、実質的には同様の方法で製造することができるの
で、詳細な説明は省略する。
も、実質的には同様の方法で製造することができるの
で、詳細な説明は省略する。
【０２３８】以下、実施の形態１の半導体メモリセルを
参照して、本発明の半導体メモリセルの動作を説明する
が、他の半導体メモリセルの動作原理も実質的には同じ
である。また、第１Ａの配線と第１Ｂの配線を総称して
第１の配線と呼ぶ。尚、書き込み情報設定線が第２の配
線（例えばビット線）を兼用している場合には、以下の
説明において、原則として、書き込み情報設定線を第２
の配線（例えばビット線）と読み替えればよい。
参照して、本発明の半導体メモリセルの動作を説明する
が、他の半導体メモリセルの動作原理も実質的には同じ
である。また、第１Ａの配線と第１Ｂの配線を総称して
第１の配線と呼ぶ。尚、書き込み情報設定線が第２の配
線（例えばビット線）を兼用している場合には、以下の
説明において、原則として、書き込み情報設定線を第２
の配線（例えばビット線）と読み替えればよい。
【０２３９】書き込み時、各部位における電位を以下の
表６のとおりとする。また、読み出し時、各部位におけ
る電位を以下の表７のとおりとする。
表６のとおりとする。また、読み出し時、各部位におけ
る電位を以下の表７のとおりとする。
【０２４０】［表６］ メモリセル選択用の第１の配線：ＶW 書き込み情報設定線 ”０”の書き込み時 ：Ｖ0 ”１”の書き込み時 ：Ｖ1
【０２４１】［表７］ メモリセル選択用の第１の配線：ＶR 第２の配線 ：Ｖ2
【０２４２】読み出し時、ゲート領域から見た読み出し
用の第１のトランジスタＴＲ1のスレッショールド値を
以下の表８のとおりとする。また、読み出し用の第１の
トランジスタＴＲ1における電位の関係を以下の表８の
ように設定する。尚、”０”の読み出し時と、”１”の
読み出し時とでは、チャネル形成領域ＣＨ1の電位が異
なる。この影響を受けて、”０”の読み出し時、及
び、”１”の読み出し時において、ゲート領域から見た
読み出し用の第１のトランジスタＴＲ1のスレッショー
ルド値が変化する。但し、従来のＤＲＡＭが必要とする
ような大きなキャパシタを必要としない。尚、電流制御
用の接合型トランジスタＪＦ1のオン／オフ電流比が大
きい場合には、｜ＶR｜≧｜ＶTH_11｜でも、誤読み出し
無く、読み出しを行うことができる。
用の第１のトランジスタＴＲ1のスレッショールド値を
以下の表８のとおりとする。また、読み出し用の第１の
トランジスタＴＲ1における電位の関係を以下の表８の
ように設定する。尚、”０”の読み出し時と、”１”の
読み出し時とでは、チャネル形成領域ＣＨ1の電位が異
なる。この影響を受けて、”０”の読み出し時、及
び、”１”の読み出し時において、ゲート領域から見た
読み出し用の第１のトランジスタＴＲ1のスレッショー
ルド値が変化する。但し、従来のＤＲＡＭが必要とする
ような大きなキャパシタを必要としない。尚、電流制御
用の接合型トランジスタＪＦ1のオン／オフ電流比が大
きい場合には、｜ＶR｜≧｜ＶTH_11｜でも、誤読み出し
無く、読み出しを行うことができる。
【０２４３】［表８］ ”０”の読み出し時：ＶTH_10 ”１”の読み出し時：ＶTH_11 ｜ＶTH_11｜＞｜ＶR｜＞｜ＶTH_10｜
【０２４４】［情報の書き込み時］”０”（書き込み情
報設定線の電位：Ｖ0）又は”１”（書き込み情報設定
線の電位：Ｖ1）の情報の書き込み時、メモリセル選択
用の第１の配線の電位をＶW（＜０）とする。その結
果、スイッチ用の第２のトランジスタＴＲ2のゲート領
域Ｇ2の電位もＶW（＜０）となる。従って、スイッチ用
の第２のトランジスタＴＲ2はオンの状態である。それ
故、読み出し用の第１のトランジスタＴＲ1のチャネル
形成領域ＣＨ1の電位は、Ｖ0（”０”の情報の場合）又
はＶ1（”１”の情報の場合。尚、｜ＶW｜＜｜Ｖ1＋Ｖ
TH2｜の場合ＶW−ＶTH2）となる。
報設定線の電位：Ｖ0）又は”１”（書き込み情報設定
線の電位：Ｖ1）の情報の書き込み時、メモリセル選択
用の第１の配線の電位をＶW（＜０）とする。その結
果、スイッチ用の第２のトランジスタＴＲ2のゲート領
域Ｇ2の電位もＶW（＜０）となる。従って、スイッチ用
の第２のトランジスタＴＲ2はオンの状態である。それ
故、読み出し用の第１のトランジスタＴＲ1のチャネル
形成領域ＣＨ1の電位は、Ｖ0（”０”の情報の場合）又
はＶ1（”１”の情報の場合。尚、｜ＶW｜＜｜Ｖ1＋Ｖ
TH2｜の場合ＶW−ＶTH2）となる。
【０２４５】情報の書き込み後、読み出し前の情報保持
状態においては、読み出し用の第１のトランジスタＴＲ
1及びスイッチ用の第２のトランジスタＴＲ2が導通しな
いように、各トランジスタの各部分における電位を設定
する。このためには、例えば、メモリセル選択用の第１
Ａの配線の電位を−０．３ボルト程度とし、メモリセル
選択用の第１Ｂの配線の電位を０．７ボルト程度とし、
書き込み情報設定線の電位をＶ1とすればよい。
状態においては、読み出し用の第１のトランジスタＴＲ
1及びスイッチ用の第２のトランジスタＴＲ2が導通しな
いように、各トランジスタの各部分における電位を設定
する。このためには、例えば、メモリセル選択用の第１
Ａの配線の電位を−０．３ボルト程度とし、メモリセル
選択用の第１Ｂの配線の電位を０．７ボルト程度とし、
書き込み情報設定線の電位をＶ1とすればよい。
【０２４６】情報の書き込み時、読み出し用の第１のト
ランジスタＴＲ1のゲート領域の電位はＶW（＜０）であ
る。従って、読み出し用の第１のトランジスタＴＲ1は
オフ状態である。こうして、”０”又は”１”の情報の
書き込み時、読み出し用の第１のトランジスタＴＲ1の
チャネル形成領域ＣＨ1の電位は、Ｖ0（”０”の情報の
場合）、又は、Ｖ1あるいはＶW−ＶTH2（”１”の情報
の場合）となり、この状態は情報の読み出し時まで、漏
洩電流（第１のトランジスタＴＲ1のチャネル形成領域
ＣＨ1と例えば半導体基板間、第２のトランジスタＴＲ2
のオフ電流等）のために経時変化するが、許容範囲内に
保持される。尚、読み出し用の第１のトランジスタＴＲ
1のチャネル形成領域ＣＨ1の電位の経時変化が読み出し
動作に誤りを与える程大きくなる前に、所謂リフレッシ
ュ動作を行う。
ランジスタＴＲ1のゲート領域の電位はＶW（＜０）であ
る。従って、読み出し用の第１のトランジスタＴＲ1は
オフ状態である。こうして、”０”又は”１”の情報の
書き込み時、読み出し用の第１のトランジスタＴＲ1の
チャネル形成領域ＣＨ1の電位は、Ｖ0（”０”の情報の
場合）、又は、Ｖ1あるいはＶW−ＶTH2（”１”の情報
の場合）となり、この状態は情報の読み出し時まで、漏
洩電流（第１のトランジスタＴＲ1のチャネル形成領域
ＣＨ1と例えば半導体基板間、第２のトランジスタＴＲ2
のオフ電流等）のために経時変化するが、許容範囲内に
保持される。尚、読み出し用の第１のトランジスタＴＲ
1のチャネル形成領域ＣＨ1の電位の経時変化が読み出し
動作に誤りを与える程大きくなる前に、所謂リフレッシ
ュ動作を行う。
【０２４７】［情報の読み出し時］”０”又は”１”の
情報の読み出し時、メモリセル選択用の第１の配線の電
位はＶR（＞０）である。その結果、スイッチ用の第２
のトランジスタＴＲ2のゲート領域の電位はＶR（＞０）
となり、スイッチ用の第２のトランジスタＴＲ2はオフ
の状態である。
情報の読み出し時、メモリセル選択用の第１の配線の電
位はＶR（＞０）である。その結果、スイッチ用の第２
のトランジスタＴＲ2のゲート領域の電位はＶR（＞０）
となり、スイッチ用の第２のトランジスタＴＲ2はオフ
の状態である。
【０２４８】読み出し用の第１のトランジスタＴＲ1の
ゲート領域の電位はＶR（＞０）である。また、ゲート
領域から見た読み出し用の第１のトランジスタＴＲ1の
スレッショールド値は、ＶTH_10又はＶTH_11である。こ
の読み出し用の第１のトランジスタＴＲ1のスレッショ
ールド値は、チャネル形成領域ＣＨ1の電位の状態に依
存する。これらの電位の間には、 ｜ＶTH_11｜＞｜ＶR｜＞｜ＶTH_10｜ という関係がある。従って、蓄積された情報が”０”の
場合、読み出し用の第１のトランジスタＴＲ1はオン状
態となる。また、蓄積された情報が”１”の場合、読み
出し用の第１のトランジスタＴＲ1はオフ状態となる。
但し、電流制御用の接合型トランジスタＪＦ1のオン／
オフ電流比が大きい場合には、｜ＶR｜≧｜ＶTH_11｜で
も、誤読み出し無く、読み出しを行うことができる。
ゲート領域の電位はＶR（＞０）である。また、ゲート
領域から見た読み出し用の第１のトランジスタＴＲ1の
スレッショールド値は、ＶTH_10又はＶTH_11である。こ
の読み出し用の第１のトランジスタＴＲ1のスレッショ
ールド値は、チャネル形成領域ＣＨ1の電位の状態に依
存する。これらの電位の間には、 ｜ＶTH_11｜＞｜ＶR｜＞｜ＶTH_10｜ という関係がある。従って、蓄積された情報が”０”の
場合、読み出し用の第１のトランジスタＴＲ1はオン状
態となる。また、蓄積された情報が”１”の場合、読み
出し用の第１のトランジスタＴＲ1はオフ状態となる。
但し、電流制御用の接合型トランジスタＪＦ1のオン／
オフ電流比が大きい場合には、｜ＶR｜≧｜ＶTH_11｜で
も、誤読み出し無く、読み出しを行うことができる。
【０２４９】更には、電流制御用の接合型トランジスタ
ＪＦ1のゲート領域を構成する第５の領域ＳＣ5及び第１
の領域ＳＣ1に対するバイアス条件に基づき、読み出し
用の第１のトランジスタＴＲ1は電流制御用の接合型ト
ランジスタＪＦ1によって制御される。即ち、蓄積され
た情報が”０”の場合、電流制御用の接合型トランジス
タＪＦ1をオン状態とし、蓄積された情報が”１”の場
合、電流制御用の接合型トランジスタＪＦ1をオフ状態
とする。
ＪＦ1のゲート領域を構成する第５の領域ＳＣ5及び第１
の領域ＳＣ1に対するバイアス条件に基づき、読み出し
用の第１のトランジスタＴＲ1は電流制御用の接合型ト
ランジスタＪＦ1によって制御される。即ち、蓄積され
た情報が”０”の場合、電流制御用の接合型トランジス
タＪＦ1をオン状態とし、蓄積された情報が”１”の場
合、電流制御用の接合型トランジスタＪＦ1をオフ状態
とする。
【０２５０】こうして、蓄積された情報に依存して読み
出し用の第１のトランジスタＴＲ1は、確実にオン状態
又はオフ状態となる。第４の領域ＳＣ4はメモリセル選
択用の第２の配線（例えばビット線）に接続されている
ので、蓄積された情報（”０”あるいは”１”）に依存
して、読み出し用の第１のトランジスタＴＲ1に電流が
流れ、あるいは流れない。こうして、蓄積された情報を
読み出し用の第１のトランジスタＴＲ1によって読み出
すことができる。
出し用の第１のトランジスタＴＲ1は、確実にオン状態
又はオフ状態となる。第４の領域ＳＣ4はメモリセル選
択用の第２の配線（例えばビット線）に接続されている
ので、蓄積された情報（”０”あるいは”１”）に依存
して、読み出し用の第１のトランジスタＴＲ1に電流が
流れ、あるいは流れない。こうして、蓄積された情報を
読み出し用の第１のトランジスタＴＲ1によって読み出
すことができる。
【０２５１】以上に説明した読み出し用の第１のトラン
ジスタＴＲ1及びスイッチ用の第２のトランジスタＴＲ2
の動作状態を表９に纏めた。尚、表９中、各電位の値は
例示であり、上記の条件を満足する値ならば如何なる値
をとることも可能である。
ジスタＴＲ1及びスイッチ用の第２のトランジスタＴＲ2
の動作状態を表９に纏めた。尚、表９中、各電位の値は
例示であり、上記の条件を満足する値ならば如何なる値
をとることも可能である。
【０２５２】［表９］
【０２５３】以上、好ましい発明の実施の形態に基づき
本発明の半導体メモリセルを説明したが、本発明はこれ
らの発明の実施の形態に限定されない。発明の実施の形
態にて説明した半導体メモリセルの構造や電圧、電位等
の数値は例示であり、適宜変更することができる。ま
た、例えば、各発明の実施の形態にて説明した本発明の
半導体メモリセルにおいて、第１のトランジスタＴＲ1
や接合型トランジスタＪＦ1，ＪＦ2をｐチャネル形と
し、第２のトランジスタＴＲ2や第３トランジスタＴＲ3
をｎチャネル形とすることができる。各トランジスタに
おける各要素の配置は例示であり、適宜変更することが
できる。更には、図９や図２４に示したＳＯＩ構造やＴ
ＦＴ構造を、各種の本発明の半導体メモリセルに適用す
ることができる。また、各種の領域への不純物の導入は
イオン注入法だけでなく、拡散法にて行うこともでき
る。また、シリコン半導体のみならず、例えばＧａＡｓ
系等の化合物半導体から構成されたメモリセルにも本発
明を適用することができる。更には、本発明の半導体メ
モリセルを、ＭＩＳ型ＦＥＴ構造を有する半導体メモリ
セルにも適用することができる。
本発明の半導体メモリセルを説明したが、本発明はこれ
らの発明の実施の形態に限定されない。発明の実施の形
態にて説明した半導体メモリセルの構造や電圧、電位等
の数値は例示であり、適宜変更することができる。ま
た、例えば、各発明の実施の形態にて説明した本発明の
半導体メモリセルにおいて、第１のトランジスタＴＲ1
や接合型トランジスタＪＦ1，ＪＦ2をｐチャネル形と
し、第２のトランジスタＴＲ2や第３トランジスタＴＲ3
をｎチャネル形とすることができる。各トランジスタに
おける各要素の配置は例示であり、適宜変更することが
できる。更には、図９や図２４に示したＳＯＩ構造やＴ
ＦＴ構造を、各種の本発明の半導体メモリセルに適用す
ることができる。また、各種の領域への不純物の導入は
イオン注入法だけでなく、拡散法にて行うこともでき
る。また、シリコン半導体のみならず、例えばＧａＡｓ
系等の化合物半導体から構成されたメモリセルにも本発
明を適用することができる。更には、本発明の半導体メ
モリセルを、ＭＩＳ型ＦＥＴ構造を有する半導体メモリ
セルにも適用することができる。
【０２５４】
【発明の効果】本発明の半導体メモリセルにおいては、
第１のトランジスタを構成するゲート領域の導電形と、
第２のトランジスタを構成するゲート領域の導電形とが
異なるので、それぞれのトランジスタの閾値電位を下げ
ることができ、半導体メモリセルの低電圧化に容易に対
処することができる。また、第１Ａの配線と第１Ｂの配
線に異なる電位を加えることが可能となるため、半導体
メモリセルの設計自由度を高めることができる。
第１のトランジスタを構成するゲート領域の導電形と、
第２のトランジスタを構成するゲート領域の導電形とが
異なるので、それぞれのトランジスタの閾値電位を下げ
ることができ、半導体メモリセルの低電圧化に容易に対
処することができる。また、第１Ａの配線と第１Ｂの配
線に異なる電位を加えることが可能となるため、半導体
メモリセルの設計自由度を高めることができる。
【０２５５】しかも、読み出し用の第１のトランジスタ
のチャネル形成領域に蓄積された電位あるいは電荷（情
報）に依存して、読み出し用の第１のトランジスタの動
作が規定され、リフレッシュ時間内に読み出されるトラ
ンジスタの電流としての情報は、付加的に追加されたと
してもそのコンデンサ容量（例えば、ゲート領域の容量
＋付加容量等）の大きさに依存することがない。従っ
て、従来の半導体メモリセルにおけるキャパシタ容量の
問題を解決することができるし、リフレッシュ時間調整
のために付加的なキャパシタを加えることがあっても、
従来のＤＲＡＭのような著しく大きなキャパシタを必要
としない。そして、半導体メモリセルの最大面積は２つ
のトランジスタの面積に等しいかそれ以下である。
のチャネル形成領域に蓄積された電位あるいは電荷（情
報）に依存して、読み出し用の第１のトランジスタの動
作が規定され、リフレッシュ時間内に読み出されるトラ
ンジスタの電流としての情報は、付加的に追加されたと
してもそのコンデンサ容量（例えば、ゲート領域の容量
＋付加容量等）の大きさに依存することがない。従っ
て、従来の半導体メモリセルにおけるキャパシタ容量の
問題を解決することができるし、リフレッシュ時間調整
のために付加的なキャパシタを加えることがあっても、
従来のＤＲＡＭのような著しく大きなキャパシタを必要
としない。そして、半導体メモリセルの最大面積は２つ
のトランジスタの面積に等しいかそれ以下である。
【０２５６】また、トランジスタを一体化すれば、半導
体メモリセルの面積を一層小さくすることができる。
体メモリセルの面積を一層小さくすることができる。
【０２５７】更には、電流制御用の接合型トランジスタ
が備えられており、この接合型トランジスタは、情報の
読み出し時、オン／オフ制御されるので、第１のトラン
ジスタを流れる電流のマージンを非常に大きくとれる結
果、ビット線に接続される半導体メモリセルの数に制限
を受け難い。また、トランジスタを一体化すれば、半導
体メモリセルの面積を一層小さくすることができる。
が備えられており、この接合型トランジスタは、情報の
読み出し時、オン／オフ制御されるので、第１のトラン
ジスタを流れる電流のマージンを非常に大きくとれる結
果、ビット線に接続される半導体メモリセルの数に制限
を受け難い。また、トランジスタを一体化すれば、半導
体メモリセルの面積を一層小さくすることができる。
【０２５８】本発明の半導体メモリセルのプロセスは、
図１０６〜図１０８に示したように、ＭＯＳロジック回
路形成プロセスとコンパチブルである。従って、半導体
メモリセルの構成にも依るが、ほぼ１トランジスタの面
積で半導体メモリセルを実現することができ、しかも、
ＭＯＳロジック回路内にＳＲＡＭ機能をほんの僅かの工
程の増加のみで組み込むことができる。また、必ずしも
ＳＯＩ技術を用いることなく、従来の半導体メモリセル
の製造技術で、ほぼ１トランジスタ分の面積の半導体メ
モリセルを実現することができる。
図１０６〜図１０８に示したように、ＭＯＳロジック回
路形成プロセスとコンパチブルである。従って、半導体
メモリセルの構成にも依るが、ほぼ１トランジスタの面
積で半導体メモリセルを実現することができ、しかも、
ＭＯＳロジック回路内にＳＲＡＭ機能をほんの僅かの工
程の増加のみで組み込むことができる。また、必ずしも
ＳＯＩ技術を用いることなく、従来の半導体メモリセル
の製造技術で、ほぼ１トランジスタ分の面積の半導体メ
モリセルを実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の態様に係る半導体メモリセルの
原理図である。
原理図である。
【図２】本発明の第１の態様に係る半導体メモリセルの
変形例の原理図である。
変形例の原理図である。
【図３】本発明の第１の態様に係る半導体メモリセルの
変形例の原理図である。
変形例の原理図である。
【図４】本発明の第１の態様に係る半導体メモリセルの
変形例の原理図である。
変形例の原理図である。
【図５】本発明の第１の態様に係る半導体メモリセルの
変形例の原理図である。
変形例の原理図である。
【図６】本発明の第１の態様に係る半導体メモリセルの
変形例の原理図である。
変形例の原理図である。
【図７】本発明の第１の態様に係る半導体メモリセルの
変形例の原理図である。
変形例の原理図である。
【図８】発明の実施の形態１の半導体メモリセルの模式
的な一部断面図である。
的な一部断面図である。
【図９】発明の実施の形態１の半導体メモリセルの変形
例の模式的な一部断面図である。
例の模式的な一部断面図である。
【図１０】発明の実施の形態１の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図１１】発明の実施の形態１の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図１２】発明の実施の形態１の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図１３】発明の実施の形態１の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図１４】発明の実施の形態１の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図１５】発明の実施の形態１の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図１６】図１５に示した発明の実施の形態１の半導体
メモリセルの変形例を別の平面で切断した模式的な一部
断面図である。
メモリセルの変形例を別の平面で切断した模式的な一部
断面図である。
【図１７】発明の実施の形態１の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図１８】本発明の第１の態様に係る半導体メモリセル
の変形例の原理図である。
の変形例の原理図である。
【図１９】本発明の第１の態様に係る半導体メモリセル
の変形例の原理図である。
の変形例の原理図である。
【図２０】発明の実施の形態２の半導体メモリセルの模
式的な一部断面図である。
式的な一部断面図である。
【図２１】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図２２】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図２３】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図２４】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図２５】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図２６】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図２７】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図２８】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図２９】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図３０】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図３１】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図３２】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図３３】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図３４】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図３５】本発明の第２の態様に係る半導体メモリセル
の原理図である。
の原理図である。
【図３６】本発明の第２の態様に係る半導体メモリセル
の変形例の原理図である。
の変形例の原理図である。
【図３７】本発明の第２の態様に係る半導体メモリセル
の変形例の原理図である。
の変形例の原理図である。
【図３８】本発明の第２の態様に係る半導体メモリセル
の変形例の原理図である。
の変形例の原理図である。
【図３９】本発明の第２の態様に係る半導体メモリセル
の変形例の原理図である。
の変形例の原理図である。
【図４０】本発明の第２の態様に係る半導体メモリセル
の変形例の原理図である。
の変形例の原理図である。
【図４１】発明の実施の形態３の半導体メモリセルの模
式的な一部断面図である。
式的な一部断面図である。
【図４２】発明の実施の形態３の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図４３】発明の実施の形態３の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図４４】発明の実施の形態３の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図４５】発明の実施の形態３の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図４６】発明の実施の形態３の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図４７】本発明の第２の態様に係る半導体メモリセル
の変形例の原理図である。
の変形例の原理図である。
【図４８】本発明の第２の態様に係る半導体メモリセル
の変形例の原理図である。
の変形例の原理図である。
【図４９】本発明の第２の態様に係る半導体メモリセル
の変形例の原理図である。
の変形例の原理図である。
【図５０】本発明の第２の態様に係る半導体メモリセル
の変形例の原理図である。
の変形例の原理図である。
【図５１】本発明の第２の態様に係る半導体メモリセル
の変形例の原理図である。
の変形例の原理図である。
【図５２】本発明の第２の態様に係る半導体メモリセル
の変形例の原理図である。
の変形例の原理図である。
【図５３】発明の実施の形態６の半導体メモリセルの模
式的な一部断面図である。
式的な一部断面図である。
【図５４】発明の実施の形態６の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図５５】発明の実施の形態６の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図５６】発明の実施の形態６の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図５７】発明の実施の形態６の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図５８】発明の実施の形態６の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図５９】発明の実施の形態６の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図６０】発明の実施の形態６の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図６１】発明の実施の形態６の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図６２】発明の実施の形態６の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図６３】発明の実施の形態６の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図６４】発明の実施の形態６の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図６５】発明の実施の形態６の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図６６】発明の実施の形態６の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図６７】本発明の第３の態様に係る半導体メモリセル
の原理図である。
の原理図である。
【図６８】本発明の第３の態様に係る半導体メモリセル
の変形例の原理図である。
の変形例の原理図である。
【図６９】発明の実施の形態５の半導体メモリセルの模
式的な一部断面図である。
式的な一部断面図である。
【図７０】発明の実施の形態５の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図７１】発明の実施の形態５の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図７２】発明の実施の形態５の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図７３】発明の実施の形態５の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図７４】発明の実施の形態５の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図７５】発明の実施の形態５の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図７６】発明の実施の形態５の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図７７】発明の実施の形態５の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図７８】発明の実施の形態５の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図７９】本発明の第４の態様に係る半導体メモリセル
の原理図である。
の原理図である。
【図８０】本発明の第４の態様に係る半導体メモリセル
の変形例の原理図である。
の変形例の原理図である。
【図８１】本発明の第４の態様に係る半導体メモリセル
の変形例の原理図である。
の変形例の原理図である。
【図８２】本発明の第４の態様に係る半導体メモリセル
の変形例の原理図である。
の変形例の原理図である。
【図８３】発明の実施の形態６の半導体メモリセルの模
式的な一部断面図である。
式的な一部断面図である。
【図８４】発明の実施の形態６の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図８５】発明の実施の形態６の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図８６】発明の実施の形態６の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図８７】発明の実施の形態６の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図８８】発明の実施の形態６の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図８９】発明の実施の形態６の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図９０】発明の実施の形態６の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図９１】発明の実施の形態６の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図９２】発明の実施の形態６の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図９３】本発明の第５の態様に係る半導体メモリセル
の原理図である。
の原理図である。
【図９４】本発明の第５の態様に係る半導体メモリセル
の変形例の原理図である。
の変形例の原理図である。
【図９５】本発明の第５の態様に係る半導体メモリセル
の変形例の原理図である。
の変形例の原理図である。
【図９６】発明の実施の形態７の半導体メモリセルの模
式的な一部断面図である。
式的な一部断面図である。
【図９７】発明の実施の形態７の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図９８】発明の実施の形態７の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図９９】発明の実施の形態７の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図１００】発明の実施の形態７の半導体メモリセルの
変形例の模式的な一部断面図である。
変形例の模式的な一部断面図である。
【図１０１】発明の実施の形態７の半導体メモリセルの
変形例の模式的な一部断面図である。
変形例の模式的な一部断面図である。
【図１０２】発明の実施の形態７の半導体メモリセルの
変形例の模式的な一部断面図である。
変形例の模式的な一部断面図である。
【図１０３】発明の実施の形態７の半導体メモリセルの
変形例の模式的な一部断面図である。
変形例の模式的な一部断面図である。
【図１０４】発明の実施の形態７の半導体メモリセルの
変形例の模式的な一部断面図である。
変形例の模式的な一部断面図である。
【図１０５】発明の実施の形態７の半導体メモリセルの
変形例の模式的な一部断面図である。
変形例の模式的な一部断面図である。
【図１０６】図２０に示した発明の実施の形態２の半導
体メモリセルの製造方法を説明するための半導体基板等
の模式的な一部断面図である。
体メモリセルの製造方法を説明するための半導体基板等
の模式的な一部断面図である。
【図１０７】図１０６に引き続き、図２０に示した発明
の実施の形態２の半導体メモリセルの製造方法を説明す
るための半導体基板等の模式的な一部断面図である。
の実施の形態２の半導体メモリセルの製造方法を説明す
るための半導体基板等の模式的な一部断面図である。
【図１０８】図１０７に引き続き、図２０に示した発明
の実施の形態２の半導体メモリセルの製造方法を説明す
るための半導体基板等の模式的な一部断面図である。
の実施の形態２の半導体メモリセルの製造方法を説明す
るための半導体基板等の模式的な一部断面図である。
【図１０９】従来の１トランジスタメモリセルの概念
図、及び、従来のトレンチキャパシタセル構造を有する
メモリセルの断面を概念的に示す図である。
図、及び、従来のトレンチキャパシタセル構造を有する
メモリセルの断面を概念的に示す図である。
ＴＲ1・・・第１のトランジスタ、ＴＲ2・・・第２のト
ランジスタ、ＴＲ3・・・第３のトランジスタ、ＪＦ1・
・・接合型トランジスタあるいは第１の接合型トランジ
スタ、ＪＦ2・・・第２の接合型トランジスタ、Ｄ，Ｄ
Ｓ・・・ダイオード、ＳＣ0・・・半導体層、ＳＣ1・・
・第１の領域、ＳＣ2・・・第２の領域、ＳＣ3・・・第
３の領域、ＳＣ4・・・第４の領域、ＳＣ5・・・第５の
領域、ＳＣD・・・ダイオード構成領域、ＳＣ10，ＳＣ
11・・・高濃度不純物含有層、ＳＣ12・・・第１導電形
領域、ＣＨ1，ＣＨ2，ＣＨ3・・・チャネル形成領域、
ＣＨJ1，ＣＨJ2・・・チャネル領域、Ｇ1，Ｇ2，Ｇ3・
・・ゲート領域、ＩＦ・・・絶縁膜、ＩＲ・・・素子分
離領域、ＩＬ・・・層間絶縁層、ＩＬ0・・・支持基板
上の絶縁層、１０・・・シリコン半導体基板、１１・・
・絶縁膜、１２，１３，１４，１６・・・イオン注入用
マスク、１５・・・サイドウオール
ランジスタ、ＴＲ3・・・第３のトランジスタ、ＪＦ1・
・・接合型トランジスタあるいは第１の接合型トランジ
スタ、ＪＦ2・・・第２の接合型トランジスタ、Ｄ，Ｄ
Ｓ・・・ダイオード、ＳＣ0・・・半導体層、ＳＣ1・・
・第１の領域、ＳＣ2・・・第２の領域、ＳＣ3・・・第
３の領域、ＳＣ4・・・第４の領域、ＳＣ5・・・第５の
領域、ＳＣD・・・ダイオード構成領域、ＳＣ10，ＳＣ
11・・・高濃度不純物含有層、ＳＣ12・・・第１導電形
領域、ＣＨ1，ＣＨ2，ＣＨ3・・・チャネル形成領域、
ＣＨJ1，ＣＨJ2・・・チャネル領域、Ｇ1，Ｇ2，Ｇ3・
・・ゲート領域、ＩＦ・・・絶縁膜、ＩＲ・・・素子分
離領域、ＩＬ・・・層間絶縁層、ＩＬ0・・・支持基板
上の絶縁層、１０・・・シリコン半導体基板、１１・・
・絶縁膜、１２，１３，１４，１６・・・イオン注入用
マスク、１５・・・サイドウオール
───────────────────────────────────────────────────── フロントページの続き (72)発明者 林 豊 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 5B015 HH01 HH03 JJ02 JJ37 KA13 QQ03 QQ08 5F083 AD70 GA05 GA09 HA02 JA35 JA53 KA01 LA16 PR36 PR37 ZA12
Claims (69)
- 【請求項１】（１）ソース／ドレイン領域、該ソース／
ドレイン領域に接触し、且つ、該ソース／ドレイン領域
を離間する半導体性のチャネル形成領域、及び、該チャ
ネル形成領域と容量結合したゲート領域を有する第１導
電形の読み出し用の第１のトランジスタ、 （２）ソース／ドレイン領域、該ソース／ドレイン領域
に接触し、且つ、該ソース／ドレイン領域を離間する半
導体性のチャネル形成領域、及び、該チャネル形成領域
と容量結合したゲート領域を有する第２導電形のスイッ
チ用の第２のトランジスタ、並びに、 （３）ソース／ドレイン領域、チャネル領域及びゲート
領域を有する電流制御用の接合型トランジスタ、から成
り、 第１のトランジスタの一方のソース／ドレイン領域は、
第２のトランジスタのチャネル形成領域に相当し、且
つ、接合型トランジスタの一方のソース／ドレイン領域
に相当し、 第２のトランジスタの一方のソース／ドレイン領域は、
第１のトランジスタのチャネル形成領域に相当し、且
つ、接合型トランジスタの一方のゲート領域に相当し、 第１のトランジスタを構成するゲート領域の導電形は、
第２のトランジスタを構成するゲート領域の導電形と異
なることを特徴とする半導体メモリセル。 - 【請求項２】第１のトランジスタのゲート領域はメモリ
セル選択用の第１Ａの配線に接続され、第２のトランジ
スタのゲート領域はメモリセル選択用の第１Ｂの配線に
接続され、 第１のトランジスタの他方のソース／ドレイン領域は、
第２の配線に接続され、 接合型トランジスタの他方のゲート領域は、第３の配線
に接続され、 第１のトランジスタの一方のソース／ドレイン領域は、
接合型トランジスタを介して第４の配線に接続され、 第２のトランジスタの他方のソース／ドレイン領域は、
書き込み情報設定線に接続されていることを特徴とする
請求項１に記載の半導体メモリセル。 - 【請求項３】ダイオードを更に備え、 第１のトランジスタの一方のソース／ドレイン領域は、
接合型トランジスタを介して第４の配線に接続される代
わりに、接合型トランジスタ及び該ダイオードを介して
書き込み情報設定線に接続されていることを特徴とする
請求項２に記載の半導体メモリセル。 - 【請求項４】接合型トランジスタの他方のゲート領域
は、第３の配線に接続される代わりに、書き込み情報設
定線に接続されていることを特徴とする請求項２に記載
の半導体メモリセル。 - 【請求項５】ダイオードを更に備え、 第１のトランジスタの一方のソース／ドレイン領域は、
接合型トランジスタを介して第４の配線に接続される代
わりに、接合型トランジスタ及び該ダイオードを介して
書き込み情報設定線に接続されていることを特徴とする
請求項４に記載の半導体メモリセル。 - 【請求項６】ダイオードを更に備え、 第１のトランジスタの一方のソース／ドレイン領域は、
接合型トランジスタを介して第４の配線に接続される代
わりに、接合型トランジスタ及び該ダイオードを介して
第３の配線に接続されていることを特徴とする請求項２
に記載の半導体メモリセル。 - 【請求項７】接合型トランジスタの他方のゲート領域
は、第３の配線に接続される代わりに、接合型トランジ
スタの一方のゲート領域に接続されていることを特徴と
する請求項２に記載の半導体メモリセル。 - 【請求項８】ダイオードを更に備え、 第１のトランジスタの一方のソース／ドレイン領域は、
接合型トランジスタを介して第４の配線に接続される代
わりに、接合型トランジスタ及び該ダイオードを介して
書き込み情報設定線に接続されていることを特徴とする
請求項７に記載の半導体メモリセル。 - 【請求項９】（１）ソース／ドレイン領域、該ソース／
ドレイン領域に接触し、且つ、該ソース／ドレイン領域
を離間する半導体性のチャネル形成領域、及び、該チャ
ネル形成領域と容量結合したゲート領域を有する第１導
電形の読み出し用の第１のトランジスタ、 （２）ソース／ドレイン領域、該ソース／ドレイン領域
に接触し、且つ、該ソース／ドレイン領域を離間する半
導体性のチャネル形成領域、及び、該チャネル形成領域
と容量結合したゲート領域を有する第２導電形のスイッ
チ用の第２のトランジスタ、並びに、 （３）ソース／ドレイン領域、チャネル領域及びゲート
領域を有する電流制御用の接合型トランジスタ、から成
り、 第１のトランジスタの一方のソース／ドレイン領域は、
第２のトランジスタのチャネル形成領域に相当し、 第１のトランジスタの他方のソース／ドレイン領域は、
接合型トランジスタの一方のソース／ドレイン領域に相
当し、 第２のトランジスタの一方のソース／ドレイン領域は、
第１のトランジスタのチャネル形成領域に相当し、且
つ、接合型トランジスタの一方のゲート領域に相当し、 第１のトランジスタを構成するゲート領域の導電形は、
第２のトランジスタを構成するゲート領域の導電形と異
なることを特徴とする半導体メモリセル。 - 【請求項１０】第１のトランジスタのゲート領域はメモ
リセル選択用の第１Ａの配線に接続され、第２のトラン
ジスタのゲート領域はメモリセル選択用の第１Ｂの配線
に接続され、 第１のトランジスタの他方のソース／ドレイン領域は、
接合型トランジスタを介して第２の配線に接続され、 接合型トランジスタの他方のゲート領域は、第３の配線
に接続され、 第１のトランジスタの一方のソース／ドレイン領域は、
第４の配線に接続され、 第２のトランジスタの他方のソース／ドレイン領域は、
書き込み情報設定線に接続されていることを特徴とする
請求項９に記載の半導体メモリセル。 - 【請求項１１】ダイオードを更に備え、 第１のトランジスタの一方のソース／ドレイン領域は、
第４の配線に接続される代わりに、該ダイオードを介し
て書き込み情報設定線に接続されていることを特徴とす
る請求項１０に記載の半導体メモリセル。 - 【請求項１２】接合型トランジスタの他方のゲート領域
は、第３の配線に接続される代わりに、書き込み情報設
定線に接続されていることを特徴とする請求項１０記載
の半導体メモリセル。 - 【請求項１３】ダイオードを更に備え、 第１のトランジスタの一方のソース／ドレイン領域は、
第４の配線に接続される代わりに、該ダイオードを介し
て書き込み情報設定線に接続されていることを特徴とす
る請求項１２に記載の半導体メモリセル。 - 【請求項１４】接合型トランジスタの他方のゲート領域
は、第３の配線に接続される代わりに、接合型トランジ
スタの一方のゲート領域に接続されていることを特徴と
する請求項１０に記載の半導体メモリセル。 - 【請求項１５】ダイオードを更に備え、 第１のトランジスタの一方のソース／ドレイン領域は、
第４の配線に接続される代わりに、該ダイオードを介し
て書き込み情報設定線に接続されていることを特徴とす
る請求項１４に記載の半導体メモリセル。 - 【請求項１６】（１）ソース／ドレイン領域、該ソース
／ドレイン領域に接触し、且つ、該ソース／ドレイン領
域を離間する半導体性のチャネル形成領域、及び、該チ
ャネル形成領域と容量結合したゲート領域を有する第１
導電形の読み出し用の第１のトランジスタ、 （２）ソース／ドレイン領域、該ソース／ドレイン領域
に接触し、且つ、該ソース／ドレイン領域を離間する半
導体性のチャネル形成領域、及び、該チャネル形成領域
と容量結合したゲート領域を有する第２導電形のスイッ
チ用の第２のトランジスタ、 （３）ソース／ドレイン領域、該ソース／ドレイン領域
に接触し、且つ、該ソース／ドレイン領域を離間する半
導体性のチャネル形成領域、及び、該チャネル形成領域
と容量結合したゲート領域を有する第２導電形の電流制
御用の第３のトランジスタ、並びに、 （４）ソース／ドレイン領域、チャネル領域及びゲート
領域を有する電流制御用の接合型トランジスタ、から成
り、 第１のトランジスタの一方のソース／ドレイン領域は、
第２のトランジスタのチャネル形成領域に相当し、 第１のトランジスタの他方のソース／ドレイン領域は、
接合型トランジスタの一方のソース／ドレイン領域に相
当し、 第２のトランジスタの一方のソース／ドレイン領域は、
第１のトランジスタのチャネル形成領域に相当し、且
つ、接合型トランジスタの一方のゲート領域に相当し、
且つ、第３のトランジスタの一方のソース／ドレイン領
域に相当し、 第３のトランジスタの他方のソース／ドレイン領域は、
接合型トランジスタの他方のゲート領域に相当し、 第１のトランジスタを構成するゲート領域の導電形は、
第２のトランジスタを構成するゲート領域の導電形と異
なり、 第２のトランジスタを構成するゲート領域の導電形は、
第３のトランジスタを構成するゲート領域の導電形と同
じであることを特徴とする半導体メモリセル。 - 【請求項１７】第１のトランジスタのゲート領域はメモ
リセル選択用の第１Ａの配線に接続され、第２のトラン
ジスタのゲート領域はメモリセル選択用の第１Ｂの配線
に接続され、第３のトランジスタのゲート領域はメモリ
セル選択用の第１Ｃの配線に接続され、 第１のトランジスタの他方のソース／ドレイン領域は、
接合型トランジスタを介して第２の配線に接続され、 第１のトランジスタの一方のソース／ドレイン領域は、
第３の配線に接続され、 第２のトランジスタの他方のソース／ドレイン領域は、
書き込み情報設定線に接続されていることを特徴とする
請求項１６に記載の半導体メモリセル。 - 【請求項１８】ダイオードを更に備え、 第１のトランジスタの一方のソース／ドレイン領域は、
第３の配線に接続される代わりに、該ダイオードを介し
て書き込み情報設定線に接続されていることを特徴とす
る請求項１７に記載の半導体メモリセル。 - 【請求項１９】（１）ソース／ドレイン領域、該ソース
／ドレイン領域に接触し、且つ、該ソース／ドレイン領
域を離間する半導体性のチャネル形成領域、及び、該チ
ャネル形成領域と容量結合したゲート領域を有する第１
導電形の読み出し用の第１のトランジスタ、 （２）ソース／ドレイン領域、該ソース／ドレイン領域
に接触し、且つ、該ソース／ドレイン領域を離間する半
導体性のチャネル形成領域、及び、該チャネル形成領域
と容量結合したゲート領域を有する第２導電形のスイッ
チ用の第２のトランジスタ、 （３）ソース／ドレイン領域、チャネル領域及びゲート
領域を有する電流制御用の第１の接合型トランジスタ、
並びに、 （４）ソース／ドレイン領域、チャネル領域及びゲート
領域を有する電流制御用の第２の接合型トランジスタ、
から成り、 第１のトランジスタの一方のソース／ドレイン領域は、
第２のトランジスタのチャネル形成領域に相当し、且
つ、第１の接合型トランジスタの一方のソース／ドレイ
ン領域に相当し、 第１のトランジスタの他方のソース／ドレイン領域は、
第２の接合型トランジスタの一方のソース／ドレイン領
域に相当し、 第２のトランジスタの一方のソース／ドレイン領域は、
第１のトランジスタのチャネル形成領域に相当し、且
つ、第１の接合型トランジスタの一方のゲート領域に相
当し、且つ、第２の接合型トランジスタの一方のゲート
領域に相当し、 第１のトランジスタを構成するゲート領域の導電形は、
第２のトランジスタを構成するゲート領域の導電形と異
なることを特徴とする半導体メモリセル。 - 【請求項２０】第１のトランジスタのゲート領域はメモ
リセル選択用の第１Ａの配線に接続され、第２のトラン
ジスタのゲート領域はメモリセル選択用の第１Ｂの配線
に接続され、 第１のトランジスタの他方のソース／ドレイン領域は、
第２の接合型トランジスタを介して第２の配線に接続さ
れ、 第２の接合型トランジスタの他方のゲート領域は、第３
の配線に接続され、 第１のトランジスタの一方のソース／ドレイン領域は、
第１の接合型トランジスタを介して第４の配線に接続さ
れ、 第１の接合型トランジスタの他方のゲート領域は、書き
込み情報設定線に接続され、 第２のトランジスタの他方のソース／ドレイン領域は、
書き込み情報設定線に接続されていることを特徴とする
請求項１９に記載の半導体メモリセル。 - 【請求項２１】ダイオードを更に備え、 第１のトランジスタの一方のソース／ドレイン領域は、
第１の接合型トランジスタを介して第４の配線に接続さ
れる代わりに、第１の接合型トランジスタ及び該ダイオ
ードを介して書き込み情報設定線に接続されていること
を特徴とする請求項２０に記載の半導体メモリセル。 - 【請求項２２】第２の接合型トランジスタの他方のゲー
ト領域は、第３の配線に接続される代わりに、第２の接
合型トランジスタの一方のゲート領域に接続されている
ことを特徴とする請求項２０に記載の半導体メモリセ
ル。 - 【請求項２３】ダイオードを更に備え、 第１のトランジスタの一方のソース／ドレイン領域は、
第１の接合型トランジスタを介して第４の配線に接続さ
れる代わりに、第１の接合型トランジスタ及び該ダイオ
ードを介して書き込み情報設定線に接続されていること
を特徴とする請求項２２に記載の半導体メモリセル。 - 【請求項２４】（１）ソース／ドレイン領域、該ソース
／ドレイン領域に接触し、且つ、該ソース／ドレイン領
域を離間する半導体性のチャネル形成領域、及び、該チ
ャネル形成領域と容量結合したゲート領域を有する第１
導電形の読み出し用の第１のトランジスタ、 （２）ソース／ドレイン領域、該ソース／ドレイン領域
に接触し、且つ、該ソース／ドレイン領域を離間する半
導体性のチャネル形成領域、及び、該チャネル形成領域
と容量結合したゲート領域を有する第２導電形のスイッ
チ用の第２のトランジスタ、 （３）ソース／ドレイン領域、該ソース／ドレイン領域
に接触し、且つ、該ソース／ドレイン領域を離間する半
導体性のチャネル形成領域、及び、該チャネル形成領域
と容量結合したゲート領域を有する第２導電形の電流制
御用の第３のトランジスタ、 （４）ソース／ドレイン領域、チャネル領域及びゲート
領域を有する電流制御用の第１の接合型トランジスタ、
並びに、 （５）ソース／ドレイン領域、チャネル領域及びゲート
領域を有する電流制御用の第２の接合型トランジスタ、
から成り、 第１のトランジスタの一方のソース／ドレイン領域は、
第２のトランジスタのチャネル形成領域に相当し、且
つ、第１の接合型トランジスタの一方のソース／ドレイ
ン領域に相当し、 第１のトランジスタの他方のソース／ドレイン領域は、
第２の接合型トランジスタの一方のソース／ドレイン領
域に相当し、 第２のトランジスタの一方のソース／ドレイン領域は、
第１のトランジスタのチャネル形成領域に相当し、且
つ、第１の接合型トランジスタの一方のゲート領域に相
当し、且つ、第２の接合型トランジスタの一方のゲート
領域に相当し、且つ、第３のトランジスタの一方のソー
ス／ドレイン領域に相当し、 第３のトランジスタの他方のソース／ドレイン領域は、
第２の接合型トランジスタの他方のゲート領域に相当
し、 第１のトランジスタを構成するゲート領域の導電形は、
第２のトランジスタを構成するゲート領域の導電形と異
なり、 第２のトランジスタを構成するゲート領域の導電形は、
第３のトランジスタを構成するゲート領域の導電形と同
じであることを特徴とする半導体メモリセル。 - 【請求項２５】第１のトランジスタのゲート領域はメモ
リセル選択用の第１Ａの配線に接続され、第２のトラン
ジスタのゲート領域はメモリセル選択用の第１Ｂの配線
に接続され、第３のトランジスタのゲート領域はメモリ
セル選択用の第１Ｃの配線に接続され、 第１のトランジスタの他方のソース／ドレイン領域は、
第２の接合型トランジスタを介して第２の配線に接続さ
れ、 第１のトランジスタの一方のソース／ドレイン領域は、
第１の接合型トランジスタを介して第３の配線に接続さ
れ、 第２のトランジスタの他方のソース／ドレイン領域は、
書き込み情報設定線に接続され、 第１の接合型トランジスタの他方のゲート領域は、書き
込み情報設定線に接続されていることを特徴とする請求
項２４に記載の半導体メモリセル。 - 【請求項２６】ダイオードを更に備え、 第１のトランジスタの一方のソース／ドレイン領域は、
第１の接合型トランジスタを介して第３の配線に接続さ
れる代わりに、第１の接合型トランジスタ及び該ダイオ
ードを介して書き込み情報設定線に接続されていること
を特徴とする請求項２５に記載の半導体メモリセル。 - 【請求項２７】（１）ソース／ドレイン領域、チャネル
形成領域、及びゲート領域を有する第１導電形の読み出
し用の第１のトランジスタ、 （２）ソース／ドレイン領域、チャネル形成領域、及び
ゲート領域を有する第２導電形のスイッチ用の第２のト
ランジスタ、並びに、 （３）ソース／ドレイン領域、チャネル領域及びゲート
領域を有する電流制御用の接合型トランジスタ、から成
り、 （ａ）第２導電形を有する半導体性の第１の領域、 （ｂ）第１の領域の表面領域に設けられた、第１導電形
を有する半導体性の第２の領域、 （ｃ）第２の領域の表面領域に設けられ、且つ、整流接
合を形成して接する第３の領域、 （ｄ）第１の領域の表面領域に第２の領域と離間して設
けられ、且つ、整流接合を形成して接する第４の領域、
並びに、 （ｅ）第２の領域の表面領域に第３の領域と離間して設
けられ、且つ、第２の領域と整流接合を形成して接する
第５の領域、 を有する半導体メモリセルであって、 （Ａ−１）第１のトランジスタの一方のソース／ドレイ
ン領域は、第２の領域の表面領域の一部から構成され、 （Ａ−２）第１のトランジスタの他方のソース／ドレイ
ン領域は、第４の領域から構成され、 （Ａ−３）第１のトランジスタのチャネル形成領域は、
第２の領域の表面領域の該一部と第４の領域とで挟まれ
た第１の領域の表面領域の一部から構成され、 （Ａ−４）第１のトランジスタのゲート領域は、第１の
トランジスタのチャネル形成領域の上方に絶縁膜を介し
て設けられており、 （Ｂ−１）第２のトランジスタの一方のソース／ドレイ
ン領域は、第１の領域の表面領域の他の部分から構成さ
れ、 （Ｂ−２）第２のトランジスタの他方のソース／ドレイ
ン領域は、第３の領域から構成され、 （Ｂ−３）第２のトランジスタのチャネル形成領域は、
第１の領域の表面領域の該他の部分と第３の領域とで挟
まれた第２の領域の表面領域の他の部分から構成され、 （Ｂ−４）第２のトランジスタのゲート領域は、第２の
トランジスタのチャネル形成領域の上方に絶縁膜を介し
て設けられており、第２のトランジスタを構成するゲー
ト領域の導電形は、第１のトランジスタを構成するゲー
ト領域の導電形と異なっており、 （Ｃ−１）接合型トランジスタのゲート領域は、第５の
領域、及び、該第５の領域と対向する第１の領域の部分
から構成され、 （Ｃ−２）接合型トランジスタのチャネル領域は、第５
の領域と第１の領域の該部分とで挟まれた第２の領域の
一部から構成され、 （Ｃ−３）接合型トランジスタの一方のソース／ドレイ
ン領域は、接合型トランジスタのチャネル領域の一端か
ら延び、且つ、第１のトランジスタの一方のソース／ド
レイン領域を構成する第２の領域の表面領域の該一部か
ら構成され、 （Ｃ−４）接合型トランジスタの他方のソース／ドレイ
ン領域は、接合型トランジスタのチャネル領域の他端か
ら延びる第２の領域の部分から構成され、 （Ｄ−１）第１のトランジスタのゲート領域はメモリセ
ル選択用の第１Ａの配線に接続され、 （Ｄ−２）第２のトランジスタのゲート領域はメモリセ
ル選択用の第１Ｂの配線に接続され、 （Ｅ）第３の領域は、書き込み情報設定線に接続され、 （Ｆ）第４の領域は、第２の配線に接続され、 （Ｇ）第５の領域は、第３の配線に接続されていること
を特徴とする半導体メモリセル。 - 【請求項２８】第２の領域と第３の領域との間でダイオ
ードが形成され、 第２の領域は、第３の領域を介して書き込み情報設定線
に接続されていることを特徴とする請求項２７に記載の
半導体メモリセル。 - 【請求項２９】第２の領域の表面領域に設けられ、整流
接合を形成して接するダイオード構成領域を更に有し、 該ダイオード構成領域と第２の領域とによって多数キャ
リア・ダイオードが構成され、 第２の領域は、該ダイオード構成領域を介して書き込み
情報設定線に接続されていることを特徴とする請求項２
７に記載の半導体メモリセル。 - 【請求項３０】第２の領域の表面領域に設けられ、整流
接合を形成して接するダイオード構成領域を更に有し、 該ダイオード構成領域と第２の領域とによってダイオー
ドが構成され、 第２の領域は、該ダイオード構成領域を介して第３の配
線に接続されていることを特徴とする請求項２７に記載
の半導体メモリセル。 - 【請求項３１】第５の領域は、第３の配線に接続される
代わりに、第１の領域に接続されていることを特徴とす
る請求項２７に記載の半導体メモリセル。 - 【請求項３２】第２の領域と第３の領域との間でダイオ
ードが形成され、 第２の領域は、第３の領域を介して書き込み情報設定線
に接続されていることを特徴とする請求項３１に記載の
半導体メモリセル。 - 【請求項３３】第２の領域の表面領域に設けられ、整流
接合を形成して接するダイオード構成領域を更に有し、 該ダイオード構成領域と第２の領域とによって多数キャ
リア・ダイオードが構成され、 第２の領域は、該ダイオード構成領域を介して書き込み
情報設定線に接続されていることを特徴とする請求項３
１に記載の半導体メモリセル。 - 【請求項３４】第５の領域は、第３の配線に接続される
代わりに、書き込み情報設定線に接続されていることを
特徴とする請求項２７に記載の半導体メモリセル。 - 【請求項３５】第２の領域と第３の領域との間でダイオ
ードが形成され、 第２の領域は、第３の領域を介して書き込み情報設定線
に接続されていることを特徴とする請求項３４に記載の
半導体メモリセル。 - 【請求項３６】第２の領域の表面領域に設けられ、整流
接合を形成して接するダイオード構成領域を更に有し、 該ダイオード構成領域と第２の領域とによって多数キャ
リア・ダイオードが構成され、 第２の領域は、該ダイオード構成領域を介して書き込み
情報設定線に接続されていることを特徴とする請求項３
４に記載の半導体メモリセル。 - 【請求項３７】（１）ソース／ドレイン領域、チャネル
形成領域、及びゲート領域を有する第１導電形の読み出
し用の第１のトランジスタ、 （２）ソース／ドレイン領域、チャネル形成領域、及び
ゲート領域を有する第２導電形のスイッチ用の第２のト
ランジスタ、並びに、 （３）ソース／ドレイン領域、チャネル領域及びゲート
領域を有する電流制御用の接合型トランジスタ、から成
り、 （ａ）第１導電形を有する半導体性の第１の領域、 （ｂ）第１の領域と接し、第２導電形を有する半導体性
の第２の領域、 （ｃ）第１の領域の表面領域に設けられ、且つ、整流接
合を形成して接する第３の領域、並びに、 （ｄ）第２の領域の表面領域に設けられ、且つ、整流接
合を形成して接する第４の領域、 を有する半導体メモリセルであって、 （Ａ−１）第１のトランジスタの一方のソース／ドレイ
ン領域は、第１の領域の表面領域から構成され、 （Ａ−２）第１のトランジスタの他方のソース／ドレイ
ン領域は、第４の領域から構成され、 （Ａ−３）第１のトランジスタのチャネル形成領域は、
第１の領域の該表面領域と第４の領域とで挟まれた第２
の領域の表面領域から構成され、 （Ａ−４）第１のトランジスタのゲート領域は、第１の
トランジスタのチャネル形成領域の上方に絶縁膜を介し
て設けられており、 （Ｂ−１）第２のトランジスタの一方のソース／ドレイ
ン領域は、第１のトランジスタのチャネル形成領域を構
成する第２の領域の該表面領域から構成され、 （Ｂ−２）第２のトランジスタの他方のソース／ドレイ
ン領域は、第３の領域から構成され、 （Ｂ−３）第２のトランジスタのチャネル形成領域は、
第１のトランジスタの一方のソース／ドレイン領域を構
成する第１の領域の該表面領域から構成され、 （Ｂ−４）第２のトランジスタのゲート領域は、第２の
トランジスタのチャネル形成領域の上方に絶縁膜を介し
て設けられており、第２のトランジスタを構成するゲー
ト領域の導電形は、第１のトランジスタを構成するゲー
ト領域の導電形と異なっており、 （Ｃ−１）接合型トランジスタのゲート領域は、第３の
領域、及び、該第３の領域と対向する第２の領域の部分
から構成され、 （Ｃ−２）接合型トランジスタのチャネル領域は、第３
の領域と第２の領域の該部分とで挟まれた第１の領域の
一部から構成され、 （Ｃ−３）接合型トランジスタの一方のソース／ドレイ
ン領域は、接合型トランジスタのチャネル領域の一端か
ら延び、且つ、第１のトランジスタの一方のソース／ド
レイン領域を構成する第１の領域の該表面領域から構成
され、 （Ｃ−４）接合型トランジスタの他方のソース／ドレイ
ン領域は、接合型トランジスタのチャネル領域の他端か
ら延びる第１の領域の部分から構成され、 （Ｄ−１）第１のトランジスタのゲート領域はメモリセ
ル選択用の第１Ａの配線に接続され、 （Ｄ−２）第２のトランジスタのゲート領域はメモリセ
ル選択用の第１Ｂの配線に接続され、 （Ｅ）第３の領域は、書き込み情報設定線に接続され、 （Ｆ）第４の領域は、第２の配線に接続されていること
を特徴とする半導体メモリセル。 - 【請求項３８】第１の領域と第３の領域との間でダイオ
ードが形成され、第１の領域は、第３の領域を介して書
き込み情報設定線に接続されていることを特徴とする請
求項３７に記載の半導体メモリセル。 - 【請求項３９】第１の領域の表面領域に設けられ、整流
接合を形成して接するダイオード構成領域を更に有し、 該ダイオード構成領域と第１の領域とによって多数キャ
リア・ダイオードが構成され、 第１の領域は、該ダイオード構成領域を介して書き込み
情報設定線に接続されていることを特徴とする請求項３
７に記載の半導体メモリセル。 - 【請求項４０】（１）ソース／ドレイン領域、チャネル
形成領域、及びゲート領域を有する第１導電形の読み出
し用の第１のトランジスタ、 （２）ソース／ドレイン領域、チャネル形成領域、及び
ゲート領域を有する第２導電形のスイッチ用の第２のト
ランジスタ、並びに、 （３）ソース／ドレイン領域、チャネル領域及びゲート
領域を有する電流制御用の接合型トランジスタ、から成
り、 （ａ）第２導電形を有する半導体性の第１の領域、 （ｂ）第１の領域の表面領域に設けられた、第１導電形
を有する半導体性の第２の領域、 （ｃ）第２の領域の表面領域に設けられ、整流接合を形
成して接する第３の領域、 （ｄ）第１の領域の表面領域に第２の領域と離間して設
けられた、第１導電形を有する半導体性の第４の領域、
並びに、 （ｅ）第４の領域の表面領域に設けられ、整流接合を形
成して接する第５の領域、 を有する半導体メモリセルであって、 （Ａ−１）第１のトランジスタの一方のソース／ドレイ
ン領域は、第２の領域の表面領域の一部から構成され、 （Ａ−２）第１のトランジスタの他方のソース／ドレイ
ン領域は、第４の領域から構成され、 （Ａ−３）第１のトランジスタのチャネル形成領域は、
第２の領域の表面領域の該一部と第４の領域の該表面領
域とで挟まれた第１の領域の表面領域の一部から構成さ
れ、 （Ａ−４）第１のトランジスタのゲート領域は、第１の
トランジスタのチャネル形成領域の上方に絶縁膜を介し
て設けられており、 （Ｂ−１）第２のトランジスタの一方のソース／ドレイ
ン領域は、第１の領域の表面領域の他の部分から構成さ
れ、 （Ｂ−２）第２のトランジスタの他方のソース／ドレイ
ン領域は、第３の領域から構成され、 （Ｂ−３）第２のトランジスタのチャネル形成領域は、
第１の領域の表面領域の該他の部分と第３の領域とで挟
まれた第２の領域の表面領域の他の部分から構成され、 （Ｂ−４）第２のトランジスタのゲート領域は、第２の
トランジスタのチャネル形成領域の上方に絶縁膜を介し
て設けられており、第２のトランジスタを構成するゲー
ト領域の導電形は、第１のトランジスタを構成するゲー
ト領域の導電形と異なっており、 （Ｃ−１）接合型トランジスタのゲート領域は、第５の
領域、及び、該第５の領域と対向する第１の領域の部分
から構成され、 （Ｃ−２）接合型トランジスタのチャネル領域は、第５
の領域と第１の領域の該部分とで挟まれた第４の領域の
一部から構成され、 （Ｃ−３）接合型トランジスタの一方のソース／ドレイ
ン領域は、接合型トランジスタのチャネル領域の一端か
ら延び、且つ、第１のトランジスタの他方のソース／ド
レイン領域を構成する第４の領域の該表面領域から構成
され、 （Ｃ−４）接合型トランジスタの他方のソース／ドレイ
ン領域は、接合型トランジスタのチャネル領域の他端か
ら延びる第４の領域の部分から構成され、 （Ｄ−１）第１のトランジスタのゲート領域はメモリセ
ル選択用の第１Ａの配線に接続され、 （Ｄ−２）第２のトランジスタのゲート領域はメモリセ
ル選択用の第１Ｂの配線に接続され、 （Ｅ）第３の領域は、書き込み情報設定線に接続され、 （Ｆ）第４の領域は、第２の配線に接続され、 （Ｇ）第５の領域は、第３の配線に接続されていること
を特徴とする半導体メモリセル。 - 【請求項４１】第２の領域と第３の領域との間でダイオ
ードが形成され、 第２の領域は、第３の領域を介して書き込み情報設定線
に接続されていることを特徴とする請求項４０に記載の
半導体メモリセル。 - 【請求項４２】第２の領域の表面領域に設けられ、整流
接合を形成して接するダイオード構成領域を更に有し、 該ダイオード構成領域と第２の領域とによって多数キャ
リア・ダイオードが構成され、 第２の領域は、該ダイオード構成領域を介して書き込み
情報設定線に接続されていることを特徴とする請求項４
０に記載の半導体メモリセル。 - 【請求項４３】第５の領域は、第３の配線に接続される
代わりに、書き込み情報設定線に接続されていることを
特徴とする請求項４０に記載の半導体メモリセル。 - 【請求項４４】第２の領域と第３の領域との間でダイオ
ードが形成され、 第２の領域は、第３の領域を介して書き込み情報設定線
に接続されていることを特徴とする請求項４３に記載の
半導体メモリセル。 - 【請求項４５】第２の領域の表面領域に設けられ、整流
接合を形成して接するダイオード構成領域を更に有し、 該ダイオード構成領域と第２の領域とによって多数キャ
リア・ダイオードが構成され、 第２の領域は、該ダイオード構成領域を介して書き込み
情報設定線に接続されていることを特徴とする請求項４
３に記載の半導体メモリセル。 - 【請求項４６】第５の領域は、第３の配線に接続される
代わりに、第１の領域に接続されていることを特徴とす
る請求項４０に記載の半導体メモリセル。 - 【請求項４７】第２の領域と第３の領域との間でダイオ
ードが形成され、 第２の領域は、第３の領域を介して書き込み情報設定線
に接続されていることを特徴とする請求項４６に記載の
半導体メモリセル。 - 【請求項４８】第２の領域の表面領域に設けられ、整流
接合を形成して接するダイオード構成領域を更に有し、 該ダイオード構成領域と第２の領域とによって多数キャ
リア・ダイオードが構成され、 第２の領域は、該ダイオード構成領域を介して書き込み
情報設定線に接続されていることを特徴とする請求項４
６に記載の半導体メモリセル。 - 【請求項４９】（１）ソース／ドレイン領域、チャネル
形成領域、及びゲート領域を有する第１導電形の読み出
し用の第１のトランジスタ、 （２）ソース／ドレイン領域、チャネル形成領域、及び
ゲート領域を有する第２導電形のスイッチ用の第２のト
ランジスタ、並びに、 （３）ソース／ドレイン領域、チャネル領域及びゲート
領域を有する電流制御用の接合型トランジスタ、から成
り、 （ａ）第１導電形を有する半導体性の第１の領域、 （ｂ）第１の領域と接し、第２導電形を有する半導体性
の第２の領域、 （ｃ）第１の領域の表面領域に設けられ、且つ、整流接
合を形成して接する第３の領域、 （ｄ）第２の領域の表面領域に設けられた、第１導電形
を有する半導体性の第４の領域、並びに、 （ｅ）第４の領域の表面領域に設けられ、且つ、整流接
合を形成して接する第５の領域、 を有する半導体メモリセルであって、 （Ａ−１）第１のトランジスタの一方のソース／ドレイ
ン領域は、第１の領域の表面領域から構成され、 （Ａ−２）第１のトランジスタの他方のソース／ドレイ
ン領域は、第４の領域から構成され、 （Ａ−３）第１のトランジスタのチャネル形成領域は、
第１の領域の該表面領域と第４の領域とで挟まれた第２
の領域の表面領域から構成され、 （Ａ−４）第１のトランジスタのゲート領域は、第１の
トランジスタのチャネル形成領域の上方に絶縁膜を介し
て設けられており、 （Ｂ−１）第２のトランジスタの一方のソース／ドレイ
ン領域は、第１のトランジスタのチャネル形成領域を構
成する第２の領域の該表面領域から構成され、 （Ｂ−２）第２のトランジスタの他方のソース／ドレイ
ン領域は、第３の領域から構成され、 （Ｂ−３）第２のトランジスタのチャネル形成領域は、
第１のトランジスタの一方のソース／ドレイン領域を構
成する第１の領域の該表面領域から構成され、 （Ｂ−４）第２のトランジスタのゲート領域は、第２の
トランジスタのチャネル形成領域の上方に絶縁膜を介し
て設けられており、第２のトランジスタを構成するゲー
ト領域の導電形は、第１のトランジスタを構成するゲー
ト領域の導電形と異なっており、 （Ｃ−１）接合型トランジスタのゲート領域は、第５の
領域、及び、該第５の領域と対向する第２の領域の部分
から構成され、 （Ｃ−２）接合型トランジスタのチャネル領域は、第５
の領域と第２の領域の該部分とで挟まれた第４の領域の
一部から構成され、 （Ｃ−３）接合型トランジスタの一方のソース／ドレイ
ン領域は、接合型トランジスタのチャネル領域の一端か
ら延び、且つ、第１のトランジスタの他方のソース／ド
レイン領域を構成する第４の領域の該表面領域から構成
され、 （Ｃ−４）接合型トランジスタの他方のソース／ドレイ
ン領域は、接合型トランジスタのチャネル領域の他端か
ら延びる第４の領域の部分から構成され、 （Ｄ−１）第１のトランジスタのゲート領域はメモリセ
ル選択用の第１Ａの配線に接続され、 （Ｄ−２）第２のトランジスタのゲート領域はメモリセ
ル選択用の第１Ｂの配線に接続され、 （Ｅ）第３の領域は、書き込み情報設定線に接続され、 （Ｆ）第４の領域は、第２の配線に接続され、 （Ｇ）第５の領域は、第３の配線に接続されていること
を特徴とする半導体メモリセル。 - 【請求項５０】第１の領域と第３の領域との間でダイオ
ードが形成され、 第１の領域は、第３の領域を介して書き込み情報設定線
に接続されていることを特徴とする請求項４９に記載の
半導体メモリセル。 - 【請求項５１】第１の領域の表面領域に設けられ、整流
接合を形成して接するダイオード構成領域を更に有し、 該ダイオード構成領域と第１の領域とによって多数キャ
リア・ダイオードが構成され、 第１の領域は、該ダイオード構成領域を介して書き込み
情報設定線に接続されていることを特徴とする請求項４
９に記載の半導体メモリセル。 - 【請求項５２】第５の領域は、第３の配線に接続される
代わりに、書き込み情報設定線に接続されていることを
特徴とする請求項４９に記載の半導体メモリセル。 - 【請求項５３】第１の領域と第３の領域との間でダイオ
ードが形成され、 第１の領域は、第３の領域を介して書き込み情報設定線
に接続されていることを特徴とする請求項５２に記載の
半導体メモリセル。 - 【請求項５４】第１の領域の表面領域に設けられ、整流
接合を形成して接するダイオード構成領域を更に有し、 該ダイオード構成領域と第１の領域とによって多数キャ
リア・ダイオードが構成され、 第１の領域は、該ダイオード構成領域を介して書き込み
情報設定線に接続されていることを特徴とする請求項５
２に記載の半導体メモリセル。 - 【請求項５５】第５の領域は、第３の配線に接続される
代わりに、第２の領域に接続されていることを特徴とす
る請求項４９に記載の半導体メモリセル。 - 【請求項５６】第１の領域と第３の領域との間でダイオ
ードが形成され、 第１の領域は、第３の領域を介して書き込み情報設定線
に接続されていることを特徴とする請求項５５に記載の
半導体メモリセル。 - 【請求項５７】第１の領域の表面領域に設けられ、整流
接合を形成して接するダイオード構成領域を更に有し、 該ダイオード構成領域と第１の領域とによって多数キャ
リア・ダイオードが構成され、 第１の領域は、該ダイオード構成領域を介して書き込み
情報設定線に接続されていることを特徴とする請求項５
５に記載の半導体メモリセル。 - 【請求項５８】（１）ソース／ドレイン領域、チャネル
形成領域、及びゲート領域を有する第１導電形の読み出
し用の第１のトランジスタ、 （２）ソース／ドレイン領域、チャネル形成領域、及び
ゲート領域を有する第２導電形のスイッチ用の第２のト
ランジスタ、 （３）ソース／ドレイン領域、チャネル形成領域、及び
ゲート領域を有する第２導電形の電流制御用の第３のト
ランジスタ、並びに、 （４）ソース／ドレイン領域、チャネル領域及びゲート
領域を有する電流制御用の接合型トランジスタ、から成
り、 （ａ）第１導電形を有する半導体性の第１の領域、 （ｂ）第１の領域と接し、第２導電形を有する半導体性
の第２の領域、 （ｃ）第１の領域の表面領域に設けられ、整流接合を形
成して接する第３の領域、 （ｄ）第２の領域の表面領域に設けられた、第１導電形
を有する半導体性の第４の領域、並びに、 （ｅ）第４の領域の表面領域に設けられ、整流接合を形
成して接する第５の領域、 を有する半導体メモリセルであって、 （Ａ−１）第１のトランジスタの一方のソース／ドレイ
ン領域は、第１の領域の表面領域から構成され、 （Ａ−２）第１のトランジスタの他方のソース／ドレイ
ン領域は、第４の領域の表面領域から構成され、 （Ａ−３）第１のトランジスタのチャネル形成領域は、
第１の領域の該表面領域と第４の領域の該表面領域とで
挟まれた第２の領域の表面領域から構成され、 （Ａ−４）第１のトランジスタのゲート領域は、第１の
トランジスタのチャネル形成領域の上方に絶縁膜を介し
て設けられており、 （Ｂ−１）第２のトランジスタの一方のソース／ドレイ
ン領域は、第２の領域の該表面領域から構成され、 （Ｂ−２）第２のトランジスタの他方のソース／ドレイ
ン領域は、第３の領域から構成され、 （Ｂ−３）第２のトランジスタのチャネル形成領域は、
第１の領域の該表面領域から構成され、 （Ｂ−４）第２のトランジスタのゲート領域は、第２の
トランジスタのチャネル形成領域の上方に絶縁膜を介し
て設けられており、第２のトランジスタを構成するゲー
ト領域の導電形は、第１のトランジスタを構成するゲー
ト領域の導電形と異なっており、 （Ｃ−１）第３のトランジスタの一方のソース／ドレイ
ン領域は、第２の領域の該表面領域から構成され、 （Ｃ−２）第３のトランジスタの他方のソース／ドレイ
ン領域は、第５の領域から構成され、 （Ｃ−３）第３のトランジスタのチャネル形成領域は、
第４の領域の該表面領域から構成され、 （Ｃ−４）第３のトランジスタのゲート領域は、第３の
トランジスタのチャネル形成領域の上方に絶縁膜を介し
て設けられており、第３のトランジスタを構成するゲー
ト領域の導電形は、第２のトランジスタを構成するゲー
ト領域の導電形と同じであり、 （Ｄ−１）接合型トランジスタのゲート領域は、第５の
領域、及び、該第５の領域と対向する第２の領域の部分
から構成され、 （Ｄ−２）接合型トランジスタのチャネル領域は、第５
の領域と第２の領域の該部分とで挟まれた第４の領域の
一部から構成され、 （Ｄ−３）接合型トランジスタの一方のソース／ドレイ
ン領域は、接合型トランジスタのチャネル領域の一端か
ら延び、且つ、第１のトランジスタの他方のソース／ド
レイン領域を構成し、そして、第３のトランジスタのチ
ャネル形成領域を構成する第４の領域の該表面領域から
構成され、 （Ｄ−４）接合型トランジスタの他方のソース／ドレイ
ン領域は、接合型トランジスタのチャネル領域の他端か
ら延びる第４の領域の部分から構成され、 （Ｅ−１）第１のトランジスタのゲート領域はメモリセ
ル選択用の第１Ａの配線に接続され、 （Ｅ−２）第２のトランジスタのゲート領域はメモリセ
ル選択用の第１Ｂの配線に接続され、 （Ｅ−３）第３のトランジスタのゲート領域はメモリセ
ル選択用の第１Ｃの配線に接続され、 （Ｆ）第３の領域は、書き込み情報設定線に接続され、 （Ｇ）第４の領域は、第２の配線に接続されていること
を特徴とする半導体メモリセル。 - 【請求項５９】第１の領域と第３の領域との間でダイオ
ードが形成され、 第１の領域は、第３の領域を介して書き込み情報設定線
に接続されていることを特徴とする請求項５８に記載の
半導体メモリセル。 - 【請求項６０】第１の領域の表面領域に設けられ、整流
接合を形成して接するダイオード構成領域を更に有し、 該ダイオード構成領域と第１の領域とによって多数キャ
リア・ダイオードが構成され、 第１の領域は、該ダイオード構成領域を介して書き込み
情報設定線に接続されていることを特徴とする請求項５
８に記載の半導体メモリセル。 - 【請求項６１】（１）ソース／ドレイン領域、チャネル
形成領域、及びゲート領域を有する第１導電形の読み出
し用の第１のトランジスタ、 （２）ソース／ドレイン領域、チャネル形成領域、及び
ゲート領域を有する第２導電形のスイッチ用の第２のト
ランジスタ、 （３）ソース／ドレイン領域、チャネル領域及びゲート
領域を有する電流制御用の第１の接合型トランジスタ、
並びに、 （４）ソース／ドレイン領域、チャネル領域及びゲート
領域を有する電流制御用の第２の接合型トランジスタ、
から成り、 （ａ）第１導電形を有する半導体性の第１の領域、 （ｂ）第１の領域と接し、第２導電形を有する半導体性
の第２の領域、 （ｃ）第１の領域の表面領域に設けられ、整流接合を形
成して接する第３の領域、 （ｄ）第２の領域の表面領域に設けられた、第１導電形
を有する半導体性の第４の領域、並びに、 （ｅ）第４の領域の表面領域に設けられ、整流接合を形
成して接する第５の領域、を有する半導体メモリセルで
あって、 （Ａ−１）第１のトランジスタの一方のソース／ドレイ
ン領域は、第１の領域の表面領域から構成され、 （Ａ−２）第１のトランジスタの他方のソース／ドレイ
ン領域は、第４の領域の表面領域から構成され、 （Ａ−３）第１のトランジスタのチャネル形成領域は、
第１の領域の該表面領域と第４の領域の該表面領域とで
挟まれた第２の領域の表面領域から構成され、 （Ａ−４）第１のトランジスタのゲート領域は、第１の
トランジスタのチャネル形成領域の上方に絶縁膜を介し
て設けられており、 （Ｂ−１）第２のトランジスタの一方のソース／ドレイ
ン領域は、第２の領域の該表面領域から構成され、 （Ｂ−２）第２のトランジスタの他方のソース／ドレイ
ン領域は、第３の領域から構成され、 （Ｂ−３）第２のトランジスタのチャネル形成領域は、
第１の領域の該表面領域から構成され、 （Ｂ−４）第２のトランジスタのゲート領域は、第２の
トランジスタのチャネル形成領域の上方に絶縁膜を介し
て設けられており、第２のトランジスタを構成するゲー
ト領域の導電形は、第１のトランジスタを構成するゲー
ト領域の導電形と異なっており、 （Ｃ−１）第１の接合型トランジスタのゲート領域は、
第３の領域、及び、該第３の領域と対向する第２の領域
の部分から構成され、 （Ｃ−２）第１の接合型トランジスタのチャネル領域
は、第２の領域と第３の領域の該部分とで挟まれた第１
の領域の一部から構成され、 （Ｃ−３）第１の接合型トランジスタの一方のソース／
ドレイン領域は、第１の接合型トランジスタのチャネル
領域の一端から延び、且つ、第１のトランジスタの一方
のソース／ドレイン領域を構成する第１の領域の該表面
領域から構成され、 （Ｃ−４）第１の接合型トランジスタの他方のソース／
ドレイン領域は、第１の接合型トランジスタのチャネル
領域の他端から延びる第１の領域の部分から構成され、 （Ｄ−１）第２の接合型トランジスタのゲート領域は、
第５の領域、及び、該第５の領域と対向する第２の領域
の部分から構成され、 （Ｄ−２）第２の接合型トランジスタのチャネル領域
は、第５の領域と第２の領域の該部分とで挟まれた第４
の領域の一部から構成され、 （Ｄ−３）第２の接合型トランジスタの一方のソース／
ドレイン領域は、第２の接合型トランジスタのチャネル
領域の一端から延び、且つ、第１のトランジスタの他方
のソース／ドレイン領域を構成する第４の領域の該表面
領域から構成され、 （Ｄ−４）第２の接合型トランジスタの他方のソース／
ドレイン領域は、第２の接合型トランジスタのチャネル
領域の他端から延びる第４の領域の部分から構成され、 （Ｅ−１）第１のトランジスタのゲート領域はメモリセ
ル選択用の第１Ａの配線に接続され、 （Ｅ−２）第２のトランジスタのゲート領域はメモリセ
ル選択用の第１Ｂの配線に接続され、 （Ｆ）第３の領域は、書き込み情報設定線に接続され、 （Ｇ）第４の領域は、第２の配線に接続され、 （Ｈ）第５の領域は、第３の配線に接続されていること
を特徴とする半導体メモリセル。 - 【請求項６２】第１の領域と第３の領域との間でダイオ
ードが形成され、 第１の領域は、第３の領域を介して書き込み情報設定線
に接続されていることを特徴とする請求項６１に記載の
半導体メモリセル。 - 【請求項６３】第１の領域の表面領域に設けられ、整流
接合を形成して接するダイオード構成領域を更に有し、 該ダイオード構成領域と第１の領域とによって多数キャ
リア・ダイオードが構成され、 第１の領域は、該ダイオード構成領域を介して書き込み
情報設定線に接続されていることを特徴とする請求項６
１に記載の半導体メモリセル。 - 【請求項６４】第５の領域は、第３の配線に接続される
代わりに、第２の領域に接続されていることを特徴とす
る請求項６１に記載の半導体メモリセル。 - 【請求項６５】第１の領域と第３の領域との間でダイオ
ードが形成され、 第１の領域は、第３の領域を介して書き込み情報設定線
に接続されていることを特徴とする請求項６４に記載の
半導体メモリセル。 - 【請求項６６】第１の領域の表面領域に設けられ、整流
接合を形成して接するダイオード構成領域を更に有し、 該ダイオード構成領域と第１の領域とによって多数キャ
リア・ダイオードが構成され、 第１の領域は、該ダイオード構成領域を介して書き込み
情報設定線に接続されていることを特徴とする請求項６
４に記載の半導体メモリセル。 - 【請求項６７】（１）ソース／ドレイン領域、チャネル
形成領域、及びゲート領域を有する第１導電形の読み出
し用の第１のトランジスタ、 （２）ソース／ドレイン領域、チャネル形成領域、及び
ゲート領域を有する第２導電形のスイッチ用の第２のト
ランジスタ、 （３）ソース／ドレイン領域、チャネル形成領域、及び
ゲート領域を有する第２導電形の電流制御用の第３のト
ランジスタ、 （４）ソース／ドレイン領域、チャネル領域及びゲート
領域を有する電流制御用の第１の接合型トランジスタ、
並びに、 （５）ソース／ドレイン領域、チャネル領域及びゲート
領域を有する電流制御用の第２の接合型トランジスタ、
から成り、 （ａ）第１導電形を有する半導体性の第１の領域、 （ｂ）第１の領域と接し、第２導電形を有する半導体性
の第２の領域、 （ｃ）第１の領域の表面領域に設けられ、整流接合を形
成して接する第３の領域、 （ｄ）第２の領域の表面領域に設けられた、第１導電形
を有する半導体性の第４の領域、並びに、 （ｅ）第４の領域の表面領域に設けられ、整流接合を形
成して接する第５の領域、を有する半導体メモリセルで
あって、 （Ａ−１）第１のトランジスタの一方のソース／ドレイ
ン領域は、第１の領域の表面領域から構成され、 （Ａ−２）第１のトランジスタの他方のソース／ドレイ
ン領域は、第４の領域の表面領域から構成され、 （Ａ−３）第１のトランジスタのチャネル形成領域は、
第１の領域の該表面領域と第４の領域の該表面領域とで
挟まれた第２の領域の表面領域から構成され、 （Ａ−４）第１のトランジスタのゲート領域は、第１の
トランジスタのチャネル形成領域の上方に絶縁膜を介し
て設けられており、 （Ｂ−１）第２のトランジスタの一方のソース／ドレイ
ン領域は、第２の領域の該表面領域から構成され、 （Ｂ−２）第２のトランジスタの他方のソース／ドレイ
ン領域は、第３の領域から構成され、 （Ｂ−３）第２のトランジスタのチャネル形成領域は、
第１の領域の該表面領域から構成され、 （Ｂ−４）第２のトランジスタのゲート領域は、第２の
トランジスタのチャネル形成領域の上方に絶縁膜を介し
て設けられており、第２のトランジスタを構成するゲー
ト領域の導電形は、第１のトランジスタを構成するゲー
ト領域の導電形と異なっており、 （Ｃ−１）第３のトランジスタの一方のソース／ドレイ
ン領域は、第２の領域の該表面領域から構成され、 （Ｃ−２）第３のトランジスタの他方のソース／ドレイ
ン領域は、第５の領域から構成され、 （Ｃ−３）第３のトランジスタのチャネル形成領域は、
第４の領域の該表面領域から構成され、 （Ｃ−４）第３のトランジスタのゲート領域は、第３の
トランジスタのチャネル形成領域の上方に絶縁膜を介し
て設けられており、第３のトランジスタを構成するゲー
ト領域の導電形は、第２のトランジスタを構成するゲー
ト領域の導電形と同じであり、 （Ｄ−１）第１の接合型トランジスタのゲート領域は、
第３の領域、及び、該第３の領域と対向する第２の領域
の部分から構成され、 （Ｄ−２）第１の接合型トランジスタのチャネル領域
は、第２の領域と第３の領域の該部分とで挟まれた第１
の領域の一部から構成され、 （Ｄ−３）第１の接合型トランジスタの一方のソース／
ドレイン領域は、第１の接合型トランジスタのチャネル
領域の一端から延び、且つ、第１のトランジスタの一方
のソース／ドレイン領域を構成する第１の領域の該表面
領域から構成され、 （Ｄ−４）第１の接合型トランジスタの他方のソース／
ドレイン領域は、第１の接合型トランジスタのチャネル
領域の他端から延びる第１の領域の部分から構成され、 （Ｅ−１）第２の接合型トランジスタのゲート領域は、
第５の領域、及び、該第５の領域と対向する第２の領域
の部分から構成され、 （Ｅ−２）第２の接合型トランジスタのチャネル領域
は、第５の領域と第２の領域の該部分とで挟まれた第４
の領域の一部から構成され、 （Ｅ−３）第２の接合型トランジスタの一方のソース／
ドレイン領域は、第２の接合型トランジスタのチャネル
領域の一端から延び、且つ、第１のトランジスタの他方
のソース／ドレイン領域を構成し、そして、第３のトラ
ンジスタのチャネル形成領域を構成する第４の領域の該
表面領域から構成され、 （Ｅ−４）第２の接合型トランジスタの他方のソース／
ドレイン領域は、第２の接合型トランジスタのチャネル
領域の他端から延びる第４の領域の部分から構成され、 （Ｆ−１）第１のトランジスタのゲート領域はメモリセ
ル選択用の第１Ａの配線に接続され、 （Ｆ−２）第２のトランジスタのゲート領域はメモリセ
ル選択用の第１Ｂの配線に接続され、 （Ｆ−３）第３のトランジスタのゲート領域はメモリセ
ル選択用の第１Ｃの配線に接続され、 （Ｇ）第３の領域は、書き込み情報設定線に接続され、 （Ｈ）第４の領域は、第２の配線に接続されていること
を特徴とする半導体メモリセル。 - 【請求項６８】第１の領域と第３の領域との間でダイオ
ードが形成され、 第１の領域は、第３の領域を介して書き込み情報設定線
に接続されていることを特徴とする請求項６７に記載の
半導体メモリセル。 - 【請求項６９】第１の領域の表面領域に設けられ、整流
接合を形成して接するダイオード構成領域を更に有し、 該ダイオード構成領域と第１の領域とによって多数キャ
リア・ダイオードが構成され、 第１の領域は、該ダイオード構成領域を介して書き込み
情報設定線に接続されていることを特徴とする請求項６
７に記載の半導体メモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11124040A JP2001024161A (ja) | 1999-04-30 | 1999-04-30 | 半導体メモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11124040A JP2001024161A (ja) | 1999-04-30 | 1999-04-30 | 半導体メモリセル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001024161A true JP2001024161A (ja) | 2001-01-26 |
Family
ID=14875535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11124040A Pending JP2001024161A (ja) | 1999-04-30 | 1999-04-30 | 半導体メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001024161A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009544166A (ja) * | 2006-07-17 | 2009-12-10 | マイクロン テクノロジー， インク． | キャパシタレス１トランジスタｄｒａｍセル、キャパシタレス１トランジスタｄｒａｍセルのアレイを含む集積回路、ならびに、キャパシタレス１トランジスタｄｒａｍセルのラインを形成する方法 |
| US8389363B2 (en) | 2006-02-02 | 2013-03-05 | Micron Technology, Inc. | Methods of forming field effect transistors, methods of forming field effect transistor gates, methods of forming integrated circuitry comprising a transistor gate array and circuitry peripheral to the gate array, and methods of forming integrated circuitry comprising a transistor gate array including first gates and second grounded isolation gates |
| US8394699B2 (en) | 2006-08-21 | 2013-03-12 | Micron Technology, Inc. | Memory arrays and methods of fabricating memory arrays |
| US8399920B2 (en) | 2005-07-08 | 2013-03-19 | Werner Juengling | Semiconductor device comprising a transistor gate having multiple vertically oriented sidewalls |
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| US10515801B2 (en) | 2007-06-04 | 2019-12-24 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
-
1999
- 1999-04-30 JP JP11124040A patent/JP2001024161A/ja active Pending
Cited By (12)
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