JP2000323588A - 半導体メモリセル - Google Patents
半導体メモリセルInfo
- Publication number
- JP2000323588A JP2000323588A JP11131542A JP13154299A JP2000323588A JP 2000323588 A JP2000323588 A JP 2000323588A JP 11131542 A JP11131542 A JP 11131542A JP 13154299 A JP13154299 A JP 13154299A JP 2000323588 A JP2000323588 A JP 2000323588A
- Authority
- JP
- Japan
- Prior art keywords
- region
- transistor
- memory cell
- semiconductor memory
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】設計時あるいは製造時の自由度が高い、２つの
トランジスタと接合型トランジスタとが１つに融合され
た半導体メモリセルを提供する。 【解決手段】半導体メモリセルは、第１のトランジスタ
TR1と第２のトランジスタTR2と接合型トランジスタJF1
から成り、第１〜第５の領域（SC1〜SC5）並びにゲート
領域Gを有し、第１のトランジスタTR1のソース／ドレイ
ン領域及びチャネル形成領域CH1は第２／第４の領域（S
C2，SC4）及び第１の領域SC1の表面領域から構成され、
第２のトランジスタTR2のソース／ドレイン領域及びチ
ャネル形成領域CH2は、第１／第３の領域（SC1，SC3）
及び第２の領域SC2から構成され、接合型トランジスタJ
F1は第１、第４、第５の領域（SC1，SC4，SC5）から構
成され、第１仮想垂直面PL1で半導体メモリセルを切断
したとき、ゲート領域G近傍の第２の領域SC2と第４の領
域SC4とは第２仮想垂直面PL2に対して対称である。
トランジスタと接合型トランジスタとが１つに融合され
た半導体メモリセルを提供する。 【解決手段】半導体メモリセルは、第１のトランジスタ
TR1と第２のトランジスタTR2と接合型トランジスタJF1
から成り、第１〜第５の領域（SC1〜SC5）並びにゲート
領域Gを有し、第１のトランジスタTR1のソース／ドレイ
ン領域及びチャネル形成領域CH1は第２／第４の領域（S
C2，SC4）及び第１の領域SC1の表面領域から構成され、
第２のトランジスタTR2のソース／ドレイン領域及びチ
ャネル形成領域CH2は、第１／第３の領域（SC1，SC3）
及び第２の領域SC2から構成され、接合型トランジスタJ
F1は第１、第４、第５の領域（SC1，SC4，SC5）から構
成され、第１仮想垂直面PL1で半導体メモリセルを切断
したとき、ゲート領域G近傍の第２の領域SC2と第４の領
域SC4とは第２仮想垂直面PL2に対して対称である。
Description
【０００１】
【発明の属する技術分野】本発明は、少なくとも２つの
トランジスタと接合型トランジスタ、あるいは、少なく
とも２つのトランジスタと接合型トランジスタとダイオ
ードを１つに融合した半導体メモリセルに関する。
トランジスタと接合型トランジスタ、あるいは、少なく
とも２つのトランジスタと接合型トランジスタとダイオ
ードを１つに融合した半導体メモリセルに関する。
【０００２】
【従来の技術】従来、高集積の半導体メモリセルとし
て、図５１の（Ａ）に示すような、１つのトランジスタ
と１つのキャパシタで構成された１トランジスタメモリ
セルとも呼ばれるダイナミックメモリセルが使用されて
いる。このようなメモリセルにおいては、キャパシタに
蓄積された電荷は、ビット線に電圧変化が生じるような
電荷とする必要がある。ところが、メモリセルの平面寸
法の縮小化に伴い、平行平板状に形成されたキャパシタ
の大きさが小さくなり、その結果、メモリセルのキャパ
シタに電荷として蓄えられた情報を読み出したとき、か
かる情報が雑音に埋もれてしまうという問題、あるい
は、ビット線の浮遊容量がメモリセルの世代毎に大きく
なるために、ビット線に小さな電圧変化しか生じないと
いう問題が顕著になっている。この問題を解決する一手
段として、トレンチキャパシタセル構造（図５１の
（Ｂ）参照）、あるいはスタックトキャパシタセル構造
を有するダイナミックメモリセルが提案されている。し
かしながら、トレンチ（溝）の深さやスタック（積層）
の高さには加工技術上の限界があるため、キャパシタの
容量にも限界がある。それ故、これらの構造を有するダ
イナミックメモリセルは、ディープ・サブミクロン・ル
ール以下の寸法領域では、キャパシタ用の高価な新規材
料を導入しない限り、限界に至ると言われている。
て、図５１の（Ａ）に示すような、１つのトランジスタ
と１つのキャパシタで構成された１トランジスタメモリ
セルとも呼ばれるダイナミックメモリセルが使用されて
いる。このようなメモリセルにおいては、キャパシタに
蓄積された電荷は、ビット線に電圧変化が生じるような
電荷とする必要がある。ところが、メモリセルの平面寸
法の縮小化に伴い、平行平板状に形成されたキャパシタ
の大きさが小さくなり、その結果、メモリセルのキャパ
シタに電荷として蓄えられた情報を読み出したとき、か
かる情報が雑音に埋もれてしまうという問題、あるい
は、ビット線の浮遊容量がメモリセルの世代毎に大きく
なるために、ビット線に小さな電圧変化しか生じないと
いう問題が顕著になっている。この問題を解決する一手
段として、トレンチキャパシタセル構造（図５１の
（Ｂ）参照）、あるいはスタックトキャパシタセル構造
を有するダイナミックメモリセルが提案されている。し
かしながら、トレンチ（溝）の深さやスタック（積層）
の高さには加工技術上の限界があるため、キャパシタの
容量にも限界がある。それ故、これらの構造を有するダ
イナミックメモリセルは、ディープ・サブミクロン・ル
ール以下の寸法領域では、キャパシタ用の高価な新規材
料を導入しない限り、限界に至ると言われている。
【０００３】また、メモリセルを構成するトランジスタ
に関しても、ディープ・サブミクロン・ルール以下の平
面寸法では、耐圧劣化やパンチスルー等の問題が生じる
ため、規定電圧下でも電流リークが発生する虞が大き
い。それ故、メモリセルが微小化したとき、従来のトラ
ンジスタ構造では、メモリセルを正常に動作させること
が困難になる。
に関しても、ディープ・サブミクロン・ルール以下の平
面寸法では、耐圧劣化やパンチスルー等の問題が生じる
ため、規定電圧下でも電流リークが発生する虞が大き
い。それ故、メモリセルが微小化したとき、従来のトラ
ンジスタ構造では、メモリセルを正常に動作させること
が困難になる。
【０００４】このようなキャパシタの限界を解決するた
めに、本出願人は、特願平５−２４６２６４号（特開平
７−９９２５１号公報）にて、２つのトランジスタ、あ
るいは２つのトランジスタを１つに融合したトランジス
タから成る半導体メモリセルを提案した。尚、以下の従
来例の引用は、特開平７−９９２５１号公報における表
記に従う。この特開平７−９９２５１号公報の図１５の
（Ａ）及び（Ｂ）に開示された半導体メモリセルは、半
導体基板表面領域又は絶縁性基板上に形成された第１導
電形の第１の半導体領域ＳＣ1と、第１の半導体領域Ｓ
Ｃ1の表面領域に設けられ且つ整流接合を形成して接す
る第１の導電性領域ＳＣ2と、第１の半導体領域ＳＣ1の
表面領域に設けられ且つ第１の導電性領域ＳＣ2とは離
間して設けられた第２導電形の第２の半導体領域ＳＣ3
と、第２の半導体領域ＳＣ3の表面領域に設けられ且つ
整流接合を形成して接する第２の導電性領域ＳＣ4と、
第１の半導体領域ＳＣ1と第２の導電性領域ＳＣ4、及び
第１の導電性領域ＳＣ2と第２の半導体領域ＳＣ3を橋渡
すごとくバリア層を介して設けられた導電ゲートＧから
成り、導電ゲートＧは、メモリセル選択用の第１の配線
に接続され、第１の導電性領域ＳＣ2は、書き込み情報
設定線に接続され、第２の導電性領域ＳＣ4は、メモリ
セル選択用の第２の配線に接続されている。
めに、本出願人は、特願平５−２４６２６４号（特開平
７−９９２５１号公報）にて、２つのトランジスタ、あ
るいは２つのトランジスタを１つに融合したトランジス
タから成る半導体メモリセルを提案した。尚、以下の従
来例の引用は、特開平７−９９２５１号公報における表
記に従う。この特開平７−９９２５１号公報の図１５の
（Ａ）及び（Ｂ）に開示された半導体メモリセルは、半
導体基板表面領域又は絶縁性基板上に形成された第１導
電形の第１の半導体領域ＳＣ1と、第１の半導体領域Ｓ
Ｃ1の表面領域に設けられ且つ整流接合を形成して接す
る第１の導電性領域ＳＣ2と、第１の半導体領域ＳＣ1の
表面領域に設けられ且つ第１の導電性領域ＳＣ2とは離
間して設けられた第２導電形の第２の半導体領域ＳＣ3
と、第２の半導体領域ＳＣ3の表面領域に設けられ且つ
整流接合を形成して接する第２の導電性領域ＳＣ4と、
第１の半導体領域ＳＣ1と第２の導電性領域ＳＣ4、及び
第１の導電性領域ＳＣ2と第２の半導体領域ＳＣ3を橋渡
すごとくバリア層を介して設けられた導電ゲートＧから
成り、導電ゲートＧは、メモリセル選択用の第１の配線
に接続され、第１の導電性領域ＳＣ2は、書き込み情報
設定線に接続され、第２の導電性領域ＳＣ4は、メモリ
セル選択用の第２の配線に接続されている。
【０００５】そして、第１の半導体領域ＳＣ1（チャネ
ル形成領域Ｃｈ2に相当する）と、第１の導電性領域Ｓ
Ｃ2及び第２の半導体領域ＳＣ3（これらの領域はソース
／ドレイン領域に相当する）と、導電ゲートＧによっ
て、スイッチ用トランジスタＴＲ 2が構成される。ま
た、第２の半導体領域ＳＣ3（チャネル形成領域Ｃｈ1に
相当する）と、第１の半導体領域ＳＣ1及び第２の導電
性領域ＳＣ4（これらの領域はソース／ドレイン領域に
相当する）と、導電ゲートＧによって、情報蓄積用トラ
ンジスタＴＲ1が構成される。
ル形成領域Ｃｈ2に相当する）と、第１の導電性領域Ｓ
Ｃ2及び第２の半導体領域ＳＣ3（これらの領域はソース
／ドレイン領域に相当する）と、導電ゲートＧによっ
て、スイッチ用トランジスタＴＲ 2が構成される。ま
た、第２の半導体領域ＳＣ3（チャネル形成領域Ｃｈ1に
相当する）と、第１の半導体領域ＳＣ1及び第２の導電
性領域ＳＣ4（これらの領域はソース／ドレイン領域に
相当する）と、導電ゲートＧによって、情報蓄積用トラ
ンジスタＴＲ1が構成される。
【０００６】この半導体メモリセルにおいては、情報の
書き込み時、スイッチ用トランジスタＴＲ2が導通し、
その結果、情報は、情報蓄積用トランジスタＴＲ1のチ
ャネル形成領域Ｃｈ1に電位あるいは電荷の形態で蓄積
される。情報の読み出し時、情報蓄積用トランジスタＴ
Ｒ1においては、チャネル形成領域Ｃｈ1に蓄積された電
位あるいは電荷（情報）に依存して、導電ゲートＧから
見た情報蓄積用トランジスタＴＲ1のスレッショールド
値が変化する。従って、情報の読み出し時、適切に選定
された電位を導電ゲートＧに印加することによって、情
報蓄積用トランジスタＴＲ1の情報蓄積状態をチャネル
電流の大小（０も含めて）で判定することができる。こ
の情報蓄積用トランジスタＴＲ1の動作状態を検出する
ことによって、情報の読み出しを行う。
書き込み時、スイッチ用トランジスタＴＲ2が導通し、
その結果、情報は、情報蓄積用トランジスタＴＲ1のチ
ャネル形成領域Ｃｈ1に電位あるいは電荷の形態で蓄積
される。情報の読み出し時、情報蓄積用トランジスタＴ
Ｒ1においては、チャネル形成領域Ｃｈ1に蓄積された電
位あるいは電荷（情報）に依存して、導電ゲートＧから
見た情報蓄積用トランジスタＴＲ1のスレッショールド
値が変化する。従って、情報の読み出し時、適切に選定
された電位を導電ゲートＧに印加することによって、情
報蓄積用トランジスタＴＲ1の情報蓄積状態をチャネル
電流の大小（０も含めて）で判定することができる。こ
の情報蓄積用トランジスタＴＲ1の動作状態を検出する
ことによって、情報の読み出しを行う。
【０００７】即ち、情報の読み出し時、蓄積された情報
に依存して情報蓄積用トランジスタＴＲ1はオン状態又
はオフ状態となる。第２の導電性領域ＳＣ4は、第２の
配線に接続されているので、蓄積された情報（”０”あ
るいは”１”）に依存して、情報蓄積用トランジスタＴ
Ｒ1に電流が流れ、あるいは流れない。こうして、蓄積
された情報を情報蓄積用トランジスタＴＲ1によって読
み出すことができる。
に依存して情報蓄積用トランジスタＴＲ1はオン状態又
はオフ状態となる。第２の導電性領域ＳＣ4は、第２の
配線に接続されているので、蓄積された情報（”０”あ
るいは”１”）に依存して、情報蓄積用トランジスタＴ
Ｒ1に電流が流れ、あるいは流れない。こうして、蓄積
された情報を情報蓄積用トランジスタＴＲ1によって読
み出すことができる。
【０００８】また、本出願人は、特願平９−２５１６４
６号（特開平１０−１５４７５７号公報）にて、読み出
し用のトランジスタＴＲ1、スイッチ用のトランジスタ
ＴＲ2、及び、電流制御用の接合型トランジスタＴＲ3の
３つのトランジスタから構成された半導体メモリセルを
提案した。
６号（特開平１０−１５４７５７号公報）にて、読み出
し用のトランジスタＴＲ1、スイッチ用のトランジスタ
ＴＲ2、及び、電流制御用の接合型トランジスタＴＲ3の
３つのトランジスタから構成された半導体メモリセルを
提案した。
【０００９】
【発明が解決しようとする課題】しかしながら、これら
の特許公開公報に開示された半導体メモリセルにおいて
は、各領域の配置・構造が導電ゲートに対して非対称で
あり、半導体メモリセルの設計時あるいは製造時に、導
電ゲートの方向に絶えず留意していなければならないと
いった問題がある。
の特許公開公報に開示された半導体メモリセルにおいて
は、各領域の配置・構造が導電ゲートに対して非対称で
あり、半導体メモリセルの設計時あるいは製造時に、導
電ゲートの方向に絶えず留意していなければならないと
いった問題がある。
【００１０】従って、本発明の目的は、半導体メモリセ
ルの設計時あるいは製造時の自由度が高く、トランジス
タの動作が安定しており、従来のＤＲＡＭのような大容
量のキャパシタを必要とせず、情報の書き込み／読み出
しを確実に行うことができ、しかも、寸法を微小化する
ことができる半導体メモリセル、あるいはロジック用の
半導体メモリセル、更には、少なくとも２つのトランジ
スタと接合型トランジスタ、あるいは、少なくとも２つ
のトランジスタと接合型トランジスタとダイオードを１
つに融合した半導体メモリセルを提供することにある。
ルの設計時あるいは製造時の自由度が高く、トランジス
タの動作が安定しており、従来のＤＲＡＭのような大容
量のキャパシタを必要とせず、情報の書き込み／読み出
しを確実に行うことができ、しかも、寸法を微小化する
ことができる半導体メモリセル、あるいはロジック用の
半導体メモリセル、更には、少なくとも２つのトランジ
スタと接合型トランジスタ、あるいは、少なくとも２つ
のトランジスタと接合型トランジスタとダイオードを１
つに融合した半導体メモリセルを提供することにある。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
めの本発明の第１の態様に係る半導体メモリセルは、
（１）ソース／ドレイン領域、チャネル形成領域及びゲ
ート領域を有する第１導電形の読み出し用の第１のトラ
ンジスタ、（２）ソース／ドレイン領域、チャネル形成
領域及びゲート領域を有する第２導電形のスイッチ用の
第２のトランジスタ、並びに、（３）ソース／ドレイン
領域、チャネル領域及びゲート部を有する電流制御用の
接合型トランジスタ、から成り、（ａ）第２導電形を有
する半導体性の第１の領域、（ｂ）第１の領域の表面領
域に設けられた、第１導電形を有する半導体性の第２の
領域、（ｃ）第２の領域の表面領域に設けられ、且つ、
整流接合を形成して接する第３の領域、（ｄ）第２の領
域とは離間して第１の領域の表面領域に設けられた、第
１導電形を有する半導体性の第４の領域、（ｅ）第４の
領域の表面領域に設けられ、且つ、整流接合を形成して
接する第５の領域、並びに、（ｆ）第１の領域と第３の
領域、及び、第２の領域と第４の領域を橋渡すごとく絶
縁膜を介して設けられ、第１のトランジスタと第２のト
ランジスタとで共有されたゲート領域、を有し、（Ａ−
１）第１のトランジスタの一方のソース／ドレイン領域
は、第２の領域の表面領域から構成され、（Ａ−２）第
１のトランジスタの他方のソース／ドレイン領域は、第
４の領域の表面領域から構成され、（Ａ−３）第１のト
ランジスタのチャネル形成領域は、第２の領域の該表面
領域と第４の領域の該表面領域とで挟まれた第１の領域
の表面領域から構成され、（Ｂ−１）第２のトランジス
タの一方のソース／ドレイン領域は、第１のトランジス
タのチャネル形成領域を構成する第１の領域の該表面領
域から構成され、（Ｂ−２）第２のトランジスタの他方
のソース／ドレイン領域は、第３の領域から構成され、
（Ｂ−３）第２のトランジスタのチャネル形成領域は、
第１のトランジスタの一方のソース／ドレイン領域を構
成する第２の領域の該表面領域から構成され、（Ｃ−
１）接合型トランジスタのゲート部は、第５の領域、及
び、該第５の領域と対向する第１の領域の部分から構成
され、（Ｃ−２）接合型トランジスタのチャネル領域
は、第５の領域と第１の領域の該部分とで挟まれた第４
の領域の一部から構成され、（Ｃ−３）接合型トランジ
スタの一方のソース／ドレイン領域は、接合型トランジ
スタのチャネル領域の一端から延び、且つ、第１のトラ
ンジスタの他方のソース／ドレイン領域を構成する第４
の領域の該表面領域から構成され、（Ｃ−４）接合型ト
ランジスタの他方のソース／ドレイン領域は、接合型ト
ランジスタのチャネル領域の他端から延びる第４の領域
の部分から構成され、（Ｄ）ゲート領域は、メモリ選択
用の第１の配線に接続され、（Ｅ）第３の領域は、書き
込み情報設定線に接続され、（Ｆ）第４の領域は、第２
の配線に接続され、（Ｇ）第５の領域は、第３の配線に
接続されている半導体メモリセルであって、ゲート領域
の延びる方向に垂直であってゲート領域の中心を通る第
１仮想垂直面で半導体メモリセルを切断したとき、ゲー
ト領域近傍の第２の領域と第４の領域とは、ゲート領域
の延びる方向に平行であってゲート領域の中心を通る第
２仮想垂直面に対して略対称であることを特徴とする。
尚、本明細書における「仮想垂直面」とは、第１の領域
の表面に対して垂直な仮想平面を意味する。
めの本発明の第１の態様に係る半導体メモリセルは、
（１）ソース／ドレイン領域、チャネル形成領域及びゲ
ート領域を有する第１導電形の読み出し用の第１のトラ
ンジスタ、（２）ソース／ドレイン領域、チャネル形成
領域及びゲート領域を有する第２導電形のスイッチ用の
第２のトランジスタ、並びに、（３）ソース／ドレイン
領域、チャネル領域及びゲート部を有する電流制御用の
接合型トランジスタ、から成り、（ａ）第２導電形を有
する半導体性の第１の領域、（ｂ）第１の領域の表面領
域に設けられた、第１導電形を有する半導体性の第２の
領域、（ｃ）第２の領域の表面領域に設けられ、且つ、
整流接合を形成して接する第３の領域、（ｄ）第２の領
域とは離間して第１の領域の表面領域に設けられた、第
１導電形を有する半導体性の第４の領域、（ｅ）第４の
領域の表面領域に設けられ、且つ、整流接合を形成して
接する第５の領域、並びに、（ｆ）第１の領域と第３の
領域、及び、第２の領域と第４の領域を橋渡すごとく絶
縁膜を介して設けられ、第１のトランジスタと第２のト
ランジスタとで共有されたゲート領域、を有し、（Ａ−
１）第１のトランジスタの一方のソース／ドレイン領域
は、第２の領域の表面領域から構成され、（Ａ−２）第
１のトランジスタの他方のソース／ドレイン領域は、第
４の領域の表面領域から構成され、（Ａ−３）第１のト
ランジスタのチャネル形成領域は、第２の領域の該表面
領域と第４の領域の該表面領域とで挟まれた第１の領域
の表面領域から構成され、（Ｂ−１）第２のトランジス
タの一方のソース／ドレイン領域は、第１のトランジス
タのチャネル形成領域を構成する第１の領域の該表面領
域から構成され、（Ｂ−２）第２のトランジスタの他方
のソース／ドレイン領域は、第３の領域から構成され、
（Ｂ−３）第２のトランジスタのチャネル形成領域は、
第１のトランジスタの一方のソース／ドレイン領域を構
成する第２の領域の該表面領域から構成され、（Ｃ−
１）接合型トランジスタのゲート部は、第５の領域、及
び、該第５の領域と対向する第１の領域の部分から構成
され、（Ｃ−２）接合型トランジスタのチャネル領域
は、第５の領域と第１の領域の該部分とで挟まれた第４
の領域の一部から構成され、（Ｃ−３）接合型トランジ
スタの一方のソース／ドレイン領域は、接合型トランジ
スタのチャネル領域の一端から延び、且つ、第１のトラ
ンジスタの他方のソース／ドレイン領域を構成する第４
の領域の該表面領域から構成され、（Ｃ−４）接合型ト
ランジスタの他方のソース／ドレイン領域は、接合型ト
ランジスタのチャネル領域の他端から延びる第４の領域
の部分から構成され、（Ｄ）ゲート領域は、メモリ選択
用の第１の配線に接続され、（Ｅ）第３の領域は、書き
込み情報設定線に接続され、（Ｆ）第４の領域は、第２
の配線に接続され、（Ｇ）第５の領域は、第３の配線に
接続されている半導体メモリセルであって、ゲート領域
の延びる方向に垂直であってゲート領域の中心を通る第
１仮想垂直面で半導体メモリセルを切断したとき、ゲー
ト領域近傍の第２の領域と第４の領域とは、ゲート領域
の延びる方向に平行であってゲート領域の中心を通る第
２仮想垂直面に対して略対称であることを特徴とする。
尚、本明細書における「仮想垂直面」とは、第１の領域
の表面に対して垂直な仮想平面を意味する。
【００１２】本発明の第１の態様に係る半導体メモリセ
ルにおいては、第５の領域は、第３の配線に接続される
代わりに、書き込み情報設定線に接続されている構成と
することができる。あるいは又、第５の領域は、第３の
配線に接続される代わりに、第１の領域に接続されてい
る構成とすることができる。
ルにおいては、第５の領域は、第３の配線に接続される
代わりに、書き込み情報設定線に接続されている構成と
することができる。あるいは又、第５の領域は、第３の
配線に接続される代わりに、第１の領域に接続されてい
る構成とすることができる。
【００１３】本発明の第１の態様に係る半導体メモリセ
ルにおいては、ソース／ドレイン領域、チャネル領域及
びゲート部を有する電流制御用の第２の接合型トランジ
スタを更に備え、第２の接合型トランジスタのゲート部
は、第３領域、及び、該第３の領域と対向する第１の領
域の部分から構成され、第２の接合型トランジスタのチ
ャネル領域は、第３の領域と第１の領域の該部分とで挟
まれた第２の領域の一部から構成され、第２の接合型ト
ランジスタの一方のソース／ドレイン領域は、第２の接
合型トランジスタのチャネル領域の一端から延び、且
つ、第１のトランジスタの一方のソース／ドレイン領域
を構成する第２の領域の前記表面領域から構成され、第
２の接合型トランジスタの他方のソース／ドレイン領域
は、第２の接合型トランジスタのチャネル領域の他端か
ら延びる第２の領域の部分から構成されている構成とす
ることができる。そして、この場合、第５の領域は、第
３の配線に接続される代わりに、第１の領域に接続され
ている構成とすることができる。
ルにおいては、ソース／ドレイン領域、チャネル領域及
びゲート部を有する電流制御用の第２の接合型トランジ
スタを更に備え、第２の接合型トランジスタのゲート部
は、第３領域、及び、該第３の領域と対向する第１の領
域の部分から構成され、第２の接合型トランジスタのチ
ャネル領域は、第３の領域と第１の領域の該部分とで挟
まれた第２の領域の一部から構成され、第２の接合型ト
ランジスタの一方のソース／ドレイン領域は、第２の接
合型トランジスタのチャネル領域の一端から延び、且
つ、第１のトランジスタの一方のソース／ドレイン領域
を構成する第２の領域の前記表面領域から構成され、第
２の接合型トランジスタの他方のソース／ドレイン領域
は、第２の接合型トランジスタのチャネル領域の他端か
ら延びる第２の領域の部分から構成されている構成とす
ることができる。そして、この場合、第５の領域は、第
３の配線に接続される代わりに、第１の領域に接続され
ている構成とすることができる。
【００１４】上記の目的を達成するための本発明の第２
の態様に係る半導体メモリセルは、電流制御用の第３の
トランジスタが設けられている点が本発明の第１の態様
に係る半導体メモリセルと相違する。即ち、本発明の第
２の態様に係る半導体メモリセルは、（１）ソース／ド
レイン領域、チャネル形成領域、及びゲート領域を有す
る第１導電形の読み出し用の第１のトランジスタ、
（２）ソース／ドレイン領域、チャネル形成領域、及び
ゲート領域を有する第２導電形のスイッチ用の第２のト
ランジスタ、（３）ソース／ドレイン領域、チャネル形
成領域、及びゲート領域を有する第２導電形の電流制御
用の第３のトランジスタ、並びに、（４）ソース／ドレ
イン領域、チャネル領域及びゲート部を有する電流制御
用の接合型トランジスタ、から成り、（ａ）第２導電形
を有する半導体性の第１の領域、（ｂ）第１の領域の表
面領域に設けられた、第１導電形を有する半導体性の第
２の領域、（ｃ）第２の領域の表面領域に設けられ、且
つ、整流接合を形成して接する第３の領域、（ｄ）第２
の領域とは離間して第１の領域の表面領域に設けられ
た、第１導電形を有する半導体性の第４の領域、（ｅ）
第４の領域の表面領域に設けられ、且つ、整流接合を形
成して接する第５の領域、並びに、（ｆ）第１の領域と
第３の領域、第２の領域と第４の領域、及び、第１の領
域と第５の領域を橋渡すごとく絶縁膜を介して設けら
れ、第１のトランジスタと第２のトランジスタと第３の
トランジスタとで共有されたゲート領域、を有し、（Ａ
−１）第１のトランジスタの一方のソース／ドレイン領
域は、第２の領域の表面領域から構成され、（Ａ−２）
第１のトランジスタの他方のソース／ドレイン領域は、
第４の領域の表面領域から構成され、（Ａ−３）第１の
トランジスタのチャネル形成領域は、第２の領域の該表
面領域と第４の領域の該表面領域とで挟まれた第１の領
域の表面領域から構成され、（Ｂ−１）第２のトランジ
スタの一方のソース／ドレイン領域は、第１のトランジ
スタのチャネル形成領域を構成する第１の領域の該表面
領域から構成され、（Ｂ−２）第２のトランジスタの他
方のソース／ドレイン領域は、第３の領域から構成さ
れ、（Ｂ−３）第２のトランジスタのチャネル形成領域
は、第１のトランジスタの一方のソース／ドレイン領域
を構成する第２の領域の該表面領域から構成され、（Ｃ
−１）第３のトランジスタの一方のソース／ドレイン領
域は、第１の領域の該表面領域から構成され、（Ｃ−
２）第３のトランジスタの他方のソース／ドレイン領域
は、第５の領域から構成され、（Ｃ−３）第３のトラン
ジスタのチャネル形成領域は、第４の領域の該表面領域
から構成され、（Ｄ−１）接合型トランジスタのゲート
部は、第５の領域、及び、該第５の領域と対向する第１
の領域の部分から構成され、（Ｄ−２）接合型トランジ
スタのチャネル領域は、第５の領域と第１の領域の該部
分とで挟まれた第４の領域の一部から構成され、（Ｄ−
３）接合型トランジスタの一方のソース／ドレイン領域
は、接合型トランジスタのチャネル領域の一端から延
び、且つ、第１のトランジスタの他方のソース／ドレイ
ン領域を構成し、そして、第３のトランジスタのチャネ
ル形成領域を構成する第４の領域の該表面領域から構成
され、（Ｄ−４）接合型トランジスタの他方のソース／
ドレイン領域は、接合型トランジスタのチャネル領域の
他端から延びる第４の領域の部分から構成され、（Ｅ）
ゲート領域は、メモリ選択用の第１の配線に接続され、
（Ｆ）第３の領域は、書き込み情報設定線に接続され、
（Ｇ）第４の領域は、第２の配線に接続されている半導
体メモリセルであって、ゲート領域の延びる方向に垂直
であってゲート領域の中心を通る第１仮想垂直面で半導
体メモリセルを切断したとき、ゲート領域近傍の第２の
領域と第４の領域とは、ゲート領域の延びる方向に平行
であってゲート領域の中心を通る第２仮想垂直面に対し
て略対称であることを特徴とする。
の態様に係る半導体メモリセルは、電流制御用の第３の
トランジスタが設けられている点が本発明の第１の態様
に係る半導体メモリセルと相違する。即ち、本発明の第
２の態様に係る半導体メモリセルは、（１）ソース／ド
レイン領域、チャネル形成領域、及びゲート領域を有す
る第１導電形の読み出し用の第１のトランジスタ、
（２）ソース／ドレイン領域、チャネル形成領域、及び
ゲート領域を有する第２導電形のスイッチ用の第２のト
ランジスタ、（３）ソース／ドレイン領域、チャネル形
成領域、及びゲート領域を有する第２導電形の電流制御
用の第３のトランジスタ、並びに、（４）ソース／ドレ
イン領域、チャネル領域及びゲート部を有する電流制御
用の接合型トランジスタ、から成り、（ａ）第２導電形
を有する半導体性の第１の領域、（ｂ）第１の領域の表
面領域に設けられた、第１導電形を有する半導体性の第
２の領域、（ｃ）第２の領域の表面領域に設けられ、且
つ、整流接合を形成して接する第３の領域、（ｄ）第２
の領域とは離間して第１の領域の表面領域に設けられ
た、第１導電形を有する半導体性の第４の領域、（ｅ）
第４の領域の表面領域に設けられ、且つ、整流接合を形
成して接する第５の領域、並びに、（ｆ）第１の領域と
第３の領域、第２の領域と第４の領域、及び、第１の領
域と第５の領域を橋渡すごとく絶縁膜を介して設けら
れ、第１のトランジスタと第２のトランジスタと第３の
トランジスタとで共有されたゲート領域、を有し、（Ａ
−１）第１のトランジスタの一方のソース／ドレイン領
域は、第２の領域の表面領域から構成され、（Ａ−２）
第１のトランジスタの他方のソース／ドレイン領域は、
第４の領域の表面領域から構成され、（Ａ−３）第１の
トランジスタのチャネル形成領域は、第２の領域の該表
面領域と第４の領域の該表面領域とで挟まれた第１の領
域の表面領域から構成され、（Ｂ−１）第２のトランジ
スタの一方のソース／ドレイン領域は、第１のトランジ
スタのチャネル形成領域を構成する第１の領域の該表面
領域から構成され、（Ｂ−２）第２のトランジスタの他
方のソース／ドレイン領域は、第３の領域から構成さ
れ、（Ｂ−３）第２のトランジスタのチャネル形成領域
は、第１のトランジスタの一方のソース／ドレイン領域
を構成する第２の領域の該表面領域から構成され、（Ｃ
−１）第３のトランジスタの一方のソース／ドレイン領
域は、第１の領域の該表面領域から構成され、（Ｃ−
２）第３のトランジスタの他方のソース／ドレイン領域
は、第５の領域から構成され、（Ｃ−３）第３のトラン
ジスタのチャネル形成領域は、第４の領域の該表面領域
から構成され、（Ｄ−１）接合型トランジスタのゲート
部は、第５の領域、及び、該第５の領域と対向する第１
の領域の部分から構成され、（Ｄ−２）接合型トランジ
スタのチャネル領域は、第５の領域と第１の領域の該部
分とで挟まれた第４の領域の一部から構成され、（Ｄ−
３）接合型トランジスタの一方のソース／ドレイン領域
は、接合型トランジスタのチャネル領域の一端から延
び、且つ、第１のトランジスタの他方のソース／ドレイ
ン領域を構成し、そして、第３のトランジスタのチャネ
ル形成領域を構成する第４の領域の該表面領域から構成
され、（Ｄ−４）接合型トランジスタの他方のソース／
ドレイン領域は、接合型トランジスタのチャネル領域の
他端から延びる第４の領域の部分から構成され、（Ｅ）
ゲート領域は、メモリ選択用の第１の配線に接続され、
（Ｆ）第３の領域は、書き込み情報設定線に接続され、
（Ｇ）第４の領域は、第２の配線に接続されている半導
体メモリセルであって、ゲート領域の延びる方向に垂直
であってゲート領域の中心を通る第１仮想垂直面で半導
体メモリセルを切断したとき、ゲート領域近傍の第２の
領域と第４の領域とは、ゲート領域の延びる方向に平行
であってゲート領域の中心を通る第２仮想垂直面に対し
て略対称であることを特徴とする。
【００１５】本発明の第２の態様に係る半導体メモリセ
ルにおいては、ソース／ドレイン領域、チャネル領域及
びゲート部を有する電流制御用の第２の接合型トランジ
スタを更に備え、第２の接合型トランジスタのゲート部
は、第３領域、及び、該第３の領域と対向する第１の領
域の部分から構成され、第２の接合型トランジスタのチ
ャネル領域は、第３の領域と第１の領域の該部分とで挟
まれた第２の領域の一部から構成され、第２の接合型ト
ランジスタの一方のソース／ドレイン領域は、第２の接
合型トランジスタのチャネル領域の一端から延び、且
つ、第１のトランジスタの一方のソース／ドレイン領域
を構成する第２の領域の前記表面領域から構成され、第
２の接合型トランジスタの他方のソース／ドレイン領域
は、第２の接合型トランジスタのチャネル領域の他端か
ら延びる第２の領域の部分から構成されている構成とす
ることができる。
ルにおいては、ソース／ドレイン領域、チャネル領域及
びゲート部を有する電流制御用の第２の接合型トランジ
スタを更に備え、第２の接合型トランジスタのゲート部
は、第３領域、及び、該第３の領域と対向する第１の領
域の部分から構成され、第２の接合型トランジスタのチ
ャネル領域は、第３の領域と第１の領域の該部分とで挟
まれた第２の領域の一部から構成され、第２の接合型ト
ランジスタの一方のソース／ドレイン領域は、第２の接
合型トランジスタのチャネル領域の一端から延び、且
つ、第１のトランジスタの一方のソース／ドレイン領域
を構成する第２の領域の前記表面領域から構成され、第
２の接合型トランジスタの他方のソース／ドレイン領域
は、第２の接合型トランジスタのチャネル領域の他端か
ら延びる第２の領域の部分から構成されている構成とす
ることができる。
【００１６】上記の目的を達成するための本発明の第３
の態様に係る半導体メモリセルは、接合型トランジスタ
の設けられている位置が本発明の第１の態様に係る半導
体メモリセルと相違する。即ち、本発明の第３の態様に
係る半導体メモリセルは、（１）ソース／ドレイン領
域、チャネル形成領域及びゲート領域を有する第１導電
形の読み出し用の第１のトランジスタ、（２）ソース／
ドレイン領域、チャネル形成領域及びゲート領域を有す
る第２導電形のスイッチ用の第２のトランジスタ、並び
に、（３）ソース／ドレイン領域、チャネル領域及びゲ
ート部を有する電流制御用の接合型トランジスタ、から
成り、（ａ）第２導電形を有する半導体性の第１の領
域、（ｂ）第１の領域の表面領域に設けられた、第１導
電形を有する半導体性の第２の領域、（ｃ）第２の領域
の表面領域に設けられ、且つ、整流接合を形成して接す
る第３の領域、（ｄ）第２の領域とは離間して第１の領
域の表面領域に設けられた、第１導電形を有する半導体
性の第４の領域、（ｅ）第４の領域の表面領域に設けら
れ、且つ、整流接合を形成して接する第５の領域、並び
に、（ｆ）第１の領域と第３の領域、及び、第２の領域
と第４の領域を橋渡すごとく絶縁膜を介して設けられ、
第１のトランジスタと第２のトランジスタとで共有され
たゲート領域、を有し、（Ａ−１）第１のトランジスタ
の一方のソース／ドレイン領域は、第２の領域の表面領
域から構成され、（Ａ−２）第１のトランジスタの他方
のソース／ドレイン領域は、第４の領域の表面領域から
構成され、（Ａ−３）第１のトランジスタのチャネル形
成領域は、第２の領域の該表面領域と第４の領域の該表
面領域とで挟まれた第１の領域の表面領域から構成さ
れ、（Ｂ−１）第２のトランジスタの一方のソース／ド
レイン領域は、第１のトランジスタのチャネル形成領域
を構成する第１の領域の該表面領域から構成され、（Ｂ
−２）第２のトランジスタの他方のソース／ドレイン領
域は、第３の領域から構成され、（Ｂ−３）第２のトラ
ンジスタのチャネル形成領域は、第１のトランジスタの
一方のソース／ドレイン領域を構成する第２の領域の該
表面領域から構成され、（Ｃ−１）接合型トランジスタ
のゲート部は、第３領域、及び、該第３の領域と対向す
る第１の領域の部分から構成され、（Ｃ−２）接合型ト
ランジスタのチャネル領域は、第３の領域と第１の領域
の該部分とで挟まれた第２の領域の一部から構成され、
（Ｃ−３）接合型トランジスタの一方のソース／ドレイ
ン領域は、接合型トランジスタのチャネル領域の一端か
ら延び、且つ、第１のトランジスタの一方のソース／ド
レイン領域を構成する第２の領域の該表面領域から構成
され、（Ｃ−４）接合型トランジスタの他方のソース／
ドレイン領域は、接合型トランジスタのチャネル領域の
他端から延びる第２の領域の部分から構成され、（Ｄ）
ゲート領域は、メモリ選択用の第１の配線に接続され、
（Ｅ）第３の領域は、書き込み情報設定線に接続され、
（Ｆ）第４の領域は、第２の配線に接続され、（Ｇ）第
５の領域は、第１の領域に接続されている半導体メモリ
セルであって、ゲート領域の延びる方向に垂直であって
ゲート領域の中心を通る第１仮想垂直面で半導体メモリ
セルを切断したとき、ゲート領域近傍の第２の領域と第
４の領域とは、ゲート領域の延びる方向に平行であって
ゲート領域の中心を通る第２仮想垂直面に対して略対称
であることを特徴とする。尚、第５の領域は、第１の態
様に係る半導体メモリセルと異なり、接合型トランジス
タの構成には何ら関係がないが、第５の領域と第１の領
域とが接続されているので、情報を蓄積すべき領域を増
加させることができ、半導体メモリセルが情報を保持す
る時間を延長させることができる。
の態様に係る半導体メモリセルは、接合型トランジスタ
の設けられている位置が本発明の第１の態様に係る半導
体メモリセルと相違する。即ち、本発明の第３の態様に
係る半導体メモリセルは、（１）ソース／ドレイン領
域、チャネル形成領域及びゲート領域を有する第１導電
形の読み出し用の第１のトランジスタ、（２）ソース／
ドレイン領域、チャネル形成領域及びゲート領域を有す
る第２導電形のスイッチ用の第２のトランジスタ、並び
に、（３）ソース／ドレイン領域、チャネル領域及びゲ
ート部を有する電流制御用の接合型トランジスタ、から
成り、（ａ）第２導電形を有する半導体性の第１の領
域、（ｂ）第１の領域の表面領域に設けられた、第１導
電形を有する半導体性の第２の領域、（ｃ）第２の領域
の表面領域に設けられ、且つ、整流接合を形成して接す
る第３の領域、（ｄ）第２の領域とは離間して第１の領
域の表面領域に設けられた、第１導電形を有する半導体
性の第４の領域、（ｅ）第４の領域の表面領域に設けら
れ、且つ、整流接合を形成して接する第５の領域、並び
に、（ｆ）第１の領域と第３の領域、及び、第２の領域
と第４の領域を橋渡すごとく絶縁膜を介して設けられ、
第１のトランジスタと第２のトランジスタとで共有され
たゲート領域、を有し、（Ａ−１）第１のトランジスタ
の一方のソース／ドレイン領域は、第２の領域の表面領
域から構成され、（Ａ−２）第１のトランジスタの他方
のソース／ドレイン領域は、第４の領域の表面領域から
構成され、（Ａ−３）第１のトランジスタのチャネル形
成領域は、第２の領域の該表面領域と第４の領域の該表
面領域とで挟まれた第１の領域の表面領域から構成さ
れ、（Ｂ−１）第２のトランジスタの一方のソース／ド
レイン領域は、第１のトランジスタのチャネル形成領域
を構成する第１の領域の該表面領域から構成され、（Ｂ
−２）第２のトランジスタの他方のソース／ドレイン領
域は、第３の領域から構成され、（Ｂ−３）第２のトラ
ンジスタのチャネル形成領域は、第１のトランジスタの
一方のソース／ドレイン領域を構成する第２の領域の該
表面領域から構成され、（Ｃ−１）接合型トランジスタ
のゲート部は、第３領域、及び、該第３の領域と対向す
る第１の領域の部分から構成され、（Ｃ−２）接合型ト
ランジスタのチャネル領域は、第３の領域と第１の領域
の該部分とで挟まれた第２の領域の一部から構成され、
（Ｃ−３）接合型トランジスタの一方のソース／ドレイ
ン領域は、接合型トランジスタのチャネル領域の一端か
ら延び、且つ、第１のトランジスタの一方のソース／ド
レイン領域を構成する第２の領域の該表面領域から構成
され、（Ｃ−４）接合型トランジスタの他方のソース／
ドレイン領域は、接合型トランジスタのチャネル領域の
他端から延びる第２の領域の部分から構成され、（Ｄ）
ゲート領域は、メモリ選択用の第１の配線に接続され、
（Ｅ）第３の領域は、書き込み情報設定線に接続され、
（Ｆ）第４の領域は、第２の配線に接続され、（Ｇ）第
５の領域は、第１の領域に接続されている半導体メモリ
セルであって、ゲート領域の延びる方向に垂直であって
ゲート領域の中心を通る第１仮想垂直面で半導体メモリ
セルを切断したとき、ゲート領域近傍の第２の領域と第
４の領域とは、ゲート領域の延びる方向に平行であって
ゲート領域の中心を通る第２仮想垂直面に対して略対称
であることを特徴とする。尚、第５の領域は、第１の態
様に係る半導体メモリセルと異なり、接合型トランジス
タの構成には何ら関係がないが、第５の領域と第１の領
域とが接続されているので、情報を蓄積すべき領域を増
加させることができ、半導体メモリセルが情報を保持す
る時間を延長させることができる。
【００１７】本発明の半導体メモリセルにおける接合型
トランジスタ（ＪＦＥＴ）、あるいは第２の接合型トラ
ンジスタは、 これらの接合型トランジスタのそれぞれの対向する
ゲート部の間の距離（チャネル領域の厚さ）を最適化
し、且つ、 これらの接合型トランジスタのそれぞれの対向する
それぞれのゲート部における不純物濃度と、接合型トラ
ンジスタのチャネル領域における不純物濃度とを最適化
することによって、形成することができる。尚、ゲート
部の間の距離（チャネル領域の厚さ）、並びにゲート部
及びチャネル領域における不純物濃度の最適化を図らな
い場合、空乏層が広がらず、接合型トランジスタのオン
／オフ動作を得ることができない。これらの最適化は、
コンピュータシミュレーションや実験によって行う必要
がある。
トランジスタ（ＪＦＥＴ）、あるいは第２の接合型トラ
ンジスタは、 これらの接合型トランジスタのそれぞれの対向する
ゲート部の間の距離（チャネル領域の厚さ）を最適化
し、且つ、 これらの接合型トランジスタのそれぞれの対向する
それぞれのゲート部における不純物濃度と、接合型トラ
ンジスタのチャネル領域における不純物濃度とを最適化
することによって、形成することができる。尚、ゲート
部の間の距離（チャネル領域の厚さ）、並びにゲート部
及びチャネル領域における不純物濃度の最適化を図らな
い場合、空乏層が広がらず、接合型トランジスタのオン
／オフ動作を得ることができない。これらの最適化は、
コンピュータシミュレーションや実験によって行う必要
がある。
【００１８】本発明の第１の態様、第２の態様あるいは
第３の態様に係る半導体メモリセルにおいては、更に、
前記第１仮想垂直面で半導体メモリセルを切断したと
き、ゲート領域近傍の第３の領域と第５の領域とは、前
記第２仮想垂直面に対して略対称であることが好まし
い。
第３の態様に係る半導体メモリセルにおいては、更に、
前記第１仮想垂直面で半導体メモリセルを切断したと
き、ゲート領域近傍の第３の領域と第５の領域とは、前
記第２仮想垂直面に対して略対称であることが好まし
い。
【００１９】本発明の第１の態様の態様に係る半導体メ
モリセルにおいては、第２の領域を第４の配線に接続
し、第２の配線をビット線とし、第４の配線に所定の電
位を加える構成、あるいは、第４の配線をビット線と
し、第２の配線に所定の電位を加える構成とすることが
好ましい。
モリセルにおいては、第２の領域を第４の配線に接続
し、第２の配線をビット線とし、第４の配線に所定の電
位を加える構成、あるいは、第４の配線をビット線と
し、第２の配線に所定の電位を加える構成とすることが
好ましい。
【００２０】一方、本発明の第２の態様あるいは第３の
態様に係る半導体メモリセルにおいては、第２の領域を
第３の配線に接続し、第２の配線をビット線とし、第３
の配線に所定の電位を加える構成、あるいは、第３の配
線をビット線とし、第２の配線に所定の電位を加える構
成とすることが好ましい。
態様に係る半導体メモリセルにおいては、第２の領域を
第３の配線に接続し、第２の配線をビット線とし、第３
の配線に所定の電位を加える構成、あるいは、第３の配
線をビット線とし、第２の配線に所定の電位を加える構
成とすることが好ましい。
【００２１】あるいは又、各種の変形を含む本発明の第
１の態様、第２の態様若しくは第３の態様に係る半導体
メモリセルにおいては、配線構成の簡素化のために、第
２の領域と第３の領域とによってダイオードが構成さ
れ、第２の領域は、第３の領域を介して書き込み情報設
定線に接続されている構成とすることが好ましい。これ
らの場合、第２の配線をビット線とする構成、あるい
は、書き込み情報設定線をビット線と兼用させ、第２の
配線に所定の電位を加える構成とすることが望ましい。
１の態様、第２の態様若しくは第３の態様に係る半導体
メモリセルにおいては、配線構成の簡素化のために、第
２の領域と第３の領域とによってダイオードが構成さ
れ、第２の領域は、第３の領域を介して書き込み情報設
定線に接続されている構成とすることが好ましい。これ
らの場合、第２の配線をビット線とする構成、あるい
は、書き込み情報設定線をビット線と兼用させ、第２の
配線に所定の電位を加える構成とすることが望ましい。
【００２２】第３の領域が第２の領域とは逆の導電形を
有する半導体性の領域から構成されている場合、ダイオ
ードはｐｎ接合ダイオードであり、かかるｐｎ接合ダイ
オードは、ｐｎ接合ダイオードを構成する各領域の不純
物濃度を適切な値とすることによって形成することがで
きる。ところで、ｐｎ接合ダイオードを形成する各領域
における電位設定、あるいは、各領域の不純物濃度関係
の設計が不適切であると、このｐｎ接合ダイオードから
の注入キャリアが半導体メモリセルをラッチアップさせ
る可能性がある。
有する半導体性の領域から構成されている場合、ダイオ
ードはｐｎ接合ダイオードであり、かかるｐｎ接合ダイ
オードは、ｐｎ接合ダイオードを構成する各領域の不純
物濃度を適切な値とすることによって形成することがで
きる。ところで、ｐｎ接合ダイオードを形成する各領域
における電位設定、あるいは、各領域の不純物濃度関係
の設計が不適切であると、このｐｎ接合ダイオードから
の注入キャリアが半導体メモリセルをラッチアップさせ
る可能性がある。
【００２３】このような場合には、整流接合を形成して
接するダイオード構成領域を第２の領域の表面領域に設
け、該ダイオード構成領域と第２の領域とによって多数
キャリア・ダイオードが構成され、第２の領域は、該ダ
イオード構成領域を介して書き込み情報設定線に接続さ
れている構成とすることが好ましい。尚、ダイオード構
成領域を構成する材料を、第２の領域の多数キャリアに
基づき動作し、しかも、接合部に順方向バイアスが印加
されたときにも多数キャリアを注入しないショットキ接
合あるいはＩＳＯ型ヘテロ接合を形成する材料とするこ
とが好ましい。即ち、整流接合を、ショットキ接合又は
ＩＳＯ型ヘテロ接合といった多数キャリア接合とするこ
とが好ましい。ここで、ＩＳＯ型ヘテロ接合とは、同じ
導電形を有し、しかも異種の２種類の半導体性の領域間
に形成されるヘテロ接合を意味する。ＩＳＯ型ヘテロ接
合の詳細は、例えば、S.M. Sze 著、"Physics of Semic
onductor Devices"、第２版、第１２２頁（John Wiley
& Sons 出版）に記載されている。尚、これらのショッ
トキ接合あるいはＩＳＯ型ヘテロ接合においては、順方
向電圧はｐｎ接合における順方向電圧よりも低い。多数
キャリア・ダイオードのこのような性質により、ラッチ
アップ現象を回避することができる。ショットキ接合
は、ダイオード構成領域がアルミニウム、モリブデン、
チタンといった金属や、ＴｉＳｉ2、ＷＳｉ2といったシ
リサイドから構成されている場合に、形成される。ＩＳ
Ｏ型ヘテロ接合は、ダイオード構成領域が、第２の領域
を構成する材料とは異なり、しかも、第２の領域と同じ
導電形を有する半導体材料から構成されている場合に、
形成される。尚、ダイオード構成領域は、書き込み情報
設定線と共通の材料（例えば、バリア層、グルーレイヤ
ーとして用いられるチタンシリサイドやＴｉＮ等の材
料）から構成することもできる。即ち、ダイオード構成
領域を第２の領域の表面領域に設け、このダイオード構
成領域を書き込み情報設定線の一部分と共通とする構造
とすることも可能である。この場合、配線材料とシリコ
ン半導体基板のシリコンとが反応して形成された化合物
からダイオード構成領域が構成された状態も、ダイオー
ド構成領域が書き込み情報設定線の一部分と共通である
構造に含まれる。
接するダイオード構成領域を第２の領域の表面領域に設
け、該ダイオード構成領域と第２の領域とによって多数
キャリア・ダイオードが構成され、第２の領域は、該ダ
イオード構成領域を介して書き込み情報設定線に接続さ
れている構成とすることが好ましい。尚、ダイオード構
成領域を構成する材料を、第２の領域の多数キャリアに
基づき動作し、しかも、接合部に順方向バイアスが印加
されたときにも多数キャリアを注入しないショットキ接
合あるいはＩＳＯ型ヘテロ接合を形成する材料とするこ
とが好ましい。即ち、整流接合を、ショットキ接合又は
ＩＳＯ型ヘテロ接合といった多数キャリア接合とするこ
とが好ましい。ここで、ＩＳＯ型ヘテロ接合とは、同じ
導電形を有し、しかも異種の２種類の半導体性の領域間
に形成されるヘテロ接合を意味する。ＩＳＯ型ヘテロ接
合の詳細は、例えば、S.M. Sze 著、"Physics of Semic
onductor Devices"、第２版、第１２２頁（John Wiley
& Sons 出版）に記載されている。尚、これらのショッ
トキ接合あるいはＩＳＯ型ヘテロ接合においては、順方
向電圧はｐｎ接合における順方向電圧よりも低い。多数
キャリア・ダイオードのこのような性質により、ラッチ
アップ現象を回避することができる。ショットキ接合
は、ダイオード構成領域がアルミニウム、モリブデン、
チタンといった金属や、ＴｉＳｉ2、ＷＳｉ2といったシ
リサイドから構成されている場合に、形成される。ＩＳ
Ｏ型ヘテロ接合は、ダイオード構成領域が、第２の領域
を構成する材料とは異なり、しかも、第２の領域と同じ
導電形を有する半導体材料から構成されている場合に、
形成される。尚、ダイオード構成領域は、書き込み情報
設定線と共通の材料（例えば、バリア層、グルーレイヤ
ーとして用いられるチタンシリサイドやＴｉＮ等の材
料）から構成することもできる。即ち、ダイオード構成
領域を第２の領域の表面領域に設け、このダイオード構
成領域を書き込み情報設定線の一部分と共通とする構造
とすることも可能である。この場合、配線材料とシリコ
ン半導体基板のシリコンとが反応して形成された化合物
からダイオード構成領域が構成された状態も、ダイオー
ド構成領域が書き込み情報設定線の一部分と共通である
構造に含まれる。
【００２４】本発明の半導体メモリセルは、半導体基板
表面領域、半導体基板に設けられた絶縁層上、半導体基
板に設けられたウエル構造内、あるいは絶縁体上に形成
することができるが、α粒子又は中性子に起因したソフ
ト・エラー対策の面から、半導体メモリセルは、ウエル
構造内に形成され、あるいは又、絶縁体（絶縁層）上に
形成され、あるいは又、所謂ＳＯＩ構造やＴＦＴ構造を
有することが好ましい。尚、絶縁体や絶縁層は半導体基
板上のみならず、ガラス基板や石英基板の上に形成され
ていてもよい。
表面領域、半導体基板に設けられた絶縁層上、半導体基
板に設けられたウエル構造内、あるいは絶縁体上に形成
することができるが、α粒子又は中性子に起因したソフ
ト・エラー対策の面から、半導体メモリセルは、ウエル
構造内に形成され、あるいは又、絶縁体（絶縁層）上に
形成され、あるいは又、所謂ＳＯＩ構造やＴＦＴ構造を
有することが好ましい。尚、絶縁体や絶縁層は半導体基
板上のみならず、ガラス基板や石英基板の上に形成され
ていてもよい。
【００２５】本発明の半導体メモリセルにおいては、第
１の領域の下に、第１導電形の高濃度不純物層が形成さ
れていることが、第１のトランジスタのチャネル形成領
域に蓄積される電位あるいは電荷の増加を図ることがで
きる面から好ましい。
１の領域の下に、第１導電形の高濃度不純物層が形成さ
れていることが、第１のトランジスタのチャネル形成領
域に蓄積される電位あるいは電荷の増加を図ることがで
きる面から好ましい。
【００２６】チャネル形成領域は、従来の方法に基づ
き、シリコンあるいはＧａＡｓ等から形成することがで
きる。第１のトランジスタあるいは第２のトランジスタ
のゲート領域は、従来の方法により、金属、不純物が添
加又はドープされたシリコン、アモルファスシリコンあ
るいはポリシリコン、シリサイド、高濃度に不純物を添
加したＧａＡｓ等から形成することができる。絶縁膜
は、従来の方法により、ＳｉＯ2、Ｓｉ3Ｎ4、Ａｌ
2Ｏ3、ＧａＡｌＡｓ等から形成することができる。各領
域は、要求される特性や構造に応じ、従来の方法によ
り、不純物が添加されたシリコン、アモルファスシリコ
ンあるいはポリシリコン、シリサイド、シリコン−ゲル
マニウム（Ｓｉ−Ｇｅ）、高濃度に不純物が添加された
ＧａＡｓ等から形成することができる。
き、シリコンあるいはＧａＡｓ等から形成することがで
きる。第１のトランジスタあるいは第２のトランジスタ
のゲート領域は、従来の方法により、金属、不純物が添
加又はドープされたシリコン、アモルファスシリコンあ
るいはポリシリコン、シリサイド、高濃度に不純物を添
加したＧａＡｓ等から形成することができる。絶縁膜
は、従来の方法により、ＳｉＯ2、Ｓｉ3Ｎ4、Ａｌ
2Ｏ3、ＧａＡｌＡｓ等から形成することができる。各領
域は、要求される特性や構造に応じ、従来の方法によ
り、不純物が添加されたシリコン、アモルファスシリコ
ンあるいはポリシリコン、シリサイド、シリコン−ゲル
マニウム（Ｓｉ−Ｇｅ）、高濃度に不純物が添加された
ＧａＡｓ等から形成することができる。
【００２７】本発明の半導体メモリセルにおいては第３
の領域を、要求される特性に応じて、シリサイドや金
属、金属化合物から構成してもよいが、半導体から構成
することが好ましい。また、第５の領域を、半導体から
構成してもよいし、シリサイドや金属、金属化合物から
構成してもよい。
の領域を、要求される特性に応じて、シリサイドや金
属、金属化合物から構成してもよいが、半導体から構成
することが好ましい。また、第５の領域を、半導体から
構成してもよいし、シリサイドや金属、金属化合物から
構成してもよい。
【００２８】本発明においては、第１仮想垂直面で半導
体メモリセルを切断したとき、ゲート領域近傍の第２の
領域と第４の領域とは、更には、構成に依っては、ゲー
ト領域近傍の第３の領域と第５の領域も、第２仮想垂直
面に対して略対称である。従って、半導体メモリセルの
設計時あるいは製造時の自由度を高めることができる。
体メモリセルを切断したとき、ゲート領域近傍の第２の
領域と第４の領域とは、更には、構成に依っては、ゲー
ト領域近傍の第３の領域と第５の領域も、第２仮想垂直
面に対して略対称である。従って、半導体メモリセルの
設計時あるいは製造時の自由度を高めることができる。
【００２９】しかも、本発明の半導体メモリセルにおい
て、第１のトランジスタ及び第２のトランジスタの各々
のゲート領域が共有であり、メモリセル選択用の第１の
配線に接続されているので、メモリセル選択用の第１の
配線は１本でよく、チップ面積を小さくすることができ
る。更には、読み出し用の第１のトランジスタとスイッ
チ用の第２のトランジスタとが１つに融合されているの
で、小さいセル面積とリーク電流の低減を図ることがで
きる。
て、第１のトランジスタ及び第２のトランジスタの各々
のゲート領域が共有であり、メモリセル選択用の第１の
配線に接続されているので、メモリセル選択用の第１の
配線は１本でよく、チップ面積を小さくすることができ
る。更には、読み出し用の第１のトランジスタとスイッ
チ用の第２のトランジスタとが１つに融合されているの
で、小さいセル面積とリーク電流の低減を図ることがで
きる。
【００３０】本発明の半導体メモリセルにおいては、メ
モリセル選択用の第１の配線の電位を適切に選択するこ
とにより、第１のトランジスタ及び第２のトランジスタ
のオン・オフ状態を制御することができる。即ち、情報
の書き込み時、メモリセル選択用の第１の配線の電位を
第２のトランジスタが充分オンとなる電位に設定する
と、第２のトランジスタは導通し、書き込み情報設定線
の電位に依存して第２のトランジスタにおけるチャネル
形成領域と一方のソース／ドレイン領域との間に形成さ
れたキャパシタに電荷が充電される。その結果、情報
は、第１のトランジスタのチャネル形成領域に、第２の
トランジスタのチャネル形成領域との電位差あるいは電
荷の形態で蓄積される。情報の読み出し時、第１のトラ
ンジスタのソース／ドレイン領域の電位は読み出し電位
となり、第１のトランジスタにおいては、チャネル形成
領域に蓄積された電位あるいは電荷（情報）は、チャネ
ル形成領域と他方のソース／ドレイン領域との間の電位
差又は電荷に変換され、その電荷（情報）に依存して、
ゲート領域から見た第１のトランジスタのスレッショー
ルド値が変化する。従って、情報の読み出し時、適切に
選定された電位をゲート領域に印加することによって、
第１のトランジスタのオン／オフ動作を制御することが
できる。この第１のトランジスタの動作状態を検出する
ことによって、情報の読み出しを行うことができる。
モリセル選択用の第１の配線の電位を適切に選択するこ
とにより、第１のトランジスタ及び第２のトランジスタ
のオン・オフ状態を制御することができる。即ち、情報
の書き込み時、メモリセル選択用の第１の配線の電位を
第２のトランジスタが充分オンとなる電位に設定する
と、第２のトランジスタは導通し、書き込み情報設定線
の電位に依存して第２のトランジスタにおけるチャネル
形成領域と一方のソース／ドレイン領域との間に形成さ
れたキャパシタに電荷が充電される。その結果、情報
は、第１のトランジスタのチャネル形成領域に、第２の
トランジスタのチャネル形成領域との電位差あるいは電
荷の形態で蓄積される。情報の読み出し時、第１のトラ
ンジスタのソース／ドレイン領域の電位は読み出し電位
となり、第１のトランジスタにおいては、チャネル形成
領域に蓄積された電位あるいは電荷（情報）は、チャネ
ル形成領域と他方のソース／ドレイン領域との間の電位
差又は電荷に変換され、その電荷（情報）に依存して、
ゲート領域から見た第１のトランジスタのスレッショー
ルド値が変化する。従って、情報の読み出し時、適切に
選定された電位をゲート領域に印加することによって、
第１のトランジスタのオン／オフ動作を制御することが
できる。この第１のトランジスタの動作状態を検出する
ことによって、情報の読み出しを行うことができる。
【００３１】しかも、本発明の半導体メモリセルにおい
ては、第１導電形の第１のトランジスタ及び第２導電形
の第２のトランジスタに加えて、接合型トランジスタが
備えられている。この接合型トランジスタは、情報の読
み出し時、オン／オフ動作の制御がなされるので、第１
のトランジスタのソース／ドレイン領域間を流れる電流
のマージンを非常に大きくとれる結果、例えば第２の配
線に接続し得る半導体メモリセルの数に制限を受け難く
なる。更に、電流制御用の第３のトランジスタを設けれ
ば、情報の読み出し時、オン／オフ動作の制御がなされ
るので、第１のトランジスタのソース／ドレイン領域間
を流れる電流のマージンを一層確実に非常に大きくとれ
る結果、例えば第２の配線に接続し得る半導体メモリセ
ルの数に制限を一層受け難い。
ては、第１導電形の第１のトランジスタ及び第２導電形
の第２のトランジスタに加えて、接合型トランジスタが
備えられている。この接合型トランジスタは、情報の読
み出し時、オン／オフ動作の制御がなされるので、第１
のトランジスタのソース／ドレイン領域間を流れる電流
のマージンを非常に大きくとれる結果、例えば第２の配
線に接続し得る半導体メモリセルの数に制限を受け難く
なる。更に、電流制御用の第３のトランジスタを設けれ
ば、情報の読み出し時、オン／オフ動作の制御がなされ
るので、第１のトランジスタのソース／ドレイン領域間
を流れる電流のマージンを一層確実に非常に大きくとれ
る結果、例えば第２の配線に接続し得る半導体メモリセ
ルの数に制限を一層受け難い。
【００３２】また、ダイオードを設ければ、第１のトラ
ンジスタの一方のソース／ドレイン領域（第２の領域）
に接続すべき第３の配線を設ける必要がなくなる。とこ
ろで、このような本発明の半導体メモリセルにおいて、
ダイオードを構成する各領域における電位設定、あるい
は、各領域の不純物濃度関係の設計が不適切であると、
情報の書き込み時、書き込み情報設定線に印加する電圧
が、第３の領域と第２の領域との接合部において大きな
順方向電流が流れない程度の小電圧（ｐｎ接合の場合、
０．４Ｖ以下）でないと、ラッチアップの危険性があ
る。ラッチアップを回避する１つの方法として、先に説
明したように、第２の領域の表面領域にダイオード構成
領域を形成し、ダイオード構成領域をシリサイドや金
属、金属化合物で構成してダイオード構成領域と第２の
領域との接合をショットキ接合とし、あるいは又、ダイ
オード構成領域と第２の領域との接合をＩＳＯ型ヘテロ
接合とするといった、多数キャリアが主として順方向電
流を構成する接合とする方法を挙げることができる。
ンジスタの一方のソース／ドレイン領域（第２の領域）
に接続すべき第３の配線を設ける必要がなくなる。とこ
ろで、このような本発明の半導体メモリセルにおいて、
ダイオードを構成する各領域における電位設定、あるい
は、各領域の不純物濃度関係の設計が不適切であると、
情報の書き込み時、書き込み情報設定線に印加する電圧
が、第３の領域と第２の領域との接合部において大きな
順方向電流が流れない程度の小電圧（ｐｎ接合の場合、
０．４Ｖ以下）でないと、ラッチアップの危険性があ
る。ラッチアップを回避する１つの方法として、先に説
明したように、第２の領域の表面領域にダイオード構成
領域を形成し、ダイオード構成領域をシリサイドや金
属、金属化合物で構成してダイオード構成領域と第２の
領域との接合をショットキ接合とし、あるいは又、ダイ
オード構成領域と第２の領域との接合をＩＳＯ型ヘテロ
接合とするといった、多数キャリアが主として順方向電
流を構成する接合とする方法を挙げることができる。
【００３３】本発明の半導体メモリセルは、情報を電
位、電位差、又は電荷等の形態で保持するが、接合リー
ク等のリーク電流によりいずれはそれらが減衰するため
リフレッシュを必要とするので、ＤＲＡＭ様に動作す
る。
位、電位差、又は電荷等の形態で保持するが、接合リー
ク等のリーク電流によりいずれはそれらが減衰するため
リフレッシュを必要とするので、ＤＲＡＭ様に動作す
る。
【００３４】
【発明の実施の形態】以下、図面を参照して、発明の実
施の形態（以下、実施の形態と略す）に基づき本発明を
説明する。尚、以下の説明における模式的な一部断面図
は、特に断りの無い限り、ゲート領域の延びる方向に垂
直であってゲート領域の中心を通る第１仮想垂直面で半
導体メモリセルを切断したときの図である。
施の形態（以下、実施の形態と略す）に基づき本発明を
説明する。尚、以下の説明における模式的な一部断面図
は、特に断りの無い限り、ゲート領域の延びる方向に垂
直であってゲート領域の中心を通る第１仮想垂直面で半
導体メモリセルを切断したときの図である。
【００３５】（実施の形態１）実施の形態１は、本発明
の第１の態様に係る半導体メモリセルに関する。実施の
形態１の半導体メモリセルの原理図を図１に示し、模式
的な一部断面図を図１１の（Ａ）及び（Ｂ）に示す。
尚、図１１の（Ａ）は、ゲート領域の延びる方向に垂直
であってゲート領域の中心を通る第１仮想垂直面（図１
１の（Ｂ）に一点鎖線ＰＬ1で示す）で半導体メモリセ
ルを切断したときの図であり、図１１の（Ｂ）は、ゲー
ト領域の延びる方向に平行であってゲート領域の中心を
通る第２仮想垂直面（図１１の（Ａ）に一点鎖線ＰＬ2
で示す）と平行な仮想垂直面で第５の領域ＳＣ5を含む
半導体メモリセルを切断したときの図である。
の第１の態様に係る半導体メモリセルに関する。実施の
形態１の半導体メモリセルの原理図を図１に示し、模式
的な一部断面図を図１１の（Ａ）及び（Ｂ）に示す。
尚、図１１の（Ａ）は、ゲート領域の延びる方向に垂直
であってゲート領域の中心を通る第１仮想垂直面（図１
１の（Ｂ）に一点鎖線ＰＬ1で示す）で半導体メモリセ
ルを切断したときの図であり、図１１の（Ｂ）は、ゲー
ト領域の延びる方向に平行であってゲート領域の中心を
通る第２仮想垂直面（図１１の（Ａ）に一点鎖線ＰＬ2
で示す）と平行な仮想垂直面で第５の領域ＳＣ5を含む
半導体メモリセルを切断したときの図である。
【００３６】実施の形態１の半導体メモリセルは、
（１）ソース／ドレイン領域、チャネル形成領域ＣＨ1
及びゲート領域Ｇを有する第１導電形（例えば、ｎチャ
ネル形）の読み出し用の第１のトランジスタＴＲ1、
（２）ソース／ドレイン領域、チャネル形成領域ＣＨ2
及びゲート領域Ｇを有する第２導電形（例えば、ｐチャ
ネル形）のスイッチ用の第２のトランジスタＴＲ2、並
びに、（３）ソース／ドレイン領域、チャネル領域ＣＨ
J1及びゲート部を有する電流制御用の接合型トランジス
タＪＦ1、から成り、（ａ）第２導電形（例えば、ｐ
+形）を有する半導体性の第１の領域ＳＣ1、（ｂ）第１
の領域ＳＣ1の表面領域に設けられた、第１導電形（例
えば、ｎ+形）を有する半導体性の第２の領域ＳＣ2、
（ｃ）第２の領域ＳＣ2の表面領域に設けられ、且つ、
整流接合を形成して接する、第２導電形（例えばｐ
++形）の半導体性の、又は、シリサイドや金属、金属化
合物等の導電性の第３の領域ＳＣ3、（ｄ）第２の領域
ＳＣ2とは離間して第１の領域ＳＣ1の表面領域に設けら
れた、第１導電形（例えば、ｎ+形）を有する半導体性
の第４の領域ＳＣ4、（ｅ）第４の領域ＳＣ4の表面領域
に設けられ、且つ、整流接合を形成して接する、第２導
電形（例えばｐ++形）の半導体性の、又は、シリサイド
や金属、金属化合物等の導電性の第５の領域ＳＣ5、並
びに、（ｆ）第１の領域ＳＣ1と第３の領域ＳＣ3、及
び、第２の領域ＳＣ2と第４の領域ＳＣ4を橋渡すごとく
絶縁膜を介して設けられ、第１のトランジスタＴＲ1と
第２のトランジスタＴＲ2とで共有されたゲート領域
Ｇ、を有する。
（１）ソース／ドレイン領域、チャネル形成領域ＣＨ1
及びゲート領域Ｇを有する第１導電形（例えば、ｎチャ
ネル形）の読み出し用の第１のトランジスタＴＲ1、
（２）ソース／ドレイン領域、チャネル形成領域ＣＨ2
及びゲート領域Ｇを有する第２導電形（例えば、ｐチャ
ネル形）のスイッチ用の第２のトランジスタＴＲ2、並
びに、（３）ソース／ドレイン領域、チャネル領域ＣＨ
J1及びゲート部を有する電流制御用の接合型トランジス
タＪＦ1、から成り、（ａ）第２導電形（例えば、ｐ
+形）を有する半導体性の第１の領域ＳＣ1、（ｂ）第１
の領域ＳＣ1の表面領域に設けられた、第１導電形（例
えば、ｎ+形）を有する半導体性の第２の領域ＳＣ2、
（ｃ）第２の領域ＳＣ2の表面領域に設けられ、且つ、
整流接合を形成して接する、第２導電形（例えばｐ
++形）の半導体性の、又は、シリサイドや金属、金属化
合物等の導電性の第３の領域ＳＣ3、（ｄ）第２の領域
ＳＣ2とは離間して第１の領域ＳＣ1の表面領域に設けら
れた、第１導電形（例えば、ｎ+形）を有する半導体性
の第４の領域ＳＣ4、（ｅ）第４の領域ＳＣ4の表面領域
に設けられ、且つ、整流接合を形成して接する、第２導
電形（例えばｐ++形）の半導体性の、又は、シリサイド
や金属、金属化合物等の導電性の第５の領域ＳＣ5、並
びに、（ｆ）第１の領域ＳＣ1と第３の領域ＳＣ3、及
び、第２の領域ＳＣ2と第４の領域ＳＣ4を橋渡すごとく
絶縁膜を介して設けられ、第１のトランジスタＴＲ1と
第２のトランジスタＴＲ2とで共有されたゲート領域
Ｇ、を有する。
【００３７】そして、第１のトランジスタＴＲ1に関し
ては、（Ａ−１）一方のソース／ドレイン領域は、第２
の領域ＳＣ2の表面領域から構成され、（Ａ−２）他方
のソース／ドレイン領域は、第４の領域ＳＣ4の表面領
域から構成され、（Ａ−３）チャネル形成領域ＣＨ
1は、第２の領域ＳＣ2の該表面領域と第４の領域ＳＣ4
の該表面領域とで挟まれた第１の領域ＳＣ1の表面領域
から構成されている。
ては、（Ａ−１）一方のソース／ドレイン領域は、第２
の領域ＳＣ2の表面領域から構成され、（Ａ−２）他方
のソース／ドレイン領域は、第４の領域ＳＣ4の表面領
域から構成され、（Ａ−３）チャネル形成領域ＣＨ
1は、第２の領域ＳＣ2の該表面領域と第４の領域ＳＣ4
の該表面領域とで挟まれた第１の領域ＳＣ1の表面領域
から構成されている。
【００３８】一方、第２のトランジスタＴＲ2に関して
は、（Ｂ−１）一方のソース／ドレイン領域は、第１の
トランジスタＴＲ1のチャネル形成領域ＣＨ1を構成する
第１の領域ＳＣ1の該表面領域から構成され、（Ｂ−
２）他方のソース／ドレイン領域は、第３の領域ＳＣ3
から構成され、（Ｂ−３）チャネル形成領域ＣＨ2は、
第１のトランジスタＴＲ1の一方のソース／ドレイン領
域を構成する第２の領域ＳＣ2の該表面領域から構成さ
れている。
は、（Ｂ−１）一方のソース／ドレイン領域は、第１の
トランジスタＴＲ1のチャネル形成領域ＣＨ1を構成する
第１の領域ＳＣ1の該表面領域から構成され、（Ｂ−
２）他方のソース／ドレイン領域は、第３の領域ＳＣ3
から構成され、（Ｂ−３）チャネル形成領域ＣＨ2は、
第１のトランジスタＴＲ1の一方のソース／ドレイン領
域を構成する第２の領域ＳＣ2の該表面領域から構成さ
れている。
【００３９】更に、接合型トランジスタＪＦ1に関して
は、（Ｃ−１）ゲート部は、第５の領域ＳＣ5、及び、
該第５の領域ＳＣ5と対向する第１の領域ＳＣ1の部分か
ら構成され、（Ｃ−２）チャネル領域ＣＨJ1は、第５の
領域ＳＣ5と第１の領域ＳＣ1の該部分とで挟まれた第４
の領域ＳＣ4の一部から構成され、（Ｃ−３）一方のソ
ース／ドレイン領域は、接合型トランジスタＪＦ1のチ
ャネル領域ＣＨJ1の一端から延び、且つ、第１のトラン
ジスタＴＲ1の他方のソース／ドレイン領域を構成する
第４の領域ＳＣ4の該表面領域から構成され、（Ｃ−
４）他方のソース／ドレイン領域は、接合型トランジス
タＪＦ1のチャネル領域ＣＨJ1の他端から延びる第４の
領域ＳＣ4の部分から構成されている。
は、（Ｃ−１）ゲート部は、第５の領域ＳＣ5、及び、
該第５の領域ＳＣ5と対向する第１の領域ＳＣ1の部分か
ら構成され、（Ｃ−２）チャネル領域ＣＨJ1は、第５の
領域ＳＣ5と第１の領域ＳＣ1の該部分とで挟まれた第４
の領域ＳＣ4の一部から構成され、（Ｃ−３）一方のソ
ース／ドレイン領域は、接合型トランジスタＪＦ1のチ
ャネル領域ＣＨJ1の一端から延び、且つ、第１のトラン
ジスタＴＲ1の他方のソース／ドレイン領域を構成する
第４の領域ＳＣ4の該表面領域から構成され、（Ｃ−
４）他方のソース／ドレイン領域は、接合型トランジス
タＪＦ1のチャネル領域ＣＨJ1の他端から延びる第４の
領域ＳＣ4の部分から構成されている。
【００４０】そして、（Ｄ）ゲート領域Ｇは、メモリ選
択用の第１の配線（例えば、ワード線）に接続され、
（Ｅ）第３の領域ＳＣ3は、書き込み情報設定線ＷＩＳ
Ｌに接続され、（Ｆ）第４の領域ＳＣ4は、第２の配線
に接続され、（Ｇ）第５の領域ＳＣ5は、第３の配線に
接続されている。
択用の第１の配線（例えば、ワード線）に接続され、
（Ｅ）第３の領域ＳＣ3は、書き込み情報設定線ＷＩＳ
Ｌに接続され、（Ｆ）第４の領域ＳＣ4は、第２の配線
に接続され、（Ｇ）第５の領域ＳＣ5は、第３の配線に
接続されている。
【００４１】そして、ゲート領域Ｇの延びる方向に垂直
であってゲート領域Ｇの中心を通る第１仮想垂直面（図
１１の（Ｂ）に一点鎖線ＰＬ1で示す）で半導体メモリ
セルを切断したとき、ゲート領域Ｇの近傍の第２の領域
ＳＣ2と第４の領域ＳＣ4とは、ゲート領域Ｇの延びる方
向に平行であってゲート領域Ｇの中心を通る第２仮想垂
直面（図１１の（Ａ）に一点鎖線ＰＬ2で示す）に対し
て略対称である。即ち、ゲート領域Ｇの直下に位置する
第２の領域ＳＣ2の表面領域と第４の領域ＳＣ4の表面領
域の位置とは、第２仮想垂直面ＰＬ2に対して略対称で
ある。また、第２の領域ＳＣ2の深さ（第１の領域ＳＣ1
の表面からの深さ。以下においても、「深さ」という用
語を同様の意味で用いる）、及び第４の領域ＳＣ4の深
さは略等しい。尚、各領域を形成する方法に依存して対
称性にバラツキが生じた場合であっても、「略対称であ
る」とする。また、各領域を形成する方法に依存して領
域の深さにバラツキが生じた場合であっても、「深さが
略等しい」とする。以下の説明においても同様である。
であってゲート領域Ｇの中心を通る第１仮想垂直面（図
１１の（Ｂ）に一点鎖線ＰＬ1で示す）で半導体メモリ
セルを切断したとき、ゲート領域Ｇの近傍の第２の領域
ＳＣ2と第４の領域ＳＣ4とは、ゲート領域Ｇの延びる方
向に平行であってゲート領域Ｇの中心を通る第２仮想垂
直面（図１１の（Ａ）に一点鎖線ＰＬ2で示す）に対し
て略対称である。即ち、ゲート領域Ｇの直下に位置する
第２の領域ＳＣ2の表面領域と第４の領域ＳＣ4の表面領
域の位置とは、第２仮想垂直面ＰＬ2に対して略対称で
ある。また、第２の領域ＳＣ2の深さ（第１の領域ＳＣ1
の表面からの深さ。以下においても、「深さ」という用
語を同様の意味で用いる）、及び第４の領域ＳＣ4の深
さは略等しい。尚、各領域を形成する方法に依存して対
称性にバラツキが生じた場合であっても、「略対称であ
る」とする。また、各領域を形成する方法に依存して領
域の深さにバラツキが生じた場合であっても、「深さが
略等しい」とする。以下の説明においても同様である。
【００４２】実施の形態１の半導体メモリセルにおいて
は、更に、第１仮想垂直面ＰＬ1で半導体メモリセルを
切断したとき、ゲート領域Ｇの近傍の第３の領域ＳＣ3
と第５の領域ＳＣ5とは、第２仮想垂直面ＰＬ2に対して
略対称である。即ち、ゲート領域Ｇの直下に位置する第
３の領域ＳＣ3の表面領域の縁部の位置と、ゲート領域
Ｇの直下に位置する第５の領域ＳＣ5の表面領域の縁部
の位置とは、第２仮想垂直面ＰＬ2に対して略対称であ
る。また、第３の領域ＳＣ3の深さ、及び第５の領域Ｓ
Ｃ5の深さは略等しい。
は、更に、第１仮想垂直面ＰＬ1で半導体メモリセルを
切断したとき、ゲート領域Ｇの近傍の第３の領域ＳＣ3
と第５の領域ＳＣ5とは、第２仮想垂直面ＰＬ2に対して
略対称である。即ち、ゲート領域Ｇの直下に位置する第
３の領域ＳＣ3の表面領域の縁部の位置と、ゲート領域
Ｇの直下に位置する第５の領域ＳＣ5の表面領域の縁部
の位置とは、第２仮想垂直面ＰＬ2に対して略対称であ
る。また、第３の領域ＳＣ3の深さ、及び第５の領域Ｓ
Ｃ5の深さは略等しい。
【００４３】接合型トランジスタＪＦ1は、対向する
ゲート部（第５の領域ＳＣ5及びこの第５の領域ＳＣ5に
対向する第１の領域ＳＣ1の部分）の間の距離（チャネ
ル領域ＣＨJ1の厚さ）を最適化し、且つ、対向するそ
れぞれのゲート部（第５の領域ＳＣ5及びこの第５の領
域ＳＣ5に対向する第１の領域ＳＣ1の部分）における不
純物濃度とチャネル領域ＣＨJ1における不純物濃度とを
最適化することによって、形成されている。
ゲート部（第５の領域ＳＣ5及びこの第５の領域ＳＣ5に
対向する第１の領域ＳＣ1の部分）の間の距離（チャネ
ル領域ＣＨJ1の厚さ）を最適化し、且つ、対向するそ
れぞれのゲート部（第５の領域ＳＣ5及びこの第５の領
域ＳＣ5に対向する第１の領域ＳＣ1の部分）における不
純物濃度とチャネル領域ＣＨJ1における不純物濃度とを
最適化することによって、形成されている。
【００４４】図１１に示した実施の形態１の半導体メモ
リセルにおいては、第２の領域ＳＣ 2は第４の配線に接
続されている。尚、第２の配線をビット線とし、第４の
配線に所定の電位を加える構成、あるいは、第４の配線
をビット線とし、第２の配線に所定の電位を加える構成
とすることが好ましい。
リセルにおいては、第２の領域ＳＣ 2は第４の配線に接
続されている。尚、第２の配線をビット線とし、第４の
配線に所定の電位を加える構成、あるいは、第４の配線
をビット線とし、第２の配線に所定の電位を加える構成
とすることが好ましい。
【００４５】半導体メモリセル（具体的には、第１の領
域ＳＣ1）は、例えばｎ形半導体基板に設けられた第２
導電形（例えばｐ形）のウエル構造内に形成されてい
る。そして、第１の領域ＳＣ1の直下に、第１導電形
（例えばｎ++形）の高濃度不純物含有層ＳＣ10を形成す
れば、読み出し用の第１のトランジスタＴＲ1のチャネ
ル形成領域ＣＨ1に蓄積される電位あるいは電荷の増加
を図ることができる。尚、図中、符号ＩＲは素子分離領
域を表し、符号ＩＬは層間絶縁層を表す。
域ＳＣ1）は、例えばｎ形半導体基板に設けられた第２
導電形（例えばｐ形）のウエル構造内に形成されてい
る。そして、第１の領域ＳＣ1の直下に、第１導電形
（例えばｎ++形）の高濃度不純物含有層ＳＣ10を形成す
れば、読み出し用の第１のトランジスタＴＲ1のチャネ
ル形成領域ＣＨ1に蓄積される電位あるいは電荷の増加
を図ることができる。尚、図中、符号ＩＲは素子分離領
域を表し、符号ＩＬは層間絶縁層を表す。
【００４６】図１１に示した半導体メモリセルの変形例
を、図１２〜図２１に示す。
を、図１２〜図２１に示す。
【００４７】図１２に示す半導体メモリセルにおいて
は、第１の領域ＳＣ1の下方に、第４の配線として機能
する第１導電形（例えばｎ++形）の高濃度不純物含有層
ＳＣ11が設けられており、かかる高濃度不純物含有層Ｓ
Ｃ11は第２の領域ＳＣ2と繋がっている。これによっ
て、配線構造の簡素化を図ることができる。
は、第１の領域ＳＣ1の下方に、第４の配線として機能
する第１導電形（例えばｎ++形）の高濃度不純物含有層
ＳＣ11が設けられており、かかる高濃度不純物含有層Ｓ
Ｃ11は第２の領域ＳＣ2と繋がっている。これによっ
て、配線構造の簡素化を図ることができる。
【００４８】図１３に示す半導体メモリセルは、支持基
板上の絶縁層ＩＬ0の上に形成された半導体層ＳＣ0に、
図１１に示した構造を有する半導体メモリセルが形成さ
れている。このような構造を有する半導体メモリセル
は、半導体基板の全面に絶縁体（絶縁層）を形成した
後、絶縁体（絶縁層）と支持基板とを張り合わせ、次
に、半導体基板を裏面から研削、研磨することによって
得られた、所謂張り合わせ基板に基づき製造することが
できる。あるいは又、例えばシリコン半導体基板に酸素
をイオン注入した後に熱処理を行って得られるＳＩＭＯ
Ｘ法による絶縁体（絶縁層）を形成し、その上に残され
たシリコン層に半導体メモリセルを作製すればよい。即
ち、これらの半導体メモリセルは、所謂ＳＯＩ構造を有
する。あるいは又、例えばアモルファスシリコン層やポ
リシリコン層をＣＶＤ法等によって絶縁体（絶縁層）の
上に製膜し、次いで、レーザビームや電子ビームを用い
た帯域溶融結晶化法、絶縁体（絶縁層）に設けられた開
口部を介して結晶成長を行うラテラル固相結晶成長法等
の各種の公知の単結晶化技術によってシリコン層を形成
し、かかるシリコン層に半導体メモリセルを作製すれば
よい。あるいは又、支持基板上に製膜された絶縁体（絶
縁層）上に、例えばポリシリコン層あるいはアモルファ
スシリコン層を形成した後、かかるポリシリコン層ある
いはアモルファスシリコン層に半導体メモリセルを作製
することによって得ることができ、所謂ＴＦＴ構造を有
する。
板上の絶縁層ＩＬ0の上に形成された半導体層ＳＣ0に、
図１１に示した構造を有する半導体メモリセルが形成さ
れている。このような構造を有する半導体メモリセル
は、半導体基板の全面に絶縁体（絶縁層）を形成した
後、絶縁体（絶縁層）と支持基板とを張り合わせ、次
に、半導体基板を裏面から研削、研磨することによって
得られた、所謂張り合わせ基板に基づき製造することが
できる。あるいは又、例えばシリコン半導体基板に酸素
をイオン注入した後に熱処理を行って得られるＳＩＭＯ
Ｘ法による絶縁体（絶縁層）を形成し、その上に残され
たシリコン層に半導体メモリセルを作製すればよい。即
ち、これらの半導体メモリセルは、所謂ＳＯＩ構造を有
する。あるいは又、例えばアモルファスシリコン層やポ
リシリコン層をＣＶＤ法等によって絶縁体（絶縁層）の
上に製膜し、次いで、レーザビームや電子ビームを用い
た帯域溶融結晶化法、絶縁体（絶縁層）に設けられた開
口部を介して結晶成長を行うラテラル固相結晶成長法等
の各種の公知の単結晶化技術によってシリコン層を形成
し、かかるシリコン層に半導体メモリセルを作製すれば
よい。あるいは又、支持基板上に製膜された絶縁体（絶
縁層）上に、例えばポリシリコン層あるいはアモルファ
スシリコン層を形成した後、かかるポリシリコン層ある
いはアモルファスシリコン層に半導体メモリセルを作製
することによって得ることができ、所謂ＴＦＴ構造を有
する。
【００４９】図１６に模式的な一部断面図を示し、原理
図を図３に示す半導体メモリセルにおいては、第５の領
域ＳＣ5は、第３の配線に接続される代わりに、書き込
み情報設定線ＷＩＳＬに接続されている。このような構
成にすることによっても、配線構造の簡素化を図ること
ができる。
図を図３に示す半導体メモリセルにおいては、第５の領
域ＳＣ5は、第３の配線に接続される代わりに、書き込
み情報設定線ＷＩＳＬに接続されている。このような構
成にすることによっても、配線構造の簡素化を図ること
ができる。
【００５０】図１９に模式的な一部断面図を示し、原理
図を図５に示す半導体メモリセルにおいては、第５の領
域ＳＣ5は、第３の配線に接続される代わりに、第１の
領域ＳＣ1に接続されている。このような構成にするこ
とによっても、配線構造の簡素化を図ることができる。
第１の領域ＳＣ1と第５の領域ＳＣ5との接続は、図１９
の（Ｂ）に示すように、例えば、第１の領域ＳＣ1の一
部分を半導体基板の表面近傍まで延在させ、第４の領域
ＳＣ4の外側で、第５の領域ＳＣ5と第１の領域ＳＣ1の
延在した部分とが接するような構造とすることによっ
て、得ることができる。
図を図５に示す半導体メモリセルにおいては、第５の領
域ＳＣ5は、第３の配線に接続される代わりに、第１の
領域ＳＣ1に接続されている。このような構成にするこ
とによっても、配線構造の簡素化を図ることができる。
第１の領域ＳＣ1と第５の領域ＳＣ5との接続は、図１９
の（Ｂ）に示すように、例えば、第１の領域ＳＣ1の一
部分を半導体基板の表面近傍まで延在させ、第４の領域
ＳＣ4の外側で、第５の領域ＳＣ5と第１の領域ＳＣ1の
延在した部分とが接するような構造とすることによっ
て、得ることができる。
【００５１】図１４、図１７あるいは図２０に模式的な
一部断面図を示し、原理図を図２の（Ａ）、図４の
（Ａ）あるいは図６の（Ａ）に示す半導体メモリセルに
おいては、第１のトランジスタＴＲ1の一方のソース／
ドレイン領域（第２の領域ＳＣ2）は、第４の配線に接
続される代わりに、ｐｎ接合ダイオードＤを介して書き
込み情報設定線ＷＩＳＬに接続されている。即ち、第２
の領域ＳＣ2と第３の領域ＳＣ3との間でｐｎ接合ダイオ
ードＤが形成され、第２の領域ＳＣ2は第３の領域ＳＣ3
を介して書き込み情報設定線ＷＩＳＬに接続されてい
る。第２の領域ＳＣ2及び第３の領域ＳＣ3の不純物濃度
を最適化することによって、第２の領域ＳＣ2と第３の
領域ＳＣ3との間にｐｎ接合ダイオードＤを形成するこ
とができる。尚、第２の配線をビット線とする構成、あ
るいは、書き込み情報設定線ＷＩＳＬをビット線と兼用
させ、第２の配線に所定の電位を加える構成とすること
ができる。尚、図１４に示す半導体メモリセルの構成
は、基本的には、図１１に示した半導体メモリセルの構
成と同じである。一方、図１７に示す半導体メモリセル
の構成は、基本的には、図１６に示した半導体メモリセ
ルの構成と同じである。また、図２０に示す半導体メモ
リセルの構成は、基本的には、図１９に示した半導体メ
モリセルの構成と同じである。
一部断面図を示し、原理図を図２の（Ａ）、図４の
（Ａ）あるいは図６の（Ａ）に示す半導体メモリセルに
おいては、第１のトランジスタＴＲ1の一方のソース／
ドレイン領域（第２の領域ＳＣ2）は、第４の配線に接
続される代わりに、ｐｎ接合ダイオードＤを介して書き
込み情報設定線ＷＩＳＬに接続されている。即ち、第２
の領域ＳＣ2と第３の領域ＳＣ3との間でｐｎ接合ダイオ
ードＤが形成され、第２の領域ＳＣ2は第３の領域ＳＣ3
を介して書き込み情報設定線ＷＩＳＬに接続されてい
る。第２の領域ＳＣ2及び第３の領域ＳＣ3の不純物濃度
を最適化することによって、第２の領域ＳＣ2と第３の
領域ＳＣ3との間にｐｎ接合ダイオードＤを形成するこ
とができる。尚、第２の配線をビット線とする構成、あ
るいは、書き込み情報設定線ＷＩＳＬをビット線と兼用
させ、第２の配線に所定の電位を加える構成とすること
ができる。尚、図１４に示す半導体メモリセルの構成
は、基本的には、図１１に示した半導体メモリセルの構
成と同じである。一方、図１７に示す半導体メモリセル
の構成は、基本的には、図１６に示した半導体メモリセ
ルの構成と同じである。また、図２０に示す半導体メモ
リセルの構成は、基本的には、図１９に示した半導体メ
モリセルの構成と同じである。
【００５２】模式的な一部断面図を図１５、図１８ある
いは図２１に示す半導体メモリセル（原理図は図２の
（Ｂ）、図４の（Ｂ）あるいは図６の（Ｂ）参照）は、
第２の領域ＳＣ2、及び第２の領域ＳＣ2の表面領域に整
流接合を形成して接するダイオード構成領域ＳＣDから
構成された多数キャリア・ダイオードＤＳを更に備え、
第２の領域ＳＣ2は、第４の配線に接続される代わり
に、該ダイオード構成領域ＳＣDを介して書き込み情報
設定線ＷＩＳＬに接続されている。即ち、第１のトラン
ジスタＴＲ1の一方のソース／ドレイン領域は、多数キ
ャリア・ダイオードＤＳを介して書き込み情報設定線Ｗ
ＩＳＬに接続されている。図に示す半導体メモリセルに
おいては、ダイオード構成領域ＳＣDは第３の領域ＳＣ3
に隣接して設けられているが、このような配置に限定す
るものではない。尚、第２の配線をビット線とする構
成、あるいは、書き込み情報設定線ＷＩＳＬをビット線
と兼用させ、第２の配線に所定の電位を加える構成とす
ることができる。尚、図１５に示す半導体メモリセルの
構成は、基本的には、図１１に示した半導体メモリセル
の構成と同じである。一方、図１８に示す半導体メモリ
セルの構成は、基本的には、図１６に示した半導体メモ
リセルの構成と同じである。また、図２１に示す半導体
メモリセルの構成は、基本的には、図１９に示した半導
体メモリセルの構成と同じである。
いは図２１に示す半導体メモリセル（原理図は図２の
（Ｂ）、図４の（Ｂ）あるいは図６の（Ｂ）参照）は、
第２の領域ＳＣ2、及び第２の領域ＳＣ2の表面領域に整
流接合を形成して接するダイオード構成領域ＳＣDから
構成された多数キャリア・ダイオードＤＳを更に備え、
第２の領域ＳＣ2は、第４の配線に接続される代わり
に、該ダイオード構成領域ＳＣDを介して書き込み情報
設定線ＷＩＳＬに接続されている。即ち、第１のトラン
ジスタＴＲ1の一方のソース／ドレイン領域は、多数キ
ャリア・ダイオードＤＳを介して書き込み情報設定線Ｗ
ＩＳＬに接続されている。図に示す半導体メモリセルに
おいては、ダイオード構成領域ＳＣDは第３の領域ＳＣ3
に隣接して設けられているが、このような配置に限定す
るものではない。尚、第２の配線をビット線とする構
成、あるいは、書き込み情報設定線ＷＩＳＬをビット線
と兼用させ、第２の配線に所定の電位を加える構成とす
ることができる。尚、図１５に示す半導体メモリセルの
構成は、基本的には、図１１に示した半導体メモリセル
の構成と同じである。一方、図１８に示す半導体メモリ
セルの構成は、基本的には、図１６に示した半導体メモ
リセルの構成と同じである。また、図２１に示す半導体
メモリセルの構成は、基本的には、図１９に示した半導
体メモリセルの構成と同じである。
【００５３】模式的な一部断面図を図２２に示す半導体
メモリセルにおいては、図１１に模式的な一部断面図を
示した半導体メモリセルの第３の領域ＳＣ3及び第５の
領域ＳＣ5の構成に変形が加えられている。即ち、第２
導電形（例えば、ｐ++形）を有する第１不純物含有層Ｓ
Ｃ3Aが、第３の領域ＳＣ3上に設けられている。そし
て、第３の領域ＳＣ3は、第１不純物含有層ＳＣ3Aを介
して書き込み情報設定線ＷＩＳＬに接続されている。第
３の領域ＳＣ3は、第１不純物含有層ＳＣ3Aからのｐ形
不純物の固相拡散によって、自己整合的に形成されてお
り、浅いｐ接合を有する。また、第１不純物含有層ＳＣ
3Aは、絶縁材料層ＩＦを介してゲート領域Ｇの一方の側
面に位置し、サイドウオール形状を有する。尚、第１不
純物含有層ＳＣ3Aが、書き込み情報設定線ＷＩＳＬを兼
ねている構成とすることもできる。即ち、第１不純物含
有層ＳＣ3Aは、図面の紙面垂直方向に延びており、第１
不純物含有層ＳＣ3Aの延在部は隣接する半導体メモリセ
ルの第１不純物含有層ＳＣ3Aに繋がっており、書き込み
情報設定線ＷＩＳＬとして機能する。これによって、配
線構成の簡素化、半導体メモリセルの微細化を達成する
ことができる。ここで、サイドウオール形状とは、ゲー
ト領域が形成された例えば半導体基板の全面に不純物含
有層を形成するための層を堆積させた後、かかる層をエ
ッチバックすることによってゲート領域の側面にかかる
層（即ち、不純物含有層）を残したときに得られる形状
を指す。以下に説明する半導体メモリセルにおける不純
物含有層のサイドウオール形状も同様の意味である。ゲ
ート領域が延びる方向に対して垂直な平面で不純物含有
層を切断したときの不純物含有層の断面形状として、円
を四等分した形状、楕円を四等分した形状や長円を四等
分した形状、あるいはこれらの形状と線分とが組み合わ
された形状を例示することができる。また、不純物含有
層は、その構成に依存して、第２導電形の不純物が添加
又はドープされたシリコン、アモルファスシリコンある
いはポリシリコン、シリコン−ゲルマニウム（Ｓｉ−Ｇ
ｅ）から構成することができる。
メモリセルにおいては、図１１に模式的な一部断面図を
示した半導体メモリセルの第３の領域ＳＣ3及び第５の
領域ＳＣ5の構成に変形が加えられている。即ち、第２
導電形（例えば、ｐ++形）を有する第１不純物含有層Ｓ
Ｃ3Aが、第３の領域ＳＣ3上に設けられている。そし
て、第３の領域ＳＣ3は、第１不純物含有層ＳＣ3Aを介
して書き込み情報設定線ＷＩＳＬに接続されている。第
３の領域ＳＣ3は、第１不純物含有層ＳＣ3Aからのｐ形
不純物の固相拡散によって、自己整合的に形成されてお
り、浅いｐ接合を有する。また、第１不純物含有層ＳＣ
3Aは、絶縁材料層ＩＦを介してゲート領域Ｇの一方の側
面に位置し、サイドウオール形状を有する。尚、第１不
純物含有層ＳＣ3Aが、書き込み情報設定線ＷＩＳＬを兼
ねている構成とすることもできる。即ち、第１不純物含
有層ＳＣ3Aは、図面の紙面垂直方向に延びており、第１
不純物含有層ＳＣ3Aの延在部は隣接する半導体メモリセ
ルの第１不純物含有層ＳＣ3Aに繋がっており、書き込み
情報設定線ＷＩＳＬとして機能する。これによって、配
線構成の簡素化、半導体メモリセルの微細化を達成する
ことができる。ここで、サイドウオール形状とは、ゲー
ト領域が形成された例えば半導体基板の全面に不純物含
有層を形成するための層を堆積させた後、かかる層をエ
ッチバックすることによってゲート領域の側面にかかる
層（即ち、不純物含有層）を残したときに得られる形状
を指す。以下に説明する半導体メモリセルにおける不純
物含有層のサイドウオール形状も同様の意味である。ゲ
ート領域が延びる方向に対して垂直な平面で不純物含有
層を切断したときの不純物含有層の断面形状として、円
を四等分した形状、楕円を四等分した形状や長円を四等
分した形状、あるいはこれらの形状と線分とが組み合わ
された形状を例示することができる。また、不純物含有
層は、その構成に依存して、第２導電形の不純物が添加
又はドープされたシリコン、アモルファスシリコンある
いはポリシリコン、シリコン−ゲルマニウム（Ｓｉ−Ｇ
ｅ）から構成することができる。
【００５４】一方、第２導電形（例えば、ｐ++形）を有
する第２不純物含有層ＳＣ5Aが、第５の領域ＳＣ5上に
設けられている。そして、第５の領域ＳＣ5は、第２不
純物含有層ＳＣ5Aを介して第３の配線に接続されてい
る。第５の領域ＳＣ5は、第２不純物含有層ＳＣ5Aから
のｐ形不純物の固相拡散によって、自己整合的に形成さ
れており、浅いｐ接合を有する。また、第２不純物含有
層ＳＣ5Aは、絶縁材料層ＩＦを介してゲート領域Ｇの他
方の側面に位置し、サイドウオール形状を有する。尚、
ゲート領域Ｇの延びる方向に平行であってゲート領域Ｇ
の中心を通る第２仮想垂直面と平行な仮想垂直面で第５
の領域ＳＣ5を含む半導体メモリセルを切断したときの
模式的な一部断面図を図２３に示す。第２不純物含有層
ＳＣ5Aが、第３の配線を兼ねている構成とすることもで
きる。即ち、第２不純物含有層ＳＣ5Aは、図面の紙面垂
直方向に延びており、第２不純物含有層ＳＣ5Aの延在部
は隣接する半導体メモリセルの第２不純物含有層ＳＣ5A
に繋がっており、第３の配線として機能する。これによ
って、配線構成の簡素化、半導体メモリセルの微細化を
達成することができる。
する第２不純物含有層ＳＣ5Aが、第５の領域ＳＣ5上に
設けられている。そして、第５の領域ＳＣ5は、第２不
純物含有層ＳＣ5Aを介して第３の配線に接続されてい
る。第５の領域ＳＣ5は、第２不純物含有層ＳＣ5Aから
のｐ形不純物の固相拡散によって、自己整合的に形成さ
れており、浅いｐ接合を有する。また、第２不純物含有
層ＳＣ5Aは、絶縁材料層ＩＦを介してゲート領域Ｇの他
方の側面に位置し、サイドウオール形状を有する。尚、
ゲート領域Ｇの延びる方向に平行であってゲート領域Ｇ
の中心を通る第２仮想垂直面と平行な仮想垂直面で第５
の領域ＳＣ5を含む半導体メモリセルを切断したときの
模式的な一部断面図を図２３に示す。第２不純物含有層
ＳＣ5Aが、第３の配線を兼ねている構成とすることもで
きる。即ち、第２不純物含有層ＳＣ5Aは、図面の紙面垂
直方向に延びており、第２不純物含有層ＳＣ5Aの延在部
は隣接する半導体メモリセルの第２不純物含有層ＳＣ5A
に繋がっており、第３の配線として機能する。これによ
って、配線構成の簡素化、半導体メモリセルの微細化を
達成することができる。
【００５５】尚、図１２〜図２１、あるいは、後述する
図２４〜図２９に示した半導体メモリセルの第３の領域
ＳＣ3、第５の領域ＳＣ5を、図２２に示した半導体メモ
リセルの不純物含有層ＳＣ3A，ＳＣ5A、第３の領域ＳＣ
3、第５の領域ＳＣ5の構成によって置き換えることもで
きる。
図２４〜図２９に示した半導体メモリセルの第３の領域
ＳＣ3、第５の領域ＳＣ5を、図２２に示した半導体メモ
リセルの不純物含有層ＳＣ3A，ＳＣ5A、第３の領域ＳＣ
3、第５の領域ＳＣ5の構成によって置き換えることもで
きる。
【００５６】（実施の形態２）実施の形態２の半導体メ
モリセルは、実施の形態１の半導体メモリセルの変形で
ある。実施の形態２の半導体メモリセルが実施の形態１
の半導体メモリセルと相違する点は、第１の領域Ｓ
Ｃ1、第２の領域ＳＣ2及び第３の領域ＳＣ3によって第
２の接合型トランジスタＪＦ2が形成されている点にあ
る。即ち、実施の形態２の半導体メモリセルは、原理図
を図７に示し、模式的な一部断面図を図２４に示すよう
に、ソース／ドレイン領域、チャネル領域ＣＨJ2及びゲ
ート部を有する電流制御用の第２の接合型トランジスタ
ＪＦ2を更に備え、第２の接合型トランジスタＪＦ2のゲ
ート部は、第３領域ＳＣ3、及び、該第３の領域ＳＣ3と
対向する第１の領域ＳＣ1の部分から構成され、第２の
接合型トランジスタＪＦ2のチャネル領域ＣＨJ2は、第
３の領域ＳＣ3と第１の領域ＳＣ1の該部分とで挟まれた
第２の領域ＳＣ2の一部から構成され、第２の接合型ト
ランジスタＪＦ2の一方のソース／ドレイン領域は、第
２の接合型トランジスタＪＦ2のチャネル領域ＣＨJ2の
一端から延び、且つ、第１のトランジスタＴＲ1の一方
のソース／ドレイン領域を構成する第２の領域ＳＣ2の
表面領域から構成され、第２の接合型トランジスタＪＦ
2の他方のソース／ドレイン領域は、第２の接合型トラ
ンジスタＪＦ2のチャネル領域ＣＨJ2の他端から延びる
第２の領域ＳＣ2の部分から構成されている。
モリセルは、実施の形態１の半導体メモリセルの変形で
ある。実施の形態２の半導体メモリセルが実施の形態１
の半導体メモリセルと相違する点は、第１の領域Ｓ
Ｃ1、第２の領域ＳＣ2及び第３の領域ＳＣ3によって第
２の接合型トランジスタＪＦ2が形成されている点にあ
る。即ち、実施の形態２の半導体メモリセルは、原理図
を図７に示し、模式的な一部断面図を図２４に示すよう
に、ソース／ドレイン領域、チャネル領域ＣＨJ2及びゲ
ート部を有する電流制御用の第２の接合型トランジスタ
ＪＦ2を更に備え、第２の接合型トランジスタＪＦ2のゲ
ート部は、第３領域ＳＣ3、及び、該第３の領域ＳＣ3と
対向する第１の領域ＳＣ1の部分から構成され、第２の
接合型トランジスタＪＦ2のチャネル領域ＣＨJ2は、第
３の領域ＳＣ3と第１の領域ＳＣ1の該部分とで挟まれた
第２の領域ＳＣ2の一部から構成され、第２の接合型ト
ランジスタＪＦ2の一方のソース／ドレイン領域は、第
２の接合型トランジスタＪＦ2のチャネル領域ＣＨJ2の
一端から延び、且つ、第１のトランジスタＴＲ1の一方
のソース／ドレイン領域を構成する第２の領域ＳＣ2の
表面領域から構成され、第２の接合型トランジスタＪＦ
2の他方のソース／ドレイン領域は、第２の接合型トラ
ンジスタＪＦ2のチャネル領域ＣＨJ2の他端から延びる
第２の領域ＳＣ2の部分から構成されている。
【００５７】実施の形態２の半導体メモリセルのその他
の構成は、図１１に示した実施の形態１の半導体メモリ
セルの構成と実質的に同じであり、詳細な説明は省略す
る。
の構成は、図１１に示した実施の形態１の半導体メモリ
セルの構成と実質的に同じであり、詳細な説明は省略す
る。
【００５８】尚、第２の接合型トランジスタＪＦ2は、
対向するゲート部（第３の領域ＳＣ3及びこの第３の
領域ＳＣ3に対向する第１の領域ＳＣ1の部分）の間の距
離（チャネル領域ＣＨJ2の厚さ）を最適化し、且つ、
対向するそれぞれのゲート部（第３の領域ＳＣ3及びこ
の第３の領域ＳＣ3に対向する第１の領域ＳＣ1の部分）
における不純物濃度とチャネル領域ＣＨJ2における不純
物濃度とを最適化することによって、形成されている。
対向するゲート部（第３の領域ＳＣ3及びこの第３の
領域ＳＣ3に対向する第１の領域ＳＣ1の部分）の間の距
離（チャネル領域ＣＨJ2の厚さ）を最適化し、且つ、
対向するそれぞれのゲート部（第３の領域ＳＣ3及びこ
の第３の領域ＳＣ3に対向する第１の領域ＳＣ1の部分）
における不純物濃度とチャネル領域ＣＨJ2における不純
物濃度とを最適化することによって、形成されている。
【００５９】図２４に示した半導体メモリセルの変形例
を、図２５〜図２９に示す。
を、図２５〜図２９に示す。
【００６０】図２７に模式的な一部断面図を示し、原理
図を図９に示す半導体メモリセルは、図２４に示した半
導体メモリセルの変形であり、第５の領域ＳＣ5は、第
３の配線に接続される代わりに、第１の領域ＳＣ1に接
続されている。このような構成にすることによって、配
線構造の簡素化を図ることができる。第１の領域ＳＣ 1
と第５の領域ＳＣ5との接続は、図１９の（Ｂ）に示し
たと同様に、例えば、第１の領域ＳＣ1の一部分を半導
体基板の表面近傍まで延在させ、第４の領域ＳＣ4の外
側で、第５の領域ＳＣ5と第１の領域ＳＣ1の延在した部
分とが接するような構造とすることによって、得ること
ができる。
図を図９に示す半導体メモリセルは、図２４に示した半
導体メモリセルの変形であり、第５の領域ＳＣ5は、第
３の配線に接続される代わりに、第１の領域ＳＣ1に接
続されている。このような構成にすることによって、配
線構造の簡素化を図ることができる。第１の領域ＳＣ 1
と第５の領域ＳＣ5との接続は、図１９の（Ｂ）に示し
たと同様に、例えば、第１の領域ＳＣ1の一部分を半導
体基板の表面近傍まで延在させ、第４の領域ＳＣ4の外
側で、第５の領域ＳＣ5と第１の領域ＳＣ1の延在した部
分とが接するような構造とすることによって、得ること
ができる。
【００６１】図２５あるいは図２８に模式的な一部断面
図を示し、原理図を図８（Ａ）あるいは図１０の（Ａ）
に示す半導体メモリセルにおいては、第１のトランジス
タＴＲ1の一方のソース／ドレイン領域（第２の領域Ｓ
Ｃ2）は、第４の配線に接続される代わりに、ｐｎ接合
ダイオードＤを介して書き込み情報設定線ＷＩＳＬに接
続されている。即ち、第２の領域ＳＣ2と第３の領域Ｓ
Ｃ3との間でｐｎ接合ダイオードＤが形成され、第２の
領域ＳＣ2は第３の領域ＳＣ3を介して書き込み情報設定
線ＷＩＳＬに接続されている。第２の領域ＳＣ2及び第
３の領域ＳＣ3の不純物濃度を最適化することによっ
て、第２の領域ＳＣ2と第３の領域ＳＣ3との間にｐｎ接
合ダイオードＤを形成することができる。尚、第２の配
線をビット線とする構成、あるいは、書き込み情報設定
線ＷＩＳＬをビット線と兼用させ、第２の配線に所定の
電位を加える構成とすることができる。尚、図２５に示
す半導体メモリセルの構成は、基本的には、図２４に示
した半導体メモリセルの構成と同じである。一方、図２
８に示した半導体メモリセルの構成は、基本的には、図
２７に示した半導体メモリセルの構成と同じである。
図を示し、原理図を図８（Ａ）あるいは図１０の（Ａ）
に示す半導体メモリセルにおいては、第１のトランジス
タＴＲ1の一方のソース／ドレイン領域（第２の領域Ｓ
Ｃ2）は、第４の配線に接続される代わりに、ｐｎ接合
ダイオードＤを介して書き込み情報設定線ＷＩＳＬに接
続されている。即ち、第２の領域ＳＣ2と第３の領域Ｓ
Ｃ3との間でｐｎ接合ダイオードＤが形成され、第２の
領域ＳＣ2は第３の領域ＳＣ3を介して書き込み情報設定
線ＷＩＳＬに接続されている。第２の領域ＳＣ2及び第
３の領域ＳＣ3の不純物濃度を最適化することによっ
て、第２の領域ＳＣ2と第３の領域ＳＣ3との間にｐｎ接
合ダイオードＤを形成することができる。尚、第２の配
線をビット線とする構成、あるいは、書き込み情報設定
線ＷＩＳＬをビット線と兼用させ、第２の配線に所定の
電位を加える構成とすることができる。尚、図２５に示
す半導体メモリセルの構成は、基本的には、図２４に示
した半導体メモリセルの構成と同じである。一方、図２
８に示した半導体メモリセルの構成は、基本的には、図
２７に示した半導体メモリセルの構成と同じである。
【００６２】模式的な一部断面図を図２６あるいは図２
９に示す半導体メモリセル（原理図は図８の（Ｂ）ある
いは図１０の（Ｂ）参照）は、第２の領域ＳＣ2、及び
第２の領域ＳＣ2の表面領域に整流接合を形成して接す
るダイオード構成領域ＳＣDから構成された多数キャリ
ア・ダイオードＤＳを更に備え、第２の領域ＳＣ2は、
第４の配線に接続される代わりに、該ダイオード構成領
域ＳＣDを介して書き込み情報設定線ＷＩＳＬに接続さ
れている。即ち、第１のトランジスタＴＲ1の一方のソ
ース／ドレイン領域は、多数キャリア・ダイオードＤＳ
を介して書き込み情報設定線ＷＩＳＬに接続されてい
る。図に示す半導体メモリセルにおいては、ダイオード
構成領域ＳＣDは第３の領域ＳＣ3に隣接して設けられて
いるが、このような配置に限定するものではない。尚、
第２の配線をビット線とする構成、あるいは、書き込み
情報設定線ＷＩＳＬをビット線と兼用させ、第２の配線
に所定の電位を加える構成とすることができる。尚、図
２６に示す半導体メモリセルの構成は、基本的には、図
２４に示した半導体メモリセルの構成と同じである。一
方、図２９に示す半導体メモリセルの構成は、基本的に
は、図２７に示した半導体メモリセルの構成と同じであ
る。
９に示す半導体メモリセル（原理図は図８の（Ｂ）ある
いは図１０の（Ｂ）参照）は、第２の領域ＳＣ2、及び
第２の領域ＳＣ2の表面領域に整流接合を形成して接す
るダイオード構成領域ＳＣDから構成された多数キャリ
ア・ダイオードＤＳを更に備え、第２の領域ＳＣ2は、
第４の配線に接続される代わりに、該ダイオード構成領
域ＳＣDを介して書き込み情報設定線ＷＩＳＬに接続さ
れている。即ち、第１のトランジスタＴＲ1の一方のソ
ース／ドレイン領域は、多数キャリア・ダイオードＤＳ
を介して書き込み情報設定線ＷＩＳＬに接続されてい
る。図に示す半導体メモリセルにおいては、ダイオード
構成領域ＳＣDは第３の領域ＳＣ3に隣接して設けられて
いるが、このような配置に限定するものではない。尚、
第２の配線をビット線とする構成、あるいは、書き込み
情報設定線ＷＩＳＬをビット線と兼用させ、第２の配線
に所定の電位を加える構成とすることができる。尚、図
２６に示す半導体メモリセルの構成は、基本的には、図
２４に示した半導体メモリセルの構成と同じである。一
方、図２９に示す半導体メモリセルの構成は、基本的に
は、図２７に示した半導体メモリセルの構成と同じであ
る。
【００６３】（実施の形態３）実施の形態３は、本発明
の第２の態様に係る半導体メモリセルに関する。実施の
形態３の半導体メモリセルは、電流制御用の第３のトラ
ンジスタＴＲ3を有している点が、実施の形態１の半導
体メモリセルと相違している。実施の形態３の半導体メ
モリセルの原理図を図３０に示し、模式的な一部断面図
を図３５の（Ａ）及び（Ｂ）に示す。尚、図３５の
（Ａ）は、ゲート領域の延びる方向に垂直であってゲー
ト領域の中心を通る第１仮想垂直面（図３５の（Ｂ）に
一点鎖線ＰＬ 1で示す）で半導体メモリセルを切断した
ときの図であり、図３５の（Ｂ）は、ゲート領域の延び
る方向に平行であってゲート領域の中心を通る第２仮想
垂直面（図３５の（Ａ）に一点鎖線ＰＬ2で示す）と平
行な仮想垂直面で第５の領域ＳＣ5を含む半導体メモリ
セルを切断したときの図である。
の第２の態様に係る半導体メモリセルに関する。実施の
形態３の半導体メモリセルは、電流制御用の第３のトラ
ンジスタＴＲ3を有している点が、実施の形態１の半導
体メモリセルと相違している。実施の形態３の半導体メ
モリセルの原理図を図３０に示し、模式的な一部断面図
を図３５の（Ａ）及び（Ｂ）に示す。尚、図３５の
（Ａ）は、ゲート領域の延びる方向に垂直であってゲー
ト領域の中心を通る第１仮想垂直面（図３５の（Ｂ）に
一点鎖線ＰＬ 1で示す）で半導体メモリセルを切断した
ときの図であり、図３５の（Ｂ）は、ゲート領域の延び
る方向に平行であってゲート領域の中心を通る第２仮想
垂直面（図３５の（Ａ）に一点鎖線ＰＬ2で示す）と平
行な仮想垂直面で第５の領域ＳＣ5を含む半導体メモリ
セルを切断したときの図である。
【００６４】実施の形態３の半導体メモリセルは、
（１）ソース／ドレイン領域、チャネル形成領域Ｃ
Ｈ1、及びゲート領域Ｇを有する第１導電形（例えば、
ｎチャネル形）の読み出し用の第１のトランジスタＴＲ
1、（２）ソース／ドレイン領域、チャネル形成領域Ｃ
Ｈ2、及びゲート領域Ｇを有する第２導電形（例えば、
ｐチャネル形）のスイッチ用の第２のトランジスタＴＲ
2、（３）ソース／ドレイン領域、チャネル形成領域Ｃ
Ｈ3、及びゲート領域Ｇを有する第２導電形（例えば、
ｎチャネル形）の電流制御用の第３のトランジスタＴＲ
3、並びに、（４）ソース／ドレイン領域、チャネル領
域ＣＨJ1及びゲート部を有する電流制御用の接合型トラ
ンジスタＪＦ1、から成り、（ａ）第２導電形（例え
ば、ｐ+形）を有する半導体性の第１の領域ＳＣ1、
（ｂ）第１の領域ＳＣ1の表面領域に設けられた、第１
導電形（例えば、ｎ+形）を有する半導体性の第２の領
域ＳＣ2、（ｃ）第２の領域ＳＣ2の表面領域に設けら
れ、且つ、整流接合を形成して接する、第２導電形（例
えばｐ++形）の半導体性の、又は、シリサイドや金属、
金属化合物等の導電性の第３の領域ＳＣ3、（ｄ）第２
の領域ＳＣ2とは離間して第１の領域ＳＣ1の表面領域に
設けられた、第１導電形（例えば、ｎ+形）を有する半
導体性の第４の領域ＳＣ4、（ｅ）第４の領域ＳＣ4の表
面領域に設けられ、且つ、整流接合を形成して接する、
第２導電形（例えばｐ++形）の半導体性の、又は、シリ
サイドや金属、金属化合物等の導電性の第５の領域ＳＣ
5、並びに、（ｆ）第１の領域ＳＣ1と第３の領域Ｓ
Ｃ3、第２の領域ＳＣ2と第４の領域ＳＣ4、及び、第１
の領域ＳＣ1と第５の領域ＳＣ5を橋渡すごとく絶縁膜を
介して設けられ、第１のトランジスタＴＲ1と第２のト
ランジスタＴＲ2と第３のトランジスタＴＲ3とで共有さ
れたゲート領域Ｇ、を有する。
（１）ソース／ドレイン領域、チャネル形成領域Ｃ
Ｈ1、及びゲート領域Ｇを有する第１導電形（例えば、
ｎチャネル形）の読み出し用の第１のトランジスタＴＲ
1、（２）ソース／ドレイン領域、チャネル形成領域Ｃ
Ｈ2、及びゲート領域Ｇを有する第２導電形（例えば、
ｐチャネル形）のスイッチ用の第２のトランジスタＴＲ
2、（３）ソース／ドレイン領域、チャネル形成領域Ｃ
Ｈ3、及びゲート領域Ｇを有する第２導電形（例えば、
ｎチャネル形）の電流制御用の第３のトランジスタＴＲ
3、並びに、（４）ソース／ドレイン領域、チャネル領
域ＣＨJ1及びゲート部を有する電流制御用の接合型トラ
ンジスタＪＦ1、から成り、（ａ）第２導電形（例え
ば、ｐ+形）を有する半導体性の第１の領域ＳＣ1、
（ｂ）第１の領域ＳＣ1の表面領域に設けられた、第１
導電形（例えば、ｎ+形）を有する半導体性の第２の領
域ＳＣ2、（ｃ）第２の領域ＳＣ2の表面領域に設けら
れ、且つ、整流接合を形成して接する、第２導電形（例
えばｐ++形）の半導体性の、又は、シリサイドや金属、
金属化合物等の導電性の第３の領域ＳＣ3、（ｄ）第２
の領域ＳＣ2とは離間して第１の領域ＳＣ1の表面領域に
設けられた、第１導電形（例えば、ｎ+形）を有する半
導体性の第４の領域ＳＣ4、（ｅ）第４の領域ＳＣ4の表
面領域に設けられ、且つ、整流接合を形成して接する、
第２導電形（例えばｐ++形）の半導体性の、又は、シリ
サイドや金属、金属化合物等の導電性の第５の領域ＳＣ
5、並びに、（ｆ）第１の領域ＳＣ1と第３の領域Ｓ
Ｃ3、第２の領域ＳＣ2と第４の領域ＳＣ4、及び、第１
の領域ＳＣ1と第５の領域ＳＣ5を橋渡すごとく絶縁膜を
介して設けられ、第１のトランジスタＴＲ1と第２のト
ランジスタＴＲ2と第３のトランジスタＴＲ3とで共有さ
れたゲート領域Ｇ、を有する。
【００６５】そして、第１のトランジスタＴＲ1に関し
ては、（Ａ−１）一方のソース／ドレイン領域は、第２
の領域ＳＣ2の表面領域から構成され、（Ａ−２）他方
のソース／ドレイン領域は、第４の領域ＳＣ4の表面領
域から構成され、（Ａ−３）チャネル形成領域ＣＨ
1は、第２の領域ＳＣ2の該表面領域と第４の領域ＳＣ4
の該表面領域とで挟まれた第１の領域ＳＣ1の表面領域
から構成されている。
ては、（Ａ−１）一方のソース／ドレイン領域は、第２
の領域ＳＣ2の表面領域から構成され、（Ａ−２）他方
のソース／ドレイン領域は、第４の領域ＳＣ4の表面領
域から構成され、（Ａ−３）チャネル形成領域ＣＨ
1は、第２の領域ＳＣ2の該表面領域と第４の領域ＳＣ4
の該表面領域とで挟まれた第１の領域ＳＣ1の表面領域
から構成されている。
【００６６】一方、第２のトランジスタＴＲ2に関して
は、（Ｂ−１）一方のソース／ドレイン領域は、第１の
トランジスタＴＲ1のチャネル形成領域ＣＨ1を構成する
第１の領域ＳＣ1の該表面領域から構成され、（Ｂ−
２）他方のソース／ドレイン領域は、第３の領域ＳＣ3
から構成され、（Ｂ−３）チャネル形成領域ＣＨ2は、
第１のトランジスタＴＲ1の一方のソース／ドレイン領
域を構成する第２の領域ＳＣ2の該表面領域から構成さ
れている。
は、（Ｂ−１）一方のソース／ドレイン領域は、第１の
トランジスタＴＲ1のチャネル形成領域ＣＨ1を構成する
第１の領域ＳＣ1の該表面領域から構成され、（Ｂ−
２）他方のソース／ドレイン領域は、第３の領域ＳＣ3
から構成され、（Ｂ−３）チャネル形成領域ＣＨ2は、
第１のトランジスタＴＲ1の一方のソース／ドレイン領
域を構成する第２の領域ＳＣ2の該表面領域から構成さ
れている。
【００６７】更には、第３のトランジスタＴＲ3に関し
ては、（Ｃ−１）一方のソース／ドレイン領域は、第１
の領域ＳＣ1の該表面領域から構成され、（Ｃ−２）他
方のソース／ドレイン領域は、第５の領域ＳＣ5から構
成され、（Ｃ−３）チャネル形成領域ＣＨ3は、第４の
領域ＳＣ4の該表面領域から構成されている。
ては、（Ｃ−１）一方のソース／ドレイン領域は、第１
の領域ＳＣ1の該表面領域から構成され、（Ｃ−２）他
方のソース／ドレイン領域は、第５の領域ＳＣ5から構
成され、（Ｃ−３）チャネル形成領域ＣＨ3は、第４の
領域ＳＣ4の該表面領域から構成されている。
【００６８】また、接合型トランジスタＪＦ1に関して
は、（Ｄ−１）ゲート部は、第５の領域ＳＣ5、及び、
該第５の領域ＳＣ5と対向する第１の領域ＳＣ1の部分か
ら構成され、（Ｄ−２）チャネル領域ＣＨJ1は、第５の
領域ＳＣ5と第１の領域ＳＣ1の該部分とで挟まれた第４
の領域ＳＣ4の一部から構成され、（Ｄ−３）一方のソ
ース／ドレイン領域は、接合型トランジスタＪＦ1のチ
ャネル領域ＣＨJ1の一端から延び、且つ、第１のトラン
ジスタＴＲ1の他方のソース／ドレイン領域を構成し、
そして、第３のトランジスタＴＲ3のチャネル形成領域
ＣＨ3を構成する第４の領域ＳＣ4の該表面領域から構成
され、（Ｄ−４）他方のソース／ドレイン領域は、接合
型トランジスタＪＦ1のチャネル領域ＣＨJ1の他端から
延びる第４の領域ＳＣ4の部分から構成されている。
は、（Ｄ−１）ゲート部は、第５の領域ＳＣ5、及び、
該第５の領域ＳＣ5と対向する第１の領域ＳＣ1の部分か
ら構成され、（Ｄ−２）チャネル領域ＣＨJ1は、第５の
領域ＳＣ5と第１の領域ＳＣ1の該部分とで挟まれた第４
の領域ＳＣ4の一部から構成され、（Ｄ−３）一方のソ
ース／ドレイン領域は、接合型トランジスタＪＦ1のチ
ャネル領域ＣＨJ1の一端から延び、且つ、第１のトラン
ジスタＴＲ1の他方のソース／ドレイン領域を構成し、
そして、第３のトランジスタＴＲ3のチャネル形成領域
ＣＨ3を構成する第４の領域ＳＣ4の該表面領域から構成
され、（Ｄ−４）他方のソース／ドレイン領域は、接合
型トランジスタＪＦ1のチャネル領域ＣＨJ1の他端から
延びる第４の領域ＳＣ4の部分から構成されている。
【００６９】そして、（Ｅ）ゲート領域Ｇは、メモリ選
択用の第１の配線（例えば、ワード線）に接続され、
（Ｆ）第３の領域ＳＣ3は、書き込み情報設定線ＷＩＳ
Ｌに接続され、（Ｇ）第４の領域ＳＣ4は、第２の配線
に接続されている。
択用の第１の配線（例えば、ワード線）に接続され、
（Ｆ）第３の領域ＳＣ3は、書き込み情報設定線ＷＩＳ
Ｌに接続され、（Ｇ）第４の領域ＳＣ4は、第２の配線
に接続されている。
【００７０】そして、ゲート領域Ｇの延びる方向に垂直
であってゲート領域Ｇの中心を通る第１仮想垂直面（図
３５の（Ｂ）に一点鎖線ＰＬ1で示す）で半導体メモリ
セルを切断したとき、ゲート領域Ｇ近傍の第２の領域Ｓ
Ｃ2と第４の領域ＳＣ4とは、ゲート領域Ｇの延びる方向
に平行であってゲート領域Ｇの中心を通る第２仮想垂直
面（図３５の（Ａ）に一点鎖線ＰＬ2で示す）に対して
略対称である。即ち、ゲート領域Ｇの直下に位置する第
２の領域ＳＣ2の表面領域及び第４の領域ＳＣ4の表面領
域の位置は、第２仮想垂直面ＰＬ2に対して略対称であ
る。また、第２の領域ＳＣ2の深さ、及び第４の領域Ｓ
Ｃ4の深さは略等しい。
であってゲート領域Ｇの中心を通る第１仮想垂直面（図
３５の（Ｂ）に一点鎖線ＰＬ1で示す）で半導体メモリ
セルを切断したとき、ゲート領域Ｇ近傍の第２の領域Ｓ
Ｃ2と第４の領域ＳＣ4とは、ゲート領域Ｇの延びる方向
に平行であってゲート領域Ｇの中心を通る第２仮想垂直
面（図３５の（Ａ）に一点鎖線ＰＬ2で示す）に対して
略対称である。即ち、ゲート領域Ｇの直下に位置する第
２の領域ＳＣ2の表面領域及び第４の領域ＳＣ4の表面領
域の位置は、第２仮想垂直面ＰＬ2に対して略対称であ
る。また、第２の領域ＳＣ2の深さ、及び第４の領域Ｓ
Ｃ4の深さは略等しい。
【００７１】実施の形態３の半導体メモリセルにおいて
は、更に、第１仮想垂直面ＰＬ1で半導体メモリセルを
切断したとき、ゲート領域Ｇの近傍の第３の領域ＳＣ3
と第５の領域ＳＣ5とは、第２仮想垂直面ＰＬ2に対して
略対称である。即ち、ゲート領域Ｇの直下に位置する第
３の領域ＳＣ3の表面領域の縁部の位置と、ゲート領域
Ｇの直下に位置する第５の領域ＳＣ5の表面領域の縁部
の位置とは、第２仮想垂直面ＰＬ2に対して略対称であ
る。また、第３の領域ＳＣ3の深さ、及び第５の領域Ｓ
Ｃ5の深さは略等しい。
は、更に、第１仮想垂直面ＰＬ1で半導体メモリセルを
切断したとき、ゲート領域Ｇの近傍の第３の領域ＳＣ3
と第５の領域ＳＣ5とは、第２仮想垂直面ＰＬ2に対して
略対称である。即ち、ゲート領域Ｇの直下に位置する第
３の領域ＳＣ3の表面領域の縁部の位置と、ゲート領域
Ｇの直下に位置する第５の領域ＳＣ5の表面領域の縁部
の位置とは、第２仮想垂直面ＰＬ2に対して略対称であ
る。また、第３の領域ＳＣ3の深さ、及び第５の領域Ｓ
Ｃ5の深さは略等しい。
【００７２】接合型トランジスタＪＦ1は、対向する
ゲート部（第５の領域ＳＣ5及びこの第５の領域ＳＣ5に
対向する第１の領域ＳＣ1の部分）の間の距離（チャネ
ル領域ＣＨJ1の厚さ）を最適化し、且つ、対向するそ
れぞれのゲート部（第５の領域ＳＣ5及びこの第５の領
域ＳＣ5に対向する第１の領域ＳＣ1の部分）における不
純物濃度とチャネル領域ＣＨJ1における不純物濃度とを
最適化することによって、形成されている。
ゲート部（第５の領域ＳＣ5及びこの第５の領域ＳＣ5に
対向する第１の領域ＳＣ1の部分）の間の距離（チャネ
ル領域ＣＨJ1の厚さ）を最適化し、且つ、対向するそ
れぞれのゲート部（第５の領域ＳＣ5及びこの第５の領
域ＳＣ5に対向する第１の領域ＳＣ1の部分）における不
純物濃度とチャネル領域ＣＨJ1における不純物濃度とを
最適化することによって、形成されている。
【００７３】図３５に示した実施の形態３の半導体メモ
リセルにおいては、第２の領域ＳＣ 2は第３の配線に接
続されている。尚、第２の配線をビット線とし、第３の
配線に所定の電位を加える構成、あるいは、第３の配線
をビット線とし、第２の配線に所定の電位を加える構成
とすることが好ましい。
リセルにおいては、第２の領域ＳＣ 2は第３の配線に接
続されている。尚、第２の配線をビット線とし、第３の
配線に所定の電位を加える構成、あるいは、第３の配線
をビット線とし、第２の配線に所定の電位を加える構成
とすることが好ましい。
【００７４】半導体メモリセル（具体的には、第１の領
域ＳＣ1）は、例えばｎ形半導体基板に設けられた第２
導電形（例えばｐ形）のウエル構造内に形成されてい
る。そして、第１の領域ＳＣ1の直下に、第１導電形
（例えばｎ++形）の高濃度不純物含有層ＳＣ10を形成す
れば、読み出し用の第１のトランジスタＴＲ1のチャネ
ル形成領域ＣＨ1に蓄積される電位あるいは電荷の増加
を図ることができる。
域ＳＣ1）は、例えばｎ形半導体基板に設けられた第２
導電形（例えばｐ形）のウエル構造内に形成されてい
る。そして、第１の領域ＳＣ1の直下に、第１導電形
（例えばｎ++形）の高濃度不純物含有層ＳＣ10を形成す
れば、読み出し用の第１のトランジスタＴＲ1のチャネ
ル形成領域ＣＨ1に蓄積される電位あるいは電荷の増加
を図ることができる。
【００７５】図３５に示した半導体メモリセルの変形例
を、図３６〜図３８に示す。
を、図３６〜図３８に示す。
【００７６】図３６に示す半導体メモリセルにおいて
は、第１の領域ＳＣ1の下方に、第３の配線として機能
する第１導電形（例えばｎ++形）の高濃度不純物含有層
ＳＣ11が設けられており、かかる高濃度不純物含有層Ｓ
Ｃ11は第２の領域ＳＣ2と繋がっている。これによっ
て、配線構造の簡素化を図ることができる。
は、第１の領域ＳＣ1の下方に、第３の配線として機能
する第１導電形（例えばｎ++形）の高濃度不純物含有層
ＳＣ11が設けられており、かかる高濃度不純物含有層Ｓ
Ｃ11は第２の領域ＳＣ2と繋がっている。これによっ
て、配線構造の簡素化を図ることができる。
【００７７】図３７に模式的な一部断面図を示し、原理
図を図３１の（Ａ）に示す半導体メモリセルにおいて
は、第１のトランジスタＴＲ1の一方のソース／ドレイ
ン領域（第２の領域ＳＣ2）は、第３の配線に接続され
る代わりに、ｐｎ接合ダイオードＤを介して書き込み情
報設定線ＷＩＳＬに接続されている。即ち、第２の領域
ＳＣ2と第３の領域ＳＣ3との間でｐｎ接合ダイオードＤ
が形成され、第２の領域ＳＣ2は第３の領域ＳＣ3を介し
て書き込み情報設定線ＷＩＳＬに接続されている。第２
の領域ＳＣ2及び第３の領域ＳＣ3の不純物濃度を最適化
することによって、第２の領域ＳＣ2と第３の領域ＳＣ3
との間にｐｎ接合ダイオードＤを形成することができ
る。尚、第２の配線をビット線とする構成、あるいは、
書き込み情報設定線ＷＩＳＬをビット線と兼用させ、第
２の配線に所定の電位を加える構成とすることができ
る。
図を図３１の（Ａ）に示す半導体メモリセルにおいて
は、第１のトランジスタＴＲ1の一方のソース／ドレイ
ン領域（第２の領域ＳＣ2）は、第３の配線に接続され
る代わりに、ｐｎ接合ダイオードＤを介して書き込み情
報設定線ＷＩＳＬに接続されている。即ち、第２の領域
ＳＣ2と第３の領域ＳＣ3との間でｐｎ接合ダイオードＤ
が形成され、第２の領域ＳＣ2は第３の領域ＳＣ3を介し
て書き込み情報設定線ＷＩＳＬに接続されている。第２
の領域ＳＣ2及び第３の領域ＳＣ3の不純物濃度を最適化
することによって、第２の領域ＳＣ2と第３の領域ＳＣ3
との間にｐｎ接合ダイオードＤを形成することができ
る。尚、第２の配線をビット線とする構成、あるいは、
書き込み情報設定線ＷＩＳＬをビット線と兼用させ、第
２の配線に所定の電位を加える構成とすることができ
る。
【００７８】模式的な一部断面図を図３８に示す半導体
メモリセル（原理図は、図３１の（Ｂ）参照）は、第２
の領域ＳＣ2、及び第２の領域ＳＣ2の表面領域に整流接
合を形成して接するダイオード構成領域ＳＣDから構成
された多数キャリア・ダイオードＤＳを更に備え、第２
の領域ＳＣ2は、第３の配線に接続される代わりに、該
ダイオード構成領域ＳＣDを介して書き込み情報設定線
ＷＩＳＬに接続されている。即ち、第１のトランジスタ
ＴＲ1の一方のソース／ドレイン領域は、多数キャリア
・ダイオードＤＳを介して書き込み情報設定線ＷＩＳＬ
に接続されている。図３８に示す半導体メモリセルにお
いては、ダイオード構成領域ＳＣDは第３の領域ＳＣ3に
隣接して設けられているが、このような配置に限定する
ものではない。尚、第２の配線をビット線とする構成、
あるいは、書き込み情報設定線ＷＩＳＬをビット線と兼
用させ、第２の配線に所定の電位を加える構成とするこ
とができる。
メモリセル（原理図は、図３１の（Ｂ）参照）は、第２
の領域ＳＣ2、及び第２の領域ＳＣ2の表面領域に整流接
合を形成して接するダイオード構成領域ＳＣDから構成
された多数キャリア・ダイオードＤＳを更に備え、第２
の領域ＳＣ2は、第３の配線に接続される代わりに、該
ダイオード構成領域ＳＣDを介して書き込み情報設定線
ＷＩＳＬに接続されている。即ち、第１のトランジスタ
ＴＲ1の一方のソース／ドレイン領域は、多数キャリア
・ダイオードＤＳを介して書き込み情報設定線ＷＩＳＬ
に接続されている。図３８に示す半導体メモリセルにお
いては、ダイオード構成領域ＳＣDは第３の領域ＳＣ3に
隣接して設けられているが、このような配置に限定する
ものではない。尚、第２の配線をビット線とする構成、
あるいは、書き込み情報設定線ＷＩＳＬをビット線と兼
用させ、第２の配線に所定の電位を加える構成とするこ
とができる。
【００７９】模式的な一部断面図を図３９に示す半導体
メモリセルにおいては、図３５に模式的な一部断面図を
示した半導体メモリセルの第３の領域ＳＣ3及び第５の
領域ＳＣ5の構成に変形が加えられている。即ち、第２
導電形（例えば、ｐ++形）を有する第１不純物含有層Ｓ
Ｃ3Aが、第３の領域ＳＣ3上に設けられている。そし
て、第３の領域ＳＣ3は、第１不純物含有層ＳＣ3Aを介
して書き込み情報設定線ＷＩＳＬに接続されている。第
３の領域ＳＣ3は、第１不純物含有層ＳＣ3Aからのｐ形
不純物の固相拡散によって、自己整合的に形成されてお
り、浅いｐ接合を有する。また、第１不純物含有層ＳＣ
3Aは、絶縁材料層ＩＦを介してゲート領域Ｇの一方の側
面に位置し、サイドウオール形状を有する。尚、第１不
純物含有層ＳＣ3Aが、書き込み情報設定線ＷＩＳＬを兼
ねている構成とすることもできる。即ち、第１不純物含
有層ＳＣ3Aは、図面の紙面垂直方向に延びており、第１
不純物含有層ＳＣ3Aの延在部は隣接する半導体メモリセ
ルの第１不純物含有層ＳＣ3Aに繋がっており、書き込み
情報設定線ＷＩＳＬとして機能する。これによって、配
線構成の簡素化、半導体メモリセルの微細化を達成する
ことができる。
メモリセルにおいては、図３５に模式的な一部断面図を
示した半導体メモリセルの第３の領域ＳＣ3及び第５の
領域ＳＣ5の構成に変形が加えられている。即ち、第２
導電形（例えば、ｐ++形）を有する第１不純物含有層Ｓ
Ｃ3Aが、第３の領域ＳＣ3上に設けられている。そし
て、第３の領域ＳＣ3は、第１不純物含有層ＳＣ3Aを介
して書き込み情報設定線ＷＩＳＬに接続されている。第
３の領域ＳＣ3は、第１不純物含有層ＳＣ3Aからのｐ形
不純物の固相拡散によって、自己整合的に形成されてお
り、浅いｐ接合を有する。また、第１不純物含有層ＳＣ
3Aは、絶縁材料層ＩＦを介してゲート領域Ｇの一方の側
面に位置し、サイドウオール形状を有する。尚、第１不
純物含有層ＳＣ3Aが、書き込み情報設定線ＷＩＳＬを兼
ねている構成とすることもできる。即ち、第１不純物含
有層ＳＣ3Aは、図面の紙面垂直方向に延びており、第１
不純物含有層ＳＣ3Aの延在部は隣接する半導体メモリセ
ルの第１不純物含有層ＳＣ3Aに繋がっており、書き込み
情報設定線ＷＩＳＬとして機能する。これによって、配
線構成の簡素化、半導体メモリセルの微細化を達成する
ことができる。
【００８０】一方、第２導電形（例えば、ｐ++形）を有
する第２不純物含有層ＳＣ5Aが、第５の領域ＳＣ5上に
設けられている。第５の領域ＳＣ5は、第２不純物含有
層ＳＣ 5Aからのｐ形不純物の固相拡散によって、自己整
合的に形成されており、浅いｐ接合を有する。また、第
２不純物含有層ＳＣ5Aは、絶縁材料層ＩＦを介してゲー
ト領域Ｇの他方の側面に位置し、サイドウオール形状を
有する。
する第２不純物含有層ＳＣ5Aが、第５の領域ＳＣ5上に
設けられている。第５の領域ＳＣ5は、第２不純物含有
層ＳＣ 5Aからのｐ形不純物の固相拡散によって、自己整
合的に形成されており、浅いｐ接合を有する。また、第
２不純物含有層ＳＣ5Aは、絶縁材料層ＩＦを介してゲー
ト領域Ｇの他方の側面に位置し、サイドウオール形状を
有する。
【００８１】尚、図３５〜図３８、あるいは後述する図
４０〜図４２に示した半導体メモリセルの第３の領域Ｓ
Ｃ3、第５の領域ＳＣ5を、図３９に示した半導体メモリ
セルの不純物含有層ＳＣ3A，ＳＣ5A、第３の領域Ｓ
Ｃ3、第５の領域ＳＣ5の構成によって置き換えることも
できる。
４０〜図４２に示した半導体メモリセルの第３の領域Ｓ
Ｃ3、第５の領域ＳＣ5を、図３９に示した半導体メモリ
セルの不純物含有層ＳＣ3A，ＳＣ5A、第３の領域Ｓ
Ｃ3、第５の領域ＳＣ5の構成によって置き換えることも
できる。
【００８２】（実施の形態４）実施の形態４の半導体メ
モリセルは、実施の形態３の半導体メモリセルの変形で
ある。実施の形態４の半導体メモリセルが実施の形態３
の半導体メモリセルと相違する点は、第１の領域Ｓ
Ｃ1、第２の領域ＳＣ2及び第３の領域ＳＣ3によって第
２の接合型トランジスタＪＦ2が形成されている点にあ
る。即ち、実施の形態４の半導体メモリセルは、原理図
を図３２に示し、模式的な一部断面図を図４０に示すよ
うに、ソース／ドレイン領域、チャネル領域ＣＨJ2及び
ゲート部を有する電流制御用の第２の接合型トランジス
タＪＦ2を更に備え、第２の接合型トランジスタＪＦ2の
ゲート部は、第３領域ＳＣ3、及び、該第３の領域ＳＣ3
と対向する第１の領域ＳＣ1の部分から構成され、第２
の接合型トランジスタＪＦ2のチャネル領域ＣＨJ2は、
第３の領域ＳＣ3と第１の領域ＳＣ1の該部分とで挟まれ
た第２の領域ＳＣ2の一部から構成され、第２の接合型
トランジスタＪＦ2の一方のソース／ドレイン領域は、
第２の接合型トランジスタＪＦ2のチャネル領域ＣＨJ2
の一端から延び、且つ、第１のトランジスタＴＲ1の一
方のソース／ドレイン領域を構成する第２の領域ＳＣ2
の表面領域から構成され、第２の接合型トランジスタＪ
Ｆ2の他方のソース／ドレイン領域は、第２の接合型ト
ランジスタＪＦ2のチャネル領域ＣＨJ2の他端から延び
る第２の領域ＳＣ2の部分から構成されている。
モリセルは、実施の形態３の半導体メモリセルの変形で
ある。実施の形態４の半導体メモリセルが実施の形態３
の半導体メモリセルと相違する点は、第１の領域Ｓ
Ｃ1、第２の領域ＳＣ2及び第３の領域ＳＣ3によって第
２の接合型トランジスタＪＦ2が形成されている点にあ
る。即ち、実施の形態４の半導体メモリセルは、原理図
を図３２に示し、模式的な一部断面図を図４０に示すよ
うに、ソース／ドレイン領域、チャネル領域ＣＨJ2及び
ゲート部を有する電流制御用の第２の接合型トランジス
タＪＦ2を更に備え、第２の接合型トランジスタＪＦ2の
ゲート部は、第３領域ＳＣ3、及び、該第３の領域ＳＣ3
と対向する第１の領域ＳＣ1の部分から構成され、第２
の接合型トランジスタＪＦ2のチャネル領域ＣＨJ2は、
第３の領域ＳＣ3と第１の領域ＳＣ1の該部分とで挟まれ
た第２の領域ＳＣ2の一部から構成され、第２の接合型
トランジスタＪＦ2の一方のソース／ドレイン領域は、
第２の接合型トランジスタＪＦ2のチャネル領域ＣＨJ2
の一端から延び、且つ、第１のトランジスタＴＲ1の一
方のソース／ドレイン領域を構成する第２の領域ＳＣ2
の表面領域から構成され、第２の接合型トランジスタＪ
Ｆ2の他方のソース／ドレイン領域は、第２の接合型ト
ランジスタＪＦ2のチャネル領域ＣＨJ2の他端から延び
る第２の領域ＳＣ2の部分から構成されている。
【００８３】実施の形態４の半導体メモリセルのその他
の構成は、図３５に示した実施の形態３の半導体メモリ
セルの構成と実質的に同じであり、詳細な説明は省略す
る。
の構成は、図３５に示した実施の形態３の半導体メモリ
セルの構成と実質的に同じであり、詳細な説明は省略す
る。
【００８４】尚、第２の接合型トランジスタＪＦ2は、
対向するゲート部（第３の領域ＳＣ3及びこの第３の
領域ＳＣ3に対向する第１の領域ＳＣ1の部分）の間の距
離（チャネル領域ＣＨJ2の厚さ）を最適化し、且つ、
対向するそれぞれのゲート部（第３の領域ＳＣ3及びこ
の第３の領域ＳＣ3に対向する第１の領域ＳＣ1の部分）
における不純物濃度とチャネル領域ＣＨJ2における不純
物濃度とを最適化することによって、形成されている。
対向するゲート部（第３の領域ＳＣ3及びこの第３の
領域ＳＣ3に対向する第１の領域ＳＣ1の部分）の間の距
離（チャネル領域ＣＨJ2の厚さ）を最適化し、且つ、
対向するそれぞれのゲート部（第３の領域ＳＣ3及びこ
の第３の領域ＳＣ3に対向する第１の領域ＳＣ1の部分）
における不純物濃度とチャネル領域ＣＨJ2における不純
物濃度とを最適化することによって、形成されている。
【００８５】図４０に示した半導体メモリセルの変形例
を、図４１及び図４２に示す。
を、図４１及び図４２に示す。
【００８６】図４１に模式的な一部断面図を示し、原理
図を図３３に示す半導体メモリセルにおいては、第１の
トランジスタＴＲ1の一方のソース／ドレイン領域（第
２の領域ＳＣ2）は、第３の配線に接続される代わり
に、ｐｎ接合ダイオードＤを介して書き込み情報設定線
ＷＩＳＬに接続されている。即ち、第２の領域ＳＣ2と
第３の領域ＳＣ3との間でｐｎ接合ダイオードＤが形成
され、第２の領域ＳＣ2は第３の領域ＳＣ3を介して書き
込み情報設定線ＷＩＳＬに接続されている。第２の領域
ＳＣ2及び第３の領域ＳＣ3の不純物濃度を最適化するこ
とによって、第２の領域ＳＣ2と第３の領域ＳＣ3との間
にｐｎ接合ダイオードＤを形成することができる。尚、
第２の配線をビット線とする構成、あるいは、書き込み
情報設定線ＷＩＳＬをビット線と兼用させ、第２の配線
に所定の電位を加える構成とすることができる。
図を図３３に示す半導体メモリセルにおいては、第１の
トランジスタＴＲ1の一方のソース／ドレイン領域（第
２の領域ＳＣ2）は、第３の配線に接続される代わり
に、ｐｎ接合ダイオードＤを介して書き込み情報設定線
ＷＩＳＬに接続されている。即ち、第２の領域ＳＣ2と
第３の領域ＳＣ3との間でｐｎ接合ダイオードＤが形成
され、第２の領域ＳＣ2は第３の領域ＳＣ3を介して書き
込み情報設定線ＷＩＳＬに接続されている。第２の領域
ＳＣ2及び第３の領域ＳＣ3の不純物濃度を最適化するこ
とによって、第２の領域ＳＣ2と第３の領域ＳＣ3との間
にｐｎ接合ダイオードＤを形成することができる。尚、
第２の配線をビット線とする構成、あるいは、書き込み
情報設定線ＷＩＳＬをビット線と兼用させ、第２の配線
に所定の電位を加える構成とすることができる。
【００８７】模式的な一部断面図を図４２に示す半導体
メモリセル（原理図は図３４参照）は、第２の領域ＳＣ
2、及び第２の領域ＳＣ2の表面領域に整流接合を形成し
て接するダイオード構成領域ＳＣDから構成された多数
キャリア・ダイオードＤＳを更に備え、第２の領域ＳＣ
2は、第３の配線に接続される代わりに、該ダイオード
構成領域ＳＣDを介して書き込み情報設定線ＷＩＳＬに
接続されている。即ち、第１のトランジスタＴＲ1の一
方のソース／ドレイン領域は、多数キャリア・ダイオー
ドＤＳを介して書き込み情報設定線ＷＩＳＬに接続され
ている。図に示す半導体メモリセルにおいては、ダイオ
ード構成領域ＳＣDは第３の領域ＳＣ3に隣接して設けら
れているが、このような配置に限定するものではない。
尚、第２の配線をビット線とする構成、あるいは、書き
込み情報設定線ＷＩＳＬをビット線と兼用させ、第２の
配線に所定の電位を加える構成とすることができる。
メモリセル（原理図は図３４参照）は、第２の領域ＳＣ
2、及び第２の領域ＳＣ2の表面領域に整流接合を形成し
て接するダイオード構成領域ＳＣDから構成された多数
キャリア・ダイオードＤＳを更に備え、第２の領域ＳＣ
2は、第３の配線に接続される代わりに、該ダイオード
構成領域ＳＣDを介して書き込み情報設定線ＷＩＳＬに
接続されている。即ち、第１のトランジスタＴＲ1の一
方のソース／ドレイン領域は、多数キャリア・ダイオー
ドＤＳを介して書き込み情報設定線ＷＩＳＬに接続され
ている。図に示す半導体メモリセルにおいては、ダイオ
ード構成領域ＳＣDは第３の領域ＳＣ3に隣接して設けら
れているが、このような配置に限定するものではない。
尚、第２の配線をビット線とする構成、あるいは、書き
込み情報設定線ＷＩＳＬをビット線と兼用させ、第２の
配線に所定の電位を加える構成とすることができる。
【００８８】（実施の形態５）実施の形態５は、本発明
の第３の態様に係る半導体メモリセルに関する。実施の
形態５の半導体メモリセルにおいては、接合型トランジ
スタＪＦ1が形成されている位置が実施の形態１の半導
体メモリセルと相違する。実施の形態５の半導体メモリ
セルの原理図を図４３に示し、模式的な一部断面図を図
４５に示す。尚、図４５の（Ａ）は、ゲート領域の延び
る方向に垂直であってゲート領域の中心を通る第１仮想
垂直面（図４５の（Ｂ）に一点鎖線ＰＬ1で示す）で半
導体メモリセルを切断したときの図であり、図４５の
（Ｂ）は、ゲート領域の延びる方向に平行であってゲー
ト領域の中心を通る第２仮想垂直面（図４５の（Ａ）に
一点鎖線ＰＬ2で示す）と平行な仮想垂直面で第５の領
域ＳＣ5を含む半導体メモリセルを切断したときの図で
ある。
の第３の態様に係る半導体メモリセルに関する。実施の
形態５の半導体メモリセルにおいては、接合型トランジ
スタＪＦ1が形成されている位置が実施の形態１の半導
体メモリセルと相違する。実施の形態５の半導体メモリ
セルの原理図を図４３に示し、模式的な一部断面図を図
４５に示す。尚、図４５の（Ａ）は、ゲート領域の延び
る方向に垂直であってゲート領域の中心を通る第１仮想
垂直面（図４５の（Ｂ）に一点鎖線ＰＬ1で示す）で半
導体メモリセルを切断したときの図であり、図４５の
（Ｂ）は、ゲート領域の延びる方向に平行であってゲー
ト領域の中心を通る第２仮想垂直面（図４５の（Ａ）に
一点鎖線ＰＬ2で示す）と平行な仮想垂直面で第５の領
域ＳＣ5を含む半導体メモリセルを切断したときの図で
ある。
【００８９】実施の形態５の半導体メモリセルは、
（１）ソース／ドレイン領域、チャネル形成領域ＣＨ1
及びゲート領域Ｇを有する第１導電形（例えば、ｎチャ
ネル形）の読み出し用の第１のトランジスタＴＲ1、
（２）ソース／ドレイン領域、チャネル形成領域ＣＨ2
及びゲート領域Ｇを有する第２導電形（例えば、ｐチャ
ネル形）のスイッチ用の第２のトランジスタＴＲ2、並
びに、（３）ソース／ドレイン領域、チャネル領域ＣＨ
J1及びゲート部を有する電流制御用の接合型トランジス
タＪＦ1、から成り、（ａ）第２導電形（例えば、ｐ
+形）を有する半導体性の第１の領域ＳＣ1、（ｂ）第１
の領域ＳＣ1の表面領域に設けられた、第１導電形（例
えば、ｎ+形）を有する半導体性の第２の領域ＳＣ2、
（ｃ）第２の領域ＳＣ2の表面領域に設けられ、且つ、
整流接合を形成して接する、第２導電形（例えばｐ
++形）の半導体性の、又は、シリサイドや金属、金属化
合物等の導電性の第３の領域ＳＣ3、（ｄ）第２の領域
ＳＣ2とは離間して第１の領域ＳＣ1の表面領域に設けら
れた、第１導電形（例えば、ｎ+形）を有する半導体性
の第４の領域ＳＣ4、（ｅ）第４の領域ＳＣ4の表面領域
に設けられ、且つ、整流接合を形成して接する、第２導
電形（例えばｐ++形）の半導体性の、又は、シリサイド
や金属、金属化合物等の導電性の第５の領域ＳＣ5、並
びに、（ｆ）第１の領域ＳＣ1と第３の領域ＳＣ3、及
び、第２の領域ＳＣ2と第４の領域ＳＣ4を橋渡すごとく
絶縁膜を介して設けられ、第１のトランジスタＴＲ1と
第２のトランジスタＴＲ2とで共有されたゲート領域
Ｇ、を有する。
（１）ソース／ドレイン領域、チャネル形成領域ＣＨ1
及びゲート領域Ｇを有する第１導電形（例えば、ｎチャ
ネル形）の読み出し用の第１のトランジスタＴＲ1、
（２）ソース／ドレイン領域、チャネル形成領域ＣＨ2
及びゲート領域Ｇを有する第２導電形（例えば、ｐチャ
ネル形）のスイッチ用の第２のトランジスタＴＲ2、並
びに、（３）ソース／ドレイン領域、チャネル領域ＣＨ
J1及びゲート部を有する電流制御用の接合型トランジス
タＪＦ1、から成り、（ａ）第２導電形（例えば、ｐ
+形）を有する半導体性の第１の領域ＳＣ1、（ｂ）第１
の領域ＳＣ1の表面領域に設けられた、第１導電形（例
えば、ｎ+形）を有する半導体性の第２の領域ＳＣ2、
（ｃ）第２の領域ＳＣ2の表面領域に設けられ、且つ、
整流接合を形成して接する、第２導電形（例えばｐ
++形）の半導体性の、又は、シリサイドや金属、金属化
合物等の導電性の第３の領域ＳＣ3、（ｄ）第２の領域
ＳＣ2とは離間して第１の領域ＳＣ1の表面領域に設けら
れた、第１導電形（例えば、ｎ+形）を有する半導体性
の第４の領域ＳＣ4、（ｅ）第４の領域ＳＣ4の表面領域
に設けられ、且つ、整流接合を形成して接する、第２導
電形（例えばｐ++形）の半導体性の、又は、シリサイド
や金属、金属化合物等の導電性の第５の領域ＳＣ5、並
びに、（ｆ）第１の領域ＳＣ1と第３の領域ＳＣ3、及
び、第２の領域ＳＣ2と第４の領域ＳＣ4を橋渡すごとく
絶縁膜を介して設けられ、第１のトランジスタＴＲ1と
第２のトランジスタＴＲ2とで共有されたゲート領域
Ｇ、を有する。
【００９０】そして、第１のトランジスタＴＲ1に関し
ては、（Ａ−１）一方のソース／ドレイン領域は、第２
の領域ＳＣ2の表面領域から構成され、（Ａ−２）他方
のソース／ドレイン領域は、第４の領域ＳＣ4の表面領
域から構成され、（Ａ−３）チャネル形成領域ＣＨ
1は、第２の領域ＳＣ2の該表面領域と第４の領域ＳＣ4
の該表面領域とで挟まれた第１の領域ＳＣ1の表面領域
から構成されている。
ては、（Ａ−１）一方のソース／ドレイン領域は、第２
の領域ＳＣ2の表面領域から構成され、（Ａ−２）他方
のソース／ドレイン領域は、第４の領域ＳＣ4の表面領
域から構成され、（Ａ−３）チャネル形成領域ＣＨ
1は、第２の領域ＳＣ2の該表面領域と第４の領域ＳＣ4
の該表面領域とで挟まれた第１の領域ＳＣ1の表面領域
から構成されている。
【００９１】一方、第２のトランジスタＴＲ2に関して
は、（Ｂ−１）一方のソース／ドレイン領域は、第１の
トランジスタＴＲ1のチャネル形成領域ＣＨ1を構成する
第１の領域ＳＣ1の該表面領域から構成され、（Ｂ−
２）他方のソース／ドレイン領域は、第３の領域ＳＣ3
から構成され、（Ｂ−３）チャネル形成領域ＣＨ2は、
第１のトランジスタＴＲ1の一方のソース／ドレイン領
域を構成する第２の領域ＳＣ2の該表面領域から構成さ
れている。
は、（Ｂ−１）一方のソース／ドレイン領域は、第１の
トランジスタＴＲ1のチャネル形成領域ＣＨ1を構成する
第１の領域ＳＣ1の該表面領域から構成され、（Ｂ−
２）他方のソース／ドレイン領域は、第３の領域ＳＣ3
から構成され、（Ｂ−３）チャネル形成領域ＣＨ2は、
第１のトランジスタＴＲ1の一方のソース／ドレイン領
域を構成する第２の領域ＳＣ2の該表面領域から構成さ
れている。
【００９２】更に、接合型トランジスタＪＦ1に関して
は、（Ｃ−１）ゲート部は、第３領域ＳＣ3、及び、該
第３の領域ＳＣ3と対向する第１の領域ＳＣ1の部分から
構成され、（Ｃ−２）チャネル領域ＣＨJ1は、第３の領
域ＳＣ3と第１の領域ＳＣ1の該部分とで挟まれた第２の
領域ＳＣ2の一部から構成され、（Ｃ−３）一方のソー
ス／ドレイン領域は、接合型トランジスタＪＦ1のチャ
ネル領域ＣＨJ1の一端から延び、且つ、第１のトランジ
スタＴＲ1の一方のソース／ドレイン領域を構成する第
２の領域ＳＣ2の該表面領域から構成され、（Ｃ−４）
他方のソース／ドレイン領域は、接合型トランジスタＪ
Ｆ1のチャネル領域ＣＨJ1の他端から延びる第２の領域
ＳＣ2の部分から構成されている。
は、（Ｃ−１）ゲート部は、第３領域ＳＣ3、及び、該
第３の領域ＳＣ3と対向する第１の領域ＳＣ1の部分から
構成され、（Ｃ−２）チャネル領域ＣＨJ1は、第３の領
域ＳＣ3と第１の領域ＳＣ1の該部分とで挟まれた第２の
領域ＳＣ2の一部から構成され、（Ｃ−３）一方のソー
ス／ドレイン領域は、接合型トランジスタＪＦ1のチャ
ネル領域ＣＨJ1の一端から延び、且つ、第１のトランジ
スタＴＲ1の一方のソース／ドレイン領域を構成する第
２の領域ＳＣ2の該表面領域から構成され、（Ｃ−４）
他方のソース／ドレイン領域は、接合型トランジスタＪ
Ｆ1のチャネル領域ＣＨJ1の他端から延びる第２の領域
ＳＣ2の部分から構成されている。
【００９３】そして、（Ｄ）ゲート領域Ｇは、メモリ選
択用の第１の配線（例えば、ワード線）に接続され、
（Ｅ）第３の領域ＳＣ3は、書き込み情報設定線ＷＩＳ
Ｌに接続され、（Ｆ）第４の領域ＳＣ4は、第２の配線
に接続され、（Ｇ）第５の領域ＳＣ5は、第１の領域Ｓ
Ｃ1に接続されている。
択用の第１の配線（例えば、ワード線）に接続され、
（Ｅ）第３の領域ＳＣ3は、書き込み情報設定線ＷＩＳ
Ｌに接続され、（Ｆ）第４の領域ＳＣ4は、第２の配線
に接続され、（Ｇ）第５の領域ＳＣ5は、第１の領域Ｓ
Ｃ1に接続されている。
【００９４】そして、ゲート領域Ｇの延びる方向に垂直
であってゲート領域Ｇの中心を通る第１仮想垂直面（図
４５の（Ｂ）に一点鎖線ＰＬ1で示す）で半導体メモリ
セルを切断したとき、ゲート領域Ｇの近傍の第２の領域
ＳＣ2と第４の領域ＳＣ4とは、ゲート領域Ｇの延びる方
向に平行であってゲート領域Ｇの中心を通る第２仮想垂
直面（図４５の（Ａ）に一点鎖線ＰＬ2で示す）に対し
て略対称である。即ち、ゲート領域Ｇの直下に位置する
第２の領域ＳＣ2の表面領域と第４の領域ＳＣ4の表面領
域の位置とは、第２仮想垂直面ＰＬ2に対して略対称で
ある。また、第２の領域ＳＣ2の深さ及び第４の領域Ｓ
Ｃ4の深さは略等しい。
であってゲート領域Ｇの中心を通る第１仮想垂直面（図
４５の（Ｂ）に一点鎖線ＰＬ1で示す）で半導体メモリ
セルを切断したとき、ゲート領域Ｇの近傍の第２の領域
ＳＣ2と第４の領域ＳＣ4とは、ゲート領域Ｇの延びる方
向に平行であってゲート領域Ｇの中心を通る第２仮想垂
直面（図４５の（Ａ）に一点鎖線ＰＬ2で示す）に対し
て略対称である。即ち、ゲート領域Ｇの直下に位置する
第２の領域ＳＣ2の表面領域と第４の領域ＳＣ4の表面領
域の位置とは、第２仮想垂直面ＰＬ2に対して略対称で
ある。また、第２の領域ＳＣ2の深さ及び第４の領域Ｓ
Ｃ4の深さは略等しい。
【００９５】実施の形態５の半導体メモリセルにおいて
は、更に、第１仮想垂直面ＰＬ1で半導体メモリセルを
切断したとき、ゲート領域Ｇの近傍の第３の領域ＳＣ3
と第５の領域ＳＣ5とは、第２仮想垂直面ＰＬ2に対して
略対称である。即ち、ゲート領域Ｇの直下に位置する第
３の領域ＳＣ3の表面領域の縁部の位置と、ゲート領域
Ｇの直下に位置する第５の領域ＳＣ5の表面領域の縁部
の位置とは、第２仮想垂直面ＰＬ2に対して略対称であ
る。また、第３の領域ＳＣ3の深さ、及び第５の領域Ｓ
Ｃ5の深さは略等しい。
は、更に、第１仮想垂直面ＰＬ1で半導体メモリセルを
切断したとき、ゲート領域Ｇの近傍の第３の領域ＳＣ3
と第５の領域ＳＣ5とは、第２仮想垂直面ＰＬ2に対して
略対称である。即ち、ゲート領域Ｇの直下に位置する第
３の領域ＳＣ3の表面領域の縁部の位置と、ゲート領域
Ｇの直下に位置する第５の領域ＳＣ5の表面領域の縁部
の位置とは、第２仮想垂直面ＰＬ2に対して略対称であ
る。また、第３の領域ＳＣ3の深さ、及び第５の領域Ｓ
Ｃ5の深さは略等しい。
【００９６】第１の領域ＳＣ1と第５の領域ＳＣ5との接
続は、図４５の（Ｂ）に示すように、例えば、第１の領
域ＳＣ1の一部分を半導体基板の表面近傍まで延在さ
せ、第４の領域ＳＣ4の外側で、第５の領域ＳＣ5と第１
の領域ＳＣ1の延在した部分とが接するような構造とす
ることによって、得ることができる。これによって、情
報を蓄積すべき領域を増加させることができ、半導体メ
モリセルが情報を保持する時間を延長させることができ
る。
続は、図４５の（Ｂ）に示すように、例えば、第１の領
域ＳＣ1の一部分を半導体基板の表面近傍まで延在さ
せ、第４の領域ＳＣ4の外側で、第５の領域ＳＣ5と第１
の領域ＳＣ1の延在した部分とが接するような構造とす
ることによって、得ることができる。これによって、情
報を蓄積すべき領域を増加させることができ、半導体メ
モリセルが情報を保持する時間を延長させることができ
る。
【００９７】接合型トランジスタＪＦ1は、対向する
ゲート部（第３の領域ＳＣ3及びこの第３の領域ＳＣ3に
対向する第１の領域ＳＣ1の部分）の間の距離（チャネ
ル領域ＣＨJ2の厚さ）を最適化し、且つ、対向するそ
れぞれのゲート部（第３の領域ＳＣ3及びこの第３の領
域ＳＣ3に対向する第１の領域ＳＣ1の部分）における不
純物濃度とチャネル領域ＣＨJ2における不純物濃度とを
最適化することによって、形成されている。
ゲート部（第３の領域ＳＣ3及びこの第３の領域ＳＣ3に
対向する第１の領域ＳＣ1の部分）の間の距離（チャネ
ル領域ＣＨJ2の厚さ）を最適化し、且つ、対向するそ
れぞれのゲート部（第３の領域ＳＣ3及びこの第３の領
域ＳＣ3に対向する第１の領域ＳＣ1の部分）における不
純物濃度とチャネル領域ＣＨJ2における不純物濃度とを
最適化することによって、形成されている。
【００９８】図４５に示した実施の形態５の半導体メモ
リセルにおいては、第２の領域ＳＣ 2は第３の配線に接
続されている。尚、第２の配線をビット線とし、第３の
配線に所定の電位を加える構成、あるいは、第３の配線
をビット線とし、第２の配線に所定の電位を加える構成
とすることが好ましい。
リセルにおいては、第２の領域ＳＣ 2は第３の配線に接
続されている。尚、第２の配線をビット線とし、第３の
配線に所定の電位を加える構成、あるいは、第３の配線
をビット線とし、第２の配線に所定の電位を加える構成
とすることが好ましい。
【００９９】半導体メモリセル（具体的には、第１の領
域ＳＣ1）は、例えばｎ形半導体基板に設けられた第２
導電形（例えばｐ形）のウエル構造内に形成されてい
る。そして、第１の領域ＳＣ1の直下に、第１導電形
（例えばｎ++形）の高濃度不純物含有層ＳＣ10を形成す
れば、読み出し用の第１のトランジスタＴＲ1のチャネ
ル形成領域ＣＨ1に蓄積される電位あるいは電荷の増加
を図ることができる。
域ＳＣ1）は、例えばｎ形半導体基板に設けられた第２
導電形（例えばｐ形）のウエル構造内に形成されてい
る。そして、第１の領域ＳＣ1の直下に、第１導電形
（例えばｎ++形）の高濃度不純物含有層ＳＣ10を形成す
れば、読み出し用の第１のトランジスタＴＲ1のチャネ
ル形成領域ＣＨ1に蓄積される電位あるいは電荷の増加
を図ることができる。
【０１００】図４５に示した半導体メモリセルの変形例
を、図４６〜図４９に示す。
を、図４６〜図４９に示す。
【０１０１】図４６に示す半導体メモリセルにおいて
は、第１の領域ＳＣ1の下方に、第３の配線として機能
する第１導電形（例えばｎ++形）の高濃度不純物含有層
ＳＣ11が設けられており、かかる高濃度不純物含有層Ｓ
Ｃ11は第２の領域ＳＣ2と繋がっている。これによっ
て、配線構造の簡素化を図ることができる。
は、第１の領域ＳＣ1の下方に、第３の配線として機能
する第１導電形（例えばｎ++形）の高濃度不純物含有層
ＳＣ11が設けられており、かかる高濃度不純物含有層Ｓ
Ｃ11は第２の領域ＳＣ2と繋がっている。これによっ
て、配線構造の簡素化を図ることができる。
【０１０２】図４７に模式的な一部断面図を示し、原理
図を図４４の（Ａ）に示す半導体メモリセルにおいて
は、第１のトランジスタＴＲ1の一方のソース／ドレイ
ン領域（第２の領域ＳＣ2）は、第３の配線に接続され
る代わりに、ｐｎ接合ダイオードＤを介して書き込み情
報設定線ＷＩＳＬに接続されている。即ち、第２の領域
ＳＣ2と第３の領域ＳＣ3との間でｐｎ接合ダイオードＤ
が形成され、第２の領域ＳＣ2は第３の領域ＳＣ3を介し
て書き込み情報設定線ＷＩＳＬに接続されている。第２
の領域ＳＣ2及び第３の領域ＳＣ3の不純物濃度を最適化
することによって、第２の領域ＳＣ2と第３の領域ＳＣ3
との間にｐｎ接合ダイオードＤを形成することができ
る。尚、第２の配線をビット線とする構成、あるいは、
書き込み情報設定線ＷＩＳＬをビット線と兼用させ、第
２の配線に所定の電位を加える構成とすることができ
る。
図を図４４の（Ａ）に示す半導体メモリセルにおいて
は、第１のトランジスタＴＲ1の一方のソース／ドレイ
ン領域（第２の領域ＳＣ2）は、第３の配線に接続され
る代わりに、ｐｎ接合ダイオードＤを介して書き込み情
報設定線ＷＩＳＬに接続されている。即ち、第２の領域
ＳＣ2と第３の領域ＳＣ3との間でｐｎ接合ダイオードＤ
が形成され、第２の領域ＳＣ2は第３の領域ＳＣ3を介し
て書き込み情報設定線ＷＩＳＬに接続されている。第２
の領域ＳＣ2及び第３の領域ＳＣ3の不純物濃度を最適化
することによって、第２の領域ＳＣ2と第３の領域ＳＣ3
との間にｐｎ接合ダイオードＤを形成することができ
る。尚、第２の配線をビット線とする構成、あるいは、
書き込み情報設定線ＷＩＳＬをビット線と兼用させ、第
２の配線に所定の電位を加える構成とすることができ
る。
【０１０３】模式的な一部断面図を図４８に示す半導体
メモリセル（原理図は図４４の（Ｂ）参照）は、第２の
領域ＳＣ2、及び第２の領域ＳＣ2の表面領域に整流接合
を形成して接するダイオード構成領域ＳＣDから構成さ
れた多数キャリア・ダイオードＤＳを更に備え、第２の
領域ＳＣ2は、第３の配線に接続される代わりに、該ダ
イオード構成領域ＳＣDを介して書き込み情報設定線Ｗ
ＩＳＬに接続されている。即ち、第１のトランジスタＴ
Ｒ1の一方のソース／ドレイン領域は、多数キャリア・
ダイオードＤＳを介して書き込み情報設定線ＷＩＳＬに
接続されている。図に示す半導体メモリセルにおいて
は、ダイオード構成領域ＳＣDは第３の領域ＳＣ3に隣接
して設けられているが、このような配置に限定するもの
ではない。尚、第２の配線をビット線とする構成、ある
いは、書き込み情報設定線ＷＩＳＬをビット線と兼用さ
せ、第２の配線に所定の電位を加える構成とすることが
できる。
メモリセル（原理図は図４４の（Ｂ）参照）は、第２の
領域ＳＣ2、及び第２の領域ＳＣ2の表面領域に整流接合
を形成して接するダイオード構成領域ＳＣDから構成さ
れた多数キャリア・ダイオードＤＳを更に備え、第２の
領域ＳＣ2は、第３の配線に接続される代わりに、該ダ
イオード構成領域ＳＣDを介して書き込み情報設定線Ｗ
ＩＳＬに接続されている。即ち、第１のトランジスタＴ
Ｒ1の一方のソース／ドレイン領域は、多数キャリア・
ダイオードＤＳを介して書き込み情報設定線ＷＩＳＬに
接続されている。図に示す半導体メモリセルにおいて
は、ダイオード構成領域ＳＣDは第３の領域ＳＣ3に隣接
して設けられているが、このような配置に限定するもの
ではない。尚、第２の配線をビット線とする構成、ある
いは、書き込み情報設定線ＷＩＳＬをビット線と兼用さ
せ、第２の配線に所定の電位を加える構成とすることが
できる。
【０１０４】模式的な一部断面図を図４９に示す半導体
メモリセルにおいては、図４５に模式的な一部断面図を
示した半導体メモリセルの第３の領域ＳＣ3及び第５の
領域ＳＣ5の構成に変形が加えられている。即ち、第２
導電形（例えば、ｐ++形）を有する第１不純物含有層Ｓ
Ｃ3Aが、第３の領域ＳＣ3上に設けられている。そし
て、第３の領域ＳＣ3は、第１不純物含有層ＳＣ3Aを介
して書き込み情報設定線ＷＩＳＬに接続されている。第
３の領域ＳＣ3は、第１不純物含有層ＳＣ3Aからのｐ形
不純物の固相拡散によって、自己整合的に形成されてお
り、浅いｐ接合を有する。また、第１不純物含有層ＳＣ
3Aは、絶縁材料層ＩＦを介してゲート領域Ｇの一方の側
面に位置し、サイドウオール形状を有する。尚、第１不
純物含有層ＳＣ3Aが、書き込み情報設定線ＷＩＳＬを兼
ねている構成とすることもできる。即ち、第１不純物含
有層ＳＣ3Aは、図面の紙面垂直方向に延びており、第１
不純物含有層ＳＣ3Aの延在部は隣接する半導体メモリセ
ルの第１不純物含有層ＳＣ3Aに繋がっており、書き込み
情報設定線ＷＩＳＬとして機能する。これによって、配
線構成の簡素化、半導体メモリセルの微細化を達成する
ことができる。
メモリセルにおいては、図４５に模式的な一部断面図を
示した半導体メモリセルの第３の領域ＳＣ3及び第５の
領域ＳＣ5の構成に変形が加えられている。即ち、第２
導電形（例えば、ｐ++形）を有する第１不純物含有層Ｓ
Ｃ3Aが、第３の領域ＳＣ3上に設けられている。そし
て、第３の領域ＳＣ3は、第１不純物含有層ＳＣ3Aを介
して書き込み情報設定線ＷＩＳＬに接続されている。第
３の領域ＳＣ3は、第１不純物含有層ＳＣ3Aからのｐ形
不純物の固相拡散によって、自己整合的に形成されてお
り、浅いｐ接合を有する。また、第１不純物含有層ＳＣ
3Aは、絶縁材料層ＩＦを介してゲート領域Ｇの一方の側
面に位置し、サイドウオール形状を有する。尚、第１不
純物含有層ＳＣ3Aが、書き込み情報設定線ＷＩＳＬを兼
ねている構成とすることもできる。即ち、第１不純物含
有層ＳＣ3Aは、図面の紙面垂直方向に延びており、第１
不純物含有層ＳＣ3Aの延在部は隣接する半導体メモリセ
ルの第１不純物含有層ＳＣ3Aに繋がっており、書き込み
情報設定線ＷＩＳＬとして機能する。これによって、配
線構成の簡素化、半導体メモリセルの微細化を達成する
ことができる。
【０１０５】一方、第２導電形（例えば、ｐ++形）を有
する第２不純物含有層ＳＣ5Aが、第５の領域ＳＣ5上に
設けられている。第５の領域ＳＣ5は、第２不純物含有
層ＳＣ 5Aからのｐ形不純物の固相拡散によって、自己整
合的に形成されており、浅いｐ接合を有する。また、第
２不純物含有層ＳＣ5Aは、絶縁材料層ＩＦを介してゲー
ト領域Ｇの他方の側面に位置し、サイドウオール形状を
有する。
する第２不純物含有層ＳＣ5Aが、第５の領域ＳＣ5上に
設けられている。第５の領域ＳＣ5は、第２不純物含有
層ＳＣ 5Aからのｐ形不純物の固相拡散によって、自己整
合的に形成されており、浅いｐ接合を有する。また、第
２不純物含有層ＳＣ5Aは、絶縁材料層ＩＦを介してゲー
ト領域Ｇの他方の側面に位置し、サイドウオール形状を
有する。
【０１０６】尚、図４５〜図４８に示した半導体メモリ
セルの第３の領域ＳＣ3、第５の領域ＳＣ5を、図４９に
示した半導体メモリセルの不純物含有層ＳＣ3A，Ｓ
Ｃ5A、第３の領域ＳＣ3、第５の領域ＳＣ5の構成によっ
て置き換えることもできる。
セルの第３の領域ＳＣ3、第５の領域ＳＣ5を、図４９に
示した半導体メモリセルの不純物含有層ＳＣ3A，Ｓ
Ｃ5A、第３の領域ＳＣ3、第５の領域ＳＣ5の構成によっ
て置き換えることもできる。
【０１０７】場合によっては、第５の領域ＳＣ5と第１
の領域ＳＣ1の接続を行わなくともよい。この場合に
は、第５の領域ＳＣ5は何ら機能せず、半導体メモリセ
ルの製造プロセスにおいて単に形成されるだけである。
の領域ＳＣ1の接続を行わなくともよい。この場合に
は、第５の領域ＳＣ5は何ら機能せず、半導体メモリセ
ルの製造プロセスにおいて単に形成されるだけである。
【０１０８】（半導体メモリセルの製造方法）以下、本
発明の半導体メモリセルの製造方法の概要を、図２４を
参照して説明した実施の形態２の半導体メモリセルを例
にとり、図５０を参照して説明する。
発明の半導体メモリセルの製造方法の概要を、図２４を
参照して説明した実施の形態２の半導体メモリセルを例
にとり、図５０を参照して説明する。
【０１０９】［工程−１０］先ず、公知の方法に従い、
ｐ形シリコン半導体基板１０に素子分離領域（図示せ
ず）、第１導電形のウエル（例えばｎ形ウエル。図示せ
ず）、ｎ形半導体層１１、第２導電形のウエル（例えば
ｐ形ウエル。図示せず）、第２導電形（例えば、ｐ
+形）の半導体の第１の領域ＳＣ1、第１導電形（例えば
ｎ++形）の高濃度不純物含有層ＳＣ10（図示せず）や、
絶縁膜に相当するゲート絶縁膜１２を形成した後、例え
ばｎ形不純物を含有するポリシリコンから成り、あるい
は又、ポリサイド構造を有するゲート領域Ｇと、Ｓｉ3
Ｎ4から成るオフセット絶縁膜１３が積層された構造を
形成する。こうして、図５０の（Ａ）に示す構造を得る
ことができる。尚、ｎ形半導体層１１の不純物含有濃度
を、１．０×１０17／ｃｍ3とし、ｐ形の第１の領域Ｓ
Ｃ1の不純物含有濃度を、１．０×１０18／ｃｍ3とし
た。また、ゲート領域Ｇのゲート長を０．３μｍとし
た。
ｐ形シリコン半導体基板１０に素子分離領域（図示せ
ず）、第１導電形のウエル（例えばｎ形ウエル。図示せ
ず）、ｎ形半導体層１１、第２導電形のウエル（例えば
ｐ形ウエル。図示せず）、第２導電形（例えば、ｐ
+形）の半導体の第１の領域ＳＣ1、第１導電形（例えば
ｎ++形）の高濃度不純物含有層ＳＣ10（図示せず）や、
絶縁膜に相当するゲート絶縁膜１２を形成した後、例え
ばｎ形不純物を含有するポリシリコンから成り、あるい
は又、ポリサイド構造を有するゲート領域Ｇと、Ｓｉ3
Ｎ4から成るオフセット絶縁膜１３が積層された構造を
形成する。こうして、図５０の（Ａ）に示す構造を得る
ことができる。尚、ｎ形半導体層１１の不純物含有濃度
を、１．０×１０17／ｃｍ3とし、ｐ形の第１の領域Ｓ
Ｃ1の不純物含有濃度を、１．０×１０18／ｃｍ3とし
た。また、ゲート領域Ｇのゲート長を０．３μｍとし
た。
【０１１０】［工程−２０］次いで、第１導電形（例え
ば、ｎ形）の不純物をイオン注入し、第１の領域ＳＣ1
の表面領域に設けられた、第１導電形（例えば、ｎ
+形）を有する半導体性の第２の領域ＳＣ2、及び、第２
の領域ＳＣ2とは離間して第１の領域ＳＣ1の表面領域に
設けられた、第１導電形（例えば、ｎ+形）を有する半
導体性の第４の領域ＳＣ4を形成する（図５０の（Ｂ）
参照）。第２の領域ＳＣ2及び第４の領域ＳＣ4の不純物
含有濃度を、１．０×１０19／ｃｍ3とした。
ば、ｎ形）の不純物をイオン注入し、第１の領域ＳＣ1
の表面領域に設けられた、第１導電形（例えば、ｎ
+形）を有する半導体性の第２の領域ＳＣ2、及び、第２
の領域ＳＣ2とは離間して第１の領域ＳＣ1の表面領域に
設けられた、第１導電形（例えば、ｎ+形）を有する半
導体性の第４の領域ＳＣ4を形成する（図５０の（Ｂ）
参照）。第２の領域ＳＣ2及び第４の領域ＳＣ4の不純物
含有濃度を、１．０×１０19／ｃｍ3とした。
【０１１１】［工程−３０］その後、レジスト材料から
イオン注入用マスク１４を形成した後、第２導電形（例
えば、ｐ形）の不純物をイオン注入し、第２の領域ＳＣ
2の表面領域に設けられ、且つ、整流接合を形成して接
する半導体性の第３の領域ＳＣ3、及び、第４の領域Ｓ
Ｃ4の表面領域に設けられ、且つ、整流接合を形成して
接する半導体性の第５の領域ＳＣ5を形成する（図５０
の（Ｃ）参照）。第３の領域ＳＣ3及び第５の領域ＳＣ5
の不純物含有濃度を、１．０×１０20／ｃｍ3とした。
イオン注入用マスク１４を形成した後、第２導電形（例
えば、ｐ形）の不純物をイオン注入し、第２の領域ＳＣ
2の表面領域に設けられ、且つ、整流接合を形成して接
する半導体性の第３の領域ＳＣ3、及び、第４の領域Ｓ
Ｃ4の表面領域に設けられ、且つ、整流接合を形成して
接する半導体性の第５の領域ＳＣ5を形成する（図５０
の（Ｃ）参照）。第３の領域ＳＣ3及び第５の領域ＳＣ5
の不純物含有濃度を、１．０×１０20／ｃｍ3とした。
【０１１２】［工程−４０］その後、公知の方法に基づ
き、書き込み情報設定線、第２の配線、第３の配線等を
形成する。
き、書き込み情報設定線、第２の配線、第３の配線等を
形成する。
【０１１３】尚、半導体メモリセルの製造工程は、上記
の方法に限定されない。ゲート領域や素子分離領域の形
成を、［工程−３０］の後に行ってもよい。各領域にお
ける不純物濃度の条件は例示であり、適宜変更すること
ができる。
の方法に限定されない。ゲート領域や素子分離領域の形
成を、［工程−３０］の後に行ってもよい。各領域にお
ける不純物濃度の条件は例示であり、適宜変更すること
ができる。
【０１１４】ショットキ接合形の多数キャリア・ダイオ
ードＤＳを設ける場合には、第２の領域ＳＣ2の表面領
域に、例えばチタンシリサイド層から成るダイオード構
成領域ＳＣDを形成する。かかるチタンシリサイド層の
形成は、例えば、以下の方法で行うことができる。即
ち、例えば、全面に層間絶縁層を形成し、チタンシリサ
イド層を形成すべきシリコン半導体基板１０の領域（第
２の領域ＳＣ2に該当する）の層間絶縁層を除去する。
次いで、露出したシリコン半導体基板１０の表面を含む
層間絶縁層の上にチタン層をスパッタ法にて形成する。
その後、第１回目のアニール処理を施し、チタン層とシ
リコン半導体基板とを反応させて、シリコン半導体基板
の表面にチタンシリサイド層を形成する。次いで、層間
絶縁層上の未反応のチタン層を、例えばアンモニア過水
（ＮＨ4ＯＨとＨ2Ｏ2とＨ2Ｏの混合溶液）で除去した
後、第２回目のアニール処理を行うことによって、安定
なチタンシリサイド層を得ることができる。多数キャリ
ア・ダイオードＤＳを形成するための材料はチタンシリ
サイドに限定されず、コバルトシリサイド、タングステ
ンシリサイド等の材料を用いることもできる。
ードＤＳを設ける場合には、第２の領域ＳＣ2の表面領
域に、例えばチタンシリサイド層から成るダイオード構
成領域ＳＣDを形成する。かかるチタンシリサイド層の
形成は、例えば、以下の方法で行うことができる。即
ち、例えば、全面に層間絶縁層を形成し、チタンシリサ
イド層を形成すべきシリコン半導体基板１０の領域（第
２の領域ＳＣ2に該当する）の層間絶縁層を除去する。
次いで、露出したシリコン半導体基板１０の表面を含む
層間絶縁層の上にチタン層をスパッタ法にて形成する。
その後、第１回目のアニール処理を施し、チタン層とシ
リコン半導体基板とを反応させて、シリコン半導体基板
の表面にチタンシリサイド層を形成する。次いで、層間
絶縁層上の未反応のチタン層を、例えばアンモニア過水
（ＮＨ4ＯＨとＨ2Ｏ2とＨ2Ｏの混合溶液）で除去した
後、第２回目のアニール処理を行うことによって、安定
なチタンシリサイド層を得ることができる。多数キャリ
ア・ダイオードＤＳを形成するための材料はチタンシリ
サイドに限定されず、コバルトシリサイド、タングステ
ンシリサイド等の材料を用いることもできる。
【０１１５】多数キャリア・ダイオードＤＳを形成する
ための方法、あるいは又、各種の領域の表面領域に導電
性の領域を形成する方法は、上述の方法に限定されな
い。例えば書き込み情報設定線を形成する際、例えば、
チタンシリサイドやＴｉＮから成るバリア層やグルーレ
イヤーを形成するが、かかるバリア層やグルーレイヤー
を第２の領域ＳＣ2の表面にも形成する。これによっ
て、書き込み情報設定線の一部分（より具体的には、バ
リア層やグルーレイヤーの一部分）と共通であるダイオ
ード構成領域ＳＣDを第２の領域ＳＣ2の表面に形成する
ことができる。同様にして、各種の領域の表面領域に導
電性の領域を形成することもできる。
ための方法、あるいは又、各種の領域の表面領域に導電
性の領域を形成する方法は、上述の方法に限定されな
い。例えば書き込み情報設定線を形成する際、例えば、
チタンシリサイドやＴｉＮから成るバリア層やグルーレ
イヤーを形成するが、かかるバリア層やグルーレイヤー
を第２の領域ＳＣ2の表面にも形成する。これによっ
て、書き込み情報設定線の一部分（より具体的には、バ
リア層やグルーレイヤーの一部分）と共通であるダイオ
ード構成領域ＳＣDを第２の領域ＳＣ2の表面に形成する
ことができる。同様にして、各種の領域の表面領域に導
電性の領域を形成することもできる。
【０１１６】その他の実施の形態の半導体メモリセル
も、実質的には、上述の方法と同様の方法で製造するこ
とができるので、詳細な説明は省略する。尚、第２の接
合型トランジスタを形成しない場合には、例えば、［工
程−３０］において、第３の領域ＳＣ3と第５の領域Ｓ
Ｃ5とのイオン注入を別々に行い、第３の領域ＳＣ3の不
純物含有濃度と第５の領域ＳＣ5の不純物含有濃度とを
異ならせればよい。
も、実質的には、上述の方法と同様の方法で製造するこ
とができるので、詳細な説明は省略する。尚、第２の接
合型トランジスタを形成しない場合には、例えば、［工
程−３０］において、第３の領域ＳＣ3と第５の領域Ｓ
Ｃ5とのイオン注入を別々に行い、第３の領域ＳＣ3の不
純物含有濃度と第５の領域ＳＣ5の不純物含有濃度とを
異ならせればよい。
【０１１７】以下、図１１に示した実施の形態１の半導
体メモリセルを参照して、本発明の半導体メモリセルの
動作を説明するが、その他の実施の形態の半導体メモリ
セルの動作原理も実質的には同じである。尚、書き込み
情報設定線ＷＩＳＬが第２の配線（例えばビット線）を
兼用している場合には、以下の説明において、原則とし
て、書き込み情報設定線を第２の配線（例えばビット
線）と読み替えればよい。
体メモリセルを参照して、本発明の半導体メモリセルの
動作を説明するが、その他の実施の形態の半導体メモリ
セルの動作原理も実質的には同じである。尚、書き込み
情報設定線ＷＩＳＬが第２の配線（例えばビット線）を
兼用している場合には、以下の説明において、原則とし
て、書き込み情報設定線を第２の配線（例えばビット
線）と読み替えればよい。
【０１１８】書き込み時、各部位における電位を以下の
表１のとおりとする。また、読み出し時、各部位におけ
る電位を以下の表２のとおりとする。尚、このとき、書
き込み情報設定線と第４の配線が別個に設けられている
場合には、書き込み情報設定線には０電位を含む所定の
電位が与えられている。
表１のとおりとする。また、読み出し時、各部位におけ
る電位を以下の表２のとおりとする。尚、このとき、書
き込み情報設定線と第４の配線が別個に設けられている
場合には、書き込み情報設定線には０電位を含む所定の
電位が与えられている。
【０１１９】
【０１２０】［表２］ メモリセル選択用の第１の配線：ＶR 第２の配線 ：Ｖ2
【０１２１】読み出し時、ゲート領域Ｇから見た第１の
トランジスタＴＲ1のスレッショールド値を以下の表３
のとおりとする。また、第１のトランジスタＴＲ1にお
ける電位の関係を以下の表３のように設定する。尚、”
０”の読み出し時と、”１”の読み出し時とでは、第１
のトランジスタＴＲ1のチャネル形成領域ＣＨ1の電位が
異なる。この影響を受けて、”０”の読み出し時、及
び、”１”の読み出し時において、ゲート領域から見た
第１のトランジスタＴＲ1のスレッショールド値が変化
する。但し、従来のＤＲＡＭが必要とするような大きな
キャパシタを必要としない。尚、電流制御用の接合型ト
ランジスタＪＦ1のオン／オフ電流比が大きい場合に
は、｜ＶR｜≧｜ＶTH_11｜でも、誤読み出し無く、読み
出しを行うことができる。
トランジスタＴＲ1のスレッショールド値を以下の表３
のとおりとする。また、第１のトランジスタＴＲ1にお
ける電位の関係を以下の表３のように設定する。尚、”
０”の読み出し時と、”１”の読み出し時とでは、第１
のトランジスタＴＲ1のチャネル形成領域ＣＨ1の電位が
異なる。この影響を受けて、”０”の読み出し時、及
び、”１”の読み出し時において、ゲート領域から見た
第１のトランジスタＴＲ1のスレッショールド値が変化
する。但し、従来のＤＲＡＭが必要とするような大きな
キャパシタを必要としない。尚、電流制御用の接合型ト
ランジスタＪＦ1のオン／オフ電流比が大きい場合に
は、｜ＶR｜≧｜ＶTH_11｜でも、誤読み出し無く、読み
出しを行うことができる。
【０１２２】［表３］ ”０”の読み出し時：ＶTH_10 ”１”の読み出し時：ＶTH_11 ｜ＶTH_11｜＞｜ＶR｜＞｜ＶTH_10｜
【０１２３】［情報の書き込み時］”０”（書き込み情
報設定線の電位：Ｖ0）又は”１”（書き込み情報設定
線の電位：Ｖ1）の情報の書き込み時、メモリセル選択
用の第１の配線の電位をＶW（＜０）とする。その結
果、第２のトランジスタＴＲ2のゲート領域の電位もＶW
（＜０）となる。従って、第２のトランジスタＴＲ2は
オンの状態である。それ故、第１のトランジスタＴＲ1
のチャネル形成領域ＣＨ1の電位は、Ｖ0（”０”の情報
の場合）又はＶ1（”１”の情報の場合。尚、｜ＶW｜＜
｜Ｖ1＋ＶTH2｜の場合ＶW−ＶTH2）となる。
報設定線の電位：Ｖ0）又は”１”（書き込み情報設定
線の電位：Ｖ1）の情報の書き込み時、メモリセル選択
用の第１の配線の電位をＶW（＜０）とする。その結
果、第２のトランジスタＴＲ2のゲート領域の電位もＶW
（＜０）となる。従って、第２のトランジスタＴＲ2は
オンの状態である。それ故、第１のトランジスタＴＲ1
のチャネル形成領域ＣＨ1の電位は、Ｖ0（”０”の情報
の場合）又はＶ1（”１”の情報の場合。尚、｜ＶW｜＜
｜Ｖ1＋ＶTH2｜の場合ＶW−ＶTH2）となる。
【０１２４】情報の書き込み後、読み出し前の情報保持
状態においては、第１のトランジスタＴＲ1及び第２の
トランジスタＴＲ2が導通しないように、各トランジス
タの各部分における電位を設定する。このためには、例
えば、メモリセル選択用の第１の配線の電位を０（Ｖ）
とし、書き込み情報設定線の電位をＶ1とすればよい。
状態においては、第１のトランジスタＴＲ1及び第２の
トランジスタＴＲ2が導通しないように、各トランジス
タの各部分における電位を設定する。このためには、例
えば、メモリセル選択用の第１の配線の電位を０（Ｖ）
とし、書き込み情報設定線の電位をＶ1とすればよい。
【０１２５】情報の書き込み時、第１のトランジスタＴ
Ｒ1のゲート領域の電位はＶW（＜０）である。従って、
第１のトランジスタＴＲ1はオフ状態である。こうし
て、”０”又は”１”の情報の書き込み時、第１のトラ
ンジスタＴＲ1のチャネル形成領域ＣＨ1の電位は、Ｖ0
（”０”の情報の場合）、又は、Ｖ1あるいはＶW−ＶTH
2（”１”の情報の場合）となり、この状態は情報の読
み出し時まで、漏洩電流（第１のトランジスタＴＲ1の
チャネル形成領域ＣＨ1と例えば半導体基板間、第２の
トランジスタＴＲ2のオフ電流等）のために経時変化す
るが、許容範囲内に保持される。尚、第１のトランジス
タＴＲ1のチャネル形成領域ＣＨ1の電位の経時変化が読
み出し動作に誤りを与える程大きくなる前に、所謂リフ
レッシュ動作を行う。
Ｒ1のゲート領域の電位はＶW（＜０）である。従って、
第１のトランジスタＴＲ1はオフ状態である。こうし
て、”０”又は”１”の情報の書き込み時、第１のトラ
ンジスタＴＲ1のチャネル形成領域ＣＨ1の電位は、Ｖ0
（”０”の情報の場合）、又は、Ｖ1あるいはＶW−ＶTH
2（”１”の情報の場合）となり、この状態は情報の読
み出し時まで、漏洩電流（第１のトランジスタＴＲ1の
チャネル形成領域ＣＨ1と例えば半導体基板間、第２の
トランジスタＴＲ2のオフ電流等）のために経時変化す
るが、許容範囲内に保持される。尚、第１のトランジス
タＴＲ1のチャネル形成領域ＣＨ1の電位の経時変化が読
み出し動作に誤りを与える程大きくなる前に、所謂リフ
レッシュ動作を行う。
【０１２６】［情報の読み出し時］”０”又は”１”の
情報の読み出し時、メモリセル選択用の第１の配線の電
位はＶR（＞０）である。その結果、第２のトランジス
タＴＲ2のゲート領域の電位はＶR（＞０）となり、第２
のトランジスタＴＲ2はオフの状態である。
情報の読み出し時、メモリセル選択用の第１の配線の電
位はＶR（＞０）である。その結果、第２のトランジス
タＴＲ2のゲート領域の電位はＶR（＞０）となり、第２
のトランジスタＴＲ2はオフの状態である。
【０１２７】第１のトランジスタＴＲ1のゲート領域の
電位はＶR（＞０）である。また、ゲート領域から見た
第１のトランジスタＴＲ1のスレッショールド値は、Ｖ
TH_10又はＶTH_11である。この第１のトランジスタＴＲ
1のスレッショールド値は、チャネル形成領域ＣＨ1の電
位の状態に依存する。これらの電位の間には、 ｜ＶTH_11｜＞｜ＶR｜＞｜ＶTH_10｜ という関係がある。従って、蓄積された情報が”０”の
場合、第１のトランジスタＴＲ1はオン状態となる。ま
た、蓄積された情報が”１”の場合、第１のトランジス
タＴＲ1はオフ状態となる。但し、電流制御用の接合型
トランジスタＪＦ1のオン／オフ電流比が大きい場合に
は、｜ＶR｜≧｜ＶTH_11｜でも、誤読み出し無く、読み
出しを行うことができる。
電位はＶR（＞０）である。また、ゲート領域から見た
第１のトランジスタＴＲ1のスレッショールド値は、Ｖ
TH_10又はＶTH_11である。この第１のトランジスタＴＲ
1のスレッショールド値は、チャネル形成領域ＣＨ1の電
位の状態に依存する。これらの電位の間には、 ｜ＶTH_11｜＞｜ＶR｜＞｜ＶTH_10｜ という関係がある。従って、蓄積された情報が”０”の
場合、第１のトランジスタＴＲ1はオン状態となる。ま
た、蓄積された情報が”１”の場合、第１のトランジス
タＴＲ1はオフ状態となる。但し、電流制御用の接合型
トランジスタＪＦ1のオン／オフ電流比が大きい場合に
は、｜ＶR｜≧｜ＶTH_11｜でも、誤読み出し無く、読み
出しを行うことができる。
【０１２８】更には、電流制御用の接合型トランジスタ
ＪＦ1のゲート部を構成する各領域に対するバイアス条
件に基づき、第１のトランジスタＴＲ1は電流制御用の
接合型トランジスタＪＦ1によって制御される。即ち、
蓄積された情報が”０”の場合、電流制御用の接合型ト
ランジスタＪＦ1をオン状態とし、蓄積された情報が”
１”の場合、電流制御用の接合型トランジスタＪＦ1を
オフ状態とする。
ＪＦ1のゲート部を構成する各領域に対するバイアス条
件に基づき、第１のトランジスタＴＲ1は電流制御用の
接合型トランジスタＪＦ1によって制御される。即ち、
蓄積された情報が”０”の場合、電流制御用の接合型ト
ランジスタＪＦ1をオン状態とし、蓄積された情報が”
１”の場合、電流制御用の接合型トランジスタＪＦ1を
オフ状態とする。
【０１２９】こうして、蓄積された情報に依存して第１
のトランジスタＴＲ1は、確実にオン状態又はオフ状態
となる。第４の領域ＳＣ4はメモリセル選択用の第２の
配線（例えばビット線）に接続されているので、蓄積さ
れた情報（”０”あるいは”１”）に依存して、第１の
トランジスタＴＲ1に電流が流れ、あるいは流れない。
こうして、蓄積された情報を第１のトランジスタＴＲ1
によって読み出すことができる。
のトランジスタＴＲ1は、確実にオン状態又はオフ状態
となる。第４の領域ＳＣ4はメモリセル選択用の第２の
配線（例えばビット線）に接続されているので、蓄積さ
れた情報（”０”あるいは”１”）に依存して、第１の
トランジスタＴＲ1に電流が流れ、あるいは流れない。
こうして、蓄積された情報を第１のトランジスタＴＲ1
によって読み出すことができる。
【０１３０】以上に説明した第１のトランジスタＴＲ1
及び第２のトランジスタＴＲ2の動作状態を表４に纏め
た。尚、電流制御用の第３のトランジスタＴＲ3が備え
られている場合には、この第３のトランジスタＴＲ
3は、情報の書き込み時にはオン状態となり、情報の読
み出し時にはオフ状態となるように制御される。ここ
で、表４中、各電位の値は例示であり、上記の条件を満
足する値ならば如何なる値をとることも可能である。
及び第２のトランジスタＴＲ2の動作状態を表４に纏め
た。尚、電流制御用の第３のトランジスタＴＲ3が備え
られている場合には、この第３のトランジスタＴＲ
3は、情報の書き込み時にはオン状態となり、情報の読
み出し時にはオフ状態となるように制御される。ここ
で、表４中、各電位の値は例示であり、上記の条件を満
足する値ならば如何なる値をとることも可能である。
【０１３１】［表４］
【０１３２】以上、好ましい発明の実施の形態に基づき
本発明の半導体メモリセルを説明したが、本発明はこれ
らの発明の実施の形態に限定されない。発明の実施の形
態にて説明した半導体メモリセルの構造や電圧、電位等
の数値は例示であり、適宜変更することができる。ま
た、例えば、各発明の実施の形態にて説明した本発明の
半導体メモリセルにおいて、第１のトランジスタＴＲ1
や接合型トランジスタＪＦ1、第２の接合型トランジス
タＪＦ2をｐチャネル形とし、第２のトランジスタＴＲ2
や第３のトランジスタＴＲ3をｎチャネル形とすること
ができる。各トランジスタにおける各要素の配置は例示
であり、適宜変更することができる。更には、図１３に
示したＳＯＩ構造やＴＦＴ構造を、各種の本発明の半導
体メモリセルに適用することができる。また、各種の領
域への不純物の導入はイオン注入法だけでなく、拡散法
にて行うこともできる。また、シリコン半導体のみなら
ず、例えばＧａＡｓ系等の化合物半導体から構成された
メモリセルにも本発明を適用することができる。更に
は、本発明の半導体メモリセルを、ＭＩＳ型ＦＥＴ構造
を有する半導体メモリセルにも適用することができる。
本発明の半導体メモリセルを説明したが、本発明はこれ
らの発明の実施の形態に限定されない。発明の実施の形
態にて説明した半導体メモリセルの構造や電圧、電位等
の数値は例示であり、適宜変更することができる。ま
た、例えば、各発明の実施の形態にて説明した本発明の
半導体メモリセルにおいて、第１のトランジスタＴＲ1
や接合型トランジスタＪＦ1、第２の接合型トランジス
タＪＦ2をｐチャネル形とし、第２のトランジスタＴＲ2
や第３のトランジスタＴＲ3をｎチャネル形とすること
ができる。各トランジスタにおける各要素の配置は例示
であり、適宜変更することができる。更には、図１３に
示したＳＯＩ構造やＴＦＴ構造を、各種の本発明の半導
体メモリセルに適用することができる。また、各種の領
域への不純物の導入はイオン注入法だけでなく、拡散法
にて行うこともできる。また、シリコン半導体のみなら
ず、例えばＧａＡｓ系等の化合物半導体から構成された
メモリセルにも本発明を適用することができる。更に
は、本発明の半導体メモリセルを、ＭＩＳ型ＦＥＴ構造
を有する半導体メモリセルにも適用することができる。
【０１３３】
【発明の効果】本発明においては、第１仮想垂直面で半
導体メモリセルを切断したとき、ゲート領域近傍の第２
の領域と第４の領域とは、更には、構成に依っては、ゲ
ート領域近傍の第３の領域と第５の領域も、第２仮想垂
直面に対して略対称であるが故に、半導体メモリセルの
設計時あるいは製造時の自由度を高めることができる。
また、トランジスタが一体化されているので、半導体メ
モリセルの面積を一層小さくすることができるし、リー
ク電流の低減を図ることができる。
導体メモリセルを切断したとき、ゲート領域近傍の第２
の領域と第４の領域とは、更には、構成に依っては、ゲ
ート領域近傍の第３の領域と第５の領域も、第２仮想垂
直面に対して略対称であるが故に、半導体メモリセルの
設計時あるいは製造時の自由度を高めることができる。
また、トランジスタが一体化されているので、半導体メ
モリセルの面積を一層小さくすることができるし、リー
ク電流の低減を図ることができる。
【０１３４】しかも、電流制御用の接合型トランジスタ
が備えられており、この接合型トランジスタは、情報の
読み出し時、オン／オフ制御されるので、第１のトラン
ジスタＴＲ1を流れる電流のマージンを非常に大きくと
れる結果、ビット線に接続される半導体メモリセルの数
に制限を受け難い。
が備えられており、この接合型トランジスタは、情報の
読み出し時、オン／オフ制御されるので、第１のトラン
ジスタＴＲ1を流れる電流のマージンを非常に大きくと
れる結果、ビット線に接続される半導体メモリセルの数
に制限を受け難い。
【０１３５】本発明の半導体メモリセルのプロセスは、
図５０に示したように、ＭＯＳロジック回路形成プロセ
スとコンパチブルである。従って、半導体メモリセルの
構成にも依るが、ほぼ１トランジスタの面積で半導体メ
モリセルを実現することができ、しかも、ＭＯＳロジッ
ク回路内にＤＲＡＭ機能をほんの僅かの工程の増加のみ
で組み込むことができる。また、必ずしもＳＯＩ技術を
用いることなく、従来の半導体メモリセルの製造技術
で、ほぼ１トランジスタ分の面積の半導体メモリセルを
実現することができる。
図５０に示したように、ＭＯＳロジック回路形成プロセ
スとコンパチブルである。従って、半導体メモリセルの
構成にも依るが、ほぼ１トランジスタの面積で半導体メ
モリセルを実現することができ、しかも、ＭＯＳロジッ
ク回路内にＤＲＡＭ機能をほんの僅かの工程の増加のみ
で組み込むことができる。また、必ずしもＳＯＩ技術を
用いることなく、従来の半導体メモリセルの製造技術
で、ほぼ１トランジスタ分の面積の半導体メモリセルを
実現することができる。
【図１】本発明の第１の態様に係る半導体メモリセルの
原理図である。
原理図である。
【図２】本発明の第１の態様に係る半導体メモリセルの
変形例の原理図である。
変形例の原理図である。
【図３】本発明の第１の態様に係る半導体メモリセルの
変形例の原理図である。
変形例の原理図である。
【図４】本発明の第１の態様に係る半導体メモリセルの
変形例の原理図である。
変形例の原理図である。
【図５】本発明の第１の態様に係る半導体メモリセルの
変形例の原理図である。
変形例の原理図である。
【図６】本発明の第１の態様に係る半導体メモリセルの
変形例の原理図である。
変形例の原理図である。
【図７】本発明の第１の態様に係る半導体メモリセルの
変形例の原理図である。
変形例の原理図である。
【図８】本発明の第１の態様に係る半導体メモリセルの
変形例の原理図である。
変形例の原理図である。
【図９】本発明の第１の態様に係る半導体メモリセルの
変形例の原理図である。
変形例の原理図である。
【図１０】本発明の第１の態様に係る半導体メモリセル
の変形例の原理図である。
の変形例の原理図である。
【図１１】発明の実施の形態１の半導体メモリセルの模
式的な一部断面図である。
式的な一部断面図である。
【図１２】発明の実施の形態１の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図１３】発明の実施の形態１の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図１４】発明の実施の形態１の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図１５】発明の実施の形態１の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図１６】発明の実施の形態１の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図１７】発明の実施の形態１の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図１８】発明の実施の形態１の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図１９】発明の実施の形態１の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図２０】発明の実施の形態１の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図２１】発明の実施の形態１の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図２２】発明の実施の形態１の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図２３】図２２に示した発明の実施の形態１の半導体
メモリセルの変形例を他の面から切断したときの模式的
な一部断面図である。
メモリセルの変形例を他の面から切断したときの模式的
な一部断面図である。
【図２４】発明の実施の形態２の半導体メモリセルの模
式的な一部断面図である。
式的な一部断面図である。
【図２５】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図２６】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図２７】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図２８】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図２９】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図３０】本発明の第２の態様に係る半導体メモリセル
の原理図である。
の原理図である。
【図３１】本発明の第２の態様に係る半導体メモリセル
の変形例の原理図である。
の変形例の原理図である。
【図３２】本発明の第２の態様に係る半導体メモリセル
の変形例の原理図である。
の変形例の原理図である。
【図３３】本発明の第２の態様に係る半導体メモリセル
の変形例の原理図である。
の変形例の原理図である。
【図３４】本発明の第２の態様に係る半導体メモリセル
の変形例の原理図である。
の変形例の原理図である。
【図３５】発明の実施の形態３の半導体メモリセルの模
式的な一部断面図である。
式的な一部断面図である。
【図３６】発明の実施の形態３の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図３７】発明の実施の形態３の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図３８】発明の実施の形態３の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図３９】発明の実施の形態３の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図４０】発明の実施の形態４の半導体メモリセルの模
式的な一部断面図である。
式的な一部断面図である。
【図４１】発明の実施の形態４の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図４２】発明の実施の形態４の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図４３】本発明の第３の態様に係る半導体メモリセル
の原理図である。
の原理図である。
【図４４】本発明の第３の態様に係る半導体メモリセル
の変形例の原理図である。
の変形例の原理図である。
【図４５】発明の実施の形態５の半導体メモリセルの模
式的な一部断面図である。
式的な一部断面図である。
【図４６】発明の実施の形態５の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図４７】発明の実施の形態５の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図４８】発明の実施の形態５の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図４９】発明の実施の形態５の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図５０】発明の実施の形態１にて説明した半導体メモ
リセルの製造方法の概要を説明するための半導体基板等
の模式的な一部断面図である。
リセルの製造方法の概要を説明するための半導体基板等
の模式的な一部断面図である。
【図５１】従来の１トランジスタメモリセルの概念図、
及び、従来のトレンチキャパシタセル構造を有するメモ
リセルの断面を概念的に示す図である。
及び、従来のトレンチキャパシタセル構造を有するメモ
リセルの断面を概念的に示す図である。
ＴＲ1・・・第１のトランジスタ、ＴＲ2・・・第２のト
ランジスタ、ＴＲ3・・・第３のトランジスタ、ＪＦ1，
ＪＦ2・・・接合型トランジスタ、Ｄ，ＤＳ・・・ダイ
オード、ＳＣ0・・・半導体層、ＳＣ1・・・第１の領
域、ＳＣ2・・・第２の領域、ＳＣ3・・・第３の領域、
ＳＣ4・・・第４の領域、ＳＣ5・・・第５の領域、ＳＣ
3A，ＳＣ5A・・・不純物含有層、ＳＣ10，ＳＣ11・・・
高濃度不純物含有層、ＣＨ1，ＣＨ2，ＣＨ3・・・チャ
ネル形成領域、ＣＨJ1，ＣＨJ2・・・チャネル領域、Ｇ
・・・ゲート領域、ＩＦ・・・絶縁材料層、ＩＲ・・・
素子分離領域、ＩＬ・・・層間絶縁層、ＩＬ0・・・支
持基板上の絶縁層、１０・・・シリコン半導体基板、１
１・・・ｎ形半導体層、１２・・・ゲート絶縁膜、１３
・・・オフセット絶縁膜、１４・・・イオン注入用マス
ク
ランジスタ、ＴＲ3・・・第３のトランジスタ、ＪＦ1，
ＪＦ2・・・接合型トランジスタ、Ｄ，ＤＳ・・・ダイ
オード、ＳＣ0・・・半導体層、ＳＣ1・・・第１の領
域、ＳＣ2・・・第２の領域、ＳＣ3・・・第３の領域、
ＳＣ4・・・第４の領域、ＳＣ5・・・第５の領域、ＳＣ
3A，ＳＣ5A・・・不純物含有層、ＳＣ10，ＳＣ11・・・
高濃度不純物含有層、ＣＨ1，ＣＨ2，ＣＨ3・・・チャ
ネル形成領域、ＣＨJ1，ＣＨJ2・・・チャネル領域、Ｇ
・・・ゲート領域、ＩＦ・・・絶縁材料層、ＩＲ・・・
素子分離領域、ＩＬ・・・層間絶縁層、ＩＬ0・・・支
持基板上の絶縁層、１０・・・シリコン半導体基板、１
１・・・ｎ形半導体層、１２・・・ゲート絶縁膜、１３
・・・オフセット絶縁膜、１４・・・イオン注入用マス
ク
───────────────────────────────────────────────────── フロントページの続き (72)発明者 林 豊 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 5B024 AA01 AA04 AA07 AA15 BA01 CA07 CA27 5F083 AD01 AD70 FZ10 GA09 HA06 JA35 JA39 JA40 MA05 MA19 MA20 NA10 ZA12
Claims (24)
- 【請求項１】（１）ソース／ドレイン領域、チャネル形
成領域及びゲート領域を有する第１導電形の読み出し用
の第１のトランジスタ、 （２）ソース／ドレイン領域、チャネル形成領域及びゲ
ート領域を有する第２導電形のスイッチ用の第２のトラ
ンジスタ、並びに、 （３）ソース／ドレイン領域、チャネル領域及びゲート
部を有する電流制御用の接合型トランジスタ、から成
り、 （ａ）第２導電形を有する半導体性の第１の領域、 （ｂ）第１の領域の表面領域に設けられた、第１導電形
を有する半導体性の第２の領域、 （ｃ）第２の領域の表面領域に設けられ、且つ、整流接
合を形成して接する第３の領域、 （ｄ）第２の領域とは離間して第１の領域の表面領域に
設けられた、第１導電形を有する半導体性の第４の領
域、 （ｅ）第４の領域の表面領域に設けられ、且つ、整流接
合を形成して接する第５の領域、並びに、 （ｆ）第１の領域と第３の領域、及び、第２の領域と第
４の領域を橋渡すごとく絶縁膜を介して設けられ、第１
のトランジスタと第２のトランジスタとで共有されたゲ
ート領域、を有し、 （Ａ−１）第１のトランジスタの一方のソース／ドレイ
ン領域は、第２の領域の表面領域から構成され、 （Ａ−２）第１のトランジスタの他方のソース／ドレイ
ン領域は、第４の領域の表面領域から構成され、 （Ａ−３）第１のトランジスタのチャネル形成領域は、
第２の領域の該表面領域と第４の領域の該表面領域とで
挟まれた第１の領域の表面領域から構成され、 （Ｂ−１）第２のトランジスタの一方のソース／ドレイ
ン領域は、第１のトランジスタのチャネル形成領域を構
成する第１の領域の該表面領域から構成され、 （Ｂ−２）第２のトランジスタの他方のソース／ドレイ
ン領域は、第３の領域から構成され、 （Ｂ−３）第２のトランジスタのチャネル形成領域は、
第１のトランジスタの一方のソース／ドレイン領域を構
成する第２の領域の該表面領域から構成され、 （Ｃ−１）接合型トランジスタのゲート部は、第５の領
域、及び、該第５の領域と対向する第１の領域の部分か
ら構成され、 （Ｃ−２）接合型トランジスタのチャネル領域は、第５
の領域と第１の領域の該部分とで挟まれた第４の領域の
一部から構成され、 （Ｃ−３）接合型トランジスタの一方のソース／ドレイ
ン領域は、接合型トランジスタのチャネル領域の一端か
ら延び、且つ、第１のトランジスタの他方のソース／ド
レイン領域を構成する第４の領域の該表面領域から構成
され、 （Ｃ−４）接合型トランジスタの他方のソース／ドレイ
ン領域は、接合型トランジスタのチャネル領域の他端か
ら延びる第４の領域の部分から構成され、 （Ｄ）ゲート領域は、メモリ選択用の第１の配線に接続
され、 （Ｅ）第３の領域は、書き込み情報設定線に接続され、 （Ｆ）第４の領域は、第２の配線に接続され、 （Ｇ）第５の領域は、第３の配線に接続されている半導
体メモリセルであって、 ゲート領域の延びる方向に垂直であってゲート領域の中
心を通る第１仮想垂直面で半導体メモリセルを切断した
とき、ゲート領域近傍の第２の領域と第４の領域とは、
ゲート領域の延びる方向に平行であってゲート領域の中
心を通る第２仮想垂直面に対して略対称であることを特
徴とする半導体メモリセル。 - 【請求項２】第２の領域と第３の領域とによってダイオ
ードが構成され、 第２の領域は、第３の領域を介して書き込み情報設定線
に接続されていることを特徴とする請求項１に記載の半
導体メモリセル。 - 【請求項３】整流接合を形成して接するダイオード構成
領域が第２の領域の表面領域に設けられ、該ダイオード
構成領域と第２の領域とによって多数キャリア・ダイオ
ードが構成され、 第２の領域は、該ダイオード構成領域を介して書き込み
情報設定線に接続されていることを特徴とする請求項１
に記載の半導体メモリセル。 - 【請求項４】第５の領域は、第３の配線に接続される代
わりに、書き込み情報設定線に接続されていることを特
徴とする請求項１に記載の半導体メモリセル。 - 【請求項５】第２の領域と第３の領域とによってダイオ
ードが構成され、 第２の領域は、第３の領域を介して書き込み情報設定線
に接続されていることを特徴とする請求項４に記載の半
導体メモリセル。 - 【請求項６】整流接合を形成して接するダイオード構成
領域が第２の領域の表面領域に設けられ、該ダイオード
構成領域と第２の領域とによって多数キャリア・ダイオ
ードが構成され、 第２の領域は、該ダイオード構成領域を介して書き込み
情報設定線に接続されていることを特徴とする請求項４
に記載の半導体メモリセル。 - 【請求項７】第５の領域は、第３の配線に接続される代
わりに、第１の領域に接続されていることを特徴とする
請求項１に記載の半導体メモリセル。 - 【請求項８】第２の領域と第３の領域とによってダイオ
ードが構成され、 第２の領域は、第３の領域を介して書き込み情報設定線
に接続されていることを特徴とする請求項７に記載の半
導体メモリセル。 - 【請求項９】整流接合を形成して接するダイオード構成
領域が第２の領域の表面領域に設けられ、該ダイオード
構成領域と第２の領域とによって多数キャリア・ダイオ
ードが構成され、 第２の領域は、該ダイオード構成領域を介して書き込み
情報設定線に接続されていることを特徴とする請求項７
に記載の半導体メモリセル。 - 【請求項１０】ソース／ドレイン領域、チャネル領域及
びゲート部を有する電流制御用の第２の接合型トランジ
スタを更に備え、 第２の接合型トランジスタのゲート部は、第３領域、及
び、該第３の領域と対向する第１の領域の部分から構成
され、 第２の接合型トランジスタのチャネル領域は、第３の領
域と第１の領域の該部分とで挟まれた第２の領域の一部
から構成され、 第２の接合型トランジスタの一方のソース／ドレイン領
域は、第２の接合型トランジスタのチャネル領域の一端
から延び、且つ、第１のトランジスタの一方のソース／
ドレイン領域を構成する第２の領域の前記表面領域から
構成され、 第２の接合型トランジスタの他方のソース／ドレイン領
域は、第２の接合型トランジスタのチャネル領域の他端
から延びる第２の領域の部分から構成されていることを
特徴とする請求項１に記載の半導体メモリセル。 - 【請求項１１】第２の領域と第３の領域とによってダイ
オードが構成され、 第２の領域は、第３の領域を介して書き込み情報設定線
に接続されていることを特徴とする請求項１０に記載の
半導体メモリセル。 - 【請求項１２】整流接合を形成して接するダイオード構
成領域が第２の領域の表面領域に設けられ、該ダイオー
ド構成領域と第２の領域とによって多数キャリア・ダイ
オードが構成され、 第２の領域は、該ダイオード構成領域を介して書き込み
情報設定線に接続されていることを特徴とする請求項１
０に記載の半導体メモリセル。 - 【請求項１３】第５の領域は、第３の配線に接続される
代わりに、第１の領域に接続されていることを特徴とす
る請求項１０に記載の半導体メモリセル。 - 【請求項１４】第２の領域と第３の領域とによってダイ
オードが構成され、 第２の領域は、第３の領域を介して書き込み情報設定線
に接続されていることを特徴とする請求項１３に記載の
半導体メモリセル。 - 【請求項１５】整流接合を形成して接するダイオード構
成領域が第２の領域の表面領域に設けられ、該ダイオー
ド構成領域と第２の領域とによって多数キャリア・ダイ
オードが構成され、 第２の領域は、該ダイオード構成領域を介して書き込み
情報設定線に接続されていることを特徴とする請求項１
３に記載の半導体メモリセル。 - 【請求項１６】（１）ソース／ドレイン領域、チャネル
形成領域、及びゲート領域を有する第１導電形の読み出
し用の第１のトランジスタ、 （２）ソース／ドレイン領域、チャネル形成領域、及び
ゲート領域を有する第２導電形のスイッチ用の第２のト
ランジスタ、 （３）ソース／ドレイン領域、チャネル形成領域、及び
ゲート領域を有する第２導電形の電流制御用の第３のト
ランジスタ、並びに、 （４）ソース／ドレイン領域、チャネル領域及びゲート
部を有する電流制御用の接合型トランジスタ、から成
り、 （ａ）第２導電形を有する半導体性の第１の領域、 （ｂ）第１の領域の表面領域に設けられた、第１導電形
を有する半導体性の第２の領域、 （ｃ）第２の領域の表面領域に設けられ、且つ、整流接
合を形成して接する第３の領域、 （ｄ）第２の領域とは離間して第１の領域の表面領域に
設けられた、第１導電形を有する半導体性の第４の領
域、 （ｅ）第４の領域の表面領域に設けられ、且つ、整流接
合を形成して接する第５の領域、並びに、 （ｆ）第１の領域と第３の領域、第２の領域と第４の領
域、及び、第１の領域と第５の領域を橋渡すごとく絶縁
膜を介して設けられ、第１のトランジスタと第２のトラ
ンジスタと第３のトランジスタとで共有されたゲート領
域、を有し、 （Ａ−１）第１のトランジスタの一方のソース／ドレイ
ン領域は、第２の領域の表面領域から構成され、 （Ａ−２）第１のトランジスタの他方のソース／ドレイ
ン領域は、第４の領域の表面領域から構成され、 （Ａ−３）第１のトランジスタのチャネル形成領域は、
第２の領域の該表面領域と第４の領域の該表面領域とで
挟まれた第１の領域の表面領域から構成され、 （Ｂ−１）第２のトランジスタの一方のソース／ドレイ
ン領域は、第１のトランジスタのチャネル形成領域を構
成する第１の領域の該表面領域から構成され、 （Ｂ−２）第２のトランジスタの他方のソース／ドレイ
ン領域は、第３の領域から構成され、 （Ｂ−３）第２のトランジスタのチャネル形成領域は、
第１のトランジスタの一方のソース／ドレイン領域を構
成する第２の領域の該表面領域から構成され、 （Ｃ−１）第３のトランジスタの一方のソース／ドレイ
ン領域は、第１の領域の該表面領域から構成され、 （Ｃ−２）第３のトランジスタの他方のソース／ドレイ
ン領域は、第５の領域から構成され、 （Ｃ−３）第３のトランジスタのチャネル形成領域は、
第４の領域の該表面領域から構成され、 （Ｄ−１）接合型トランジスタのゲート部は、第５の領
域、及び、該第５の領域と対向する第１の領域の部分か
ら構成され、 （Ｄ−２）接合型トランジスタのチャネル領域は、第５
の領域と第１の領域の該部分とで挟まれた第４の領域の
一部から構成され、 （Ｄ−３）接合型トランジスタの一方のソース／ドレイ
ン領域は、接合型トランジスタのチャネル領域の一端か
ら延び、且つ、第１のトランジスタの他方のソース／ド
レイン領域を構成し、そして、第３のトランジスタのチ
ャネル形成領域を構成する第４の領域の該表面領域から
構成され、 （Ｄ−４）接合型トランジスタの他方のソース／ドレイ
ン領域は、接合型トランジスタのチャネル領域の他端か
ら延びる第４の領域の部分から構成され、 （Ｅ）ゲート領域は、メモリ選択用の第１の配線に接続
され、 （Ｆ）第３の領域は、書き込み情報設定線に接続され、 （Ｇ）第４の領域は、第２の配線に接続されている半導
体メモリセルであって、 ゲート領域の延びる方向に垂直であってゲート領域の中
心を通る第１仮想垂直面で半導体メモリセルを切断した
とき、ゲート領域近傍の第２の領域と第４の領域とは、
ゲート領域の延びる方向に平行であってゲート領域の中
心を通る第２仮想垂直面に対して略対称であることを特
徴とする半導体メモリセル。 - 【請求項１７】第２の領域と第３の領域とによってダイ
オードが構成され、 第２の領域は、第３の領域を介して書き込み情報設定線
に接続されていることを特徴とする請求項１６に記載の
半導体メモリセル。 - 【請求項１８】整流接合を形成して接するダイオード構
成領域が第２の領域の表面領域に設けられ、該ダイオー
ド構成領域と第２の領域とによって多数キャリア・ダイ
オードが構成され、 第２の領域は、該ダイオード構成領域を介して書き込み
情報設定線に接続されていることを特徴とする請求項１
６に記載の半導体メモリセル。 - 【請求項１９】ソース／ドレイン領域、チャネル領域及
びゲート部を有する電流制御用の第２の接合型トランジ
スタを更に備え、 第２の接合型トランジスタのゲート部は、第３領域、及
び、該第３の領域と対向する第１の領域の部分から構成
され、 第２の接合型トランジスタのチャネル領域は、第３の領
域と第１の領域の該部分とで挟まれた第２の領域の一部
から構成され、 第２の接合型トランジスタの一方のソース／ドレイン領
域は、第２の接合型トランジスタのチャネル領域の一端
から延び、且つ、第１のトランジスタの一方のソース／
ドレイン領域を構成する第２の領域の前記表面領域から
構成され、 第２の接合型トランジスタの他方のソース／ドレイン領
域は、第２の接合型トランジスタのチャネル領域の他端
から延びる第２の領域の部分から構成されていることを
特徴とする請求項１６に記載の半導体メモリセル。 - 【請求項２０】第２の領域と第３の領域とによってダイ
オードが構成され、 第２の領域は、第３の領域を介して書き込み情報設定線
に接続されていることを特徴とする請求項１９に記載の
半導体メモリセル。 - 【請求項２１】整流接合を形成して接するダイオード構
成領域が第２の領域の表面領域に設けられ、該ダイオー
ド構成領域と第２の領域とによって多数キャリア・ダイ
オードが構成され、 第２の領域は、該ダイオード構成領域を介して書き込み
情報設定線に接続されていることを特徴とする請求項１
９に記載の半導体メモリセル。 - 【請求項２２】（１）ソース／ドレイン領域、チャネル
形成領域及びゲート領域を有する第１導電形の読み出し
用の第１のトランジスタ、 （２）ソース／ドレイン領域、チャネル形成領域及びゲ
ート領域を有する第２導電形のスイッチ用の第２のトラ
ンジスタ、並びに、 （３）ソース／ドレイン領域、チャネル領域及びゲート
部を有する電流制御用の接合型トランジスタ、から成
り、 （ａ）第２導電形を有する半導体性の第１の領域、 （ｂ）第１の領域の表面領域に設けられた、第１導電形
を有する半導体性の第２の領域、 （ｃ）第２の領域の表面領域に設けられ、且つ、整流接
合を形成して接する第３の領域、 （ｄ）第２の領域とは離間して第１の領域の表面領域に
設けられた、第１導電形を有する半導体性の第４の領
域、 （ｅ）第４の領域の表面領域に設けられ、且つ、整流接
合を形成して接する第５の領域、並びに、 （ｆ）第１の領域と第３の領域、及び、第２の領域と第
４の領域を橋渡すごとく絶縁膜を介して設けられ、第１
のトランジスタと第２のトランジスタとで共有されたゲ
ート領域、を有し、 （Ａ−１）第１のトランジスタの一方のソース／ドレイ
ン領域は、第２の領域の表面領域から構成され、 （Ａ−２）第１のトランジスタの他方のソース／ドレイ
ン領域は、第４の領域の表面領域から構成され、 （Ａ−３）第１のトランジスタのチャネル形成領域は、
第２の領域の該表面領域と第４の領域の該表面領域とで
挟まれた第１の領域の表面領域から構成され、 （Ｂ−１）第２のトランジスタの一方のソース／ドレイ
ン領域は、第１のトランジスタのチャネル形成領域を構
成する第１の領域の該表面領域から構成され、 （Ｂ−２）第２のトランジスタの他方のソース／ドレイ
ン領域は、第３の領域から構成され、 （Ｂ−３）第２のトランジスタのチャネル形成領域は、
第１のトランジスタの一方のソース／ドレイン領域を構
成する第２の領域の該表面領域から構成され、 （Ｃ−１）接合型トランジスタのゲート部は、第３領
域、及び、該第３の領域と対向する第１の領域の部分か
ら構成され、 （Ｃ−２）接合型トランジスタのチャネル領域は、第３
の領域と第１の領域の該部分とで挟まれた第２の領域の
一部から構成され、 （Ｃ−３）接合型トランジスタの一方のソース／ドレイ
ン領域は、接合型トランジスタのチャネル領域の一端か
ら延び、且つ、第１のトランジスタの一方のソース／ド
レイン領域を構成する第２の領域の該表面領域から構成
され、 （Ｃ−４）接合型トランジスタの他方のソース／ドレイ
ン領域は、接合型トランジスタのチャネル領域の他端か
ら延びる第２の領域の部分から構成され、 （Ｄ）ゲート領域は、メモリ選択用の第１の配線に接続
され、 （Ｅ）第３の領域は、書き込み情報設定線に接続され、 （Ｆ）第４の領域は、第２の配線に接続され、 （Ｇ）第５の領域は、第１の領域に接続されている半導
体メモリセルであって、 ゲート領域の延びる方向に垂直であってゲート領域の中
心を通る第１仮想垂直面で半導体メモリセルを切断した
とき、ゲート領域近傍の第２の領域と第４の領域とは、
ゲート領域の延びる方向に平行であってゲート領域の中
心を通る第２仮想垂直面に対して略対称であることを特
徴とする半導体メモリセル。 - 【請求項２３】第２の領域と第３の領域とによってダイ
オードが構成され、 第２の領域は、第３の領域を介して書き込み情報設定線
に接続されていることを特徴とする請求項２２に記載の
半導体メモリセル。 - 【請求項２４】整流接合を形成して接するダイオード構
成領域が第２の領域の表面領域に設けられ、該ダイオー
ド構成領域と第２の領域とによって多数キャリア・ダイ
オードが構成され、 第２の領域は、該ダイオード構成領域を介して書き込み
情報設定線に接続されていることを特徴とする請求項２
２に記載の半導体メモリセル。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11131542A JP2000323588A (ja) | 1999-05-12 | 1999-05-12 | 半導体メモリセル |
| TW089107154A TW461080B (en) | 1999-04-26 | 2000-04-17 | Semiconductor memory cell |
| CA002306002A CA2306002A1 (en) | 1999-04-26 | 2000-04-18 | Semiconductor memory cell |
| US09/552,617 US6501110B1 (en) | 1999-04-26 | 2000-04-19 | Semiconductor memory cell |
| KR1020000021936A KR20010014825A (ko) | 1999-04-26 | 2000-04-25 | 반도체 메모리 셀 |
| EP00401143A EP1049101A3 (en) | 1999-04-26 | 2000-04-26 | Semiconductor memory cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11131542A JP2000323588A (ja) | 1999-05-12 | 1999-05-12 | 半導体メモリセル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000323588A true JP2000323588A (ja) | 2000-11-24 |
Family
ID=15060522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11131542A Pending JP2000323588A (ja) | 1999-04-26 | 1999-05-12 | 半導体メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000323588A (ja) |
-
1999
- 1999-05-12 JP JP11131542A patent/JP2000323588A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0869511B1 (en) | Semiconductor memory cell and method of manufacturing the same | |
| KR100286087B1 (ko) | 반도체메모리셀 | |
| US7485513B2 (en) | One-device non-volatile random access memory cell | |
| US6303425B1 (en) | Semiconductor device and method of manufacturing the same | |
| JP4927321B2 (ja) | 半導体記憶装置 | |
| US7265419B2 (en) | Semiconductor memory device with cell transistors having electrically floating channel bodies to store data | |
| JP2007081335A (ja) | 半導体装置 | |
| US20060138558A1 (en) | Semiconductor memory device and method of fabricating the same | |
| US8053832B2 (en) | Capacitor-less DRAM device | |
| US20170077105A1 (en) | Semiconductor device | |
| JP2001024161A (ja) | 半導体メモリセル | |
| KR100688314B1 (ko) | 반도체 메모리 셀 | |
| US6501110B1 (en) | Semiconductor memory cell | |
| EP0913867B1 (en) | DRAM cell with separate read and write transistors | |
| JP2000323588A (ja) | 半導体メモリセル | |
| JP2000349171A (ja) | 半導体メモリセル | |
| JP2000311954A (ja) | 半導体メモリセル | |
| JPH11204661A (ja) | 半導体メモリセル及びその製造方法 | |
| JP2000299391A (ja) | 半導体メモリセル | |
| JP2001024067A (ja) | 半導体メモリセル | |
| JP2000294657A (ja) | 半導体メモリセル | |
| JP2000299392A (ja) | 半導体メモリセル | |
| JP2000269359A (ja) | 半導体メモリセル | |
| JP2000269360A (ja) | 半導体メモリセル | |
| JPH11251456A (ja) | 半導体メモリセル |