JP2000299391A - 半導体メモリセル - Google Patents

半導体メモリセル

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JP2000299391A
JP2000299391A JP11104035A JP10403599A JP2000299391A JP 2000299391 A JP2000299391 A JP 2000299391A JP 11104035 A JP11104035 A JP 11104035A JP 10403599 A JP10403599 A JP 10403599A JP 2000299391 A JP2000299391 A JP 2000299391A
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memory cell
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impurity
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JP11104035A
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Mikio Mukai
幹雄 向井
Toshio Kobayashi
敏夫 小林
Yutaka Hayashi
豊 林
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Sony Corp
Original Assignee
Sony Corp
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Abstract

(57)【要約】 【課題】少ない回数の不純物イオン注入工程での製造を
可能とし、一層の微細化、配線構成を簡素化し得る半導
体メモリセルを提供する。 【解決手段】半導体メモリセルは、読み出し用の第１の
トランジスタＴＲ1とスイッチ用の第２のトランジスタ
ＴＲ2から成り、第１乃至第４の領域と、第４の領域Ｓ
Ｃ4上に設けられた不純物含有層ＳＣ4Aを有し、トラン
ジスタＴＲ1のソース／ドレイン領域は第１の領域ＳＣ1
の表面領域及び第４の領域ＳＣ4から構成され、チャネ
ル形成領域ＣＨ1は、第１の領域ＳＣ1の該表面領域と第
４の領域ＳＣ 4とで挟まれた第２の領域ＳＣ2の表面領域
から構成され、トランジスタＴＲ2のソース／ドレイン
領域は、第２の領域ＳＣ2の該表面領域及び第３の領域
ＳＣ3から構成され、チャネル形成領域ＣＨ2は第１の領
域ＳＣ1の該表面領域から構成され、ゲート領域Ｇは第
１の配線に接続され、第３の領域ＳＣ3は書き込み情報
設定線WISLに接続され、第４の領域ＳＣ4は不純物含有
層ＳＣ4Aを介して第２の配線に接続されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、２つのトランジス
タ、あるいは、２つのトランジスタとダイオードから成
る半導体メモリセル、あるいは、これらを１つに融合し
た半導体メモリセルに関する。
【０００２】
【従来の技術】従来、高集積の半導体メモリセルとし
て、図４８の（Ａ）に示すような、１つのトランジスタ
と１つのキャパシタで構成された１トランジスタメモリ
セルとも呼ばれるダイナミックメモリセルが使用されて
いる。このようなメモリセルにおいては、キャパシタに
蓄積された電荷は、ビット線に電圧変化が生じるような
電荷とする必要がある。ところが、メモリセルの平面寸
法の縮小化に伴い、平行平板状に形成されたキャパシタ
の大きさが小さくなり、その結果、メモリセルのキャパ
シタに電荷として蓄えられた情報を読み出したとき、か
かる情報が雑音に埋もれてしまうという問題、あるい
は、ビット線の浮遊容量がメモリセルの世代毎に大きく
なるために、ビット線に小さな電圧変化しか生じないと
いう問題が顕著になっている。この問題を解決する一手
段として、トレンチキャパシタセル構造（図４８の
（Ｂ）参照）、あるいはスタックトキャパシタセル構造
を有するダイナミックメモリセルが提案されている。し
かしながら、トレンチ（溝）の深さやスタック（積層）
の高さには加工技術上の限界があるため、キャパシタの
容量にも限界がある。それ故、これらの構造を有するダ
イナミックメモリセルは、ディープ・サブミクロン・ル
ール以下の寸法領域では、キャパシタ用の高価な新規材
料を導入しない限り、限界に至ると言われている。
【０００３】また、メモリセルを構成するトランジスタ
に関しても、ディープ・サブミクロン・ルール以下の平
面寸法では、耐圧劣化やパンチスルー等の問題が生じる
ため、規定電圧下でも電流リークが発生する虞が大き
い。それ故、メモリセルが微小化したとき、従来のトラ
ンジスタ構造では、メモリセルを正常に動作させること
が困難になる。
【０００４】このようなキャパシタの限界を解決するた
めに、本出願人は、特願平５−２４６２６４号（特開平
７−９９２５１号公報）にて、２つのトランジスタ、あ
るいは２つのトランジスタを１つに融合したトランジス
タから成る半導体メモリセルを提案した。この特開平７
−９９２５１号公報の図１５の（Ａ）及び（Ｂ）に開示
された半導体メモリセルは、半導体基板表面領域又は絶
縁性基板上に形成された第１導電形の第１の半導体領域
ＳＣ1と、第１の半導体領域ＳＣ1の表面領域に設けられ
且つ整流接合を形成して接する第１の導電性領域ＳＣ2
と、第１の半導体領域ＳＣ1の表面領域に設けられ且つ
第１の導電性領域ＳＣ2とは離間して設けられた第２導
電形の第２の半導体領域ＳＣ3と、第２の半導体領域Ｓ
Ｃ3の表面領域に設けられ且つ整流接合を形成して接す
る第２の導電性領域ＳＣ4と、第１の半導体領域ＳＣ1と
第２の導電性領域ＳＣ4、及び第１の導電性領域ＳＣ2と
第２の半導体領域ＳＣ3を橋渡すごとくバリア層を介し
て設けられた導電ゲートＧから成り、導電ゲートＧは、
メモリセル選択用の第１の配線に接続され、第１の導電
性領域ＳＣ2は、書き込み情報設定線に接続され、第２
の導電性領域ＳＣ4は、メモリセル選択用の第２の配線
に接続されている。
【０００５】そして、第１の半導体領域ＳＣ1（チャネ
ル形成領域Ｃｈ2に相当する）と、第１の導電性領域Ｓ
Ｃ2及び第２の半導体領域ＳＣ3（これらの領域はソース
／ドレイン領域に相当する）と、導電ゲートＧによっ
て、スイッチ用トランジスタＴＲ 2が構成される。ま
た、第２の半導体領域ＳＣ3（チャネル形成領域Ｃｈ1に
相当する）と、第１の半導体領域ＳＣ1及び第２の導電
性領域ＳＣ4（これらの領域はソース／ドレイン領域に
相当する）と、導電ゲートＧによって、情報蓄積用トラ
ンジスタＴＲ1が構成される。
【０００６】この半導体メモリセルにおいては、情報の
書き込み時、スイッチ用トランジスタＴＲ2が導通し、
その結果、情報は、情報蓄積用トランジスタＴＲ1のチ
ャネル形成領域Ｃｈ1に電位あるいは電荷の形態で蓄積
される。情報の読み出し時、情報蓄積用トランジスタＴ
Ｒ1においては、チャネル形成領域Ｃｈ1に蓄積された電
位あるいは電荷（情報）に依存して、導電ゲートＧから
見た情報蓄積用トランジスタＴＲ1のスレッショールド
値が変化する。従って、情報の読み出し時、適切に選定
された電位を導電ゲートＧに印加することによって、情
報蓄積用トランジスタＴＲ1の情報蓄積状態をチャネル
電流の大小（０も含めて）で判定することができる。こ
の情報蓄積用トランジスタＴＲ1の動作状態を検出する
ことによって、情報の読み出しを行う。
【０００７】即ち、情報の読み出し時、蓄積された情報
に依存して情報蓄積用トランジスタＴＲ1はオン状態又
はオフ状態となる。第２の導電性領域ＳＣ4は、第２の
配線に接続されているので、蓄積された情報（”０”あ
るいは”１”）に依存して、情報蓄積用トランジスタＴ
Ｒ1に電流が流れ、あるいは流れない。こうして、蓄積
された情報を情報蓄積用トランジスタＴＲ1によって読
み出すことができる。
【０００８】
【発明が解決しようとする課題】しかしながら、この特
許公開公報に開示された半導体メモリセルに対して、一
層の微細化、配線構成の簡素化が要求される。更には、
情報の蓄積領域を更に増加させれば、半導体メモリセル
が情報を保持する時間を延長させることができる。
【０００９】従って、本発明の第１の目的は、より一層
の微細化、配線構成の簡素化といった要求に対処し得る
半導体メモリセル、あるいはロジック用の半導体メモリ
セル、更には、２つのトランジスタ、あるいは、２つの
トランジスタとダイオードから成る半導体メモリセル、
あるいは、これらを１つに融合した半導体メモリセルを
提供することにある。また、本発明の第２の目的は、第
１の目的に加え、情報保持時間を延長させることを可能
とする半導体メモリセル、あるいはロジック用の半導体
メモリセル、更には、２つのトランジスタ、あるいは、
２つのトランジスタとダイオードから成る半導体メモリ
セル、あるいは、これらを１つに融合した半導体メモリ
セルを提供することにある。
【００１０】
【課題を解決するための手段】上記の第１の目的を達成
するための本発明の第１の態様に係る半導体メモリセル
は、（１）ソース／ドレイン領域、チャネル形成領域及
びゲート領域を有する第１導電形の読み出し用の第１の
トランジスタ、並びに、（２）ソース／ドレイン領域、
チャネル形成領域及びゲート領域を有する第２導電形の
スイッチ用の第２のトランジスタ、から成り、（ａ）第
１導電形を有する半導体性の第１の領域、（ｂ）第１の
領域と接し、第２導電形を有する半導体性の第２の領
域、（ｃ）第１の領域の表面領域に設けられ、且つ、整
流接合を形成して接する第３の領域、（ｄ）第２の領域
の表面領域に設けられた、第１導電形を有する半導体性
の第４の領域、（ｅ）第１の領域と第４の領域、及び、
第２の領域と第３の領域を橋渡すごとく絶縁膜を介して
設けられ、第１のトランジスタと第２のトランジスタと
で共有されたゲート領域、並びに、（ｆ）第４の領域上
に設けられた、第１導電形を有する不純物含有層、を有
する半導体メモリセルであって、（Ａ−１）第１のトラ
ンジスタの一方のソース／ドレイン領域は、第１の領域
の表面領域から構成され、（Ａ−２）第１のトランジス
タの他方のソース／ドレイン領域は、第４の領域から構
成され、（Ａ−３）第１のトランジスタのチャネル形成
領域は、第１の領域の該表面領域と第４の領域とで挟ま
れた第２の領域の表面領域から構成され、（Ｂ−１）第
２のトランジスタの一方のソース／ドレイン領域は、第
１のトランジスタのチャネル形成領域を構成する第２の
領域の該表面領域から構成され、（Ｂ−２）第２のトラ
ンジスタの他方のソース／ドレイン領域は、第３の領域
から構成され、（Ｂ−３）第２のトランジスタのチャネ
ル形成領域は、第１のトランジスタの一方のソース／ド
レイン領域を構成する第１の領域の該表面領域から構成
され、（Ｃ）ゲート領域は、メモリセル選択用の第１の
配線に接続され、（Ｄ）第３の領域は、書き込み情報設
定線に接続され、（Ｅ）第４の領域は、不純物含有層を
介して第２の配線に接続されていることを特徴とする。
【００１１】本発明の第１の態様に係る半導体メモリセ
ルにおいて、第４の領域は、不純物含有層からの不純物
の固相拡散によって形成されていることが、半導体メモ
リセルの製造工程の簡素化の観点から好ましい。また、
半導体メモリセルの高集積化の観点からは、不純物含有
層は、絶縁材料層を介してゲート領域の側面に位置し、
サイドウオール形状を有することが望ましい。更には、
配線の簡素化の観点から、不純物含有層は第２の配線を
兼ねていることが好ましい。ここで、サイドウオール形
状とは、ゲート領域が形成された例えば半導体基板の全
面に不純物含有層を形成するための層を堆積させた後、
かかる層をエッチバックすることによってゲート領域の
側面にかかる層（即ち、不純物含有層）を残したときに
得られる形状を指す。以下に説明する半導体メモリセル
における不純物含有層のサイドウオール形状も同様の意
味である。ゲート領域が延びる方向に対して垂直な平面
で不純物含有層を切断したときの不純物含有層の断面形
状として、円や楕円や長円を四等分した形状、あるいは
これらの形状と線分とが組み合わされた形状を例示する
ことができる。
【００１２】上記の第１の目的を達成するための本発明
の第２の態様に係る半導体メモリセルは、（１）ソース
／ドレイン領域、チャネル形成領域及びゲート領域を有
する第１導電形の読み出し用の第１のトランジスタ、並
びに、（２）ソース／ドレイン領域、チャネル形成領域
及びゲート領域を有する第２導電形のスイッチ用の第２
のトランジスタ、から成り、（ａ）第１導電形を有する
半導体性の第１の領域、（ｂ）第１の領域と接し、第２
導電形を有する半導体性の第２の領域、（ｃ）第１の領
域の表面領域に設けられた、第２導電形を有する半導体
性の第３の領域、（ｄ）第２の領域の表面領域に設けら
れ、且つ、整流接合を形成して接する第４の領域、
（ｅ）第１の領域と第４の領域、及び、第２の領域と第
３の領域を橋渡すごとく絶縁膜を介して設けられ、第１
のトランジスタと第２のトランジスタとで共有されたゲ
ート領域、並びに、（ｆ）第３の領域上に設けられた、
第２導電形を有する不純物含有層、を有する半導体メモ
リセルであって、（Ａ−１）第１のトランジスタの一方
のソース／ドレイン領域は、第１の領域の表面領域から
構成され、（Ａ−２）第１のトランジスタの他方のソー
ス／ドレイン領域は、第４の領域から構成され、（Ａ−
３）第１のトランジスタのチャネル形成領域は、第１の
領域の該表面領域と第４の領域とで挟まれた第２の領域
の表面領域から構成され、（Ｂ−１）第２のトランジス
タの一方のソース／ドレイン領域は、第１のトランジス
タのチャネル形成領域を構成する第２の領域の該表面領
域から構成され、（Ｂ−２）第２のトランジスタの他方
のソース／ドレイン領域は、第３の領域から構成され、
（Ｂ−３）第２のトランジスタのチャネル形成領域は、
第１のトランジスタの一方のソース／ドレイン領域を構
成する第１の領域の該表面領域から構成され、（Ｃ）ゲ
ート領域は、メモリセル選択用の第１の配線に接続さ
れ、（Ｄ）第３の領域は、不純物含有層を介して書き込
み情報設定線に接続され、（Ｅ）第４の領域は、第２の
配線に接続されていることを特徴とする。
【００１３】本発明の第２の態様に係る半導体メモリセ
ルにおいて、第３の領域は、不純物含有層からの不純物
の固相拡散によって形成されていることが好ましい。ま
た、不純物含有層は、絶縁材料層を介してゲート領域の
側面に位置し、サイドウオール形状を有することが望ま
しい。更には、不純物含有層は、書き込み情報設定線を
兼ねていることが好ましい。
【００１４】上記の第１の目的を達成するための本発明
の第３の態様に係る半導体メモリセルは、（１）ソース
／ドレイン領域、チャネル形成領域及びゲート領域を有
する第１導電形の読み出し用の第１のトランジスタ、並
びに、（２）ソース／ドレイン領域、チャネル形成領域
及びゲート領域を有する第２導電形のスイッチ用の第２
のトランジスタ、から成り、（ａ）第１導電形を有する
半導体性の第１の領域、（ｂ）第１の領域と接し、第２
導電形を有する半導体性の第２の領域、（ｃ）第１の領
域の表面領域に設けられた、第２導電形を有する半導体
性の第３の領域、（ｄ）第２の領域の表面領域に設けら
れた、第１導電形を有する半導体性の第４の領域、
（ｅ）第１の領域と第４の領域、及び、第２の領域と第
３の領域を橋渡すごとく絶縁膜を介して設けられ、第１
のトランジスタと第２のトランジスタとで共有されたゲ
ート領域、（ｆ）第３の領域上に設けられた、第２導電
形を有する第１の不純物含有層、並びに、（ｇ）第４の
領域上に設けられた、第１導電形を有する第２の不純物
含有層、を有する半導体メモリセルであって、（Ａ−
１）第１のトランジスタの一方のソース／ドレイン領域
は、第１の領域の表面領域から構成され、（Ａ−２）第
１のトランジスタの他方のソース／ドレイン領域は、第
４の領域から構成され、（Ａ−３）第１のトランジスタ
のチャネル形成領域は、第１の領域の該表面領域と第４
の領域とで挟まれた第２の領域の表面領域から構成さ
れ、（Ｂ−１）第２のトランジスタの一方のソース／ド
レイン領域は、第１のトランジスタのチャネル形成領域
を構成する第２の領域の該表面領域から構成され、（Ｂ
−２）第２のトランジスタの他方のソース／ドレイン領
域は、第３の領域から構成され、（Ｂ−３）第２のトラ
ンジスタのチャネル形成領域は、第１のトランジスタの
一方のソース／ドレイン領域を構成する第１の領域の該
表面領域から構成され、（Ｃ）ゲート領域は、メモリセ
ル選択用の第１の配線に接続され、（Ｄ）第３の領域
は、第１の不純物含有層を介して書き込み情報設定線に
接続され、（Ｅ）第４の領域は、第２の不純物含有層を
介して第２の配線に接続されていることを特徴とする。
【００１５】本発明の第３の態様に係る半導体メモリセ
ルにおいて、第３の領域は、第１の不純物含有層からの
不純物の固相拡散によって形成され、第４の領域は、第
２の不純物含有層からの不純物の固相拡散によって形成
されていることが好ましい。また、第１の不純物含有層
は、絶縁材料層を介してゲート領域の一方の側面に位置
し、サイドウオール形状を有し、第２の不純物含有層
は、該絶縁材料層を介してゲート領域の他方の側面に位
置し、サイドウオール形状を有することが望ましい。更
には、第１の不純物含有層は書き込み情報設定線を兼ね
ており、第２の不純物含有層は第２の配線を兼ねている
ことが好ましい。
【００１６】上記の第２の目的を達成するための本発明
の第４の態様に係る半導体メモリセルは、（１）ソース
／ドレイン領域、チャネル形成領域及びゲート領域を有
する第１導電形の読み出し用の第１のトランジスタ、並
びに、（２）ソース／ドレイン領域、チャネル形成領域
及びゲート領域を有する第２導電形のスイッチ用の第２
のトランジスタ、から成り、（ａ）第１導電形を有する
半導体性の第１の領域、（ｂ）第１の領域と接し、第２
導電形を有する半導体性の第２の領域、（ｃ）第１の領
域の表面領域に設けられ、且つ、整流接合を形成して接
する第３の領域、（ｄ）第２の領域の表面領域に設けら
れ、且つ、整流接合を形成して接する第４の領域、
（ｅ）第４の領域の表面領域に設けられた、第２導電形
を有する半導体性の第５の領域、（ｆ）第１の領域と第
４の領域、及び、第２の領域と第３の領域を橋渡すごと
く絶縁膜を介して設けられ、第１のトランジスタと第２
のトランジスタとで共有されたゲート領域、並びに、
（ｇ）第５の領域上に設けられた、第２導電形を有する
不純物含有層、を有する半導体メモリセルであって、
（Ａ−１）第１のトランジスタの一方のソース／ドレイ
ン領域は、第１の領域の表面領域から構成され、（Ａ−
２）第１のトランジスタの他方のソース／ドレイン領域
は、第４の領域から構成され、（Ａ−３）第１のトラン
ジスタのチャネル形成領域は、第１の領域の該表面領域
と第４の領域とで挟まれた第２の領域の表面領域から構
成され、（Ｂ−１）第２のトランジスタの一方のソース
／ドレイン領域は、第１のトランジスタのチャネル形成
領域を構成する第２の領域の該表面領域から構成され、
（Ｂ−２）第２のトランジスタの他方のソース／ドレイ
ン領域は、第３の領域から構成され、（Ｂ−３）第２の
トランジスタのチャネル形成領域は、第１のトランジス
タの一方のソース／ドレイン領域を構成する第１の領域
の該表面領域から構成され、（Ｃ）ゲート領域は、メモ
リセル選択用の第１の配線に接続され、（Ｄ）第３の領
域は、書き込み情報設定線に接続され、（Ｅ）第４の領
域は、第２の配線に接続され、（Ｆ）第５の領域は、第
２の領域に接続されていることを特徴とする。
【００１７】本発明の第４の態様に係る半導体メモリセ
ルにおいて、第５の領域は、不純物含有層からの不純物
の固相拡散によって形成されていることが好ましい。
【００１８】上記の第２の目的を達成するための本発明
の第５の態様に係る半導体メモリセルは、（１）ソース
／ドレイン領域、チャネル形成領域及びゲート領域を有
する第１導電形の読み出し用の第１のトランジスタ、並
びに、（２）ソース／ドレイン領域、チャネル形成領域
及びゲート領域を有する第２導電形のスイッチ用の第２
のトランジスタ、から成り、（ａ）第１導電形を有する
半導体性の第１の領域、（ｂ）第１の領域と接し、第２
導電形を有する半導体性の第２の領域、（ｃ）第１の領
域の表面領域に設けられた、第２導電形を有する半導体
性の第３の領域、（ｄ）第２の領域の表面領域に設けら
れ、且つ、整流接合を形成して接する第４の領域、
（ｅ）第４の領域の表面領域に設けられた、第２導電形
を有する半導体性の第５の領域、（ｆ）第１の領域と第
４の領域、及び、第２の領域と第３の領域を橋渡すごと
く絶縁膜を介して設けられ、第１のトランジスタと第２
のトランジスタとで共有されたゲート領域、（ｇ）第３
の領域上に設けられた、第２導電形を有する第１の不純
物含有層、並びに、（ｈ）第５の領域上に設けられた、
第２導電形を有する第２の不純物含有層、を有する半導
体メモリセルであって、（Ａ−１）第１のトランジスタ
の一方のソース／ドレイン領域は、第１の領域の表面領
域から構成され、（Ａ−２）第１のトランジスタの他方
のソース／ドレイン領域は、第４の領域から構成され、
（Ａ−３）第１のトランジスタのチャネル形成領域は、
第１の領域の該表面領域と第４の領域とで挟まれた第２
の領域の表面領域から構成され、（Ｂ−１）第２のトラ
ンジスタの一方のソース／ドレイン領域は、第１のトラ
ンジスタのチャネル形成領域を構成する第２の領域の該
表面領域から構成され、（Ｂ−２）第２のトランジスタ
の他方のソース／ドレイン領域は、第３の領域から構成
され、（Ｂ−３）第２のトランジスタのチャネル形成領
域は、第１のトランジスタの一方のソース／ドレイン領
域を構成する第１の領域の該表面領域から構成され、
（Ｃ）ゲート領域は、メモリセル選択用の第１の配線に
接続され、（Ｄ）第３の領域は、第１の不純物含有層を
介して書き込み情報設定線に接続され、（Ｅ）第４の領
域は、第２の配線に接続され、（Ｆ）第５の領域は、第
２の領域に接続されていることを特徴とする。
【００１９】本発明の第５の態様に係る半導体メモリセ
ルにおいて、第３の領域は、第１の不純物含有層からの
不純物の固相拡散によって形成され、第５の領域は、第
２の不純物含有層からの不純物の固相拡散によって形成
されていることが好ましい。また、第１の不純物含有層
は、絶縁材料層を介してゲート領域の一方の側面に位置
し、サイドウオール形状を有し、第２の不純物含有層
は、該絶縁材料層を介してゲート領域の他方の側面に位
置し、サイドウオール形状を有することが望ましい。更
には、第１の不純物含有層は書き込み情報設定線を兼ね
ていることが好ましい。
【００２０】上記の第２の目的を達成するための本発明
の第６の態様に係る半導体メモリセルは、（１）ソース
／ドレイン領域、チャネル形成領域及びゲート領域を有
する第１導電形の読み出し用の第１のトランジスタ、
（２）ソース／ドレイン領域、チャネル形成領域及びゲ
ート領域を有する第２導電形のスイッチ用の第２のトラ
ンジスタ、並びに、（３）ソース／ドレイン領域、チャ
ネル形成領域及びゲート領域を有する第２導電形の電流
制御用の第３のトランジスタ、から成り、（ａ）第１導
電形を有する半導体性の第１の領域、（ｂ）第１の領域
と接し、第２導電形を有する半導体性の第２の領域、
（ｃ）第１の領域の表面領域に設けられ、且つ、整流接
合を形成して接する第３の領域、（ｄ）第２の領域の表
面領域に設けられた、第１導電形を有する第４の領域、
（ｅ）第４の領域の表面領域に設けられた、第２導電形
を有する半導体性の第５の領域、（ｆ）第１の領域と第
４の領域、第２の領域と第２の領域、及び、第２の領域
と第５の領域を橋渡すごとく絶縁膜を介して設けられ、
第１のトランジスタと第２のトランジスタと第３のトラ
ンジスタとで共有されたゲート領域、並びに、（ｇ）第
５の領域上に設けられた、第２導電形を有する不純物含
有層、を有する半導体メモリセルであって、（Ａ−１）
第１のトランジスタの一方のソース／ドレイン領域は、
第１の領域の表面領域から構成され、（Ａ−２）第１の
トランジスタの他方のソース／ドレイン領域は、第４の
領域の表面領域から構成され、（Ａ−３）第１のトラン
ジスタのチャネル形成領域は、第１の領域の該表面領域
と第４の領域の該表面領域とで挟まれた第２の領域の表
面領域から構成され、（Ｂ−１）第２のトランジスタの
一方のソース／ドレイン領域は、第１のトランジスタの
チャネル形成領域を構成する第２の領域の該表面領域か
ら構成され、（Ｂ−２）第２のトランジスタの他方のソ
ース／ドレイン領域は、第３の領域から構成され、（Ｂ
−３）第２のトランジスタのチャネル形成領域は、第１
のトランジスタの一方のソース／ドレイン領域を構成す
る第１の領域の該表面領域から構成され、（Ｃ−１）第
３のトランジスタの一方のソース／ドレイン領域は、第
２の領域の該表面領域から構成され、（Ｃ−２）第３の
トランジスタの他方のソース／ドレイン領域は、第５の
領域から構成され、（Ｃ−３）第３のトランジスタのチ
ャネル形成領域は、第４の領域の該表面領域から構成さ
れ、（Ｄ）ゲート領域は、メモリセル選択用の第１の配
線に接続され、（Ｅ）第３の領域は、書き込み情報設定
線に接続され、（Ｆ）第４の領域は、第２の配線に接続
されていることを特徴とする。
【００２１】本発明の第６の態様に係る半導体メモリセ
ルにおいて、第５の領域は、不純物含有層からの不純物
の固相拡散によって形成されていることが好ましい。ま
た、不純物含有層は、絶縁材料層を介してゲート領域の
側面に位置し、サイドウオール形状を有することが望ま
しい。
【００２２】上記の第２の目的を達成するための本発明
の第７の態様に係る半導体メモリセルは、（１）ソース
／ドレイン領域、チャネル形成領域及びゲート領域を有
する第１導電形の読み出し用の第１のトランジスタ、
（２）ソース／ドレイン領域、チャネル形成領域及びゲ
ート領域を有する第２導電形のスイッチ用の第２のトラ
ンジスタ、並びに、（３）ソース／ドレイン領域、チャ
ネル形成領域及びゲート領域を有する第２導電形の電流
制御用の第３のトランジスタ、から成り、（ａ）第１導
電形を有する半導体性の第１の領域、（ｂ）第１の領域
と接し、第２導電形を有する半導体性の第２の領域、
（ｃ）第１の領域の表面領域に設けられた、第２導電形
を有する半導体性の第３の領域、（ｄ）第２の領域の表
面領域に設けられた、第１導電形を有する第４の領域、
（ｅ）第４の領域の表面領域に設けられた、第２導電形
を有する半導体性の第５の領域、（ｆ）第１の領域と第
４の領域、第２の領域と第３の領域、及び第２の領域と
第５の領域を橋渡すごとく絶縁膜を介して設けられ、第
１のトランジスタと第２のトランジスタと第３のトラン
ジスタとで共有されたゲート領域、（ｇ）第３の領域上
に設けられた、第２導電形を有する第１の不純物含有
層、並びに、（ｈ）第５の領域上に設けられた、第２導
電形を有する第２の不純物含有層、を有する半導体メモ
リセルであって、（Ａ−１）第１のトランジスタの一方
のソース／ドレイン領域は、第１の領域の表面領域から
構成され、（Ａ−２）第１のトランジスタの他方のソー
ス／ドレイン領域は、第４の領域から構成され、（Ａ−
３）第１のトランジスタのチャネル形成領域は、第１の
領域の該表面領域と第４の領域とで挟まれた第２の領域
の表面領域から構成され、（Ｂ−１）第２のトランジス
タの一方のソース／ドレイン領域は、第１のトランジス
タのチャネル形成領域を構成する第２の領域の該表面領
域から構成され、（Ｂ−２）第２のトランジスタの他方
のソース／ドレイン領域は、第３の領域から構成され、
（Ｂ−３）第２のトランジスタのチャネル形成領域は、
第１のトランジスタの一方のソース／ドレイン領域を構
成する第１の領域の該表面領域から構成され、（Ｃ−
１）第３のトランジスタの一方のソース／ドレイン領域
は、第２の領域の該表面領域から構成され、（Ｃ−２）
第３のトランジスタの他方のソース／ドレイン領域は、
第５の領域から構成され、（Ｃ−３）第３のトランジス
タのチャネル形成領域は、第４の領域の該表面領域から
構成され、（Ｄ）ゲート領域は、メモリセル選択用の第
１の配線に接続され、（Ｅ）第３の領域は、第１の不純
物含有層を介して書き込み情報設定線に接続され、
（Ｆ）第４の領域は、第２の配線に接続されていること
を特徴とする。
【００２３】本発明の第７の態様に係る半導体メモリセ
ルにおいて、第３の領域は、第１の不純物含有層からの
不純物の固相拡散によって形成され、第５の領域は、第
２の不純物含有層からの不純物の固相拡散によって形成
されていることが好ましい。また、第１の不純物含有層
は、絶縁材料層を介してゲート領域の一方の側面に位置
し、サイドウオール形状を有し、第２の不純物含有層
は、該絶縁材料層を介してゲート領域の他方の側面に位
置し、サイドウオール形状を有することが望ましい。更
には、第１の不純物含有層は書き込み情報設定線を兼ね
ていることは好ましい。
【００２４】本発明の第１の態様〜第７の態様に係る半
導体メモリセルにおいては、第１の領域を第３の配線に
接続し、第２の配線をビット線とし、第３の配線に所定
の電位を加える構成、あるいは、第３の配線をビット線
とし、第２の配線に所定の電位を加える構成とすること
が好ましい。
【００２５】あるいは又、本発明の第１の態様、第４の
態様及び第６の態様に係る半導体メモリセルにおいて
は、第１の領域と第３の領域との間でダイオードが形成
され、第１の領域は、第３の領域を介して書き込み情報
設定線に接続されている構成とすることができる。ま
た、本発明の第２の態様、第３の態様、第５の態様及び
第７の態様に係る半導体メモリセルにおいては、第１の
領域と第３の領域との間でダイオードが形成され、第１
の領域は、第３の領域及び不純物含有層若しくは第１の
不純物含有層を介して書き込み情報設定線に接続されて
いる構成とすることができる。これらの場合、第２の配
線をビット線とする構成、あるいは、書き込み情報設定
線をビット線と兼用させ、第２の配線に所定の電位を加
える構成とすることが好ましい。
【００２６】第３の領域が第１の領域とは逆の導電形を
有する半導体性の領域から構成されている場合、ダイオ
ードはｐｎ接合ダイオードであり、かかるｐｎ接合ダイ
オードは、ｐｎ接合ダイオードを構成する各領域の不純
物濃度を適切な値とする必要がある。ところで、ｐｎ接
合ダイオードを形成する各領域における電位設定、ある
いは、各領域の不純物濃度関係の設計が不適切である
と、このｐｎ接合ダイオードからの注入キャリアが半導
体メモリセルをラッチアップさせる可能性がある。
【００２７】このような場合には、第１の領域の表面領
域に設けられ、整流接合を形成して接するダイオード構
成領域を更に有し、該ダイオード構成領域と第１の領域
とによって多数キャリア・ダイオードが構成され、第１
の領域は、該ダイオード構成領域を介して書き込み情報
設定線に接続されている構成とすることが好ましい。こ
の場合、第２の配線をビット線とする構成、あるいは、
書き込み情報設定線をビット線と兼用させ、第２の配線
に所定の電位を加える構成とすることが好ましい。尚、
ダイオード構成領域を構成する材料を、第１の領域の多
数キャリアに基づき動作し、しかも、接合部に順方向バ
イアスが印加されたときにも多数キャリアを注入しない
ショットキ接合あるいはＩＳＯ型ヘテロ接合を形成する
材料とすることが好ましい。即ち、整流接合を、ショッ
トキ接合又はＩＳＯ型ヘテロ接合といった多数キャリア
接合とすることが好ましい。ここで、ＩＳＯ型ヘテロ接
合とは、同じ導電形を有し、しかも異種の２種類の半導
体性の領域間に形成されるヘテロ接合を意味する。ＩＳ
Ｏ型ヘテロ接合の詳細は、例えば、S.M. Sze 著、"Phys
ics of Semiconductor Devices"、第２版、第１２２頁
（John Wiley & Sons出版）に記載されている。尚、こ
れらのショットキ接合あるいはＩＳＯ型ヘテロ接合にお
いては、順方向電圧はｐｎ接合における順方向電圧より
も低い。多数キャリア・ダイオードのこのような性質に
より、ラッチアップ現象を回避することができる。ショ
ットキ接合は、ダイオード構成領域がアルミニウム、モ
リブデン、チタンといった金属や、ＴｉＳｉ2、ＷＳｉ2
といったシリサイドから構成されている場合に、形成さ
れる。ＩＳＯ型ヘテロ接合は、ダイオード構成領域が、
第１の領域を構成する材料とは異なり、しかも、第１の
領域と同じ導電形を有する半導体材料から構成されてい
る場合に、形成される。尚、ダイオード構成領域は、書
き込み情報設定線と共通の材料（例えば、バリア層、グ
ルーレイヤーとして用いられるチタンシリサイドやＴｉ
Ｎ等の材料）から構成することもできる。即ち、ダイオ
ード構成領域を第１の領域の表面領域に設け、このダイ
オード構成領域を書き込み情報設定線の一部分と共通と
する構造とすることも可能である。この場合、配線材料
とシリコン半導体基板のシリコンとが反応して形成され
た化合物からダイオード構成領域が構成された状態も、
ダイオード構成領域が書き込み情報設定線の一部分と共
通である構造に含まれる。
【００２８】本発明の第６の態様あるいは第７の態様に
係る半導体メモリセルにおいては、第３のトランジスタ
のチャネル形成領域を構成する第４の領域の表面領域
に、第２導電形の不純物含有層が設けられていることが
好ましい。これによって、情報の保持中、例えば、第１
の配線の電位を０ボルトとしたとき、第３のトランジス
タがオン状態となり、第５の領域と第２の領域とは導通
状態に置かれる。尚、不純物含有層の不純物含有量を、
情報の読み出し時に加えられる第１の配線の電位により
第３のトランジスタがオフ状態となるように調整するこ
とが望ましい。
【００２９】本発明の半導体メモリセルは、半導体基板
表面領域、半導体基板に設けられた絶縁層上、半導体基
板に設けられたウエル構造内、あるいは絶縁体上に形成
することができるが、α粒子又は中性子に起因したソフ
ト・エラー対策の面から、半導体メモリセルは、ウエル
構造内に形成され、あるいは又、絶縁体（絶縁層）上に
形成され、あるいは又、所謂ＳＯＩ構造やＴＦＴ構造を
有することが好ましい。
【００３０】本発明の半導体メモリセルにおいては、第
２の領域の下に、第１導電形の高濃度不純物層が形成さ
れていることが、第１のトランジスタのチャネル形成領
域に蓄積される電位あるいは電荷の増加を図ることがで
きる面から好ましい。
【００３１】尚、本発明の第１の態様、第４の態様及び
第６の態様に係る半導体メモリセルにおいて、第３の領
域が書き込み情報設定線に接続された構造には、第３の
領域が書き込み情報設定線の一部分と共通に形成された
構造も含まれる。また、本発明の第２の態様に係る半導
体メモリセルにおいて、第４の領域が第２の配線に接続
された構造には、第４の領域が第２の配線の一部分と共
通に形成された構造も含まれる。
【００３２】チャネル形成領域は、従来の方法に基づ
き、シリコンあるいはＧａＡｓ等から形成することがで
きる。第１のトランジスタあるいは第２のトランジスタ
のゲート領域は、従来の方法により、金属、不純物が添
加又はドープされたシリコン、アモルファスシリコンあ
るいはポリシリコン、シリサイド、高濃度に不純物を添
加したＧａＡｓ等から形成することができる。絶縁膜
は、従来の方法により、ＳｉＯ2、Ｓｉ3Ｎ4、Ａｌ
2Ｏ3、ＧａＡｌＡｓ等から形成することができる。各領
域は、要求される特性や構造に応じ、従来の方法によ
り、不純物が添加されたシリコン、アモルファスシリコ
ンあるいはポリシリコン、シリサイド、シリサイド層と
半導体層の２層構造、シリコン−ゲルマニウム（Ｓｉ−
Ｇｅ）、高濃度に不純物が添加されたＧａＡｓ等から形
成することができる。
【００３３】不純物含有層は、その構成に依存して、第
１導電形あるいは第２導電形の不純物が添加又はドープ
されたシリコン、アモルファスシリコンあるいはポリシ
リコン、シリコン−ゲルマニウム（Ｓｉ−Ｇｅ）から構
成することができる。
【００３４】本発明の半導体メモリセルにおいては、第
３の領域や第２の領域、第４の領域あるいは第５の領域
上に不純物含有層、第１の不純物含有層あるいは第２の
不純物含有層が形成されているので、少ない回数の不純
物イオン注入工程にて半導体メモリセルを製造すること
が可能となる。また、これらの不純物含有層を各種配線
と兼用させれば、半導体メモリセルの一層の微細化、配
線構成の簡素化が可能となる。また、本発明の第４の態
様〜第７の態様に係る半導体メモリセルにあっては、第
５の領域が設けられているので、情報の蓄積領域を更に
増加させることができ、半導体メモリセルが情報を保持
する時間を延長させることができる。但し、ゲート領域
と第５の領域とのカップリング容量の影響で、例えばゲ
ート領域を正の電位としたとき、第５の領域もカップリ
ング比分だけ電位が正になる場合があり、この場合に
は、第５の領域とゲート領域との間に介在する絶縁材料
層の厚さを厚めにすることが好ましい。
【００３５】しかも、本発明の半導体メモリセルにおい
ては、第１のトランジスタ及び第２のトランジスタの各
々のゲート領域は共通であり、メモリセル選択用の第１
の配線に接続されている。従って、メモリセル選択用の
第１の配線は１本でよく、チップ面積を小さくすること
ができる。更には、読み出し用の第１のトランジスタと
スイッチ用の第２のトランジスタとが１つに融合されて
いるので、小さいセル面積とリーク電流の低減を図るこ
とができる。
【００３６】本発明の半導体メモリセルにおいては、メ
モリセル選択用の第１の配線の電位を適切に選択するこ
とにより、第１のトランジスタ及び第２のトランジスタ
のオン・オフ状態を制御することができる。即ち、情報
の書き込み時、メモリセル選択用の第１の配線の電位を
第２のトランジスタが充分オンとなる電位に設定する
と、第２のトランジスタは導通し、書き込み情報設定線
の電位に依存して第２のトランジスタにおけるチャネル
形成領域と一方のソース／ドレイン領域との間に形成さ
れたキャパシタに電荷が充電される。その結果、情報
は、第１のトランジスタのチャネル形成領域に、第２の
トランジスタのチャネル形成領域との電位差あるいは電
荷の形態で蓄積される。情報の読み出し時、第１のトラ
ンジスタのソース／ドレイン領域の電位は読み出し電位
となり、第１のトランジスタにおいては、チャネル形成
領域に蓄積された電位あるいは電荷（情報）は、チャネ
ル形成領域と他方のソース／ドレイン領域との間の電位
差又は電荷に変換され、その電荷（情報）に依存して、
ゲート領域から見た第１のトランジスタのスレッショー
ルド値が変化する。従って、情報の読み出し時、適切に
選定された電位をゲート領域に印加することによって、
第１のトランジスタのオン／オフ動作を制御することが
できる。この第１のトランジスタの動作状態を検出する
ことによって、情報の読み出しを行うことができる。
【００３７】また、第３の領域と第１の領域との間で形
成された接合ダイオードを利用すれば、第１のトランジ
スタの一方のソース／ドレイン領域（第１の領域）に接
続すべき第３の配線を設ける必要がなくなる。ところ
で、このような本発明の半導体メモリセルにおいて、ダ
イオードを構成する各領域における電位設定、あるい
は、各領域の不純物濃度関係の設計が不適切であると、
情報の書き込み時、書き込み情報設定線に印加する電圧
が、第３の領域と第１の領域の接合部において大きな順
方向電流が流れない程度の小電圧（ｐｎ接合の場合、
０．４Ｖ以下）でないと、ラッチアップの危険性があ
る。ラッチアップを回避する１つの方法として、先に説
明したように、第１の領域の表面領域にダイオード構成
領域を形成し、ダイオード構成領域をシリサイドや金
属、金属化合物で構成してダイオード構成領域と第１の
領域との接合をショットキ接合とし、あるいは又、ダイ
オード構成領域と第１の領域との接合をＩＳＯ型ヘテロ
接合とするといった、多数キャリアが主として順方向電
流を構成する接合とする方法を挙げることができる。
【００３８】本発明の半導体メモリセルは、情報を電
位、電位差、又は電荷等の形態で保持するが、接合リー
ク等のリーク電流によりいずれはそれらが減衰するため
リフレッシュを必要とするので、ＤＲＡＭ様に動作す
る。
【００３９】
【発明の実施の形態】以下、図面を参照して、発明の実
施の形態（以下、実施の形態と略す）に基づき本発明を
説明する。尚、以下の説明における模式的な一部断面図
は、特に断りの無い限り、ゲート領域が延びる方向と直
角の垂直面で半導体メモリセルを切断したときの図であ
る。
【００４０】（実施の形態１）実施の形態１は、本発明
の第１の態様に係る半導体メモリセルに関する。原理図
を図１に示し、模式的な一部断面図を図５及び図７に示
す実施の形態１の半導体メモリセルは、（１）ソース／
ドレイン領域、チャネル形成領域ＣＨ1及びゲート領域
Ｇを有する第１導電形（例えば、ｎチャネル形）の読み
出し用の第１のトランジスタＴＲ1、並びに、（２）ソ
ース／ドレイン領域、チャネル形成領域ＣＨ2及びゲー
ト領域Ｇを有する第２導電形（例えば、ｐチャネル形）
のスイッチ用の第２のトランジスタＴＲ2、から成り、
（ａ）第１導電形（例えば、ｎ形）を有する半導体性の
第１の領域ＳＣ1、（ｂ）第１の領域ＳＣ1と接し、第２
導電形（例えば、ｐ+形）を有する半導体性の第２の領
域ＳＣ2、（ｃ）第１の領域ＳＣ1の表面領域に設けら
れ、且つ、整流接合を形成して接する、第２導電形（例
えばｐ++形）の半導体性の、又は、シリサイドや金属、
金属化合物等の導電性の第３の領域ＳＣ3、（ｄ）第２
の領域ＳＣ2の表面領域に設けられた、第１導電形（例
えば、ｎ++形）を有する半導体性の第４の領域ＳＣ4、
（ｅ）第１の領域ＳＣ1と第４の領域ＳＣ4、及び、第２
の領域ＳＣ2と第３の領域ＳＣ3を橋渡すごとく絶縁膜を
介して設けられ、第１のトランジスタＴＲ1と第２のト
ランジスタＴＲ2とで共有されたゲート領域Ｇ、並び
に、（ｆ）第４の領域ＳＣ4上に設けられた、第１導電
形（例えば、ｎ++）を有する不純物含有層ＳＣ4A、を有
する。
【００４１】そして、第１のトランジスタＴＲ1に関し
ては、（Ａ−１）一方のソース／ドレイン領域は、第１
の領域ＳＣ1の表面領域から構成され、（Ａ−２）他方
のソース／ドレイン領域は、第４の領域ＳＣ4から構成
され、（Ａ−３）チャネル形成領域ＣＨ1は、第１の領
域ＳＣ1の該表面領域と第４の領域ＳＣ4とで挟まれた第
２の領域ＳＣ2の表面領域から構成されている。
【００４２】また、第２のトランジスタＴＲ2に関して
は、（Ｂ−１）一方のソース／ドレイン領域は、第１の
トランジスタＴＲ1のチャネル形成領域ＣＨ1を構成する
第２の領域ＳＣ2の該表面領域から構成され、（Ｂ−
２）他方のソース／ドレイン領域は、第３の領域ＳＣ3
から構成され、（Ｂ−３）チャネル形成領域ＣＨ2は、
第１のトランジスタＴＲ1の一方のソース／ドレイン領
域を構成する第１の領域ＳＣ1の該表面領域から構成さ
れている。
【００４３】そして、（Ｃ）ゲート領域Ｇは、メモリセ
ル選択用の第１の配線（例えば、ワード線）に接続さ
れ、（Ｄ）第３の領域ＳＣ3は、書き込み情報設定線Ｗ
ＩＳＬに接続され、（Ｅ）第４の領域ＳＣ4は、不純物
含有層ＳＣ4Aを介して第２の配線に接続されている。
【００４４】尚、第１の領域ＳＣ1を第３の配線に接続
し、第２の配線をビット線とし、第３の配線に所定の電
位を加える構成、あるいは、第３の配線をビット線と
し、第２の配線に所定の電位を加える構成とすることが
好ましい。
【００４５】実施の形態１の半導体メモリセルにおい
て、第４の領域ＳＣ4は、不純物含有層ＳＣ4Aからのｎ
形不純物の固相拡散によって、自己整合的に形成されて
おり、浅いｎ接合を有する。また、不純物含有層ＳＣ4A
は、絶縁材料層ＩＦを介してゲート領域Ｇの側面に位置
し、サイドウオール形状を有する。不純物含有層ＳＣ4A
は、第２の配線を兼ねている。即ち、不純物含有層ＳＣ
4Aは、図面の紙面垂直方向に延びており、不純物含有層
ＳＣ4Aの延在部は隣接する半導体メモリセルの不純物含
有層ＳＣ4Aに繋がっており、第２の配線として機能す
る。これによって、配線構成の簡素化、半導体メモリセ
ルの微細化を達成することができる。また、ゲート領域
Ｇも、図面の紙面垂直方向に延びており、ゲート領域Ｇ
の延在部は隣接する半導体メモリセルのゲート領域Ｇと
繋がっており、第１の配線として機能する。尚、ゲート
領域Ｇの構成は、以下の半導体メモリセルにおいても同
様である。
【００４６】第１の領域ＳＣ1と第２の領域ＳＣ2とは接
している。より具体的には、図５及び後述する図６、図
９、図１１においては、第１の領域ＳＣ1の表面領域に
第２の領域ＳＣ2が形成されている。一方、図７及び後
述する図８、図１０、図１２においては、第２の領域Ｓ
Ｃ2の表面領域に第１の領域ＳＣ1が形成されている。
尚、図中、「ＩＲ」は素子分離領域を示し、「ＩＬ」は
層間絶縁層を示す。
【００４７】図５に示す半導体メモリセル（具体的に
は、第１の領域ＳＣ1）は、例えばｐ形半導体基板に設
けられた第１導電形（例えばｎ形）のウエル構造内に形
成されている。一方、図７に示す半導体メモリセル（具
体的には、第２の領域ＳＣ2）は、例えばｎ形半導体基
板に設けられた第２導電形（例えばｐ形）のウエル構造
内に形成されている。これらの半導体メモリセルにおい
て、第２の領域ＳＣ2の直下に、第１導電形（例えばｎ
++形）の高濃度不純物層ＳＣ10を形成すれば、読み出し
用の第１のトランジスタＴＲ1のチャネル形成領域ＣＨ1
に蓄積される電位あるいは電荷の増加を図ることができ
る。
【００４８】また、図５に示す半導体メモリセルにおい
ては、第１の領域ＳＣ1の下部に、第３の配線として機
能する第１導電形（例えばｎ++形）の高濃度不純物層Ｓ
Ｃ11が設けられている。図７に示す半導体メモリセルに
おいては、第１の領域ＳＣ1に接続された第３の配線が
設けられている。
【００４９】実施の形態１の半導体メモリセルの変形例
を、図６、図８〜図１２に示す。
【００５０】図６及び図８に示す半導体メモリセルにお
いては、支持基板上の絶縁層ＩＬ0の上に形成された半
導体層ＳＣ0に、図５及び図７に示した構造を有する半
導体メモリセルが形成されている。このような構造を有
する半導体メモリセルは、半導体基板の全面に絶縁層を
形成した後、絶縁層と支持基板とを張り合わせ、次に、
半導体基板を裏面から研削、研磨することによって得ら
れた、所謂張り合わせ基板に基づき製造することができ
る。あるいは又、例えばシリコン半導体基板に酸素をイ
オン注入した後に熱処理を行って得られるＳＩＭＯＸ法
による絶縁層を形成し、その上に残されたシリコン層に
半導体メモリセルを作製すればよい。即ち、これらの半
導体メモリセルは、所謂ＳＯＩ構造を有する。あるいは
又、例えばアモルファスシリコン層やポリシリコン層を
ＣＶＤ法等によって絶縁層の上に製膜し、次いで、レー
ザビームや電子ビームを用いた帯域溶融結晶化法、絶縁
層に設けられた開口部を介して結晶成長を行うラテラル
固相結晶成長法等の各種の公知の単結晶化技術によって
シリコン層を形成し、かかるシリコン層に半導体メモリ
セルを作製すればよい。あるいは又、支持基板上に製膜
された絶縁層上に、例えばポリシリコン層あるいはアモ
ルファスシリコン層を形成した後、かかるポリシリコン
層あるいはアモルファスシリコン層に半導体メモリセル
を作製することによって得ることができ、所謂ＴＦＴ構
造を有する。
【００５１】図９及び図１０に示す半導体メモリセルに
おいては、その原理図を図２の（Ａ）に示すように、第
１の領域ＳＣ1及び第３の領域ＳＣ3の不純物濃度を最適
化することによって、第１の領域ＳＣ1と第３の領域Ｓ
Ｃ3との間でｐｎ接合ダイオードＤが形成されている。
そして、第１の領域ＳＣ1は、第３の領域ＳＣ3を介して
書き込み情報設定線ＷＩＳＬに接続されている。この場
合、第２の配線をビット線とする構成、あるいは、書き
込み情報設定線ＷＩＳＬをビット線と兼用させ、第２の
配線に所定の電位を加える構成とすることが好ましい。
尚、図９及び図１０に示す半導体メモリセルの基本的な
構成は、それぞれ、図５及び図７に示した半導体メモリ
セルの構成と同じである。
【００５２】また、図１１及び図１２に示す半導体メモ
リセルにおいては、その原理図を図２の（Ｂ）に示すよ
うに、第１の領域ＳＣ1の表面領域に設けられ、整流接
合を形成して接するダイオード構成領域ＳＣDを更に有
し、該ダイオード構成領域ＳＣDと第１の領域ＳＣ1とに
よってショットキ接合形の多数キャリア・ダイオードＤ
Ｓが構成され、第１の領域ＳＣ1は、該ダイオード構成
領域ＳＣDを介して書き込み情報設定線ＷＩＳＬに接続
されている。この場合、第２の配線をビット線とする構
成、あるいは、書き込み情報設定線ＷＩＳＬをビット線
と兼用させ、第２の配線に所定の電位を加える構成とす
ることが好ましい。尚、図１１及び図１２に示す半導体
メモリセルの基本的な構成は、それぞれ、図５及び図７
に示した半導体メモリセルの構成と同じである。
【００５３】（実施の形態２）実施の形態２は、本発明
の第２の態様に係る半導体メモリセルに関する。原理図
を図１に示し、模式的な一部断面図を図１３及び図１４
に示す実施の形態２の半導体メモリセルは、（１）ソー
ス／ドレイン領域、チャネル形成領域ＣＨ1及びゲート
領域Ｇを有する第１導電形（例えば、ｎチャネル形）の
読み出し用の第１のトランジスタＴＲ1、並びに、
（２）ソース／ドレイン領域、チャネル形成領域ＣＨ2
及びゲート領域Ｇを有する第２導電形（例えば、ｐチャ
ネル形）のスイッチ用の第２のトランジスタＴＲ2、か
ら成り、（ａ）第１導電形（例えば、ｎ形）を有する半
導体性の第１の領域ＳＣ1、（ｂ）第１の領域ＳＣ1と接
し、第２導電形（例えば、ｐ+形）を有する半導体性の
第２の領域ＳＣ2、（ｃ）第１の領域ＳＣ2の表面領域に
設けられた、第２導電形（例えば、ｐ++）を有する半導
体性の第３の領域ＳＣ3、（ｄ）第２の領域ＳＣ2の表面
領域に設けられ、且つ、整流接合を形成して接する、第
１導電形（例えばｎ++形）の半導体性の、又は、シリサ
イドや金属、金属化合物等の導電性の第４の領域Ｓ
Ｃ4、（ｅ）第１の領域ＳＣ1と第４の領域ＳＣ4、及
び、第２の領域ＳＣ2と第３の領域ＳＣ3を橋渡すごとく
絶縁膜を介して設けられ、第１のトランジスタＴＲ1と
第２のトランジスタＴＲ2とで共有されたゲート領域
Ｇ、並びに、（ｆ）第３の領域ＳＣ3上に設けられた、
第２導電形（例えば、ｐ++形）を有する不純物含有層Ｓ
Ｃ3A、を有する。
【００５４】そして、第１のトランジスタＴＲ1に関し
ては、（Ａ−１）一方のソース／ドレイン領域は、第１
の領域ＳＣ1の表面領域から構成され、（Ａ−２）他方
のソース／ドレイン領域は、第４の領域ＳＣ4から構成
され、（Ａ−３）チャネル形成領域ＣＨ1は、第１の領
域ＳＣ1の該表面領域と第４の領域ＳＣ4とで挟まれた第
２の領域ＳＣ2の表面領域から構成されている。
【００５５】また、第２のトランジスタＴＲ2に関して
は、（Ｂ−１）一方のソース／ドレイン領域は、第１の
トランジスタＴＲ1のチャネル形成領域ＣＨ1を構成する
第２の領域ＳＣ2の該表面領域から構成され、（Ｂ−
２）他方のソース／ドレイン領域は、第３の領域ＳＣ3
から構成され、（Ｂ−３）チャネル形成領域ＣＨ2は、
第１のトランジスタＴＲ1の一方のソース／ドレイン領
域を構成する第１の領域ＳＣ1の該表面領域から構成さ
れている。
【００５６】そして、（Ｃ）ゲート領域Ｇは、メモリセ
ル選択用の第１の配線（例えば、ワード線）に接続さ
れ、（Ｄ）第３の領域ＳＣ3は、不純物含有層ＳＣ3Aを
介して書き込み情報設定線ＷＩＳＬに接続され、（Ｅ）
第４の領域ＳＣ4は、第２の配線に接続されている。
【００５７】実施の形態２の半導体メモリセルにおい
て、第３の領域ＳＣ3は、不純物含有層ＳＣ3Aからのｐ
形不純物の固相拡散によって、自己整合的に形成されて
おり、浅いｐ接合を有する。また、不純物含有層ＳＣ3A
は、絶縁材料層ＩＦを介してゲート領域Ｇの側面に位置
し、サイドウオール形状を有する。尚、不純物含有層Ｓ
Ｃ3Aは、書き込み情報設定線ＷＩＳＬを兼ねている。即
ち、不純物含有層ＳＣ3Aは、図面の紙面垂直方向に延び
ており、不純物含有層ＳＣ3Aの延在部は隣接する半導体
メモリセルの不純物含有層ＳＣ3Aに繋がっており、書き
込み情報設定線ＷＩＳＬとして機能する。これによっ
て、配線構成の簡素化、半導体メモリセルの微細化を達
成することができる。
【００５８】第１の領域ＳＣ1と第２の領域ＳＣ2とは接
している。より具体的には、図１３及び後述する図１５
においては、第１の領域ＳＣ1の表面領域に第２の領域
ＳＣ2が形成されている。一方、図１４及び後述する図
１６においては、第２の領域ＳＣ2の表面領域に第１の
領域ＳＣ1が形成されている。
【００５９】図１３に示す半導体メモリセル（具体的に
は、第１の領域ＳＣ1）は、例えばｐ形半導体基板に設
けられた第１導電形（例えばｎ形）のウエル構造内に形
成されている。一方、図１４に示す半導体メモリセル
（具体的には、第２の領域ＳＣ 2）は、例えばｎ形半導
体基板に設けられた第２導電形（例えばｐ形）のウエル
構造内に形成されている。これらの半導体メモリセルに
おいて、第２の領域ＳＣ 2の直下に、第１導電形（例え
ばｎ++形）の高濃度不純物層ＳＣ10を形成すれば、読み
出し用の第１のトランジスタＴＲ1のチャネル形成領域
ＣＨ1に蓄積される電位あるいは電荷の増加を図ること
ができる。
【００６０】また、図１３に示す半導体メモリセルにお
いては、第１の領域ＳＣ1の下部に、第３の配線として
機能する第１導電形（例えばｎ++形）の高濃度不純物層
ＳＣ 11が設けられている。図１４に示す半導体メモリセ
ルにおいては、第１の領域ＳＣ1に接続された第３の配
線が設けられているが、その図示は省略した。
【００６１】尚、図１３及び図１４に示す半導体メモリ
セルにおいて、その原理図を図２の（Ａ）に示すよう
に、第１の領域ＳＣ1及び第３の領域ＳＣ3の不純物濃度
を最適化することによって、第１の領域ＳＣ1と第３の
領域ＳＣ3との間でｐｎ接合ダイオードＤを形成するこ
とができる。この場合には、第１の領域ＳＣ1を、第３
の領域ＳＣ3及び不純物含有層ＳＣ3Aを介して書き込み
情報設定線ＷＩＳＬに接続する構成とすることができ
る。尚、第２の配線をビット線とする構成、あるいは、
書き込み情報設定線ＷＩＳＬをビット線と兼用させ、第
２の配線に所定の電位を加える構成とすることが好まし
い。
【００６２】また、図１５及び図１６に示す半導体メモ
リセルにおいては、その原理図を図２の（Ｂ）に示すよ
うに、第１の領域ＳＣ1の表面領域に設けられ、整流接
合を形成して接するダイオード構成領域ＳＣDを更に有
し、該ダイオード構成領域ＳＣDと第１の領域ＳＣ1とに
よってショットキ接合形の多数キャリア・ダイオードＤ
Ｓが構成され、第１の領域ＳＣ1は、該ダイオード構成
領域ＳＣDを介して書き込み情報設定線ＷＩＳＬに接続
されている。この場合、第２の配線をビット線とする構
成、あるいは、書き込み情報設定線ＷＩＳＬをビット線
と兼用させ、第２の配線に所定の電位を加える構成とす
ることが好ましい。尚、図１５及び図１６に示す半導体
メモリセルの基本的な構成は、それぞれ、図１３及び図
１４に示した半導体メモリセルの構成と同じである。。
【００６３】（実施の形態３）実施の形態３は、本発明
の第３の態様に係る半導体メモリセルに関する。実施の
形態３の半導体メモリセルは、実施の形態１の半導体メ
モリセルと実施の形態２の半導体メモリセルとを組合せ
た構成を有する。即ち、原理図を図１に示し、模式的な
一部断面図を図１７及び図１８に示す実施の形態３の半
導体メモリセルは、（１）ソース／ドレイン領域、チャ
ネル形成領域ＣＨ1及びゲート領域Ｇを有する第１導電
形（例えば、ｎチャネル形）の読み出し用の第１のトラ
ンジスタＴＲ1、並びに、（２）ソース／ドレイン領
域、チャネル形成領域ＣＨ2及びゲート領域Ｇを有する
第２導電形（例えば、ｐチャネル形）のスイッチ用の第
２のトランジスタＴＲ2、から成り、（ａ）第１導電形
（例えば、ｎ形）を有する半導体性の第１の領域Ｓ
Ｃ1、（ｂ）第１の領域ＳＣ1と接し、第２導電形（例え
ば、ｐ+形）を有する半導体性の第２の領域ＳＣ2、
（ｃ）第１の領域ＳＣ1の表面領域に設けられた、第２
導電形（例えば、ｐ++）を有する半導体性の第３の領域
ＳＣ3、（ｄ）第２の領域ＳＣ2の表面領域に設けられ
た、第１導電形（例えば、ｎ++）を有する半導体性の第
４の領域ＳＣ4、（ｅ）第１の領域ＳＣ1と第４の領域Ｓ
Ｃ4、及び、第２の領域ＳＣ2と第３の領域ＳＣ3を橋渡
すごとく絶縁膜を介して設けられ、第１のトランジスタ
ＴＲ1と第２のトランジスタＴＲ2とで共有されたゲート
領域Ｇ、（ｆ）第３の領域ＳＣ3上に設けられた、第２
導電形（例えば、ｐ++形）を有する第１の不純物含有層
ＳＣ3A、並びに、（ｇ）第４の領域ＳＣ4上に設けられ
た、第１導電形（例えば、ｎ++形）を有する第２の不純
物含有層ＳＣ4A、を有する。
【００６４】そして、第１のトランジスタＴＲ1に関し
ては、（Ａ−１）一方のソース／ドレイン領域は、第１
の領域ＳＣ1の表面領域から構成され、（Ａ−２）他方
のソース／ドレイン領域は、第４の領域ＳＣ4から構成
され、（Ａ−３）チャネル形成領域ＣＨ1は、第１の領
域ＳＣ1の該表面領域と第４の領域ＳＣ4とで挟まれた第
２の領域ＳＣ2の表面領域から構成されている。
【００６５】また、第２のトランジスタＴＲ2に関して
は、（Ｂ−１）一方のソース／ドレイン領域は、第１の
トランジスタＴＲ1のチャネル形成領域ＣＨ1を構成する
第２の領域ＳＣ2の該表面領域から構成され、（Ｂ−
２）他方のソース／ドレイン領域は、第３の領域ＳＣ3
から構成され、（Ｂ−３）チャネル形成領域ＣＨ2は、
第１のトランジスタＴＲ1の一方のソース／ドレイン領
域を構成する第１の領域ＳＣ1の該表面領域から構成さ
れている。
【００６６】そして、（Ｃ）ゲート領域Ｇは、メモリセ
ル選択用の第１の配線（例えば、ワード線）に接続さ
れ、（Ｄ）第３の領域ＳＣ3は、第１の不純物含有層Ｓ
Ｃ3Aを介して書き込み情報設定線ＷＩＳＬに接続され、
（Ｅ）第４の領域ＳＣ4は、第２の不純物含有層ＳＣ4A
を介して第２の配線に接続されている。
【００６７】実施の形態３の半導体メモリセルにおい
て、第３の領域ＳＣ3は第１の不純物含有層ＳＣ3Aから
のｐ形不純物の固相拡散によって自己整合的に形成さ
れ、浅いｐ接合を有し、第４の領域ＳＣ4は第２の不純
物含有層ＳＣ4Aからのｎ形不純物の固相拡散によって自
己整合的に形成され、浅いｎ接合を有する。また、第１
の不純物含有層ＳＣ3Aは、絶縁材料層ＩＦを介してゲー
ト領域Ｇの一方の側面に位置し、サイドウオール形状を
有し、第２の不純物含有層ＳＣ4Aは、該絶縁材料層ＩＦ
を介してゲート領域Ｇの他方の側面に位置し、サイドウ
オール形状を有する。更には、第１の不純物含有層ＳＣ
3Aは書き込み情報設定線ＷＩＳＬを兼ねており、第２の
不純物含有層ＳＣ4Aは第２の配線を兼ねている。即ち、
第１の不純物含有層ＳＣ3Aは、図面の紙面垂直方向に延
びており、第１の不純物含有層ＳＣ3Aの延在部は隣接す
る半導体メモリセルの第１の不純物含有層ＳＣ3Aに繋が
っており、書き込み情報設定線ＷＩＳＬとして機能す
る。また、第２の不純物含有層ＳＣ4Aも、図面の紙面垂
直方向に延びており、第２の不純物含有層ＳＣ4Aの延在
部は隣接する半導体メモリセルの第２の不純物含有層Ｓ
Ｃ4Aに繋がっており、第２の配線として機能する。これ
によって、配線構成の簡素化、半導体メモリセルの微細
化を達成することができる。
【００６８】第１の領域ＳＣ1と第２の領域ＳＣ2とは接
している。より具体的には、図１７及び後述する図１９
においては、第１の領域ＳＣ1の表面領域に第２の領域
ＳＣ2が形成されている。一方、図１８及び後述する図
２０においては、第２の領域ＳＣ2の表面領域に第１の
領域ＳＣ1が形成されている。
【００６９】図１７に示す半導体メモリセル（具体的に
は、第１の領域ＳＣ1）は、例えばｐ形半導体基板に設
けられた第１導電形（例えばｎ形）のウエル構造内に形
成されている。一方、図１８に示す半導体メモリセル
（具体的には、第２の領域ＳＣ 2）は、例えばｎ形半導
体基板に設けられた第２導電形（例えばｐ形）のウエル
構造内に形成されている。これらの半導体メモリセルに
おいて、第２の領域ＳＣ 2の直下に、第１導電形（例え
ばｎ++形）の高濃度不純物層ＳＣ10を形成すれば、読み
出し用の第１のトランジスタＴＲ1のチャネル形成領域
ＣＨ1に蓄積される電位あるいは電荷の増加を図ること
ができる。
【００７０】また、図１７に示す半導体メモリセルにお
いては、第１の領域ＳＣ1の下部に、第３の配線として
機能する第１導電形（例えばｎ++形）の高濃度不純物層
ＳＣ 11が設けられている。図１８に示す半導体メモリセ
ルにおいては、第１の領域ＳＣ1に接続された第３の配
線が設けられているが、その図示は省略した。
【００７１】尚、図１７及び図１８に示す半導体メモリ
セルにおいて、その原理図を図２の（Ａ）に示すよう
に、第１の領域ＳＣ1及び第３の領域ＳＣ3の不純物濃度
を最適化することによって、第１の領域ＳＣ1と第３の
領域ＳＣ3との間でｐｎ接合ダイオードＤを形成するこ
とができる。この場合には、第１の領域ＳＣ1を、第３
の領域ＳＣ3及び第１の不純物含有層ＳＣ3Aを介して書
き込み情報設定線ＷＩＳＬに接続する構成とすることが
できる。尚、第２の配線をビット線とする構成、あるい
は、書き込み情報設定線ＷＩＳＬをビット線と兼用さ
せ、第２の配線に所定の電位を加える構成とすることが
好ましい。
【００７２】また、図１９及び図２０に示す半導体メモ
リセルにおいては、その原理図を図２の（Ｂ）に示すよ
うに、第１の領域ＳＣ1の表面領域に設けられ、整流接
合を形成して接するダイオード構成領域ＳＣDを更に有
し、該ダイオード構成領域ＳＣDと第１の領域ＳＣ1とに
よってショットキ接合形の多数キャリア・ダイオードＤ
Ｓが構成され、第１の領域ＳＣ1は、該ダイオード構成
領域ＳＣDを介して書き込み情報設定線ＷＩＳＬに接続
されている。この場合、第２の配線をビット線とする構
成、あるいは、書き込み情報設定線ＷＩＳＬをビット線
と兼用させ、第２の配線に所定の電位を加える構成とす
ることが好ましい。尚、図１９及び図２０に示す半導体
メモリセルの基本的な構成は、それぞれ、図１７及び図
１８に示した半導体メモリセルの構成と同じである。
【００７３】（実施の形態４）実施の形態４は、本発明
の第４の態様に係る半導体メモリセルに関する。実施の
形態４の半導体メモリセルにおいては、第５の領域が第
４の領域の表面領域に形成され、第５の領域は第２の領
域と直接接続されている点が、実施の形態１〜実施の形
態３の半導体メモリセルと相違する。このように、第５
の領域と第２の領域とを接続することによって、情報を
蓄積すべき領域を更に増加させることができ、半導体メ
モリセルが情報を保持する時間を延長させることができ
る。
【００７４】原理図を図１に示し、模式的な一部断面図
を図２１及び図２２に示す実施の形態４の半導体メモリ
セルは、（１）ソース／ドレイン領域、チャネル形成領
域ＣＨ1及びゲート領域Ｇを有する第１導電形（例え
ば、ｎチャネル形）の読み出し用の第１のトランジスタ
ＴＲ1、並びに、（２）ソース／ドレイン領域、チャネ
ル形成領域ＣＨ2及びゲート領域Ｇを有する第２導電形
（例えば、ｐチャネル形）のスイッチ用の第２のトラン
ジスタＴＲ2、から成り、（ａ）第１導電形（例えば、
ｎ形）を有する半導体性の第１の領域ＳＣ1、（ｂ）第
１の領域ＳＣ1と接し、第２導電形（例えば、ｐ+形）を
有する半導体性の第２の領域ＳＣ2、（ｃ）第１の領域
ＳＣ1の表面領域に設けられ、且つ、整流接合を形成し
て接する、第２導電形（例えばｐ++形）の半導体性の、
又は、シリサイドや金属、金属化合物等の導電性の第３
の領域ＳＣ3、（ｄ）第２の領域ＳＣ2の表面領域に設け
られ、且つ、整流接合を形成して接する、第１導電形
（例えばｎ++形）の半導体性の、又は、シリサイドや金
属、金属化合物等の導電性の第４の領域ＳＣ4、（ｅ）
第４の領域ＳＣ4の表面領域に設けられた、第２導電形
（例えば、ｐ++形）を有する半導体性の第５の領域ＳＣ
5、（ｆ）第１の領域ＳＣ1と第４の領域ＳＣ4、及び、
第２の領域ＳＣ2と第３の領域ＳＣ3を橋渡すごとく絶縁
膜を介して設けられ、第１のトランジスタＴＲ1と第２
のトランジスタＴＲ2とで共有されたゲート領域Ｇ、並
びに、（ｇ）第５の領域ＳＣ5上に設けられた、第２導
電形（例えば、ｐ++形）を有する不純物含有層ＳＣ5A、
を有する。
【００７５】そして、第１のトランジスタＴＲ1に関し
ては、（Ａ−１）一方のソース／ドレイン領域は、第１
の領域ＳＣ1の表面領域から構成され、（Ａ−２）他方
のソース／ドレイン領域は、第４の領域ＳＣ4から構成
され、（Ａ−３）チャネル形成領域ＣＨ1は、第１の領
域ＳＣ1の該表面領域と第４の領域ＳＣ4とで挟まれた第
２の領域ＳＣ2の表面領域から構成されている。
【００７６】また、第２のトランジスタＴＲ2に関して
は、（Ｂ−１）一方のソース／ドレイン領域は、第１の
トランジスタＴＲ1のチャネル形成領域ＣＨ1を構成する
第２の領域ＳＣ2の該表面領域から構成され、（Ｂ−
２）他方のソース／ドレイン領域は、第３の領域ＳＣ3
から構成され、（Ｂ−３）チャネル形成領域ＣＨ2は、
第１のトランジスタＴＲ1の一方のソース／ドレイン領
域を構成する第１の領域ＳＣ1の該表面領域から構成さ
れている。
【００７７】そして、（Ｃ）ゲート領域Ｇは、メモリセ
ル選択用の第１の配線（例えば、ワード線）に接続さ
れ、（Ｄ）第３の領域ＳＣ3は、書き込み情報設定線Ｗ
ＩＳＬに接続され、（Ｅ）第４の領域ＳＣ4は、第２の
配線に接続され、（Ｆ）第５の領域ＳＣ5は、第２の領
域ＳＣ2に接続されている。
【００７８】実施の形態４の半導体メモリセルにおい
て、第５の領域ＳＣ5は、不純物含有層ＳＣ5Aからのｐ
形不純物の固相拡散によって、自己整合的に形成されて
おり、浅いｐ接合を有する。また、不純物含有層ＳＣ5A
は、絶縁材料層ＩＦを介してゲート領域Ｇの側面に位置
し、サイドウオール形状を有する。
【００７９】第１の領域ＳＣ1と第２の領域ＳＣ2とは接
している。より具体的には、図２１及び後述する図２
３、図２５においては、第１の領域ＳＣ1の表面領域に
第２の領域ＳＣ2が形成されている。一方、図２２及び
後述する図２４、図２６においては、第２の領域ＳＣ2
の表面領域に第１の領域ＳＣ1が形成されている。
【００８０】図２１に示す半導体メモリセル（具体的に
は、第１の領域ＳＣ1）は、例えばｐ形半導体基板に設
けられた第１導電形（例えばｎ形）のウエル構造内に形
成されている。一方、図２２に示す半導体メモリセル
（具体的には、第２の領域ＳＣ 2）は、例えばｎ形半導
体基板に設けられた第２導電形（例えばｐ形）のウエル
構造内に形成されている。これらの半導体メモリセルに
おいて、第２の領域ＳＣ 2の直下に、第１導電形（例え
ばｎ++形）の高濃度不純物層ＳＣ10を形成すれば、読み
出し用の第１のトランジスタＴＲ1のチャネル形成領域
ＣＨ1に蓄積される電位あるいは電荷の増加を図ること
ができる。
【００８１】また、図２１に示す半導体メモリセルにお
いては、第１の領域ＳＣ1の下部に、第３の配線として
機能する第１導電形（例えばｎ++形）の高濃度不純物層
ＳＣ 11が設けられている。図２２に示す半導体メモリセ
ルにおいては、第１の領域ＳＣ1に接続された第３の配
線が設けられているが、その図示は省略した。
【００８２】第２の領域ＳＣ2と第５の領域ＳＣ5との接
続は、ゲート領域の延びる方向と平行な垂直面で半導体
メモリセルを切断したときの模式的な一部断面図である
図２１の（Ｂ）に示すように、例えば、第２の領域ＳＣ
2の一部分を半導体基板の表面近傍まで延在させ、第４
の領域ＳＣ4の外側で、第５の領域ＳＣ5と第２の領域Ｓ
Ｃ2の延在した部分とが接するような構造とすることに
よって、得ることができる。半導体メモリセルをこのよ
うな構造にすることにより、半導体メモリセルの配線構
造の簡素化を図ることができる。
【００８３】実施の形態４の半導体メモリセルの変形例
を、図２３〜図２６に示す。
【００８４】図２３及び図２４に示す半導体メモリセル
においては、その原理図を図２の（Ａ）に示すように、
第１の領域ＳＣ1及び第３の領域ＳＣ3の不純物濃度を最
適化することによって、第１の領域ＳＣ1と第３の領域
ＳＣ3との間でｐｎ接合ダイオードＤが形成されてい
る。そして、第１の領域ＳＣ1は、第３の領域ＳＣ3を介
して書き込み情報設定線ＷＩＳＬに接続されている。こ
の場合、第２の配線をビット線とする構成、あるいは、
書き込み情報設定線ＷＩＳＬをビット線と兼用させ、第
２の配線に所定の電位を加える構成とすることが好まし
い。尚、図２３及び図２４に示す半導体メモリセルの基
本的な構成は、それぞれ、図２１及び図２２に示した半
導体メモリセルの構成と同じである。
【００８５】また、図２５及び図２６に示す半導体メモ
リセルにおいては、その原理図を図２の（Ｂ）に示すよ
うに、第１の領域ＳＣ1の表面領域に設けられ、整流接
合を形成して接するダイオード構成領域ＳＣDを更に有
し、該ダイオード構成領域ＳＣDと第１の領域ＳＣ1とに
よってショットキ接合形の多数キャリア・ダイオードＤ
Ｓが構成され、第１の領域ＳＣ1は、該ダイオード構成
領域ＳＣDを介して書き込み情報設定線ＷＩＳＬに接続
されている。この場合、第２の配線をビット線とする構
成、あるいは、書き込み情報設定線ＷＩＳＬをビット線
と兼用させ、第２の配線に所定の電位を加える構成とす
ることが好ましい。尚、図２５及び図２６に示す半導体
メモリセルの基本的な構成は、それぞれ、図２１及び図
２２に示した半導体メモリセルの構成と同じである。
【００８６】（実施の形態５）実施の形態５は、本発明
の第５の態様に係る半導体メモリセルに関する。実施の
形態５の半導体メモリセルは、実施の形態４に半導体メ
モリセルと、第３の領域の構成が相違している。即ち、
原理図を図１に示し、模式的な一部断面図を図２７及び
図２８に示す実施の形態５の半導体メモリセルは、
（１）ソース／ドレイン領域、チャネル形成領域ＣＨ1
及びゲート領域Ｇを有する第１導電形（例えば、ｎチャ
ネル形）の読み出し用の第１のトランジスタＴＲ1、並
びに、（２）ソース／ドレイン領域、チャネル形成領域
ＣＨ2及びゲート領域Ｇを有する第２導電形（例えば、
ｐチャネル形）のスイッチ用の第２のトランジスタＴＲ
2、から成り、（ａ）第１導電形（例えば、ｎ形）を有
する半導体性の第１の領域ＳＣ1、（ｂ）第１の領域Ｓ
Ｃ1と接し、第２導電形（例えば、ｐ+形）を有する半導
体性の第２の領域ＳＣ2、（ｃ）第１の領域ＳＣ1の表面
領域に設けられた、第２導電形（例えば、ｐ++形）を有
する半導体性の第３の領域ＳＣ3、（ｄ）第２の領域Ｓ
Ｃ2の表面領域に設けられ、且つ、整流接合を形成して
接する、第１導電形（例えばｎ++形）の半導体性の、又
は、シリサイドや金属、金属化合物等の導電性の第４の
領域ＳＣ4、（ｅ）第４の領域ＳＣ4の表面領域に設けら
れた、第２導電形（例えば、ｐ++形）を有する半導体性
の第５の領域ＳＣ5、（ｆ）第１の領域ＳＣ1と第４の領
域ＳＣ4、及び、第２の領域ＳＣ2と第３の領域ＳＣ3を
橋渡すごとく絶縁膜を介して設けられ、第１のトランジ
スタＴＲ1と第２のトランジスタＴＲ2とで共有されたゲ
ート領域Ｇ、（ｇ）第３の領域ＳＣ3上に設けられた、
第２導電形（例えば、ｐ++形）を有する第１の不純物含
有層ＳＣ3A、並びに、（ｈ）第５の領域ＳＣ5上に設け
られた、第２導電形（例えば、ｐ++形）を有する第２の
不純物含有層ＳＣ5A、を有する。
【００８７】そして、第１のトランジスタＴＲ1に関し
ては、（Ａ−１）一方のソース／ドレイン領域は、第１
の領域ＳＣ1の表面領域から構成され、（Ａ−２）他方
のソース／ドレイン領域は、第４の領域ＳＣ4から構成
され、（Ａ−３）チャネル形成領域ＣＨ1は、第１の領
域ＳＣ1の該表面領域と第４の領域ＳＣ4とで挟まれた第
２の領域ＳＣ2の表面領域から構成されている。
【００８８】また、第２のトランジスタＴＲ2に関して
は、（Ｂ−１）一方のソース／ドレイン領域は、第１の
トランジスタＴＲ1のチャネル形成領域ＣＨ1を構成する
第２の領域ＳＣ2の該表面領域から構成され、（Ｂ−
２）他方のソース／ドレイン領域は、第３の領域ＳＣ3
から構成され、（Ｂ−３）チャネル形成領域ＣＨ2は、
第１のトランジスタＴＲ1の一方のソース／ドレイン領
域を構成する第１の領域ＳＣ1の該表面領域から構成さ
れている。
【００８９】そして、（Ｃ）ゲート領域Ｇは、メモリセ
ル選択用の第１の配線（例えば、ワード線）に接続さ
れ、（Ｄ）第３の領域ＳＣ3は、第１の不純物含有層Ｓ
Ｃ3Aを介して書き込み情報設定線ＷＩＳＬに接続され、
（Ｅ）第４の領域ＳＣ4は、第２の配線に接続され、
（Ｆ）第５の領域ＳＣ5は、第２の領域ＳＣ2に接続され
ている。
【００９０】実施の形態５の半導体メモリセルにおい
て、第３の領域ＳＣ3は、第１の不純物含有層ＳＣ3Aか
らのｐ形不純物の固相拡散によって自己整合的に形成さ
れ、浅いｐ接合を有し、第５の領域ＳＣ5は、第２の不
純物含有層ＳＣ5Aからのｐ形不純物の固相拡散によって
自己整合的に形成され、浅いｐ接合を有する。また、第
１の不純物含有層ＳＣ3Aは、絶縁材料層ＩＦを介してゲ
ート領域Ｇの一方の側面に位置し、サイドウオール形状
を有し、第２の不純物含有層ＳＣ5Aは、該絶縁材料層Ｉ
Ｆを介してゲート領域Ｇの他方の側面に位置し、サイド
ウオール形状を有する。更には、第１の不純物含有層Ｓ
Ｃ3Aは書き込み情報設定線ＷＩＳＬを兼ねている。即
ち、第１の不純物含有層ＳＣ3Aは、図面の紙面垂直方向
に延びており、第１の不純物含有層ＳＣ3Aの延在部は隣
接する半導体メモリセルの第１の不純物含有層ＳＣ3Aに
繋がっており、書き込み情報設定線ＷＩＳＬとして機能
する。これによって、配線構成の簡素化、半導体メモリ
セルの微細化を達成することができる。更には、第１の
不純物含有層ＳＣ3Aと第２の不純物含有層ＳＣ5Aとを同
時に形成することができ、半導体メモリセルの製造工程
の簡素化を図ることができる。
【００９１】第１の領域ＳＣ1と第２の領域ＳＣ2とは接
している。より具体的には、図２７及び後述する図２９
においては、第１の領域ＳＣ1の表面領域に第２の領域
ＳＣ2が形成されている。一方、図２８及び後述する図
３０においては、第２の領域ＳＣ2の表面領域に第１の
領域ＳＣ1が形成されている。
【００９２】図２７に示す半導体メモリセル（具体的に
は、第１の領域ＳＣ1）は、例えばｐ形半導体基板に設
けられた第１導電形（例えばｎ形）のウエル構造内に形
成されている。一方、図２８に示す半導体メモリセル
（具体的には、第２の領域ＳＣ 2）は、例えばｎ形半導
体基板に設けられた第２導電形（例えばｐ形）のウエル
構造内に形成されている。これらの半導体メモリセルに
おいて、第２の領域ＳＣ 2の直下に、第１導電形（例え
ばｎ++形）の高濃度不純物層ＳＣ10を形成すれば、読み
出し用の第１のトランジスタＴＲ1のチャネル形成領域
ＣＨ1に蓄積される電位あるいは電荷の増加を図ること
ができる。
【００９３】また、図２７に示す半導体メモリセルにお
いては、第１の領域ＳＣ1の下部に、第３の配線として
機能する第１導電形（例えばｎ++形）の高濃度不純物層
ＳＣ 11が設けられている。図２８に示す半導体メモリセ
ルにおいては、第１の領域ＳＣ1に接続された第３の配
線が設けられているが、その図示は省略した。
【００９４】尚、図２７及び図２８に示す半導体メモリ
セルにおいて、その原理図を図２の（Ａ）に示すよう
に、第１の領域ＳＣ1及び第３の領域ＳＣ3の不純物濃度
を最適化することによって、第１の領域ＳＣ1と第３の
領域ＳＣ3との間でｐｎ接合ダイオードＤを形成するこ
とができる。この場合には、第１の領域ＳＣ1を、第３
の領域ＳＣ3及び第１の不純物含有層ＳＣ3Aを介して書
き込み情報設定線ＷＩＳＬに接続する構成とすることが
できる。尚、第２の配線をビット線とする構成、あるい
は、書き込み情報設定線ＷＩＳＬをビット線と兼用さ
せ、第２の配線に所定の電位を加える構成とすることが
好ましい。
【００９５】また、図２９及び図３０に示す半導体メモ
リセルにおいては、その原理図を図２の（Ｂ）に示すよ
うに、第１の領域ＳＣ1の表面領域に設けられ、整流接
合を形成して接するダイオード構成領域ＳＣDを更に有
し、該ダイオード構成領域ＳＣDと第１の領域ＳＣ1とに
よってショットキ接合形の多数キャリア・ダイオードＤ
Ｓが構成され、第１の領域ＳＣ1は、該ダイオード構成
領域ＳＣDを介して書き込み情報設定線ＷＩＳＬに接続
されている。この場合、第２の配線をビット線とする構
成、あるいは、書き込み情報設定線ＷＩＳＬをビット線
と兼用させ、第２の配線に所定の電位を加える構成とす
ることが好ましい。尚、図２９及び図３０に示す半導体
メモリセルの基本的な構成は、それぞれ、図２７及び図
２８に示した半導体メモリセルの構成と同じである。
【００９６】（実施の形態６）実施の形態６は、本発明
の第６の態様に係る半導体メモリセルに関する。実施の
形態６においては、第５の領域ＳＣ5を第２の領域ＳＣ2
と直接接続する代わりに、第５の領域ＳＣ5を第２の領
域ＳＣ2と電気的に接続するための電流制御用の第３の
トランジスタＴＲ3が設けられている点が、実施の形態
４の半導体メモリセルと相違する。このように、第５の
領域と第２の領域とを電気的に接続することによって
も、情報を蓄積すべき領域を更に増加させることがで
き、半導体メモリセルが情報を保持する時間を延長させ
ることができる。
【００９７】即ち、原理図を図３に示し、模式的な一部
断面図を図３１及び図３２に示す実施の形態６の半導体
メモリセルは、（１）ソース／ドレイン領域、チャネル
形成領域ＣＨ1及びゲート領域Ｇを有する第１導電形
（例えば、ｎチャネル形）の読み出し用の第１のトラン
ジスタＴＲ1、（２）ソース／ドレイン領域、チャネル
形成領域ＣＨ2及びゲート領域Ｇを有する第２導電形
（例えば、ｐチャネル形）のスイッチ用の第２のトラン
ジスタＴＲ2、並びに、（３）ソース／ドレイン領域、
チャネル形成領域ＣＨ3及びゲート領域Ｇを有する第２
導電形（例えば、ｐチャネル形）の電流制御用の第３の
トランジスタＴＲ3、から成り、（ａ）第１導電形（例
えば、ｎ形）を有する半導体性の第１の領域ＳＣ1、
（ｂ）第１の領域ＳＣ1と接し、第２導電形（例えば、
ｐ+形）を有する半導体性の第２の領域ＳＣ2、（ｃ）第
１の領域ＳＣ1の表面領域に設けられ、且つ、整流接合
を形成して接する、第２導電形（例えばｐ++形）の半導
体性の、又は、シリサイドや金属、金属化合物等の導電
性の第３の領域ＳＣ3、（ｄ）第２の領域ＳＣ2の表面領
域に設けられた、第１導電形（例えば、ｎ++形）を有す
る第４の領域ＳＣ4、（ｅ）第４の領域ＳＣ4の表面領域
に設けられた、第２導電形（例えば、ｐ++形）を有する
半導体性の第５の領域ＳＣ5、（ｆ）第１の領域ＳＣ1と
第４の領域ＳＣ4、第２の領域ＳＣ2と第３の領域Ｓ
Ｃ3、及び、第２の領域ＳＣ2と第５の領域ＳＣ5を橋渡
すごとく絶縁膜を介して設けられ、第１のトランジスタ
ＴＲ1と第２のトランジスタＴＲ2と第３のトランジスタ
ＴＲ3とで共有されたゲート領域Ｇ、並びに、（ｇ）第
５の領域ＳＣ5上に設けられた、第２導電形（例えばｐ
++形）を有する不純物含有層ＳＣ5A、を有する。
【００９８】そして、第１のトランジスタＴＲ1に関し
ては、（Ａ−１）一方のソース／ドレイン領域は、第１
の領域ＳＣ1の表面領域から構成され、（Ａ−２）他方
のソース／ドレイン領域は、第４の領域ＳＣ4の表面領
域から構成され、（Ａ−３）チャネル形成領域ＣＨ
1は、第１の領域ＳＣ1の該表面領域と第４の領域ＳＣ4
の該表面領域とで挟まれた第２の領域ＳＣ2の表面領域
から構成されている。
【００９９】また、第２のトランジスタＴＲ2に関して
は、（Ｂ−１）一方のソース／ドレイン領域は、第１の
トランジスタＴＲ1のチャネル形成領域ＣＨ1を構成する
第２の領域ＳＣ2の該表面領域から構成され、（Ｂ−
２）他方のソース／ドレイン領域は、第３の領域ＳＣ3
から構成され、（Ｂ−３）チャネル形成領域ＣＨ3は、
第１のトランジスタＴＲ1の一方のソース／ドレイン領
域を構成する第１の領域ＳＣ1の該表面領域から構成さ
れている。
【０１００】更には、第３のトランジスタＴＲ3に関し
ては、（Ｃ−１）一方のソース／ドレイン領域は、第２
の領域ＳＣ2の該表面領域から構成され、（Ｃ−２）他
方のソース／ドレイン領域は、第５の領域ＳＣ5から構
成され、（Ｃ−３）チャネル形成領域ＣＨ3は、第４の
領域ＳＣ4の該表面領域から構成されている。
【０１０１】そして、（Ｄ）ゲート領域Ｇは、メモリセ
ル選択用の第１の配線（例えば、ワード線）に接続さ
れ、（Ｅ）第３の領域ＳＣ3は、書き込み情報設定線Ｗ
ＩＳＬに接続され、（Ｆ）第４の領域ＳＣ4は、第２の
配線に接続されている。
【０１０２】実施の形態６の半導体メモリセルにおい
て、第５の領域ＳＣ5は、不純物含有層ＳＣ5Aからのｐ
形不純物の固相拡散によって、自己整合的に形成されて
おり、浅いｐ接合を有する。また、不純物含有層ＳＣ5A
は、絶縁材料層ＩＦを介してゲート領域Ｇの側面に位置
し、サイドウオール形状を有する。
【０１０３】第１の領域ＳＣ1と第２の領域ＳＣ2とは接
している。より具体的には、図３１及び後述する図３
３、図３５においては、第１の領域ＳＣ1の表面領域に
第２の領域ＳＣ2が形成されている。一方、図３２及び
後述する図３４、図３６においては、第２の領域ＳＣ2
の表面領域に第１の領域ＳＣ1が形成されている。
【０１０４】図３１に示す半導体メモリセル（具体的に
は、第１の領域ＳＣ1）は、例えばｐ形半導体基板に設
けられた第１導電形（例えばｎ形）のウエル構造内に形
成されている。一方、図３２に示す半導体メモリセル
（具体的には、第２の領域ＳＣ 2）は、例えばｎ形半導
体基板に設けられた第２導電形（例えばｐ形）のウエル
構造内に形成されている。これらの半導体メモリセルに
おいて、第２の領域ＳＣ 2の直下に、第１導電形（例え
ばｎ++形）の高濃度不純物層ＳＣ10を形成すれば、読み
出し用の第１のトランジスタＴＲ1のチャネル形成領域
ＣＨ1に蓄積される電位あるいは電荷の増加を図ること
ができる。
【０１０５】また、図３１に示す半導体メモリセルにお
いては、第１の領域ＳＣ1の下部に、第３の配線として
機能する第１導電形（例えばｎ++形）の高濃度不純物層
ＳＣ 11が設けられている。図３２に示す半導体メモリセ
ルにおいては、第１の領域ＳＣ1に接続された第３の配
線が設けられているが、その図示は省略した。
【０１０６】実施の形態６及び後述する実施の形態７の
半導体メモリセルにおいては、第３のトランジスタＴＲ
3のチャネル形成領域ＣＨ3を構成する第４の領域ＳＣ4
の表面領域に、第２導電形（例えば、ｐ++形）の不純物
層ＳＣ4Bが設けられている。これによって、情報の保持
中、例えば、第１の配線の電位を０ボルトとしたとき、
第３のトランジスタＴＲ3がオン状態となり、第５の領
域ＳＣ5と第２の領域ＳＣ2とは導通状態に置かれる結
果、情報を蓄積すべき領域を増加させることができ、半
導体メモリセルが情報を保持する時間を延長させること
ができる。尚、不純物層ＳＣ4Bの不純物含有量を、情報
の読み出し時に加えられる第１の配線の電位により第３
のトランジスタＴＲ3がオフ状態となるように調整す
る。
【０１０７】実施の形態６の半導体メモリセルの変形例
を、図３３〜図３６に示す。
【０１０８】図３３及び図３４に示す半導体メモリセル
においては、その原理図を図４の（Ａ）に示すように、
第１の領域ＳＣ1及び第３の領域ＳＣ3の不純物濃度を最
適化することによって、第１の領域ＳＣ1と第３の領域
ＳＣ3との間でｐｎ接合ダイオードＤが形成されてい
る。そして、第１の領域ＳＣ1は、第３の領域ＳＣ3を介
して書き込み情報設定線ＷＩＳＬに接続されている。こ
の場合、第２の配線をビット線とする構成、あるいは、
書き込み情報設定線ＷＩＳＬをビット線と兼用させ、第
２の配線に所定の電位を加える構成とすることが好まし
い。尚、図３３及び図３４に示す半導体メモリセルの基
本的な構成は、それぞれ、図３１及び図３２に示した半
導体メモリセルの構成と同じである。
【０１０９】また、図３５及び図３６に示す半導体メモ
リセルにおいては、その原理図を図４の（Ｂ）に示すよ
うに、第１の領域ＳＣ1の表面領域に設けられ、整流接
合を形成して接するダイオード構成領域ＳＣDを更に有
し、該ダイオード構成領域ＳＣDと第１の領域ＳＣ1とに
よってショットキ接合形の多数キャリア・ダイオードＤ
Ｓが構成され、第１の領域ＳＣ1は、該ダイオード構成
領域ＳＣDを介して書き込み情報設定線ＷＩＳＬに接続
されている。この場合、第２の配線をビット線とする構
成、あるいは、書き込み情報設定線ＷＩＳＬをビット線
と兼用させ、第２の配線に所定の電位を加える構成とす
ることが好ましい。尚、図３５及び図３６に示す半導体
メモリセルの基本的な構成は、それぞれ、図３１及び図
３２に示した半導体メモリセルの構成と同じである。
【０１１０】（実施の形態７）実施の形態７は、本発明
の第７の態様に係る半導体メモリセルに関する。実施の
形態７の半導体メモリセルは、実施の形態６に半導体メ
モリセルと、第３の領域の構成が相違している。即ち、
原理図を図３に示し、模式的な一部断面図を図３７及び
図３８に示す実施の形態７の半導体メモリセルは、
（１）ソース／ドレイン領域、チャネル形成領域ＣＨ1
及びゲート領域Ｇを有する第１導電形（例えば、ｎチャ
ネル形）の読み出し用の第１のトランジスタＴＲ1、
（２）ソース／ドレイン領域、チャネル形成領域ＣＨ2
及びゲート領域Ｇを有する第２導電形（例えば、ｐチャ
ネル形）のスイッチ用の第２のトランジスタＴＲ2、並
びに、（３）ソース／ドレイン領域、チャネル形成領域
ＣＨ3及びゲート領域Ｇを有する第２導電形（例えば、
ｐチャネル形）の電流制御用の第３のトランジスタＴＲ
3、から成り、（ａ）第１導電形（例えば、ｎ形）を有
する半導体性の第１の領域ＳＣ1、（ｂ）第１の領域Ｓ
Ｃ1と接し、第２導電形（例えば、ｐ+形）を有する半導
体性の第２の領域ＳＣ2、（ｃ）第１の領域ＳＣ1の表面
領域に設けられた、第２導電形（例えば、ｐ++形）を有
する半導体性の第３の領域ＳＣ3、（ｄ）第２の領域Ｓ
Ｃ2の表面領域に設けられた、第１導電形（例えば、ｎ
++形）を有する第４の領域ＳＣ4、（ｅ）第４の領域Ｓ
Ｃ4の表面領域に設けられた、第２導電形（例えば、ｐ
++形）を有する半導体性の第５の領域ＳＣ5、（ｆ）第
１の領域ＳＣ1と第４の領域ＳＣ4、第２の領域ＳＣ2と
第３の領域ＳＣ3、及び第２の領域ＳＣ2と第５の領域Ｓ
Ｃ5を橋渡すごとく絶縁膜を介して設けられ、第１のト
ランジスタＴＲ1と第２のトランジスタＴＲ2と第３のト
ランジスタＴＲ3とで共有されたゲート領域Ｇ、（ｇ）
第３の領域ＳＣ3上に設けられた、第２導電形（例え
ば、ｐ++形）を有する第１の不純物含有層ＳＣ3A、並び
に、（ｈ）第５の領域ＳＣ5上に設けられた、第２導電
形（例えば、ｐ++形）を有する第２の不純物含有層ＳＣ
5A、を有する。
【０１１１】そして、第１のトランジスタＴＲ1に関し
ては、（Ａ−１）一方のソース／ドレイン領域は、第１
の領域ＳＣ1の表面領域から構成され、（Ａ−２）他方
のソース／ドレイン領域は、第４の領域ＳＣ4から構成
され、（Ａ−３）チャネル形成領域ＣＨ1は、第１の領
域ＳＣ1の該表面領域と第４の領域ＳＣ4とで挟まれた第
２の領域ＳＣ2の表面領域から構成されている。
【０１１２】また、第２のトランジスタＴＲ2に関して
は、（Ｂ−１）一方のソース／ドレイン領域は、第１の
トランジスタＴＲ1のチャネル形成領域ＣＨ1を構成する
第２の領域ＳＣ2の該表面領域から構成され、（Ｂ−
２）他方のソース／ドレイン領域は、第３の領域ＳＣ3
から構成され、（Ｂ−３）チャネル形成領域ＣＨ2は、
第１のトランジスタＴＲ1の一方のソース／ドレイン領
域を構成する第１の領域ＳＣ1の該表面領域から構成さ
れている。
【０１１３】更には、第３のトランジスタＴＲ3に関し
ては、（Ｃ−１）一方のソース／ドレイン領域は、第２
の領域ＳＣ2の該表面領域から構成され、（Ｃ−２）他
方のソース／ドレイン領域は、第５の領域ＳＣ5から構
成され、（Ｃ−３）チャネル形成領域ＣＨ3は、第４の
領域ＳＣ4の該表面領域から構成されている。
【０１１４】そして、（Ｄ）ゲート領域Ｇは、メモリセ
ル選択用の第１の配線（例えば、ワード線）に接続さ
れ、（Ｅ）第３の領域ＳＣ3は、第１の不純物含有層Ｓ
Ｃ3Aを介して書き込み情報設定線ＷＩＳＬに接続され、
（Ｆ）第４の領域ＳＣ4は、第２の配線に接続されてい
る。
【０１１５】実施の形態７の半導体メモリセルにおい
て、第３の領域ＳＣ3は、第１の不純物含有層ＳＣ3Aか
らのｐ形不純物の固相拡散によって自己整合的に形成さ
れ、浅いｐ接合を有し、第５の領域ＳＣ5は、第２の不
純物含有層ＳＣ5Aからのｐ形不純物の固相拡散によって
自己整合的に形成され、浅いｐ接合を有する。また、第
１の不純物含有層ＳＣ3Aは、絶縁材料層ＩＦを介してゲ
ート領域Ｇの一方の側面に位置し、サイドウオール形状
を有し、第２の不純物含有層ＳＣ5Aは、該絶縁材料層Ｉ
Ｆを介してゲート領域Ｇの他方の側面に位置し、サイド
ウオール形状を有する。更には、第１の不純物含有層Ｓ
Ｃ3Aは書き込み情報設定線ＷＩＳＬを兼ねている。即
ち、第１の不純物含有層ＳＣ3Aは、図面の紙面垂直方向
に延びており、第１の不純物含有層ＳＣ3Aの延在部は隣
接する半導体メモリセルの第１の不純物含有層ＳＣ3Aに
繋がっており、書き込み情報設定線ＷＩＳＬとして機能
する。これによって、配線構成の簡素化、半導体メモリ
セルの微細化を達成することができる。更には、第１の
不純物含有層ＳＣ3Aと第２の不純物含有層ＳＣ5Aとを同
時に形成することができ、半導体メモリセルの製造工程
の簡素化を図ることができる。
【０１１６】第１の領域ＳＣ1と第２の領域ＳＣ2とは接
している。より具体的には、図３７及び後述する図３９
においては、第１の領域ＳＣ1の表面領域に第２の領域
ＳＣ2が形成されている。一方、図３８及び後述する図
４０においては、第２の領域ＳＣ2の表面領域に第１の
領域ＳＣ1が形成されている。
【０１１７】図３７に示す半導体メモリセル（具体的に
は、第１の領域ＳＣ1）は、例えばｐ形半導体基板に設
けられた第１導電形（例えばｎ形）のウエル構造内に形
成されている。一方、図３８に示す半導体メモリセル
（具体的には、第２の領域ＳＣ 2）は、例えばｎ形半導
体基板に設けられた第２導電形（例えばｐ形）のウエル
構造内に形成されている。これらの半導体メモリセルに
おいて、第２の領域ＳＣ 2の直下に、第１導電形（例え
ばｎ++形）の高濃度不純物層ＳＣ10を形成すれば、読み
出し用の第１のトランジスタＴＲ1のチャネル形成領域
ＣＨ1に蓄積される電位あるいは電荷の増加を図ること
ができる。
【０１１８】また、図３７に示す半導体メモリセルにお
いては、第１の領域ＳＣ1の下部に、第３の配線として
機能する第１導電形（例えばｎ++形）の高濃度不純物層
ＳＣ 11が設けられている。図３８に示す半導体メモリセ
ルにおいては、第１の領域ＳＣ1に接続された第３の配
線が設けられているが、その図示は省略した。
【０１１９】尚、図３７及び図３８に示す半導体メモリ
セルにおいて、その原理図を図４の（Ａ）に示すよう
に、第１の領域ＳＣ1及び第３の領域ＳＣ3の不純物濃度
を最適化することによって、第１の領域ＳＣ1と第３の
領域ＳＣ3との間でｐｎ接合ダイオードＤを形成するこ
とができる。この場合には、第１の領域ＳＣ1を、第３
の領域ＳＣ3及び第１の不純物含有層ＳＣ3Aを介して書
き込み情報設定線ＷＩＳＬに接続する構成とすることが
できる。尚、第２の配線をビット線とする構成、あるい
は、書き込み情報設定線ＷＩＳＬをビット線と兼用さ
せ、第２の配線に所定の電位を加える構成とすることが
好ましい。
【０１２０】また、図３９及び図４０に示す半導体メモ
リセルにおいては、その原理図を図４の（Ｂ）に示すよ
うに、第１の領域ＳＣ1の表面領域に設けられ、整流接
合を形成して接するダイオード構成領域ＳＣDを更に有
し、該ダイオード構成領域ＳＣDと第１の領域ＳＣ1とに
よってショットキ接合形の多数キャリア・ダイオードＤ
Ｓが構成され、第１の領域ＳＣ1は、該ダイオード構成
領域ＳＣDを介して書き込み情報設定線ＷＩＳＬに接続
されている。この場合、第２の配線をビット線とする構
成、あるいは、書き込み情報設定線ＷＩＳＬをビット線
と兼用させ、第２の配線に所定の電位を加える構成とす
ることが好ましい。尚、図３９及び図４０に示す半導体
メモリセルの基本的な構成は、それぞれ、図３７及び図
３８に示した半導体メモリセルの構成と同じである。
【０１２１】（半導体メモリセルの製造方法）以下、図
２１を参照して説明した実施の形態４の半導体メモリセ
ルの製造方法の概要を、図４３〜図４７を参照して説明
する。
【０１２２】［工程−１０］先ず、公知の方法に従い、
ｐ形シリコン半導体基板１０に素子分離領域（図示せ
ず）、第１導電形のウエル（例えばｎ形ウエル）、ｎ形
の半導体の第１の領域ＳＣ1、第１導電形（例えばｎ++
形）の高濃度不純物層ＳＣ10（図示せず）や、絶縁膜に
相当するゲート絶縁膜１１を形成した後、例えば不純物
を含有するポリシリコンから成り、あるいは又、ポリサ
イド構造を有するゲート領域Ｇ（Ｇ1＋Ｇ2）を形成す
る。こうして、図４３の（Ａ）に示す構造を得ることが
できる。尚、ｎ形の第１の領域ＳＣ1の不純物含有濃度
を、１．０×１０17／ｃｍ3とした。また、ゲート領域
Ｇ（Ｇ1＋Ｇ2）のゲート長を０．２８μｍとした。
【０１２３】［工程−２０］次いで、レジスト材料から
イオン注入用マスク１２を形成した後、第２導電形（例
えば、ｐ形）の不純物をイオン注入し、第１の領域ＳＣ
1の表面領域に設けられ、且つ、第２導電形の半導体性
の第３の領域ＳＣ3を形成する（図４３の（Ｂ）参
照）。イオン注入の条件を以下の表１に例示する。
【０１２４】［表１］ イオン種 ：ＢＦ2 加速エネルギー：２０ｋｅＶ ドーズ量 ：１×１０13／ｃｍ2 イオン入射角 ：７度
【０１２５】［工程−３０］その後、イオン注入用マス
ク１２を除去し、レジスト材料からイオン注入用マスク
１３を形成した後、第２導電形（例えば、ｐ形）の不純
物を斜めイオン注入法にてイオン注入し、第１の領域Ｓ
Ｃ1と接し（具体的には、第１の領域ＳＣ1の表面領域に
設けられ）、且つ、第３の領域ＳＣ3とは離間した第２
導電形（例えば、ｐ+形）の半導体性の第２の領域ＳＣ2
を形成する。斜めイオン注入法にてイオン注入を行うこ
とによって、ゲート領域Ｇ（Ｇ1＋Ｇ2）の下方にも第２
の領域ＳＣ2が形成される（図４４の（Ａ）参照）。
尚、以下の表２に例示する条件の２回のイオン注入を行
い、各イオン注入におけるイオン入射角を異ならせた。
特に、第１回目のイオン注入におけるイオン入射角を６
０度に設定することで、ゲート領域Ｇ（Ｇ1＋Ｇ2）の下
方の半導体性の第２の領域ＳＣ2の不純物含有濃度を高
い精度で制御することができる。
【０１２６】［表２］ 第１回目のイオン注入 イオン種 ：ホウ素 加速エネルギー：１０ｋｅＶ ドーズ量 ：３．４×１０13／ｃｍ2 イオン入射角 ：６０度 第２回目のイオン注入 イオン種 ：ホウ素 加速エネルギー：３０ｋｅＶ ドーズ量 ：２．１×１０13／ｃｍ2 イオン入射角 ：１０度
【０１２７】［工程−４０］次いで、第１導電形（例え
ば、ｎ形）の不純物をイオン注入し、第２の領域ＳＣ2
の表面領域に設けられ、且つ、整流接合を形成して接す
る半導体性の第４の領域ＳＣ4を形成する（図４４の
（Ｂ）参照）。イオン注入の条件を以下の表３に例示す
る。
【０１２８】［表３］ イオン種 ：ヒ素 加速エネルギー：２５ｋｅＶ ドーズ量 ：１×１０13／ｃｍ2 イオン入射角 ：７度
【０１２９】［工程−５０］次いで、イオン注入用マス
ク１３を除去し、ＣＶＤ法に全面にＳｉＯ2層を製膜
し、かかるＳｉＯ2層をエッチバックすることによっ
て、ゲート領域Ｇ（Ｇ1＋Ｇ2）の側壁にゲートサイドウ
オール１４を形成する。
【０１３０】［工程−６０］次いで、レジスト材料から
イオン注入用マスク１５を形成した後、第１導電形（例
えば、ｎ形）の不純物をイオン注入し、第４の領域ＳＣ
4の不純物含有濃度を１０18〜１０20ｃｍ-3程度まで高
くすることによって、第４の領域ＳＣ4の低抵抗化を図
る（図４５の（Ａ）参照）。イオン注入の条件を以下の
表４に例示する。
【０１３１】［表４］ イオン種 ：ヒ素 加速エネルギー：３０ｋｅＶ ドーズ量 ：５×１０15／ｃｍ2 イオン入射角 ：７度
【０１３２】［工程−７０］その後、イオン注入用マス
ク１５を除去し、レジスト材料からイオン注入用マスク
１６を形成した後、第２導電形（例えば、ｐ形）の不純
物をイオン注入し、第３の領域ＳＣ3の不純物含有濃度
を１０18〜１０20ｃｍ-3程度まで高くすることによっ
て、第３の領域ＳＣ3の低抵抗化を図る（図４５の
（Ｂ）参照）。イオン注入の条件を以下の表５に例示す
る。
【０１３３】［表５］ イオン種 ：ＢＦ2 加速エネルギー：３０ｋｅＶ ドーズ量 ：３×１０15／ｃｍ2 イオン入射角 ：７度
【０１３４】以上のイオン注入条件により、第２の領域
ＳＣ2及び第３の領域ＳＣ3の不純物含有濃度は以下の表
６のとおりとなった。
【０１３５】［表６］ 第２の領域ＳＣ2：１．５×１０18／ｃｍ3 第３の領域ＳＣ3：２．１×１０19／ｃｍ3
【０１３６】［工程−８０］その後、ゲート領域Ｇの頂
面及びゲートサイドウオール１４の表面を覆うように、
絶縁材料層ＩＦを形成する。そして、全面に、ｐ形不純
物を含有するポリシリコン層１７を堆積させる（図４６
の（Ａ）参照）。次に、リソグラフィ技術及びドライエ
ッチング技術に基づき、ゲート領域Ｇの頂面の一部から
第４の領域ＳＣ4の一部の上にかけてポリシリコン層１
７を残す（図４６の（Ｂ）参照）。その後、ポリシリコ
ン層をエッチバックすることによって、絶縁材料層ＩＦ
を介してゲート領域Ｇの側面に位置し、サイドウオール
形状を有する不純物含有層ＳＣ 5Aを、リソグラフィ技術
を用いること無く、自己整合的に得ることができる（図
４７の（Ａ）参照）。次いで、熱処理を施すことによっ
て、不純物含有層ＳＣ5Aからのｐ形不純物の固相拡散に
より、第４の領域ＳＣ4の表面領域に第５の領域ＳＣ5を
自己整合的に形成することができる（図４７の（Ｂ）参
照）。
【０１３７】［工程−９０］その後、公知の方法に基づ
き、書き込み情報設定線、第２の配線（ビット線）、第
３の配線等を形成する。
【０１３８】尚、半導体メモリセルの製造工程は、上記
の方法に限定されない。例えば、［工程−２０］を省略
することができる。［工程−３０］、［工程−４０］、
［工程−６０］の順序は任意の順序とすることができ
る。ゲート領域や素子分離領域の形成を、［工程−８
０］の後に行ってもよい。イオン注入の条件も例示であ
り、適宜変更することができる。
【０１３９】ショットキ接合形の多数キャリア・ダイオ
ードＤＳを設ける場合には、第１の領域ＳＣ1の表面領
域に、例えばチタンシリサイド層から成るダイオード構
成領域ＳＣDを形成する。かかるチタンシリサイド層の
形成は、例えば、以下の方法で行うことができる。即
ち、例えば、全面に層間絶縁層を形成し、チタンシリサ
イド層を形成すべきシリコン半導体基板１０の領域の層
間絶縁層を除去する。次いで、露出したシリコン半導体
基板１０の表面を含む層間絶縁層の上にチタン層をスパ
ッタ法にて形成する。その後、第１回目のアニール処理
を施し、チタン層とシリコン半導体基板とを反応させ
て、シリコン半導体基板の表面にチタンシリサイド層を
形成する。次いで、層間絶縁層上の未反応のチタン層
を、例えばアンモニア過水（ＮＨ4ＯＨとＨ2Ｏ2とＨ2Ｏ
の混合溶液）で除去した後、第２回目のアニール処理を
行うことによって、安定なチタンシリサイド層を得るこ
とができる。多数キャリア・ダイオードＤＳを形成する
ための材料はチタンシリサイドに限定されず、コバルト
シリサイド、タングステンシリサイド等の材料を用いる
こともできる。
【０１４０】多数キャリア・ダイオードＤＳを形成する
ための方法、あるいは又、各種の領域の表面領域に導電
性の領域を形成する方法は、上述の方法に限定されな
い。例えば書き込み情報設定線を形成する際、例えば、
チタンシリサイドやＴｉＮから成るバリア層やグルーレ
イヤーを形成するが、かかるバリア層やグルーレイヤー
を第１の領域ＳＣ1の表面にも形成する。これによっ
て、書き込み情報設定線の一部分（より具体的には、バ
リア層やグルーレイヤーの一部分）と共通であるダイオ
ード構成領域ＳＣDを第１の領域ＳＣ1の表面に形成する
ことができる。同様にして、各種の領域の表面領域に導
電性の領域を形成することもできる。
【０１４１】その他の実施の形態の半導体メモリセルの
変形も、実質的には、上述の方法と同様の方法で製造す
ることができるので、詳細な説明は省略する。
【０１４２】以下、図５に示した実施の形態１の半導体
メモリセルを参照して、本発明の半導体メモリセルの動
作を説明するが、その他の実施の形態の半導体メモリセ
ルの動作原理も実質的には同じである。
【０１４３】書き込み時、各部位における電位を以下の
表７のとおりとする。また、読み出し時、各部位におけ
る電位を以下の表８のとおりとする。
【０１４４】 ［表７］ メモリセル選択用の第１の配線：ＶW 書き込み情報設定線 ”０”の書き込み時 ：Ｖ0 ”１”の書き込み時 ：Ｖ1
【０１４５】［表８］ メモリセル選択用の第１の配線：ＶR 第２の配線 ：Ｖ2
【０１４６】読み出し時、ゲート領域から見た読み出し
用の第１のトランジスタＴＲ1のスレッショールド値を
以下の表９のとおりとする。また、読み出し用の第１の
トランジスタＴＲ1における電位の関係を以下の表９の
ように設定する。尚、”０”の読み出し時と、”１”の
読み出し時とでは、第１のトランジスタＴＲ1のチャネ
ル形成領域ＣＨ1の電位が異なる。この影響を受け
て、”０”の読み出し時、及び、”１”の読み出し時に
おいて、ゲート領域から見た読み出し用の第１のトラン
ジスタＴＲ1のスレッショールド値が変化する。但し、
従来のＤＲＡＭが必要とするような大きなキャパシタを
必要としない。
【０１４７】［表９］ ”０”の読み出し時：ＶTH_10 ”１”の読み出し時：ＶTH_11 ｜ＶTH_11｜＞｜ＶR｜＞｜ＶTH_10｜
【０１４８】［情報の書き込み時］”０”（書き込み情
報設定線の電位：Ｖ0）又は”１”（書き込み情報設定
線の電位：Ｖ1）の情報の書き込み時、メモリセル選択
用の第１の配線の電位をＶW（＜０）とする。その結
果、スイッチ用の第２のトランジスタＴＲ2のゲート領
域Ｇ2の電位もＶW（＜０）となる。従って、スイッチ用
の第２のトランジスタＴＲ2はオンの状態である。それ
故、読み出し用の第１のトランジスタＴＲ1のチャネル
形成領域ＣＨ1の電位は、Ｖ0（”０”の情報の場合）又
はＶ1（”１”の情報の場合。尚、｜ＶW｜＜｜Ｖ1＋Ｖ
TH2｜の場合ＶW−ＶTH2）となる。
【０１４９】情報の書き込み後、読み出し前の情報保持
状態においては、読み出し用の第１のトランジスタＴＲ
1及びスイッチ用の第２のトランジスタＴＲ2が導通しな
いように、各トランジスタの各部分における電位を設定
する。このためには、例えば、メモリセル選択用の第１
の配線の電位を０（Ｖ）とし、書き込み情報設定線の電
位をＶ1とすればよい。
【０１５０】情報の書き込み時、読み出し用の第１のト
ランジスタＴＲ1のゲート領域の電位はＶW（＜０）であ
る。従って、読み出し用の第１のトランジスタＴＲ1は
オフ状態である。こうして、”０”又は”１”の情報の
書き込み時、読み出し用の第１のトランジスタＴＲ1の
チャネル形成領域ＣＨ1の電位は、Ｖ0（”０”の情報の
場合）、又は、Ｖ1あるいはＶW−ＶTH2（”１”の情報
の場合）となり、この状態は情報の読み出し時まで、漏
洩電流（第１のトランジスタＴＲ1のチャネル形成領域
ＣＨ1と例えば半導体基板間、第２のトランジスタＴＲ2
のオフ電流等）のために経時変化するが、許容範囲内に
保持される。尚、読み出し用の第１のトランジスタＴＲ
1のチャネル形成領域ＣＨ1の電位の経時変化が読み出し
動作に誤りを与える程大きくなる前に、所謂リフレッシ
ュ動作を行う。
【０１５１】［情報の読み出し時］”０”又は”１”の
情報の読み出し時、メモリセル選択用の第１の配線の電
位はＶR（＞０）である。その結果、スイッチ用の第２
のトランジスタＴＲ2のゲート領域の電位はＶR（＞０）
となり、スイッチ用の第２のトランジスタＴＲ2はオフ
の状態である。
【０１５２】読み出し用の第１のトランジスタＴＲ1の
ゲート領域の電位はＶR（＞０）である。また、ゲート
領域から見た読み出し用の第１のトランジスタＴＲ1の
スレッショールド値は、ＶTH_10又はＶTH_11である。こ
の読み出し用の第１のトランジスタＴＲ1のスレッショ
ールド値は、チャネル形成領域ＣＨ1の電位の状態に依
存する。これらの電位の間には、 ｜ＶTH_11｜＞｜ＶR｜＞｜ＶTH_10｜ という関係がある。従って、蓄積された情報が”０”の
場合、読み出し用の第１のトランジスタＴＲ1はオン状
態となる。また、蓄積された情報が”１”の場合、読み
出し用の第１のトランジスタＴＲ1はオフ状態となる。
【０１５３】こうして、蓄積された情報に依存して読み
出し用の第１のトランジスタＴＲ1は、確実にオン状態
又はオフ状態となる。第４の領域ＳＣ4はメモリセル選
択用の第２の配線（例えばビット線）に接続されている
ので、蓄積された情報（”０”あるいは”１”）に依存
して、読み出し用の第１のトランジスタＴＲ1に電流が
流れ、あるいは流れない。こうして、蓄積された情報を
読み出し用の第１のトランジスタＴＲ1によって読み出
すことができる。
【０１５４】以上に説明した読み出し用の第１のトラン
ジスタＴＲ1及びスイッチ用の第２のトランジスタＴＲ2
の動作状態を表１０に纏めた。尚、電流制御用の第３の
トランジスタＴＲ3が備えられている場合には、この第
３のトランジスタＴＲ3は、情報の書き込み時にはオン
状態となり、情報保持時にもオン状態であり、情報の読
み出し時にはオフ状態となるように制御される。ここ
で、表１０中、各電位の値は例示であり、上記の条件を
満足する値ならば如何なる値をとることも可能である。
【０１５５】［表１０］
【０１５６】以上、好ましい発明の実施の形態に基づき
本発明の半導体メモリセルを説明したが、本発明はこれ
らの発明の実施の形態に限定されない。発明の実施の形
態にて説明した半導体メモリセルの構造や電圧、電位等
の数値は例示であり、適宜変更することができる。ま
た、例えば、各発明の実施の形態にて説明した本発明の
半導体メモリセルにおいて、第１のトランジスタＴＲ1
をｐチャネル形とし、第２のトランジスタＴＲ2をｎチ
ャネル形とすることができる。各トランジスタにおける
各要素の配置は例示であり、適宜変更することができ
る。更には、図６や図８に示したＳＯＩ構造やＴＦＴ構
造を、各種の本発明の半導体メモリセルに適用すること
ができる。また、各種の領域への不純物の導入はイオン
注入法だけでなく、拡散法にて行うこともできる。ま
た、シリコン半導体のみならず、例えばＧａＡｓ系等の
化合物半導体から構成されたメモリセルにも本発明を適
用することができる。更には、本発明の半導体メモリセ
ルを、ＭＩＳ型ＦＥＴ構造を有する半導体メモリセルに
も適用することができる。
【０１５７】不純物含有層の形成位置及び断面形状も、
ゲート領域の側面及びサイドウオール形状に限定されな
い。図２３に示した実施の形態４の半導体メモリセルの
変形例の模式的な一部断面図を図４１に示す。図４１に
示す半導体メモリセルにおいては、不純物含有層ＳＣ5A
は、第４の領域ＳＣ4の表面からゲート領域Ｇの頂面の
一部にまで延びている。尚、このような不純物含有層Ｓ
Ｃ5Aは、例えば、第２導電形の不純物が添加又はドープ
されたポリシリコン層を全面に堆積させた後、かかるポ
リシリコン層をリソグラフィ技術及びドライエッチング
技術に基づきパターニングすることによって得ることが
できる。このような不純物含有層の構成を、他の半導体
メモリセルにも適用することができる。また、不純物含
有層を配線として用いず、不純物含有層上にコンタクト
ホールを形成し、かかるコンタクトホールと接続された
配線（例えば、書き込み情報設定線や第２の配線）が設
けられている構成とすることもできる。更には、例え
ば、図１５に示した実施の形態２の半導体メモリセルの
変形例を更に変形し、不純物含有層ＳＣ3Aと接し、しか
も、第１の領域ＳＣ1の表面領域に設けられたダイオー
ド構成領域ＳＣDと接する書き込み情報設定線ＷＩＳＬ
を設ける構成とすることもできる（図４２参照）。この
場合には、不純物含有層ＳＣ3Aを配線として用いていな
い。尚、これらの構成も、他の半導体メモリセルにも適
用することができる。
【０１５８】
【発明の効果】本発明の半導体メモリセルにおいては、
所定の領域の上に不純物含有層、第１の不純物含有層あ
るいは第２の不純物含有層が形成されているので、少な
い回数の不純物イオン注入工程にて半導体メモリセルを
製造することが可能となり、半導体メモリセルの製造工
程の減少、製造に要する時間の短縮、製造コストの削減
を図ることができる。また、これらの不純物含有層を配
線と兼用させれば、半導体メモリセルの一層の微細化、
配線構成の簡素化が可能となる。更には、本発明の第４
の態様〜第７の態様に係る半導体メモリセルにあって
は、情報の蓄積領域を更に増加させることができ、半導
体メモリセルが情報を保持する時間を延長させることが
できる。
【０１５９】しかも、読み出し用の第１のトランジスタ
のチャネル形成領域に蓄積された電位あるいは電荷（情
報）に依存して、読み出し用の第１のトランジスタの動
作が規定され、リフレッシュ時間内に読み出されるトラ
ンジスタの電流としての情報は、付加的に追加されたと
してもそのコンデンサ容量（例えば、ゲート領域の容量
＋付加容量等）の大きさに依存することがない。従っ
て、従来の半導体メモリセルにおけるキャパシタ容量の
問題を解決することができるし、リフレッシュ時間調整
のために付加的なキャパシタを加えることがあっても、
従来のＤＲＡＭのような著しく大きなキャパシタを必要
としない。そして、半導体メモリセルの最大面積は２つ
のトランジスタの面積に等しいかそれ以下である。
【０１６０】また、トランジスタを一体化すれば、半導
体メモリセルの面積を一層小さくすることができる。
【０１６１】本発明の半導体メモリセルのプロセスは、
図４３〜図４７に示したように、ＭＯＳロジック回路形
成プロセスとコンパチブルである。従って、半導体メモ
リセルの構成にも依るが、ほぼ１トランジスタの面積で
半導体メモリセルを実現することができ、しかも、ＭＯ
Ｓロジック回路内にＤＲＡＭ機能をほんの僅かの工程の
増加のみで組み込むことができる。また、必ずしもＳＯ
Ｉ技術を用いることなく、従来の半導体メモリセルの製
造技術で、ほぼ１トランジスタ分の面積の半導体メモリ
セルを実現することができる。
【図面の簡単な説明】
【図１】本発明の第１〜第５の態様に係る半導体メモリ
セルの原理図である。
【図２】本発明の第１〜第５の態様に係る半導体メモリ
セルの変形例の原理図である。
【図３】本発明の第６〜第７の態様に係る半導体メモリ
セルの原理図である。
【図４】本発明の第６〜第７の態様に係る半導体メモリ
セルの変形例の原理図である。
【図５】発明の実施の形態１の半導体メモリセルの模式
的な一部断面図である。
【図６】発明の実施の形態１の半導体メモリセルの変形
例の模式的な一部断面図である。
【図７】発明の実施の形態１の半導体メモリセルの変形
例の模式的な一部断面図である。
【図８】発明の実施の形態１の半導体メモリセルの変形
例の模式的な一部断面図である。
【図９】発明の実施の形態１の半導体メモリセルの変形
例の模式的な一部断面図である。
【図１０】発明の実施の形態１の半導体メモリセルの変
形例の模式的な一部断面図である。
【図１１】発明の実施の形態１の半導体メモリセルの変
形例の模式的な一部断面図である。
【図１２】発明の実施の形態１の半導体メモリセルの変
形例の模式的な一部断面図である。
【図１３】発明の実施の形態２の半導体メモリセルの模
式的な一部断面図である。
【図１４】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図である。
【図１５】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図である。
【図１６】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図である。
【図１７】発明の実施の形態３の半導体メモリセルの模
式的な一部断面図である。
【図１８】発明の実施の形態３の半導体メモリセルの変
形例の模式的な一部断面図である。
【図１９】発明の実施の形態３の半導体メモリセルの変
形例の模式的な一部断面図である。
【図２０】発明の実施の形態３の半導体メモリセルの変
形例の模式的な一部断面図である。
【図２１】発明の実施の形態４の半導体メモリセルの模
式的な一部断面図である。
【図２２】発明の実施の形態４の半導体メモリセルの変
形例の模式的な一部断面図である。
【図２３】発明の実施の形態４の半導体メモリセルの変
形例の模式的な一部断面図である。
【図２４】発明の実施の形態４の半導体メモリセルの変
形例の模式的な一部断面図である。
【図２５】発明の実施の形態４の半導体メモリセルの変
形例の模式的な一部断面図である。
【図２６】発明の実施の形態４の半導体メモリセルの変
形例の模式的な一部断面図である。
【図２７】発明の実施の形態５の半導体メモリセルの模
式的な一部断面図である。
【図２８】発明の実施の形態５の半導体メモリセルの変
形例の模式的な一部断面図である。
【図２９】発明の実施の形態５の半導体メモリセルの変
形例の模式的な一部断面図である。
【図３０】発明の実施の形態５の半導体メモリセルの変
形例の模式的な一部断面図である。
【図３１】発明の実施の形態６の半導体メモリセルの模
式的な一部断面図である。
【図３２】発明の実施の形態６の半導体メモリセルの変
形例の模式的な一部断面図である。
【図３３】発明の実施の形態６の半導体メモリセルの変
形例の模式的な一部断面図である。
【図３４】発明の実施の形態６の半導体メモリセルの変
形例の模式的な一部断面図である。
【図３５】発明の実施の形態６の半導体メモリセルの変
形例の模式的な一部断面図である。
【図３６】発明の実施の形態６の半導体メモリセルの変
形例の模式的な一部断面図である。
【図３７】発明の実施の形態７の半導体メモリセルの模
式的な一部断面図である。
【図３８】発明の実施の形態７の半導体メモリセルの変
形例の模式的な一部断面図である。
【図３９】発明の実施の形態７の半導体メモリセルの変
形例の模式的な一部断面図である。
【図４０】発明の実施の形態７の半導体メモリセルの変
形例の模式的な一部断面図である。
【図４１】発明の実施の形態４の半導体メモリセルの変
形例の模式的な一部断面図である。
【図４２】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図である。
【図４３】発明の実施の形態３にて説明した半導体メモ
リセルの製造方法の概要を説明するための半導体基板等
の模式的な一部断面図である。
【図４４】図４３に引き続き、発明の実施の形態３にて
説明した半導体メモリセルの製造方法の概要を説明する
ための半導体基板等の模式的な一部断面図である。
【図４５】図４４に引き続き、発明の実施の形態３にて
説明した半導体メモリセルの製造方法の概要を説明する
ための半導体基板等の模式的な一部断面図である。
【図４６】図４５に引き続き、発明の実施の形態３にて
説明した半導体メモリセルの製造方法の概要を説明する
ための半導体基板等の模式的な一部断面図である。
【図４７】図４６に引き続き、発明の実施の形態３にて
説明した半導体メモリセルの製造方法の概要を説明する
ための半導体基板等の模式的な一部断面図である。
【図４８】従来の１トランジスタメモリセルの概念図、
及び、従来のトレンチキャパシタセル構造を有するメモ
リセルの断面を概念的に示す図である。
【符号の説明】
ＴＲ1・・・第１のトランジスタ、ＴＲ2・・・第２のト
ランジスタ、ＴＲ3・・・第３のトランジスタ、Ｄ，Ｄ
Ｓ・・・ダイオード、ＳＣ0・・・半導体層、ＳＣ1・・
・第１の領域、ＳＣ2・・・第２の領域、ＳＣ3・・・第
３の領域、ＳＣ4・・・第４の領域、ＳＣ5・・・第５の
領域、ＳＣ3A，ＳＣ4A，ＳＣ5A・・・不純物含有層、Ｓ
Ｃ4B，ＳＣ10，ＳＣ11・・・不純物層、ＣＨ1，ＣＨ2，
ＣＨ3・・・チャネル形成領域、Ｇ，Ｇ1，Ｇ2・・・ゲ
ート領域、ＩＦ・・・絶縁材料層、ＩＲ・・・素子分離
領域、ＩＬ・・・層間絶縁層、ＩＬ0・・・支持基板上
の絶縁層、１０・・・シリコン半導体基板、１１・・・
ゲート絶縁膜、１２，１３，１５，１６・・・イオン注
入用マスク、１４・・・ゲートサイドウオール、１７・
・・ポリシリコン層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 林 豊 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 5F083 AD69 AD70 KA05 PR21 PR36

Claims (39)

    【特許請求の範囲】
  1. 【請求項１】（１）ソース／ドレイン領域、チャネル形
    成領域及びゲート領域を有する第１導電形の読み出し用
    の第１のトランジスタ、並びに、 （２）ソース／ドレイン領域、チャネル形成領域及びゲ
    ート領域を有する第２導電形のスイッチ用の第２のトラ
    ンジスタ、から成り、 （ａ）第１導電形を有する半導体性の第１の領域、 （ｂ）第１の領域と接し、第２導電形を有する半導体性
    の第２の領域、 （ｃ）第１の領域の表面領域に設けられ、且つ、整流接
    合を形成して接する第３の領域、 （ｄ）第２の領域の表面領域に設けられた、第１導電形
    を有する半導体性の第４の領域、 （ｅ）第１の領域と第４の領域、及び、第２の領域と第
    ３の領域を橋渡すごとく絶縁膜を介して設けられ、第１
    のトランジスタと第２のトランジスタとで共有されたゲ
    ート領域、並びに、 （ｆ）第４の領域上に設けられた、第１導電形を有する
    不純物含有層、を有する半導体メモリセルであって、 （Ａ−１）第１のトランジスタの一方のソース／ドレイ
    ン領域は、第１の領域の表面領域から構成され、 （Ａ−２）第１のトランジスタの他方のソース／ドレイ
    ン領域は、第４の領域から構成され、 （Ａ−３）第１のトランジスタのチャネル形成領域は、
    第１の領域の該表面領域と第４の領域とで挟まれた第２
    の領域の表面領域から構成され、 （Ｂ−１）第２のトランジスタの一方のソース／ドレイ
    ン領域は、第１のトランジスタのチャネル形成領域を構
    成する第２の領域の該表面領域から構成され、 （Ｂ−２）第２のトランジスタの他方のソース／ドレイ
    ン領域は、第３の領域から構成され、 （Ｂ−３）第２のトランジスタのチャネル形成領域は、
    第１のトランジスタの一方のソース／ドレイン領域を構
    成する第１の領域の該表面領域から構成され、 （Ｃ）ゲート領域は、メモリセル選択用の第１の配線に
    接続され、 （Ｄ）第３の領域は、書き込み情報設定線に接続され、 （Ｅ）第４の領域は、不純物含有層を介して第２の配線
    に接続されていることを特徴とする半導体メモリセル。
  2. 【請求項２】第４の領域は、不純物含有層からの不純物
    の固相拡散によって形成されていることを特徴とする請
    求項１に記載の半導体メモリセル。
  3. 【請求項３】不純物含有層は、絶縁材料層を介してゲー
    ト領域の側面に位置し、サイドウオール形状を有するこ
    とを特徴とする請求項１に記載の半導体メモリセル。
  4. 【請求項４】不純物含有層は、第２の配線を兼ねている
    ことを特徴とする請求項１に記載の半導体メモリセル。
  5. 【請求項５】第１の領域と第３の領域との間でダイオー
    ドが形成され、 第１の領域は、第３の領域を介して書き込み情報設定線
    に接続されていることを特徴とする請求項１に記載の半
    導体メモリセル。
  6. 【請求項６】第１の領域の表面領域に設けられ、整流接
    合を形成して接するダイオード構成領域を更に有し、 該ダイオード構成領域と第１の領域とによって多数キャ
    リア・ダイオードが構成され、 第１の領域は、該ダイオード構成領域を介して書き込み
    情報設定線に接続されていることを特徴とする請求項１
    に記載の半導体メモリセル。
  7. 【請求項７】（１）ソース／ドレイン領域、チャネル形
    成領域及びゲート領域を有する第１導電形の読み出し用
    の第１のトランジスタ、並びに、 （２）ソース／ドレイン領域、チャネル形成領域及びゲ
    ート領域を有する第２導電形のスイッチ用の第２のトラ
    ンジスタ、から成り、 （ａ）第１導電形を有する半導体性の第１の領域、 （ｂ）第１の領域と接し、第２導電形を有する半導体性
    の第２の領域、 （ｃ）第１の領域の表面領域に設けられた、第２導電形
    を有する半導体性の第３の領域、 （ｄ）第２の領域の表面領域に設けられ、且つ、整流接
    合を形成して接する第４の領域、 （ｅ）第１の領域と第４の領域、及び、第２の領域と第
    ３の領域を橋渡すごとく絶縁膜を介して設けられ、第１
    のトランジスタと第２のトランジスタとで共有されたゲ
    ート領域、並びに、 （ｆ）第３の領域上に設けられた、第２導電形を有する
    不純物含有層、を有する半導体メモリセルであって、 （Ａ−１）第１のトランジスタの一方のソース／ドレイ
    ン領域は、第１の領域の表面領域から構成され、 （Ａ−２）第１のトランジスタの他方のソース／ドレイ
    ン領域は、第４の領域から構成され、 （Ａ−３）第１のトランジスタのチャネル形成領域は、
    第１の領域の該表面領域と第４の領域とで挟まれた第２
    の領域の表面領域から構成され、 （Ｂ−１）第２のトランジスタの一方のソース／ドレイ
    ン領域は、第１のトランジスタのチャネル形成領域を構
    成する第２の領域の該表面領域から構成され、 （Ｂ−２）第２のトランジスタの他方のソース／ドレイ
    ン領域は、第３の領域から構成され、 （Ｂ−３）第２のトランジスタのチャネル形成領域は、
    第１のトランジスタの一方のソース／ドレイン領域を構
    成する第１の領域の該表面領域から構成され、 （Ｃ）ゲート領域は、メモリセル選択用の第１の配線に
    接続され、 （Ｄ）第３の領域は、不純物含有層を介して書き込み情
    報設定線に接続され、 （Ｅ）第４の領域は、第２の配線に接続されていること
    を特徴とする半導体メモリセル。
  8. 【請求項８】第３の領域は、不純物含有層からの不純物
    の固相拡散によって形成されていることを特徴とする請
    求項７に記載の半導体メモリセル。
  9. 【請求項９】不純物含有層は、絶縁材料層を介してゲー
    ト領域の側面に位置し、サイドウオール形状を有するこ
    とを特徴とする請求項７に記載の半導体メモリセル。
  10. 【請求項１０】不純物含有層は、書き込み情報設定線を
    兼ねていることを特徴とする請求項７に記載の半導体メ
    モリセル。
  11. 【請求項１１】第１の領域と第３の領域との間でダイオ
    ードが形成され、 第１の領域は、第３の領域及び不純物含有層を介して書
    き込み情報設定線に接続されていることを特徴とする請
    求項７に記載の半導体メモリセル。
  12. 【請求項１２】第１の領域の表面領域に設けられ、整流
    接合を形成して接するダイオード構成領域を更に有し、 該ダイオード構成領域と第１の領域とによって多数キャ
    リア・ダイオードが構成され、 第１の領域は、該ダイオード構成領域を介して書き込み
    情報設定線に接続されていることを特徴とする請求項７
    に記載の半導体メモリセル。
  13. 【請求項１３】（１）ソース／ドレイン領域、チャネル
    形成領域及びゲート領域を有する第１導電形の読み出し
    用の第１のトランジスタ、並びに、 （２）ソース／ドレイン領域、チャネル形成領域及びゲ
    ート領域を有する第２導電形のスイッチ用の第２のトラ
    ンジスタ、から成り、 （ａ）第１導電形を有する半導体性の第１の領域、 （ｂ）第１の領域と接し、第２導電形を有する半導体性
    の第２の領域、 （ｃ）第１の領域の表面領域に設けられた、第２導電形
    を有する半導体性の第３の領域、 （ｄ）第２の領域の表面領域に設けられた、第１導電形
    を有する半導体性の第４の領域、 （ｅ）第１の領域と第４の領域、及び、第２の領域と第
    ３の領域を橋渡すごとく絶縁膜を介して設けられ、第１
    のトランジスタと第２のトランジスタとで共有されたゲ
    ート領域、 （ｆ）第３の領域上に設けられた、第２導電形を有する
    第１の不純物含有層、並びに、 （ｇ）第４の領域上に設けられた、第１導電形を有する
    第２の不純物含有層、を有する半導体メモリセルであっ
    て、 （Ａ−１）第１のトランジスタの一方のソース／ドレイ
    ン領域は、第１の領域の表面領域から構成され、 （Ａ−２）第１のトランジスタの他方のソース／ドレイ
    ン領域は、第４の領域から構成され、 （Ａ−３）第１のトランジスタのチャネル形成領域は、
    第１の領域の該表面領域と第４の領域とで挟まれた第２
    の領域の表面領域から構成され、 （Ｂ−１）第２のトランジスタの一方のソース／ドレイ
    ン領域は、第１のトランジスタのチャネル形成領域を構
    成する第２の領域の該表面領域から構成され、 （Ｂ−２）第２のトランジスタの他方のソース／ドレイ
    ン領域は、第３の領域から構成され、 （Ｂ−３）第２のトランジスタのチャネル形成領域は、
    第１のトランジスタの一方のソース／ドレイン領域を構
    成する第１の領域の該表面領域から構成され、 （Ｃ）ゲート領域は、メモリセル選択用の第１の配線に
    接続され、 （Ｄ）第３の領域は、第１の不純物含有層を介して書き
    込み情報設定線に接続され、 （Ｅ）第４の領域は、第２の不純物含有層を介して第２
    の配線に接続されていることを特徴とする半導体メモリ
    セル。
  14. 【請求項１４】第３の領域は、第１の不純物含有層から
    の不純物の固相拡散によって形成され、第４の領域は、
    第２の不純物含有層からの不純物の固相拡散によって形
    成されていることを特徴とする請求項１３に記載の半導
    体メモリセル。
  15. 【請求項１５】第１の不純物含有層は、絶縁材料層を介
    してゲート領域の一方の側面に位置し、サイドウオール
    形状を有し、 第２の不純物含有層は、該絶縁材料層を介してゲート領
    域の他方の側面に位置し、サイドウオール形状を有する
    ことを特徴とする請求項１３に記載の半導体メモリセ
    ル。
  16. 【請求項１６】第１の不純物含有層は書き込み情報設定
    線を兼ねており、第２の不純物含有層は第２の配線を兼
    ねていることを特徴とする請求項１３に記載の半導体メ
    モリセル。
  17. 【請求項１７】第１の領域と第３の領域との間でダイオ
    ードが形成され、 第１の領域は、第３の領域及び第１の不純物含有層を介
    して書き込み情報設定線に接続されていることを特徴と
    する請求項１３に記載の半導体メモリセル。
  18. 【請求項１８】第１の領域の表面領域に設けられ、整流
    接合を形成して接するダイオード構成領域を更に有し、 該ダイオード構成領域と第１の領域とによって多数キャ
    リア・ダイオードが構成され、 第１の領域は、該ダイオード構成領域を介して書き込み
    情報設定線に接続されていることを特徴とする請求項１
    ３に記載の半導体メモリセル。
  19. 【請求項１９】（１）ソース／ドレイン領域、チャネル
    形成領域及びゲート領域を有する第１導電形の読み出し
    用の第１のトランジスタ、並びに、 （２）ソース／ドレイン領域、チャネル形成領域及びゲ
    ート領域を有する第２導電形のスイッチ用の第２のトラ
    ンジスタ、から成り、 （ａ）第１導電形を有する半導体性の第１の領域、 （ｂ）第１の領域と接し、第２導電形を有する半導体性
    の第２の領域、 （ｃ）第１の領域の表面領域に設けられ、且つ、整流接
    合を形成して接する第３の領域、 （ｄ）第２の領域の表面領域に設けられ、且つ、整流接
    合を形成して接する第４の領域、 （ｅ）第４の領域の表面領域に設けられた、第２導電形
    を有する半導体性の第５の領域、 （ｆ）第１の領域と第４の領域、及び、第２の領域と第
    ３の領域を橋渡すごとく絶縁膜を介して設けられ、第１
    のトランジスタと第２のトランジスタとで共有されたゲ
    ート領域、並びに、 （ｇ）第５の領域上に設けられた、第２導電形を有する
    不純物含有層、を有する半導体メモリセルであって、 （Ａ−１）第１のトランジスタの一方のソース／ドレイ
    ン領域は、第１の領域の表面領域から構成され、 （Ａ−２）第１のトランジスタの他方のソース／ドレイ
    ン領域は、第４の領域から構成され、 （Ａ−３）第１のトランジスタのチャネル形成領域は、
    第１の領域の該表面領域と第４の領域とで挟まれた第２
    の領域の表面領域から構成され、 （Ｂ−１）第２のトランジスタの一方のソース／ドレイ
    ン領域は、第１のトランジスタのチャネル形成領域を構
    成する第２の領域の該表面領域から構成され、 （Ｂ−２）第２のトランジスタの他方のソース／ドレイ
    ン領域は、第３の領域から構成され、 （Ｂ−３）第２のトランジスタのチャネル形成領域は、
    第１のトランジスタの一方のソース／ドレイン領域を構
    成する第１の領域の該表面領域から構成され、 （Ｃ）ゲート領域は、メモリセル選択用の第１の配線に
    接続され、 （Ｄ）第３の領域は、書き込み情報設定線に接続され、 （Ｅ）第４の領域は、第２の配線に接続され、 （Ｆ）第５の領域は、第２の領域に接続されていること
    を特徴とする半導体メモリセル。
  20. 【請求項２０】第５の領域は、不純物含有層からの不純
    物の固相拡散によって形成されていることを特徴とする
    請求項１９に記載の半導体メモリセル。
  21. 【請求項２１】第１の領域と第３の領域との間でダイオ
    ードが形成され、 第１の領域は、第３の領域を介して書き込み情報設定線
    に接続されていることを特徴とする請求項１９に記載の
    半導体メモリセル。
  22. 【請求項２２】第１の領域の表面領域に設けられ、整流
    接合を形成して接するダイオード構成領域を更に有し、 該ダイオード構成領域と第１の領域とによって多数キャ
    リア・ダイオードが構成され、 第１の領域は、該ダイオード構成領域を介して書き込み
    情報設定線に接続されていることを特徴とする請求項１
    ９に記載の半導体メモリセル。
  23. 【請求項２３】（１）ソース／ドレイン領域、チャネル
    形成領域及びゲート領域を有する第１導電形の読み出し
    用の第１のトランジスタ、並びに、 （２）ソース／ドレイン領域、チャネル形成領域及びゲ
    ート領域を有する第２導電形のスイッチ用の第２のトラ
    ンジスタ、から成り、 （ａ）第１導電形を有する半導体性の第１の領域、 （ｂ）第１の領域と接し、第２導電形を有する半導体性
    の第２の領域、 （ｃ）第１の領域の表面領域に設けられた、第２導電形
    を有する半導体性の第３の領域、 （ｄ）第２の領域の表面領域に設けられ、且つ、整流接
    合を形成して接する第４の領域、 （ｅ）第４の領域の表面領域に設けられた、第２導電形
    を有する半導体性の第５の領域、 （ｆ）第１の領域と第４の領域、及び、第２の領域と第
    ３の領域を橋渡すごとく絶縁膜を介して設けられ、第１
    のトランジスタと第２のトランジスタとで共有されたゲ
    ート領域、 （ｇ）第３の領域上に設けられた、第２導電形を有する
    第１の不純物含有層、並びに、 （ｈ）第５の領域上に設けられた、第２導電形を有する
    第２の不純物含有層、を有する半導体メモリセルであっ
    て、 （Ａ−１）第１のトランジスタの一方のソース／ドレイ
    ン領域は、第１の領域の表面領域から構成され、 （Ａ−２）第１のトランジスタの他方のソース／ドレイ
    ン領域は、第４の領域から構成され、 （Ａ−３）第１のトランジスタのチャネル形成領域は、
    第１の領域の該表面領域と第４の領域とで挟まれた第２
    の領域の表面領域から構成され、 （Ｂ−１）第２のトランジスタの一方のソース／ドレイ
    ン領域は、第１のトランジスタのチャネル形成領域を構
    成する第２の領域の該表面領域から構成され、 （Ｂ−２）第２のトランジスタの他方のソース／ドレイ
    ン領域は、第３の領域から構成され、 （Ｂ−３）第２のトランジスタのチャネル形成領域は、
    第１のトランジスタの一方のソース／ドレイン領域を構
    成する第１の領域の該表面領域から構成され、 （Ｃ）ゲート領域は、メモリセル選択用の第１の配線に
    接続され、 （Ｄ）第３の領域は、第１の不純物含有層を介して書き
    込み情報設定線に接続され、 （Ｅ）第４の領域は、第２の配線に接続され、 （Ｆ）第５の領域は、第２の領域に接続されていること
    を特徴とする半導体メモリセル。
  24. 【請求項２４】第３の領域は、第１の不純物含有層から
    の不純物の固相拡散によって形成され、第５の領域は、
    第２の不純物含有層からの不純物の固相拡散によって形
    成されていることを特徴とする請求項２３に記載の半導
    体メモリセル。
  25. 【請求項２５】第１の不純物含有層は、絶縁材料層を介
    してゲート領域の一方の側面に位置し、サイドウオール
    形状を有し、 第２の不純物含有層は、該絶縁材料層を介してゲート領
    域の他方の側面に位置し、サイドウオール形状を有する
    ことを特徴とする請求項２３に記載の半導体メモリセ
    ル。
  26. 【請求項２６】第１の不純物含有層は書き込み情報設定
    線を兼ねていることを特徴とする請求項２３に記載の半
    導体メモリセル。
  27. 【請求項２７】第１の領域と第３の領域との間でダイオ
    ードが形成され、 第１の領域は、第３の領域及び不純物含有層を介して書
    き込み情報設定線に接続されていることを特徴とする請
    求項２３に記載の半導体メモリセル。
  28. 【請求項２８】第１の領域の表面領域に設けられ、整流
    接合を形成して接するダイオード構成領域を更に有し、 該ダイオード構成領域と第１の領域とによって多数キャ
    リア・ダイオードが構成され、 第１の領域は、該ダイオード構成領域を介して書き込み
    情報設定線に接続されていることを特徴とする請求項２
    ３に記載の半導体メモリセル。
  29. 【請求項２９】（１）ソース／ドレイン領域、チャネル
    形成領域及びゲート領域を有する第１導電形の読み出し
    用の第１のトランジスタ、 （２）ソース／ドレイン領域、チャネル形成領域及びゲ
    ート領域を有する第２導電形のスイッチ用の第２のトラ
    ンジスタ、並びに、 （３）ソース／ドレイン領域、チャネル形成領域及びゲ
    ート領域を有する第２導電形の電流制御用の第３のトラ
    ンジスタ、から成り、 （ａ）第１導電形を有する半導体性の第１の領域、 （ｂ）第１の領域と接し、第２導電形を有する半導体性
    の第２の領域、 （ｃ）第１の領域の表面領域に設けられ、且つ、整流接
    合を形成して接する第３の領域、 （ｄ）第２の領域の表面領域に設けられた、第１導電形
    を有する第４の領域、 （ｅ）第４の領域の表面領域に設けられた、第２導電形
    を有する半導体性の第５の領域、 （ｆ）第１の領域と第４の領域、第２の領域と第３の領
    域、及び、第２の領域と第５の領域を橋渡すごとく絶縁
    膜を介して設けられ、第１のトランジスタと第２のトラ
    ンジスタと第３のトランジスタとで共有されたゲート領
    域、並びに、 （ｇ）第５の領域上に設けられた、第２導電形を有する
    不純物含有層、を有する半導体メモリセルであって、 （Ａ−１）第１のトランジスタの一方のソース／ドレイ
    ン領域は、第１の領域の表面領域から構成され、 （Ａ−２）第１のトランジスタの他方のソース／ドレイ
    ン領域は、第４の領域の表面領域から構成され、 （Ａ−３）第１のトランジスタのチャネル形成領域は、
    第１の領域の該表面領域と第４の領域の該表面領域とで
    挟まれた第２の領域の表面領域から構成され、 （Ｂ−１）第２のトランジスタの一方のソース／ドレイ
    ン領域は、第１のトランジスタのチャネル形成領域を構
    成する第２の領域の該表面領域から構成され、 （Ｂ−２）第２のトランジスタの他方のソース／ドレイ
    ン領域は、第３の領域から構成され、 （Ｂ−３）第２のトランジスタのチャネル形成領域は、
    第１のトランジスタの一方のソース／ドレイン領域を構
    成する第１の領域の該表面領域から構成され、 （Ｃ−１）第３のトランジスタの一方のソース／ドレイ
    ン領域は、第２の領域の該表面領域から構成され、 （Ｃ−２）第３のトランジスタの他方のソース／ドレイ
    ン領域は、第５の領域から構成され、 （Ｃ−３）第３のトランジスタのチャネル形成領域は、
    第４の領域の該表面領域から構成され、 （Ｄ）ゲート領域は、メモリセル選択用の第１の配線に
    接続され、 （Ｅ）第３の領域は、書き込み情報設定線に接続され、 （Ｆ）第４の領域は、第２の配線に接続されていること
    を特徴とする半導体メモリセル。
  30. 【請求項３０】第５の領域は、不純物含有層からの不純
    物の固相拡散によって形成されていることを特徴とする
    請求項２９に記載の半導体メモリセル。
  31. 【請求項３１】不純物含有層は、絶縁材料層を介してゲ
    ート領域の側面に位置し、サイドウオール形状を有する
    ことを特徴とする請求項２９に記載の半導体メモリセ
    ル。
  32. 【請求項３２】第１の領域と第３の領域との間でダイオ
    ードが形成され、 第１の領域は、第３の領域を介して書き込み情報設定線
    に接続されていることを特徴とする請求項２９に記載の
    半導体メモリセル。
  33. 【請求項３３】第１の領域の表面領域に設けられ、整流
    接合を形成して接するダイオード構成領域を更に有し、 該ダイオード構成領域と第１の領域とによって多数キャ
    リア・ダイオードが構成され、 第１の領域は、該ダイオード構成領域を介して書き込み
    情報設定線に接続されていることを特徴とする請求項２
    ９に記載の半導体メモリセル。
  34. 【請求項３４】（１）ソース／ドレイン領域、チャネル
    形成領域及びゲート領域を有する第１導電形の読み出し
    用の第１のトランジスタ、 （２）ソース／ドレイン領域、チャネル形成領域及びゲ
    ート領域を有する第２導電形のスイッチ用の第２のトラ
    ンジスタ、並びに、 （３）ソース／ドレイン領域、チャネル形成領域及びゲ
    ート領域を有する第２導電形の電流制御用の第３のトラ
    ンジスタ、から成り、 （ａ）第１導電形を有する半導体性の第１の領域、 （ｂ）第１の領域と接し、第２導電形を有する半導体性
    の第２の領域、 （ｃ）第１の領域の表面領域に設けられた、第２導電形
    を有する半導体性の第３の領域、 （ｄ）第２の領域の表面領域に設けられた、第１導電形
    を有する第４の領域、 （ｅ）第４の領域の表面領域に設けられた、第２導電形
    を有する半導体性の第５の領域、 （ｆ）第１の領域と第４の領域、第２の領域と第３の領
    域、及び第２の領域と第５の領域を橋渡すごとく絶縁膜
    を介して設けられ、第１のトランジスタと第２のトラン
    ジスタと第３のトランジスタとで共有されたゲート領
    域、 （ｇ）第３の領域上に設けられた、第２導電形を有する
    第１の不純物含有層、並びに、 （ｈ）第５の領域上に設けられた、第２導電形を有する
    第２の不純物含有層、を有する半導体メモリセルであっ
    て、 （Ａ−１）第１のトランジスタの一方のソース／ドレイ
    ン領域は、第１の領域の表面領域から構成され、 （Ａ−２）第１のトランジスタの他方のソース／ドレイ
    ン領域は、第４の領域から構成され、 （Ａ−３）第１のトランジスタのチャネル形成領域は、
    第１の領域の該表面領域と第４の領域とで挟まれた第２
    の領域の表面領域から構成され、 （Ｂ−１）第２のトランジスタの一方のソース／ドレイ
    ン領域は、第１のトランジスタのチャネル形成領域を構
    成する第２の領域の該表面領域から構成され、 （Ｂ−２）第２のトランジスタの他方のソース／ドレイ
    ン領域は、第３の領域から構成され、 （Ｂ−３）第２のトランジスタのチャネル形成領域は、
    第１のトランジスタの一方のソース／ドレイン領域を構
    成する第１の領域の該表面領域から構成され、 （Ｃ−１）第３のトランジスタの一方のソース／ドレイ
    ン領域は、第２の領域の該表面領域から構成され、 （Ｃ−２）第３のトランジスタの他方のソース／ドレイ
    ン領域は、第５の領域から構成され、 （Ｃ−３）第３のトランジスタのチャネル形成領域は、
    第４の領域の該表面領域から構成され、 （Ｄ）ゲート領域は、メモリセル選択用の第１の配線に
    接続され、 （Ｅ）第３の領域は、第１の不純物含有層を介して書き
    込み情報設定線に接続され、 （Ｆ）第４の領域は、第２の配線に接続されていること
    を特徴とする半導体メモリセル。
  35. 【請求項３５】第３の領域は、第１の不純物含有層から
    の不純物の固相拡散によって形成され、第５の領域は、
    第２の不純物含有層からの不純物の固相拡散によって形
    成されていることを特徴とする請求項３４に記載の半導
    体メモリセル。
  36. 【請求項３６】第１の不純物含有層は、絶縁材料層を介
    してゲート領域の一方の側面に位置し、サイドウオール
    形状を有し、 第２の不純物含有層は、該絶縁材料層を介してゲート領
    域の他方の側面に位置し、サイドウオール形状を有する
    ことを特徴とする請求項３４に記載の半導体メモリセ
    ル。
  37. 【請求項３７】第１の不純物含有層は書き込み情報設定
    線を兼ねていることを特徴とする請求項３４に記載の半
    導体メモリセル。
  38. 【請求項３８】第１の領域と第３の領域との間でダイオ
    ードが形成され、 第１の領域は、第３の領域及び第１の不純物含有層を介
    して書き込み情報設定線に接続されていることを特徴と
    する請求項３４に記載の半導体メモリセル。
  39. 【請求項３９】第１の領域の表面領域に設けられ、整流
    接合を形成して接するダイオード構成領域を更に有し、 該ダイオード構成領域と第１の領域とによって多数キャ
    リア・ダイオードが構成され、 第１の領域は、該ダイオード構成領域を介して書き込み
    情報設定線に接続されていることを特徴とする請求項３
    ４に記載の半導体メモリセル。
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