JPH11204661A - 半導体メモリセル及びその製造方法 - Google Patents
半導体メモリセル及びその製造方法Info
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- JPH11204661A JPH11204661A JP10303686A JP30368698A JPH11204661A JP H11204661 A JPH11204661 A JP H11204661A JP 10303686 A JP10303686 A JP 10303686A JP 30368698 A JP30368698 A JP 30368698A JP H11204661 A JPH11204661 A JP H11204661A
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Abstract
(57)【要約】
【課題】メモリセルの蓄積情報読み出しウィンドウ（電
流差）が大きく、情報の書き込み／読み出しを確実に行
うことができ、しかも寸法を微小化することができる半
導体メモリセルを提供する。 【解決手段】半導体メモリセルは、領域ＳＣ1の表面
領域及び領域ＳＣ4から成るソース／ドレイン領域と、
領域ＳＣ3の表面領域から成るチャネル形成領域ＣＨ1と
を有する第１導電形の第１のトランジスタＴＲ1と、
領域ＳＣ2及び領域ＳＣ3から成るソース／ドレイン領域
と、領域ＳＣ1の表面領域から成るチャネル形成領域Ｃ
Ｈ2とを有する第２導電形の第２のトランジスタＴＲ
2と、領域ＳＣ 5及びそれと対向する領域ＳＣ3の部分
から成るゲート領域と、領域ＳＣ5と領域ＳＣ3とで挟ま
れた領域ＳＣ4から成るチャネル領域ＣＨ3と、領域ＳＣ
4から構成されたソース／ドレイン領域とを有する第１
導電形の電流制御用の接合型トランジスタＴＲ3から構
成されている。
流差）が大きく、情報の書き込み／読み出しを確実に行
うことができ、しかも寸法を微小化することができる半
導体メモリセルを提供する。 【解決手段】半導体メモリセルは、領域ＳＣ1の表面
領域及び領域ＳＣ4から成るソース／ドレイン領域と、
領域ＳＣ3の表面領域から成るチャネル形成領域ＣＨ1と
を有する第１導電形の第１のトランジスタＴＲ1と、
領域ＳＣ2及び領域ＳＣ3から成るソース／ドレイン領域
と、領域ＳＣ1の表面領域から成るチャネル形成領域Ｃ
Ｈ2とを有する第２導電形の第２のトランジスタＴＲ
2と、領域ＳＣ 5及びそれと対向する領域ＳＣ3の部分
から成るゲート領域と、領域ＳＣ5と領域ＳＣ3とで挟ま
れた領域ＳＣ4から成るチャネル領域ＣＨ3と、領域ＳＣ
4から構成されたソース／ドレイン領域とを有する第１
導電形の電流制御用の接合型トランジスタＴＲ3から構
成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、読み出し用のトラ
ンジスタと書き込み用のトランジスタと電流制御用の接
合型トランジスタから成る半導体メモリセル、これらの
３つのトランジスタと少なくとも１つのダイオード成る
半導体メモリセル、あるいは又、これらの３つのトラン
ジスタと更に追加の書き込み用トランジスタと少なくと
も１つのダイオードから成る半導体メモリセル、及びこ
れらの製造方法に関する。
ンジスタと書き込み用のトランジスタと電流制御用の接
合型トランジスタから成る半導体メモリセル、これらの
３つのトランジスタと少なくとも１つのダイオード成る
半導体メモリセル、あるいは又、これらの３つのトラン
ジスタと更に追加の書き込み用トランジスタと少なくと
も１つのダイオードから成る半導体メモリセル、及びこ
れらの製造方法に関する。
【０００２】
【従来の技術】従来、高集積の半導体メモリセルとし
て、図２４に示すような、１つのトランジスタと１つの
キャパシタで構成された１トランジスタメモリセルとも
呼ばれるダイナミックメモリセルが使用されている。こ
のようなメモリセルにおいては、キャパシタに蓄積され
た電荷は、ビット線に電圧変化が生じるような電荷とす
る必要がある。ところが、半導体メモリセルの平面寸法
の縮小化に伴い、平行平板状に形成されたキャパシタの
大きさが小さくなり、その結果、メモリセルのキャパシ
タに電荷として蓄えられた情報を読み出したとき、かか
る情報が雑音に埋もれてしまうという問題、あるいは、
ビット線の浮遊容量が半導体メモリセルの世代毎に大き
くなるために、ビット線に小さな電圧変化しか生じない
という問題が顕著になっている。この問題を解決する一
手段として、トレンチキャパシタセル構造（図２５参
照）、あるいはスタックトキャパシタセル構造を有する
ダイナミックメモリセルが提案されている。しかしなが
ら、トレンチ（溝）の深さやスタック（積層）の高さに
は加工技術上の限界があるため、キャパシタの容量にも
限界がある。それ故、これらの構造を有するダイナミッ
クメモリセルは、ロー・サブミクロン・ルール以下の寸
法領域では、キャパシタ用の高価な新規材料を導入しな
い限り、限界に至ると言われている。
て、図２４に示すような、１つのトランジスタと１つの
キャパシタで構成された１トランジスタメモリセルとも
呼ばれるダイナミックメモリセルが使用されている。こ
のようなメモリセルにおいては、キャパシタに蓄積され
た電荷は、ビット線に電圧変化が生じるような電荷とす
る必要がある。ところが、半導体メモリセルの平面寸法
の縮小化に伴い、平行平板状に形成されたキャパシタの
大きさが小さくなり、その結果、メモリセルのキャパシ
タに電荷として蓄えられた情報を読み出したとき、かか
る情報が雑音に埋もれてしまうという問題、あるいは、
ビット線の浮遊容量が半導体メモリセルの世代毎に大き
くなるために、ビット線に小さな電圧変化しか生じない
という問題が顕著になっている。この問題を解決する一
手段として、トレンチキャパシタセル構造（図２５参
照）、あるいはスタックトキャパシタセル構造を有する
ダイナミックメモリセルが提案されている。しかしなが
ら、トレンチ（溝）の深さやスタック（積層）の高さに
は加工技術上の限界があるため、キャパシタの容量にも
限界がある。それ故、これらの構造を有するダイナミッ
クメモリセルは、ロー・サブミクロン・ルール以下の寸
法領域では、キャパシタ用の高価な新規材料を導入しな
い限り、限界に至ると言われている。
【０００３】また、半導体メモリセルを構成するトラン
ジスタに関しても、ロー・サブミクロン・ルール以下の
平面寸法では、ドレイン耐圧の劣化やドレイン領域から
ソース領域へのパンチスルー等の問題が生じるため、規
定電圧下でも電流リークが発生する虞が大きい。それ
故、メモリセルが微小化したとき、従来のトランジスタ
構造では、メモリセルを正常に動作させることが困難に
なる。
ジスタに関しても、ロー・サブミクロン・ルール以下の
平面寸法では、ドレイン耐圧の劣化やドレイン領域から
ソース領域へのパンチスルー等の問題が生じるため、規
定電圧下でも電流リークが発生する虞が大きい。それ
故、メモリセルが微小化したとき、従来のトランジスタ
構造では、メモリセルを正常に動作させることが困難に
なる。
【０００４】このようなキャパシタの限界を解決するた
めに、本出願人は、特願平５−２４６２６４号（特開平
７−９９２５１号公報）にて、２つのトランジスタ、あ
るいは２つのトランジスタを１つに融合したトランジス
タから成る半導体メモリセルを提案した。この特開平７
−９９２５１号公報の図１５の（Ａ）及び（Ｂ）に開示
された半導体メモリセルは、半導体基板表面領域又は絶
縁性基板上に形成された第１導電形の第１の半導体領域
ＳＣ1と、第１の半導体領域ＳＣ1の表面領域に設けられ
且つ整流接合を形成して接する第１の導電性領域ＳＣ2
と、第１の半導体領域ＳＣ1の表面領域に設けられ且つ
第１の導電性領域ＳＣ2とは離間して設けられた第２導
電形の第２の半導体領域ＳＣ3と、第２の半導体領域Ｓ
Ｃ3の表面領域に設けられ且つ整流接合を形成して接す
る第２の導電性領域ＳＣ4と、第１の半導体領域ＳＣ1と
第２の導電性領域ＳＣ4、及び第１の導電性領域ＳＣ2と
第２の半導体領域ＳＣ3を橋渡すごとくバリア層を介し
て設けられた導電ゲートＧから成り、導電ゲートＧは、
メモリセル選択用の第１の配線に接続され、第１の導電
性領域ＳＣ2は、書き込み情報設定線に接続され、第２
の導電性領域ＳＣ4は、メモリセル選択用の第２の配線
に接続されている。
めに、本出願人は、特願平５−２４６２６４号（特開平
７−９９２５１号公報）にて、２つのトランジスタ、あ
るいは２つのトランジスタを１つに融合したトランジス
タから成る半導体メモリセルを提案した。この特開平７
−９９２５１号公報の図１５の（Ａ）及び（Ｂ）に開示
された半導体メモリセルは、半導体基板表面領域又は絶
縁性基板上に形成された第１導電形の第１の半導体領域
ＳＣ1と、第１の半導体領域ＳＣ1の表面領域に設けられ
且つ整流接合を形成して接する第１の導電性領域ＳＣ2
と、第１の半導体領域ＳＣ1の表面領域に設けられ且つ
第１の導電性領域ＳＣ2とは離間して設けられた第２導
電形の第２の半導体領域ＳＣ3と、第２の半導体領域Ｓ
Ｃ3の表面領域に設けられ且つ整流接合を形成して接す
る第２の導電性領域ＳＣ4と、第１の半導体領域ＳＣ1と
第２の導電性領域ＳＣ4、及び第１の導電性領域ＳＣ2と
第２の半導体領域ＳＣ3を橋渡すごとくバリア層を介し
て設けられた導電ゲートＧから成り、導電ゲートＧは、
メモリセル選択用の第１の配線に接続され、第１の導電
性領域ＳＣ2は、書き込み情報設定線に接続され、第２
の導電性領域ＳＣ4は、メモリセル選択用の第２の配線
に接続されている。
【０００５】そして、第１の半導体領域ＳＣ1（チャネ
ル形成領域Ｃｈ2に相当する）と、第１の導電性領域Ｓ
Ｃ2（ソース／ドレイン領域に相当する）と、第２の半
導体領域ＳＣ3（ソース／ドレイン領域に相当する）
と、導電ゲートＧによって、スイッチ用トランジスタＴ
Ｒ2が構成される。また、第２の半導体領域ＳＣ3（チャ
ネル形成領域Ｃｈ1に相当する）と、第１の半導体領域
ＳＣ1（ソース／ドレイン領域に相当する）と、第２の
導電性領域ＳＣ4（ソース／ドレイン領域に相当する）
と、導電ゲートＧによって、情報蓄積用トランジスタＴ
Ｒ1が構成される。
ル形成領域Ｃｈ2に相当する）と、第１の導電性領域Ｓ
Ｃ2（ソース／ドレイン領域に相当する）と、第２の半
導体領域ＳＣ3（ソース／ドレイン領域に相当する）
と、導電ゲートＧによって、スイッチ用トランジスタＴ
Ｒ2が構成される。また、第２の半導体領域ＳＣ3（チャ
ネル形成領域Ｃｈ1に相当する）と、第１の半導体領域
ＳＣ1（ソース／ドレイン領域に相当する）と、第２の
導電性領域ＳＣ4（ソース／ドレイン領域に相当する）
と、導電ゲートＧによって、情報蓄積用トランジスタＴ
Ｒ1が構成される。
【０００６】
【発明が解決しようとする課題】この半導体メモリセル
においては、情報の書き込み時、スイッチ用トランジス
タＴＲ2が導通し、その結果、情報は、情報蓄積用トラ
ンジスタＴＲ1のチャネル形成領域Ｃｈ1に電位あるいは
電荷の形態で蓄積される。情報の読み出し時、情報蓄積
用トランジスタＴＲ1においては、チャネル形成領域Ｃ
ｈ1に蓄積された電位あるいは電荷（情報）に依存し
て、導電ゲートＧから見た情報蓄積用トランジスタＴＲ
1のスレッショールド値が変化する。従って、情報の読
み出し時、適切に選定された電位を導電ゲートＧに印加
することによって、情報蓄積用トランジスタＴＲ1の情
報蓄積状態をチャネル電流の大小（０も含めて）で判定
することができる。この情報蓄積用トランジスタＴＲ1
の動作状態を検出することによって、情報の読み出しを
行う。
においては、情報の書き込み時、スイッチ用トランジス
タＴＲ2が導通し、その結果、情報は、情報蓄積用トラ
ンジスタＴＲ1のチャネル形成領域Ｃｈ1に電位あるいは
電荷の形態で蓄積される。情報の読み出し時、情報蓄積
用トランジスタＴＲ1においては、チャネル形成領域Ｃ
ｈ1に蓄積された電位あるいは電荷（情報）に依存し
て、導電ゲートＧから見た情報蓄積用トランジスタＴＲ
1のスレッショールド値が変化する。従って、情報の読
み出し時、適切に選定された電位を導電ゲートＧに印加
することによって、情報蓄積用トランジスタＴＲ1の情
報蓄積状態をチャネル電流の大小（０も含めて）で判定
することができる。この情報蓄積用トランジスタＴＲ1
の動作状態を検出することによって、情報の読み出しを
行う。
【０００７】即ち、情報の読み出し時、蓄積された情報
に依存して情報蓄積用トランジスタＴＲ1はオン状態又
はオフ状態となる。第２の導電性領域ＳＣ4は、第２の
配線に接続されているので、蓄積された情報（”０”あ
るいは”１”）に依存して、情報蓄積用トランジスタＴ
Ｒ1に流れる電流が大きい、あるいは小さい。こうし
て、蓄積された情報を情報蓄積用トランジスタＴＲ1に
よって読み出すことができる。
に依存して情報蓄積用トランジスタＴＲ1はオン状態又
はオフ状態となる。第２の導電性領域ＳＣ4は、第２の
配線に接続されているので、蓄積された情報（”０”あ
るいは”１”）に依存して、情報蓄積用トランジスタＴ
Ｒ1に流れる電流が大きい、あるいは小さい。こうし
て、蓄積された情報を情報蓄積用トランジスタＴＲ1に
よって読み出すことができる。
【０００８】しかしながら、情報の読み出し時、第１の
導電性領域ＳＣ2と第２の半導体領域ＳＣ3とで挟まれた
第１の半導体領域ＳＣ1を流れる電流を制御する機構を
有していない。従って、導電ゲートＧによって情報蓄積
トランジスタＴＲ1に蓄積された情報を検出するとき、
第１の半導体領域ＳＣ1乃至第２の導電性領域ＳＣ4を流
れる電流のマージンが小さく、第２の配線（ビット線）
に接続し得る半導体メモリセルの数が制限されるという
問題がある。
導電性領域ＳＣ2と第２の半導体領域ＳＣ3とで挟まれた
第１の半導体領域ＳＣ1を流れる電流を制御する機構を
有していない。従って、導電ゲートＧによって情報蓄積
トランジスタＴＲ1に蓄積された情報を検出するとき、
第１の半導体領域ＳＣ1乃至第２の導電性領域ＳＣ4を流
れる電流のマージンが小さく、第２の配線（ビット線）
に接続し得る半導体メモリセルの数が制限されるという
問題がある。
【０００９】従って、本発明の目的は、トランジスタの
動作が安定しており、メモリセルの蓄積情報読み出しウ
ィンドウ（電流差）が大きく、情報の書き込み／読み出
しを確実に行うことができ、しかも寸法を微小化するこ
とができる半導体メモリセル、あるいはロジック用の半
導体メモリセル、更には、読み出し用トランジスタと書
き込み用トランジスタと電流制御用の接合型トランジス
タから成る半導体メモリセル、これらの３つのトランジ
スタと少なくとも１つのダイオードから成る半導体メモ
リセル、これらの３つのトランジスタと更に追加の書き
込み用のトランジスタと少なくとも１つのダイオードか
ら成る半導体メモリセル、あるいは又、少なくとも３つ
のトランジスタから成る半導体メモリセル、少なくとも
２つのトランジスタを１つに融合したトランジスタと更
に１つのトランジスタから成る半導体メモリセル、ある
いは少なくとも３つのトランジスタを１つに融合したト
ランジスタから成る半導体メモリセル、及びこれらの製
造方法を提供することにある。
動作が安定しており、メモリセルの蓄積情報読み出しウ
ィンドウ（電流差）が大きく、情報の書き込み／読み出
しを確実に行うことができ、しかも寸法を微小化するこ
とができる半導体メモリセル、あるいはロジック用の半
導体メモリセル、更には、読み出し用トランジスタと書
き込み用トランジスタと電流制御用の接合型トランジス
タから成る半導体メモリセル、これらの３つのトランジ
スタと少なくとも１つのダイオードから成る半導体メモ
リセル、これらの３つのトランジスタと更に追加の書き
込み用のトランジスタと少なくとも１つのダイオードか
ら成る半導体メモリセル、あるいは又、少なくとも３つ
のトランジスタから成る半導体メモリセル、少なくとも
２つのトランジスタを１つに融合したトランジスタと更
に１つのトランジスタから成る半導体メモリセル、ある
いは少なくとも３つのトランジスタを１つに融合したト
ランジスタから成る半導体メモリセル、及びこれらの製
造方法を提供することにある。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めの本発明の第１の態様に係る半導体メモリセルは、そ
の原理図を図１の（Ａ）に示すように、第１導電形を有
する読み出し用の第１のトランジスタＴＲ1と、第２導
電形を有する書き込み用の第２のトランジスタＴＲ
2と、第１導電形を有する電流制御用の接合型トランジ
スタＴＲ3から成り、（イ）第１導電形を有する半導体
性の第１の領域ＳＣ1、（ロ）第１の領域ＳＣ1の表面領
域に設けられ、且つ、整流接合を形成して接する半導体
性又は導電性の第２の領域ＳＣ2、（ハ）第１の領域Ｓ
Ｃ1の表面領域に設けられ、且つ、第２の領域ＳＣ2とは
離間して設けられた、第２導電形の半導体性の第３の領
域ＳＣ3、（ニ）第３の領域ＳＣ3の表面領域に設けられ
た、第１導電形を有する半導体性の第４の領域ＳＣ4、
（ホ）第４の領域ＳＣ4の表面領域に設けられ、且つ、
整流接合を形成して接する半導体性又は導電性の第５の
領域ＳＣ5、並びに、（ヘ）第１の領域ＳＣ1と第４の領
域ＳＣ4、及び、第２の領域ＳＣ2と第３の領域ＳＣ3を
橋渡すごとくバリア層を介して設けられ、第１のトラン
ジスタＴＲ1と第２のトランジスタＴＲ2とで共有された
ゲート部Ｇ、を有する半導体メモリセルであって、（Ａ
−１）第１のトランジスタＴＲ1の一方のソース／ドレ
イン領域は、第４の領域ＳＣ4の表面領域から構成さ
れ、（Ａ−２）第１のトランジスタＴＲ1の他方のソー
ス／ドレイン領域は、第２の領域ＳＣ2と第３の領域Ｓ
Ｃ3とで挟まれた第１の領域ＳＣ1の表面領域から構成さ
れ、（Ａ−３）第１のトランジスタＴＲ1のチャネル形
成領域ＣＨ1は、第１の領域ＳＣ1の該表面領域と第４の
領域ＳＣ4の該表面領域とで挟まれた第３の領域ＳＣ 3の
表面領域から構成され、（Ｂ−１）第２のトランジスタ
ＴＲ2の一方のソース／ドレイン領域は、第２の領域Ｓ
Ｃ2から構成され、（Ｂ−２）第２のトランジスタＴＲ2
の他方のソース／ドレイン領域は、第１のトランジスタ
ＴＲ1のチャネル形成領域ＣＨ1を構成する第３の領域Ｓ
Ｃ3の該表面領域から構成され、（Ｂ−３）第２のトラ
ンジスタＴＲ2のチャネル形成領域ＣＨ2は、第１のトラ
ンジスタＴＲ1の他方のソース／ドレイン領域を構成す
る第１の領域ＳＣ1の該表面領域から構成され、（Ｃ−
１）接合型トランジスタＴＲ3のゲート領域は、第５の
領域ＳＣ5、及び、該第５の領域ＳＣ5と対向する第３の
領域ＳＣ3の部分から構成され、（Ｃ−２）接合型トラ
ンジスタＴＲ3のチャネル領域ＣＨ3は、第５の領域ＳＣ
5と第３の領域ＳＣ3の該部分とで挟まれた第４の領域Ｓ
Ｃ4の一部から構成され、（Ｃ−３）接合型トランジス
タＴＲ3の一方のソース／ドレイン領域は、接合型トラ
ンジスタＴＲ3のチャネル領域ＣＨ3の一端から延び、且
つ、第１のトランジスタＴＲ1の一方のソース／ドレイ
ン領域を構成する第４の領域ＳＣ4の部分から構成さ
れ、（Ｃ−４）接合型トランジスタＴＲ3の他方のソー
ス／ドレイン領域は、接合型トランジスタＴＲ3のチャ
ネル領域ＣＨ3の他端から延びる第４の領域ＳＣ4の部分
から構成され、（Ｄ）ゲート部Ｇは、メモリセル選択用
の第１の配線に接続され、（Ｅ）第１の領域ＳＣ1と第
２の領域ＳＣ2との間でダイオードＤが形成され、第１
の領域ＳＣ1は該ダイオードＤを介して書き込み情報設
定線に接続され、（Ｆ）第２の領域ＳＣ2は、書き込み
情報設定線に接続され、（Ｇ）接合型トランジスタＴＲ
3の他方のソース／ドレイン領域を構成する第４の領域
ＳＣ4の部分は、メモリセル選択用の第２の配線に接続
され、（Ｈ）第５の領域ＳＣ5は、所定の電位線に接続
されていることを特徴とする。
めの本発明の第１の態様に係る半導体メモリセルは、そ
の原理図を図１の（Ａ）に示すように、第１導電形を有
する読み出し用の第１のトランジスタＴＲ1と、第２導
電形を有する書き込み用の第２のトランジスタＴＲ
2と、第１導電形を有する電流制御用の接合型トランジ
スタＴＲ3から成り、（イ）第１導電形を有する半導体
性の第１の領域ＳＣ1、（ロ）第１の領域ＳＣ1の表面領
域に設けられ、且つ、整流接合を形成して接する半導体
性又は導電性の第２の領域ＳＣ2、（ハ）第１の領域Ｓ
Ｃ1の表面領域に設けられ、且つ、第２の領域ＳＣ2とは
離間して設けられた、第２導電形の半導体性の第３の領
域ＳＣ3、（ニ）第３の領域ＳＣ3の表面領域に設けられ
た、第１導電形を有する半導体性の第４の領域ＳＣ4、
（ホ）第４の領域ＳＣ4の表面領域に設けられ、且つ、
整流接合を形成して接する半導体性又は導電性の第５の
領域ＳＣ5、並びに、（ヘ）第１の領域ＳＣ1と第４の領
域ＳＣ4、及び、第２の領域ＳＣ2と第３の領域ＳＣ3を
橋渡すごとくバリア層を介して設けられ、第１のトラン
ジスタＴＲ1と第２のトランジスタＴＲ2とで共有された
ゲート部Ｇ、を有する半導体メモリセルであって、（Ａ
−１）第１のトランジスタＴＲ1の一方のソース／ドレ
イン領域は、第４の領域ＳＣ4の表面領域から構成さ
れ、（Ａ−２）第１のトランジスタＴＲ1の他方のソー
ス／ドレイン領域は、第２の領域ＳＣ2と第３の領域Ｓ
Ｃ3とで挟まれた第１の領域ＳＣ1の表面領域から構成さ
れ、（Ａ−３）第１のトランジスタＴＲ1のチャネル形
成領域ＣＨ1は、第１の領域ＳＣ1の該表面領域と第４の
領域ＳＣ4の該表面領域とで挟まれた第３の領域ＳＣ 3の
表面領域から構成され、（Ｂ−１）第２のトランジスタ
ＴＲ2の一方のソース／ドレイン領域は、第２の領域Ｓ
Ｃ2から構成され、（Ｂ−２）第２のトランジスタＴＲ2
の他方のソース／ドレイン領域は、第１のトランジスタ
ＴＲ1のチャネル形成領域ＣＨ1を構成する第３の領域Ｓ
Ｃ3の該表面領域から構成され、（Ｂ−３）第２のトラ
ンジスタＴＲ2のチャネル形成領域ＣＨ2は、第１のトラ
ンジスタＴＲ1の他方のソース／ドレイン領域を構成す
る第１の領域ＳＣ1の該表面領域から構成され、（Ｃ−
１）接合型トランジスタＴＲ3のゲート領域は、第５の
領域ＳＣ5、及び、該第５の領域ＳＣ5と対向する第３の
領域ＳＣ3の部分から構成され、（Ｃ−２）接合型トラ
ンジスタＴＲ3のチャネル領域ＣＨ3は、第５の領域ＳＣ
5と第３の領域ＳＣ3の該部分とで挟まれた第４の領域Ｓ
Ｃ4の一部から構成され、（Ｃ−３）接合型トランジス
タＴＲ3の一方のソース／ドレイン領域は、接合型トラ
ンジスタＴＲ3のチャネル領域ＣＨ3の一端から延び、且
つ、第１のトランジスタＴＲ1の一方のソース／ドレイ
ン領域を構成する第４の領域ＳＣ4の部分から構成さ
れ、（Ｃ−４）接合型トランジスタＴＲ3の他方のソー
ス／ドレイン領域は、接合型トランジスタＴＲ3のチャ
ネル領域ＣＨ3の他端から延びる第４の領域ＳＣ4の部分
から構成され、（Ｄ）ゲート部Ｇは、メモリセル選択用
の第１の配線に接続され、（Ｅ）第１の領域ＳＣ1と第
２の領域ＳＣ2との間でダイオードＤが形成され、第１
の領域ＳＣ1は該ダイオードＤを介して書き込み情報設
定線に接続され、（Ｆ）第２の領域ＳＣ2は、書き込み
情報設定線に接続され、（Ｇ）接合型トランジスタＴＲ
3の他方のソース／ドレイン領域を構成する第４の領域
ＳＣ4の部分は、メモリセル選択用の第２の配線に接続
され、（Ｈ）第５の領域ＳＣ5は、所定の電位線に接続
されていることを特徴とする。
【００１１】尚、本発明の第１の態様に係る半導体メモ
リセルにおいては、第２の領域ＳＣ 2が書き込み情報設
定線に接続された構造には、第２の領域ＳＣ2が書き込
み情報設定線の一部分と共通に形成された構造も含まれ
る。また、第５の領域ＳＣ5が所定の電位線に接続され
た構造には、第５の領域ＳＣ5が所定の電位線との接続
用の配線の一部分と共通に形成された構造も含まれる。
リセルにおいては、第２の領域ＳＣ 2が書き込み情報設
定線に接続された構造には、第２の領域ＳＣ2が書き込
み情報設定線の一部分と共通に形成された構造も含まれ
る。また、第５の領域ＳＣ5が所定の電位線に接続され
た構造には、第５の領域ＳＣ5が所定の電位線との接続
用の配線の一部分と共通に形成された構造も含まれる。
【００１２】本発明の第１の態様に係る半導体メモリセ
ルにおいては、第１の領域ＳＣ1と第２の領域ＳＣ2との
間でダイオードＤが形成されている。第２の領域ＳＣ2
が第１の領域ＳＣ1とは逆の導電形を有する半導体性の
領域から構成されている場合、ダイオードＤはｐｎ接合
ダイオードであり、ラッチアップする可能性がある。そ
の理由は、情報の読み出し時、順方向にバイアスされた
ダイオードＤから多数キャリアが注入され、しかも、第
３の領域ＳＣ3がフローティング状態にあるからであ
る。このようにダイオードＤがラッチアップする可能性
が存在する場合には、その原理図を図３の（Ａ）に示す
ように、第１の領域ＳＣ1の表面領域に設けられ、且
つ、整流接合を形成して接する半導体性又は導電性の第
６の領域ＳＣ 6を有し、該第６の領域ＳＣ6と第１の領域
ＳＣ1とによってダイオードＤ1が構成され、該ダイオー
ドＤ1の一端は書き込み情報設定線に接続されている構
造とすることが好ましい。あるいは又、第１の領域ＳＣ
1の表面に設けられ、且つ、整流接合を形成して接する
半導体性又は導電性の第６の領域ＳＣ6を有し、該第６
の領域ＳＣ6と第１の領域ＳＣ1とによってダイオードＤ
1が構成され、該第６の領域ＳＣ6は書き込み情報設定線
の一部分と共通である（即ち、第６の領域ＳＣ6と書き
込み情報設定線の一部分とが共通に形成されている）構
造とすることもできる。この場合、第６の領域ＳＣ6を
構成する材料を、第１の領域ＳＣ1の多数キャリアに基
づき動作し、しかも、接合部に順方向バイアスが印加さ
れたときにも多数キャリアを注入しないショットキ接合
あるいはＩＳＯ型ヘテロ接合を形成する材料とすること
が好ましい。即ち、整流接合をショットキ接合又はＩＳ
Ｏ型ヘテロ接合といった多数キャリア接合とすることが
好ましい。ここで、ＩＳＯ型ヘテロ接合とは、同じ導電
形を有し、しかも異種の２種類の半導体性の領域間に形
成されるヘテロ接合を意味する。ＩＳＯ型ヘテロ接合の
詳細は、例えば、S.M. Sze 著、"Physics of Semicondu
ctor Devices"、第２版、第１２２頁（John andSons 出
版）に記載されている。尚、これらのショットキ接合あ
るいはＩＳＯ型ヘテロ接合においては、順方向電圧はｐ
ｎ接合における順方向電圧よりも低い。ダイオードのこ
のような性質により、ラッチアップ現象を回避すること
ができる。ショットキ・バリアは、第６の領域ＳＣ6又
は第２の領域ＳＣ2が、アルミニウム、モリブデン、チ
タンといった金属や、ＴｉＳｉ2、ＷＳｉ2といったシリ
サイドから構成されている場合に、形成される。ＩＳＯ
型ヘテロ接合は、第６の領域ＳＣ6又は第２の領域ＳＣ2
が、第１の領域ＳＣ1を構成する材料とは異なり、しか
も、第１の領域ＳＣ1と同じ導電形を有する半導体材料
から構成されている場合に、形成される。尚、以下に説
明する半導体メモリセルにおいても同様である。
ルにおいては、第１の領域ＳＣ1と第２の領域ＳＣ2との
間でダイオードＤが形成されている。第２の領域ＳＣ2
が第１の領域ＳＣ1とは逆の導電形を有する半導体性の
領域から構成されている場合、ダイオードＤはｐｎ接合
ダイオードであり、ラッチアップする可能性がある。そ
の理由は、情報の読み出し時、順方向にバイアスされた
ダイオードＤから多数キャリアが注入され、しかも、第
３の領域ＳＣ3がフローティング状態にあるからであ
る。このようにダイオードＤがラッチアップする可能性
が存在する場合には、その原理図を図３の（Ａ）に示す
ように、第１の領域ＳＣ1の表面領域に設けられ、且
つ、整流接合を形成して接する半導体性又は導電性の第
６の領域ＳＣ 6を有し、該第６の領域ＳＣ6と第１の領域
ＳＣ1とによってダイオードＤ1が構成され、該ダイオー
ドＤ1の一端は書き込み情報設定線に接続されている構
造とすることが好ましい。あるいは又、第１の領域ＳＣ
1の表面に設けられ、且つ、整流接合を形成して接する
半導体性又は導電性の第６の領域ＳＣ6を有し、該第６
の領域ＳＣ6と第１の領域ＳＣ1とによってダイオードＤ
1が構成され、該第６の領域ＳＣ6は書き込み情報設定線
の一部分と共通である（即ち、第６の領域ＳＣ6と書き
込み情報設定線の一部分とが共通に形成されている）構
造とすることもできる。この場合、第６の領域ＳＣ6を
構成する材料を、第１の領域ＳＣ1の多数キャリアに基
づき動作し、しかも、接合部に順方向バイアスが印加さ
れたときにも多数キャリアを注入しないショットキ接合
あるいはＩＳＯ型ヘテロ接合を形成する材料とすること
が好ましい。即ち、整流接合をショットキ接合又はＩＳ
Ｏ型ヘテロ接合といった多数キャリア接合とすることが
好ましい。ここで、ＩＳＯ型ヘテロ接合とは、同じ導電
形を有し、しかも異種の２種類の半導体性の領域間に形
成されるヘテロ接合を意味する。ＩＳＯ型ヘテロ接合の
詳細は、例えば、S.M. Sze 著、"Physics of Semicondu
ctor Devices"、第２版、第１２２頁（John andSons 出
版）に記載されている。尚、これらのショットキ接合あ
るいはＩＳＯ型ヘテロ接合においては、順方向電圧はｐ
ｎ接合における順方向電圧よりも低い。ダイオードのこ
のような性質により、ラッチアップ現象を回避すること
ができる。ショットキ・バリアは、第６の領域ＳＣ6又
は第２の領域ＳＣ2が、アルミニウム、モリブデン、チ
タンといった金属や、ＴｉＳｉ2、ＷＳｉ2といったシリ
サイドから構成されている場合に、形成される。ＩＳＯ
型ヘテロ接合は、第６の領域ＳＣ6又は第２の領域ＳＣ2
が、第１の領域ＳＣ1を構成する材料とは異なり、しか
も、第１の領域ＳＣ1と同じ導電形を有する半導体材料
から構成されている場合に、形成される。尚、以下に説
明する半導体メモリセルにおいても同様である。
【００１３】また、本発明の第１の態様に係る半導体メ
モリセルにおいては、その原理図を図４の（Ａ）に示す
ように、第５の領域ＳＣ5は、所定の電位線に接続され
る代わりに、第３の領域ＳＣ3に接続されていてもよ
い。これによって、半導体メモリセルの配線構造の簡素
化を図ることができる。この場合にも、第１の領域ＳＣ
1と第２の領域ＳＣ2との間でダイオードＤが形成されて
いるが、このダイオードＤがラッチアップする可能性が
存在する場合には、その原理図を図４の（Ｂ）に示すよ
うに、第１の領域ＳＣ1の表面領域に設けられ、且つ、
整流接合を形成して接する半導体性又は導電性の第６の
領域ＳＣ6を有し、該第６の領域ＳＣ6と第１の領域ＳＣ
1とによってダイオードＤ1が構成され、該ダイオードＤ
1の一端は書き込み情報設定線に接続されている構造と
することが好ましい。あるいは又、第１の領域ＳＣ1の
表面に設けられ、且つ、整流接合を形成して接する半導
体性又は導電性の第６の領域ＳＣ6を有し、該整流接合
はショットキ接合又はＩＳＯ型ヘテロ接合といった多数
キャリア接合であり、該第６の領域ＳＣ6と第１の領域
ＳＣ1とによってダイオードＤ1が構成され、該第６の領
域ＳＣ6は書き込み情報設定線の一部分と共通である構
造とすることもできる。
モリセルにおいては、その原理図を図４の（Ａ）に示す
ように、第５の領域ＳＣ5は、所定の電位線に接続され
る代わりに、第３の領域ＳＣ3に接続されていてもよ
い。これによって、半導体メモリセルの配線構造の簡素
化を図ることができる。この場合にも、第１の領域ＳＣ
1と第２の領域ＳＣ2との間でダイオードＤが形成されて
いるが、このダイオードＤがラッチアップする可能性が
存在する場合には、その原理図を図４の（Ｂ）に示すよ
うに、第１の領域ＳＣ1の表面領域に設けられ、且つ、
整流接合を形成して接する半導体性又は導電性の第６の
領域ＳＣ6を有し、該第６の領域ＳＣ6と第１の領域ＳＣ
1とによってダイオードＤ1が構成され、該ダイオードＤ
1の一端は書き込み情報設定線に接続されている構造と
することが好ましい。あるいは又、第１の領域ＳＣ1の
表面に設けられ、且つ、整流接合を形成して接する半導
体性又は導電性の第６の領域ＳＣ6を有し、該整流接合
はショットキ接合又はＩＳＯ型ヘテロ接合といった多数
キャリア接合であり、該第６の領域ＳＣ6と第１の領域
ＳＣ1とによってダイオードＤ1が構成され、該第６の領
域ＳＣ6は書き込み情報設定線の一部分と共通である構
造とすることもできる。
【００１４】上記の目的を達成するための本発明の第２
の態様に係る半導体メモリセルは、その原理図を図８の
（Ａ）に示すように、第１導電形を有する読み出し用の
第１のトランジスタＴＲ1と、第２導電形を有する書き
込み用の第２のトランジスタＴＲ2と、第１導電形を有
する電流制御用の接合型トランジスタＴＲ3と、第２導
電形を有する書き込み用の第３のトランジスタＴＲ4か
ら成り、（イ）第１導電形を有する半導体性の第１の領
域ＳＣ1、（ロ）第１の領域ＳＣ1の表面領域に設けら
れ、且つ、整流接合を形成して接する半導体性又は導電
性の第２の領域ＳＣ2、（ハ）第１の領域ＳＣ1の表面領
域に設けられ、且つ、第２の領域ＳＣ2とは離間して設
けられた、第２導電形の半導体性の第３の領域ＳＣ3、
（ニ）第３の領域ＳＣ3の表面領域に設けられた、第１
導電形を有する半導体性の第４の領域ＳＣ4、（ホ）第
４の領域ＳＣ4の表面領域に設けられ、且つ、整流接合
を形成して半導体性又は導電性の接する第５の領域ＳＣ
5、並びに、（ヘ）第１の領域ＳＣ1と第４の領域Ｓ
Ｃ4、第２の領域ＳＣ2と第３の領域ＳＣ3、及び、第３
の領域ＳＣ3と第５の領域ＳＣ5を橋渡すごとくバリア層
を介して設けられ、第１のトランジスタＴＲ1と第２の
トランジスタＴＲ2と第３のトランジスタＴＲ4で共有さ
れたゲート部Ｇ、を有する半導体メモリセルであって、
（Ａ−１）第１のトランジスタＴＲ1の一方のソース／
ドレイン領域は、第４の領域ＳＣ4の表面領域から構成
され、（Ａ−２）第１のトランジスタＴＲ1の他方のソ
ース／ドレイン領域は、第２の領域ＳＣ2と第３の領域
ＳＣ3とで挟まれた第１の領域ＳＣ1の表面領域から構成
され、（Ａ−３）第１のトランジスタＴＲ1のチャネル
形成領域ＣＨ1は、第１の領域ＳＣ1の該表面領域と第４
の領域ＳＣ4の該表面領域とで挟まれた第３の領域ＳＣ 3
の表面領域から構成され、（Ｂ−１）第２のトランジス
タＴＲ2の一方のソース／ドレイン領域は、第２の領域
ＳＣ2から構成され、（Ｂ−２）第２のトランジスタＴ
Ｒ2の他方のソース／ドレイン領域は、第１のトランジ
スタＴＲ1のチャネル形成領域ＣＨ1を構成する第３の領
域ＳＣ3の該表面領域から構成され、（Ｂ−３）第２の
トランジスタＴＲ2のチャネル形成領域ＣＨ2は、第１の
トランジスタＴＲ1の他方のソース／ドレイン領域を構
成する第１の領域ＳＣ1の該表面領域から構成され、
（Ｃ−１）接合型トランジスタＴＲ3のゲート領域は、
第５の領域ＳＣ5、及び、該第５の領域ＳＣ5と対向する
第３の領域ＳＣ3の部分から構成され、（Ｃ−２）接合
型トランジスタＴＲ3のチャネル領域ＣＨ3は、第５の領
域ＳＣ 5と第３の領域ＳＣ3の該部分とで挟まれた第４の
領域ＳＣ4の一部から構成され、（Ｃ−３）接合型トラ
ンジスタＴＲ3の一方のソース／ドレイン領域は、接合
型トランジスタＴＲ3のチャネル領域ＣＨ3の一端から延
び、且つ、第１のトランジスタＴＲ1の一方のソース／
ドレイン領域を構成する第４の領域ＳＣ4の部分から構
成され、（Ｃ−４）接合型トランジスタＴＲ3の他方の
ソース／ドレイン領域は、接合型トランジスタＴＲ3の
チャネル領域ＣＨ3の他端から延びる第４の領域ＳＣ4の
部分から構成され、（Ｄ−１）第３のトランジスタＴＲ
4の一方のソース／ドレイン領域は、第１のトランジス
タＴＲ1のチャネル形成領域ＣＨ1を構成する第３の領域
ＳＣ3の該表面領域から構成され、（Ｄ−２）第３のト
ランジスタＴＲ4の他方のソース／ドレイン領域は、第
５の領域ＳＣ5から構成され、（Ｄ−３）第３のトラン
ジスタＴＲ4のチャネル形成領域ＣＨ4は、第１のトラン
ジスタＴＲ1の一方のソース／ドレイン領域に相当する
第４の領域ＳＣ4の該表面領域から構成され、（Ｅ）ゲ
ート部Ｇは、メモリセル選択用の第１の配線に接続さ
れ、（Ｆ）第１の領域ＳＣ1と第２の領域ＳＣ2との間で
ダイオードＤが形成され、第１の領域ＳＣ1は該ダイオ
ードＤを介して書き込み情報設定線に接続され、（Ｇ）
第２の領域ＳＣ2は、書き込み情報設定線に接続され、
（Ｈ）接合型トランジスタＴＲ3の他方のソース／ドレ
イン領域を構成する第４の領域ＳＣ4の部分は、メモリ
セル選択用の第２の配線に接続されていることを特徴と
する。
の態様に係る半導体メモリセルは、その原理図を図８の
（Ａ）に示すように、第１導電形を有する読み出し用の
第１のトランジスタＴＲ1と、第２導電形を有する書き
込み用の第２のトランジスタＴＲ2と、第１導電形を有
する電流制御用の接合型トランジスタＴＲ3と、第２導
電形を有する書き込み用の第３のトランジスタＴＲ4か
ら成り、（イ）第１導電形を有する半導体性の第１の領
域ＳＣ1、（ロ）第１の領域ＳＣ1の表面領域に設けら
れ、且つ、整流接合を形成して接する半導体性又は導電
性の第２の領域ＳＣ2、（ハ）第１の領域ＳＣ1の表面領
域に設けられ、且つ、第２の領域ＳＣ2とは離間して設
けられた、第２導電形の半導体性の第３の領域ＳＣ3、
（ニ）第３の領域ＳＣ3の表面領域に設けられた、第１
導電形を有する半導体性の第４の領域ＳＣ4、（ホ）第
４の領域ＳＣ4の表面領域に設けられ、且つ、整流接合
を形成して半導体性又は導電性の接する第５の領域ＳＣ
5、並びに、（ヘ）第１の領域ＳＣ1と第４の領域Ｓ
Ｃ4、第２の領域ＳＣ2と第３の領域ＳＣ3、及び、第３
の領域ＳＣ3と第５の領域ＳＣ5を橋渡すごとくバリア層
を介して設けられ、第１のトランジスタＴＲ1と第２の
トランジスタＴＲ2と第３のトランジスタＴＲ4で共有さ
れたゲート部Ｇ、を有する半導体メモリセルであって、
（Ａ−１）第１のトランジスタＴＲ1の一方のソース／
ドレイン領域は、第４の領域ＳＣ4の表面領域から構成
され、（Ａ−２）第１のトランジスタＴＲ1の他方のソ
ース／ドレイン領域は、第２の領域ＳＣ2と第３の領域
ＳＣ3とで挟まれた第１の領域ＳＣ1の表面領域から構成
され、（Ａ−３）第１のトランジスタＴＲ1のチャネル
形成領域ＣＨ1は、第１の領域ＳＣ1の該表面領域と第４
の領域ＳＣ4の該表面領域とで挟まれた第３の領域ＳＣ 3
の表面領域から構成され、（Ｂ−１）第２のトランジス
タＴＲ2の一方のソース／ドレイン領域は、第２の領域
ＳＣ2から構成され、（Ｂ−２）第２のトランジスタＴ
Ｒ2の他方のソース／ドレイン領域は、第１のトランジ
スタＴＲ1のチャネル形成領域ＣＨ1を構成する第３の領
域ＳＣ3の該表面領域から構成され、（Ｂ−３）第２の
トランジスタＴＲ2のチャネル形成領域ＣＨ2は、第１の
トランジスタＴＲ1の他方のソース／ドレイン領域を構
成する第１の領域ＳＣ1の該表面領域から構成され、
（Ｃ−１）接合型トランジスタＴＲ3のゲート領域は、
第５の領域ＳＣ5、及び、該第５の領域ＳＣ5と対向する
第３の領域ＳＣ3の部分から構成され、（Ｃ−２）接合
型トランジスタＴＲ3のチャネル領域ＣＨ3は、第５の領
域ＳＣ 5と第３の領域ＳＣ3の該部分とで挟まれた第４の
領域ＳＣ4の一部から構成され、（Ｃ−３）接合型トラ
ンジスタＴＲ3の一方のソース／ドレイン領域は、接合
型トランジスタＴＲ3のチャネル領域ＣＨ3の一端から延
び、且つ、第１のトランジスタＴＲ1の一方のソース／
ドレイン領域を構成する第４の領域ＳＣ4の部分から構
成され、（Ｃ−４）接合型トランジスタＴＲ3の他方の
ソース／ドレイン領域は、接合型トランジスタＴＲ3の
チャネル領域ＣＨ3の他端から延びる第４の領域ＳＣ4の
部分から構成され、（Ｄ−１）第３のトランジスタＴＲ
4の一方のソース／ドレイン領域は、第１のトランジス
タＴＲ1のチャネル形成領域ＣＨ1を構成する第３の領域
ＳＣ3の該表面領域から構成され、（Ｄ−２）第３のト
ランジスタＴＲ4の他方のソース／ドレイン領域は、第
５の領域ＳＣ5から構成され、（Ｄ−３）第３のトラン
ジスタＴＲ4のチャネル形成領域ＣＨ4は、第１のトラン
ジスタＴＲ1の一方のソース／ドレイン領域に相当する
第４の領域ＳＣ4の該表面領域から構成され、（Ｅ）ゲ
ート部Ｇは、メモリセル選択用の第１の配線に接続さ
れ、（Ｆ）第１の領域ＳＣ1と第２の領域ＳＣ2との間で
ダイオードＤが形成され、第１の領域ＳＣ1は該ダイオ
ードＤを介して書き込み情報設定線に接続され、（Ｇ）
第２の領域ＳＣ2は、書き込み情報設定線に接続され、
（Ｈ）接合型トランジスタＴＲ3の他方のソース／ドレ
イン領域を構成する第４の領域ＳＣ4の部分は、メモリ
セル選択用の第２の配線に接続されていることを特徴と
する。
【００１５】尚、本発明の第２の態様に係る半導体メモ
リセルにおいては、第２の領域ＳＣ 2が書き込み情報設
定線に接続された構造には、第２の領域ＳＣ2が書き込
み情報設定線の一部分と共通に形成された構造も含まれ
る。
リセルにおいては、第２の領域ＳＣ 2が書き込み情報設
定線に接続された構造には、第２の領域ＳＣ2が書き込
み情報設定線の一部分と共通に形成された構造も含まれ
る。
【００１６】本発明の第２の態様に係る半導体メモリセ
ルにおいては、第１の領域ＳＣ1と第２の領域ＳＣ2との
間でダイオードＤが形成されているが、このダイオード
Ｄがラッチアップする可能性が存在する場合には、その
原理図を図８の（Ｂ）に示すように、第１の領域ＳＣ1
の表面領域に設けられ、且つ、整流接合を形成して接す
る半導体性又は導電性の第６の領域ＳＣ6を有し、該第
６の領域ＳＣ6と第１の領域ＳＣ1とによってダイオード
Ｄ1が構成され、該ダイオードＤ1の一端は書き込み情報
設定線に接続されている構造とすることが好ましい。あ
るいは又、第１の領域ＳＣ1の表面に設けられ、且つ、
整流接合を形成して接する半導体性又は導電性の第６の
領域ＳＣ6を有し、該整流接合はショットキ接合又はＩ
ＳＯ型ヘテロ接合といった多数キャリア接合であり、該
第６の領域ＳＣ6と第１の領域ＳＣ1とによってダイオー
ドＤ1が構成され、該第６の領域ＳＣ6は書き込み情報設
定線の一部分と共通である構造とすることもできる。
ルにおいては、第１の領域ＳＣ1と第２の領域ＳＣ2との
間でダイオードＤが形成されているが、このダイオード
Ｄがラッチアップする可能性が存在する場合には、その
原理図を図８の（Ｂ）に示すように、第１の領域ＳＣ1
の表面領域に設けられ、且つ、整流接合を形成して接す
る半導体性又は導電性の第６の領域ＳＣ6を有し、該第
６の領域ＳＣ6と第１の領域ＳＣ1とによってダイオード
Ｄ1が構成され、該ダイオードＤ1の一端は書き込み情報
設定線に接続されている構造とすることが好ましい。あ
るいは又、第１の領域ＳＣ1の表面に設けられ、且つ、
整流接合を形成して接する半導体性又は導電性の第６の
領域ＳＣ6を有し、該整流接合はショットキ接合又はＩ
ＳＯ型ヘテロ接合といった多数キャリア接合であり、該
第６の領域ＳＣ6と第１の領域ＳＣ1とによってダイオー
ドＤ1が構成され、該第６の領域ＳＣ6は書き込み情報設
定線の一部分と共通である構造とすることもできる。
【００１７】上記の目的を達成するための本発明の第３
の態様に係る半導体メモリセルの基本的な構造は本発明
の第１の態様に係る半導体メモリセルと同一である。即
ち、本発明の第３の態様に係る半導体メモリセルは、そ
の原理図を図１２の（Ａ）に示すように、第１導電形を
有する読み出し用の第１のトランジスタＴＲ1と、第２
導電形を有する書き込み用の第２のトランジスタＴＲ2
と、第１導電形を有する電流制御用の接合型トランジス
タＴＲ3から成り、（イ）第１導電形を有する半導体性
の第１の領域ＳＣ1、（ロ）第１の領域ＳＣ1の表面領域
に設けられ、且つ、整流接合を形成して接する半導体性
又は導電性の第２の領域ＳＣ2、（ハ）第１の領域ＳＣ1
の表面領域に設けられ、且つ、第２の領域ＳＣ2とは離
間して設けられた、第２導電形の半導体性又は導電性の
第３の領域ＳＣ3、（ニ）第３の領域ＳＣ3の表面領域に
設けられた、第１導電形を有する半導体性の第４の領域
ＳＣ4、（ホ）第４の領域ＳＣ4の表面領域に設けられ、
且つ、整流接合を形成して接する半導体性又は導電性の
第５の領域ＳＣ5、並びに、（ヘ）第１の領域ＳＣ1と第
４の領域ＳＣ4、及び、第２の領域ＳＣ2と第３の領域Ｓ
Ｃ3を橋渡すごとくバリア層を介して設けられ、第１の
トランジスタＴＲ1と第２のトランジスタＴＲ2とで共有
されたゲート部Ｇ、を有する半導体メモリセルであっ
て、（Ａ−１）第１のトランジスタＴＲ1の一方のソー
ス／ドレイン領域は、第４の領域ＳＣ4の表面領域から
構成され、（Ａ−２）第１のトランジスタＴＲ1の他方
のソース／ドレイン領域は、第２の領域ＳＣ2と第３の
領域ＳＣ3とで挟まれた第１の領域ＳＣ1の表面領域から
構成され、（Ａ−３）第１のトランジスタＴＲ1のチャ
ネル形成領域ＣＨ1は、第１の領域ＳＣ1の該表面領域と
第４の領域ＳＣ4の該表面領域とで挟まれた第３の領域
ＳＣ 3の表面領域から構成され、（Ｂ−１）第２のトラ
ンジスタＴＲ2の一方のソース／ドレイン領域は、第２
の領域ＳＣ2から構成され、（Ｂ−２）第２のトランジ
スタＴＲ2の他方のソース／ドレイン領域は、第１のト
ランジスタＴＲ1のチャネル形成領域ＣＨ1を構成する第
３の領域ＳＣ3の該表面領域から構成され、（Ｂ−３）
第２のトランジスタＴＲ2のチャネル形成領域ＣＨ2は、
第１のトランジスタＴＲ1の他方のソース／ドレイン領
域を構成する第１の領域ＳＣ1の該表面領域から構成さ
れ、（Ｃ−１）接合型トランジスタＴＲ3のゲート領域
は、第５の領域ＳＣ5、及び、該第５の領域ＳＣ5と対向
する第３の領域ＳＣ3の部分から構成され、（Ｃ−２）
接合型トランジスタＴＲ3のチャネル領域ＣＨ3は、第５
の領域ＳＣ 5と第３の領域ＳＣ3の該部分とで挟まれた第
４の領域ＳＣ4の一部から構成され、（Ｃ−３）接合型
トランジスタＴＲ3の一方のソース／ドレイン領域は、
接合型トランジスタＴＲ3のチャネル領域ＣＨ3の一端か
ら延び、且つ、第１のトランジスタＴＲ1の一方のソー
ス／ドレイン領域を構成する第４の領域ＳＣ4の部分か
ら構成され、（Ｃ−４）接合型トランジスタＴＲ3の他
方のソース／ドレイン領域は、接合型トランジスタＴＲ
3のチャネル領域ＣＨ3の他端から延びる第４の領域ＳＣ
4の部分から構成されている。
の態様に係る半導体メモリセルの基本的な構造は本発明
の第１の態様に係る半導体メモリセルと同一である。即
ち、本発明の第３の態様に係る半導体メモリセルは、そ
の原理図を図１２の（Ａ）に示すように、第１導電形を
有する読み出し用の第１のトランジスタＴＲ1と、第２
導電形を有する書き込み用の第２のトランジスタＴＲ2
と、第１導電形を有する電流制御用の接合型トランジス
タＴＲ3から成り、（イ）第１導電形を有する半導体性
の第１の領域ＳＣ1、（ロ）第１の領域ＳＣ1の表面領域
に設けられ、且つ、整流接合を形成して接する半導体性
又は導電性の第２の領域ＳＣ2、（ハ）第１の領域ＳＣ1
の表面領域に設けられ、且つ、第２の領域ＳＣ2とは離
間して設けられた、第２導電形の半導体性又は導電性の
第３の領域ＳＣ3、（ニ）第３の領域ＳＣ3の表面領域に
設けられた、第１導電形を有する半導体性の第４の領域
ＳＣ4、（ホ）第４の領域ＳＣ4の表面領域に設けられ、
且つ、整流接合を形成して接する半導体性又は導電性の
第５の領域ＳＣ5、並びに、（ヘ）第１の領域ＳＣ1と第
４の領域ＳＣ4、及び、第２の領域ＳＣ2と第３の領域Ｓ
Ｃ3を橋渡すごとくバリア層を介して設けられ、第１の
トランジスタＴＲ1と第２のトランジスタＴＲ2とで共有
されたゲート部Ｇ、を有する半導体メモリセルであっ
て、（Ａ−１）第１のトランジスタＴＲ1の一方のソー
ス／ドレイン領域は、第４の領域ＳＣ4の表面領域から
構成され、（Ａ−２）第１のトランジスタＴＲ1の他方
のソース／ドレイン領域は、第２の領域ＳＣ2と第３の
領域ＳＣ3とで挟まれた第１の領域ＳＣ1の表面領域から
構成され、（Ａ−３）第１のトランジスタＴＲ1のチャ
ネル形成領域ＣＨ1は、第１の領域ＳＣ1の該表面領域と
第４の領域ＳＣ4の該表面領域とで挟まれた第３の領域
ＳＣ 3の表面領域から構成され、（Ｂ−１）第２のトラ
ンジスタＴＲ2の一方のソース／ドレイン領域は、第２
の領域ＳＣ2から構成され、（Ｂ−２）第２のトランジ
スタＴＲ2の他方のソース／ドレイン領域は、第１のト
ランジスタＴＲ1のチャネル形成領域ＣＨ1を構成する第
３の領域ＳＣ3の該表面領域から構成され、（Ｂ−３）
第２のトランジスタＴＲ2のチャネル形成領域ＣＨ2は、
第１のトランジスタＴＲ1の他方のソース／ドレイン領
域を構成する第１の領域ＳＣ1の該表面領域から構成さ
れ、（Ｃ−１）接合型トランジスタＴＲ3のゲート領域
は、第５の領域ＳＣ5、及び、該第５の領域ＳＣ5と対向
する第３の領域ＳＣ3の部分から構成され、（Ｃ−２）
接合型トランジスタＴＲ3のチャネル領域ＣＨ3は、第５
の領域ＳＣ 5と第３の領域ＳＣ3の該部分とで挟まれた第
４の領域ＳＣ4の一部から構成され、（Ｃ−３）接合型
トランジスタＴＲ3の一方のソース／ドレイン領域は、
接合型トランジスタＴＲ3のチャネル領域ＣＨ3の一端か
ら延び、且つ、第１のトランジスタＴＲ1の一方のソー
ス／ドレイン領域を構成する第４の領域ＳＣ4の部分か
ら構成され、（Ｃ−４）接合型トランジスタＴＲ3の他
方のソース／ドレイン領域は、接合型トランジスタＴＲ
3のチャネル領域ＣＨ3の他端から延びる第４の領域ＳＣ
4の部分から構成されている。
【００１８】そして、本発明の第３の態様に係る半導体
メモリセルにおいては、（Ｄ）ゲート部Ｇは、メモリセ
ル選択用の第１の配線に接続され、（Ｅ）第１の領域Ｓ
Ｃ1と第２の領域ＳＣ2との間でダイオードＤが形成さ
れ、第１の領域ＳＣ1は該ダイオードＤを介して書き込
み情報設定線に接続され、（Ｆ）第２の領域ＳＣ2及び
第５の領域ＳＣ5は、書き込み情報設定線に接続され、
（Ｇ）接合型トランジスタＴＲ3の他方のソース／ドレ
イン領域を構成する第４の領域ＳＣ4の部分は、所定の
電位線に接続されていることを特徴とする。
メモリセルにおいては、（Ｄ）ゲート部Ｇは、メモリセ
ル選択用の第１の配線に接続され、（Ｅ）第１の領域Ｓ
Ｃ1と第２の領域ＳＣ2との間でダイオードＤが形成さ
れ、第１の領域ＳＣ1は該ダイオードＤを介して書き込
み情報設定線に接続され、（Ｆ）第２の領域ＳＣ2及び
第５の領域ＳＣ5は、書き込み情報設定線に接続され、
（Ｇ）接合型トランジスタＴＲ3の他方のソース／ドレ
イン領域を構成する第４の領域ＳＣ4の部分は、所定の
電位線に接続されていることを特徴とする。
【００１９】尚、本発明の第３の態様に係る半導体メモ
リセルにおいては、第２の領域ＳＣ 2及び第５の領域Ｓ
Ｃ5が書き込み情報設定線に接続された構造には、第２
の領域ＳＣ2及び第５の領域ＳＣ5が書き込み情報設定線
の一部分と共通に形成された構造も含まれる。
リセルにおいては、第２の領域ＳＣ 2及び第５の領域Ｓ
Ｃ5が書き込み情報設定線に接続された構造には、第２
の領域ＳＣ2及び第５の領域ＳＣ5が書き込み情報設定線
の一部分と共通に形成された構造も含まれる。
【００２０】本発明の第３の態様に係る半導体メモリセ
ルにおいては、第１の領域ＳＣ1と第２の領域ＳＣ2との
間でダイオードＤが形成されている。このダイオードＤ
がラッチアップする可能性が存在する場合には、その原
理図を図１５の（Ａ）に示すように、第１の領域ＳＣ1
の表面領域に設けられ、且つ、整流接合を形成して接す
る半導体性又は導電性の第６の領域ＳＣ6を有し、該第
６の領域ＳＣ6と第１の領域ＳＣ1とによってダイオード
Ｄ1が構成され、該ダイオードＤ1の一端は書き込み情報
設定線に接続されている構造とすることが好ましい。あ
るいは又、第１の領域ＳＣ1の表面に設けられ、且つ、
整流接合を形成して接する半導体性又は導電性の第６の
領域ＳＣ6を有し、該整流接合はショットキ接合又はＩ
ＳＯ型ヘテロ接合といった多数キャリア接合であり、該
第６の領域ＳＣ6と第１の領域ＳＣ1とによってダイオー
ドＤ1が構成され、該第６の領域ＳＣ6は書き込み情報設
定線の一部分と共通である構造とすることもできる。
ルにおいては、第１の領域ＳＣ1と第２の領域ＳＣ2との
間でダイオードＤが形成されている。このダイオードＤ
がラッチアップする可能性が存在する場合には、その原
理図を図１５の（Ａ）に示すように、第１の領域ＳＣ1
の表面領域に設けられ、且つ、整流接合を形成して接す
る半導体性又は導電性の第６の領域ＳＣ6を有し、該第
６の領域ＳＣ6と第１の領域ＳＣ1とによってダイオード
Ｄ1が構成され、該ダイオードＤ1の一端は書き込み情報
設定線に接続されている構造とすることが好ましい。あ
るいは又、第１の領域ＳＣ1の表面に設けられ、且つ、
整流接合を形成して接する半導体性又は導電性の第６の
領域ＳＣ6を有し、該整流接合はショットキ接合又はＩ
ＳＯ型ヘテロ接合といった多数キャリア接合であり、該
第６の領域ＳＣ6と第１の領域ＳＣ1とによってダイオー
ドＤ1が構成され、該第６の領域ＳＣ6は書き込み情報設
定線の一部分と共通である構造とすることもできる。
【００２１】また、本発明の第３の態様に係る半導体メ
モリセルにおいては、その原理図を図１６の（Ａ）に示
すように、第５の領域ＳＣ5は、書き込み情報設定線に
接続される代わりに、第３の領域ＳＣ3に接続されてい
てもよい。これによって、半導体メモリセルの配線構造
の簡素化を図ることができる。この場合にも、第１の領
域ＳＣ1と第２の領域ＳＣ2との間でダイオードＤが形成
されているが、このダイオードＤがラッチアップする可
能性が存在する場合には、その原理図を図１６の（Ｂ）
に示すように、第１の領域ＳＣ1の表面領域に設けら
れ、且つ、整流接合を形成して接する半導体性又は導電
性の第６の領域ＳＣ6を有し、該第６の領域ＳＣ6と第１
の領域ＳＣ1とによってダイオードＤ1が構成され、該ダ
イオードＤ1の一端は書き込み情報設定線に接続されて
いる構造とすることが好ましい。あるいは又、第１の領
域ＳＣ1の表面に設けられ、且つ、整流接合を形成して
接する半導体性又は導電性の第６の領域ＳＣ6を有し、
該整流接合はショットキ接合又はＩＳＯ型ヘテロ接合と
いった多数キャリア接合であり、該第６の領域ＳＣ 6と
第１の領域ＳＣ1とによってダイオードＤ1が構成され、
該第６の領域ＳＣ6は書き込み情報設定線の一部分と共
通である構造とすることもできる。
モリセルにおいては、その原理図を図１６の（Ａ）に示
すように、第５の領域ＳＣ5は、書き込み情報設定線に
接続される代わりに、第３の領域ＳＣ3に接続されてい
てもよい。これによって、半導体メモリセルの配線構造
の簡素化を図ることができる。この場合にも、第１の領
域ＳＣ1と第２の領域ＳＣ2との間でダイオードＤが形成
されているが、このダイオードＤがラッチアップする可
能性が存在する場合には、その原理図を図１６の（Ｂ）
に示すように、第１の領域ＳＣ1の表面領域に設けら
れ、且つ、整流接合を形成して接する半導体性又は導電
性の第６の領域ＳＣ6を有し、該第６の領域ＳＣ6と第１
の領域ＳＣ1とによってダイオードＤ1が構成され、該ダ
イオードＤ1の一端は書き込み情報設定線に接続されて
いる構造とすることが好ましい。あるいは又、第１の領
域ＳＣ1の表面に設けられ、且つ、整流接合を形成して
接する半導体性又は導電性の第６の領域ＳＣ6を有し、
該整流接合はショットキ接合又はＩＳＯ型ヘテロ接合と
いった多数キャリア接合であり、該第６の領域ＳＣ 6と
第１の領域ＳＣ1とによってダイオードＤ1が構成され、
該第６の領域ＳＣ6は書き込み情報設定線の一部分と共
通である構造とすることもできる。
【００２２】上記の目的を達成するための本発明の第４
の態様に係る半導体メモリセルの基本的な構造は本発明
の第２の態様に係る半導体メモリセルと同一である。即
ち、本発明の第４の態様に係る半導体メモリセルは、そ
の原理図を図１９の（Ａ）に示すように、第１導電形を
有する読み出し用の第１のトランジスタＴＲ1と、第２
導電形を有する書き込み用の第２のトランジスタＴＲ2
と、第１導電形を有する電流制御用の接合型トランジス
タＴＲ3と、第２導電形を有する書き込み用の第３のト
ランジスタＴＲ4から成り、（イ）第１導電形を有する
半導体性の第１の領域ＳＣ1、（ロ）第１の領域ＳＣ1の
表面領域に設けられ、且つ、整流接合を形成して接する
半導体性又は導電性の第２の領域ＳＣ2、（ハ）第１の
領域ＳＣ1の表面領域に設けられ、且つ、第２の領域Ｓ
Ｃ2とは離間して設けられた、第２導電形の半導体性の
第３の領域ＳＣ3、（ニ）第３の領域ＳＣ3の表面領域に
設けられた、第１導電形を有する半導体性の第４の領域
ＳＣ4、（ホ）第４の領域ＳＣ4の表面領域に設けられ、
且つ、整流接合を形成して接する半導体性又は導電性の
第５の領域ＳＣ5、並びに、（ヘ）第１の領域ＳＣ1と第
４の領域ＳＣ4、第２の領域ＳＣ2と第３の領域ＳＣ3、
及び、第３の領域ＳＣ3と第５の領域ＳＣ5を橋渡すごと
くバリア層を介して設けられ、第１のトランジスタＴＲ
1と第２のトランジスタＴＲ2と第３のトランジスタＴＲ
4で共有されたゲート部Ｇ、を有する半導体メモリセル
であって、（Ａ−１）第１のトランジスタＴＲ1の一方
のソース／ドレイン領域は、第４の領域ＳＣ4の表面領
域から構成され、（Ａ−２）第１のトランジスタＴＲ1
の他方のソース／ドレイン領域は、第２の領域ＳＣ2と
第３の領域ＳＣ3とで挟まれた第１の領域ＳＣ1の表面領
域から構成され、（Ａ−３）第１のトランジスタＴＲ1
のチャネル形成領域ＣＨ1は、第１の領域ＳＣ1の該表面
領域と第４の領域ＳＣ4の該表面領域とで挟まれた第３
の領域ＳＣ 3の表面領域から構成され、（Ｂ−１）第２
のトランジスタＴＲ2の一方のソース／ドレイン領域
は、第２の領域ＳＣ2から構成され、（Ｂ−２）第２の
トランジスタＴＲ2の他方のソース／ドレイン領域は、
第１のトランジスタＴＲ1のチャネル形成領域ＣＨ1を構
成する第３の領域ＳＣ3の該表面領域から構成され、
（Ｂ−３）第２のトランジスタＴＲ2のチャネル形成領
域ＣＨ2は、第１のトランジスタＴＲ1の他方のソース／
ドレイン領域を構成する第１の領域ＳＣ1の該表面領域
から構成され、（Ｃ−１）接合型トランジスタＴＲ3の
ゲート領域は、第５の領域ＳＣ5、及び、該第５の領域
ＳＣ5と対向する第３の領域ＳＣ3の部分から構成され、
（Ｃ−２）接合型トランジスタＴＲ3のチャネル領域Ｃ
Ｈ3は、第５の領域ＳＣ 5と第３の領域ＳＣ3の該部分と
で挟まれた第４の領域ＳＣ4の一部から構成され、（Ｃ
−３）接合型トランジスタＴＲ3の一方のソース／ドレ
イン領域は、接合型トランジスタＴＲ3のチャネル領域
ＣＨ3の一端から延び、且つ、第１のトランジスタＴＲ1
の一方のソース／ドレイン領域を構成する第４の領域Ｓ
Ｃ4の部分から構成され、（Ｃ−４）接合型トランジス
タＴＲ3の他方のソース／ドレイン領域は、接合型トラ
ンジスタＴＲ3のチャネル領域ＣＨ3の他端から延びる第
４の領域ＳＣ4の部分から構成され、（Ｄ−１）第３の
トランジスタＴＲ4の一方のソース／ドレイン領域は、
第１のトランジスタＴＲ1のチャネル形成領域ＣＨ1を構
成する第３の領域ＳＣ3の該表面領域から構成され、
（Ｄ−２）第３のトランジスタＴＲ4の他方のソース／
ドレイン領域は、第５の領域ＳＣ5から構成され、（Ｄ
−３）第３のトランジスタＴＲ4のチャネル形成領域Ｃ
Ｈ4は、第１のトランジスタＴＲ1の一方のソース／ドレ
イン領域に相当する第４の領域ＳＣ4の該表面領域から
構成されている。
の態様に係る半導体メモリセルの基本的な構造は本発明
の第２の態様に係る半導体メモリセルと同一である。即
ち、本発明の第４の態様に係る半導体メモリセルは、そ
の原理図を図１９の（Ａ）に示すように、第１導電形を
有する読み出し用の第１のトランジスタＴＲ1と、第２
導電形を有する書き込み用の第２のトランジスタＴＲ2
と、第１導電形を有する電流制御用の接合型トランジス
タＴＲ3と、第２導電形を有する書き込み用の第３のト
ランジスタＴＲ4から成り、（イ）第１導電形を有する
半導体性の第１の領域ＳＣ1、（ロ）第１の領域ＳＣ1の
表面領域に設けられ、且つ、整流接合を形成して接する
半導体性又は導電性の第２の領域ＳＣ2、（ハ）第１の
領域ＳＣ1の表面領域に設けられ、且つ、第２の領域Ｓ
Ｃ2とは離間して設けられた、第２導電形の半導体性の
第３の領域ＳＣ3、（ニ）第３の領域ＳＣ3の表面領域に
設けられた、第１導電形を有する半導体性の第４の領域
ＳＣ4、（ホ）第４の領域ＳＣ4の表面領域に設けられ、
且つ、整流接合を形成して接する半導体性又は導電性の
第５の領域ＳＣ5、並びに、（ヘ）第１の領域ＳＣ1と第
４の領域ＳＣ4、第２の領域ＳＣ2と第３の領域ＳＣ3、
及び、第３の領域ＳＣ3と第５の領域ＳＣ5を橋渡すごと
くバリア層を介して設けられ、第１のトランジスタＴＲ
1と第２のトランジスタＴＲ2と第３のトランジスタＴＲ
4で共有されたゲート部Ｇ、を有する半導体メモリセル
であって、（Ａ−１）第１のトランジスタＴＲ1の一方
のソース／ドレイン領域は、第４の領域ＳＣ4の表面領
域から構成され、（Ａ−２）第１のトランジスタＴＲ1
の他方のソース／ドレイン領域は、第２の領域ＳＣ2と
第３の領域ＳＣ3とで挟まれた第１の領域ＳＣ1の表面領
域から構成され、（Ａ−３）第１のトランジスタＴＲ1
のチャネル形成領域ＣＨ1は、第１の領域ＳＣ1の該表面
領域と第４の領域ＳＣ4の該表面領域とで挟まれた第３
の領域ＳＣ 3の表面領域から構成され、（Ｂ−１）第２
のトランジスタＴＲ2の一方のソース／ドレイン領域
は、第２の領域ＳＣ2から構成され、（Ｂ−２）第２の
トランジスタＴＲ2の他方のソース／ドレイン領域は、
第１のトランジスタＴＲ1のチャネル形成領域ＣＨ1を構
成する第３の領域ＳＣ3の該表面領域から構成され、
（Ｂ−３）第２のトランジスタＴＲ2のチャネル形成領
域ＣＨ2は、第１のトランジスタＴＲ1の他方のソース／
ドレイン領域を構成する第１の領域ＳＣ1の該表面領域
から構成され、（Ｃ−１）接合型トランジスタＴＲ3の
ゲート領域は、第５の領域ＳＣ5、及び、該第５の領域
ＳＣ5と対向する第３の領域ＳＣ3の部分から構成され、
（Ｃ−２）接合型トランジスタＴＲ3のチャネル領域Ｃ
Ｈ3は、第５の領域ＳＣ 5と第３の領域ＳＣ3の該部分と
で挟まれた第４の領域ＳＣ4の一部から構成され、（Ｃ
−３）接合型トランジスタＴＲ3の一方のソース／ドレ
イン領域は、接合型トランジスタＴＲ3のチャネル領域
ＣＨ3の一端から延び、且つ、第１のトランジスタＴＲ1
の一方のソース／ドレイン領域を構成する第４の領域Ｓ
Ｃ4の部分から構成され、（Ｃ−４）接合型トランジス
タＴＲ3の他方のソース／ドレイン領域は、接合型トラ
ンジスタＴＲ3のチャネル領域ＣＨ3の他端から延びる第
４の領域ＳＣ4の部分から構成され、（Ｄ−１）第３の
トランジスタＴＲ4の一方のソース／ドレイン領域は、
第１のトランジスタＴＲ1のチャネル形成領域ＣＨ1を構
成する第３の領域ＳＣ3の該表面領域から構成され、
（Ｄ−２）第３のトランジスタＴＲ4の他方のソース／
ドレイン領域は、第５の領域ＳＣ5から構成され、（Ｄ
−３）第３のトランジスタＴＲ4のチャネル形成領域Ｃ
Ｈ4は、第１のトランジスタＴＲ1の一方のソース／ドレ
イン領域に相当する第４の領域ＳＣ4の該表面領域から
構成されている。
【００２３】そして、本発明の第４の態様に係る半導体
メモリセルにおいては、（Ｅ）ゲート部Ｇは、メモリセ
ル選択用の第１の配線に接続され、（Ｆ）第１の領域Ｓ
Ｃ1と第２の領域ＳＣ2との間でダイオードＤが形成さ
れ、第１の領域ＳＣ1は該ダイオードＤを介して書き込
み情報設定線に接続され、（Ｇ）第２の領域ＳＣ2は、
書き込み情報設定線に接続され、（Ｈ）接合型トランジ
スタＴＲ3の他方のソース／ドレイン領域を構成する第
４の領域ＳＣ4の部分は、所定の電位線に接続されてい
ることを特徴とする。
メモリセルにおいては、（Ｅ）ゲート部Ｇは、メモリセ
ル選択用の第１の配線に接続され、（Ｆ）第１の領域Ｓ
Ｃ1と第２の領域ＳＣ2との間でダイオードＤが形成さ
れ、第１の領域ＳＣ1は該ダイオードＤを介して書き込
み情報設定線に接続され、（Ｇ）第２の領域ＳＣ2は、
書き込み情報設定線に接続され、（Ｈ）接合型トランジ
スタＴＲ3の他方のソース／ドレイン領域を構成する第
４の領域ＳＣ4の部分は、所定の電位線に接続されてい
ることを特徴とする。
【００２４】尚、本発明の第４の態様に係る半導体メモ
リセルにおいては、第２の領域ＳＣ 2が書き込み情報設
定線に接続された構造には、第２の領域ＳＣ2が書き込
み情報設定線の一部分と共通に形成された構造も含まれ
る。
リセルにおいては、第２の領域ＳＣ 2が書き込み情報設
定線に接続された構造には、第２の領域ＳＣ2が書き込
み情報設定線の一部分と共通に形成された構造も含まれ
る。
【００２５】本発明の第４の態様に係る半導体メモリセ
ルにおいても、第１の領域ＳＣ1と第２の領域ＳＣ2との
間でダイオードＤが形成されている。このダイオードＤ
がラッチアップする可能性が存在する場合には、その原
理図を図１５の（Ａ）に示すように、第１の領域ＳＣ1
の表面領域に設けられ、且つ、整流接合を形成して接す
る半導体性又は導電性の第６の領域ＳＣ6を有し、該第
６の領域ＳＣ6と第１の領域ＳＣ1とによってダイオード
Ｄ1が構成され、該ダイオードＤ1の一端は書き込み情報
設定線に接続されている構造とすることが好ましい。あ
るいは又、第１の領域ＳＣ1の表面に設けられ、且つ、
整流接合を形成して接する半導体性又は導電性の第６の
領域ＳＣ6を有し、該整流接合はショットキ接合又はＩ
ＳＯ型ヘテロ接合といった多数キャリア接合であり、該
第６の領域ＳＣ6と第１の領域ＳＣ1とによってダイオー
ドＤ1が構成され、該第６の領域ＳＣ6は書き込み情報設
定線の一部分と共通である構造とすることもできる。
ルにおいても、第１の領域ＳＣ1と第２の領域ＳＣ2との
間でダイオードＤが形成されている。このダイオードＤ
がラッチアップする可能性が存在する場合には、その原
理図を図１５の（Ａ）に示すように、第１の領域ＳＣ1
の表面領域に設けられ、且つ、整流接合を形成して接す
る半導体性又は導電性の第６の領域ＳＣ6を有し、該第
６の領域ＳＣ6と第１の領域ＳＣ1とによってダイオード
Ｄ1が構成され、該ダイオードＤ1の一端は書き込み情報
設定線に接続されている構造とすることが好ましい。あ
るいは又、第１の領域ＳＣ1の表面に設けられ、且つ、
整流接合を形成して接する半導体性又は導電性の第６の
領域ＳＣ6を有し、該整流接合はショットキ接合又はＩ
ＳＯ型ヘテロ接合といった多数キャリア接合であり、該
第６の領域ＳＣ6と第１の領域ＳＣ1とによってダイオー
ドＤ1が構成され、該第６の領域ＳＣ6は書き込み情報設
定線の一部分と共通である構造とすることもできる。
【００２６】本発明の半導体メモリセルは、半導体基板
表面領域、半導体基板に設けられた絶縁層上、半導体基
板に設けられた第１導電形のウエル構造内、あるいは絶
縁体上に形成することができるが、α粒子又は中性子に
起因したソフト・エラー対策の面から、半導体メモリセ
ルは、第１導電形を有するウエル構造内に形成され、あ
るいは又、絶縁体（絶縁層）上に形成され、あるいは
又、所謂ＳＯＩ構造やＴＦＴ構造を有することが好まし
い。
表面領域、半導体基板に設けられた絶縁層上、半導体基
板に設けられた第１導電形のウエル構造内、あるいは絶
縁体上に形成することができるが、α粒子又は中性子に
起因したソフト・エラー対策の面から、半導体メモリセ
ルは、第１導電形を有するウエル構造内に形成され、あ
るいは又、絶縁体（絶縁層）上に形成され、あるいは
又、所謂ＳＯＩ構造やＴＦＴ構造を有することが好まし
い。
【００２７】本発明の第１の態様〜第４の態様に係る半
導体メモリセルにおいては、第３の領域ＳＣ3の下部
に、第１導電形の高濃度不純物含有層ＳＣ7が形成され
ていることが、第１のトランジスタＴＲ1のチャネル形
成領域ＣＨ1に蓄積される電位あるいは電荷の増加を図
ることができる面から好ましい。
導体メモリセルにおいては、第３の領域ＳＣ3の下部
に、第１導電形の高濃度不純物含有層ＳＣ7が形成され
ていることが、第１のトランジスタＴＲ1のチャネル形
成領域ＣＨ1に蓄積される電位あるいは電荷の増加を図
ることができる面から好ましい。
【００２８】本発明の半導体メモリセルにおける接合型
トランジスタ（ＪＦＥＴ）ＴＲ3は、 接合型トランジスタＴＲ3の対向するゲート領域の
間の距離（チャネル領域の厚さ）を最適化し、且つ、 接合型トランジスタＴＲ3の対向するそれぞれのゲ
ート領域における不純物濃度と、接合型トランジスタＴ
Ｒ3のチャネル領域ＣＨ3における不純物濃度とを最適化
することによって、形成することができる。尚、ゲート
領域の間の距離（チャネル領域ＣＨ3の厚さ）、並びに
ゲート領域及びチャネル領域ＣＨ3における不純物濃度
の最適化を図らない場合、空乏層が広がらず、接合型ト
ランジスタのオン／オフ動作を得ることができない。こ
れらの最適化は、コンピュータシミュレーションや実験
によって行う必要がある。
トランジスタ（ＪＦＥＴ）ＴＲ3は、 接合型トランジスタＴＲ3の対向するゲート領域の
間の距離（チャネル領域の厚さ）を最適化し、且つ、 接合型トランジスタＴＲ3の対向するそれぞれのゲ
ート領域における不純物濃度と、接合型トランジスタＴ
Ｒ3のチャネル領域ＣＨ3における不純物濃度とを最適化
することによって、形成することができる。尚、ゲート
領域の間の距離（チャネル領域ＣＨ3の厚さ）、並びに
ゲート領域及びチャネル領域ＣＨ3における不純物濃度
の最適化を図らない場合、空乏層が広がらず、接合型ト
ランジスタのオン／オフ動作を得ることができない。こ
れらの最適化は、コンピュータシミュレーションや実験
によって行う必要がある。
【００２９】上記の目的を達成するための本発明の半導
体メモリセルの製造方法は、本発明の第１の態様〜第４
の態様に係る半導体メモリセルの製造方法である。即
ち、少なくとも、第１導電形を有する読み出し用の第１
のトランジスタＴＲ1と、第２導電形を有する書き込み
用の第２のトランジスタＴＲ2と、第１導電形を有する
電流制御用の接合型トランジスタＴＲ3から成り、
（イ）第１導電形を有する半導体性の第１の領域Ｓ
Ｃ1、（ロ）第１の領域ＳＣ1の表面領域に設けられ、且
つ、整流接合を形成して接する半導体性又は導電性の第
２の領域ＳＣ2、（ハ）第１の領域ＳＣ1の表面領域に設
けられ、且つ、第２の領域ＳＣ2とは離間して設けられ
た、第２導電形の半導体性の第３の領域ＳＣ3、（ニ）
第３の領域ＳＣ3の表面領域に設けられた、第１導電形
を有する半導体性の第４の領域ＳＣ4、（ホ）第４の領
域ＳＣ4の表面領域に設けられ、且つ、整流接合を形成
して接する半導体性又は導電性の第５の領域ＳＣ5、並
びに、（ヘ）少なくとも、第１の領域ＳＣ1と第４の領
域ＳＣ4、及び、第２の領域ＳＣ2と第３の領域ＳＣ3を
橋渡すごとくバリア層を介して設けられ、第１のトラン
ジスタＴＲ1と第２のトランジスタＴＲ2とで共有された
ゲート部Ｇ、を有し、（Ａ−１）第４の領域ＳＣ4の表
面領域から構成された一方のソース／ドレイン領域、
（Ａ−２）第２の領域ＳＣ2と第３の領域ＳＣ3とで挟ま
れた第１の領域ＳＣ1の表面領域から構成された他方の
ソース／ドレイン領域、及び、（Ａ−３）第１の領域Ｓ
Ｃ1の該表面領域と第４の領域ＳＣ4の該表面領域とで挟
まれた第３の領域ＳＣ3の表面領域から構成されたチャ
ネル形成領域ＣＨ1、を有する第１のトランジスタＴ
Ｒ1、（Ｂ−１）第２の領域ＳＣ2から構成された一方の
ソース／ドレイン領域、（Ｂ−２）第１のトランジスタ
ＴＲ1のチャネル形成領域ＣＨ1を構成する第３の領域Ｓ
Ｃ3の該表面領域から構成された他方のソース／ドレイ
ン領域、及び、（Ｂ−３）第１のトランジスタＴＲ1の
他方のソース／ドレイン領域を構成する第１の領域ＳＣ
1の該表面領域から構成されたチャネル形成領域ＣＨ2、
を有する第２のトランジスタＴＲ2、（Ｃ−１）第５の
領域ＳＣ5、及び、該第５の領域ＳＣ5と対向する第３の
領域ＳＣ3の部分から構成されたゲート領域、（Ｃ−
２）第５の領域ＳＣ5と第３の領域ＳＣ3の該部分とで挟
まれた第４の領域ＳＣ4の一部から構成されたチャネル
領域ＣＨ3、（Ｃ−３）接合型トランジスタＴＲ3のチャ
ネル領域ＣＨ3の一端から延び、且つ、第１のトランジ
スタＴＲ1の一方のソース／ドレイン領域を構成する第
４の領域ＳＣ4の部分から構成された一方のソース／ド
レイン領域、及び、（Ｃ−４）接合型トランジスタＴＲ
3のチャネル領域ＣＨ3の他端から延びる第４の領域ＳＣ
4の部分から構成された他方のソース／ドレイン領域、
を有する接合型トランジスタＴＲ3、のそれぞれから成
る半導体メモリセルの製造方法であって、（ａ）少なく
とも第１の領域ＳＣ1及び第３の領域ＳＣ3の表面にバリ
ア層を形成した後、該バリア層上にゲート部Ｇを形成す
る工程と、（ｂ）接合型トランジスタＴＲ3の対向する
ゲート領域の間の距離が最適化され、且つ、接合型トラ
ンジスタＴＲ3の対向するそれぞれのゲート領域におけ
る不純物濃度とチャネル領域ＣＨ3における不純物濃度
とが最適化されるように、第３の領域ＳＣ3、第４の領
域ＳＣ4及び第５の領域ＳＣ5のそれぞれを、任意の順序
でイオン注入法によって形成する工程、から成ることを
特徴とする。
体メモリセルの製造方法は、本発明の第１の態様〜第４
の態様に係る半導体メモリセルの製造方法である。即
ち、少なくとも、第１導電形を有する読み出し用の第１
のトランジスタＴＲ1と、第２導電形を有する書き込み
用の第２のトランジスタＴＲ2と、第１導電形を有する
電流制御用の接合型トランジスタＴＲ3から成り、
（イ）第１導電形を有する半導体性の第１の領域Ｓ
Ｃ1、（ロ）第１の領域ＳＣ1の表面領域に設けられ、且
つ、整流接合を形成して接する半導体性又は導電性の第
２の領域ＳＣ2、（ハ）第１の領域ＳＣ1の表面領域に設
けられ、且つ、第２の領域ＳＣ2とは離間して設けられ
た、第２導電形の半導体性の第３の領域ＳＣ3、（ニ）
第３の領域ＳＣ3の表面領域に設けられた、第１導電形
を有する半導体性の第４の領域ＳＣ4、（ホ）第４の領
域ＳＣ4の表面領域に設けられ、且つ、整流接合を形成
して接する半導体性又は導電性の第５の領域ＳＣ5、並
びに、（ヘ）少なくとも、第１の領域ＳＣ1と第４の領
域ＳＣ4、及び、第２の領域ＳＣ2と第３の領域ＳＣ3を
橋渡すごとくバリア層を介して設けられ、第１のトラン
ジスタＴＲ1と第２のトランジスタＴＲ2とで共有された
ゲート部Ｇ、を有し、（Ａ−１）第４の領域ＳＣ4の表
面領域から構成された一方のソース／ドレイン領域、
（Ａ−２）第２の領域ＳＣ2と第３の領域ＳＣ3とで挟ま
れた第１の領域ＳＣ1の表面領域から構成された他方の
ソース／ドレイン領域、及び、（Ａ−３）第１の領域Ｓ
Ｃ1の該表面領域と第４の領域ＳＣ4の該表面領域とで挟
まれた第３の領域ＳＣ3の表面領域から構成されたチャ
ネル形成領域ＣＨ1、を有する第１のトランジスタＴ
Ｒ1、（Ｂ−１）第２の領域ＳＣ2から構成された一方の
ソース／ドレイン領域、（Ｂ−２）第１のトランジスタ
ＴＲ1のチャネル形成領域ＣＨ1を構成する第３の領域Ｓ
Ｃ3の該表面領域から構成された他方のソース／ドレイ
ン領域、及び、（Ｂ−３）第１のトランジスタＴＲ1の
他方のソース／ドレイン領域を構成する第１の領域ＳＣ
1の該表面領域から構成されたチャネル形成領域ＣＨ2、
を有する第２のトランジスタＴＲ2、（Ｃ−１）第５の
領域ＳＣ5、及び、該第５の領域ＳＣ5と対向する第３の
領域ＳＣ3の部分から構成されたゲート領域、（Ｃ−
２）第５の領域ＳＣ5と第３の領域ＳＣ3の該部分とで挟
まれた第４の領域ＳＣ4の一部から構成されたチャネル
領域ＣＨ3、（Ｃ−３）接合型トランジスタＴＲ3のチャ
ネル領域ＣＨ3の一端から延び、且つ、第１のトランジ
スタＴＲ1の一方のソース／ドレイン領域を構成する第
４の領域ＳＣ4の部分から構成された一方のソース／ド
レイン領域、及び、（Ｃ−４）接合型トランジスタＴＲ
3のチャネル領域ＣＨ3の他端から延びる第４の領域ＳＣ
4の部分から構成された他方のソース／ドレイン領域、
を有する接合型トランジスタＴＲ3、のそれぞれから成
る半導体メモリセルの製造方法であって、（ａ）少なく
とも第１の領域ＳＣ1及び第３の領域ＳＣ3の表面にバリ
ア層を形成した後、該バリア層上にゲート部Ｇを形成す
る工程と、（ｂ）接合型トランジスタＴＲ3の対向する
ゲート領域の間の距離が最適化され、且つ、接合型トラ
ンジスタＴＲ3の対向するそれぞれのゲート領域におけ
る不純物濃度とチャネル領域ＣＨ3における不純物濃度
とが最適化されるように、第３の領域ＳＣ3、第４の領
域ＳＣ4及び第５の領域ＳＣ5のそれぞれを、任意の順序
でイオン注入法によって形成する工程、から成ることを
特徴とする。
【００３０】チャネル形成領域あるいはチャネル領域
は、従来の方法に基づき、シリコンあるいはＧａＡｓ等
から形成することができる。各ゲート部は、従来の方法
により、金属、不純物を添加又はドープされたシリコ
ン、アモルファスシリコンあるいはポリシリコン、シリ
サイド、高濃度に不純物を添加したＧａＡｓ等から形成
することができる。バリア層は、従来の方法により、Ｓ
ｉＯ2、Ｓｉ3Ｎ4、Ａｌ2Ｏ 3、ＧａＡｌＡｓ等から形成
することができる。各領域は、要求される特性や構造に
応じ、従来の方法により、不純物を添加されたシリコ
ン、アモルファスシリコンあるいはポリシリコン、シリ
サイド、シリサイド層と半導体層の２層構造、高濃度に
不純物を添加されたＧａＡｓ等から形成することができ
る。
は、従来の方法に基づき、シリコンあるいはＧａＡｓ等
から形成することができる。各ゲート部は、従来の方法
により、金属、不純物を添加又はドープされたシリコ
ン、アモルファスシリコンあるいはポリシリコン、シリ
サイド、高濃度に不純物を添加したＧａＡｓ等から形成
することができる。バリア層は、従来の方法により、Ｓ
ｉＯ2、Ｓｉ3Ｎ4、Ａｌ2Ｏ 3、ＧａＡｌＡｓ等から形成
することができる。各領域は、要求される特性や構造に
応じ、従来の方法により、不純物を添加されたシリコ
ン、アモルファスシリコンあるいはポリシリコン、シリ
サイド、シリサイド層と半導体層の２層構造、高濃度に
不純物を添加されたＧａＡｓ等から形成することができ
る。
【００３１】本発明の第１の態様〜第４の態様に係る半
導体メモリセルにおいては、第２の領域ＳＣ2及び第５
の領域ＳＣ5は、シリサイドや金属、金属化合物から構
成されていてもよいが、半導体から構成されていること
が好ましい。尚、本発明の第１の態様〜第４の態様に係
る半導体メモリセルにおいて、第６の領域ＳＣ6を設け
る場合には、この第６の領域ＳＣ6は、半導体から構成
されていてもよいが、シリサイドや金属、金属化合物か
ら構成されることが好ましく、更には、この場合、第２
の領域ＳＣ2は半導体から構成されていることが好まし
い。
導体メモリセルにおいては、第２の領域ＳＣ2及び第５
の領域ＳＣ5は、シリサイドや金属、金属化合物から構
成されていてもよいが、半導体から構成されていること
が好ましい。尚、本発明の第１の態様〜第４の態様に係
る半導体メモリセルにおいて、第６の領域ＳＣ6を設け
る場合には、この第６の領域ＳＣ6は、半導体から構成
されていてもよいが、シリサイドや金属、金属化合物か
ら構成されることが好ましく、更には、この場合、第２
の領域ＳＣ2は半導体から構成されていることが好まし
い。
【００３２】本発明の半導体メモリセルにおいては、第
１のトランジスタＴＲ1及び第２のトランジスタＴＲ2の
各々のゲート部は、メモリセル選択用の第１の配線に接
続されている。従って、メモリセル選択用の第１の配線
は１本でよく、チップ面積を小さくすることができる。
１のトランジスタＴＲ1及び第２のトランジスタＴＲ2の
各々のゲート部は、メモリセル選択用の第１の配線に接
続されている。従って、メモリセル選択用の第１の配線
は１本でよく、チップ面積を小さくすることができる。
【００３３】本発明の半導体メモリセルにおいては、第
２のトランジスタＴＲ2の他方のソース／ドレイン領域
である第３の領域ＳＣ3は、第１のトランジスタＴＲ1の
チャネル形成領域ＣＨ1に相当している。また、第２の
トランジスタＴＲ2のチャネル形成領域ＣＨ2に相当し且
つ第１のトランジスタＴＲ1の他方のソース／ドレイン
領域に相当する第１の領域ＳＣ1が、書き込み情報設定
線に接続されている。そして、メモリセル選択用の第１
の配線の電位を適切に選択することにより、第１のトラ
ンジスタＴＲ1及び第２のトランジスタＴＲ2のオン・オ
フ状態を制御することができる。即ち、情報の書き込み
時、メモリセル選択用の第１の配線の電位を第２のトラ
ンジスタＴＲ2が充分オンとなる電位に設定すると、第
２のトランジスタＴＲ2は導通し、書き込み情報設定線
の電位に依存して第２のトランジスタＴＲ2における第
１の領域ＳＣ1と第３の領域ＳＣ3間に形成されたキャパ
シタに電荷が充電される。その結果、情報は、第１のト
ランジスタＴＲ1のチャネル形成領域ＣＨ1（第３の領域
ＳＣ3）に、第１の領域ＳＣ1との電位差あるいは電荷の
形態で蓄積される。情報の読み出し時、第１の領域ＳＣ
1の電位は読み出し電位となり、第１のトランジスタＴ
Ｒ1においては、チャネル形成領域ＣＨ1に蓄積された電
位あるいは電荷（情報）は、チャネル形成領域ＣＨ1に
相当する第３の領域ＳＣ3とソース／ドレイン領域に相
当する第４の領域ＳＣ4との間の電位差又は電荷に変換
され、その電荷（情報）に依存して、ゲート部Ｇから見
た第１のトランジスタＴＲ1のスレッショールド値が変
化する。従って、情報の読み出し時、適切に選定された
電位をゲート部Ｇに印加することによって、第１のトラ
ンジスタＴＲ1のオン／オフ動作を制御することができ
る。この第１のトランジスタＴＲ1の動作状態を検出す
ることによって、情報の読み出しを行うことができる。
２のトランジスタＴＲ2の他方のソース／ドレイン領域
である第３の領域ＳＣ3は、第１のトランジスタＴＲ1の
チャネル形成領域ＣＨ1に相当している。また、第２の
トランジスタＴＲ2のチャネル形成領域ＣＨ2に相当し且
つ第１のトランジスタＴＲ1の他方のソース／ドレイン
領域に相当する第１の領域ＳＣ1が、書き込み情報設定
線に接続されている。そして、メモリセル選択用の第１
の配線の電位を適切に選択することにより、第１のトラ
ンジスタＴＲ1及び第２のトランジスタＴＲ2のオン・オ
フ状態を制御することができる。即ち、情報の書き込み
時、メモリセル選択用の第１の配線の電位を第２のトラ
ンジスタＴＲ2が充分オンとなる電位に設定すると、第
２のトランジスタＴＲ2は導通し、書き込み情報設定線
の電位に依存して第２のトランジスタＴＲ2における第
１の領域ＳＣ1と第３の領域ＳＣ3間に形成されたキャパ
シタに電荷が充電される。その結果、情報は、第１のト
ランジスタＴＲ1のチャネル形成領域ＣＨ1（第３の領域
ＳＣ3）に、第１の領域ＳＣ1との電位差あるいは電荷の
形態で蓄積される。情報の読み出し時、第１の領域ＳＣ
1の電位は読み出し電位となり、第１のトランジスタＴ
Ｒ1においては、チャネル形成領域ＣＨ1に蓄積された電
位あるいは電荷（情報）は、チャネル形成領域ＣＨ1に
相当する第３の領域ＳＣ3とソース／ドレイン領域に相
当する第４の領域ＳＣ4との間の電位差又は電荷に変換
され、その電荷（情報）に依存して、ゲート部Ｇから見
た第１のトランジスタＴＲ1のスレッショールド値が変
化する。従って、情報の読み出し時、適切に選定された
電位をゲート部Ｇに印加することによって、第１のトラ
ンジスタＴＲ1のオン／オフ動作を制御することができ
る。この第１のトランジスタＴＲ1の動作状態を検出す
ることによって、情報の読み出しを行うことができる。
【００３４】しかも、本発明の半導体メモリセルにおい
ては、第１導電形の第１のトランジスタＴＲ1及び第２
導電形の第２のトランジスタＴＲ2に加えて、第１導電
形の接合型トランジスタＴＲ3が備えられている。この
接合型トランジスタＴＲ3は、情報の読み出し時、オン
／オフ動作の制御がなされるので、第１の領域ＳＣ1乃
至第４の領域ＳＣ4を流れる電流のマージンを非常に大
きくとれる結果、例えば第２の配線に接続し得る半導体
メモリセルの数に制限を受け難く、しかも、半導体メモ
リセルの情報保持時間（リテンション時間）を長くする
ことができる。
ては、第１導電形の第１のトランジスタＴＲ1及び第２
導電形の第２のトランジスタＴＲ2に加えて、第１導電
形の接合型トランジスタＴＲ3が備えられている。この
接合型トランジスタＴＲ3は、情報の読み出し時、オン
／オフ動作の制御がなされるので、第１の領域ＳＣ1乃
至第４の領域ＳＣ4を流れる電流のマージンを非常に大
きくとれる結果、例えば第２の配線に接続し得る半導体
メモリセルの数に制限を受け難く、しかも、半導体メモ
リセルの情報保持時間（リテンション時間）を長くする
ことができる。
【００３５】また、ダイオードＤ，Ｄ1が設けられてい
るので、第１の領域ＳＣ1に接続すべき配線を設ける必
要がない。ところで、このような本発明の半導体メモリ
セルにおいて、情報の読み出し時、書き込み情報設定線
に印加する電圧が、第２の領域ＳＣ2と第１の領域ＳＣ1
の接合部において大きな順方向電流が流れない程度の小
電圧（ｐｎ接合の場合、０．４Ｖ以下）でないと、ラッ
チアップの危険性がある。ラッチアップを除く１つの方
法として、先に説明したように、第１の領域ＳＣ 1の表
面領域に第６の領域ＳＣ6を形成し、第６の領域ＳＣ6を
シリサイドや金属、金属化合物で構成して第６の領域Ｓ
Ｃ6と第１の領域ＳＣ1との接合をショットキ接合とし、
あるいは又、第６の領域ＳＣ6と第１の領域ＳＣ1との接
合をＩＳＯヘテロ接合とするといった、多数キャリアが
主として順方向電流を構成する接合とする方法を挙げる
ことができる。即ち、例えば、第６の領域ＳＣ6を、シ
リサイド層又はＭｏやＡｌ等から成る金属層から構成
し、ショットキ接合形のダイオードＤ1を形成すればよ
い。尚、第６の領域ＳＣ6は、書き込み情報設定線と共
通の材料（例えば、バリア層、グルーレイヤーとして用
いられるチタンシリサイドやＴｉＮ等の材料）から構成
することもできる。即ち、第６の領域ＳＣ6を第１の領
域ＳＣ1の表面に設け、この第６の領域ＳＣ6を書き込み
情報設定線の一部分と共通とする構造とすることも可能
である。この場合、配線材料とシリコン半導体基板のシ
リコンとが反応して形成された化合物から第６の領域Ｓ
Ｃ6が構成された状態も、第６の領域ＳＣ6が書き込み情
報設定線の一部分と共通である構造に含まれる。
るので、第１の領域ＳＣ1に接続すべき配線を設ける必
要がない。ところで、このような本発明の半導体メモリ
セルにおいて、情報の読み出し時、書き込み情報設定線
に印加する電圧が、第２の領域ＳＣ2と第１の領域ＳＣ1
の接合部において大きな順方向電流が流れない程度の小
電圧（ｐｎ接合の場合、０．４Ｖ以下）でないと、ラッ
チアップの危険性がある。ラッチアップを除く１つの方
法として、先に説明したように、第１の領域ＳＣ 1の表
面領域に第６の領域ＳＣ6を形成し、第６の領域ＳＣ6を
シリサイドや金属、金属化合物で構成して第６の領域Ｓ
Ｃ6と第１の領域ＳＣ1との接合をショットキ接合とし、
あるいは又、第６の領域ＳＣ6と第１の領域ＳＣ1との接
合をＩＳＯヘテロ接合とするといった、多数キャリアが
主として順方向電流を構成する接合とする方法を挙げる
ことができる。即ち、例えば、第６の領域ＳＣ6を、シ
リサイド層又はＭｏやＡｌ等から成る金属層から構成
し、ショットキ接合形のダイオードＤ1を形成すればよ
い。尚、第６の領域ＳＣ6は、書き込み情報設定線と共
通の材料（例えば、バリア層、グルーレイヤーとして用
いられるチタンシリサイドやＴｉＮ等の材料）から構成
することもできる。即ち、第６の領域ＳＣ6を第１の領
域ＳＣ1の表面に設け、この第６の領域ＳＣ6を書き込み
情報設定線の一部分と共通とする構造とすることも可能
である。この場合、配線材料とシリコン半導体基板のシ
リコンとが反応して形成された化合物から第６の領域Ｓ
Ｃ6が構成された状態も、第６の領域ＳＣ6が書き込み情
報設定線の一部分と共通である構造に含まれる。
【００３６】本発明の第２の態様及び第４の態様に係る
半導体メモリセルにおいては、接合型トランジスタＴＲ
3に加えて第３のトランジスタＴＲ4が設けられており、
情報の読み出し時、オン／オフ動作の制御がなされるの
で、第１の領域ＳＣ1乃至第４の領域ＳＣ4を流れる電流
のマージンを一層確実に非常に大きくとれる結果、例え
ば第２の配線に接続し得る半導体メモリセルの数に制限
を一層受け難い。
半導体メモリセルにおいては、接合型トランジスタＴＲ
3に加えて第３のトランジスタＴＲ4が設けられており、
情報の読み出し時、オン／オフ動作の制御がなされるの
で、第１の領域ＳＣ1乃至第４の領域ＳＣ4を流れる電流
のマージンを一層確実に非常に大きくとれる結果、例え
ば第２の配線に接続し得る半導体メモリセルの数に制限
を一層受け難い。
【００３７】本発明の半導体メモリセルは、情報を電
位、電位差、又は電荷等の形態で保持するが、接合リー
ク等のリーク電流によりいずれはそれらが減衰するため
リフレッシュを必要とするので、ＤＲＡＭ様に動作す
る。
位、電位差、又は電荷等の形態で保持するが、接合リー
ク等のリーク電流によりいずれはそれらが減衰するため
リフレッシュを必要とするので、ＤＲＡＭ様に動作す
る。
【００３８】
【発明の実施の形態】以下、図面を参照して、発明の実
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明する。尚、図中、「第１の配線」はメモリセル
選択用の第１の配線を意味し、「第２の配線」はメモリ
セル選択用の第２の配線を意味し、「所定の電位」は所
定の電位線を意味する。
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明する。尚、図中、「第１の配線」はメモリセル
選択用の第１の配線を意味し、「第２の配線」はメモリ
セル選択用の第２の配線を意味し、「所定の電位」は所
定の電位線を意味する。
【００３９】（実施の形態１）実施の形態１は、本発明
の第１の態様に係る半導体メモリセルに関し、更には、
本発明の半導体メモリセルの製造方法に関する。図１の
（Ａ）に原理図を、そして図１の（Ｂ）に模式的な一部
断面図の一例を示すように、実施の形態１の半導体メモ
リセルは、第１導電形（例えばｎ形）を有する読み出し
用の第１のトランジスタＴＲ1と、第２導電形（例えば
ｐ形）を有する書き込み用の第２のトランジスタＴＲ2
と、第１導電形（例えばｎ形）を有する電流制御用の接
合型トランジスタＴＲ3とダイオードＤから成る。実施
の形態１においては、第１のトランジスタＴＲ1と第２
のトランジスタＴＲ2は、１つの融合されたトランジス
タから構成されている。即ち、実施の形態１における半
導体メモリセルは面積的には１つのトランジスタ相当の
領域から構成されている。
の第１の態様に係る半導体メモリセルに関し、更には、
本発明の半導体メモリセルの製造方法に関する。図１の
（Ａ）に原理図を、そして図１の（Ｂ）に模式的な一部
断面図の一例を示すように、実施の形態１の半導体メモ
リセルは、第１導電形（例えばｎ形）を有する読み出し
用の第１のトランジスタＴＲ1と、第２導電形（例えば
ｐ形）を有する書き込み用の第２のトランジスタＴＲ2
と、第１導電形（例えばｎ形）を有する電流制御用の接
合型トランジスタＴＲ3とダイオードＤから成る。実施
の形態１においては、第１のトランジスタＴＲ1と第２
のトランジスタＴＲ2は、１つの融合されたトランジス
タから構成されている。即ち、実施の形態１における半
導体メモリセルは面積的には１つのトランジスタ相当の
領域から構成されている。
【００４０】そして、実施の形態１の半導体メモリセル
は、（イ）第１導電形（例えばｎ形）の半導体性の第１
の領域ＳＣ1、（ロ）第１の領域ＳＣ1の表面領域に設け
られ、整流接合を形成して接する、第１導電形とは逆の
第２導電形（例えばｐ+形）を有する半導体性の、又
は、シリサイドや金属、金属化合物等から構成された導
電性の第２の領域ＳＣ2、（ハ）第１の領域ＳＣ1の表面
領域に設けられ、且つ、第２の領域ＳＣ2とは離間して
設けられた第２導電形（例えばｐ+形）の半導体性の第
３の領域ＳＣ3、（ニ）第３の領域ＳＣ3の表面領域に設
けられた、第１導電形（例えばｎ+形）の半導体性の第
４の領域ＳＣ4、（ホ）第４の領域ＳＣ4の表面領域に設
けられ、整流接合を形成して接する、第２導電形（例え
ばｐ+形）を有する半導体性の、又は、シリサイドや金
属、金属化合物等から構成された導電性の第５の領域Ｓ
Ｃ5、並びに、（ヘ）第１の領域ＳＣ1と第４の領域ＳＣ
4、及び、第２の領域ＳＣ2と第３の領域ＳＣ3を橋渡す
ごとくバリア層を介して設けられ、第１のトランジスタ
ＴＲ1と第２のトランジスタＴＲ2とで共有されたゲート
部Ｇ、を有する。
は、（イ）第１導電形（例えばｎ形）の半導体性の第１
の領域ＳＣ1、（ロ）第１の領域ＳＣ1の表面領域に設け
られ、整流接合を形成して接する、第１導電形とは逆の
第２導電形（例えばｐ+形）を有する半導体性の、又
は、シリサイドや金属、金属化合物等から構成された導
電性の第２の領域ＳＣ2、（ハ）第１の領域ＳＣ1の表面
領域に設けられ、且つ、第２の領域ＳＣ2とは離間して
設けられた第２導電形（例えばｐ+形）の半導体性の第
３の領域ＳＣ3、（ニ）第３の領域ＳＣ3の表面領域に設
けられた、第１導電形（例えばｎ+形）の半導体性の第
４の領域ＳＣ4、（ホ）第４の領域ＳＣ4の表面領域に設
けられ、整流接合を形成して接する、第２導電形（例え
ばｐ+形）を有する半導体性の、又は、シリサイドや金
属、金属化合物等から構成された導電性の第５の領域Ｓ
Ｃ5、並びに、（ヘ）第１の領域ＳＣ1と第４の領域ＳＣ
4、及び、第２の領域ＳＣ2と第３の領域ＳＣ3を橋渡す
ごとくバリア層を介して設けられ、第１のトランジスタ
ＴＲ1と第２のトランジスタＴＲ2とで共有されたゲート
部Ｇ、を有する。
【００４１】第１のトランジスタＴＲ1に関しては、
（Ａ−１）一方のソース／ドレイン領域は、第４の領域
ＳＣ4の表面領域から構成され、（Ａ−２）他方のソー
ス／ドレイン領域は、第２の領域ＳＣ2と第３の領域Ｓ
Ｃ3とで挟まれた第１の領域ＳＣ1の表面領域から構成さ
れ、（Ａ−３）チャネル形成領域ＣＨ1は、第１の領域
ＳＣ1の表面領域と第４の領域ＳＣ4の表面領域とで挟ま
れた第３の領域ＳＣ3の表面領域から構成されている。
（Ａ−１）一方のソース／ドレイン領域は、第４の領域
ＳＣ4の表面領域から構成され、（Ａ−２）他方のソー
ス／ドレイン領域は、第２の領域ＳＣ2と第３の領域Ｓ
Ｃ3とで挟まれた第１の領域ＳＣ1の表面領域から構成さ
れ、（Ａ−３）チャネル形成領域ＣＨ1は、第１の領域
ＳＣ1の表面領域と第４の領域ＳＣ4の表面領域とで挟ま
れた第３の領域ＳＣ3の表面領域から構成されている。
【００４２】また、第２のトランジスタＴＲ2に関して
は、（Ｂ−１）一方のソース／ドレイン領域は、第２の
領域ＳＣ2から構成され、（Ｂ−２）他方のソース／ド
レイン領域は、第１のトランジスタＴＲ1のチャネル形
成領域ＣＨ1を構成する第３の領域ＳＣ3の表面領域から
構成され、（Ｂ−３）チャネル形成領域ＣＨ2は、第１
のトランジスタＴＲ1の他方のソース／ドレイン領域を
構成する第１の領域ＳＣ1の表面領域から構成されてい
る。
は、（Ｂ−１）一方のソース／ドレイン領域は、第２の
領域ＳＣ2から構成され、（Ｂ−２）他方のソース／ド
レイン領域は、第１のトランジスタＴＲ1のチャネル形
成領域ＣＨ1を構成する第３の領域ＳＣ3の表面領域から
構成され、（Ｂ−３）チャネル形成領域ＣＨ2は、第１
のトランジスタＴＲ1の他方のソース／ドレイン領域を
構成する第１の領域ＳＣ1の表面領域から構成されてい
る。
【００４３】更に、接合型トランジスタＴＲ3に関して
は、（Ｃ−１）ゲート領域は、第５の領域ＳＣ5、及
び、第５の領域ＳＣ5と対向する第３の領域ＳＣ3の部分
から構成され、（Ｃ−２）チャネル領域ＣＨ3は、第５
の領域ＳＣ5と第３の領域ＳＣ3の部分とで挟まれた第４
の領域ＳＣ4の一部から構成され、（Ｃ−３）一方のソ
ース／ドレイン領域は、接合型トランジスタＴＲ3のチ
ャネル領域ＣＨ3の一端から延び、且つ、第１のトラン
ジスタＴＲ1の一方のソース／ドレイン領域を構成する
第４の領域ＳＣ4の部分から構成され、（Ｃ−４）他方
のソース／ドレイン領域は、接合型トランジスタＴＲ3
のチャネル領域ＣＨ3の他端から延びる第４の領域ＳＣ4
の部分から構成されている。
は、（Ｃ−１）ゲート領域は、第５の領域ＳＣ5、及
び、第５の領域ＳＣ5と対向する第３の領域ＳＣ3の部分
から構成され、（Ｃ−２）チャネル領域ＣＨ3は、第５
の領域ＳＣ5と第３の領域ＳＣ3の部分とで挟まれた第４
の領域ＳＣ4の一部から構成され、（Ｃ−３）一方のソ
ース／ドレイン領域は、接合型トランジスタＴＲ3のチ
ャネル領域ＣＨ3の一端から延び、且つ、第１のトラン
ジスタＴＲ1の一方のソース／ドレイン領域を構成する
第４の領域ＳＣ4の部分から構成され、（Ｃ−４）他方
のソース／ドレイン領域は、接合型トランジスタＴＲ3
のチャネル領域ＣＨ3の他端から延びる第４の領域ＳＣ4
の部分から構成されている。
【００４４】尚、接合型トランジスタＴＲ3は、対向
するゲート領域（第３の領域ＳＣ3の一部及びこの第３
の領域ＳＣ3の一部に対向する第５の領域ＳＣ5の部分）
の間の距離（チャネル領域ＣＨ3の厚さ）を最適化し、
且つ、対向するそれぞれのゲート領域（第３の領域Ｓ
Ｃ3の一部及びこの第３の領域ＳＣ3の一部に対向する第
５の領域ＳＣ5の部分）における不純物濃度とチャネル
領域ＣＨ3における不純物濃度とを最適化することによ
って、形成されている。
するゲート領域（第３の領域ＳＣ3の一部及びこの第３
の領域ＳＣ3の一部に対向する第５の領域ＳＣ5の部分）
の間の距離（チャネル領域ＣＨ3の厚さ）を最適化し、
且つ、対向するそれぞれのゲート領域（第３の領域Ｓ
Ｃ3の一部及びこの第３の領域ＳＣ3の一部に対向する第
５の領域ＳＣ5の部分）における不純物濃度とチャネル
領域ＣＨ3における不純物濃度とを最適化することによ
って、形成されている。
【００４５】実施の形態１においては、半導体メモリセ
ル（具体的には、第１の領域ＳＣ1）は、例えばｐ形半
導体基板に設けられた第１導電形（例えばｎ形）のウエ
ル構造内に形成されている。
ル（具体的には、第１の領域ＳＣ1）は、例えばｐ形半
導体基板に設けられた第１導電形（例えばｎ形）のウエ
ル構造内に形成されている。
【００４６】そして、ゲート部Ｇは、メモリセル選択用
の第１の配線（例えばワード線）に接続され、第１の領
域ＳＣ1と第２の領域ＳＣ2との間でダイオードＤが形成
されており、第１の領域ＳＣ1はこのダイオードＤを介
して書き込み情報設定線に接続されている。また、第２
の領域ＳＣ2は書き込み情報設定線に接続され、接合型
トランジスタＴＲ3の他方のソース／ドレイン領域を構
成する第４の領域ＳＣ4の部分はメモリセル選択用の第
２の配線（例えばビット線）に接続され、第５の領域Ｓ
Ｃ5は所定の電位線に接続されている。
の第１の配線（例えばワード線）に接続され、第１の領
域ＳＣ1と第２の領域ＳＣ2との間でダイオードＤが形成
されており、第１の領域ＳＣ1はこのダイオードＤを介
して書き込み情報設定線に接続されている。また、第２
の領域ＳＣ2は書き込み情報設定線に接続され、接合型
トランジスタＴＲ3の他方のソース／ドレイン領域を構
成する第４の領域ＳＣ4の部分はメモリセル選択用の第
２の配線（例えばビット線）に接続され、第５の領域Ｓ
Ｃ5は所定の電位線に接続されている。
【００４７】尚、実施の形態１の半導体メモリセルにお
いて、第１の領域ＳＣ1と第３の領域ＳＣ3との間に、第
１導電形（例えばｎ++）の高濃度不純物含有層ＳＣ7を
形成すれば、読み出し用の第１のトランジスタＴＲ1の
チャネル形成領域ＣＨ1に蓄積される電位あるいは電荷
の増加を図ることができる。
いて、第１の領域ＳＣ1と第３の領域ＳＣ3との間に、第
１導電形（例えばｎ++）の高濃度不純物含有層ＳＣ7を
形成すれば、読み出し用の第１のトランジスタＴＲ1の
チャネル形成領域ＣＨ1に蓄積される電位あるいは電荷
の増加を図ることができる。
【００４８】実施の形態１の半導体メモリセルの変形例
の模式的な一部断面図を、図２の（Ａ）及び（Ｂ）に示
す。図２の（Ａ）及び（Ｂ）に示す例においては、支持
基板上の絶縁層に囲まれた半導体層内に実施の形態１の
構造を有する半導体メモリセルが形成されている。図２
の（Ａ）に示した半導体メモリセルと図２の（Ｂ）に示
した半導体メモリセルの相違点は、第２の領域ＳＣ2が
その程度下方まで延びているかにある。その他の構造は
同一である。
の模式的な一部断面図を、図２の（Ａ）及び（Ｂ）に示
す。図２の（Ａ）及び（Ｂ）に示す例においては、支持
基板上の絶縁層に囲まれた半導体層内に実施の形態１の
構造を有する半導体メモリセルが形成されている。図２
の（Ａ）に示した半導体メモリセルと図２の（Ｂ）に示
した半導体メモリセルの相違点は、第２の領域ＳＣ2が
その程度下方まで延びているかにある。その他の構造は
同一である。
【００４９】実施の形態１の半導体メモリセルの変形例
の模式的な一部断面図を、更に、図３の（Ｂ）に示す。
尚、この半導体メモリセルの原理図は図３の（Ａ）に示
したとおりである。この図３の（Ｂ）に示す半導体メモ
リセルにおいては、第６の領域ＳＣ6が、第１の領域Ｓ
Ｃ1の表面領域に設けられ、且つ、第１の領域ＳＣ1と整
流接合を形成して接する。第６の領域ＳＣ6はシリサイ
ドから構成されている。第６の領域ＳＣ6と第１の領域
ＳＣ1とによってショットキ接合形のダイオードＤ1が構
成されており、ダイオードＤ1の一端は書き込み情報設
定線に接続されている。尚、この場合には、第２の領域
ＳＣ2は半導体から構成されていることが好ましい。
の模式的な一部断面図を、更に、図３の（Ｂ）に示す。
尚、この半導体メモリセルの原理図は図３の（Ａ）に示
したとおりである。この図３の（Ｂ）に示す半導体メモ
リセルにおいては、第６の領域ＳＣ6が、第１の領域Ｓ
Ｃ1の表面領域に設けられ、且つ、第１の領域ＳＣ1と整
流接合を形成して接する。第６の領域ＳＣ6はシリサイ
ドから構成されている。第６の領域ＳＣ6と第１の領域
ＳＣ1とによってショットキ接合形のダイオードＤ1が構
成されており、ダイオードＤ1の一端は書き込み情報設
定線に接続されている。尚、この場合には、第２の領域
ＳＣ2は半導体から構成されていることが好ましい。
【００５０】実施の形態１の半導体メモリセルの変形例
の模式的な一部断面図を、更に、図５、図６及び図７に
示す。ここで、図５の（Ａ）、図６の（Ａ）及び図７の
（Ａ）は半導体メモリセルの模式的な一部断面図であ
り、図５の（Ｂ）、図６の（Ｂ）及び図７の（Ｂ）はゲ
ート部と各領域の模式的な配置図である。図５及び図６
に示す半導体メモリセルの原理図は図４の（Ａ）に示し
たとおりである。一方、図７に示す半導体メモリセルの
原理図は図４の（Ｂ）に示したとおりである。図５に示
す半導体メモリセルは図１の（Ｂ）に示した半導体メモ
リセルの変形であり、図６に示す半導体メモリセルは図
２の（Ａ）に示した半導体メモリセルの変形であり、図
７に示す半導体メモリセルは図３の（Ｂ）に示した半導
体メモリセルの変形である。
の模式的な一部断面図を、更に、図５、図６及び図７に
示す。ここで、図５の（Ａ）、図６の（Ａ）及び図７の
（Ａ）は半導体メモリセルの模式的な一部断面図であ
り、図５の（Ｂ）、図６の（Ｂ）及び図７の（Ｂ）はゲ
ート部と各領域の模式的な配置図である。図５及び図６
に示す半導体メモリセルの原理図は図４の（Ａ）に示し
たとおりである。一方、図７に示す半導体メモリセルの
原理図は図４の（Ｂ）に示したとおりである。図５に示
す半導体メモリセルは図１の（Ｂ）に示した半導体メモ
リセルの変形であり、図６に示す半導体メモリセルは図
２の（Ａ）に示した半導体メモリセルの変形であり、図
７に示す半導体メモリセルは図３の（Ｂ）に示した半導
体メモリセルの変形である。
【００５１】これらの半導体メモリセルにおいては、第
５の領域ＳＣ5は、所定の電位線に接続される代わり
に、第３の領域ＳＣ3に接続されている。具体的には、
第５の領域ＳＣ5と第３の領域ＳＣ3との接続は、例え
ば、第３の領域ＳＣ3の一部分を半導体基板の表面近傍
まで延在させ、第４の領域ＳＣ4の外側で、第５の領域
ＳＣ5と第３の領域ＳＣ3の延在した部分とが接するよう
な構造とすることによって、得ることができる。半導体
メモリセルをこのような構造にすることにより、半導体
メモリセルの配線構造の簡素化を図ることができる。図
７に示した半導体メモリセルにおいては、第６の領域Ｓ
Ｃ6が、第１の領域ＳＣ1の表面領域に設けられ、且つ、
第１の領域ＳＣ1と整流接合を形成して接する。第６の
領域ＳＣ6はシリサイドから構成されている。第６の領
域ＳＣ6と第１の領域ＳＣ1とによってショットキ接合形
のダイオードＤ1が構成されており、ダイオードＤ1の一
端は書き込み情報設定線に接続されている。この場合に
は、第２の領域ＳＣ2は半導体から構成されていること
が好ましい。尚、第６の領域ＳＣ6の平面形状は円形に
限定されず、矩形等任意の形状とすることができる。
５の領域ＳＣ5は、所定の電位線に接続される代わり
に、第３の領域ＳＣ3に接続されている。具体的には、
第５の領域ＳＣ5と第３の領域ＳＣ3との接続は、例え
ば、第３の領域ＳＣ3の一部分を半導体基板の表面近傍
まで延在させ、第４の領域ＳＣ4の外側で、第５の領域
ＳＣ5と第３の領域ＳＣ3の延在した部分とが接するよう
な構造とすることによって、得ることができる。半導体
メモリセルをこのような構造にすることにより、半導体
メモリセルの配線構造の簡素化を図ることができる。図
７に示した半導体メモリセルにおいては、第６の領域Ｓ
Ｃ6が、第１の領域ＳＣ1の表面領域に設けられ、且つ、
第１の領域ＳＣ1と整流接合を形成して接する。第６の
領域ＳＣ6はシリサイドから構成されている。第６の領
域ＳＣ6と第１の領域ＳＣ1とによってショットキ接合形
のダイオードＤ1が構成されており、ダイオードＤ1の一
端は書き込み情報設定線に接続されている。この場合に
は、第２の領域ＳＣ2は半導体から構成されていること
が好ましい。尚、第６の領域ＳＣ6の平面形状は円形に
限定されず、矩形等任意の形状とすることができる。
【００５２】図１の（Ｂ）に示した実施の形態１の半導
体メモリセルの製造方法を、半導体基板等の模式的な一
部断面図である図２２及び図２３を参照して、以下、説
明する。
体メモリセルの製造方法を、半導体基板等の模式的な一
部断面図である図２２及び図２３を参照して、以下、説
明する。
【００５３】［工程−１０］先ず、公知の方法に従い、
ｐ形シリコン半導体基板１０に素子分離領域（図示せ
ず）、ｎ形ウエル、ｎ形の第１の領域ＳＣ1や、バリア
層に相当するゲート酸化膜１１を形成した後、例えば不
純物を含有するポリシリコンあるいはポリサイド構造を
有するゲート部Ｇを形成する。こうして、図２２の
（Ａ）に示す構造を得ることができる。
ｐ形シリコン半導体基板１０に素子分離領域（図示せ
ず）、ｎ形ウエル、ｎ形の第１の領域ＳＣ1や、バリア
層に相当するゲート酸化膜１１を形成した後、例えば不
純物を含有するポリシリコンあるいはポリサイド構造を
有するゲート部Ｇを形成する。こうして、図２２の
（Ａ）に示す構造を得ることができる。
【００５４】［工程−２０］次いで、レジスト材料から
イオン注入用マスク１２を形成した後、第２導電形（例
えばｐ形）の不純物をイオン注入し、第１の領域ＳＣ1
の表面領域に設けられた第２導電形を有する半導体性の
第３の領域ＳＣ3を形成する（図２２の（Ｂ）参照）。
斜めイオン注入法にてイオン注入を行うことによって、
ゲート部Ｇの下方にも第３の領域ＳＣ3が形成される。
イオン注入用マスク１２を形成した後、第２導電形（例
えばｐ形）の不純物をイオン注入し、第１の領域ＳＣ1
の表面領域に設けられた第２導電形を有する半導体性の
第３の領域ＳＣ3を形成する（図２２の（Ｂ）参照）。
斜めイオン注入法にてイオン注入を行うことによって、
ゲート部Ｇの下方にも第３の領域ＳＣ3が形成される。
【００５５】［工程−３０］次いで、第１導電形（例え
ばｎ形）の不純物をイオン注入し、第３の領域ＳＣ 3の
表面領域に設けられ且つ整流接合を形成して接する第４
の領域ＳＣ4を形成する（図２３の（Ａ）参照）。
ばｎ形）の不純物をイオン注入し、第３の領域ＳＣ 3の
表面領域に設けられ且つ整流接合を形成して接する第４
の領域ＳＣ4を形成する（図２３の（Ａ）参照）。
【００５６】［工程−４０］その後、イオン注入用マス
ク１２を除去し、レジスト材料からイオン注入用マスク
１３を形成した後、第２導電形（例えばｐ形）の不純物
をイオン注入法にてイオン注入し、第１の領域ＳＣ1の
表面領域に設けられ、且つ、第３の領域ＳＣ3とは離間
して設けられた第２導電形の第２の領域ＳＣ2を形成す
る。併せて、第２導電形（例えばｐ形）の第５の領域Ｓ
Ｃ5を第４の領域ＳＣ4の表面領域に形成する（図２３の
（Ｂ）参照）。
ク１２を除去し、レジスト材料からイオン注入用マスク
１３を形成した後、第２導電形（例えばｐ形）の不純物
をイオン注入法にてイオン注入し、第１の領域ＳＣ1の
表面領域に設けられ、且つ、第３の領域ＳＣ3とは離間
して設けられた第２導電形の第２の領域ＳＣ2を形成す
る。併せて、第２導電形（例えばｐ形）の第５の領域Ｓ
Ｃ5を第４の領域ＳＣ4の表面領域に形成する（図２３の
（Ｂ）参照）。
【００５７】［工程−５０］その後、従来のＭＯＳトラ
ンジスタの製造方法に従い、半導体メモリセルを完成さ
せる。尚、第２の領域ＳＣ2は、必ずしも、イオン注入
法にて設ける必要はない。書き込み情報設定線を形成す
る際、例えば、チタンシリサイドやＴｉＮから成るバリ
ア層やグルーレイヤーを形成するが、かかるバリア層や
グルーレイヤーを第１の領域ＳＣ1の表面にも形成す
る。これによって、書き込み情報設定線の一部分（より
具体的には、バリア層やグルーレイヤーの一部分）と共
通に形成された第２の領域ＳＣ2を、第１の領域ＳＣ1の
表面に形成することができる。尚、以下に説明する半導
体メモリセルにおいても、各種の導電性の領域をシリサ
イドや金属、金属化合物から構成する場合であって、し
かも導電性の領域が配線と接続されている場合には、場
合によっては、導電性の領域を配線と共通の材料（例え
ば、バリア層、グルーレイヤーとして用いられるチタン
シリサイドやＴｉＮ等の材料）から構成することができ
る。これによって、導電性の領域が配線の一部分と共通
である構造を形成することができる。尚、配線材料とシ
リコン半導体基板のシリコンとが反応して形成された化
合物から導電性の領域が構成された状態も、導電性の領
域が配線の一部分と共通に形成された構造に含まれる。
ンジスタの製造方法に従い、半導体メモリセルを完成さ
せる。尚、第２の領域ＳＣ2は、必ずしも、イオン注入
法にて設ける必要はない。書き込み情報設定線を形成す
る際、例えば、チタンシリサイドやＴｉＮから成るバリ
ア層やグルーレイヤーを形成するが、かかるバリア層や
グルーレイヤーを第１の領域ＳＣ1の表面にも形成す
る。これによって、書き込み情報設定線の一部分（より
具体的には、バリア層やグルーレイヤーの一部分）と共
通に形成された第２の領域ＳＣ2を、第１の領域ＳＣ1の
表面に形成することができる。尚、以下に説明する半導
体メモリセルにおいても、各種の導電性の領域をシリサ
イドや金属、金属化合物から構成する場合であって、し
かも導電性の領域が配線と接続されている場合には、場
合によっては、導電性の領域を配線と共通の材料（例え
ば、バリア層、グルーレイヤーとして用いられるチタン
シリサイドやＴｉＮ等の材料）から構成することができ
る。これによって、導電性の領域が配線の一部分と共通
である構造を形成することができる。尚、配線材料とシ
リコン半導体基板のシリコンとが反応して形成された化
合物から導電性の領域が構成された状態も、導電性の領
域が配線の一部分と共通に形成された構造に含まれる。
【００５８】尚、イオン注入条件により、接合型トラン
ジスタＴＲ3の対向するゲート領域の間の距離（チャネ
ル領域ＣＨ3の厚さ）を最適化し、且つ、接合型トラン
ジスタＴＲ3の対向するそれぞれのゲート領域（第３の
領域ＳＣ3及び第５の領域ＳＣ 5）における不純物濃度
と、接合型トランジスタＴＲ3のチャネル領域ＣＨ3（具
体的には第４の領域ＳＣ4）における不純物濃度とを最
適化する。ここで、不純物のイオン注入条件や構造の最
適化は、コンピュータシミュレーションや実験によって
行えばよい。
ジスタＴＲ3の対向するゲート領域の間の距離（チャネ
ル領域ＣＨ3の厚さ）を最適化し、且つ、接合型トラン
ジスタＴＲ3の対向するそれぞれのゲート領域（第３の
領域ＳＣ3及び第５の領域ＳＣ 5）における不純物濃度
と、接合型トランジスタＴＲ3のチャネル領域ＣＨ3（具
体的には第４の領域ＳＣ4）における不純物濃度とを最
適化する。ここで、不純物のイオン注入条件や構造の最
適化は、コンピュータシミュレーションや実験によって
行えばよい。
【００５９】半導体メモリセルの製造工程は、上記の方
法に限定されない。［工程−２０］、［工程−３０］、
［工程−４０］の順序は任意の順序することができる。
ゲート部や素子分離領域の形成を、［工程−４０］の後
に行ってもよい。
法に限定されない。［工程−２０］、［工程−３０］、
［工程−４０］の順序は任意の順序することができる。
ゲート部や素子分離領域の形成を、［工程−４０］の後
に行ってもよい。
【００６０】図２や図６に示した、あるいは後述する図
１０、図１３、図１４、図１７の（Ｂ）や図２０の
（Ｂ）に示す半導体メモリセルは、半導体基板に凸部を
形成し、次いで、全面に絶縁体（絶縁層）を形成した
後、絶縁体（絶縁層）と支持基板とを張り合わせ、次
に、半導体基板を裏面から研削、研磨することによって
得られた、所謂張り合わせ基板に基づき製造することが
できる。あるいは又、例えばシリコン半導体基板に酸素
をイオン注入した後に熱処理を行って得られるＳＩＭＯ
Ｘ法による絶縁体（絶縁層）を形成し、その上に残され
たシリコン層に半導体メモリセルを作製すればよい。あ
るいは又、例えばアモルファスシリコン層やポリシリコ
ン層をＣＶＤ法等によって絶縁体（絶縁層）の上に成膜
し、次いで、レーザビームや電子ビームを用いた帯域溶
融結晶化法、絶縁体（絶縁層）に設けられた開口部を介
して結晶成長を行うラテラル固相結晶成長法等の各種の
公知の単結晶化技術によってシリコン層を形成し、かか
るシリコン層に半導体メモリセルを作製すればよい。あ
るいは又、支持基板上に成膜された絶縁体（絶縁層）上
に、例えばポリシリコン層あるいはアモルファスシリコ
ン層を形成した後、かかるポリシリコン層あるいはアモ
ルファスシリコン層に半導体メモリセルを作製すること
によって得ることができ、所謂ＴＦＴ構造を有する。
１０、図１３、図１４、図１７の（Ｂ）や図２０の
（Ｂ）に示す半導体メモリセルは、半導体基板に凸部を
形成し、次いで、全面に絶縁体（絶縁層）を形成した
後、絶縁体（絶縁層）と支持基板とを張り合わせ、次
に、半導体基板を裏面から研削、研磨することによって
得られた、所謂張り合わせ基板に基づき製造することが
できる。あるいは又、例えばシリコン半導体基板に酸素
をイオン注入した後に熱処理を行って得られるＳＩＭＯ
Ｘ法による絶縁体（絶縁層）を形成し、その上に残され
たシリコン層に半導体メモリセルを作製すればよい。あ
るいは又、例えばアモルファスシリコン層やポリシリコ
ン層をＣＶＤ法等によって絶縁体（絶縁層）の上に成膜
し、次いで、レーザビームや電子ビームを用いた帯域溶
融結晶化法、絶縁体（絶縁層）に設けられた開口部を介
して結晶成長を行うラテラル固相結晶成長法等の各種の
公知の単結晶化技術によってシリコン層を形成し、かか
るシリコン層に半導体メモリセルを作製すればよい。あ
るいは又、支持基板上に成膜された絶縁体（絶縁層）上
に、例えばポリシリコン層あるいはアモルファスシリコ
ン層を形成した後、かかるポリシリコン層あるいはアモ
ルファスシリコン層に半導体メモリセルを作製すること
によって得ることができ、所謂ＴＦＴ構造を有する。
【００６１】第６の領域ＳＣ6の形成方法、即ち、例え
ばチタンシリサイド層を第６の領域ＳＣ6を形成すべき
第１の領域ＳＣ1の表面領域に形成する方法を、以下に
例示する。即ち、例えば、全面に層間絶縁層を成膜し、
チタンシリサイド層を形成すべき領域の層間絶縁層を除
去する。次いで、露出した第１の領域ＳＣ1の表面を含
む層間絶縁層の上にチタン層をスパッタ法にて成膜す
る。その後、第１回目のアニール処理を施し、チタン層
と第１の領域ＳＣ1であるシリコン半導体基板とを反応
させて、シリコン半導体基板の表面にチタンシリサイド
層を形成する。次いで、層間絶縁層上の未反応のチタン
層を、例えばアンモニア過水（ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2
Ｏ）で除去した後、第２回目のアニール処理を行うこと
によって、安定なチタンシリサイド層を得ることができ
る。ダイオードＤ1を形成するための材料はチタンシリ
サイドに限定されず、コバルトシリサイド、タングステ
ンシリサイド等の材料を用いることもできる。あるいは
又、書き込み情報設定線を形成する際、例えば、チタン
シリサイドやＴｉＮから成るバリア層やグルーレイヤー
を形成するが、かかるバリア層やグルーレイヤーを第１
の領域ＳＣ1の表面にも形成する。これによって、書き
込み情報設定線の一部分（より具体的には、バリア層や
グルーレイヤーの一部分）と共通である第６の領域ＳＣ
6を、第１の領域ＳＣ1の表面に形成することができる。
ばチタンシリサイド層を第６の領域ＳＣ6を形成すべき
第１の領域ＳＣ1の表面領域に形成する方法を、以下に
例示する。即ち、例えば、全面に層間絶縁層を成膜し、
チタンシリサイド層を形成すべき領域の層間絶縁層を除
去する。次いで、露出した第１の領域ＳＣ1の表面を含
む層間絶縁層の上にチタン層をスパッタ法にて成膜す
る。その後、第１回目のアニール処理を施し、チタン層
と第１の領域ＳＣ1であるシリコン半導体基板とを反応
させて、シリコン半導体基板の表面にチタンシリサイド
層を形成する。次いで、層間絶縁層上の未反応のチタン
層を、例えばアンモニア過水（ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2
Ｏ）で除去した後、第２回目のアニール処理を行うこと
によって、安定なチタンシリサイド層を得ることができ
る。ダイオードＤ1を形成するための材料はチタンシリ
サイドに限定されず、コバルトシリサイド、タングステ
ンシリサイド等の材料を用いることもできる。あるいは
又、書き込み情報設定線を形成する際、例えば、チタン
シリサイドやＴｉＮから成るバリア層やグルーレイヤー
を形成するが、かかるバリア層やグルーレイヤーを第１
の領域ＳＣ1の表面にも形成する。これによって、書き
込み情報設定線の一部分（より具体的には、バリア層や
グルーレイヤーの一部分）と共通である第６の領域ＳＣ
6を、第１の領域ＳＣ1の表面に形成することができる。
【００６２】（実施の形態２）実施の形態２は、本発明
の第２の態様に係る半導体メモリセルに関し、更には、
本発明の半導体メモリセルの製造方法に関する。図８の
（Ａ）に原理図を、そして図９の（Ａ）に模式的な一部
断面図の一例を示し、図９の（Ｂ）にゲート部や各領域
の模式的な配置を示すように、実施の形態２の半導体メ
モリセルは、第１導電形（例えばｎ形）を有する読み出
し用の第１のトランジスタＴＲ1と、第２導電形（例え
ばｐ形）を有する書き込み用の第２のトランジスタＴＲ
2と、第１導電形（例えばｎ形）を有する電流制御用の
接合型トランジスタＴＲ3と、第２導電形（例えばｐ
形）を有する書き込み用の第３のトランジスタＴＲ
4と、ダイオードＤから成る。実施の形態２において
は、第１のトランジスタＴＲ1と第２のトランジスタＴ
Ｒ2と第３のトランジスタＴＲ4は、１つの融合されたト
ランジスタから構成されている。即ち、実施の形態２に
おける半導体メモリセルは面積的には１つのトランジス
タ相当の領域から構成されている。
の第２の態様に係る半導体メモリセルに関し、更には、
本発明の半導体メモリセルの製造方法に関する。図８の
（Ａ）に原理図を、そして図９の（Ａ）に模式的な一部
断面図の一例を示し、図９の（Ｂ）にゲート部や各領域
の模式的な配置を示すように、実施の形態２の半導体メ
モリセルは、第１導電形（例えばｎ形）を有する読み出
し用の第１のトランジスタＴＲ1と、第２導電形（例え
ばｐ形）を有する書き込み用の第２のトランジスタＴＲ
2と、第１導電形（例えばｎ形）を有する電流制御用の
接合型トランジスタＴＲ3と、第２導電形（例えばｐ
形）を有する書き込み用の第３のトランジスタＴＲ
4と、ダイオードＤから成る。実施の形態２において
は、第１のトランジスタＴＲ1と第２のトランジスタＴ
Ｒ2と第３のトランジスタＴＲ4は、１つの融合されたト
ランジスタから構成されている。即ち、実施の形態２に
おける半導体メモリセルは面積的には１つのトランジス
タ相当の領域から構成されている。
【００６３】そして、実施の形態２の半導体メモリセル
は、（イ）第１導電形（例えばｎ形）を有する半導体性
の第１の領域ＳＣ1、（ロ）第１の領域ＳＣ1の表面領域
に設けられ、整流接合を形成して接する、第１導電形と
は逆の第２導電形（例えばｐ+形）を有する半導体性
の、又は、シリサイドや金属、金属化合物等から構成さ
れた導電性の第２の領域ＳＣ2、（ハ）第１の領域ＳＣ1
の表面領域に設けられ、且つ、第２の領域ＳＣ2とは離
間して設けられた、第２導電形（例えばｐ+形）の半導
体性の第３の領域ＳＣ3、（ニ）第３の領域ＳＣ3の表面
領域に設けられた、第１導電形（例えばｎ+形）の半導
体性の第４の領域ＳＣ4、（ホ）第４の領域ＳＣ4の表面
領域に設けられ、整流接合を形成して接する、第２導電
形（例えばｐ+形）を有する半導体性の、又は、シリサ
イドや金属、金属化合物等から構成された導電性の第５
の領域ＳＣ5、並びに、（ヘ）第１の領域ＳＣ1と第４の
領域ＳＣ4、第２の領域ＳＣ2と第３の領域ＳＣ3、及
び、第３の領域ＳＣ3と第５の領域ＳＣ5を橋渡すごとく
バリア層を介して設けられ、第１のトランジスタＴＲ1
と第２のトランジスタＴＲ2と第３のトランジスタＴＲ4
で共有されたゲート部Ｇ、を有する。
は、（イ）第１導電形（例えばｎ形）を有する半導体性
の第１の領域ＳＣ1、（ロ）第１の領域ＳＣ1の表面領域
に設けられ、整流接合を形成して接する、第１導電形と
は逆の第２導電形（例えばｐ+形）を有する半導体性
の、又は、シリサイドや金属、金属化合物等から構成さ
れた導電性の第２の領域ＳＣ2、（ハ）第１の領域ＳＣ1
の表面領域に設けられ、且つ、第２の領域ＳＣ2とは離
間して設けられた、第２導電形（例えばｐ+形）の半導
体性の第３の領域ＳＣ3、（ニ）第３の領域ＳＣ3の表面
領域に設けられた、第１導電形（例えばｎ+形）の半導
体性の第４の領域ＳＣ4、（ホ）第４の領域ＳＣ4の表面
領域に設けられ、整流接合を形成して接する、第２導電
形（例えばｐ+形）を有する半導体性の、又は、シリサ
イドや金属、金属化合物等から構成された導電性の第５
の領域ＳＣ5、並びに、（ヘ）第１の領域ＳＣ1と第４の
領域ＳＣ4、第２の領域ＳＣ2と第３の領域ＳＣ3、及
び、第３の領域ＳＣ3と第５の領域ＳＣ5を橋渡すごとく
バリア層を介して設けられ、第１のトランジスタＴＲ1
と第２のトランジスタＴＲ2と第３のトランジスタＴＲ4
で共有されたゲート部Ｇ、を有する。
【００６４】第１のトランジスタＴＲ1に関しては、
（Ａ−１）一方のソース／ドレイン領域は、第４の領域
ＳＣ4の表面領域から構成され、（Ａ−２）他方のソー
ス／ドレイン領域は、第２の領域ＳＣ2と第３の領域Ｓ
Ｃ3とで挟まれた第１の領域ＳＣ1の表面領域から構成さ
れ、（Ａ−３）チャネル形成領域ＣＨ1は、第１の領域
ＳＣ1の表面領域と第４の領域ＳＣ4の表面領域とで挟ま
れた第３の領域ＳＣ3の表面領域から構成されている。
（Ａ−１）一方のソース／ドレイン領域は、第４の領域
ＳＣ4の表面領域から構成され、（Ａ−２）他方のソー
ス／ドレイン領域は、第２の領域ＳＣ2と第３の領域Ｓ
Ｃ3とで挟まれた第１の領域ＳＣ1の表面領域から構成さ
れ、（Ａ−３）チャネル形成領域ＣＨ1は、第１の領域
ＳＣ1の表面領域と第４の領域ＳＣ4の表面領域とで挟ま
れた第３の領域ＳＣ3の表面領域から構成されている。
【００６５】また、第２のトランジスタＴＲ2に関して
は、（Ｂ−１）一方のソース／ドレイン領域は、第２の
領域ＳＣ2から構成され、（Ｂ−２）他方のソース／ド
レイン領域は、第１のトランジスタＴＲ1のチャネル形
成領域ＣＨ1を構成する第３の領域ＳＣ3の表面領域から
構成され、（Ｂ−３）チャネル形成領域ＣＨ2は、第１
のトランジスタＴＲ1の他方のソース／ドレイン領域を
構成する第１の領域ＳＣ1の表面領域から構成されてい
る。
は、（Ｂ−１）一方のソース／ドレイン領域は、第２の
領域ＳＣ2から構成され、（Ｂ−２）他方のソース／ド
レイン領域は、第１のトランジスタＴＲ1のチャネル形
成領域ＣＨ1を構成する第３の領域ＳＣ3の表面領域から
構成され、（Ｂ−３）チャネル形成領域ＣＨ2は、第１
のトランジスタＴＲ1の他方のソース／ドレイン領域を
構成する第１の領域ＳＣ1の表面領域から構成されてい
る。
【００６６】更に、接合型トランジスタＴＲ3に関して
は、（Ｃ−１）ゲート領域は、第５の領域ＳＣ5、及
び、第５の領域ＳＣ5と対向する第３の領域ＳＣ3の部分
から構成され、（Ｃ−２）チャネル領域ＣＨ3は、第５
の領域ＳＣ5と第３の領域ＳＣ3の部分とで挟まれた第４
の領域ＳＣ4の一部から構成され、（Ｃ−３）一方のソ
ース／ドレイン領域は、接合型トランジスタＴＲ3のチ
ャネル領域ＣＨ3の一端から延び、且つ、第１のトラン
ジスタＴＲ1の一方のソース／ドレイン領域を構成する
第４の領域ＳＣ4の部分から構成され、（Ｃ−４）他方
のソース／ドレイン領域は、接合型トランジスタＴＲ3
のチャネル領域ＣＨ3の他端から延びる第４の領域ＳＣ4
の部分から構成されている。
は、（Ｃ−１）ゲート領域は、第５の領域ＳＣ5、及
び、第５の領域ＳＣ5と対向する第３の領域ＳＣ3の部分
から構成され、（Ｃ−２）チャネル領域ＣＨ3は、第５
の領域ＳＣ5と第３の領域ＳＣ3の部分とで挟まれた第４
の領域ＳＣ4の一部から構成され、（Ｃ−３）一方のソ
ース／ドレイン領域は、接合型トランジスタＴＲ3のチ
ャネル領域ＣＨ3の一端から延び、且つ、第１のトラン
ジスタＴＲ1の一方のソース／ドレイン領域を構成する
第４の領域ＳＣ4の部分から構成され、（Ｃ−４）他方
のソース／ドレイン領域は、接合型トランジスタＴＲ3
のチャネル領域ＣＨ3の他端から延びる第４の領域ＳＣ4
の部分から構成されている。
【００６７】また、第３のトランジスタＴＲ4に関して
は、（Ｄ−１）一方のソース／ドレイン領域は、第１の
トランジスタＴＲ1のチャネル形成領域ＣＨ1を構成する
第３の領域ＳＣ3の表面領域から構成され、（Ｄ−２）
他方のソース／ドレイン領域は、第５の領域ＳＣ5から
構成され、（Ｄ−３）チャネル形成領域ＣＨ4は、第１
のトランジスタＴＲ1の一方のソース／ドレイン領域に
相当する第４の領域ＳＣ4の表面領域から構成されてい
る。
は、（Ｄ−１）一方のソース／ドレイン領域は、第１の
トランジスタＴＲ1のチャネル形成領域ＣＨ1を構成する
第３の領域ＳＣ3の表面領域から構成され、（Ｄ−２）
他方のソース／ドレイン領域は、第５の領域ＳＣ5から
構成され、（Ｄ−３）チャネル形成領域ＣＨ4は、第１
のトランジスタＴＲ1の一方のソース／ドレイン領域に
相当する第４の領域ＳＣ4の表面領域から構成されてい
る。
【００６８】尚、接合型トランジスタＴＲ3は、対向
するゲート領域（第３の領域ＳＣ3の一部及びこの第３
の領域ＳＣ3の一部に対向する第５の領域ＳＣ5の部分）
の間の距離（チャネル領域ＣＨ3の厚さ）を最適化し、
且つ、対向するそれぞれのゲート領域（第３の領域Ｓ
Ｃ3の一部及びこの第３の領域ＳＣ3の一部に対向する第
５の領域ＳＣ5の部分）における不純物濃度とチャネル
領域ＣＨ3における不純物濃度とを最適化することによ
って、形成されている。
するゲート領域（第３の領域ＳＣ3の一部及びこの第３
の領域ＳＣ3の一部に対向する第５の領域ＳＣ5の部分）
の間の距離（チャネル領域ＣＨ3の厚さ）を最適化し、
且つ、対向するそれぞれのゲート領域（第３の領域Ｓ
Ｃ3の一部及びこの第３の領域ＳＣ3の一部に対向する第
５の領域ＳＣ5の部分）における不純物濃度とチャネル
領域ＣＨ3における不純物濃度とを最適化することによ
って、形成されている。
【００６９】そして、ゲート部Ｇは、メモリセル選択用
の第１の配線（例えばワード線）に接続され、第１の領
域ＳＣ1と第２の領域ＳＣ2との間でダイオードＤが形成
されており、第１の領域ＳＣ1はこのダイオードＤを介
して書き込み情報設定線に接続されている。また、第２
の領域ＳＣ2は、書き込み情報設定線に接続され、接合
型トランジスタＴＲ3の他方のソース／ドレイン領域を
構成する第４の領域ＳＣ4の部分は、メモリセル選択用
の第２の配線（例えばビット線）に接続されている。
の第１の配線（例えばワード線）に接続され、第１の領
域ＳＣ1と第２の領域ＳＣ2との間でダイオードＤが形成
されており、第１の領域ＳＣ1はこのダイオードＤを介
して書き込み情報設定線に接続されている。また、第２
の領域ＳＣ2は、書き込み情報設定線に接続され、接合
型トランジスタＴＲ3の他方のソース／ドレイン領域を
構成する第４の領域ＳＣ4の部分は、メモリセル選択用
の第２の配線（例えばビット線）に接続されている。
【００７０】実施の形態２においては、半導体メモリセ
ル（具体的には、第１の領域ＳＣ1）は、例えばｐ形半
導体基板に設けられた第１導電形（例えばｎ形）のウエ
ル構造内に形成されている。
ル（具体的には、第１の領域ＳＣ1）は、例えばｐ形半
導体基板に設けられた第１導電形（例えばｎ形）のウエ
ル構造内に形成されている。
【００７１】尚、実施の形態２の半導体メモリセルにお
いて、第１の領域ＳＣ1と第３の領域ＳＣ3との間に、第
１導電形（例えばｎ++）の高濃度不純物含有層ＳＣ7を
形成すれば、第１のトランジスタＴＲ1のチャネル形成
領域ＣＨ1に蓄積される電位あるいは電荷の増加を図る
ことができる。
いて、第１の領域ＳＣ1と第３の領域ＳＣ3との間に、第
１導電形（例えばｎ++）の高濃度不純物含有層ＳＣ7を
形成すれば、第１のトランジスタＴＲ1のチャネル形成
領域ＣＨ1に蓄積される電位あるいは電荷の増加を図る
ことができる。
【００７２】実施の形態２の半導体メモリセルにおいて
は、第３のトランジスタＴＲ4がオン状態となることに
よって、第３の領域ＳＣ3における電位と第５の領域Ｓ
Ｃ5における電位が概ね等しくなり、第３のトランジス
タＴＲ4の動作によって接合型トランジスタＴＲ3の動作
が確実に制御される。
は、第３のトランジスタＴＲ4がオン状態となることに
よって、第３の領域ＳＣ3における電位と第５の領域Ｓ
Ｃ5における電位が概ね等しくなり、第３のトランジス
タＴＲ4の動作によって接合型トランジスタＴＲ3の動作
が確実に制御される。
【００７３】実施の形態２の半導体メモリセルの変形例
の模式的な一部断面図を、図１０の（Ａ）及び（Ｂ）に
示す。ここで、図１０の（Ａ）は半導体メモリセルの模
式的な一部断面図であり、図１０の（Ｂ）はゲート部と
各領域の模式的な配置図である。図１０の（Ａ）及び
（Ｂ）に示す例においては、支持基板上の絶縁層に囲ま
れた半導体層内に実施の形態２の構造を有する半導体メ
モリセルが形成されている。
の模式的な一部断面図を、図１０の（Ａ）及び（Ｂ）に
示す。ここで、図１０の（Ａ）は半導体メモリセルの模
式的な一部断面図であり、図１０の（Ｂ）はゲート部と
各領域の模式的な配置図である。図１０の（Ａ）及び
（Ｂ）に示す例においては、支持基板上の絶縁層に囲ま
れた半導体層内に実施の形態２の構造を有する半導体メ
モリセルが形成されている。
【００７４】実施の形態２の半導体メモリセルの変形例
の模式的な一部断面図を、更に、図１１の（Ａ）及び
（Ｂ）に示す。ここで、図１１の（Ａ）は半導体メモリ
セルの模式的な一部断面図であり、図１１の（Ｂ）はゲ
ート部と各領域の模式的な配置図である。尚、この半導
体メモリセルの原理図は図８の（Ｂ）に示したとおりで
ある。この図１１の（Ａ）及び（Ｂ）に示す半導体メモ
リセルにおいては、第６の領域ＳＣ6が、第１の領域Ｓ
Ｃ1の表面領域に設けられ、且つ、第１の領域ＳＣ 1と整
流接合を形成して接する。第６の領域ＳＣ6はシリサイ
ドから構成されている。第６の領域ＳＣ6と第１の領域
ＳＣ1とによってショットキ接合形のダイオードＤ1が構
成されており、ダイオードＤ1の一端は書き込み情報設
定線に接続されている。尚、この場合には、第２の領域
ＳＣ2は半導体から構成されていることが好ましい。図
１１に示した第６の領域ＳＣ6を図１０に示した半導体
メモリセルに適用することもできる。
の模式的な一部断面図を、更に、図１１の（Ａ）及び
（Ｂ）に示す。ここで、図１１の（Ａ）は半導体メモリ
セルの模式的な一部断面図であり、図１１の（Ｂ）はゲ
ート部と各領域の模式的な配置図である。尚、この半導
体メモリセルの原理図は図８の（Ｂ）に示したとおりで
ある。この図１１の（Ａ）及び（Ｂ）に示す半導体メモ
リセルにおいては、第６の領域ＳＣ6が、第１の領域Ｓ
Ｃ1の表面領域に設けられ、且つ、第１の領域ＳＣ 1と整
流接合を形成して接する。第６の領域ＳＣ6はシリサイ
ドから構成されている。第６の領域ＳＣ6と第１の領域
ＳＣ1とによってショットキ接合形のダイオードＤ1が構
成されており、ダイオードＤ1の一端は書き込み情報設
定線に接続されている。尚、この場合には、第２の領域
ＳＣ2は半導体から構成されていることが好ましい。図
１１に示した第６の領域ＳＣ6を図１０に示した半導体
メモリセルに適用することもできる。
【００７５】実施の形態２の半導体メモリセルは、実施
の形態１の半導体メモリセルの製造工程中の［工程−１
０］及び［工程−２０］と同様の工程を実行し（但し、
チャネル形成領域ＣＨ1を形成するために斜めイオン注
入を行う）、次いで、［工程−３０］と同様の工程にお
いて、第３の領域ＳＣ3の表面領域に斜めイオン注入法
によって第４の領域ＳＣ4を設け、更に、［工程−４
０］及び［工程−５０］と同様の工程を実行することに
よって製造することができる。あるいは又、［工程−１
０］〜［工程−３０］と同様の工程を実行して第４の領
域ＳＣ4を形成した後、第３の領域ＳＣ3の表面領域に隣
接した第４の領域ＳＣ4の部分を覆うようなゲート部を
更に形成し、次いで、［工程−４０］及び［工程−５
０］と同様の工程を実行することによっても製造するこ
とができる。尚、各工程における各種のイオン注入法に
おいては、接合型トランジスタＴＲ3の対向するゲート
領域の間の距離が最適化され、且つ、接合型トランジス
タＴＲ3の対向するそれぞれのゲート領域における不純
物濃度とチャネル領域ＣＨ3における不純物濃度とが最
適化されるように、第３の領域ＳＣ3、第４の領域ＳＣ4
及び第５の領域ＳＣ5のそれぞれを形成する。ここで、
イオン注入の順序は、本質的には任意である。
の形態１の半導体メモリセルの製造工程中の［工程−１
０］及び［工程−２０］と同様の工程を実行し（但し、
チャネル形成領域ＣＨ1を形成するために斜めイオン注
入を行う）、次いで、［工程−３０］と同様の工程にお
いて、第３の領域ＳＣ3の表面領域に斜めイオン注入法
によって第４の領域ＳＣ4を設け、更に、［工程−４
０］及び［工程−５０］と同様の工程を実行することに
よって製造することができる。あるいは又、［工程−１
０］〜［工程−３０］と同様の工程を実行して第４の領
域ＳＣ4を形成した後、第３の領域ＳＣ3の表面領域に隣
接した第４の領域ＳＣ4の部分を覆うようなゲート部を
更に形成し、次いで、［工程−４０］及び［工程−５
０］と同様の工程を実行することによっても製造するこ
とができる。尚、各工程における各種のイオン注入法に
おいては、接合型トランジスタＴＲ3の対向するゲート
領域の間の距離が最適化され、且つ、接合型トランジス
タＴＲ3の対向するそれぞれのゲート領域における不純
物濃度とチャネル領域ＣＨ3における不純物濃度とが最
適化されるように、第３の領域ＳＣ3、第４の領域ＳＣ4
及び第５の領域ＳＣ5のそれぞれを形成する。ここで、
イオン注入の順序は、本質的には任意である。
【００７６】（実施の形態３）実施の形態３は、本発明
の第３の態様に係る半導体メモリセルに関し、更には、
本発明の半導体メモリセルの製造方法に関する。図１２
の（Ａ）に原理図を、そして図１２の（Ｂ）に模式的な
一部断面図の一例を示すように、実施の形態３の半導体
メモリセルは、第１導電形（例えばｎ形）を有する読み
出し用の第１のトランジスタＴＲ1と、第２導電形（例
えばｐ形）を有する書き込み用の第２のトランジスタＴ
Ｒ2と、第１導電形（例えばｎ形）を有する電流制御用
の接合型トランジスタＴＲ3と、ダイオードＤから成
る。実施の形態３においては、第１のトランジスタＴＲ
1と第２のトランジスタＴＲ2は、１つの融合されたトラ
ンジスタから構成されている。即ち、実施の形態３にお
ける半導体メモリセルは面積的には１つのトランジスタ
相当の領域から構成されている。尚、図１２の（Ｂ）に
示す実施の形態３における半導体メモリセルにおいて
も、半導体メモリセル（具体的には、第１の領域Ｓ
Ｃ1）は、例えばｐ形半導体基板に設けられた第１導電
形（例えばｎ形）のウエル構造内に形成されている。
の第３の態様に係る半導体メモリセルに関し、更には、
本発明の半導体メモリセルの製造方法に関する。図１２
の（Ａ）に原理図を、そして図１２の（Ｂ）に模式的な
一部断面図の一例を示すように、実施の形態３の半導体
メモリセルは、第１導電形（例えばｎ形）を有する読み
出し用の第１のトランジスタＴＲ1と、第２導電形（例
えばｐ形）を有する書き込み用の第２のトランジスタＴ
Ｒ2と、第１導電形（例えばｎ形）を有する電流制御用
の接合型トランジスタＴＲ3と、ダイオードＤから成
る。実施の形態３においては、第１のトランジスタＴＲ
1と第２のトランジスタＴＲ2は、１つの融合されたトラ
ンジスタから構成されている。即ち、実施の形態３にお
ける半導体メモリセルは面積的には１つのトランジスタ
相当の領域から構成されている。尚、図１２の（Ｂ）に
示す実施の形態３における半導体メモリセルにおいて
も、半導体メモリセル（具体的には、第１の領域Ｓ
Ｃ1）は、例えばｐ形半導体基板に設けられた第１導電
形（例えばｎ形）のウエル構造内に形成されている。
【００７７】実施の形態３の半導体メモリセルの各領域
ＳＣ1〜ＳＣ5の構成は、実施の形態１にて説明した半導
体メモリセルの各領域ＳＣ1〜ＳＣ5の構成と同様とする
ことができるので詳細な説明は省略する。また、ゲート
部Ｇがメモリセル選択用の第１の配線（例えばワード
線）に接続され、第１の領域ＳＣ1と第２の領域ＳＣ2と
の間でダイオードＤが形成されている点は同じである。
実施の形態３の半導体メモリセルが実施の形態１の半導
体メモリセルと相違する点は、以下のとおりである。
ＳＣ1〜ＳＣ5の構成は、実施の形態１にて説明した半導
体メモリセルの各領域ＳＣ1〜ＳＣ5の構成と同様とする
ことができるので詳細な説明は省略する。また、ゲート
部Ｇがメモリセル選択用の第１の配線（例えばワード
線）に接続され、第１の領域ＳＣ1と第２の領域ＳＣ2と
の間でダイオードＤが形成されている点は同じである。
実施の形態３の半導体メモリセルが実施の形態１の半導
体メモリセルと相違する点は、以下のとおりである。
【００７８】即ち、第１の領域ＳＣ1がダイオードＤを
介して書き込み情報設定線（ビット線を兼用している）
に接続され、第２の領域ＳＣ2及び第５の領域ＳＣ5が書
き込み情報設定線（ビット線を兼用している）に接続さ
れ、接合型トランジスタＴＲ 3の他方のソース／ドレイ
ン領域を構成する第４の領域ＳＣ4の部分が所定の電位
線に接続されている点が相違している。
介して書き込み情報設定線（ビット線を兼用している）
に接続され、第２の領域ＳＣ2及び第５の領域ＳＣ5が書
き込み情報設定線（ビット線を兼用している）に接続さ
れ、接合型トランジスタＴＲ 3の他方のソース／ドレイ
ン領域を構成する第４の領域ＳＣ4の部分が所定の電位
線に接続されている点が相違している。
【００７９】実施の形態３の半導体メモリセルの変形例
の模式的な一部断面図を、図１３及び図１４に示す。図
１３及び図１４に示す例においては、支持基板上の絶縁
層に囲まれた半導体層内に実施の形態３の構造を有する
半導体メモリセルが形成されている。図１３に示した半
導体メモリセルと図１４に示した半導体メモリセルの相
違点は、第２の領域ＳＣ2がその程度下方まで延びてい
るかにある。その他の構造は同一である。
の模式的な一部断面図を、図１３及び図１４に示す。図
１３及び図１４に示す例においては、支持基板上の絶縁
層に囲まれた半導体層内に実施の形態３の構造を有する
半導体メモリセルが形成されている。図１３に示した半
導体メモリセルと図１４に示した半導体メモリセルの相
違点は、第２の領域ＳＣ2がその程度下方まで延びてい
るかにある。その他の構造は同一である。
【００８０】実施の形態３の半導体メモリセルの変形例
の模式的な一部断面図を、更に、図１５の（Ｂ）に示
す。尚、この半導体メモリセルの原理図は図１５の
（Ａ）に示したとおりである。この図１５の（Ｂ）に示
す半導体メモリセルにおいては、第６の領域ＳＣ6が、
第１の領域ＳＣ1の表面領域に設けられ、且つ、第１の
領域ＳＣ1と整流接合を形成して接する。第６の領域Ｓ
Ｃ6はシリサイドから構成されている。尚、この場合に
は、第２の領域ＳＣ2は半導体から構成されていること
が好ましい。第６の領域ＳＣ6と第１の領域ＳＣ1とによ
ってショットキ接合形のダイオードＤ1が構成されてお
り、ダイオードＤ1の一端は書き込み情報設定線に接続
されている。図１５の（Ｂ）に示した半導体メモリセル
の第６の領域ＳＣ6を図１３に示した半導体メモリセル
に適用することもできる。
の模式的な一部断面図を、更に、図１５の（Ｂ）に示
す。尚、この半導体メモリセルの原理図は図１５の
（Ａ）に示したとおりである。この図１５の（Ｂ）に示
す半導体メモリセルにおいては、第６の領域ＳＣ6が、
第１の領域ＳＣ1の表面領域に設けられ、且つ、第１の
領域ＳＣ1と整流接合を形成して接する。第６の領域Ｓ
Ｃ6はシリサイドから構成されている。尚、この場合に
は、第２の領域ＳＣ2は半導体から構成されていること
が好ましい。第６の領域ＳＣ6と第１の領域ＳＣ1とによ
ってショットキ接合形のダイオードＤ1が構成されてお
り、ダイオードＤ1の一端は書き込み情報設定線に接続
されている。図１５の（Ｂ）に示した半導体メモリセル
の第６の領域ＳＣ6を図１３に示した半導体メモリセル
に適用することもできる。
【００８１】実施の形態３の半導体メモリセルの変形例
の模式的な一部断面図を、更に、図１７の（Ａ）、図１
７の（Ｂ）及び図１８に示す。図１７の（Ａ）及び図１
７の（Ｂ）に示す半導体メモリセルの原理図は図１６の
（Ａ）に示したとおりである。一方、図１７に示す半導
体メモリセルの原理図は図１６の（Ｂ）に示したとおり
である。尚、図１７の（Ａ）に示す半導体メモリセルは
図１２の（Ｂ）に示した半導体メモリセルの変形であ
り、図１７の（Ｂ）に示す半導体メモリセルは図１３に
示した半導体メモリセルの変形であり、図１８に示す半
導体メモリセルは図１５の（Ｂ）に示した半導体メモリ
セルの変形である。
の模式的な一部断面図を、更に、図１７の（Ａ）、図１
７の（Ｂ）及び図１８に示す。図１７の（Ａ）及び図１
７の（Ｂ）に示す半導体メモリセルの原理図は図１６の
（Ａ）に示したとおりである。一方、図１７に示す半導
体メモリセルの原理図は図１６の（Ｂ）に示したとおり
である。尚、図１７の（Ａ）に示す半導体メモリセルは
図１２の（Ｂ）に示した半導体メモリセルの変形であ
り、図１７の（Ｂ）に示す半導体メモリセルは図１３に
示した半導体メモリセルの変形であり、図１８に示す半
導体メモリセルは図１５の（Ｂ）に示した半導体メモリ
セルの変形である。
【００８２】これらの半導体メモリセルにおいては、第
５の領域ＳＣ5は、書き込み情報設定線に接続される代
わりに、第３の領域ＳＣ3に接続されている。具体的に
は、第５の領域ＳＣ5と第３の領域ＳＣ3との接続は、例
えば、第３の領域ＳＣ3の一部分を半導体基板の表面近
傍まで延在させ、第４の領域ＳＣ4の外側で、第５の領
域ＳＣ5と第３の領域ＳＣ3の延在した部分とが接するよ
うな構造とすることによって、得ることができる。半導
体メモリセルをこのような構造にすることにより、半導
体メモリセルの配線構造の簡素化を図ることができる。
図１８に示した半導体メモリセルにおいては、第６の領
域ＳＣ6が、第１の領域ＳＣ1の表面領域に設けられ、且
つ、第１の領域ＳＣ1と整流接合を形成して接する。第
６の領域ＳＣ6はシリサイドから構成されている。尚、
この場合には、第２の領域ＳＣ2は半導体から構成され
ていることが好ましい。第６の領域ＳＣ6と第１の領域
ＳＣ1とによってショットキ接合形のダイオードＤ1が構
成されており、ダイオードＤ1の一端は書き込み情報設
定線に接続されている。
５の領域ＳＣ5は、書き込み情報設定線に接続される代
わりに、第３の領域ＳＣ3に接続されている。具体的に
は、第５の領域ＳＣ5と第３の領域ＳＣ3との接続は、例
えば、第３の領域ＳＣ3の一部分を半導体基板の表面近
傍まで延在させ、第４の領域ＳＣ4の外側で、第５の領
域ＳＣ5と第３の領域ＳＣ3の延在した部分とが接するよ
うな構造とすることによって、得ることができる。半導
体メモリセルをこのような構造にすることにより、半導
体メモリセルの配線構造の簡素化を図ることができる。
図１８に示した半導体メモリセルにおいては、第６の領
域ＳＣ6が、第１の領域ＳＣ1の表面領域に設けられ、且
つ、第１の領域ＳＣ1と整流接合を形成して接する。第
６の領域ＳＣ6はシリサイドから構成されている。尚、
この場合には、第２の領域ＳＣ2は半導体から構成され
ていることが好ましい。第６の領域ＳＣ6と第１の領域
ＳＣ1とによってショットキ接合形のダイオードＤ1が構
成されており、ダイオードＤ1の一端は書き込み情報設
定線に接続されている。
【００８３】尚、実施の形態３の半導体メモリセルにお
いても、第１の領域ＳＣ1と第３の領域ＳＣ3との間に、
第１導電形（例えばｎ++）の高濃度不純物含有層ＳＣ7
を形成すれば、第１のトランジスタＴＲ1のチャネル形
成領域ＣＨ1に蓄積される電位あるいは電荷の増加を図
ることができる。
いても、第１の領域ＳＣ1と第３の領域ＳＣ3との間に、
第１導電形（例えばｎ++）の高濃度不純物含有層ＳＣ7
を形成すれば、第１のトランジスタＴＲ1のチャネル形
成領域ＣＨ1に蓄積される電位あるいは電荷の増加を図
ることができる。
【００８４】実施の形態３の半導体メモリセルは、実施
の形態１にて説明した半導体メモリセルの製造方法と実
質的に同一の方法で製造することができるので、詳細な
説明は省略する。
の形態１にて説明した半導体メモリセルの製造方法と実
質的に同一の方法で製造することができるので、詳細な
説明は省略する。
【００８５】（実施の形態４）実施の形態４は、本発明
の第４の態様に係る半導体メモリセルに関し、更には、
本発明の半導体メモリセルの製造方法に関する。図１９
の（Ａ）に原理図を、そして図２０の（Ａ）に模式的な
一部断面図の一例を示すように、実施の形態４の半導体
メモリセルは、第１導電形（例えばｎ形）を有する読み
出し用の第１のトランジスタＴＲ1と、第２導電形（例
えばｐ形）を有する書き込み用の第２のトランジスタＴ
Ｒ2と、第１導電形（例えばｎ形）を有する電流制御用
の接合型トランジスタＴＲ3と、第２導電形（例えばｐ
形）を有する書き込み用の第３のトランジスタＴＲ
4と、ダイオードＤから成る。実施の形態４において
は、第１のトランジスタＴＲ1と第２のトランジスタＴ
Ｒ2と第３のトランジスタＴＲ4は、１つの融合されたト
ランジスタから構成されている。即ち、実施の形態４に
おける半導体メモリセルは面積的には１つのトランジス
タ相当の領域から構成されている。尚、図２０の（Ａ）
に示す実施の形態４における半導体メモリセルにおいて
も、半導体メモリセル（具体的には、第１の領域Ｓ
Ｃ1）は、例えばｐ形半導体基板に設けられた第１導電
形（例えばｎ形）のウエル構造内に形成されている。
の第４の態様に係る半導体メモリセルに関し、更には、
本発明の半導体メモリセルの製造方法に関する。図１９
の（Ａ）に原理図を、そして図２０の（Ａ）に模式的な
一部断面図の一例を示すように、実施の形態４の半導体
メモリセルは、第１導電形（例えばｎ形）を有する読み
出し用の第１のトランジスタＴＲ1と、第２導電形（例
えばｐ形）を有する書き込み用の第２のトランジスタＴ
Ｒ2と、第１導電形（例えばｎ形）を有する電流制御用
の接合型トランジスタＴＲ3と、第２導電形（例えばｐ
形）を有する書き込み用の第３のトランジスタＴＲ
4と、ダイオードＤから成る。実施の形態４において
は、第１のトランジスタＴＲ1と第２のトランジスタＴ
Ｒ2と第３のトランジスタＴＲ4は、１つの融合されたト
ランジスタから構成されている。即ち、実施の形態４に
おける半導体メモリセルは面積的には１つのトランジス
タ相当の領域から構成されている。尚、図２０の（Ａ）
に示す実施の形態４における半導体メモリセルにおいて
も、半導体メモリセル（具体的には、第１の領域Ｓ
Ｃ1）は、例えばｐ形半導体基板に設けられた第１導電
形（例えばｎ形）のウエル構造内に形成されている。
【００８６】実施の形態４の半導体メモリセルの各領域
ＳＣ1〜ＳＣ5の構成は、実施の形態２にて説明した半導
体メモリセルの各領域ＳＣ1〜ＳＣ5の構成と同様とする
ことができるので詳細な説明は省略する。また、ゲート
部Ｇがメモリセル選択用の第１の配線（例えばワード
線）に接続され、第１の領域ＳＣ1と第２の領域ＳＣ2と
の間でダイオードＤが形成されている点は同じである。
実施の形態４の半導体メモリセルが実施の形態２の半導
体メモリセルと相違する点は、以下のとおりである。
ＳＣ1〜ＳＣ5の構成は、実施の形態２にて説明した半導
体メモリセルの各領域ＳＣ1〜ＳＣ5の構成と同様とする
ことができるので詳細な説明は省略する。また、ゲート
部Ｇがメモリセル選択用の第１の配線（例えばワード
線）に接続され、第１の領域ＳＣ1と第２の領域ＳＣ2と
の間でダイオードＤが形成されている点は同じである。
実施の形態４の半導体メモリセルが実施の形態２の半導
体メモリセルと相違する点は、以下のとおりである。
【００８７】即ち、第１の領域ＳＣ1がダイオードＤを
介して書き込み情報設定線（ビット線を兼用している）
に接続され、第２の領域ＳＣ2が書き込み情報設定線
（ビット線を兼用している）に接続され、接合型トラン
ジスタＴＲ3の他方のソース／ドレイン領域を構成する
第４の領域ＳＣ4の部分が所定の電位線に接続されてい
る点が相違している。
介して書き込み情報設定線（ビット線を兼用している）
に接続され、第２の領域ＳＣ2が書き込み情報設定線
（ビット線を兼用している）に接続され、接合型トラン
ジスタＴＲ3の他方のソース／ドレイン領域を構成する
第４の領域ＳＣ4の部分が所定の電位線に接続されてい
る点が相違している。
【００８８】実施の形態４の半導体メモリセルの変形例
の模式的な一部断面図を、図２０の（Ｂ）及び図２１に
示す。図２０の（Ｂ）に示す例においては、支持基板上
の絶縁層に囲まれた半導体層内に実施の形態４の構造を
有する半導体メモリセルが形成されている。その他の構
造は図２０の（Ａ）に示した半導体メモリセルの構造と
同様である。図２１に示す半導体メモリセルの原理図は
図１９の（Ｂ）に示したとおりである。この図２１に示
す半導体メモリセルにおいては、第６の領域ＳＣ6が、
第１の領域ＳＣ1の表面領域に設けられ、且つ、第１の
領域ＳＣ1と整流接合を形成して接する。第６の領域Ｓ
Ｃ6はシリサイドから構成されている。尚、この場合に
は、第２の領域ＳＣ2は半導体から構成されていること
が好ましい。第６の領域ＳＣ6と第１の領域ＳＣ1とによ
ってショットキ接合形のダイオードＤ1が構成されてお
り、ダイオードＤ1の一端は書き込み情報設定線に接続
されている。尚、図２１に示した半導体メモリセルの第
６の領域ＳＣ6を図２０の（Ｂ）に示した半導体メモリ
セルに適用することもできる。
の模式的な一部断面図を、図２０の（Ｂ）及び図２１に
示す。図２０の（Ｂ）に示す例においては、支持基板上
の絶縁層に囲まれた半導体層内に実施の形態４の構造を
有する半導体メモリセルが形成されている。その他の構
造は図２０の（Ａ）に示した半導体メモリセルの構造と
同様である。図２１に示す半導体メモリセルの原理図は
図１９の（Ｂ）に示したとおりである。この図２１に示
す半導体メモリセルにおいては、第６の領域ＳＣ6が、
第１の領域ＳＣ1の表面領域に設けられ、且つ、第１の
領域ＳＣ1と整流接合を形成して接する。第６の領域Ｓ
Ｃ6はシリサイドから構成されている。尚、この場合に
は、第２の領域ＳＣ2は半導体から構成されていること
が好ましい。第６の領域ＳＣ6と第１の領域ＳＣ1とによ
ってショットキ接合形のダイオードＤ1が構成されてお
り、ダイオードＤ1の一端は書き込み情報設定線に接続
されている。尚、図２１に示した半導体メモリセルの第
６の領域ＳＣ6を図２０の（Ｂ）に示した半導体メモリ
セルに適用することもできる。
【００８９】尚、実施の形態４の半導体メモリセルにお
いても、第１の領域ＳＣ1と第３の領域ＳＣ3との間に、
第１導電形（例えばｎ++）の高濃度不純物含有層ＳＣ7
を形成すれば、第１のトランジスタＴＲ1のチャネル形
成領域ＣＨ1に蓄積される電位あるいは電荷の増加を図
ることができる。
いても、第１の領域ＳＣ1と第３の領域ＳＣ3との間に、
第１導電形（例えばｎ++）の高濃度不純物含有層ＳＣ7
を形成すれば、第１のトランジスタＴＲ1のチャネル形
成領域ＣＨ1に蓄積される電位あるいは電荷の増加を図
ることができる。
【００９０】実施の形態４の半導体メモリセルは、実施
の形態２にて説明した半導体メモリセルの製造方法と実
質的に同一の方法で製造することができるので詳細な説
明は省略する。
の形態２にて説明した半導体メモリセルの製造方法と実
質的に同一の方法で製造することができるので詳細な説
明は省略する。
【００９１】以下、実施の形態１〜実施の形態４の半導
体メモリセルの動作を説明するが、実施の形態１〜実施
の形態４の半導体メモリセルの動作原理は、実質的に同
じである。
体メモリセルの動作を説明するが、実施の形態１〜実施
の形態４の半導体メモリセルの動作原理は、実質的に同
じである。
【００９２】書き込み時、各部位における電位を以下の
表１のとおりとする。
表１のとおりとする。
【００９３】
【表１】 メモリセル選択用の第１の配線：ＶW 書き込み情報設定線 ”０”の書き込み時 ：Ｖ0 ”１”の書き込み時 ：Ｖ1
【００９４】読み出し時、各部位における電位を以下の
表２のとおりとする。また、読み出し時、実施の形態１
若しくは実施の形態２における第４の領域ＳＣ4が接続
されたメモリセル選択用の第２の配線、又は、実施の形
態３若しくは実施の形態４における第１の領域ＳＣ1が
接続された書き込み情報設定線（ビット線を兼用）の電
位を以下の表２のとおりとする。尚、メモリセル選択用
の第２の配線及び書き込み情報設定線を総称して第２の
配線等と表記する場合がある。ここで、実施の形態３若
しくは実施の形態４における第４の領域ＳＣ4が接続さ
れた配線には０電位を含む所定の電位が与えられてい
る。
表２のとおりとする。また、読み出し時、実施の形態１
若しくは実施の形態２における第４の領域ＳＣ4が接続
されたメモリセル選択用の第２の配線、又は、実施の形
態３若しくは実施の形態４における第１の領域ＳＣ1が
接続された書き込み情報設定線（ビット線を兼用）の電
位を以下の表２のとおりとする。尚、メモリセル選択用
の第２の配線及び書き込み情報設定線を総称して第２の
配線等と表記する場合がある。ここで、実施の形態３若
しくは実施の形態４における第４の領域ＳＣ4が接続さ
れた配線には０電位を含む所定の電位が与えられてい
る。
【００９５】
【表２】 メモリセル選択用の第１の配線：ＶR 第２の配線等 ：Ｖ2
【００９６】読み出し時、ゲート部から見た読み出し用
の第１のトランジスタＴＲ1のスレッショールド値を以
下の表３のとおりとする。また、読み出し用の第１のト
ランジスタＴＲ1における電位の関係を以下の表３のよ
うに設定する。尚、”０”の読み出し時と、”１”の読
み出し時とでは、チャネル形成領域ＣＨ1の電位が異な
る。この影響を受けて、”０”の読み出し時、及び、”
１”の読み出し時において、ゲート部から見た読み出し
用の第１のトランジスタＴＲ1のスレッショールド値が
変化する。但し、従来のＤＲＡＭが必要とするような大
きなキャパシタを必要としない。尚、電流制御用の接合
型トランジスタＴＲ3のオン／オフ電流比が大きい場合
には、｜ＶR｜≧｜ＶTH_11｜でも、誤読み出し無く、読
み出しを行うことができる。
の第１のトランジスタＴＲ1のスレッショールド値を以
下の表３のとおりとする。また、読み出し用の第１のト
ランジスタＴＲ1における電位の関係を以下の表３のよ
うに設定する。尚、”０”の読み出し時と、”１”の読
み出し時とでは、チャネル形成領域ＣＨ1の電位が異な
る。この影響を受けて、”０”の読み出し時、及び、”
１”の読み出し時において、ゲート部から見た読み出し
用の第１のトランジスタＴＲ1のスレッショールド値が
変化する。但し、従来のＤＲＡＭが必要とするような大
きなキャパシタを必要としない。尚、電流制御用の接合
型トランジスタＴＲ3のオン／オフ電流比が大きい場合
には、｜ＶR｜≧｜ＶTH_11｜でも、誤読み出し無く、読
み出しを行うことができる。
【００９７】
【表３】 ”０”の読み出し時：ＶTH_10 ”１”の読み出し時：ＶTH_11 ｜ＶTH_11｜＞｜ＶR｜＞｜ＶTH_10｜
【００９８】［情報の書き込み時］”０”（書き込み情
報設定線の電位：Ｖ0）又は”１”（書き込み情報設定
線の電位：Ｖ1）の情報の書き込み時、メモリセル選択
用の第１の配線の電位をＶW（＜０）とする。その結
果、書き込み用の第２のトランジスタＴＲ2のゲート部
Ｇ2の電位もＶW（＜０）となる。従って、書き込み用の
第２のトランジスタＴＲ 2はオンの状態である。それ
故、読み出し用の第１のトランジスタＴＲ1のチャネル
形成領域ＣＨ1の電位は、Ｖ0（”０”の情報の場合）又
はＶ1（”１”の情報の場合。尚、｜ＶW｜＜｜Ｖ1＋Ｖ
TH2｜の場合ＶW−ＶTH2）となる。
報設定線の電位：Ｖ0）又は”１”（書き込み情報設定
線の電位：Ｖ1）の情報の書き込み時、メモリセル選択
用の第１の配線の電位をＶW（＜０）とする。その結
果、書き込み用の第２のトランジスタＴＲ2のゲート部
Ｇ2の電位もＶW（＜０）となる。従って、書き込み用の
第２のトランジスタＴＲ 2はオンの状態である。それ
故、読み出し用の第１のトランジスタＴＲ1のチャネル
形成領域ＣＨ1の電位は、Ｖ0（”０”の情報の場合）又
はＶ1（”１”の情報の場合。尚、｜ＶW｜＜｜Ｖ1＋Ｖ
TH2｜の場合ＶW−ＶTH2）となる。
【００９９】情報の書き込み後、読み出し前の情報保持
状態においては、読み出し用の第１のトランジスタＴＲ
1及び書き込み用の第２のトランジスタＴＲ2が導通しな
いように、各トランジスタの各部分における電位を設定
する。このためには、例えば、メモリセル選択用の第１
の配線の電位を０（Ｖ）とし、書き込み情報設定線の電
位をＶ1とすればよい。
状態においては、読み出し用の第１のトランジスタＴＲ
1及び書き込み用の第２のトランジスタＴＲ2が導通しな
いように、各トランジスタの各部分における電位を設定
する。このためには、例えば、メモリセル選択用の第１
の配線の電位を０（Ｖ）とし、書き込み情報設定線の電
位をＶ1とすればよい。
【０１００】情報の書き込み時、読み出し用の第１のト
ランジスタＴＲ1のゲート部の電位はＶW（＜０）であ
る。従って、読み出し用の第１のトランジスタＴＲ1は
オフ状態である。こうして、”０”又は”１”の情報の
書き込み時、読み出し用の第１のトランジスタＴＲ1の
チャネル形成領域ＣＨ1の電位は、Ｖ0（”０”の情報の
場合）、又は、Ｖ1あるいはＶW−ＶTH2（”１”の情報
の場合）となり、この状態は情報の読み出し時まで、漏
洩電流（第１のトランジスタＴＲ1のチャネル形成領域
ＣＨ1と例えば半導体基板間、第２のトランジスタＴＲ2
のオフ電流等）のために経時変化するが、許容範囲内に
保持される。尚、読み出し用の第１のトランジスタＴＲ
1のチャネル形成領域ＣＨ1の電位の経時変化が読み出し
動作に誤りを与える程大きくなる前に、所謂リフレッシ
ュ動作を行う。
ランジスタＴＲ1のゲート部の電位はＶW（＜０）であ
る。従って、読み出し用の第１のトランジスタＴＲ1は
オフ状態である。こうして、”０”又は”１”の情報の
書き込み時、読み出し用の第１のトランジスタＴＲ1の
チャネル形成領域ＣＨ1の電位は、Ｖ0（”０”の情報の
場合）、又は、Ｖ1あるいはＶW−ＶTH2（”１”の情報
の場合）となり、この状態は情報の読み出し時まで、漏
洩電流（第１のトランジスタＴＲ1のチャネル形成領域
ＣＨ1と例えば半導体基板間、第２のトランジスタＴＲ2
のオフ電流等）のために経時変化するが、許容範囲内に
保持される。尚、読み出し用の第１のトランジスタＴＲ
1のチャネル形成領域ＣＨ1の電位の経時変化が読み出し
動作に誤りを与える程大きくなる前に、所謂リフレッシ
ュ動作を行う。
【０１０１】［情報の読み出し時］”０”又は”１”の
情報の読み出し時、メモリセル選択用の第１の配線の電
位はＶR（＞０）である。その結果、書き込み用の第２
のトランジスタＴＲ2のゲート部の電位はＶR（＞０）と
なり、書き込み用の第２のトランジスタＴＲ2はオフの
状態である。
情報の読み出し時、メモリセル選択用の第１の配線の電
位はＶR（＞０）である。その結果、書き込み用の第２
のトランジスタＴＲ2のゲート部の電位はＶR（＞０）と
なり、書き込み用の第２のトランジスタＴＲ2はオフの
状態である。
【０１０２】読み出し用の第１のトランジスタＴＲ1の
ゲート部の電位はＶR（＞０）である。また、ゲート部
から見た読み出し用の第１のトランジスタＴＲ1のスレ
ッショールド値は、ＶTH_10又はＶTH_11である。この読
み出し用の第１のトランジスタＴＲ1のスレッショール
ド値は、チャネル形成領域ＣＨ1の電位の状態に依存す
る。これらの電位の間には、 ｜ＶTH_11｜＞｜ＶR｜＞｜ＶTH_10｜ という関係がある。従って、蓄積された情報が”０”の
場合、読み出し用の第１のトランジスタＴＲ1はオン状
態となる。また、蓄積された情報が”１”の場合、読み
出し用の第１のトランジスタＴＲ1はオフ状態となる。
但し、電流制御用の接合型トランジスタＴＲ3のオン／
オフ電流比が大きい場合には、｜ＶR｜≧｜ＶTH_11｜で
も、誤読み出し無く、読み出しを行うことができる。
ゲート部の電位はＶR（＞０）である。また、ゲート部
から見た読み出し用の第１のトランジスタＴＲ1のスレ
ッショールド値は、ＶTH_10又はＶTH_11である。この読
み出し用の第１のトランジスタＴＲ1のスレッショール
ド値は、チャネル形成領域ＣＨ1の電位の状態に依存す
る。これらの電位の間には、 ｜ＶTH_11｜＞｜ＶR｜＞｜ＶTH_10｜ という関係がある。従って、蓄積された情報が”０”の
場合、読み出し用の第１のトランジスタＴＲ1はオン状
態となる。また、蓄積された情報が”１”の場合、読み
出し用の第１のトランジスタＴＲ1はオフ状態となる。
但し、電流制御用の接合型トランジスタＴＲ3のオン／
オフ電流比が大きい場合には、｜ＶR｜≧｜ＶTH_11｜で
も、誤読み出し無く、読み出しを行うことができる。
【０１０３】更には、電流制御用の接合型トランジスタ
ＴＲ3のゲート領域を構成する第３の領域ＳＣ3及び第５
の領域ＳＣ5に対するバイアス条件に基づき、読み出し
用の第１のトランジスタＴＲ1は電流制御用の接合型ト
ランジスタＴＲ3によって制御される。即ち、蓄積され
た情報が”０”の場合、電流制御用の接合型トランジス
タＴＲ3をオン状態とし、蓄積された情報が”１”の場
合、電流制御用の接合型トランジスタＴＲ3をオフ状態
とする。
ＴＲ3のゲート領域を構成する第３の領域ＳＣ3及び第５
の領域ＳＣ5に対するバイアス条件に基づき、読み出し
用の第１のトランジスタＴＲ1は電流制御用の接合型ト
ランジスタＴＲ3によって制御される。即ち、蓄積され
た情報が”０”の場合、電流制御用の接合型トランジス
タＴＲ3をオン状態とし、蓄積された情報が”１”の場
合、電流制御用の接合型トランジスタＴＲ3をオフ状態
とする。
【０１０４】こうして、蓄積された情報に依存して読み
出し用の第１のトランジスタＴＲ1は、確実にオン状態
又はオフ状態となる。第４の領域ＳＣ4はメモリセル選
択用の第２の配線（例えばビット線）に接続され、ある
いは又、第１の領域ＳＣ1はビット線を兼用した書き込
み情報設定線に接続されているので、蓄積された情
報（”０”あるいは”１”）に依存して、読み出し用の
第１のトランジスタＴＲ1に電流が流れ、あるいは流れ
ない。こうして、蓄積された情報を読み出し用の第１の
トランジスタＴＲ1によって読み出すことができる。
出し用の第１のトランジスタＴＲ1は、確実にオン状態
又はオフ状態となる。第４の領域ＳＣ4はメモリセル選
択用の第２の配線（例えばビット線）に接続され、ある
いは又、第１の領域ＳＣ1はビット線を兼用した書き込
み情報設定線に接続されているので、蓄積された情
報（”０”あるいは”１”）に依存して、読み出し用の
第１のトランジスタＴＲ1に電流が流れ、あるいは流れ
ない。こうして、蓄積された情報を読み出し用の第１の
トランジスタＴＲ1によって読み出すことができる。
【０１０５】以上に説明した読み出し用の第１のトラン
ジスタＴＲ1、書き込み用の第２のトランジスタＴＲ2及
び電流制御用の接合型トランジスタＴＲ3の動作状態を
表４に纏めた。尚、表４中、各電位の値は例示であり、
上記の条件を満足する値ならば如何なる値をとることも
可能である。
ジスタＴＲ1、書き込み用の第２のトランジスタＴＲ2及
び電流制御用の接合型トランジスタＴＲ3の動作状態を
表４に纏めた。尚、表４中、各電位の値は例示であり、
上記の条件を満足する値ならば如何なる値をとることも
可能である。
【０１０６】
【表４】
【０１０７】以上、好ましい発明の実施の形態に基づき
本発明の半導体メモリセルを説明したが、本発明はこれ
らの発明の実施の形態に限定されない。発明の実施の形
態にて説明した半導体メモリセルの構造や電圧、電位等
の数値は例示であり、適宜変更することができる。ま
た、例えば、各発明の実施の形態にて説明した本発明の
半導体メモリセルにおいて、読み出し用の第１のトラン
ジスタＴＲ1及び電流制御用の接合型トランジスタＴＲ3
をｐ形トランジスタとし、書き込み用の第２のトランジ
スタＴＲ2や書き込み用の第３のトランジスタＴＲ4をｎ
形トランジスタとすることができる。各トランジスタに
おける各要素の配置は例示であり、適宜変更することが
できる。また、各種の領域への不純物の導入はイオン注
入法だけでなく、拡散法にて行うこともできる。また、
シリコン半導体のみならず、例えばＧａＡｓ系等の化合
物半導体から構成されたメモリセルにも本発明を適用す
ることができる。
本発明の半導体メモリセルを説明したが、本発明はこれ
らの発明の実施の形態に限定されない。発明の実施の形
態にて説明した半導体メモリセルの構造や電圧、電位等
の数値は例示であり、適宜変更することができる。ま
た、例えば、各発明の実施の形態にて説明した本発明の
半導体メモリセルにおいて、読み出し用の第１のトラン
ジスタＴＲ1及び電流制御用の接合型トランジスタＴＲ3
をｐ形トランジスタとし、書き込み用の第２のトランジ
スタＴＲ2や書き込み用の第３のトランジスタＴＲ4をｎ
形トランジスタとすることができる。各トランジスタに
おける各要素の配置は例示であり、適宜変更することが
できる。また、各種の領域への不純物の導入はイオン注
入法だけでなく、拡散法にて行うこともできる。また、
シリコン半導体のみならず、例えばＧａＡｓ系等の化合
物半導体から構成されたメモリセルにも本発明を適用す
ることができる。
【０１０８】
【発明の効果】本発明の半導体メモリセルにおいては、
読み出し用の第１のトランジスタのチャネル形成領域に
蓄積された電位あるいは電荷（情報）に依存して、読み
出し用の第１のトランジスタの動作が規定され、リフレ
ッシュ時間内に読み出されるトランジスタの電流として
の情報は、付加的に追加されたとしてもそのコンデンサ
容量（例えば、ゲート部の容量＋付加容量等）の大きさ
に依存することがない。従って、従来の半導体メモリセ
ルにおけるキャパシタ容量の問題を解決することができ
るし、リフレッシュ時間調整のために付加的なキャパシ
タを加えることがあっても、従来のＤＲＡＭのような著
しく大きなキャパシタを必要としない。そして、半導体
メモリセルの最大面積は２つのトランジスタの面積に等
しいかそれ以下である。
読み出し用の第１のトランジスタのチャネル形成領域に
蓄積された電位あるいは電荷（情報）に依存して、読み
出し用の第１のトランジスタの動作が規定され、リフレ
ッシュ時間内に読み出されるトランジスタの電流として
の情報は、付加的に追加されたとしてもそのコンデンサ
容量（例えば、ゲート部の容量＋付加容量等）の大きさ
に依存することがない。従って、従来の半導体メモリセ
ルにおけるキャパシタ容量の問題を解決することができ
るし、リフレッシュ時間調整のために付加的なキャパシ
タを加えることがあっても、従来のＤＲＡＭのような著
しく大きなキャパシタを必要としない。そして、半導体
メモリセルの最大面積は２つのトランジスタの面積に等
しいかそれ以下である。
【０１０９】しかも、電流制御用の接合型トランジスタ
が備えられており、この接合型トランジスタは、情報の
読み出し時、オン／オフ制御されるので、第２の領域乃
至第３の領域を流れる電流のマージンを非常に大きくと
れる結果、ビット線に接続される半導体メモリセルの数
に制限を受け難く、また、半導体メモリセルの情報保持
時間（リテンション時間）を長くすることができる。
が備えられており、この接合型トランジスタは、情報の
読み出し時、オン／オフ制御されるので、第２の領域乃
至第３の領域を流れる電流のマージンを非常に大きくと
れる結果、ビット線に接続される半導体メモリセルの数
に制限を受け難く、また、半導体メモリセルの情報保持
時間（リテンション時間）を長くすることができる。
【０１１０】また、本発明の第２の態様又は第４の態様
の半導体メモリセルにおいては、ゲート部が第４の領域
の表面領域の端部まで延びた構造を有し、第５の領域を
自己整合的に形成することができるので、半導体メモリ
セルの面積を一層小さくすることができる。
の半導体メモリセルにおいては、ゲート部が第４の領域
の表面領域の端部まで延びた構造を有し、第５の領域を
自己整合的に形成することができるので、半導体メモリ
セルの面積を一層小さくすることができる。
【０１１１】本発明の半導体メモリセルのプロセスは、
図２２及び図２３に示したように、ＭＯＳロジック回路
形成プロセスとコンパチブルである。従って、ほぼ１ト
ランジスタの面積で半導体メモリセルを実現することが
でき、しかも、ＭＯＳロジック回路内にＤＲＡＭ機能を
ほんの僅かの工程の増加のみで組み込むことができる。
また、必ずしもＳＯＩ技術を用いることなく、従来の半
導体メモリセルの製造技術で、ほぼ１トランジスタ分の
面積の半導体メモリセルを実現することができる。
図２２及び図２３に示したように、ＭＯＳロジック回路
形成プロセスとコンパチブルである。従って、ほぼ１ト
ランジスタの面積で半導体メモリセルを実現することが
でき、しかも、ＭＯＳロジック回路内にＤＲＡＭ機能を
ほんの僅かの工程の増加のみで組み込むことができる。
また、必ずしもＳＯＩ技術を用いることなく、従来の半
導体メモリセルの製造技術で、ほぼ１トランジスタ分の
面積の半導体メモリセルを実現することができる。
【図１】本発明の第１の態様に係る半導体メモリセルの
原理図、及び発明の実施の形態１の半導体メモリセルの
模式的な一部断面図である。
原理図、及び発明の実施の形態１の半導体メモリセルの
模式的な一部断面図である。
【図２】発明の実施の形態１の半導体メモリセルの変形
例の模式的な一部断面図である。
例の模式的な一部断面図である。
【図３】本発明の第１の態様に係る半導体メモリセルの
変形の原理図、及び発明の実施の形態１の半導体メモリ
セルの変形例の模式的な一部断面図である。
変形の原理図、及び発明の実施の形態１の半導体メモリ
セルの変形例の模式的な一部断面図である。
【図４】本発明の第１の態様に係る半導体メモリセルの
別の変形の原理図である。
別の変形の原理図である。
【図５】発明の実施の形態１の半導体メモリセルの変形
例の模式的な一部断面図及び各領域の模式的な配置図で
ある。
例の模式的な一部断面図及び各領域の模式的な配置図で
ある。
【図６】発明の実施の形態１の半導体メモリセルの変形
例の模式的な一部断面図及び各領域の模式的な配置図で
ある。
例の模式的な一部断面図及び各領域の模式的な配置図で
ある。
【図７】発明の実施の形態１の半導体メモリセルの変形
例の模式的な一部断面図及び各領域の模式的な配置図で
ある。
例の模式的な一部断面図及び各領域の模式的な配置図で
ある。
【図８】本発明の第２の態様に係る半導体メモリセルの
原理図である。
原理図である。
【図９】発明の実施の形態２の半導体メモリセルの模式
的な一部断面図及び各領域の模式的な配置図である。
的な一部断面図及び各領域の模式的な配置図である。
【図１０】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図及び各領域の模式的な配置図
である。
形例の模式的な一部断面図及び各領域の模式的な配置図
である。
【図１１】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図及び各領域の模式的な配置図
である。
形例の模式的な一部断面図及び各領域の模式的な配置図
である。
【図１２】本発明の第３の態様に係る半導体メモリセル
の原理図、及び発明の実施の形態３の半導体メモリセル
の模式的な一部断面図である。
の原理図、及び発明の実施の形態３の半導体メモリセル
の模式的な一部断面図である。
【図１３】発明の実施の形態３の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図１４】発明の実施の形態３の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図１５】本発明の第３の態様に係る半導体メモリセル
の変形の原理図、及び発明の実施の形態３の半導体メモ
リセルの変形例の模式的な一部断面図である。
の変形の原理図、及び発明の実施の形態３の半導体メモ
リセルの変形例の模式的な一部断面図である。
【図１６】本発明の第３の態様に係る半導体メモリセル
の別の変形の原理図である。
の別の変形の原理図である。
【図１７】発明の実施の形態３の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図１８】発明の実施の形態３の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図１９】本発明の第４の態様に係る半導体メモリセル
の原理図、及び発明の実施の形態４の半導体メモリセル
の模式的な一部断面図である。
の原理図、及び発明の実施の形態４の半導体メモリセル
の模式的な一部断面図である。
【図２０】発明の実施の形態４の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図２１】発明の実施の形態４の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図２２】発明の実施の形態１の半導体メモリセルの製
造方法を説明するための半導体基板等の模式的な一部断
面図である。
造方法を説明するための半導体基板等の模式的な一部断
面図である。
【図２３】図２２に引き続き、発明の実施の形態１の半
導体メモリセルの製造方法を説明するための半導体基板
等の模式的な一部断面図である。
導体メモリセルの製造方法を説明するための半導体基板
等の模式的な一部断面図である。
【図２４】従来の１トランジスタメモリセルの概念図で
ある。
ある。
【図２５】従来のトレンチキャパシタセル構造を有する
メモリセルの断面図である。
メモリセルの断面図である。
ＴＲ1・・・第１のトランジスタ、ＴＲ2・・・第２のト
ランジスタ、ＴＲ3・・・接合型トランジスタ、ＴＲ4・
・・第３のトランジスタ、ＳＣ1・・・第１の領域、Ｓ
Ｃ2・・・第２の領域、ＳＣ3・・・第３の領域、ＳＣ4
・・・第４の領域、ＳＣ5・・・第５の領域、ＳＣ6・・
・第６の領域、ＳＣ7・・・高濃度不純物含有層、Ｃ
Ｈ1，ＣＨ2，ＣＨ4・・・チャネル形成領域、ＣＨ3・・
・チャネル領域、Ｇ・・・ゲート部、１０・・・ｐ形シ
リコン半導体基板、１１・・・ゲート酸化膜（バリア
層）、１２，１３・・・イオン注入用マスク
ランジスタ、ＴＲ3・・・接合型トランジスタ、ＴＲ4・
・・第３のトランジスタ、ＳＣ1・・・第１の領域、Ｓ
Ｃ2・・・第２の領域、ＳＣ3・・・第３の領域、ＳＣ4
・・・第４の領域、ＳＣ5・・・第５の領域、ＳＣ6・・
・第６の領域、ＳＣ7・・・高濃度不純物含有層、Ｃ
Ｈ1，ＣＨ2，ＣＨ4・・・チャネル形成領域、ＣＨ3・・
・チャネル領域、Ｇ・・・ゲート部、１０・・・ｐ形シ
リコン半導体基板、１１・・・ゲート酸化膜（バリア
層）、１２，１３・・・イオン注入用マスク
Claims (21)
- 【請求項１】第１導電形を有する読み出し用の第１のト
ランジスタと、第２導電形を有する書き込み用の第２の
トランジスタと、第１導電形を有する電流制御用の接合
型トランジスタから成り、 （イ）第１導電形を有する半導体性の第１の領域、 （ロ）第１の領域の表面領域に設けられ、且つ、整流接
合を形成して接する半導体性又は導電性の第２の領域、 （ハ）第１の領域の表面領域に設けられ、且つ、第２の
領域とは離間して設けられた、第２導電形を有する半導
体性の第３の領域、 （ニ）第３の領域の表面領域に設けられた、第１導電形
を有する半導体性の第４の領域、 （ホ）第４の領域の表面領域に設けられ、且つ、整流接
合を形成して接する半導体性又は導電性の第５の領域、
並びに、 （ヘ）第１の領域と第４の領域、及び、第２の領域と第
３の領域を橋渡すごとくバリア層を介して設けられ、第
１のトランジスタと第２のトランジスタとで共有された
ゲート部、を有する半導体メモリセルであって、 （Ａ−１）第１のトランジスタの一方のソース／ドレイ
ン領域は、第４の領域の表面領域から構成され、 （Ａ−２）第１のトランジスタの他方のソース／ドレイ
ン領域は、第２の領域と第３の領域とで挟まれた第１の
領域の表面領域から構成され、 （Ａ−３）第１のトランジスタのチャネル形成領域は、
第１の領域の該表面領域と第４の領域の該表面領域とで
挟まれた第３の領域の表面領域から構成され、 （Ｂ−１）第２のトランジスタの一方のソース／ドレイ
ン領域は、第２の領域から構成され、 （Ｂ−２）第２のトランジスタの他方のソース／ドレイ
ン領域は、第１のトランジスタのチャネル形成領域を構
成する第３の領域の該表面領域から構成され、 （Ｂ−３）第２のトランジスタのチャネル形成領域は、
第１のトランジスタの他方のソース／ドレイン領域を構
成する第１の領域の該表面領域から構成され、 （Ｃ−１）接合型トランジスタのゲート領域は、第５の
領域、及び、該第５の領域と対向する第３の領域の部分
から構成され、 （Ｃ−２）接合型トランジスタのチャネル領域は、第５
の領域と第３の領域の該部分とで挟まれた第４の領域の
一部から構成され、 （Ｃ−３）接合型トランジスタの一方のソース／ドレイ
ン領域は、接合型トランジスタのチャネル領域の一端か
ら延び、且つ、第１のトランジスタの一方のソース／ド
レイン領域を構成する第４の領域の部分から構成され、 （Ｃ−４）接合型トランジスタの他方のソース／ドレイ
ン領域は、接合型トランジスタのチャネル領域の他端か
ら延びる第４の領域の部分から構成され、 （Ｄ）ゲート部は、メモリセル選択用の第１の配線に接
続され、 （Ｅ）第１の領域と第２の領域との間でダイオードが形
成され、第１の領域は該ダイオードを介して書き込み情
報設定線に接続され、 （Ｆ）第２の領域は、書き込み情報設定線に接続され、 （Ｇ）接合型トランジスタの他方のソース／ドレイン領
域を構成する第４の領域の部分は、メモリセル選択用の
第２の配線に接続され、 （Ｈ）第５の領域は、所定の電位線に接続されているこ
とを特徴とする半導体メモリセル。 - 【請求項２】第１の領域の表面領域に設けられ、且つ、
整流接合を形成して接する半導体性又は導電性の第６の
領域を有し、該第６の領域と第１の領域とによってダイ
オードが構成され、該ダイオードの一端は書き込み情報
設定線に接続されていることを特徴とする請求項１に記
載の半導体メモリセル。 - 【請求項３】第１の領域の表面に設けられ、且つ、整流
接合を形成して接する半導体性又は導電性の第６の領域
を有し、該整流接合はショットキ接合又はＩＳＯ型ヘテ
ロ接合といった多数キャリア接合であり、該第６の領域
と第１の領域とによってダイオードが構成され、該第６
の領域は書き込み情報設定線の一部分と共通であること
を特徴とする請求項１に記載の半導体メモリセル。 - 【請求項４】第５の領域は、所定の電位線に接続される
代わりに、第３の領域に接続されていることを特徴とす
る請求項１に記載の半導体メモリセル。 - 【請求項５】第１の領域の表面領域に設けられ、且つ、
整流接合を形成して接する半導体性又は導電性の第６の
領域を有し、該第６の領域と第１の領域とによってダイ
オードが構成され、該ダイオードの一端は書き込み情報
設定線に接続されていることを特徴とする請求項４に記
載の半導体メモリセル。 - 【請求項６】第１の領域の表面に設けられ、且つ、整流
接合を形成して接する半導体性又は導電性の第６の領域
を有し、該整流接合はショットキ接合又はＩＳＯ型ヘテ
ロ接合といった多数キャリア接合であり、該第６の領域
と第１の領域とによってダイオードが構成され、該第６
の領域は書き込み情報設定線の一部分と共通であること
を特徴とする請求項４に記載の半導体メモリセル。 - 【請求項７】第１導電形を有する読み出し用の第１のト
ランジスタと、第２導電形を有する書き込み用の第２の
トランジスタと、第１導電形を有する電流制御用の接合
型トランジスタと、第２導電形を有する書き込み用の第
３のトランジスタから成り、 （イ）第１導電形を有する半導体性の第１の領域、 （ロ）第１の領域の表面領域に設けられ、且つ、整流接
合を形成して接する半導体性又は導電性の第２の領域、 （ハ）第１の領域の表面領域に設けられ、且つ、第２の
領域とは離間して設けられた、第２導電形の半導体性の
第３の領域、 （ニ）第３の領域の表面領域に設けらた、第１導電形を
有する半導体性の第４の領域、 （ホ）第４の領域の表面領域に設けられ、且つ、整流接
合を形成して接する半導体性又は導電性の第５の領域、
並びに、 （ヘ）第１の領域と第４の領域、第２の領域と第３の領
域、及び、第３の領域と第５の領域を橋渡すごとくバリ
ア層を介して設けられ、第１のトランジスタと第２のト
ランジスタと第３のトランジスタで共有されたゲート
部、を有する半導体メモリセルであって、 （Ａ−１）第１のトランジスタの一方のソース／ドレイ
ン領域は、第４の領域の表面領域から構成され、 （Ａ−２）第１のトランジスタの他方のソース／ドレイ
ン領域は、第２の領域と第３の領域とで挟まれた第１の
領域の表面領域から構成され、 （Ａ−３）第１のトランジスタのチャネル形成領域は、
第１の領域の該表面領域と第４の領域の該表面領域とで
挟まれた第３の領域の表面領域から構成され、 （Ｂ−１）第２のトランジスタの一方のソース／ドレイ
ン領域は、第２の領域から構成され、 （Ｂ−２）第２のトランジスタの他方のソース／ドレイ
ン領域は、第１のトランジスタのチャネル形成領域を構
成する第３の領域の該表面領域から構成され、 （Ｂ−３）第２のトランジスタのチャネル形成領域は、
第１のトランジスタの他方のソース／ドレイン領域を構
成する第１の領域の該表面領域から構成され、 （Ｃ−１）接合型トランジスタのゲート領域は、第５の
領域、及び、該第５の領域と対向する第３の領域の部分
から構成され、 （Ｃ−２）接合型トランジスタのチャネル領域は、第５
の領域と第３の領域の該部分とで挟まれた第４の領域の
一部から構成され、 （Ｃ−３）接合型トランジスタの一方のソース／ドレイ
ン領域は、接合型トランジスタのチャネル領域の一端か
ら延び、且つ、第１のトランジスタの一方のソース／ド
レイン領域を構成する第４の領域の部分から構成され、 （Ｃ−４）接合型トランジスタの他方のソース／ドレイ
ン領域は、接合型トランジスタのチャネル領域の他端か
ら延びる第４の領域の部分から構成され、 （Ｄ−１）第３のトランジスタの一方のソース／ドレイ
ン領域は、第１のトランジスタのチャネル形成領域を構
成する第３の領域の該表面領域から構成され、 （Ｄ−２）第３のトランジスタの他方のソース／ドレイ
ン領域は、第５の領域から構成され、 （Ｄ−３）第３のトランジスタのチャネル形成領域は、
第１のトランジスタの一方のソース／ドレイン領域に相
当する第４の領域の該表面領域から構成され、 （Ｅ）ゲート部は、メモリセル選択用の第１の配線に接
続され、 （Ｆ）第１の領域と第２の領域との間でダイオードが形
成され、第１の領域は該ダイオードを介して書き込み情
報設定線に接続され、 （Ｇ）第２の領域は、書き込み情報設定線に接続され、 （Ｈ）接合型トランジスタの他方のソース／ドレイン領
域を構成する第４の領域の部分は、メモリセル選択用の
第２の配線に接続されていることを特徴とする半導体メ
モリセル。 - 【請求項８】第１の領域の表面領域に設けられ、且つ、
整流接合を形成して接する半導体性又は導電性の第６の
領域を有し、該第６の領域と第１の領域とによってダイ
オードが構成され、該ダイオードの一端は書き込み情報
設定線に接続されていることを特徴とする請求項７に記
載の半導体メモリセル。 - 【請求項９】第１の領域の表面に設けられ、且つ、整流
接合を形成して接する半導体性又は導電性の第６の領域
を有し、該整流接合はショットキ接合又はＩＳＯ型ヘテ
ロ接合といった多数キャリア接合であり、該第６の領域
と第１の領域とによってダイオードが構成され、該第６
の領域は書き込み情報設定線の一部分と共通であること
を特徴とする請求項７に記載の半導体メモリセル。 - 【請求項１０】第１導電形を有する読み出し用の第１の
トランジスタと、第２導電形を有する書き込み用の第２
のトランジスタと、第１導電形を有する電流制御用の接
合型トランジスタから成り、 （イ）第１導電形を有する半導体性の第１の領域、 （ロ）第１の領域の表面領域に設けられ、且つ、整流接
合を形成して接する半導体性又は導電性の第２の領域、 （ハ）第１の領域の表面領域に設けられ、且つ、第２の
領域とは離間して設けられた、第２導電形の半導体性の
第３の領域、 （ニ）第３の領域の表面領域に設けられた、第１導電形
を有する半導体性の第４の領域、 （ホ）第４の領域の表面領域に設けられ、且つ、整流接
合を形成して接する半導体性又は導電性の第５の領域、
並びに、 （ヘ）第１の領域と第４の領域、及び、第２の領域と第
３の領域を橋渡すごとくバリア層を介して設けられ、第
１のトランジスタと第２のトランジスタとで共有された
ゲート部、を有する半導体メモリセルであって、 （Ａ−１）第１のトランジスタの一方のソース／ドレイ
ン領域は、第４の領域の表面領域から構成され、 （Ａ−２）第１のトランジスタの他方のソース／ドレイ
ン領域は、第２の領域と第３の領域とで挟まれた第１の
領域の表面領域から構成され、 （Ａ−３）第１のトランジスタのチャネル形成領域は、
第１の領域の該表面領域と第４の領域の該表面領域とで
挟まれた第３の領域の表面領域から構成され、 （Ｂ−１）第２のトランジスタの一方のソース／ドレイ
ン領域は、第２の領域から構成され、 （Ｂ−２）第２のトランジスタの他方のソース／ドレイ
ン領域は、第１のトランジスタのチャネル形成領域を構
成する第３の領域の該表面領域から構成され、 （Ｂ−３）第２のトランジスタのチャネル形成領域は、
第１のトランジスタの他方のソース／ドレイン領域を構
成する第１の領域の該表面領域から構成され、 （Ｃ−１）接合型トランジスタのゲート領域は、第５の
領域、及び、該第５の領域と対向する第３の領域の部分
から構成され、 （Ｃ−２）接合型トランジスタのチャネル領域は、第５
の領域と第３の領域の該部分とで挟まれた第４の領域の
一部から構成され、 （Ｃ−３）接合型トランジスタの一方のソース／ドレイ
ン領域は、接合型トランジスタのチャネル領域の一端か
ら延び、且つ、第１のトランジスタの一方のソース／ド
レイン領域を構成する第４の領域の部分から構成され、 （Ｃ−４）接合型トランジスタの他方のソース／ドレイ
ン領域は、接合型トランジスタのチャネル領域の他端か
ら延びる第４の領域の部分から構成され、 （Ｄ）ゲート部は、メモリセル選択用の第１の配線に接
続され、 （Ｅ）第１の領域と第２の領域との間でダイオードが形
成され、第１の領域は該ダイオードを介して書き込み情
報設定線に接続され、 （Ｆ）第２の領域及び第５の領域は、書き込み情報設定
線に接続され、 （Ｇ）接合型トランジスタの他方のソース／ドレイン領
域を構成する第４の領域の部分は、所定の電位線に接続
されていることを特徴とする半導体メモリセル。 - 【請求項１１】第１の領域の表面領域に設けられ、且
つ、整流接合を形成して接する半導体性又は導電性の第
６の領域を有し、該第６の領域と第１の領域とによって
ダイオードが構成され、該ダイオードの一端は書き込み
情報設定線に接続されていることを特徴とする請求項１
０に記載の半導体メモリセル。 - 【請求項１２】第１の領域の表面に設けられ、且つ、整
流接合を形成して接する半導体性又は導電性の第６の領
域を有し、該整流接合はショットキ接合又はＩＳＯ型ヘ
テロ接合といった多数キャリア接合であり、該第６の領
域と第１の領域とによってダイオードが構成され、該第
６の領域は書き込み情報設定線の一部分と共通であるこ
とを特徴とする請求項１０に記載の半導体メモリセル。 - 【請求項１３】第５の領域は、書き込み情報設定線に接
続される代わりに、第３の領域に接続されていることを
特徴とする請求項１０に記載の半導体メモリセル。 - 【請求項１４】第１の領域の表面領域に設けられ、且
つ、整流接合を形成して接する半導体性又は導電性の第
６の領域を有し、該第６の領域と第１の領域とによって
ダイオードが構成され、該ダイオードの一端は書き込み
情報設定線に接続されていることを特徴とする請求項１
３に記載の半導体メモリセル。 - 【請求項１５】第１の領域の表面に設けられ、且つ、整
流接合を形成して接する半導体性又は導電性の第６の領
域を有し、該整流接合はショットキ接合又はＩＳＯ型ヘ
テロ接合といった多数キャリア接合であり、該第６の領
域と第１の領域とによってダイオードが構成され、該第
６の領域は書き込み情報設定線の一部分と共通であるこ
とを特徴とする請求項１３に記載の半導体メモリセル。 - 【請求項１６】第１導電形を有する読み出し用の第１の
トランジスタと、第２導電形を有する書き込み用の第２
のトランジスタと、第１導電形を有する電流制御用の接
合型トランジスタと、第２導電形を有する書き込み用の
第３のトランジスタから成り、 （イ）第１導電形を有する半導体性の第１の領域、 （ロ）第１の領域の表面領域に設けられ、且つ、整流接
合を形成して接する半導体性又は導電性の第２の領域、 （ハ）第１の領域の表面領域に設けられ、且つ、第２の
領域とは離間して設けられた、第２導電形の半導体性の
第３の領域、 （ニ）第３の領域の表面領域に設けられた、第１導電形
を有する半導体性の第４の領域、 （ホ）第４の領域の表面領域に設けられ、且つ、整流接
合を形成して接する半導体性又は導電性の第５の領域、
並びに、 （ヘ）第１の領域と第４の領域、第２の領域と第３の領
域、及び、第３の領域と第５の領域を橋渡すごとくバリ
ア層を介して設けられ、第１のトランジスタと第２のト
ランジスタと第３のトランジスタで共有されたゲート
部、を有する半導体メモリセルであって、 （Ａ−１）第１のトランジスタの一方のソース／ドレイ
ン領域は、第４の領域の表面領域から構成され、 （Ａ−２）第１のトランジスタの他方のソース／ドレイ
ン領域は、第２の領域と第３の領域とで挟まれた第１の
領域の表面領域から構成され、 （Ａ−３）第１のトランジスタのチャネル形成領域は、
第１の領域の該表面領域と第４の領域の該表面領域とで
挟まれた第３の領域の表面領域から構成され、 （Ｂ−１）第２のトランジスタの一方のソース／ドレイ
ン領域は、第２の領域から構成され、 （Ｂ−２）第２のトランジスタの他方のソース／ドレイ
ン領域は、第１のトランジスタのチャネル形成領域を構
成する第３の領域の該表面領域から構成され、 （Ｂ−３）第２のトランジスタのチャネル形成領域は、
第１のトランジスタの他方のソース／ドレイン領域を構
成する第１の領域の該表面領域から構成され、 （Ｃ−１）接合型トランジスタのゲート領域は、第５の
領域、及び、該第５の領域と対向する第３の領域の部分
から構成され、 （Ｃ−２）接合型トランジスタのチャネル領域は、第５
の領域と第３の領域の該部分とで挟まれた第４の領域の
一部から構成され、 （Ｃ−３）接合型トランジスタの一方のソース／ドレイ
ン領域は、接合型トランジスタのチャネル領域の一端か
ら延び、且つ、第１のトランジスタの一方のソース／ド
レイン領域を構成する第４の領域の部分から構成され、 （Ｃ−４）接合型トランジスタの他方のソース／ドレイ
ン領域は、接合型トランジスタのチャネル領域の他端か
ら延びる第４の領域の部分から構成され、 （Ｄ−１）第３のトランジスタの一方のソース／ドレイ
ン領域は、第１のトランジスタのチャネル形成領域を構
成する第３の領域の該表面領域から構成され、 （Ｄ−２）第３のトランジスタの他方のソース／ドレイ
ン領域は、第５の領域から構成され、 （Ｄ−３）第３のトランジスタのチャネル形成領域は、
第１のトランジスタの一方のソース／ドレイン領域に相
当する第４の領域の該表面領域から構成され、 （Ｅ）ゲート部は、メモリセル選択用の第１の配線に接
続され、 （Ｆ）第１の領域と第２の領域との間でダイオードが形
成され、第１の領域は該ダイオードを介して書き込み情
報設定線に接続され、 （Ｇ）第２の領域は、書き込み情報設定線に接続され、 （Ｈ）接合型トランジスタの他方のソース／ドレイン領
域を構成する第４の領域の部分は、所定の電位線に接続
されていることを特徴とする半導体メモリセル。 - 【請求項１７】第１の領域の表面領域に設けられ、且
つ、整流接合を形成して接する半導体性又は導電性の第
６の領域を有し、該第６の領域と第１の領域とによって
ダイオードが構成され、該ダイオードの一端は書き込み
情報設定線に接続されていることを特徴とする請求項１
６に記載の半導体メモリセル。 - 【請求項１８】第１の領域の表面に設けられ、且つ、整
流接合を形成して接する半導体性又は導電性の第６の領
域を有し、該整流接合はショットキ接合又はＩＳＯ型ヘ
テロ接合といった多数キャリア接合であり、該第６の領
域と第１の領域とによってダイオードが構成され、該第
６の領域は書き込み情報設定線の一部分と共通であるこ
とを特徴とする請求項１６に記載の半導体メモリセル。 - 【請求項１９】半導体メモリセルは第１導電形のウエル
構造内に形成されていることを特徴とする請求項１乃至
請求項１８のいずれか１項に記載の半導体メモリセル。 - 【請求項２０】半導体メモリセルは絶縁体上に形成され
ていることを特徴とする請求項１乃至請求項１８のいず
れか１項に記載の半導体メモリセル。 - 【請求項２１】少なくとも、第１導電形を有する読み出
し用の第１のトランジスタと、第２導電形を有する書き
込み用の第２のトランジスタと、第１導電形を有する電
流制御用の接合型トランジスタから成り、 （イ）第１導電形を有する半導体性の第１の領域、 （ロ）第１の領域の表面領域に設けられ、且つ、整流接
合を形成して接する半導体性又は導電性の第２の領域、 （ハ）第１の領域の表面領域に設けられ、且つ、第２の
領域とは離間して設けられた、第２導電形の半導体性の
第３の領域、 （ニ）第３の領域の表面領域に設けられた、第１導電形
を有する半導体性の第４の領域、 （ホ）第４の領域の表面領域に設けられ、且つ、整流接
合を形成して接する半導体性又は導電性の第５の領域、
並びに、 （ヘ）少なくとも、第１の領域と第４の領域、及び、第
２の領域と第３の領域を橋渡すごとくバリア層を介して
設けられ、第１のトランジスタと第２のトランジスタと
で共有されたゲート部、を有し、 （Ａ−１）第４の領域の表面領域から構成された一方の
ソース／ドレイン領域、 （Ａ−２）第２の領域と第３の領域とで挟まれた第１の
領域の表面領域から構成された他方のソース／ドレイン
領域、及び、 （Ａ−３）第１の領域の該表面領域と第４の領域の該表
面領域とで挟まれた第３の領域の表面領域から構成され
たチャネル形成領域、を有する第１のトランジスタ、 （Ｂ−１）第２の領域から構成された一方のソース／ド
レイン領域、 （Ｂ−２）第１のトランジスタのチャネル形成領域を構
成する第３の領域の該表面領域から構成された他方のソ
ース／ドレイン領域、及び、 （Ｂ−３）第１のトランジスタの他方のソース／ドレイ
ン領域を構成する第１の領域の該表面領域から構成され
たチャネル形成領域、を有する第２のトランジスタ、 （Ｃ−１）第５の領域、及び、該第５の領域と対向する
第３の領域の部分から構成されたゲート領域、 （Ｃ−２）第５の領域と第３の領域の該部分とで挟まれ
た第４の領域の一部から構成されたチャネル領域、 （Ｃ−３）接合型トランジスタのチャネル領域の一端か
ら延び、且つ、第１のトランジスタの一方のソース／ド
レイン領域を構成する第４の領域の部分から構成された
一方のソース／ドレイン領域、及び、 （Ｃ−４）接合型トランジスタのチャネル領域の他端か
ら延びる第４の領域の部分から構成された他方のソース
／ドレイン領域、を有する接合型トランジスタ、のそれ
ぞれから成る半導体メモリセルの製造方法であって、 （ａ）少なくとも第１の領域及び第３の領域の表面にバ
リア層を形成した後、該バリア層上にゲート部を形成す
る工程と、 （ｂ）接合型トランジスタの対向するゲート領域の間の
距離が最適化され、且つ、接合型トランジスタの対向す
るそれぞれのゲート領域における不純物濃度とチャネル
領域における不純物濃度とが最適化されるように、第３
の領域、第４の領域及び第５の領域のそれぞれを、任意
の順序でイオン注入法によって形成する工程、から成る
ことを特徴とする半導体メモリセルの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10303686A JPH11204661A (ja) | 1997-10-29 | 1998-10-26 | 半導体メモリセル及びその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9-297559 | 1997-10-29 | ||
| JP29755997 | 1997-10-29 | ||
| JP10303686A JPH11204661A (ja) | 1997-10-29 | 1998-10-26 | 半導体メモリセル及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11204661A true JPH11204661A (ja) | 1999-07-30 |
Family
ID=26561170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10303686A Pending JPH11204661A (ja) | 1997-10-29 | 1998-10-26 | 半導体メモリセル及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11204661A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101448899B1 (ko) * | 2007-06-12 | 2014-10-13 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 커패시터리스 메모리 |
-
1998
- 1998-10-26 JP JP10303686A patent/JPH11204661A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101448899B1 (ko) * | 2007-06-12 | 2014-10-13 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 커패시터리스 메모리 |
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