JPH08288408A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH08288408A JPH08288408A JP7095089A JP9508995A JPH08288408A JP H08288408 A JPH08288408 A JP H08288408A JP 7095089 A JP7095089 A JP 7095089A JP 9508995 A JP9508995 A JP 9508995A JP H08288408 A JPH08288408 A JP H08288408A
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Abstract
(57)【要約】
【目的】多値構成のマスクＲＯＭを実現する。
【構成】ｐ型シリコン基板１上に互いに平行に配列され
た複数本のｎ+ 型拡散層Ｄi ，…と、ゲート絶縁膜２を
介して垂直方向に配列された複数本のワード線ＷＬi ，
…とを有する。メモリセルは、隣接する一対のｎ+ 型拡
散層、例えばＤiとＤi+1 をそれぞれソース，ドレイン
とし、ワード線ＷＬi をゲート電極としてなる。データ
の書き込みは、各読み出しのソースとなるｎ+ 型拡散層
とチャネルの境界に高濃度のｐ型不純物ＣＤを形成す
る。このメモリセルは、Ｄi 又はＤi+1 のいずれか一方
をドレインする２通りの読み出しが可能である。
た複数本のｎ+ 型拡散層Ｄi ，…と、ゲート絶縁膜２を
介して垂直方向に配列された複数本のワード線ＷＬi ，
…とを有する。メモリセルは、隣接する一対のｎ+ 型拡
散層、例えばＤiとＤi+1 をそれぞれソース，ドレイン
とし、ワード線ＷＬi をゲート電極としてなる。データ
の書き込みは、各読み出しのソースとなるｎ+ 型拡散層
とチャネルの境界に高濃度のｐ型不純物ＣＤを形成す
る。このメモリセルは、Ｄi 又はＤi+1 のいずれか一方
をドレインする２通りの読み出しが可能である。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にマスクＲＯＭ（製造工程で情報を書き込む読み出し
専用半導体装置）に関する。
特にマスクＲＯＭ（製造工程で情報を書き込む読み出し
専用半導体装置）に関する。
【０００２】
【従来の技術】従来よりＭＯＳトランジスタ構造のメモ
リセルを用いたマスクＲＯＭが広く使われている。近年
ではそのマスクＲＯＭの大容量化が進み安価で大容量の
マスクＲＯＭが市場より要求されている。しかしなが
ら、マスクＲＯＭの大容量化には微細なパターン形成技
術が必要で、このことが製造コストの上昇を招いてい
る。
リセルを用いたマスクＲＯＭが広く使われている。近年
ではそのマスクＲＯＭの大容量化が進み安価で大容量の
マスクＲＯＭが市場より要求されている。しかしなが
ら、マスクＲＯＭの大容量化には微細なパターン形成技
術が必要で、このことが製造コストの上昇を招いてい
る。
【０００３】従来、集積度の高いマスクＲＯＭとしてＮ
ＯＲ型マスクＲＯＭの一種であるフラットセル型マスク
ＲＯＭが用いられている。図５にフラットセル型マスク
ＲＯＭを示す。図５（ａ）は平面図、図５（ｂ），
（ｃ）はそれぞれ図５（ａ）のＡ−Ａ線断面図及びＢ−
Ｂ線断面図である。
ＯＲ型マスクＲＯＭの一種であるフラットセル型マスク
ＲＯＭが用いられている。図５にフラットセル型マスク
ＲＯＭを示す。図５（ａ）は平面図、図５（ｂ），
（ｃ）はそれぞれ図５（ａ）のＡ−Ａ線断面図及びＢ−
Ｂ線断面図である。
【０００４】従来のフラットセル型マスクＲＯＭは、ｐ
型シリコン基板１上にゲート絶縁膜２が形成され、この
ゲート絶縁膜２上に複数のワード線ＷＬi-1 ，ＷＬi ，
ＷＬi+1 ，…が所定の間隔で互いに平行に形成されてい
る。ｐ型シリコン基板１の表面部にはこれと直角に交差
するソース領域またはドレイン領域を構成するｎ+ 型拡
散Ｄi-1 ，Ｄi ，Ｄi+1 ，…が所定の間隔で互いに平行
に形成されている。メモリセルトランジスタは、各ワー
ド線ＷＬi-1 ，ＷＬi ，ＷＬi+1 ，…とその下側の互い
に隣接する一対のｎ+ 型拡散層とにより形成される。各
ワード線ＷＬi-1 ，ＷＬi ，ＷＬi+1 ，…の間隔で、ｎ
+ 型拡散層Ｄi-1 ，Ｄi ，Ｄi+1 ，…の間のｐ型シリコ
ン基板１の表面部には、ｐ+ 型のチャネルストッパ領域
３が形成され、このチャネルストッパ領域３によりメモ
リセルトランジスタ間の分離が行われている。このよう
なフラットセル型マスクＲＯＭの情報書き込みは、イオ
ン注入（チャネルドーピング）によりメモリセルトラン
ジスタのしきい値電圧を制御することで行われる。しか
し、従来のフラットセル型マスクＲＯＭは、１個のメモ
リセルトランジスタに“０”又は“１”のいずれかの情
報を書き込むことしかできないため、大容量化のために
はメモリセルトランジスタの微細化を進める以外に手段
はない。
型シリコン基板１上にゲート絶縁膜２が形成され、この
ゲート絶縁膜２上に複数のワード線ＷＬi-1 ，ＷＬi ，
ＷＬi+1 ，…が所定の間隔で互いに平行に形成されてい
る。ｐ型シリコン基板１の表面部にはこれと直角に交差
するソース領域またはドレイン領域を構成するｎ+ 型拡
散Ｄi-1 ，Ｄi ，Ｄi+1 ，…が所定の間隔で互いに平行
に形成されている。メモリセルトランジスタは、各ワー
ド線ＷＬi-1 ，ＷＬi ，ＷＬi+1 ，…とその下側の互い
に隣接する一対のｎ+ 型拡散層とにより形成される。各
ワード線ＷＬi-1 ，ＷＬi ，ＷＬi+1 ，…の間隔で、ｎ
+ 型拡散層Ｄi-1 ，Ｄi ，Ｄi+1 ，…の間のｐ型シリコ
ン基板１の表面部には、ｐ+ 型のチャネルストッパ領域
３が形成され、このチャネルストッパ領域３によりメモ
リセルトランジスタ間の分離が行われている。このよう
なフラットセル型マスクＲＯＭの情報書き込みは、イオ
ン注入（チャネルドーピング）によりメモリセルトラン
ジスタのしきい値電圧を制御することで行われる。しか
し、従来のフラットセル型マスクＲＯＭは、１個のメモ
リセルトランジスタに“０”又は“１”のいずれかの情
報を書き込むことしかできないため、大容量化のために
はメモリセルトランジスタの微細化を進める以外に手段
はない。
【０００５】これに対し、１個のメモリセルトランジス
タに４種類またはそれ以上の情報の一つを書き込むこと
ができる多値メモリが提案されている。
タに４種類またはそれ以上の情報の一つを書き込むこと
ができる多値メモリが提案されている。
【０００６】図６に多値メモリの第１の従来例（特公昭
６１−４６０６５号公報に記載）を示す。これはトラン
ジスタの実効チャネル幅をｐ型不純物領域（Ｐ1 ，
Ｐ2 ，Ｐ3 ）の寸法によって規定するものである。図６
には、４種類のトランジスタＴＲ1 ，ＴＲ2 ，ＴＲ3 ，
ＴＲ4 が示されている。
６１−４６０６５号公報に記載）を示す。これはトラン
ジスタの実効チャネル幅をｐ型不純物領域（Ｐ1 ，
Ｐ2 ，Ｐ3 ）の寸法によって規定するものである。図６
には、４種類のトランジスタＴＲ1 ，ＴＲ2 ，ＴＲ3 ，
ＴＲ4 が示されている。
【０００７】また、第２の従来例として、ゲート電極の
一部がドレイン拡散層と重なるようにしたトランジスタ
のドレイン拡散層で生じるバンド間トンネリング電流を
情報として検出するものがある。これは、特開平４−８
８６７１号公報に記載されている。このバンド間トンネ
リング電流がドレイン拡散層の不純物濃度に依存するこ
とを利用して多値メモリを実現できる。
一部がドレイン拡散層と重なるようにしたトランジスタ
のドレイン拡散層で生じるバンド間トンネリング電流を
情報として検出するものがある。これは、特開平４−８
８６７１号公報に記載されている。このバンド間トンネ
リング電流がドレイン拡散層の不純物濃度に依存するこ
とを利用して多値メモリを実現できる。
【０００８】
【発明が解決しようとする課題】上述した第１の従来例
では、実効チャネル幅によってドレイン電流が異なるこ
とを利用するので、ｐ型不純物領域を設ける前のトラン
ジスタ（ＴＲ1 ）の活性領域の寸法は、ある程度大きく
設定しなければならない（トランジスタＴＲ1 ，Ｔ
Ｒ2 ，ＴＲ3 のドレイン電流に差をつけなければならな
い）。従って、微細化が困難で大容量化には不適であ
る。
では、実効チャネル幅によってドレイン電流が異なるこ
とを利用するので、ｐ型不純物領域を設ける前のトラン
ジスタ（ＴＲ1 ）の活性領域の寸法は、ある程度大きく
設定しなければならない（トランジスタＴＲ1 ，Ｔ
Ｒ2 ，ＴＲ3 のドレイン電流に差をつけなければならな
い）。従って、微細化が困難で大容量化には不適であ
る。
【０００９】第２の従来例では、ドレイン拡散層の不純
物濃度をイオン注入で設定して情報を書き込むので、複
数回のイオン注入工程が必要となり、製造工程が煩雑で
時間がかかるという問題点がある。
物濃度をイオン注入で設定して情報を書き込むので、複
数回のイオン注入工程が必要となり、製造工程が煩雑で
時間がかかるという問題点がある。
【００１０】本発明の目的は情報書き込みが容易で大容
量化に適した多値構成の半導体記憶装置を提供すること
にある。
量化に適した多値構成の半導体記憶装置を提供すること
にある。
【００１１】
【課題を解決するための手段】本発明第１の半導体記憶
装置は、半導体基板の表面部の第１導電型領域に互いに
平行して選択的に形成された複数の第２導電型拡散層
と、各前記第２導電型拡散層とゲート絶縁膜を介して互
いに平行して交差する複数のワード線と、互いに隣接す
る２本の前記第２導電型拡散層で挟まれ前記ワード線直
下の半導体基板領域をチャネルとし、書き込むべき情報
に応じて選択されたトランジスタの前記２本の第２導電
型拡散層のいずれか一方に接合して前記チャネルとの間
に設けられ前記第１導電型領域より高濃度の第１導電型
拡散層と、前記２本の第２導電型拡散層の一方がドレイ
ンとなり他方がソースとなる動作を行なう第１の読み出
し手段と、前記２本の第２導電型拡散層の一方がソース
となり他方がドレインとなる動作を行なう第２の読み出
し手段とを有し、前記第１，第２の読み出し動作時にソ
ースとなる第２導電型拡散層に接合する第１導電型拡散
層の有無によってトランジスタが非導通／導通となると
いうものである。
装置は、半導体基板の表面部の第１導電型領域に互いに
平行して選択的に形成された複数の第２導電型拡散層
と、各前記第２導電型拡散層とゲート絶縁膜を介して互
いに平行して交差する複数のワード線と、互いに隣接す
る２本の前記第２導電型拡散層で挟まれ前記ワード線直
下の半導体基板領域をチャネルとし、書き込むべき情報
に応じて選択されたトランジスタの前記２本の第２導電
型拡散層のいずれか一方に接合して前記チャネルとの間
に設けられ前記第１導電型領域より高濃度の第１導電型
拡散層と、前記２本の第２導電型拡散層の一方がドレイ
ンとなり他方がソースとなる動作を行なう第１の読み出
し手段と、前記２本の第２導電型拡散層の一方がソース
となり他方がドレインとなる動作を行なう第２の読み出
し手段とを有し、前記第１，第２の読み出し動作時にソ
ースとなる第２導電型拡散層に接合する第１導電型拡散
層の有無によってトランジスタが非導通／導通となると
いうものである。
【００１２】本発明第２の半導体記憶装置は、半導体基
板の表面部の第１導電型領域に互いに平行して選択的に
形成された複数の第１の第２導電型拡散層と、各前記第
１の第２導電型拡散層の少なくとも側面を覆って接合し
前記第１導電型領域にこれより高濃度に選択的に形成さ
れた第１導電型拡散層と、各前記第１の第２導電型拡散
層及び第１導電型拡散層とゲート絶縁膜を介して互いに
平行して交差する複数のワード線と、互いに隣接する２
本の前記第１の第２導電型拡散層及び第１導電型拡散層
で挟まれ前記ワード線直下の半導体基板領域をチャネル
とし、書き込むべき情報に応じて選択されたトランジス
タの前記２本の第１の第２導電型拡散層のいずれか一方
に連結して前記チャネルとの間に設けられた第２の第２
導電型拡散層と、前記２本の第１の第２導電型拡散層の
一方がドレインとなり他方がソースとなる動作を行なう
第１の読み出し手段と、前記２本の第１の第２導電型拡
散層の一方がソースとなり他方がドレインとなる動作を
行なう第２の読み出し手段と、前記第１，第２の読み出
し動作時にソースとなる第１の第２導電型拡散層に連結
する第２の第２導電型拡散層の有無によってトランジス
タが導通／非導通となるというものである。
板の表面部の第１導電型領域に互いに平行して選択的に
形成された複数の第１の第２導電型拡散層と、各前記第
１の第２導電型拡散層の少なくとも側面を覆って接合し
前記第１導電型領域にこれより高濃度に選択的に形成さ
れた第１導電型拡散層と、各前記第１の第２導電型拡散
層及び第１導電型拡散層とゲート絶縁膜を介して互いに
平行して交差する複数のワード線と、互いに隣接する２
本の前記第１の第２導電型拡散層及び第１導電型拡散層
で挟まれ前記ワード線直下の半導体基板領域をチャネル
とし、書き込むべき情報に応じて選択されたトランジス
タの前記２本の第１の第２導電型拡散層のいずれか一方
に連結して前記チャネルとの間に設けられた第２の第２
導電型拡散層と、前記２本の第１の第２導電型拡散層の
一方がドレインとなり他方がソースとなる動作を行なう
第１の読み出し手段と、前記２本の第１の第２導電型拡
散層の一方がソースとなり他方がドレインとなる動作を
行なう第２の読み出し手段と、前記第１，第２の読み出
し動作時にソースとなる第１の第２導電型拡散層に連結
する第２の第２導電型拡散層の有無によってトランジス
タが導通／非導通となるというものである。
【００１３】
【作用】第１の半導体記憶装置では、互いに隣接する２
本の第２導電型拡散層のいずれにも第１導電型拡散層が
接合して設けられていないもの、いずれか一方に設けら
れているもの、両者に設けられているものの４種類のチ
ャネル幅が同じトランジスタが存在しうる。
本の第２導電型拡散層のいずれにも第１導電型拡散層が
接合して設けられていないもの、いずれか一方に設けら
れているもの、両者に設けられているものの４種類のチ
ャネル幅が同じトランジスタが存在しうる。
【００１４】同様に第２の半導体記憶装置では、第１導
電型拡散層の有無による４種類のトランジスタが存在し
うる。
電型拡散層の有無による４種類のトランジスタが存在し
うる。
【００１５】これらは基本的にはフラットセル型マスク
ＲＯＭであり、情報の書き込みは１回のイオン注入で可
能である。
ＲＯＭであり、情報の書き込みは１回のイオン注入で可
能である。
【００１６】
【実施例】図１を参照すると、本発明第１の実施例の半
導体記憶装置は、ｐ型シリコン基板１の表面部に互いに
平行に選択的に形成されたｎ+ 型拡散層Ｄi-1 ，Ｄi ，
Ｄi+1 ，…（これらはディジット線である）を有してい
る。これらのｎ+ 型拡散層とゲート絶縁膜２を介して互
いに平行に交差する複数のワード線ＷＬi-1 ，ＷＬi ，
ＷＬi+1 ，…が設けられている。互いに隣接する２本の
ｎ+ 型拡散層、例えばＤi ，Ｄi+1 で挟まれ、ワード
線、例えばＷＬi 直下のｐ型シリコン基板領域をチャネ
ルとするトランジスタがメモリセルＭＣi ，i として存
在している。メモリセルＭＣi ，i にはｎ+ 型拡散層Ｄ
i に接合してｐ型拡散層ＣＤ（ｐ型シリコン基板１より
高濃度）が設けられている。同様にメモリセルＭ
Ｃi-1 ，i にはｎ+ 型拡散層Ｄi に接合してｐ型拡散層
が設けられ、メモリセルＭＣi-1 ，i-1にはｎ+ 型拡散
層Ｄi ，Ｄi-1 にそれぞれ接合して２つのｐ型拡散層が
設けられている。
導体記憶装置は、ｐ型シリコン基板１の表面部に互いに
平行に選択的に形成されたｎ+ 型拡散層Ｄi-1 ，Ｄi ，
Ｄi+1 ，…（これらはディジット線である）を有してい
る。これらのｎ+ 型拡散層とゲート絶縁膜２を介して互
いに平行に交差する複数のワード線ＷＬi-1 ，ＷＬi ，
ＷＬi+1 ，…が設けられている。互いに隣接する２本の
ｎ+ 型拡散層、例えばＤi ，Ｄi+1 で挟まれ、ワード
線、例えばＷＬi 直下のｐ型シリコン基板領域をチャネ
ルとするトランジスタがメモリセルＭＣi ，i として存
在している。メモリセルＭＣi ，i にはｎ+ 型拡散層Ｄ
i に接合してｐ型拡散層ＣＤ（ｐ型シリコン基板１より
高濃度）が設けられている。同様にメモリセルＭ
Ｃi-1 ，i にはｎ+ 型拡散層Ｄi に接合してｐ型拡散層
が設けられ、メモリセルＭＣi-1 ，i-1にはｎ+ 型拡散
層Ｄi ，Ｄi-1 にそれぞれ接合して２つのｐ型拡散層が
設けられている。
【００１７】次に、この実施例の製造方法について説明
する。
する。
【００１８】まずｐ型シリコン基板１の表面に二酸化シ
リコンを主成分とする厚さ１０〜２０ｎｍのゲート絶縁
膜２を熱酸化法により形成する。次に、ヒ素等のｎ型不
純物をイオン注入法により１×１０15ｃｍ-2〜１×１０
16ｃｍ-2選択的に導入し、熱処理を行なってｎ+ 型拡散
層Ｄi-1 ，Ｄi ，Ｄi+1 を形成する。次に、厚さ３００
〜４００ｎｍのポリシリコン膜等を形成しパターニング
してワード線ＷＬi-1，ＷＬi ，ＷＬi+1 ，…を形成す
る。このワード線形成の前に、ゲート絶縁膜２を除去し
てから改めて形成してもよい。次にｐ型不純物イオンを
ワード線をマスクとしてイオン注入することによりチャ
ネルストッパ領域３を形成する（この工程は、ｐ型シリ
コン基板１の表面部のｐ型不純物濃度がある程度高い場
合には省略することができる）。
リコンを主成分とする厚さ１０〜２０ｎｍのゲート絶縁
膜２を熱酸化法により形成する。次に、ヒ素等のｎ型不
純物をイオン注入法により１×１０15ｃｍ-2〜１×１０
16ｃｍ-2選択的に導入し、熱処理を行なってｎ+ 型拡散
層Ｄi-1 ，Ｄi ，Ｄi+1 を形成する。次に、厚さ３００
〜４００ｎｍのポリシリコン膜等を形成しパターニング
してワード線ＷＬi-1，ＷＬi ，ＷＬi+1 ，…を形成す
る。このワード線形成の前に、ゲート絶縁膜２を除去し
てから改めて形成してもよい。次にｐ型不純物イオンを
ワード線をマスクとしてイオン注入することによりチャ
ネルストッパ領域３を形成する（この工程は、ｐ型シリ
コン基板１の表面部のｐ型不純物濃度がある程度高い場
合には省略することができる）。
【００１９】次に、図２に示すように、書き込むべき情
報に応じた部分に開口４を有するフォトレジスト膜５を
形成し、これをマスクとして例えばホウ素イオンを、１
５０〜１８０ｋｅＶに加速して１×１０14〜５×１０14
ｃｍ-2程度注入する。フォトレジスト膜５を除去し、熱
処理を行なってｐ型拡散層ＣＤの形成を終る。
報に応じた部分に開口４を有するフォトレジスト膜５を
形成し、これをマスクとして例えばホウ素イオンを、１
５０〜１８０ｋｅＶに加速して１×１０14〜５×１０14
ｃｍ-2程度注入する。フォトレジスト膜５を除去し、熱
処理を行なってｐ型拡散層ＣＤの形成を終る。
【００２０】次に、第１の実施例の情報の読み出しにつ
いて説明する。
いて説明する。
【００２１】例えば、ワード線ＷＬi を選択し、ｎ+ 型
拡散層Ｄi ，Ｄi+1 にそれぞれ低電位（ＶSS）および高
電位（ＶDD）を印加してＤi をソース，Ｄi+1 をドレイ
ンとして動作させる（第１の読み出し動作）と、メモリ
セルＭＣi ，i のソースにはｐ型拡散層ＣＤが接合して
いるのでしきい電圧が高く非導通となる。次に、Ｄi+1
をソースとしＤi をドレインとして動作させる（第２の
読み出し動作）と、ＭＣi ，i のドレインに接合するｐ
型拡散層ＣＤの表面はドレインのｎ+ 型拡散層Ｄi から
伸びる空乏層で覆われるのでＭＣi ，i は導通する。Ｍ
Ｃi ，i-1 はｎ+ 型拡散層Ｄi ，Ｄi+1 のどちら側をソ
ースとしても導通する。ＭＣi-1 ，i-1はｎ+ 型拡散層
Ｄi-1 ，Ｄi のどちら側をソースとしても非導通であ
る。ＭＣi-1 ，i は、ｎ+ 型拡散層Ｄi-1 をソースとす
るときにのみ導通する。言い替えると、一つのメモリセ
ルに４通りの状態のいずれか一つをとらせることがで
き、４値メモリを実現できる。
拡散層Ｄi ，Ｄi+1 にそれぞれ低電位（ＶSS）および高
電位（ＶDD）を印加してＤi をソース，Ｄi+1 をドレイ
ンとして動作させる（第１の読み出し動作）と、メモリ
セルＭＣi ，i のソースにはｐ型拡散層ＣＤが接合して
いるのでしきい電圧が高く非導通となる。次に、Ｄi+1
をソースとしＤi をドレインとして動作させる（第２の
読み出し動作）と、ＭＣi ，i のドレインに接合するｐ
型拡散層ＣＤの表面はドレインのｎ+ 型拡散層Ｄi から
伸びる空乏層で覆われるのでＭＣi ，i は導通する。Ｍ
Ｃi ，i-1 はｎ+ 型拡散層Ｄi ，Ｄi+1 のどちら側をソ
ースとしても導通する。ＭＣi-1 ，i-1はｎ+ 型拡散層
Ｄi-1 ，Ｄi のどちら側をソースとしても非導通であ
る。ＭＣi-1 ，i は、ｎ+ 型拡散層Ｄi-1 をソースとす
るときにのみ導通する。言い替えると、一つのメモリセ
ルに４通りの状態のいずれか一つをとらせることがで
き、４値メモリを実現できる。
【００２２】全てのメモリセルについてチャネル幅は同
一に設計される。書き込まれる情報によってチャネル長
は異なるが、単に導通／非導通が識別できればよく、導
通時のドレイン電流の多寡を比較するわけではないので
問題はない。また、情報を書き込むためのイオン注入工
程は１回でよいので工程の煩雑化は招来しない。
一に設計される。書き込まれる情報によってチャネル長
は異なるが、単に導通／非導通が識別できればよく、導
通時のドレイン電流の多寡を比較するわけではないので
問題はない。また、情報を書き込むためのイオン注入工
程は１回でよいので工程の煩雑化は招来しない。
【００２３】次に本発明の第２の実施例について説明す
る。
る。
【００２４】図３を参照すると本発明第２の実施例の半
導体記憶装置は、ｐ型シリコン基板１の表面部に互いに
平行して選択的に形成された複数の第１のｎ+ 型拡散層
Ｄi-1 ，Ｄi ，Ｄi+1 ，…と、各第１のｎ+ 型拡散層の
側面及び底面を覆って接合しｐ型シリコン基板領域にこ
れより高濃度に選択的に形成されたｐ型拡散層６と、各
第１のｎ+ 型拡散層及びｐ型拡散層６とゲート絶縁膜２
を介して互いに平行して交差する複数のワード線ＷＬ
i-1 ，ＷＬi ，ＷＬi+1 ，…と、互いに隣接する２本の
第１のｎ+ 型拡散層及びｐ型拡散層６で挟まれワード線
直下のｐ型シリコン基板領域をチャネルとし、書き込む
べき情報に応じて選択されたトランジスタの前述の２本
の第１のｎ+ 型拡散層のいずれか一方に連結して前述の
チャネルとの間に設けられた第２のｎ+ 型拡散層ＣＥ
と、前述の２本の第１のｎ+ 型拡散層の一方がドレイン
となり他方がソースとなる動作を行なう第１の読み出し
手段と、前述の２本の第１のｎ+ 型拡散層の一方がソー
スとなり他方がドレインとなる動作を行なう第２の読み
出し手段と、前述の第１，第２の読み出し動作時にソー
スとなる第１のｎ+ 型拡散層に連結する第２のｎ+ 型拡
散層ＣＥの有無によってトランジスタが導通／非導通と
なるというものである。
導体記憶装置は、ｐ型シリコン基板１の表面部に互いに
平行して選択的に形成された複数の第１のｎ+ 型拡散層
Ｄi-1 ，Ｄi ，Ｄi+1 ，…と、各第１のｎ+ 型拡散層の
側面及び底面を覆って接合しｐ型シリコン基板領域にこ
れより高濃度に選択的に形成されたｐ型拡散層６と、各
第１のｎ+ 型拡散層及びｐ型拡散層６とゲート絶縁膜２
を介して互いに平行して交差する複数のワード線ＷＬ
i-1 ，ＷＬi ，ＷＬi+1 ，…と、互いに隣接する２本の
第１のｎ+ 型拡散層及びｐ型拡散層６で挟まれワード線
直下のｐ型シリコン基板領域をチャネルとし、書き込む
べき情報に応じて選択されたトランジスタの前述の２本
の第１のｎ+ 型拡散層のいずれか一方に連結して前述の
チャネルとの間に設けられた第２のｎ+ 型拡散層ＣＥ
と、前述の２本の第１のｎ+ 型拡散層の一方がドレイン
となり他方がソースとなる動作を行なう第１の読み出し
手段と、前述の２本の第１のｎ+ 型拡散層の一方がソー
スとなり他方がドレインとなる動作を行なう第２の読み
出し手段と、前述の第１，第２の読み出し動作時にソー
スとなる第１のｎ+ 型拡散層に連結する第２のｎ+ 型拡
散層ＣＥの有無によってトランジスタが導通／非導通と
なるというものである。
【００２５】次に、この実施例の製造方法について説明
する。
する。
【００２６】図４（ａ）に示すように、ｐ型シリコン基
板１の表面にゲート絶縁膜２を形成し、図４（ｂ）に示
すように、フォトレジスト膜７を形成し、ホウ素イオン
をエネルギー４０ｋｅＶで、１×１０14〜５×１０14ｃ
ｍ-2程度注入してＢ注入層８を選択的に形成する。次
に、図４（ｃ）に示すように、ヒ素イオンをエネルギー
７０ｋｅＶで、１×１０15〜１×１０16ｃｍ-2程度注入
しＢ−Ａｓ注入層９を形成し、フォトレジスト膜７を除
去し、熱処理を行なうことにより、図４（ｄ）に示すよ
うに、ｎ+ 型拡散層Ｄi-1 ，Ｄi ，Ｄi+1 ，…及びｐ型
拡散層６を形成する。各ｎ+ 型拡散層の側面及び底面は
自己整合的にｐ型拡散層６と接合している。
板１の表面にゲート絶縁膜２を形成し、図４（ｂ）に示
すように、フォトレジスト膜７を形成し、ホウ素イオン
をエネルギー４０ｋｅＶで、１×１０14〜５×１０14ｃ
ｍ-2程度注入してＢ注入層８を選択的に形成する。次
に、図４（ｃ）に示すように、ヒ素イオンをエネルギー
７０ｋｅＶで、１×１０15〜１×１０16ｃｍ-2程度注入
しＢ−Ａｓ注入層９を形成し、フォトレジスト膜７を除
去し、熱処理を行なうことにより、図４（ｄ）に示すよ
うに、ｎ+ 型拡散層Ｄi-1 ，Ｄi ，Ｄi+1 ，…及びｐ型
拡散層６を形成する。各ｎ+ 型拡散層の側面及び底面は
自己整合的にｐ型拡散層６と接合している。
【００２７】次に、厚さ３００〜４００ｎｍのポリシリ
コン膜等を堆積しパターニングすることによって、図４
（ｄ）に示すように、ｎ+ 型拡散層と直交するワードＷ
Ｌi-1 ，ＷＬi ，ＷＬi+1 ，…を形成する。次に、第１
の実施例と同様、チャネルストッパ領域３を形成する。
次に、図４（ｅ）に示すように、書き込むべき情報に応
じた位置に開口４Ａを有するフォトレジスト膜５Ａを形
成し、リンイオンをエネルギー３００〜３６０ｋｅＶ
で、１×１０15ｃｍ-2程度注入し、フォトレジスト膜５
Ａを除去し、熱処理を行なってｎ+ 型拡散層ＣＥを形成
する。開口４Ａの位置は、書き込むべき情報が同じなら
第１の実施例とは全く逆になる。
コン膜等を堆積しパターニングすることによって、図４
（ｄ）に示すように、ｎ+ 型拡散層と直交するワードＷ
Ｌi-1 ，ＷＬi ，ＷＬi+1 ，…を形成する。次に、第１
の実施例と同様、チャネルストッパ領域３を形成する。
次に、図４（ｅ）に示すように、書き込むべき情報に応
じた位置に開口４Ａを有するフォトレジスト膜５Ａを形
成し、リンイオンをエネルギー３００〜３６０ｋｅＶ
で、１×１０15ｃｍ-2程度注入し、フォトレジスト膜５
Ａを除去し、熱処理を行なってｎ+ 型拡散層ＣＥを形成
する。開口４Ａの位置は、書き込むべき情報が同じなら
第１の実施例とは全く逆になる。
【００２８】情報の読み出しについては、第１の実施例
と全く同様である。すなわち、メモリセルＭＣi ，i は
Ｄi+1 をソース，Ｄi をドレインとする第２の読み出し
動作時にのみ導通し、ＭＣi ，ｉ-1はＤi ，Ｄi+1 のど
ちら側をソースとしても導通し、ＭＣi-1 ，i-1 ，Ｄ
i-1 ，Ｄi のどちら側をソースにしても非導通であり、
ＭＣi-1 ，i はＤi-1 をソースとするときにのみ導通す
る。
と全く同様である。すなわち、メモリセルＭＣi ，i は
Ｄi+1 をソース，Ｄi をドレインとする第２の読み出し
動作時にのみ導通し、ＭＣi ，ｉ-1はＤi ，Ｄi+1 のど
ちら側をソースとしても導通し、ＭＣi-1 ，i-1 ，Ｄ
i-1 ，Ｄi のどちら側をソースにしても非導通であり、
ＭＣi-1 ，i はＤi-1 をソースとするときにのみ導通す
る。
【００２９】本実施例は、第１の実施例とは情報の書き
込み方法に差異があるだけで、効果については全く同じ
である。
込み方法に差異があるだけで、効果については全く同じ
である。
【００３０】
【発明の効果】以上説明したように本発明は、フラット
セル型マスクＲＯＭにおけるチャネルドーピングの代り
にディジット線である第２導電型拡散層とチャネルとの
間に第１導電型拡散層を設けるか、あるいは予め設けて
おいた第１導電型拡散層の表面に第２の第２導電型拡散
層を設けることによって一つのメモリセルに４通りの情
報を書き込むことができる。この情報の書き込みはただ
一回のイオン注入工程で可能であるので工程の煩雑化を
招かない。また、情報の読み出しは、トランジスタの導
通／非導通を識別することによって行ない、導通時のド
レイン電流の多寡によらないのでトランジスタ寸法の増
大も招かない。従って、情報の書き込みが容易で大容量
化に適した多値構成の半導体記憶装置が得られる効果が
ある。
セル型マスクＲＯＭにおけるチャネルドーピングの代り
にディジット線である第２導電型拡散層とチャネルとの
間に第１導電型拡散層を設けるか、あるいは予め設けて
おいた第１導電型拡散層の表面に第２の第２導電型拡散
層を設けることによって一つのメモリセルに４通りの情
報を書き込むことができる。この情報の書き込みはただ
一回のイオン注入工程で可能であるので工程の煩雑化を
招かない。また、情報の読み出しは、トランジスタの導
通／非導通を識別することによって行ない、導通時のド
レイン電流の多寡によらないのでトランジスタ寸法の増
大も招かない。従って、情報の書き込みが容易で大容量
化に適した多値構成の半導体記憶装置が得られる効果が
ある。
【図１】本発明の第１の実施例を示す平面図（図１
（ａ））、図１（ａ）のＡ−Ａ線断面図（図１
（ｂ））、Ｂ−Ｂ線断面図（図１（ｃ））及びＣ−Ｃ線
断面図（図１（ｄ））である。
（ａ））、図１（ａ）のＡ−Ａ線断面図（図１
（ｂ））、Ｂ−Ｂ線断面図（図１（ｃ））及びＣ−Ｃ線
断面図（図１（ｄ））である。
【図２】第１の実施例の製造方法の説明のための平面図
（図２（ａ））及び図２（ａ）のＡ−Ａ線断面図（図２
（ｂ））である。
（図２（ａ））及び図２（ａ）のＡ−Ａ線断面図（図２
（ｂ））である。
【図３】本発明の第２の実施例を示す平面図（図３
（ａ））、図３（ａ）のＡ−Ａ線断面図（図３（ｂ））
及びＢ−Ｂ線断面図（図３（ｃ））である。
（ａ））、図３（ａ）のＡ−Ａ線断面図（図３（ｂ））
及びＢ−Ｂ線断面図（図３（ｃ））である。
【図４】第２の実施例の製造方法の説明のため（ａ）〜
（ｅ）に分図して示す工程順断面図である。
（ｅ）に分図して示す工程順断面図である。
【図５】フラットセル型マスクＲＯＭを示す平面図（図
５（ａ））、図５（ａ）のＡ−Ａ線断面図及びＢ−Ｂ線
断面図（図５（ｃ））である。
５（ａ））、図５（ａ）のＡ−Ａ線断面図及びＢ−Ｂ線
断面図（図５（ｃ））である。
【図６】第１の従来例を示す平面図（図６（ａ））、図
６（ａ）のＸ−Ｘ線断面図（図６（ｂ））である。
６（ａ）のＸ−Ｘ線断面図（図６（ｂ））である。
１ ｐ型シリコン基板 ２ ゲート絶縁膜 ３ チャネルストッパ領域 ４，４Ａ 開口 ５，５Ａ フォトレジスト膜 ６ ｐ型拡散層 ７ フォトレジスト膜 ＣＤ ｐ型拡散層 ＣＥ ｎ+ 型拡散層 Ｄ ドレイン Ｄi-1 ，Ｄi ，Ｄi+1 ｎ+ 型拡散層（ディジット線） ＦＬ フィールド酸化膜 Ｇ ゲート電極 Ｌ ドレイン配線 ＭＣi ，i メモリセル ＯＸ1 層間絶縁膜 ＯＸg ゲート絶縁膜 Ｐ1 ，Ｐ2 ，Ｐ3 ｐ型不純物領域 Ｓ ソース ＴＲ1 ，ＴＲ2 ，ＴＲ3 ，ＴＲ4 トランジスタ ＷＬi-1 ，ＷＬi ，ＷＬi+1 ワード線（ゲート電
極）
極）
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成７年１０月２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す平面図（図１
（ａ））、図１（ａ）のＡーＡ線断面図（図１
（ｂ））、Ｂ−Ｂ線断面図（図１（ｃ））及びＣ−Ｃ線
断面図（図１（ｄ））である。
（ａ））、図１（ａ）のＡーＡ線断面図（図１
（ｂ））、Ｂ−Ｂ線断面図（図１（ｃ））及びＣ−Ｃ線
断面図（図１（ｄ））である。
【図２】第１の実施例の製造方法の説明のための平面図
（図２（ａ））及び図２（ａ）のＡ−Ａ線断面図（図２
（ｂ））である。
（図２（ａ））及び図２（ａ）のＡ−Ａ線断面図（図２
（ｂ））である。
【図３】本発明の第２の実施例を示す平面図（図３
（ａ））、図３（ａ）のＡ−Ａ線断面図（図３（ｂ））
及びＢ−Ｂ線断面図（図３（ｃ））である。
（ａ））、図３（ａ）のＡ−Ａ線断面図（図３（ｂ））
及びＢ−Ｂ線断面図（図３（ｃ））である。
【図４】第２の実施例の製造方法の説明のため（ａ）〜
（ｅ）に分図して示す工程順断面図である。
（ｅ）に分図して示す工程順断面図である。
【図５】フラットセル型マスクＲＯＭを示す平面図（図
５（ａ））、図５（ａ）のＡ−Ａ線断面図（図５
（ｂ））及び図５（ａ）のＢ−Ｂ線断面図（図５
（ｃ））である。
５（ａ））、図５（ａ）のＡ−Ａ線断面図（図５
（ｂ））及び図５（ａ）のＢ−Ｂ線断面図（図５
（ｃ））である。
【図６】第１の従来例を示す平面図（図６（ａ））、図
６（ａ）のＸーＸ線断面図（図６（ｂ））である。
６（ａ）のＸーＸ線断面図（図６（ｂ））である。
【符号の説明】 １ ｐ型シリコン基板 ２ ゲート絶縁膜 ３ チャネルストッパ領域 ４，４Ａ 開口 ５，５Ａ フォトレジスト膜 ６ ｐ型拡散層 ７ フォトレジスト膜 ＣＤ ｐ型拡散層 ＣＥ ｎ+型拡散層 Ｄ ドレイン Ｄi-1，Ｄi，Ｄi-1 ｎ+型拡散層（ディジット線） ＦＬ フィールド酸化膜 Ｇ ゲート電極 Ｌ ドレイン配線 ＭＣi，i メモリセル ＯＸ1 層間絶縁膜 ＯＸg ゲート絶縁膜 Ｐ1，Ｐ2，Ｐ3 ｐ型不純物領域 Ｓ ソース ＴＲ1，ＴＲ2，ＴＲ3，ＴＲ4 トランジスタ ＷＬi-1，ＷＬi，ＷＬi+1 ワード線（ゲート電極）
Claims (2)
- 【請求項１】 半導体基板の表面部の第１導電型領域に
互いに平行して選択的に形成された複数の第２導電型拡
散層と、各前記第２導電型拡散層とゲート絶縁膜を介し
て互いに平行して交差する複数のワード線と、互いに隣
接する２本の前記第２導電型拡散層で挟まれ前記ワード
線直下の半導体基板領域をチャネルとし、書き込むべき
情報に応じて選択されたトランジスタの前記２本の第２
導電型拡散層のいずれか一方に接合して前記チャネルと
の間に設けられ前記第１導電型領域より高濃度の第１導
電型拡散層と、前記２本の第２導電型拡散層の一方がド
レインとなり他方がソースとなる動作を行なう第１の読
み出し手段と、前記２本の第２導電型拡散層の一方がソ
ースとなり他方がドレインとなる動作を行なう第２の読
み出し手段とを有し、前記第１，第２の読み出し動作時
にソースとなる第２導電型拡散層に接合する第１導電型
拡散層の有無によってトランジスタが非導通／導通とな
ることを特徴とする半導体記憶装置。 - 【請求項２】 半導体基板の表面部の第１導電型領域に
互いに平行して選択的に形成された複数の第１の第２導
電型拡散層と、各前記第１の第２導電型拡散層の少なく
とも側面を覆って接合し前記第１導電型領域にこれより
高濃度に選択的に形成された第１導電型拡散層と、各前
記第１の第２導電型拡散層及び第１導電型拡散層とゲー
ト絶縁膜を介して互いに平行して交差する複数のワード
線と、互いに隣接する２本の前記第１の第２導電型拡散
層及び第１導電型拡散層で挟まれ前記ワード線直下の半
導体基板領域をチャネルとし、書き込むべき情報に応じ
て選択されたトランジスタの前記２本の第１の第２導電
型拡散層のいずれか一方に連結して前記チャネルとの間
に設けられた第２の第２導電型拡散層と、前記２本の第
１の第２導電型拡散層の一方がドレインとなり他方がソ
ースとなる動作を行なう第１の読み出し手段と、前記２
本の第１の第２導電型拡散層の一方がソースとなり他方
がドレインとなる動作を行なう第２の読み出し手段と、
前記第１，第２の読み出し動作時にソースとなる第１の
第２導電型拡散層に連結する第２の第２導電型拡散層の
有無によってトランジスタが導通／非導通となることを
特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7095089A JP2679673B2 (ja) | 1995-04-20 | 1995-04-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7095089A JP2679673B2 (ja) | 1995-04-20 | 1995-04-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08288408A true JPH08288408A (ja) | 1996-11-01 |
| JP2679673B2 JP2679673B2 (ja) | 1997-11-19 |
Family
ID=14128202
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7095089A Expired - Lifetime JP2679673B2 (ja) | 1995-04-20 | 1995-04-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2679673B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100328748B1 (ko) * | 1997-09-10 | 2002-05-09 | 가네꼬 히사시 | 다중가마스크prom의임계전압레벨설정방법 |
| US6487119B2 (en) | 2000-11-17 | 2002-11-26 | Oki Electric Industry Co., Ltd. | Non-volatile read only memory and its manufacturing method |
| US6611457B2 (en) | 2001-09-18 | 2003-08-26 | Oki Electric Industry Co., Ltd. | Read-only nonvolatile memory |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62287661A (ja) * | 1986-06-06 | 1987-12-14 | Fujitsu Ltd | マスクｒｏｍ |
| JPH01143255A (ja) * | 1987-11-10 | 1989-06-05 | Internatl Business Mach Corp <Ibm> | 読取り専用メモリ |
-
1995
- 1995-04-20 JP JP7095089A patent/JP2679673B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62287661A (ja) * | 1986-06-06 | 1987-12-14 | Fujitsu Ltd | マスクｒｏｍ |
| JPH01143255A (ja) * | 1987-11-10 | 1989-06-05 | Internatl Business Mach Corp <Ibm> | 読取り専用メモリ |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100328748B1 (ko) * | 1997-09-10 | 2002-05-09 | 가네꼬 히사시 | 다중가마스크prom의임계전압레벨설정방법 |
| US6487119B2 (en) | 2000-11-17 | 2002-11-26 | Oki Electric Industry Co., Ltd. | Non-volatile read only memory and its manufacturing method |
| US6780710B2 (en) | 2000-11-17 | 2004-08-24 | Oki Electric Industry Co., Ltd. | Method of manufacturing non-volatile read only memory |
| US6955966B2 (en) | 2000-11-17 | 2005-10-18 | Oki Electric Industry Co., Ltd. | Method of manufacturing non-volatile read only memory |
| US6611457B2 (en) | 2001-09-18 | 2003-08-26 | Oki Electric Industry Co., Ltd. | Read-only nonvolatile memory |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2679673B2 (ja) | 1997-11-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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