JPH05110036A - 半導体メモリ装置とその製造方法 - Google Patents
半導体メモリ装置とその製造方法Info
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- JPH05110036A JPH05110036A JP3299912A JP29991291A JPH05110036A JP H05110036 A JPH05110036 A JP H05110036A JP 3299912 A JP3299912 A JP 3299912A JP 29991291 A JP29991291 A JP 29991291A JP H05110036 A JPH05110036 A JP H05110036A
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- diffusion layer
- concentration impurity
- groove
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Abstract
(57)【要約】
【目的】 プレーナセル構造にトレンチエッチングの技
術を組み合わせて、さらに高集積化を図る。 【構成】 シリコン基板２上に互いに平行なトレンチ溝
４が形成され、溝４の底部にはＮ型高濃度不純物拡散層
６が形成されてソースとなり、隣接する溝４，４に挾ま
れた基板上の隆起部の頂部にもＮ型高濃度不純物拡散層
８が形成されてビットライン（ドレイン）となってい
る。隆起部の基部にはＰ型高濃度不純物拡散層１１が形
成されて隣接するソース６と６の間を分離し、耐圧を高
めている。溝４の側面にはゲート酸化膜１０が形成され
ている。ポリサイド層にてなるワードライン１４は溝４
の方向と直交し、ワードライン１４が溝４の側面を横切
る部分がチャネル領域となる。
術を組み合わせて、さらに高集積化を図る。 【構成】 シリコン基板２上に互いに平行なトレンチ溝
４が形成され、溝４の底部にはＮ型高濃度不純物拡散層
６が形成されてソースとなり、隣接する溝４，４に挾ま
れた基板上の隆起部の頂部にもＮ型高濃度不純物拡散層
８が形成されてビットライン（ドレイン）となってい
る。隆起部の基部にはＰ型高濃度不純物拡散層１１が形
成されて隣接するソース６と６の間を分離し、耐圧を高
めている。溝４の側面にはゲート酸化膜１０が形成され
ている。ポリサイド層にてなるワードライン１４は溝４
の方向と直交し、ワードライン１４が溝４の側面を横切
る部分がチャネル領域となる。
Description
【０００１】
【産業上の利用分野】本発明はプレーナセル構造と称さ
れる半導体メモリ装置に関するものである。
れる半導体メモリ装置に関するものである。
【０００２】
【従来の技術】一般のＭＯＳ型半導体集積回路装置は、
フィールド酸化膜によって素子分離を行ない、ソース領
域とドレイン領域はゲート電極をマスクにしてセルフア
ライン法により不純物が基板に導入されて形成されてい
る。ソース領域とドレイン領域のコンタクトはトランジ
スタ１個について１個又は２個が必要であるため、コン
タクトマージンや配線ピッチによって高集積化が妨げら
れる欠点がある。そこで、その問題を解決するために、
プレーナセル構造と称される半導体集積回路装置が提案
されている（特開昭６１−２８８４６４号公報，特開昭
６３−９６９５３号公報などを参照）。
フィールド酸化膜によって素子分離を行ない、ソース領
域とドレイン領域はゲート電極をマスクにしてセルフア
ライン法により不純物が基板に導入されて形成されてい
る。ソース領域とドレイン領域のコンタクトはトランジ
スタ１個について１個又は２個が必要であるため、コン
タクトマージンや配線ピッチによって高集積化が妨げら
れる欠点がある。そこで、その問題を解決するために、
プレーナセル構造と称される半導体集積回路装置が提案
されている（特開昭６１−２８８４６４号公報，特開昭
６３−９６９５３号公報などを参照）。
【０００３】プレーナセル構造では、複数のＭＯＳトラ
ンジスタのソース領域のための連続した拡散領域と、複
数のＭＯＳトランジスタのドレイン領域のための連続し
た拡散領域とが互いに平行に基板に形成され、基板上に
は絶縁膜を介して両拡散領域に交差するワードラインが
形成される。プレーナセル構造では、素子分離用にフィ
ールド酸化膜を設ける必要がなく、また、ソース領域と
ドレイン領域が複数個のトランジスタで共有されるの
で、そのコンタクトも数個または数十個のトランジスタ
に１個の割りですみ、高集積化を図る上で好都合であ
る。
ンジスタのソース領域のための連続した拡散領域と、複
数のＭＯＳトランジスタのドレイン領域のための連続し
た拡散領域とが互いに平行に基板に形成され、基板上に
は絶縁膜を介して両拡散領域に交差するワードラインが
形成される。プレーナセル構造では、素子分離用にフィ
ールド酸化膜を設ける必要がなく、また、ソース領域と
ドレイン領域が複数個のトランジスタで共有されるの
で、そのコンタクトも数個または数十個のトランジスタ
に１個の割りですみ、高集積化を図る上で好都合であ
る。
【０００４】提案されているプレーナセル構造の例を図
３と図４に示す。図３はメモリー部であり、図４はメモ
リー部を若干簡略化し、周辺トランジスタ部の一部とと
もに示した断面図である。メモリー部と周辺トランジス
タ部の間や周辺トランジスタ間を分離するために、チャ
ネルストッパ層５４とフィールド酸化膜５６が形成され
ている。メモリー部においては、複数個のメモリトラン
ジスタについて連続する互いに平行な帯状のＮ型拡散層
のソース領域４２ｓ、ドレイン領域４２ｄが形成されて
おり、ドレイン領域４２ｄはビットラインとなってい
る。基板４０上にはゲート酸化膜４４を介し、拡散層４
２ｓ，４２ｄ上にはゲート酸化膜４４より厚いシリコン
酸化膜４６を介して多結晶シリコン層にてなるゲート電
極を兼ねるワードライン４８が拡散層４２ｓ，４２ｄの
長手方向と直交して交差する方向に形成されている。
３と図４に示す。図３はメモリー部であり、図４はメモ
リー部を若干簡略化し、周辺トランジスタ部の一部とと
もに示した断面図である。メモリー部と周辺トランジス
タ部の間や周辺トランジスタ間を分離するために、チャ
ネルストッパ層５４とフィールド酸化膜５６が形成され
ている。メモリー部においては、複数個のメモリトラン
ジスタについて連続する互いに平行な帯状のＮ型拡散層
のソース領域４２ｓ、ドレイン領域４２ｄが形成されて
おり、ドレイン領域４２ｄはビットラインとなってい
る。基板４０上にはゲート酸化膜４４を介し、拡散層４
２ｓ，４２ｄ上にはゲート酸化膜４４より厚いシリコン
酸化膜４６を介して多結晶シリコン層にてなるゲート電
極を兼ねるワードライン４８が拡散層４２ｓ，４２ｄの
長手方向と直交して交差する方向に形成されている。
【０００５】周辺トランジスタにおいて、５０ｓはソー
ス、５０ｄはドレインであり、基板４０上にはゲート酸
化膜４４を介して多結晶シリコン層にてなるゲート電極
５２が形成されている。メモリー部において、図３で破
線で囲まれた領域５４は１個のメモリートランジスタを
表わしている。各メモリートランジスタは、ＲＯＭコー
ドを決めるためにイオン注入によってしきい値が設定さ
れている。例えば、各メモリートランジスタのチャネル
領域にボロンを注入してしきい値を高めるか、注入しな
いでしきい値を低いままとしている。いま、メモリート
ランジスタ５４のワードラインが選択されて電圧が印加
されたとき、そのメモリートランジスタ５４のしきい値
が低いものであればビットライン４２ｄからソース４２
ｓへ電流が流れ、もし、しきい値が高いものであれば電
流が流れないので、ビットライン４２ｄに接続されたセ
ンス回路によってＲＯＭの内容が読み出される。
ス、５０ｄはドレインであり、基板４０上にはゲート酸
化膜４４を介して多結晶シリコン層にてなるゲート電極
５２が形成されている。メモリー部において、図３で破
線で囲まれた領域５４は１個のメモリートランジスタを
表わしている。各メモリートランジスタは、ＲＯＭコー
ドを決めるためにイオン注入によってしきい値が設定さ
れている。例えば、各メモリートランジスタのチャネル
領域にボロンを注入してしきい値を高めるか、注入しな
いでしきい値を低いままとしている。いま、メモリート
ランジスタ５４のワードラインが選択されて電圧が印加
されたとき、そのメモリートランジスタ５４のしきい値
が低いものであればビットライン４２ｄからソース４２
ｓへ電流が流れ、もし、しきい値が高いものであれば電
流が流れないので、ビットライン４２ｄに接続されたセ
ンス回路によってＲＯＭの内容が読み出される。
【０００６】
【発明が解決しようとする課題】プレーナセル構造にお
いて、さらに微細化を図ろうとした場合、拡散層４２
ｓ，４２ｄによるショートチャネル効果によって微細化
が制約される。周辺トランジスタのような通常のＭＯＳ
トランジスタでは拡散層をＬＤＤ構造とすることにより
ショートチャネル効果の問題を回避できるが、プレーナ
セル構造ではその構造上ＬＤＤ構造を採用することは困
難である。本発明はプレーナセル構造にトレンチエッチ
ングの技術を組み合わせて、さらに高集積化を図ること
を目的とするものである。
いて、さらに微細化を図ろうとした場合、拡散層４２
ｓ，４２ｄによるショートチャネル効果によって微細化
が制約される。周辺トランジスタのような通常のＭＯＳ
トランジスタでは拡散層をＬＤＤ構造とすることにより
ショートチャネル効果の問題を回避できるが、プレーナ
セル構造ではその構造上ＬＤＤ構造を採用することは困
難である。本発明はプレーナセル構造にトレンチエッチ
ングの技術を組み合わせて、さらに高集積化を図ること
を目的とするものである。
【０００７】
【課題を解決するための手段】本発明の半導体メモリ装
置では、互いに平行に形成された帯状の溝の底部と溝間
の隆起部の頂部に互いに離間した第１導電型の不純物拡
散層が形成されて一方がドレイン、他方がソースとなっ
ており、隣接する溝底部の不純物拡散層間には第２導電
型の高濃度不純物拡散層が形成されて溝底部の不純物拡
散層間を分離しており、ゲート電極を兼ねるワードライ
ンが前記第１導電型不純物拡散層と絶縁されて前記溝と
交差する方向に形成されており、ワードライン下の溝側
面がチャネル領域となっている。本発明の半導体装置で
は、上記の半導体メモリ装置をメモリ部とし、周辺トラ
ンジスタ部とともに同一半導体チップ上に形成されてい
る半導体装置。
置では、互いに平行に形成された帯状の溝の底部と溝間
の隆起部の頂部に互いに離間した第１導電型の不純物拡
散層が形成されて一方がドレイン、他方がソースとなっ
ており、隣接する溝底部の不純物拡散層間には第２導電
型の高濃度不純物拡散層が形成されて溝底部の不純物拡
散層間を分離しており、ゲート電極を兼ねるワードライ
ンが前記第１導電型不純物拡散層と絶縁されて前記溝と
交差する方向に形成されており、ワードライン下の溝側
面がチャネル領域となっている。本発明の半導体装置で
は、上記の半導体メモリ装置をメモリ部とし、周辺トラ
ンジスタ部とともに同一半導体チップ上に形成されてい
る半導体装置。
【０００８】本発明の製造方法は以下の工程（Ａ）から
（Ｅ）を含んでいる。（Ａ）第２導電型シリコン基板に
第２導電型の高濃度不純物拡散層を形成し、その上に第
２導電型の低濃度不純物拡散層をエピタキシャル成長さ
せ、さらにその上に第１導電型の高濃度不純物拡散層を
エピタキシャル成長させて積層構造を形成する工程、
（Ｂ）前記積層構造の第２導電型高濃度不純物拡散層の
一部又は全部の深さまでの深さの互いに平行な溝を形成
する工程、（Ｃ）前記溝底部に前記第２導電型高濃度不
純物拡散層の高さ又はそれよりわずかに高い厚さの第１
導電型高濃度不純物拡散層をエピタキシャル成長させる
工程、（Ｄ）前記第２導電型低濃度不純物拡散層の表面
上にゲート酸化膜を形成し、前記２つの第１導電型高濃
度不純物拡散層上にはゲート酸化膜よりも厚い酸化膜を
形成する熱酸化工程、（Ｅ）導電体膜を堆積し、パター
ン化して前記溝と交差する方向のワードラインを形成す
る工程。
（Ｅ）を含んでいる。（Ａ）第２導電型シリコン基板に
第２導電型の高濃度不純物拡散層を形成し、その上に第
２導電型の低濃度不純物拡散層をエピタキシャル成長さ
せ、さらにその上に第１導電型の高濃度不純物拡散層を
エピタキシャル成長させて積層構造を形成する工程、
（Ｂ）前記積層構造の第２導電型高濃度不純物拡散層の
一部又は全部の深さまでの深さの互いに平行な溝を形成
する工程、（Ｃ）前記溝底部に前記第２導電型高濃度不
純物拡散層の高さ又はそれよりわずかに高い厚さの第１
導電型高濃度不純物拡散層をエピタキシャル成長させる
工程、（Ｄ）前記第２導電型低濃度不純物拡散層の表面
上にゲート酸化膜を形成し、前記２つの第１導電型高濃
度不純物拡散層上にはゲート酸化膜よりも厚い酸化膜を
形成する熱酸化工程、（Ｅ）導電体膜を堆積し、パター
ン化して前記溝と交差する方向のワードラインを形成す
る工程。
【０００９】
【作用】チャネル領域をトレンチ溝の側面に形成するこ
とにより、平面型のプレーナセルＲＯＭと同じレイアウ
トルールを採用すればセルサイズはほぼ１／２に縮小さ
れる。トレンチ溝の深さはチャネル長に対応しているの
で、トレンチ溝を深くすればチャネル長が長くなり、ト
レンチ溝を浅くすればチャネル長が短かくなる。溝底部
に設けられるソース間には反対導電型の高濃度不純物拡
散層が存在するので、これが隣接ソース間を分離し、ソ
ース−ソース間の耐圧を高める。そのため、微細化の限
界がソース間の耐圧で決まるのではなく、加工精度で決
まるようになり、より高密度化できる。
とにより、平面型のプレーナセルＲＯＭと同じレイアウ
トルールを採用すればセルサイズはほぼ１／２に縮小さ
れる。トレンチ溝の深さはチャネル長に対応しているの
で、トレンチ溝を深くすればチャネル長が長くなり、ト
レンチ溝を浅くすればチャネル長が短かくなる。溝底部
に設けられるソース間には反対導電型の高濃度不純物拡
散層が存在するので、これが隣接ソース間を分離し、ソ
ース−ソース間の耐圧を高める。そのため、微細化の限
界がソース間の耐圧で決まるのではなく、加工精度で決
まるようになり、より高密度化できる。
【００１０】
【実施例】図１は一実施例におけるメモリ部を表わして
いる。２はＰ型シリコン基板であり、周辺トランジスタ
部とメモリ部の間を分離するためにチャネルストッパ層
とフィールド酸化膜（図示略）が形成されている。シリ
コン基板２上には互いに平行なトレンチ溝４が形成され
ており、トレンチ溝４の底部にはＮ型の高濃度不純物拡
散層６が形成され、この拡散層６がソースとなってい
る。隣接するトレンチ溝４，４に挾まれた基板上の隆起
部の頂部にもＮ型の高濃度不純物拡散層８が形成され、
拡散層８の頂面には低抵抗化のための金属シリサイド層
９が形成されている。拡散層８とシリサイド層９はビッ
トライン（ドレイン）となる。
いる。２はＰ型シリコン基板であり、周辺トランジスタ
部とメモリ部の間を分離するためにチャネルストッパ層
とフィールド酸化膜（図示略）が形成されている。シリ
コン基板２上には互いに平行なトレンチ溝４が形成され
ており、トレンチ溝４の底部にはＮ型の高濃度不純物拡
散層６が形成され、この拡散層６がソースとなってい
る。隣接するトレンチ溝４，４に挾まれた基板上の隆起
部の頂部にもＮ型の高濃度不純物拡散層８が形成され、
拡散層８の頂面には低抵抗化のための金属シリサイド層
９が形成されている。拡散層８とシリサイド層９はビッ
トライン（ドレイン）となる。
【００１１】隆起部の基部にはＰ型の高濃度不純物拡散
層１１が形成されて隣接するソース６と６の間を分離
し、耐圧を高めている。溝４の側面にはゲート酸化膜１
０が形成され、溝底部のソース６と隆起部頂部のドレイ
ン８，９はゲート酸化膜よりも厚いシリコン酸化膜１
２，１３によってそれぞれ被われている。
層１１が形成されて隣接するソース６と６の間を分離
し、耐圧を高めている。溝４の側面にはゲート酸化膜１
０が形成され、溝底部のソース６と隆起部頂部のドレイ
ン８，９はゲート酸化膜よりも厚いシリコン酸化膜１
２，１３によってそれぞれ被われている。
【００１２】１４はポリサイド層（多結晶シリコン層と
その上のシリサイド層の２層構造）にてなるワードライ
ンであり、溝４の方向と直交して交差する方向に形成さ
れている。ワードライン１４はゲート電極を兼ねてお
り、ワードライン１４が溝４の側面を横切る部分ではそ
の溝側面領域がチャネル領域となる。
その上のシリサイド層の２層構造）にてなるワードライ
ンであり、溝４の方向と直交して交差する方向に形成さ
れている。ワードライン１４はゲート電極を兼ねてお
り、ワードライン１４が溝４の側面を横切る部分ではそ
の溝側面領域がチャネル領域となる。
【００１３】各チャネル領域を含んで溝４の底面のソー
ス６と隆起部頂部のドレイン８，９の間で１個ずつのメ
モリートランジスタを構成している。各メモリートラン
ジスタにはＲＯＭコードを決めるためにデータに従って
イオン注入がなされ、しきい値が設定されている。例え
ばチャネル領域にボロンなどのＰ型不純物を注入してし
きい値を高めるか、注入しないでしきい値を低いままと
することによりＲＯＭコードが決められている。溝４の
側面のうち、ワードライン１４の下側領域を除いてチャ
ネルストッパ用にボロンなどのＰ型不純物が注入されて
いる。図には現われていないが、基板及びワードライン
１４上にはＰＳＧ膜などの層間絶縁膜が形成され、層間
絶縁膜のコンタクトホールを介してメタル配線がビット
ライン基板面の拡散層８と接続される。
ス６と隆起部頂部のドレイン８，９の間で１個ずつのメ
モリートランジスタを構成している。各メモリートラン
ジスタにはＲＯＭコードを決めるためにデータに従って
イオン注入がなされ、しきい値が設定されている。例え
ばチャネル領域にボロンなどのＰ型不純物を注入してし
きい値を高めるか、注入しないでしきい値を低いままと
することによりＲＯＭコードが決められている。溝４の
側面のうち、ワードライン１４の下側領域を除いてチャ
ネルストッパ用にボロンなどのＰ型不純物が注入されて
いる。図には現われていないが、基板及びワードライン
１４上にはＰＳＧ膜などの層間絶縁膜が形成され、層間
絶縁膜のコンタクトホールを介してメタル配線がビット
ライン基板面の拡散層８と接続される。
【００１４】図２により一実施例のメモリ部を製造する
工程を説明する。 （Ａ）Ｐ型シリコン基板２にチャネルストッパ層とフィ
ールド酸化膜を形成し、メモリ部と周辺トランジスタ部
の間及び周辺トランジスタ部間の分離を行なう。図に示
されているのは分離された後のメモリ部である。 基板２上にソース−ソース間の耐圧向上を目的としたＰ
型の高濃度不純物領域となるＰ型拡散層１１ａをイオン
注入法により形成する。そのため、基板に例えばボロン
を５０〜１５０ＫｅＶで、１.０×１０13〜２.０×１０
13／ｃｍ2注入する。その上に、チャネルを形成する領
域となるＰ型の低濃度拡散層７ａをエピタキシャル成長
させる。このエピタキシャル成長層７ａの不純物濃度に
よりチャネルのしきい値電圧が制御される。また、エピ
タキシャル成長層７ａの厚さがメモリトランジスタのゲ
ート長となるので、エピタキシャル成長層７ａの厚さを
例えば０.５〜２.０μｍとする。エピタキシャル成長層
７ａ上にドレインとなるＮ型の高濃度不純物拡散層８ａ
をエピタキシャル成長させ、その上にビットラインの低
抵抗化を目的とした金属シリサイド層９ａを形成する。
工程を説明する。 （Ａ）Ｐ型シリコン基板２にチャネルストッパ層とフィ
ールド酸化膜を形成し、メモリ部と周辺トランジスタ部
の間及び周辺トランジスタ部間の分離を行なう。図に示
されているのは分離された後のメモリ部である。 基板２上にソース−ソース間の耐圧向上を目的としたＰ
型の高濃度不純物領域となるＰ型拡散層１１ａをイオン
注入法により形成する。そのため、基板に例えばボロン
を５０〜１５０ＫｅＶで、１.０×１０13〜２.０×１０
13／ｃｍ2注入する。その上に、チャネルを形成する領
域となるＰ型の低濃度拡散層７ａをエピタキシャル成長
させる。このエピタキシャル成長層７ａの不純物濃度に
よりチャネルのしきい値電圧が制御される。また、エピ
タキシャル成長層７ａの厚さがメモリトランジスタのゲ
ート長となるので、エピタキシャル成長層７ａの厚さを
例えば０.５〜２.０μｍとする。エピタキシャル成長層
７ａ上にドレインとなるＮ型の高濃度不純物拡散層８ａ
をエピタキシャル成長させ、その上にビットラインの低
抵抗化を目的とした金属シリサイド層９ａを形成する。
【００１５】（Ｂ）メモリ部のソースとなる領域にトレ
ンチ溝４を写真製版とエッチングにより形成する。溝４
の深さはＰ型拡散層１１ａの一部又は全部を除去する深
さである。これにより、基板２上に溝４，４間に隆起部
が残り、その隆起部の積層構造は上からドレイン（シリ
サイド層９とＮ型不純物拡散領域８）、その下にチャネ
ル領域となるＰ型低濃度エピタキシャル層７、さらにそ
の下にソース−ソース間を分離するＰ型高濃度不純物拡
散層１１となる。
ンチ溝４を写真製版とエッチングにより形成する。溝４
の深さはＰ型拡散層１１ａの一部又は全部を除去する深
さである。これにより、基板２上に溝４，４間に隆起部
が残り、その隆起部の積層構造は上からドレイン（シリ
サイド層９とＮ型不純物拡散領域８）、その下にチャネ
ル領域となるＰ型低濃度エピタキシャル層７、さらにそ
の下にソース−ソース間を分離するＰ型高濃度不純物拡
散層１１となる。
【００１６】（Ｃ）溝４の底部にソースとなるＮ型高濃
度不純物拡散層６をエピタキシャル成長させる。拡散層
６はその表面の高さが拡散層１１の高さと等しいか、そ
れよりもわずかに高い位置にくるまで成長させる。 （Ｄ）次に、ゲート酸化膜を形成するための熱酸化を行
なう。この酸化により、エピタキシャル層７の表面には
厚さが１００〜５００Åのゲート酸化膜１０を形成し、
溝底部のソース６の表面と隆起部頂部のドレイン８，９
の表面にはそれぞれ増速酸化により１０００〜２０００
Åの厚いシリコン酸化膜１２，１３を形成する。 次に、メモリトランジスタのしきい値制御のためのボロ
ンなどのＰ型不純物注入を行なう。このときのイオン注
入条件は、例えば１０〜５０ＫｅＶのエネルギーで、注
入量は１０14〜１０17／ｃｍ2とする。そして、このと
きのチャネルドープは溝４の側面に十分注入されるよう
に、注入角を１０〜７０度に設定して回転斜め注入によ
り行なう。
度不純物拡散層６をエピタキシャル成長させる。拡散層
６はその表面の高さが拡散層１１の高さと等しいか、そ
れよりもわずかに高い位置にくるまで成長させる。 （Ｄ）次に、ゲート酸化膜を形成するための熱酸化を行
なう。この酸化により、エピタキシャル層７の表面には
厚さが１００〜５００Åのゲート酸化膜１０を形成し、
溝底部のソース６の表面と隆起部頂部のドレイン８，９
の表面にはそれぞれ増速酸化により１０００〜２０００
Åの厚いシリコン酸化膜１２，１３を形成する。 次に、メモリトランジスタのしきい値制御のためのボロ
ンなどのＰ型不純物注入を行なう。このときのイオン注
入条件は、例えば１０〜５０ＫｅＶのエネルギーで、注
入量は１０14〜１０17／ｃｍ2とする。そして、このと
きのチャネルドープは溝４の側面に十分注入されるよう
に、注入角を１０〜７０度に設定して回転斜め注入によ
り行なう。
【００１７】メモリ部のワードラインと周辺トランジス
タのゲート電極のために多結晶シリコン層又はポリサイ
ド層を形成し、写真製版とエッチングを施してワードラ
イン１４と周辺トランジスタのゲート電極を形成する。
周辺トランジスタにはソース・ドレイン形成のために砒
素などのＮ型不純物注入を行なう。データ記録のための
コア注入を行なう。このとき、コア注入はボロンなどの
Ｐ型不純物を注入し、注入エネルギーは５０〜２００Ｋ
ｅＶ程度、注入量は１０16〜１０20／ｃｍ2程度とす
る。また、チャネルドープのイオン注入と同様に、溝側
面のチャネル領域に注入されるように、注入角を１０〜
７０度とした回転斜め注入で行なう。
タのゲート電極のために多結晶シリコン層又はポリサイ
ド層を形成し、写真製版とエッチングを施してワードラ
イン１４と周辺トランジスタのゲート電極を形成する。
周辺トランジスタにはソース・ドレイン形成のために砒
素などのＮ型不純物注入を行なう。データ記録のための
コア注入を行なう。このとき、コア注入はボロンなどの
Ｐ型不純物を注入し、注入エネルギーは５０〜２００Ｋ
ｅＶ程度、注入量は１０16〜１０20／ｃｍ2程度とす
る。また、チャネルドープのイオン注入と同様に、溝側
面のチャネル領域に注入されるように、注入角を１０〜
７０度とした回転斜め注入で行なう。
【００１８】メモリ部のチャネル領域以外の溝側面に、
チャネルストッパ用にボロンなどのＰ型不純物を注入す
る。このときも不純物が溝側面に十分注入されるよう
に、注入角は１０〜７０度の回転斜め注入で行なう。そ
の後、通常通りのプロセスで層間絶縁膜を形成し、コン
タクトホールを形成し、メタル配線を形成し、パッシベ
ーション保護膜を形成する。
チャネルストッパ用にボロンなどのＰ型不純物を注入す
る。このときも不純物が溝側面に十分注入されるよう
に、注入角は１０〜７０度の回転斜め注入で行なう。そ
の後、通常通りのプロセスで層間絶縁膜を形成し、コン
タクトホールを形成し、メタル配線を形成し、パッシベ
ーション保護膜を形成する。
【００１９】周辺部にはＮＭＯＳトランジスタの他に、
デプレッション型ＮＭＯＳトランジスタや、ＣＭＯＳの
ＰＭＯＳトランジスタなどが含まれることがあるが、そ
れらのＭＯＳトランジスタの製造プロセスは通常通りで
あるので、説明は省略してある。実施例はＮチャネル型
のメモリートランジスタを例にしているが、導電型を逆
にしたＰチャネル型のメモリートランジスタに本発明を
適用することもできる。
デプレッション型ＮＭＯＳトランジスタや、ＣＭＯＳの
ＰＭＯＳトランジスタなどが含まれることがあるが、そ
れらのＭＯＳトランジスタの製造プロセスは通常通りで
あるので、説明は省略してある。実施例はＮチャネル型
のメモリートランジスタを例にしているが、導電型を逆
にしたＰチャネル型のメモリートランジスタに本発明を
適用することもできる。
【００２０】
【発明の効果】本発明のメモリ装置では、基板にトレン
チ溝を形成し、トレンチ溝底面と隆起部頂部とにそれぞ
れ拡散層を形成するとともに、トレンチ溝側面にチャネ
ル領域を形成したので、チャネル領域のための平面上の
スペースが不要となり、平面型のプレーナセル構造と比
べると同じレイアウトルールを用いればセルサイズを約
１／２にすることができる。チャネルが縦方向に形成さ
れるので、トレンチ溝底部のソースと隆起部頂部のドレ
インとの間の領域の厚さでゲート長が決まり、微細化す
る上でゲート長を小さくする必要がなくなる。隣接する
ソース間にはソースと反対導電型の高濃度不純物領域が
存在するので、ソース−ソース間の耐圧を充分確保する
ことができる。この耐圧のための不純物拡散領域はその
濃度を自由に制御することができるので、耐圧の確保が
容易である。そして、図３，４のプレーナーセル構造で
は耐圧を維持するためにソース−ソース間の間隔を広く
とらなければならないので、その点で集積度が制約され
るのに対し、本発明では耐圧は充分確保できるので、加
工精度によって密度が決まるようになり、より高密度化
することができる。
チ溝を形成し、トレンチ溝底面と隆起部頂部とにそれぞ
れ拡散層を形成するとともに、トレンチ溝側面にチャネ
ル領域を形成したので、チャネル領域のための平面上の
スペースが不要となり、平面型のプレーナセル構造と比
べると同じレイアウトルールを用いればセルサイズを約
１／２にすることができる。チャネルが縦方向に形成さ
れるので、トレンチ溝底部のソースと隆起部頂部のドレ
インとの間の領域の厚さでゲート長が決まり、微細化す
る上でゲート長を小さくする必要がなくなる。隣接する
ソース間にはソースと反対導電型の高濃度不純物領域が
存在するので、ソース−ソース間の耐圧を充分確保する
ことができる。この耐圧のための不純物拡散領域はその
濃度を自由に制御することができるので、耐圧の確保が
容易である。そして、図３，４のプレーナーセル構造で
は耐圧を維持するためにソース−ソース間の間隔を広く
とらなければならないので、その点で集積度が制約され
るのに対し、本発明では耐圧は充分確保できるので、加
工精度によって密度が決まるようになり、より高密度化
することができる。
【図１】一実施例を示す斜視断面図である。
【図２】一実施例の製造工程を示す工程断面図である。
【図３】従来のプレーナーセル構造を示す平面図であ
る。
る。
【図４】同従来例の周辺トランジスタまでも含む断面図
である。
である。
２ Ｐ型シリコン基板 ４ トレンチ溝 ６ ソースとなるＮ型不純物拡散層 ７ チャネルが形成されるエピタキシャル層 ８ ドレインとなるＮ型高濃度不純物層 ９ ドレイン用のシリサイド層 １０ ゲート酸化膜 １１ ソース−ソース間耐圧用のＰ型高濃度不純物領域 １４ ワードライン
Claims (3)
- 【請求項１】 互いに平行に形成された帯状の溝の底部
と溝間の隆起部の頂部に互いに離間した第１導電型の不
純物拡散層が形成されて一方がドレイン、他方がソース
となっており、隣接する溝底部の不純物拡散層間には第
２導電型の高濃度不純物拡散層が形成されて溝底部の不
純物拡散層間を分離しており、ゲート電極を兼ねるワー
ドラインが前記第１導電型不純物拡散層と絶縁されて前
記溝と交差する方向に形成されており、ワードライン下
の溝側面がチャネル領域となっている半導体メモリ装
置。 - 【請求項２】 互いに平行に形成された帯状の溝の底部
と溝間の隆起部の頂部に互いに離間した第１導電型の不
純物拡散層が形成されて一方がドレイン、他方がソース
となっており、隣接する溝底部の不純物拡散層間には第
２導電型の高濃度不純物拡散層が形成されて溝底部の不
純物拡散層間を分離しており、ゲート電極を兼ねるワー
ドラインが前記第１導電型不純物拡散層と絶縁されて前
記溝と交差する方向に形成されており、ワードライン下
の溝側面がチャネル領域となっているメモリ部と、周辺
トランジスタ部とが同一半導体チップ上に形成されてい
る半導体装置。 - 【請求項３】 以下の工程（Ａ）から（Ｅ）を含む半導
体メモリ装置の製造方法。 （Ａ）第２導電型シリコン基板に第２導電型の高濃度不
純物拡散層を形成し、その上に第２導電型の低濃度不純
物拡散層をエピタキシャル成長させ、さらにその上に第
１導電型の高濃度不純物拡散層をエピタキシャル成長さ
せて積層構造を形成する工程、 （Ｂ）前記積層構造の第２導電型高濃度不純物拡散層の
一部又は全部の深さまでの深さの互いに平行な溝を形成
する工程、 （Ｃ）前記溝底部に前記第２導電型高濃度不純物拡散層
の高さ又はそれよりわずかに高い厚さの第１導電型高濃
度不純物拡散層をエピタキシャル成長させる工程、 （Ｄ）前記第２導電型低濃度不純物拡散層の表面上にゲ
ート酸化膜を形成し、前記２つの第１導電型高濃度不純
物拡散層上にはゲート酸化膜よりも厚い酸化膜を形成す
る熱酸化工程、 （Ｅ）導電体膜を堆積し、パターン化して前記溝と交差
する方向のワードラインを形成する工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3299912A JPH05110036A (ja) | 1991-10-18 | 1991-10-18 | 半導体メモリ装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3299912A JPH05110036A (ja) | 1991-10-18 | 1991-10-18 | 半導体メモリ装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05110036A true JPH05110036A (ja) | 1993-04-30 |
Family
ID=17878432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3299912A Pending JPH05110036A (ja) | 1991-10-18 | 1991-10-18 | 半導体メモリ装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05110036A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19510042A1 (de) * | 1995-03-20 | 1996-09-26 | Siemens Ag | Festwert-Speicherzellenanordnung und Verfahren zu deren Herstellung |
| US6180979B1 (en) | 1996-03-12 | 2001-01-30 | Siemens Aktiengesellschaft | Memory cell arrangement with vertical MOS transistors and the production process thereof |
| US6753573B2 (en) | 2002-11-06 | 2004-06-22 | Renesas Technology Corp. | Semiconductor device having complementary MOS transistor |
-
1991
- 1991-10-18 JP JP3299912A patent/JPH05110036A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19510042A1 (de) * | 1995-03-20 | 1996-09-26 | Siemens Ag | Festwert-Speicherzellenanordnung und Verfahren zu deren Herstellung |
| US6180979B1 (en) | 1996-03-12 | 2001-01-30 | Siemens Aktiengesellschaft | Memory cell arrangement with vertical MOS transistors and the production process thereof |
| US6753573B2 (en) | 2002-11-06 | 2004-06-22 | Renesas Technology Corp. | Semiconductor device having complementary MOS transistor |
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