KR920010846B1 - 반도체 장치의 그의 제조방법 - Google Patents

반도체 장치의 그의 제조방법 Download PDF

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KR920010846B1 KR1019840008299A KR840008299A KR920010846B1 KR 920010846 B1 KR920010846 B1 KR 920010846B1 KR 1019840008299 A KR1019840008299 A KR 1019840008299A KR 840008299 A KR840008299 A KR 840008299A KR 920010846 B1 KR920010846 B1 KR 920010846B1
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가부시기가이샤 히다찌세이사꾸쇼
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Abstract

내용 없음.

Description

반도체 장치의 그의 제조방법
제1도는 본 발명의 제1의 실시예의 단면 투시도.
제2도는 제1도에 따른 등가 회로도.
제3a∼e도는 제1의 실시예의 구조를 형성하기 위한 제조방법을 1공정마다 나타내는 평면도.
제4a∼e도는 각각 제3a∼e도의 X-X선에 따른 단면도.
제5도는 본 발명의 제2의 실시예의 단면 투시도.
제6도는 제5도에 따른 등가 회로도.
제7a∼e도는 제2의 실시예를 형성하기 위한 제조 방법을 1공정마다 나타내는 평면도.
제8a∼e도는 각각 제7a∼e도의 X-X선에 따른 단면도.
제9도는 제2의 실시예를 수정한 평면도.
제10도는 제9도의 X-X선에 다른 단면도.
제11도는 제10도에 따른 등가 회로도.
제12도는 제2의 실시예의 수정을 형성하는 제조방법의 1공정을 나타내며, 제10도와 비슷한 도면.
제13도는 제2의 실시예를 또 달리 수정한 단면도.
제14도는 제13도에 따른 등가 회로도.
제15a∼c도는 제13도에 따른 제조 방법의 한 부분을 나타내며, 제8도와 비슷한 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 본체 3 : 능동 영역
4 : 워드선 5 : SiO2막
10 : MOSFET 11 : SiO2막
12 : 데이터 선 13 : 접촉구멍
14 : 홈
본 발명은 ROM(Read Only Memory) 등의 반도체 기억 장치, 특히 MOSFET(MOS형 전계효과 트랜지스터)를 그의 소자로서 사용하여 높은 집적도와 더욱 증가된 기억 용량을 실현하는 반도체 기억 장치에 적용하여 매우 적합한 반도체 장치와 그것을 제조하는 방법에 관한 것이다.
일반적으로 IC와 LSI 등의 반도체장치는 그 집적도에 있어서 진전을 가져왔으며, 최근들어 그 동작 속도는 점점 향상되고 있다. 반도체 장치에 있어서의 그러한 진보는 반도체 장치의 제조기술 가운데 미세가공 기술의 발달에 크게 힘입은 것이다. 예를 들면, 회로 소자가 MOSFET 인 반도체 장치에서 게이트 전극의 실용크기는 전체 반도체 장치의 미세 가공 수준을 나타내는 것으로 보통 쓰인다.
그와 함께, 게이트 전극 길이나 채널길이가 더 작게 설계도리수록, 더 높은 집적도의 장치가 구성될 수 있다. 채널 길이를 줄이므로써, MOSFET의 도통 저항이 작아질 수 있다. 또한, 더 높은 속도의 집적 회로를 설계하기 위해서는 채널 길이를 줄이는 것이 중요하다.
그러나, 채널 길이가 줄어들때에는, 소위 쇼트채널 효과(Short Channel Effect)가 일어난다. 임계전압(Vth)이 채널 길이에 의존한다는 것도 문제를 제기한다. 이것을 극복하기 위해, 얕은 소오스와 드레인 영역 등의 대책이 필요하다.
한편, 포토리도그래피가 게이트 전극 등을 형성하는데 보통 쓰인다. 마스크 정렬의 정확성과 현상 및 에칭의 정확성 같은 이러한 기술에서의 문제점은 패턴의 국소화를 제한한다. 또한, 게이트 전극을 형성하는데 있어서, 높은 정밀도로 채널길이를 정확하게 하기가 매우 어렵다.
따라서, 임계전압(Vth)을 적당하게 조절하기는 어렵다.
보통의 MOS 구조에서 배선층은 반도체 기판위에 적층형태로 형성된다. 다층의 배선 구조에서, 장치의 상부의 배선층은 원하는 만큼 편평하지 않기 때문에 바람직하지 않은 계단을 형성하게 된다. 이 때문에, 상층 배선의 단선이나 단락등의 결함이 나타나기 쉽다. 특히 설계에서 수직 또는 수평으로 많은 수의 배선이 필요한 ROM 등의 반도체 기억 소자에서는 이러한 종류의 결함이 특히 일어나기 쉽다.
본 발명의 목적은 집적도를 높이기 위해 MOSFET 소자를 극소화하고, 채널길이를 임의로 설계할수 있고, 특성이 안정하며, 집적도가 향상될 수 있는 MOSFET를 포함하는 반도체 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 배선층이 다층화되지 않고 있는 곳에 필요한 배선을 하여 단선이나 단락같은 결점을 막도록 편평한 표면을 반도체 장치에 형성하여 또한 소자의 집적도를 향상시키는 것이다.
또한, 본 발명의 목적은 매우 큰 기억 용량의 ROM 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 선행기술의 공정에 비해, 포토리도 그래픽과 불순물 주입, 에칭 등의 공정의 수를 줄이는 반도체 장치의 제조방법과 상술한 반도체 소자를 매우 쉽게 제조할 수 있는 방법을 제공하는 것이다.
본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면으로 명확하게 될 것이다.
본 출원에서 개시되는 발명중 대표적인 것의 개요를 간단히 설명하면 다음과 같다. 그러나, 본 발명은 이에 한정되지는 않는다.
소오스와 드레인 영역은 반도체 기판에 수직방향으로 형성되고, 게이트는 소오스와 드레인 쪽으로 확장되도록 절연막위에 형성되며, 또 이 게이트가 반도체 기판에 매입되는 것에 의해, MOSFET는 반도체 기판에 수직으로 형성될 수 있으므로, 반도체 기판에 수직방향으로 형성된 채널로 인하여 원하는 채널을 가지는 MOSFET가 소자의 평면 형태를 극소화함에도 불구하고, 소자의 면적을 매우 작게해주고 또 안정된 특성을 갖게 한다.
또한, 반도체 기판은 미리 불순물이 주입되어 있기 때문에 홈이 패여져 있으며, 절연막이 그홈의 내부표면에 형성되어 있고, 절연막이 그 홈의 내부표면에 형성되어 있고, 게이트 물질이 홈 속에 매입되는 것에 의해, MOSFET는 선행의 제조과정을 사용하는 것보다 더 적은 수의 공정으로 제조 될 수 있다.
더구나, 배선의 한층이 MOSFET위에 놓여 있고, 데이터 선으로 구성되어 있으며, 게이트가 워드선으로 구성되는 것에 의해 ROM이 형성될 수 있고, 또한 한쌍의 MOSFET가 1개의 능동 여역내에서 대향하여 형성되어 있으므로 집적도가 높아진다. 즉, 기억용량이 배가될 수 있다.
이하 본 발명의 구성에 대해서 실시예와 함께 설명한다.
제1도는 본 발명의 실시예인 ROM구조의 단면 투시도이다. 이 도면에 도시한 바와 같이, 그 경계가 이산화규소(SiO2)막(2)에 의해 절연되고, 또 4각형의 형태를 가진 능동영역(3)은 실리콘본체(1)의 주 표면부분에 행렬의 형태로 형성되어 있다. 더구나 능동영역(3) 사이의 홈은 게이트(4a)가 워드선(4)를 형성하기 위해 다결정 실리콘으로 채워져 있다. 이 경우에, 각 홈의 다결정 실리콘(4a)는 홈 속에 방향성 없이 확장된 이산화규소(SiO2)막(5)에 의해 서로 평행하면서 서로 분리된 게이트(4a)(워드선(4))를 형성한다.
결과적으로, 각각의 워드선(4)는 도면상에서 사다리 꼴리다(제3도 참조). 그런데, 능동영역(3)에서는 P형 실리콘 반도체 기판(6)위에 N+형층(7), P형층(8), N+형층(9)가 순서대로 덮여져 있다. N+형층(7)은 접지선이고, P형층(10)내에 형성된 N형층(도시하지 않음)을 거쳐서 본체(1)의 표면위에 형성된 접지전위를 마련하는 Aℓ리이드(도시하지 않음)에 접속된다. 이들 도전층(7), (8), (9)와 SiO2막(2) 및 게이트(4a)는 능동영역(3)에 한쌍의 대향하는 수직 MOSFET(MOS 전계효과 트랜지스터)(10), (10)을 형성하고 있다.
또한, SiO2막(11)과 같은 층사이의 막이 능동영역(3)과 워드선(4)의 위에 형성되어 있다. SiO2막(11) 위에는 데이터선(12) 인 Aℓ단자가 워드선(4)와 교차하는 방향으로 뻗어있다. 라이트될 정보에 따라 접촉구멍(13)은 능동영역(3)위에 마련되고, 이에 따라 이 영역들이 데이터선(12)와 접속하게 된다. 이러한 경우에, 워드선(4)(게이트(4a))가 동일 능동영역(3)의 MOSFET(10)에 공통이기 때문에, 1개의 메모리 셀은 MOSFET(10)으로 만들어진다.
제1도에서, 한쌍의 MOSFET(10), (10)은 마치 그들이 1개의 메모리 셀인 것처럼 보인다. 이 ROM 구조의 전형적인 등가 회로를 제2도에 도시한다.
다음은 ROM 구조를 제조하는 방법을 제3도 및 제4도에 도시한 평면도와 수직 단면도를 참조고로 설명한다.
우선, 제3a도 및 제4a도에 도시한 것처럼, P형층(8)이 P형 실리콘 반도체 기판(6)위에 에피택셜로 성장된다. 이때, N+형층(7)(1019∼1010/㎤)과 같은 N+형층을 형성하기 위해 미리 기판(6)의 표면 As나 Sb와 같은 N형 불순물을 확산시킨다. P형층(8)이 형성된 후, 다른 N+형층(9)(1020/㎤)를 예를 들면 비소등의 N형 불순물을 확산시켜 형성한다. 따라서, 밑으로부터 각각 P, N+, P, N+형층인 실리콘 본체(1)이 형성된다. N+형층(9)는 후의 공정으로 잘 형성될 것이다.
그 다음에, 포토리도그래피에 의해 실리콘 본체(1)위에 그물눈 모양의 SiO2로 만들어진 마스크가 형성되고, 그 다음에 실리콘 본체(1)이 예를 들어 RIE(활성 이온 에칭)에 의해 에칭된다. 이 에칭은 그 밑의 N+형층(7)이 2000Å만큼 깊게 제거되도록 실행된다. 이는 제3b도와 제4b도에 도시되어 있다. 그것은 설게상에서 바둑판 무늬로된 패턴으로 실행된다. 따라서 바둑판 모양의 홈(14)가 형성된다. 이때, 능동영역(3) 사이의 간격, 즉, 홈(14)의 폭은 위에서 볼때의 수직크기 ℓ1(0.8㎛)과 위에서 볼때의 (제3b도 참조) 측면크기 ℓ2(2.0㎛)와의 비가 1/2을 넘지 않도록 해야 한다. 따라서 폭 ℓ1의 홈이 채워졌을 때 갭(16)은 폭 ℓ2의 홈에 남아 있어야 하므로 ℓ2는 2ℓ1보다 켜야 한다. 4각 평면형태로 상대적으로 남아있고, 실리콘 본체(1)로 만들어진 능동영역(3)의 대다수는 행렬 형태로 배열되어 형성되어 있다. 그 후 실리콘 본체(1)의 열산화 처리를 받게되는데, 이는 홈(14)의 내면을 포함하여 실리콘 본체(1)의 표면에 SiO2막(250Å)을 형성하기 위한 것이다.
그 다음 제4c도에 2점 쇄선으로 도시한 바와 같이, 8000Å 두께의 다결정 실리콘이 그의 비저항을 줄이기 위해 불순물(인)이 주입된채로 전체 표면에 CVD로 증착된다.
그 다음, 다결정 실리콘을 실리콘 본체의 표면과 홈의 바닥(홈의 바닥까지 걸쳐있는 갭을 형성하기 위해)으로부터 제거하는 RIE 공정에 의해 다결정 실리콘이 에칭된다.
결국, 제3c도와 제4c도에 실선으로 표시된 것처럼 다결정 실리콘(15)가 홈(14)의 내면의 옆면에만 증착되어 있는 상태가 만들어진다. 이렇게 해서, 다결정 실리콘(15)가 위에서 봤을 때 수직방향으로 연속적인 상태로 증착되어 있지만, 위에서 보았을 때 좌우 방향으로 홈(14)내에서 서로 마주보는 다결정 실리콘 부분(15), (15)사이에 갭(16)이 형성된다. 그 다음에, 다결정 실리콘 부분(15), (15)의 표면이 열산화 처리를 받게된다. 제3d와 제4d에 도시한 바와 같이, 다결정 실리콘 부분(15), (15)사이의 갭(16)이 다결정 실리콘 부분(15), (15)의 표면 산화로 생성된 SiO2막(5)로 채워진다. 다결정 실리콘 SiO2막(5)와 함께 동시에 생성된 표면에 생긴 SiO2막(11)에 의해 완전히 묻히게 된다. 결론적으로, 인접한 다결정 실리콘 부분은 위에서 보았을 때 좌우방향으로는 서로 절연되어 있지만, 수직 방향으로는 연속된 전기적인 전도체이다. 즉, 다결정 실리콘은 그의 평면적 모양이사다리꼴, 말하자면 사다리모양의 워드선(4)(게이트(4a))인 다결정 실리콘 도전층으로 형성되어 있다. N+형층(9)는 이런 상태하에서 이온 주입으로 잘 형성될 수 있다. 이 경우에, 마스크 ROM의 메모리 셀 배열 내에서는 마스크가 필요하지 않다.
상술한 바와 같이, 다결정 실리콘 부분(15), (15)는 홈(14)내에 형성되어 있는데, 결과적으로 위에서 볼 때, 홈(14)내의 다결정 실리콘은 SiO2막(1)위에서 각 능동 영역(3)의 N+형층(7), P형층(8), N+형층(7)과 (9) 옆에 증착되어 있다. 따라서, MOSFET(10)은 N+형층(7)과(9)가 소오스와 드레인 영역, SiO2막(2)가 게이트 절연막, 다결정 실리콘(15)가 게이트 전극(4a)인 구조로 되어 있다.
이래쪽 N+형층(7)은 모든 MOSFET(10)에 공통이고, 홈내에 인접한 게이트 전극(4a)는 다결정 실리콘 부분사이의 SiO2막(5)에 의해 홈(14)내에서 한방향으로 절연되어 있다. 이와 대조적으로, 게이트 전극이 서로 절연되는 방향에 직각인 방향으로, MOSFET를 연결하기 위해 워드선(4)로서 다결정실리콘이 만들어져 있다.
그 다음, 제3e도에 표시한 대로, 실리콘 본체(1)위에 필요에 의해 층간절연막(도시하지 않음)이 형성되었다. 그 후 라이트될 정보에 따라, 능동 영역(3)중의 원하는 1개 위에 중첩되어 있는 층간절연막과 SiO2막(11)에, 포토 에칭에 의해 접촉 구멍(13)이 만들어진다. 본체 위에서 평면에 대해 수평으로 연장되어 있는 Aℓ 배선(12a)와 상부의 N+형층(9)는 첩촉구멍(13)을 거쳐서 연결되어 있다. Aℓ 배선(12a)는 데이터선(12)로서 만들어져 있다. 따라서 마스크 ROM은 접촉구멍(13)의 존재 유무에 따라 “1”또는 “0”의 정보가 라이트 되는 것으로 완성된다.
위의 ROM 구조에 따라, 행렬 형태로 구성된 각각의 능동 영역(3)은 1단위(1비트)의 메로리 셀로 될수 있고, 따라서 그곳의 MOSFET는 실리콘 기판(1)의 두께 방향으로 채널을 가진다. 이 때문에, 능동 영역의 평면 형태가 극소화하더라도, 채널길이는 줄어들 필요가 없으므로 집적도의 향상이 달성되어도 항복 전압의 강하같은 쇼트 채널에 기인한 결함이 발생하지 않는다. 더군다나, 이 구조는 층의 저항률을 줄이고, 동작 속도를 향상시키는 장점을 가진다. 또한 워드선(4)는 실리콘 본체(1)에 묻혀 있고, 데이터선(12)만이 표면에 형성되어 있으므로, 표면의 편평도가 향상되어서 단선, 락 등에 대한 신뢰도가 증가된다. 또한, MOSFET의 형성에 필요한 마스크의 수가 감소되고, 선택적 불훈물 주입같은 기술이 없어도 되기 때문에 매우 정확한 패턴의 MOSFET가 쉽게 형성된다.
본 실시예의 경우에 있어서, 능동 영역(3)의 모든 측벽을 따라 MOSFET가 만들어 졌다고 말할 수 있다.
제5도는 본 발명의 또 다른 실시예인 ROM 구조의 단면 투시도이다. 이 도면에서 도시한 바와 같이, SiO2막(21), (21)사이에서 절연된 영역(22)는 위에서 보았을 때 한 방향(수직방향)의 다수개의 열의 상태로, 실리콘 반도체 본체(20)의 주표면 부분에 뻗어있다. 워드선(23), (23)으로서의 게이트 전극(23a), (23a)는 영역(22)에 인접해서 묻혀 있는데, 이는 SiO2막(21)과 평행하게 연장된 다결정 실리콘으로 되어 있다. 하나의 홈 속에 형성된 워드선(23), (23)은 그들 사이에 위치한 SiO2막(24)에 의해 절연되어 있다. 따라서, 한 방향의 열의 형태로 연장하는 해당영역(22)를 그 사이에 끼우도록 한쌍의 워드선(23), (23)이 배치되어 있다.
실리콘 본체(20)은 P형 에피택셜층(26)이 N+형 실리콘 반도체 기판(25a)위에 형성되고, 이 층(26)위에 N형 불순물을 확산시킴으로써 N+형층(27)이 형성된 것이다.
기판(25a), 에피택실층(26), 확산층(27) 때문에, 영역(22)에는 N+형층(25), P형층(26), 그리고 N+형층(27)이 순서대로 형성된다. 각각의 영역(22)의 표면에서, 소자분리 SiO2막(28)(0.6㎛∼0.8㎛)은 위에서 보았을 때 수직방향(워드선을 직각으로 교차하는 방향)으로 같은 간격으로 형성되고, 인접한 소자 분리 SiO2막(28) 사이의 영역은 능동영역(29)이다. 이 경우에 소자 분리 SiO2막(28)은 N+형층(27)(깊이 0.3㎛)보다 더 깊게 형성되야 한다. N+형층(27)은 소자 분리 SiO2막(28)이 형성된 후 불순물 주입에 의해서 형성될 수도 있다. 중요한 점은 N+형층(27)의 인접 부분이 SiO2막(28)에 의해 1.0㎛의 간격으로 절연된다는 점이다. 능동영역에는 N+형층(25), P형층(26), N+형층(27), SiO2막(31), 워드선(게이트(23a))(23)에 의해 한쌍의 수직 MOSFET가 옆면으로 대향하여 형성된다. 필요하다면 실리콘 본체(20)위에 SiO2막(31)이 형성되고, PSG막이 층간 절연막으로서 그위에 형성된다. 라이트될 정보에 따라 능동 영역(29)의 특정 위치에 접촉구멍(32)가 만들어진다. 그 뒤에, Aℓ 배선으로된 데이터선(33)이 워드선(23)에 대해 직각방향으로 연장된다. 따라서 원하는 정보가 라이트된 마스크 ROM이 형성될 수 있다. 이 장치의 전형적인 등가 회로도가 제6도에 도시되어 있다.
본 실시예에서, 능동 영역(29)에서 대향하여 배치된 한쌍의 MOSFET(30), (30)에는 각각 독립적으로 게이트(23), (23a)가 마련된다. 그러나, MOSFET의 데이터선(33)은 동일한 접촉 구멍(32)를 통해서 접속되었기 때문에, MOSFET는 정보 “1”의 상태로 동작되고, 또한 1단위 (1비트)의 기억소자로 작용한다. 데이터선(33)이 접속되지 않았을 때, 2개의 MOSFET(30), (30)은 하나의 정보 “0”상태로 유지된다.
다음, 제7도 및 제8도의 평면도와 단면도를 참조해서 상기 ROM 구조를 제조하는 방법을 설명한다.
우선, 제7a도 및 제8a도에 도시한 바와 같이, N+형층(25)인 N+형 실리콘 반도체 기판(25a)위에 P형 에피택셜층(26)이 형성된 뒤, N형 불순물이 그 상부에 확산된다. 따라서 실리콘 본체(20)은 밑에서부터 N+형층(25), P형층(26), N+형층(27)의 순으로 구성된 구조를 가진다. 상술한 바와 같이, N+형층(27)의 형성은 소자분리 SiO2막(28)이 형성된 뒤에 실행될 수 있다.
이어서 제7b도 및 제8b도에 도시한 바와 같이 SiO2의 마스크를 사용하여 수평, 수직방향으로 적당한 간격을 두고 원하는 폭의 크기를 가진 홈(34)가 에칭되어 형성된다. 그리고, 나머지 실리콘 본체(20)으로 이루어진 영역(22)는 연장된다. 홈이 하부의 N+형층(25)에 닿을 정도의 깊이까지, 예를 들면 RIE 공정 등에 의해 홈(34)가 형성된다. 그 후, 실리콘 본체의 노출면이 그 전체면에 SiO2막(21)을 형성하기 위해 열산화처리를 받는다. 다음, 제8c에 2점 쇄선으로 표시된 것처럼, 그의 저항을 줄이기 위해서 불순물(인)이 주입된 다결정 실리콘이 전체표면에 증착되어 형성된다. 그 후 다결정 실리콘 RIE 공정에 의해 에칭된다. 따라서, 제7c도와 제8c도에 실선으로 표시된 것처럼, 다결정 실리콘 부분(35), (35)는 그들이홈의 측면에 붙어 있는 형태로 홈(34)에 형성된다. 또한, 홈의 폭방향으로 다결정 실리콘 사이에 갭(36)이 형성된다.
다결정 실리콘 부분(35), (35)의 표면은 열산화 처리를 받게되고, 제7d도 및 제8d도에 도시 되었듯이, 다결정 실리콘 부분(35), (35)의 표면산화에 의해 생성된 SiO2막(24)에 의해 갭(36)을 채우게 된다. 산화 처리가 끝난 뒤 SiO2막의 노출부는 한번 제거된다. 그 후, 노출된 실리콘 본체(20)으로 이루어진 영역(22)의 주 표면은 산화 저항마스크로서 Si3N4막을 사용하는 기존의 선택산화범을 사용하여 원하는 기간동안 산화된다. 따라서, 소자분리 SiO2막(28)은 도면에 표시된 것처럼 형성될 수 있다. 각 영역(22)는 영역(22)가 연장하고 있는 방향과 직교하는 방향으로 SiO2막(28)에 의해 분할되고, 그에 의해 능동 영역(29)가 한정된다. 그 다음, SiO2막(28)을 제외한 실리콘 본체(20)의 표면에 얇은 SiO2막(37)을 형성하기 위해 열산화가 다시 실행된다. 따라서 다결정 실리콘 부분(35), (35)가 묻히게 된다. 다결정 실리콘 부분(35), (35)는 영역(22)를 사이에 두고 그 양측을 따라 수직으로 연장한다. 그들은 워드선(23), (23)으로서 만들어진 것이다. 소자분리 SiO2막(28)의 N+형층(27)보다 더 깊이 형성되는 것이 중요하다.
다결정 실리콘으로 된 워드선(23), (23)이 상술한 바와 같이 형성되었고, 결론적으로 상하부의 N+형층(25), (27)를 소오스나 드레인으로 하고, SiO2막(21)을 게이트 절연막으로 하고, 워드선(23), (23)을 게이트 전극으로 하는 한쌍의 수직 MOSFET(30), (30)이 서로 대향하여 각 능동 영역(29)에 형성된다.
이어서, 제7e도 및 제8e도에 도시한 바와 같이, 필요에 따라 PSG(인 실리게이트 유리)막 (도시하지 않음)이 실리콘 본체(20)위에 형성된다. 라이트 될 정보에 따라, 능동 영역(29)중의 원하는 하나에 중첩되어 있는 SiO2막(37)에 접촉 구멍(32)를 만들어준다. 그 후, 위에서 보았을 때 측면으로 뻗은 Al 배선(33a)가 접촉 구멍(32)를 거쳐서 상부의 N+형층(27)에 접속된다. 또, 데이터선(33)으로서 Al 배선(33a)가 만들어진다. 따라서, 접촉 구멍(32)의 유무에 따라 정보 “1”또는 “0”이 라이트되는 마스크 ROM이 만들어질 수 있다.
ROM 구조에 따르면 각 능동 영역(29)에 형성된 MOSFET(30), (30)은 상기 실시예에서 처럼 수직 구조를 가진다. 이 때문에, 평면 구조가 극소화 되어도 채널 길이는 짧아질 필요가 없다. 따라서, 집적도의 향상이 얻어지면서도 훌륭한 MOS 특성이 보장된다. 장치의 향상된 속도와 표면의 편평도 및 제작의 용이성과 같은 효과를 상기의 실시예와 동일하다. 설계도에서, 수직으로 소자분리 SiO2막(28)에 의해 절연된 능동 영역의 MOSFET는 소자분리 SiO2막(28)이 상부의 N+형층(27)보다 깊게 형성되어 있는 한, 서로 간섭을 일으키지 않는다.
제9도 및 제10도는 본 발명의 또 다른 실시예를 표시한다. 특히, 이들 도면은 상기의 제2의 실시예의 수정을 도시한 것이다. 이들 도면에서, 상기 실시예(제5도의 구조)와 같은 부분은 같은 부호로 표시했다.
본 실시예에서는, 위에서 보았을 때 각 능동 영역(29)의 중간부분의 상부 표면에 측면 방향으로 SiO2로 채워진 홈(이하 “SiO2홈”이라고 함)(38)이, 위에서 보았을 때 수직 방향으로 형성되어 있다. SiO2홈(38)이 상부의 N+형층(27)보다 더 깊게 형성되어 있어서, 능동 영역(29)내에서 대향하여 형성된 MOSFET(30), (30)은 전기적으로 절연되어 있다. 따라서, 상부의 표면에 형성된 데이터선(33)으로서의 Al 배선을 위한 접촉 구멍(32)가 SiO2홈(38)을 그 사이에 둔 각 지점에서 형성 되었을 때, 각 능동 영역(29)에 있는 개개의 MOSFET(30), (30)은 완전히 독립적인 메모리 셀로 될 수 있다. 따라서, 심지어 동일한 능동 영역(29)에서도 접촉 구멍(32)의 형성의 유무에 따라 정보가 라이트 될 수 있는데, 예를 들면 접촉 구멍(32)와 함께 옆면에 형성된 MOSFET(30a)는 “1”상태로 볼 수 있고, 접촉 구멍이 없는 MOSFET(30b)는 “0”상태로 볼 수 있다.
본 실시예의 등가 회로도는 제11도에 도시되어 있다.
상기의 ROM 구조를 제조하기 위한 방법으로는 다음 방법이 채택된다. 예를 들면, 상기 실시예에서 제8d도의 공정전에, 제12도 처럼 SiO2를 마스크로 하는 에칭(RIE)에 의해 영역(22)의 중앙에 홈(34)와 평행하게 V자형 홈(39)를 형성한다. V자형 홈(39)의 폭과 깊이는 각각 0.5㎛와 1.0㎛이다. 소자 절연 SiO2막(28)의 형성과 동시에, 또는 그 다음의 표면 SiO2막(37)의 형성과 동시에, V자형 홈(39)내부의 실리콘 표면은 이 V자형 홈을 SiO2로 채우기 위해 산화된다. 그리하여 SiO2홈(38)이 형성된다.
이 ROM 구조에 따라, 두 개의 완전히 독립적인 MOSFET(30), (30)은 하나의 능동 영역(29)내에 만들어지고, 각 MOSFET는 각각의 메모리 셀로 사용할 수 있다. 이 때문에 기억 용량은 배가되고, 집적도는 더욱 향상된다. 또한, 제조 공정은 단지 SiO2홈(38)만 부가적으로 형성해주면 되기 때문에, 공정수는 상기의 실시예에 비해 그다지 늘어나지 않는다. 그러나 본 실시예에서, 접촉 구멍의 크기 및 위치의 정확도에 대해서는 설계상의 능동 영역(29)의 수직 및 수평크기(특히 수평크기)를 상기의 실시예보다 약간 크게할 필요가 있다.
제13도는 제5도의 실시예를 또 수정한 ROM 구조를 도시한 것으로, 정보 “1”또는 “0”이 MOSFET의 임계 전압(Vth)을 제어 함으로써 리드된다. 또 제5도와 동일한 부분은 동일한 부호를 사용했다.
각 능동 영역(29)내에서 대향하여 형성된 MOSFET(30), (30)은 제13도와 같이 두가지 형태로 분류된다. 하나는 채널 부분(P형층(26)의 불순물 주입량이 많은 것이고, 또 하나는 작은 것이므로, 각각의 임계 전압(Vth)이 다르다. 접촉 구멍(32)는 각각의 MOSFET(30), (30)에 대응하는 능동 영역(29)위에 SiO2막(37)의 밑부분에 형성되어 있다. 1개의 능동 영역(29)에 있는 N+형층(27)의 한부분은 동일한 접촉 구멍(32)를 거쳐서 측면으로 뻗어있는 데이터선(33)인 Al 배선에 연결되어 있다. 본 실시예의 등가 회로가 제14도에 도시되어 있다.
이 ROM 구조를 제조하는 방법이 제15a∼c도에 도시되어 있다.
우선, 15a도에 도시한 바와 같이, 위에서 보았을 때 수직 방향으로 뻗어있고, 또 제8b도에 있는 것과 비슷하게 생긴 홈(34)가 형성되고, 그 위에 붕소같은 필요한 불순물이 주입된 유리막(실리콘 산화막)이, 홈의 내면에 SiO2막(21)이 형성되기 전에 전체 표면에 형성된다. 그 다음에, 실시예의 방법에 의해 포토레지스트막으로 형성된 마스크(41)이, 임계 전압(Vth)이 높아야 할 MOSFET에 해당하는 각 부분에 증착되어 형성된다. 마스크를 사용하여 드라이에칭이 실행된다. 따라서, 유리막(40)은 제15b도에 도시한 바와 같이 필요한 부분에만 남아있게 된다. 마스크(41)을 제거한 후, 이 구조는 N2와 O2가스의 분위기에서 어닐링(900℃, 30분)이 실행되어 유리막(40)의 불순물이 각 영역(29)로 확산되고 유리막 자체가 부착되므로, 이 부분의 불순물 농도가 1017/㎤으로 상승하게 된다. 그 후, 유리막(40)과 SiO2막은 에칭으로 제거되고, SiO2막(21)이 전 표면에 형성된다. 그 다음에 제15c도에 도시한 바와 같이 이 구조는 제8b도와 같이 된다. 그때부터, 이 장치는 제8c∼e도처럼 제조되므로 본 실시예의 마스크 ROM 구조는 완성된다.
본 실시예의 ROM 구조는 상기와 각 실시예와 같이 집적도의 향상, 장치의 특성 및 표면의 편평도의 향상과 같은 여러 가지 효과를 가져온다. 그와 함께, 제조 공정의 수도 그다지 증가하지 않았다. 또한, 본 실시예는 임계 전압(Vth)의 차에 따라서 정보를 리드하므로, 각 능동 영역(29)에서 단 하나의 접촉 구멍(32)가 형성되었을때라도, 대향하여 형성된 MOSFET(30), (30)이 서로 완전히 분리된채로 한단위의 기억 소자로 동작할 수 있다. 따라서, 능동 영역(29)가 하나의 접촉 구멍을 충분히 형성할만큼 편평하기 때문에 기억용량은 배가되면서도 극소화할 수 있고, 따라서 매우 높은 집적도의 MOS 구조가 실용화 될 수 있다.
본 발명을 사용하여 다음과 같은 장점과 이익을 결과로 얻을 수 있다.
(1) 소오스와 드레인 영역이 실리콘 본체(특히 실리콘 본체의 주 표면)에서 수직 방향으로 형성되어 있고, 게이트 전극이 소오스와 드레인을 걸치도록 절연막을 거쳐서 소오스와 드레인에 옆에 마련되는 것에 의해 수직 MOSFET가 만들어진다. 따라서 소자가 극소화할 경우에도 채널 길이를 매우 작게할 필요가 없이 원하는 크기에 맞출 수 있다. 따라서 한편으로는 소자의 집적도가 향상되면서 또 한편으로는 MOSFET의 적절한 특성을 유지할 수 있다.
(2) 소자의 극소화에도 불구하고, 소오스와 드레인 영역은 실리콘 본체의 두께 방향으로 원하는 크기에 맞출 수 있다. 따라서 크기를 줄이는데서 발생하는 소오스와 드레인의 저항 증가가 일어나지 않고, 소자의 고속 동작이 보장된다.
(3) 게이트를 구성하는 워드선이 실리콘 본체의 홈에 묻혀있기 때문에, 데이터선만 실리콘 본체의 표면에 마련하면 된다. 따라서, 본체의 표면이 편평해지고, 필요에 따라 그 위에 형성된 배선과 데이터선의 단선, 단락이 일어나지 않으므로 신뢰도가 증가하게 된다.
(4) MOSFET가 실리콘 기판내에서 한정된 각 능동 영역의 대향하는 측면상에 만들어지기 때문에, 1개에 능동 영역에 2개의 기억소자를 만들 수 있고, 집적도의 증가와 함께 기억 용량이 배가될 수 있다.
(5) 능동 영역에 형성된 한쌍의 MOSFET가 전기적으로 절연되어 있고, 데이타선과의 접촉이 각각의 MOSFET에 대해 이루어질수 있기 때문에, 각 MOSFET는 완전히 독립적인 기억소자로 사용될 수 있고, 기억용량이 배가 될 수 있다.
(6) 능동 영역에 형성된 한쌍의 MOSFET가 서로 독립적으로 임계 전압이 조절될 수 있기 때문에, 각 능동 영역에 1개의 접촉 구멍만 주어져도 각 MOSFET는 독립된 기억소자로 사용될 수 있다. 또한 능동 영역의 크기가 증가될 필요가 없기 때문에, 집적도는 더욱 향상된다.
(7) 기억소자를 제조하는데 있어서, 포토리도그래피 공정의 수가 이전의 제조 공정에 비해 훨씬 줄어든다. 따라서, 마스크의 수나 마스크 얼라인 공정의 수가 제조 공정의 감소와 함께 감소하므로, 제조가 용이하며, 소자 패턴의 극소화도 실현된다.
(8) 소오스와 드레인 영역이 실리콘 본체를 만들 때 이미 만들어졌기 때문에 그 영역의 불순물 농도와 채널 길이의 조절이 용이하고, 안정된 특성이 MOSFET가 얻어진다.
(9) MOSFET가 ROM의 기억소자로 만들어졌을 때에는 높은 집적도와 안정된 특성, 그리고 제조가 용이한 ROM이 만들어질 수 있다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경가능한 것은 물론이다. 에를 들면, 워드선을 위한 다결정 실리콘은 금속, 특히 잘 용해되지 않는 금속이나, 어떠한 금속 실리사이드로도 대체될 수 있다. 또한, 소자 절연 SiO2막은 소위 말하는 U 홈 형태의 절연으로 대체될 수 있다. 더욱이, MOSFET는 P채널 MOSFET 구조로 될 수 있고, 기억소자 뿐만아니라 주변회로 소자로도 사용될 수 있다. 이 경우 CMOS도 구조를 적절히 함으로써 실현 가능하다.
상기의 설명에서는 비록 본 발명자에 의한 발명을 주로 ROM 장치에 적용한 경우에 대해 설명하였지만, 본 발명은 이에 한정되지는 않고, MOSFET가 바둑판 형태로 배열되는 그 밖의 기억 구조, 접촉 구멍의 존재 유무에 따라서 논리 회로나 그 밖의 통상의 회로를 형성하는 데에 적용할 수 있다.

Claims (17)

  1. (a) 2개의 메모리 셀이 반도체 기판의 주표면에 수직 방향으로 서로 떨어져 있는 소오스영역과 드레인영역, 인접한 메모리 셀의 소오스영역과 드레인영역 사이에 위치하며 제1의 방향으로 연장하고 있는 홈 내에 병렬로 매입된 2개의 게이트 전극을 갖는 2개의 MISFET를 포함하고, 상기 홈이 상기 홈의 내면에 상기 게이트 전극을 위한 게이트 절연막을 갖고, 반도체 기판내에서 행렬형태로 배열된 다수개의 메모리 셀, (b) 상기 반도체 기판위에 위치하고, 상기 제1의 방향에 직각인 방향으로 연장하고 있는 데이터선과 (c) 상기 홈내에 매입되고 상기 게이트 전극을 포함하며, 1개의 홈내에 있는 2개의 워드선이 독립적으로 선택되는 워드선을 포함하는 반도체 장치.
  2. 특허청구의 범위 제1항에 있어서, 상기 절연막은 SiO2막이고, 상기 게이트 전극은 도핑된 다결정 실리콘인 반도체 장치.
  3. 특허청구의 범위 제1항에 있어서, 상기 MISFET의 소오스 영역 또는 드레인 영역은 이들 영역 이외에 형성된 층과 비교할 때 상기 반도체 기판의 주표면에 수직 방향으로 상층에 형성되고, 소정의 상층은 상기 데이터선에 접속되는 반도체 장치.
  4. 특허청구의 범위 제1항에 있어서, 상기 MISFET의 소오스 영역 또는 드레인 영역은 이들 영역 이외에 형성된 층과 비교할 때 상기 반도체 기판의 주표면에 수직 방향으로 상층에 형성되고, 각각의 상층은 상기 데이터선에 접속되며, 상기 MISFET는 서로 다른 임계 전압을 갖는 반도체 장치.
  5. 제1의 방향으로 연장하고 있는 워드선과 이 제1의 방향과 교차하며 제2의 방향으로 연장하고 있는 데이터선을 갖는 반도체 장치에 있어서, 반도체 기판, 상기 제1의 방향으로 연장하고 있는 다수개의 능동영역, 상기 제1의 방향으로 연장하고, 상기 능동 영역 사이에서 상기 반도체 기판의 주표면에 수직인 방향으로 형성되는 다수개의 제1의 홈, 반도체 기판내에서 행렬 형태로 배열되고, 그 각각이 상기 반도체 기판의 상기 주표면에 수직 방향으로 서로 떨어져 있는 소오스 영역 및 드레인 영역과 상기 제1의 홈내에 매입된 게이트 전극을 갖고, MISFET의 2개의 게이트 전극이 각각 제1의 홈내에 형성되는 다수개의 MISFET, 상기 제2의 방향으로 연장하고 있는 데이터선, 상기 홈내에 매입되고 상기 게이트 전극을 포함하며, 1개의 홈내에 있는 2개의 워드선이 독립적으로 선택되는 워드선을 포함하는 반도체 장치.
  6. 특허청구의 범위 제5항에 있어서, 상기 능동영역은 상기 제2의 방향으로 연장하고 있는 다수개의 제2의 홈에 의해 분할되는 반도체 장치.
  7. 특허청구의 범위 제5항에 있어서, 상기 능동 영역은 상기 제2의 방향으로 연장하고 있는 다수개의 절연막에 의해 분할되는 반도체 장치.
  8. 특허청구의 범위 제5항에 있어서, 상기 능동 영역은 상기 제2의 방향으로 연장하고 있는 소자 분리수단에 의해 분할되는 반도체 장치.
  9. 특허청구의 범위 제8항에 있어서, 상기 제1의 홈이 각각의 능동 영역의 반대편에 위치하며, 게이트 전극이 각각의 능동 영역의 반대편에서 상기 제1의 홈내에 매입되며, 제1의 홈내의 각각의 게이트 전극을 갖는 MISFET는 공통 능동 영역을 공유하며, MISFET는 독립적으로 선택된 각각의 능동 영역의 반대편에서 2개의 게이트 전극을 갖는 반도체 장치.
  10. 특허청구의 범위 제9항에 있어서, 상기 게이트 전극은 도핑된 다결정 실리콘인 반도체 장치.
  11. 특허청구의 범위 제9항에 있어서, 상기 능동 영역은 상기 소오스 영역과 상기 드레인 영역으로 작용하는 상부의 불순물층과 하부의 불순물 층으로 이루어지고, 상기 능동 영역의 소정의 상부의 층은 데이터선에 접속되는 반도체 장치.
  12. 특허청구의 범위 제9항에 있어서, 상기 능동 영역은 상기 소오스 영역과 상기 드레인 영역으로 작용하는 상부의 불순물층과 하부의 불순물 층으로 이루어지고, 각각의 상부의 층은 상기 데이터선에 접속되며, 상기 MISFET는 서로 다른 임계 전압을 갖는 반도체 장치.
  13. 특허청구의 범위 제8항에 있어서, 상기 능동 영역은 상기 소오스 영역과 상기 드레인 영역으로 작용하는 상부와 하부의 불순물 층으로 이루어지고, 각 능동 영역의 상기 상부의 층은 제2의 홈에 의해 분할되는 반도체 장치.
  14. 특허청구의 범위 제13항에 있어서, 상기 제1의 홈이 각각의 능동 영역의 반대편에 위치하며, 게이트 전극이 각각의 능동 영역의 반대편에서 상기 제1의 홈내에 매입되며, 제1의 홈내의 각각의 게이트 전극을 갖는 MISFET는 공통 능동 영역을 공유하며, MISFET는 독립적으로 선택된 각각의 능동 영역의 반대편에서 2개의 게이트 전극을 갖는 반도체 장치.
  15. 특허청구의 범위 제14항에 있어서, 상기 게이트 전극은 도핑된 다결정 실리콘인 반도체 장치.
  16. 특허청구의 범위 제14항에 있어서, 상기 능동 영역의 소정의 상층은 데이터선에 접속되는 반도체 장치.
  17. 특허청구의 범위 제14항에 있어서, 각각의 상층은 상기 데이터 선에 접속되고, 상기 MISFET는 서로 다른 임계 전압을 갖는 반도체 장치.
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