KR930007195B1 - 반도체 장치와 그 제조 방법 - Google Patents

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Abstract

내용 없음.

Description

반도체 장치와 그 제조 방법
제1도는 본 발명을 설명하기 위한 EPROM의 메모리 셀 어레이를 도시한 등가 회로도.
제2도는 본 발명의 제1실시예를 설명하기 위한 EPROM의 메모리 셀 어레이를 도시한 주요부 평면도.
제3도는 제2도의 Ⅲ-Ⅲ선을 따라 절단하였을 때의 메모리 셀과 주변회로를 구성하는 CMIS를 도시한 주요부 단면도.
제4도~제10도는 본 발명의 제1실시에의 제조 방법을 설명하기 위한 각 제조공정에 있어서의 EPROM의 메모리 셀과 주변회로를 구성하는 CMIS의 주요부 단면도.
제11도 및 제12도는 본 발명의 제2실시예의 제조 방법을 설명하기 위한 각 제조 공정에 있어서의 EPROM의 메모리 셀과 주변회로를 구성하는 CMIS의 주요부 단면도.
제13도는 본 발명의 제3실시예를 설명하기 위한 EPROM의 메모리 셀과 주변회로를 구성하는 CMIS의 주요부 단면도.
제14도~제16도는 본 발명의 제3실시예의 제조 방법을 설명하기 위한 소정의 제조 공정에 있어서의EPROM의 메모리 셀과 주변회로를 구성하는 CMIS의 주요부 단면도.
제17도는 본 발명의 제3실시예를 설명하기 위한 열산화 시간과 전하의 유지 특성의 관계를 도시한 도면.
제18도는 본 발명의 제3실시예를 설명하기 위한 열산화 시간과 도전층의 저항값의 관계를 도시한 도면.
본 발명은 반도체 집적회로 장치에 관한 것으로, 특히 전기적으로 정보의 라이트가 가능하고 또한 소거 가능한 리드 전용의 기억 기능을 구비한 반도체 집적회로 장치에 적용하여 유효한 기술에 관한 것이다.
플로팅 게이트를 갖는 전계효과 트랜지스터를 메모리 셀로 하는 상기 반도체 장치의 1예인 EPROM은 정보의 라이트 효율을 향상해서 라이트 시간을 단축하고, 리드 효율을 향상해서 리드 시간을 단축하는 것이 중요한 기술적 과제의 하나로 되어 있다.
라이트 효율은 메모리 셀의 드레인 영역 근방의 전계강도를 높여서 플로팅 게이트로의 핫 캐리어의 주입량을 증대시키는 것에 의해서, 그 향상을 도모할 수 있다.
또, 리드 효율은 메모리 셀의 채널 저항값을 저감하여 소오스, 드레인 영역 사이에 흐르는 전류량을 증대시키는 것에 의해서, 그 향상을 도모할 수 있다. 그래서, 드레인 영역 근방의 전계 강도를 높이고 또한 채널 저항 값을 저감하기 위해서 메모리 셀, 즉 전계효과 트랜지스터를 단채널화 하는 것이 고려된다.
그런데, 채널 길이가 1.5[㎛]정도 이하의 고집적화의 EPROM을 형성하면, 단채널 효과에 의해 메모리 셀의 스레쉬홀드 전압이 현저하게 변동하는 현상을 일으킨다.
그래서, 본 발명자는 LDD(Lightly Doped Drain)구조를 EPROM의 메모리 셀에 적용하는 것을 고려하였다. LDD 구조에 대해서는, 예를들면 「IEEE Transactions on Erectron Device, Vol.ED-29, No.4 Ap.1982, pp590~596」에 기술되어 있다.
그러나, 이러한 기술에 있어서의 실험 및 그 검토의 결과, LDD 구조를 EPROM의 메모리 셀의 전계효과 트랜지스터에 적용하면 다음에 기술하는 문제점이 생기는 것이 본 발명자에 의해서 발견되었다.
(1) 메모리 셀의 전계효과 트랜지스터의 채널이 형성되는 영역과 높은 불순물 농도를 갖는 실질적인 드레인 영역사이에 마련되는 영역은 1×1013[atoms/㎠]정도의 낮은 불순물 농도로 형성된다. 이 때문에, 반도체 기판과 낮은 불순물 농도 영역이 만드는 pn접합은 낮은 불순물 농도끼리의 pn접합으로 형성된다. 이 때문에, 드레인 영역 근방의 전계강도가 작으므로, 라이트 효율이 저하한다.
(2) 낮은 불순물 농도 영역은 실질적인 드레인 영역에 비해서 20~30배나 큰 1[KΩ/□]정도의 저항값을 갖는다. 이 때문에, 전계효과 트랜지스터의 소오스, 드레인 영역 사이에 흐르는 전류량이 저하하므로,리드효율이 저하한다.
(3) 상기 (1) 및(2) 때문에 메모리 셀의 전계효과 트랜지스터를 단채널화하여 메모리 셀 사이즈를 축소할 수 없으므로, EPROM의 집적도를 향상할 수가 없다.
(4) 상기 (1)~(3) 때문에 EPROM에 있어서 고집적화, 고라이트 효율화 및 고리드 효율화를 도모할 수가 없다.
본 발명의 목적은 EPROM의 집적도를 향상하는 것이 가능한 기술 수단을 제공하는 것이다.
본 발명의 다른 목적은 EPROM의 라이트 효율을 향상하는 것이 가능한 기술 수단을 제공하는 것이다.
본 발명의 다른 목적은 EPROM의 리드 효율을 향상하는 것이 가능한 기술 수단을 제공하는 것이다.
본 발명의 다른 목적은 EPROM의 고집적화, 고라이트 효율화, 고리드 효율화를 도모하는 것이 가능한 기술 수단을 제공하는 것이다.
본 발명의 또다른 목적은 EPROM의 고집적화, 고라이트 효율화 및 고리드 효율화를 도모하고, 또한 주변회로 소자의 파괴 내압을 향상하는 것이 가능한 기술 수단을 제공하는 것이다.
본 발명의 상기 및 그밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면에서 명확하게 될 것이다.
본원에 있어서 개시되는 발명중 대표적인 것의 개요를 간단하게 설명하면 다음과 같다.
즉, EPROM의 메모리 셀의 전계효과 트랜지스터와 주변회로의 전계효과 트랜지스터를 LDD구조로 하고, 메모리 셀의 전계효과 트랜지스터의 저불순물 농도의 반도체 영역을 주변회로의 전계효과 트랜지스터의 저불순물 농도의 반도체 영역보다도 높은 불순물 농도로 형성한다. 이것에 의해서, 메모리 셀의 전계효과 트랜지스터의 드레인 영역 근방에 있어서의 전계강도를 향상하고, 또한 드레인 영역의 저항값을 저감할 수 있으므로, EPROM의 라이트 효율 및 리드 효율을 향상할 수가 있다.
또, 메모리 셀의 전계효과 트랜지스터에 있어서, 소오스, 드레인 영역으로부터 반도체 기판 내부에 형성되는 공핍 영역의 연장을 저감할 수 있고, 전계효과 트랜지스터를 단채널화할 수 있으므로, EPROM의 집적도를 향상할 수 있다.
이하, 본 발명의 구성에 대해서 실시예와 함께 설명한다.
또한, 실시예의 모든 도면에 있어서 동일 기능을 갖는 것은 동일 부호를 붙이고, 그 반복적인 설명은 생략한다.
제1도는 본 발명의 제1실시예의 개요를 설명하기 위한 EPROM의 메모리 셀 어레이를 도시한 등가 회로도이다.
제1도에 있어서 (1)은 X디코더로서, 다음에 기술하는 소정의 워드선을 선택하여 그 워드선에 접속된 소정의 메모리 셀을 "ON"시키기 위한 것이다. (2)는 Y디코드로서, 다음에 기술하는 소정의 데이타선을 선택하고, 그 데이타선에 정보로 되는 전압을 인가하기 위한 것이다. (3), (3')는 라이트 회로로서, 다음에 기술하는 소정의 워드선 및 데이타선을 선택하고, 그 워드선 및 데이타선에 접속된 소정의 메모리 셀에 정보를 라이트하기 위한 것이다. (4)는 센스 앰프로서, 데이타선에 접속된 소정의 메모리 셀의 정보를 리드하기 위한 것이다.
X디코더(1), Y디코더(2), 라이트 회로(3), (3') 및 센스 앰프(4)는 EPROM의 주변회로를 구성하고 있다. WL1, WL2,…WLm은 워드선으로서, 그 한쪽 끝이 X디코더(1)에 접속되고 다른쪽 끝이 라이트 회로(3)에 접속되며, X방향으로 연장하여 여러개 마련되어 있다. 워드선 WL은 그것에 접속된 메모리 셀을 "ON"으로 하고 또한 정보를 라이트하기 위한 것이다.
DL1, DL2,…DLn은 데이타선으로서, 그 한쪽 끝이 Y디코더(2)에 접속되며 다른쪽 끝이 라이트 회로(3') 및 센스 앰프(4)에 접속되고, Y방향으로 연장하여 X방향으로 여러개 마련되어 있고, 그것에 접속된 메모리 셀의 정보를 전달하기 위한 것이다.
M11, M12,…Mnm은 메모리 셀로서, 워드선 WL과 데이타선 DL의 소정 교차부에 여러개 배치되어 마련되어 있다. 메모리 셀 M은 플로팅 게이트와 소정의 워드선 WL에 접속된 콘트롤 게이트를 갖고, 그 한쪽 끝이 소정의 데이타선 DL에 접속되며 다른쪽 끝이 접지된 전계효과 트랜지스터 QM에 의해서 구성되어 있으며, EPROM의 정보를 축적하기 위한 것이다. 그리고, 메모리 셀 M은 매트릭스 형상으로 여러개 배치되고, 메모리 셀 어레이를 구성하고 있다.
다음에 본 실시예의 구체적인 구조에 대해서 설명한다.
제2도는 본 발명의 제1실시예를 설명하기 위한 EPROM의 메모리 셀 어레이를 도시한 주요부 평면도, 제3도는 제2도의 Ⅲ-Ⅲ선을 따라 절단하였을 때의 메모리 셀(좌측)과 주변회로를 구성하는 상보형 MISFET(우측)를 도시한 주요부 단면도이다.
제2도 및 제3도에 있어서 (5)는 단결정 실리콘으로 이루어지는 p-형 반도체 기판, (5A)는 반도체 기판(5)의 소정 주면에 마련된 n-향 웰영역으로서, EPROM을 구성하기 위한 것이다. (6)은 주로 반도체 소자가 형성될 영역 사이의 반도체 기판(5) 또는 웰영역(5A)의 주면 상부에 마련된 필드 절연막으로서, 반도체 소자 사이를 전기적으로 분리하기 위한 것이다. (7)은 필드 절연막(6)의 하부의 반도체 기판(5)의 주면부에 마련된 p형의 채널 스톱퍼 영역으로서, 반도체 소자 사이를 분리하기 위한 것이다. (8A)는 반도체 기판(5)의 주면 상부에 마련된 절연막, (8B)는 반도체 기판(1) 또는 웰영역(5A)의 주면 상부에 마련된 절연막으로서, 주로 전계효과 트랜지스터의 게이트 절연막을 구성하기 위한 것이다. (9)는 절연막(8A)의 소정 상부에 마련된 도전층으로서, EPROM의 메모리 셀의 플로팅 게이트를 구성하기 위한 것이다. (10)은 도전층(9)를 덮도록 마련된 절연막으로서, 주로 도전층(9)와 그 상부에 마련되는 도전층을 전기적으로 분리하기 위한 것이다.
(11)은 절연막(10)을 거쳐서 X방향으로 배치된 여러개의 도전층(9)의 상부에 마련된 도전층으로서, 반도체 소자가 형성될 영억, 즉 도전층(9)의 상부에서는 EPROM의 메모리 셀의 콘트롤 게이트를 구성하고, 또한 EPROM의 워드선 WL을 구성하기 위한 것이다.(11A)는 절연막(8B)의 소정 상부에 마련된 도전층으로서, 주변회로의 전계효과 트랜지스터의 게이트 전극을 구성하기 위한 것이다. (12)는 절연막(8A)을 거친 도전층(9), (11)의 양측부의 반도체 기판(5)의 주면부에 마련된 n형의 반도체 영역으로서 메모리 셀의 전계효과 트랜지스터의 LDD구조를 구성하기 위한 것이다. (13)은 절연막(8B)를 거친 도전층(11A)의 양측부의 반도체 기판(5)의 주면부에 마련된 n-형의 반도체 영역으로서, 주변회로의 전계효과 트랜지스터의 LDD 구조를 구성하기 위한 것이다. (14A)는 도전층(9), (11)의 양측부에 마련된 절연막, (14B)는 도전층(11A)의 양측부에 마련된 절연막으로서, 전계효과 트랜지스터의 소오스, 드레인 영역을 LDD 구조로 구성하기 위한 측벽이다.
(15A)는 도전층(11)의 상부를 덮도록 마련된 절연막, (15B)는 도전층(11A)의 상부를 덮도록 마련된 절연막이다. (16)은 반도체 소자가 형성될 영역의 절연막(14A)의 양측부의 반도체 기판(5)의 주면부에 마련된 n+형 반도체 영역으로서, 실질적인 소오스 영역, 드레인 영역으로서 또는 접지선(GL)로서 사용되고, 주로 EPROM의 메모리 셀로 되는 전계효과 트랜지스터를 구성하기 위한 것이다. (17)은 반도체 소자가 형성될 영역의 절연막(14B)의 양측부의 절연막(8B)를 거친 반도체 기판(5)의 주면부에 마련된 n+형 반도체 영역으로서, 실질적인 소오스 영역, 드레인 영역으로서 사용되고, 주변회로의 n채널형 전계효과 트랜지스터를 구성하기 위한 것이다. (18)은 반도체 소자가 형성될 영역의 절연막(14B)의 양측부의 절연막(8B)를 거친 웰영역(5A)의 주면부에 마련된 p+형의 반도체 영역으로서, 소오스 영역, 드레인 영역으로서 사용되고, 주변회로의 p채널형 전계효과 트랜지스터를 구성하기 위한 것이다.
EPROM의 메모리 셀 M, 즉 전계효가 트랜지스터 QM은 주로 반도체 기판(5), 그 상부에 절연막(8A)를 거쳐서 마련된 도전층(9), 상기 도전층(9)의 상부에 절연막(10)을 거쳐서 마련된 도전층(11), 한쌍으로 마련된 반도체 영역(16) 및 채널 형성 영역과 반도체 영역(16)과의 사이에 마련된 반도체 영역(12)(저불순물 농도 영역)에 의해서 구성되어 있다.
EPROM으 주변회로의 n채널형의 전계효과 트랜지서터 Qn은 주로 반도체 기판(5), 그 상부에 절연막(8B)를 거쳐서 마련된 도전층(11A), 한쌍으로 마련된 반도체 영역(17) 및 채널 형성 영역과 반도체 영역(17)과의 사이에 마련된 반도체 영역(13)(저불순물 농도 영역)에 의해서 구성되어 잇다.
EPROM의 주변회로의 p채널형 전계효과 트랜지스터 Qp는 주로 웰영역(5A), 그 상부에 절연막(8B)를 거쳐서 마련된 도전층(11A) 및 한쌍으로 마련된 반도체 영역(18)에 의해서 구성되어 있다. 그리고, 전계효과 트랜지스터 Qn과 전계효과 트랜지스터 Qp에 의해서 상보형 MIS 논리가 구성되어 있다.
전계효과 트랜지스터 QM의 저불순물 농도 영역으로 되는 반도체 영역(12)는 전계효과 트랜지스터 QM는 반도체 영역(16) 및 전계효과 트랜지스터 Qn의 반도체 영역(17)에 비해서 낮은 불순물 농도를 갖고 있고, 전계효과 트랜지스터 Qn의 저불순물 농도 영역으로 되는 반도체 영역(13)에 비해서 높은 불순물 농도를 갖도록 구성되어 있다.
즉, 전계효과 트랜지스터 QM의 구조로서, 전계효과 트랜지스터 Qn과 마찬가지의 LDD구조를 채용한 경우(동등한 불순물 농도로 형성한 경우)에 비해서 다음의 이점이 있다. 전계효과 트랜지스터 QM의 드레인 영역 근방(반도체 영역(12))에 생기는 전계강도를 크게 하고, 또한, 소오스, 드레인 영역(반도체 영역(12))의 저항값을 저감할 수 있다. 또, 반도체 기판(5)의 채널 형성 영역과 소오스, 드레인 영역(반도체 영역(12))의 pn접합부로부터 반도체 기판(5)의 내부에 형성되는 공핍 영역의 연장을 억제하여 전계효과 트랜지스터 QM을 단채널화할 수 있다.
(19)는 전계효과 트랜지스터 QM, Qn, Qp등의 반도체 소자를 덮도록 마련된 절연막으로서, 그 상부에 마련되는 도전층과의 전기적인 분리를 하기 위한 것이다. (20)은 소정의 반도체 영역(16), (17), (18) 상부의 절연막(8A), (8B), (19)를 선택적으로 제거하여 마련된 접속구멍으로, 반도체 영역(16), (17), (18)과 절연막 (19)의 상부에 마련되는 도전층의 전기적인 접속을 하기 위한 것이다. (21A)는 접속구멍(20)을 거쳐서 소정의 반도체 영역(16)과 전기적으로 접속하고 절연막(19)의 상부에 도전층(11)과 교차하도록 Y방향으로 연장하여 여러개 마련된 도전층으로서, EPROM의 데이타선 DL을 구성하기 위한 것이다.
(21B)는 접속구멍(20)을 거쳐서 소정의 반도체 영역(17), (18)과 전기적으로 접속하고 절연막(19)의 상부에 마련된 도전층으로서, 전계효과 트랜지스터 Qn 및 Qp에 의한 CMIS 인버터 회로를 구성하기 위한 것이다.
다음에 본 발명의 제1실시예의 구체적인 제조방법에 대해서 메모리 셀의 전계효과 트랜지스터의 콘트롤 게이트와 주변회로의 전계효과 트랜지스터의 게이트 전극을 동일 제조공정으로 형성하는 예를 사용하여 그에 대해서 설명한다.
제4도~제10도는 본 발명의 제1실시예의 제조방법을 설명하기 위한 각 제조 공정에 있어서의 EPROM 의 메모리 셀과 주변회로를 구성하는 CMIS의 주요부 단면도이다.
먼저, 단결정 실리콘으로 이루어지는 p-형 반도체 기판(5)를 준비한다. 그리고, p채널형의 전계효과 트랜지스터 형성영역으로 되는 반도체 기판(5)의 주면부에 n-형 웰영역(5A)를 형성한다.
그후, 반도체 소자 사이로 되는 반도체 기판(5) 및 웰영역(5A)의 주면 상부에 필드절연막(6) 및 필드절연막(6)의 하부의 p형 채널 스톱퍼 영역(7)을 형성한다. 그리고, 제4도에 도시한 바와같이, 주로 메모리 셀로 되는 전계효과 트랜지스터의 게이트 절연막으로 되도록, 반도체 기판(5) 및 웰영역(5A)의 주면 상부에 절연막(8A)를 형성한다. 이 절연막(8A)는, 예를들면 반도체 기판의 열산화에 의한 산화 실리콘막을 사용하고, 그 막두께를 300~350[Å]정도로 형성하면 좋다.
제4도에 도시하는 공정후에 주로 메모리 셀로 되는 전계효과 트랜지스터의 스레쉬홀드 전압을 조정하기 위해서 절연막(8A)를 통해서 반도체 기판(5) 및 웰영역(5A)의 주면부에 불순물을 도입한다. 이 불순물의 도입은, 예를들면 1×1012[atoms/㎠]정도의 붕소 이온을 이용하여 이온 주입에 의해 실행한다.
그후, 기판상 전면에 제조공정에 있어서의 제1층째의 도전층을 형성한다. 이 도전층은 화학적 기상 석출(이하, CVD라 한다)기술에 의해서 형성한 단결정 실리콘막에 저저항화를 위해 인을 고농도로 도입한 것을 사용하면 좋다. 그리고, 메모리 셀의 플로팅 게이트를 형성하기 위해서, 상기 도전층에 소정의 형상으로 패터닝하여 도전층(9A)를 형성한다. 이 공정에 의해서 주변회로의 전계효과 트랜지스터 형성영역의 절연막(8A)가 제거된다.
그후, 도전층(9A)를 덮는 절연막(10)을 선택적으로 형성한다. 이 절연막(10)은 주변회로를 마련하는 영역을 실리콘 질화막 등으로 덮은 상태에서, 예를들면 도전층(9A)을 열산화하여 형성한 산화 실리콘막을 사용하고, 그 막두께를 250~350[Å]정도로 형성하면 좋다.
제5도에 도시한 바와같이 주변회로의 전계효과 트랜지스터 형성 영역의 반도체 기판(5) 및 웰영역(5A)이 주면상부에 그 게이트 절연막으로 되도록 절연막(8B)를 형성한다. 이 절연막(8B)는 메모리 셀을 마련하는 영역을 실리콘 질화막으로 덮은 상태에서, 예를들면 반도체 기판(5)를 열산화하여 형성한 산화 실리콘막을 사용하고, 그 막두께를 200~300[Å]정도로 형성하면 좋다. 또한, 절연막(8B)는 절연막(10)과 동일 공정으로 형성할 수도 있다.
제5도에 도시한 공정후에 주로 주변회로로 되는 전계효과트랜지스터의 스레쉬홀드 전압을 조정하기 위해서, 절연막(8B)를 통하여 반도체 기판(5) 및 웰영역(5A)의 주면부에 불순물을 도입한다. 이 불순물의 도입은, 예를 들면 1×1012[atoms/㎠] 정도의 붕소 이온을 사용하여 이온 주입 기술에 의해서 실행한다. 메모리 셀을 마련하는 영역은 마스크, 예를들면 절연막(8B)의 형성을 위한 실리콘 절화막으로 덮어 두면 좋다.
그후, 기판상 전면에 제조 공정에 있어서의 제2층째의 도전층을 형성한다. 이 도전층은 CVD에 의해서 형성한 다결정 실리콘막에 저저항화를 위해서 인을 고농도로 도입한 것을 사용한다. 그리고, 이 도전층을 선택적으로 에칭하여 메모리 셀 영역상의 전면에 절연막(10)을 거쳐서 도전층(9A)를 덮는 도전층(11B)를 형성한다.
한편, 이것과 동시에 주변회로의 전계효과 트랜지스터 형성영역의 도전층을 선택적으로 패터닝하고, 제6도에 도시한 바와같이 게이트 전극으로 되는 도전층(11A))를 형성한다.
제6도에 도시한 공정후에 메모리 셀의 플로팅 게이트 및 콘트롤 게이트를 형성하기 위해서, 레지스트로 이루어지는 에칭용 마스크(22)를 형성한다. 그리고, 에칭용 마스크(22)를 사용하여 도전층(11B), (9A) 및 절연막(10)에 에칭을 실시하여 도전층(9), (11)을 형성한다. 이것에 의해서, 주변회로를 마련하는 영역의 절연막(8B) 및 기판(5) 또는 웰영역(5A)의 표면이 에칭되는 것을 방지할 수 있어 주변회로의 MOSFET의 특성의 저하는 없다.
그리고, 에칭용 마스크(22)를 불순물 도입용 마스크로서 사용하고, 메모리 셀로 되는 전계효과 트랜지스터를 LDD구조로 하기 위해서 제7도에 도시한 바와같이, 도전층(9), (11) 양측부의 반도체 기판(5)의 주면부에 이온 주입 영역(12)을 형성한다. 이 영역(12)는, 예를 들면 1×1013[atoms/㎠]~1×1015[atoms/㎠] 정도의 비소 이온을 사용하여 80(KeV)정도의 에너지의 이온 주입에 의해서 도입하면 좋다. 이온 주입 불순물로서 비소를 사용하는 것에 의해서 얕은 접합을 형성할 수 있으므로, 이온 주입량을 적게 하여도 표면 농도를 비교적 높게 할 수 있다.
제7도에 도시한 공정후에 에칭용 마스크(22)를 제거한다.
그리고, 열산화에 의해서 도전층(9), (11)을 덮은 절연막(산화 실리콘막)(23A)와 도전층(11A)를 덮는 절연막(산화 실리콘막)(23B)와를 형성한다. 이것은 적어도 플로팅 게이트로 되는 도전층(9)를 덮도록 형성하면 좋고, 도전층(9)에 축적되는 정보로 되는 전자의 불필요한 방출을 방지하여 정보의 유지 특성을 향상할 수 있다. 이 열처리에 의해 이온 주입 영역은 어닐되어 n형 반도체 영역(12)가 형성된다. 이 어닐은 다른 공정으로 실행하여도 좋다.
그후, 주변회로의 n채널형 전계효과 트랜지스터를 LDD 구조로 하기 위해서, p채널형 전계효과 트랜지스터 등을 덮는 레지스트로 이루어지는 불순물 도입용 마스크(24)를 형성한다.
그리고, 불순물 도입용 마스크(24)를 사용하여 제8도에 도시한 바와 같이 도전층(11A)의 양측부의 반도체 기판(5)의 주면에 n-형 이온 주입 영역(13)을 형성한다. 이 때, 동시에 도전층(9), (11)의 양측부의 반도체 기판(5)의 주면에 n형 이온이 주입되어 이온 주입 영역(12A)가 형성된다. 이 이온 주입은, 예를들면 1×1013[atoms/㎠]정도의 인 이온을 사용하여 50[KeV] 정도의 에너지로 실행한다. 마스크(24)를 제거한 후 어닐을 실행하는 것에 의해서 n-형 반도체 영역(13)을 형성한다. 이 어닐은 다른공정으로 실행하여도 좋다.
또한, 불순물 도입용 마스크(24)를 메모리 셀의 전계효과 트랜지스터상에도 형성하고, 반도체 영역(12)에는 인 이온을 주입하지 않도록 하여도 좋다. 즉, 메모리 셀로 되는 전계효과 트랜지스터 LDD부의 불순물 농도, 즉 반도체 영역(12)의 불순물 농도는 반도체 영역(12)를 형성하는 공정에서 제어할 수 있다.
또, 주변 회로로 되는 전계효과 트랜지스터의 LDD부의 불순물 농도, 즉 반도체 영역(13)은 이것을 형성하는 공저에서 제어할 수 있다.
또한, 반도체 영역(13)의 형성후에 절연막(23A) 및 (23B)를 형성하여도 좋다.
제8도에 도시한 공정후에 전면을 덮도록 절연막을 형성한다. 이 절연막은, 예를들면 600~800[℃]정도의 높은 온도와 1.0[torr] 정도의 낮은 압력에서 형성되는 CVD기술에 의한 산화 실리콘막을 사용하면 좋다.
그리고, 이 절연막에 이방성 에칭, 예를들면 반응성 이온 에칭을 실시하여 도전층(9), (11) 및 도전층(11A)의 각각의 양측부에 절연막(14A), (14B)(측벽)을 형성한다. 이 때, 도전층(11), (11A)상에 산화막이 남도록 하여도 좋다.
그후, 도전층(9), (11), (11A), 필드 절연막(6), 레지스터 마스크(26) 및 절연막(14A), (14B)를 불순물 도입용 마스크로서 사용하여 n형 불순물의 이온 주입을 실행한다. 메모리 셀로 되는 전계효과 트랜지스터 형성영역의 반도체 기판(5)의 주면(반도체 영역(12)가 형성된 부분), 주변회로 되는 n채널형 전계효과 트랜지스터 형성영역의 반도체 기판(5)의 주면(반도체 여역(13)이 형성된 부분)에 n+형 이온 주입 영역(16), (17)을 선택적으로 형성한다. 이 이온 주입은, 예를들면 1×1016[atoms/㎠]정도의 비소 이온을 사용하여 80[KeV]정도의 에너지로 실행한다. 반도체 영역(16), (17)의 불순물 농도는 이 형성 공정에서 제어하면 좋다. 마스크(26) 제거후 어닐을 실행하여 n+형 반도체 영역(16), (17)을 형성한다.
따라서, 메모리 셀로 되는 전계효과 트랜지스터에 있어서 라이트 효율 및 리드 효율을 제어하는 반도체 영역(12)의 불순물 농도에 관계없이 반도체 영역(16)의 불순물 농도를 높게 할 수 있으므로, 그 저항값을 현저하게 저감할 수 있다. 이 때문에, 메모리 셀 어레이내를 연장하는 접지선 GL(반도체 영역(16))을 축소화할 수 있어 리드 효율을 더욱 향상할 수 있다.
또, 본 실시예에서는 그 접합 깊이를 얕게 하여 더욱더 단채널화를 도모하기 위해서 반도체 영역(16), (17)의 형성에는 비소 이온을 사용하고 있지만, 반도체 영역(13)의 형성에는 인 이온을 사용하고 있다. 따라서, 불순물 농도의 기울기가 급격하게 되지 않고, 특히 반도체 영역(13)에서의 파괴 내압은 충분히 확보할 수가 있다.
제9도에 도시한 공정후에 열산화에 의해서 도전층(11)의 상부를 덮는 절연막(15A) 및 도전층(11A)의 상부를 덮는 절연막(15B)를 형성한다. 이 열처리에 의해서 반도체 영역(16), (17)의 형성을 위한 어닐을 실행하여도 좋다.
그리고, 제10도에 도시한 바와 같이, 절연막(14B)의 양측부의 웰영역(5A)의 주면에 p+형 반도체 영역(18)을 형성한다. 이 반도체 영역(18)은, 예를들면 1×1015[atoms/㎠]정도의 붕소 이온을 사용하여 80[KeV] 정도의 에너지 이온 주입 및 어닐에 의해서 형성하면 좋다. 이 때, n채널형의 전계효과 트랜지스터 형성영역은 마스크로 덮어 둘 필요가 있다. 붕소는 그 확산 속도가 빠르므로, 이온 주입의 농도를 상기와 같이 하면 어닐에 의해서 충분히 게이트 전극(11A) 아래에 도달하도록 할 수 있다.
제10도에 도시한 공정후에, 예를들면 인 실리케이트 글라스로 이루어지는 절연막(19)를 형성하고, 접속구멍(20)을 형성한다. 그리고, 상기 제2도 및 제3도에 도시한 바와 같이, 접속구멍(20)을 거쳐서 소정의 반도체 영역(16), (17), (18)과 전기적으로 접속하도록 알루미늄으로 이루어지는 도전층(21A), (21B)를 형성하는 것에 의해서, 본 실시예의 EPROM은 완성된다.
또한, 그 다음에 보호막 등을 형성한다.
이상 설명한 바와 같이, 본 실시예에 의하면 메모리 셀로 되는 전계효과 트랜지스터의 저불순물 농도 영역을 소오스, 드레인영역의 다른 부분보다도 낮은 불순물 농도로 형성하고, 주변회로로 되는 전계효과 트랜지스터의 저불순물 농도 영역보다도 높은 불순물 농도로 형성한다. 이것에 의해서, 메모리 셀의 전계효과 트래지스터로서 주변회로로 되는 전계효과 트랜지스토와 마찬가지의 LDD구조를 채용한 경우에 비해서, 다음의 이점이 있다. 메모리 셀로 되는 전계효과 트랜지스터의 드레인 영역 근방에 생기는 전계강도를 크게 할 수 있다. 따라서, 메모리 셀로 되는 전계효과 트랜지스터는 라이트 효율을 향상할 수 있다. 또, 메모리 셀로 되는 전계효과 트랜지스터를 LDD구조로 하는 것에 의해서, 기판, 소오스 및 드레인 영역, 특히 저불순물 농도영역의 pn접합으로부터 반도체 기판내로 연장하는 공핍 영역의 신장을 억제할 수 있다. 따라서, 메모리 셀로 되는 전계효과 트랜지스터의 단채널화를 도모할 수 있으므로, 라이트 효율 및 리드 특성을 향상하고 또한 메모리 셀 면적을 축소하여 EPROM의 집적도를 향상할 수 있다.
또, 메모리 셀로 되는 전계효과 트랜지스터의 저불순물 농도영역은 그 플로팅 게이트와 콘트롤 게이트를 형성하는 마스크로 형성할 수 있으므로, 제조공정이 증가하는 일이 없다.
또, 메모리 셀로 되는 전계효과 트랜지스터의 저불순물 농도영역, 주변회로로 되는 전계효과 트랜지스터의 저불순물 농도영역 및 그들의 실질적인 소오스 및 드레인 영역을 별개로 형성하는 것에 의해서, 각각의 불순물 농도를 최적으로 설정할 수 있다. 따라서, 특히 메모리 셀로 되는 전계효과 트랜지스터의 실질적인 소오스 및 드레인 영역을 높은 불순물 농도로 형성하여 그 저항값을 저감할 수 있으므로, 리드 효율을 향상할 수 있다. 또, 메모리 셀 어레이내를 연장하는 접지선에 있어서는 그 점유 면적을 축소할 수 있으므로, EPROM의 집적도를 향상할 수 있다.
또, 실질적인 소오스 및 드레인 영역을 비소 이온으로 형성하는 것에 의해서, 채널 형성영역으로 불순물 들어가는 것을 저감할 수 있으므로, 단채널화를 도모할 수 있어 EPROM의 집적도를 향상할 수 있다.
다음에 본 발명의 제2실시예에 대해서 설명한다.
제2실시예는 상기 제1실시예의 다른 제조방법에 대해서 나타낸 것이다. 즉, 메모리 셀의 전계효과 트랜지스터의 플로팅 게이트와 주변회로의 전계효과 트랜지스터의 게이트 전극을 동일한 제조공정으로 형성하는 예이다.
제11도 및 제12도는 본 발명의 제2실시예의 제조방법을 설명하기 위한 각 제조공정에 있어서의 EPROM의 메모리 셀과 주변회로를 구성하는 상보형 MISFET의 주요부 단면도이다.
상기 제1실시예의 제4도에 도시한 공정후에 필드 절연막(6) 및 절연막(8A)의 상부에 제조공정에 있어서의 제1층째의 도전층을 형성한다.
그리고, 메모리 셀의 플로팅 게이트 및 주변회로의 게이트 전극을 형성하기 위해서, 상기 도전층을 패터닝하여 도전층(9A),(9B)를 형성한다.
그후, 제11도에 도시한 바와 같이 도전층(9A), (9B)를 덮는 절연막(10), (10A)를 그 열산화에 의해서 형성한다.
제11도에 도시한 공정후에 기판상 전면에 제조공정에 있어서의 제2층째의 도전층을 형성한다.
그리고, 제12도에 도시한 바와 같이, 메모리 셀 어레이 이외의 도전층을 제거하여 메모리 셀 어레이에 도전층(11B)를 형성한다.
제12도에 도시한 공정후에 상기 제1실시예의 제7도에 도시한 공정 이후의 공정을 실시하는 것에 의해서, 본 실시예의 EPROM은 완성된다.
이상 설명한 바와 같이, 본 실시예에 의하면 상기 제1실시예와 대략 마찬가지의효과를 얻을 수가 있다.
다음에 본 발명의 제3실시예에 대해서 설명한다.
제3실시예는 메모리 셀의 콘트롤 게이트 및 주변회로의 게이트 전극으 저항값을 저감하여 EPROM의 동작 속도의 고속화를 도모하고 또한 전하의 유지 특성을 향상한 예이다.
제13도는 본 발명의 제3실시예을 설명하기 위한 EPROM의 메모리 셀과 주변회로를 구성하는 상보형 MISFET의 주요부 단면도이다.
제13도에 있어서 (25A), (25B)는 도전층(11), (11A)의 상부에 피착하여 마련된 도전층이며, 도전층(11), (11A) 보다도 낮은 저항값을 갖는 것으로 EPROM의 동작을 고속화하기 위한 것이다.
(26A) 및 (26B)는 절연막으로서, 도전층(25A), (11C) 및 (25B), (11A)를 덮도록 마련되어 있다. 절연막(26A)는 열산화 기술에 의한 치밀한 산화 실리콘막으로서, 도전층(플로팅 게이트)(9)에 축적된 정보로 되는 전하의 유지 특성을 향상하기 위한 것이다.
다음에 제3실시예의 구체적인 제조방법에 대해서 메모리 셀의 전계효과 트랜지스터의 콘트롤 게이트와 주변회로의 전계효과 트랜지스터 게이트 전극을 동일한 제조공정으로 형성하는 예를 사용하여 설명을 한다.
제1실시예의 제5도에 도시한 공정후에 기판상 전면에 도전층(11) 및 (25)를 형성한다. 도전층(11)은 제1실시예와 동일한 저저항화된 다결정 실리콘층으로 이루어진다. 도전층(25)는, 예를들면 스퍼터링 기술에 의한 몰리브덴, 텅스텐, 탄달 등의 고융점 금속 또는 백금, 또는 고융점 금속 또는 백금과 실리콘과의 화합물인 실리사이드에 의해서 형성하면 좋다. 본 실시예에서는 도전층(25)로서 텅스텐 실리사이드를 사용하고 있다.
다음에 도전층(11) 및 (25)를 선택적으로 에칭해서 메모리 셀 영역상의 전면에 도전층(11B) 및 그 상부의 도전층(25C)를 형성한다.
한편, 이것과 동시에, 주변회로의 전계효과 트랜지스터 형성영역의 도전층(1) 및 (25)를 선택적으로 패터닝하여 제14도에 도시한 바와 같이 게이트 전극으로 되는 도전층(11A), (25B)를 형성한다.
그후에 제1실시예의 제7도에 도시한 공정과 대략 동일한 공정을 실행하여 플로팅 게이트로 되는 도전층(9) 및 콘트롤 게이트로 되는 도전층(11C), (25A)를 형성한다. 그리고, n형 반도체 영역(12)의 형성을 위한 이온 주입후에 상기 도전층(25A), (25B)에 열처리를 실시하여 저저항화한다. 이 열처리에 의해서 반도체 영역(12)를 제15도에 도시한 바와같이 형성한다.
그리고, 제16도에 도시한 바와 같이 도전층(9)에 축적되는 전하의 유지 특성을 향상하기 위해서 도전층(9) 및 (11C), (25A)를 덮는 절연막(26A)를 형성한다. 절연막(26A)를 형성하는 공정과 동일 공정으로 도전층(11A), (25B)를 덮는 절연막(26B)가 형성된다. 또한, 절연막(26A), (26B)를 형성한 후, n형 반도체 영역(12A)를 형성하여도 좋다. 절연막(26A), (26B)는 드라이 산소 분위기중에서 900℃, 20분간 열산화하는 것에 의한 산화 실리콘막으로 형성하고, 예를들면 절연막(8A)를 300~500[Å]정도로 형성하는 경우는 그 막두께를 300~500[Å] 정도로 형성하면 좋다. 또, 이 절연막(26A) 및 (26B)의 형성공정에 의해서 FAMOS(Floating gate Avalanche injection Metal Oxide Semiconductor) 및 주변회로의 MISFET의 게이트 전극 가공시에 얇게 된 절연막(8A) 및 (8B)를 두껍게 할 수가 있다.
이 절연막(26A) 내지 (26B)를 형성하는 열산화 시간은 다음에 기술하는 불순물 도입용 마스크를 통해서 산화하는 경우에 비해서 극히 짧은 시간으로 형성할 수 있다. 그리고, 절연막(26A)는 적어도 도전층(9)를 덮도록 형성하면 좋다.
또한, 고융점 금속막으로 도전층(25)를 형성한 것에 대한 열산화 기술은, 예를들면 「제44회 응용 물리학회 학술 강연회」1983년 추계 p410(25a-N-10) 및 미국 특허 출원번호 571946에 기재되어 있다. 이 경우, 금속인 도전층(25)(25A) 및 (25B)의 표면에는 산화막은 형성되지 않고, 산화막은 도전층(9), (11C) 및 (11A)의 표면을 덮는다. 그러나, 메모리 셀의 전하의 유지 시간을 개선하기 위해서는 산화막이 적어도 도전층(9)를 덮고 있으면 좋으므로, 이 경우에도 문제는 없다.
그후, 제1실시예의 제8도 이후에 도시한 공정을 실행하는 것에 의해서 본 실시예의 EPROM은 완성된다.
본 실시예에 의하면 상기 제1실시예와 대략 마찬가지의 효과를 얻을 수가 있다.
또, 메모리 셀의 전계효과 트랜지스터의 콘트롤 게이트, 워드선 및 주변회로의 전계효과 트랜지스터의 게이트 전극을 고융점 금속 또는 실리사이드로 형성하는 것에 의해서 그들의 저항값을 저감할 수 있으므로, EPROM의 동작속도의 고속화를 도모할 수가 있다.
제17도는 본 실시예의 효과를 설명하기 위한 열산화 시간과 전하의 유지 특성의 관계를 도시한 도면, 제18도는 본 실시예의 효과를 설명하기 위한 열산화 시간과 도전층(11C), (25A)(콘트롤 게이트 전극, 워드선) 내지 (11A), (25B)의 저항값의 관계를 도시한 도면이다.
제17도 및 제18도에 있어서 횡축은 열산화 시간을 나타내고, t1은 절연막(26A)를 형성하는데 필요로 하는 열산화 시간, t2는 마스크(14A)를 통해서 절연막(26)과 동일한 막두께의 도전층(9)를 덮는 치밀한 산화 실리콘막을 형성하는데 필요로 하는 열산화 시간을 나타낸다.
제17도에 있어서 종축은 도전층(9)에 축적된 전하의 유지 연수를 나타낸다. 곡선 a는 본 실시예에 따라서 절연막(26A)를 형성한 경우의 열산화 시간과 전하의 유지 특성의 관계를 나타낸다. 곡선 b는 마스크(14A)를 통해서 절연막을 형성한 경우의 상기의 관계를 나타낸다. 제17도에서 명확한 바와 같이, 소정의 전하의 유지 연수 y를 극히 짧은 열산화 시간 t1에서 얻을 수 있다. 마스크(114A)를 통해서 도전층(9), (11C), (25A)를 덮는 산화 실리콘막을 형성하기 위해서는 긴 열산화 시간을 필요로 한다. 그러나, 본 실시예는 마스크(14A)를 형성하는 공정전에 산화 실리콘막(절연막(26A))을 형성하고 있으므로, 그들 위한 열산화를 극히 단시간에 끝낼 수 있다.
제18도에 있어서 종축은 도전층(11C), (25A) 또는 (11A), (25B)로 되는 도전층의 저항값[Ω/□]를 나타낸다. 제18도에서 명확한 바와 같이, 극히 짧은 열산화 시간 t1쪽이 상기 도전층의 저항값을 증가시키지 않는다. R1은 열산화 시간 t1에 있어서의 상기 도전층의 저항값[Ω/□], R2는 열산화 시간 t2에 있어서의 상술한 도전층의 저항값[Ω/□]를 나타낸다.
즉, 열산화 시간이 길면 콘트롤 게이트 전극 및 일체화하여 형성된 워드선 및 주변 소자의 게이트 전극의 상부가 산화되어 단면적이 축소한다. 이 결과, 저항값이 증대하므로, 정보의 리드 동작에 시간이 걸려 FAMOS 및 주변 소자의 동작 속도의 고속화를 할 수 없다.
이상 설명한 바와 같이, 본원에 있어서 개시된 새로운 기술 수단에 의하면 다음에 기술하는 바와 같은 효과를 얻을 수 있다.
(1). 메모리 셀로 되는 전계효과 트랜지스터의 저불순물 농도영역을 소오스 및 드레인 영역보다 낮은 불순물 농도로 형성하고, 주변회로로 되는 전계효과 트랜지스터의 저불순물 농도 영역보다도 높은 불순물 농도로 형성한다. 이것에 의해서, 주변회로로 되는 전계효과 트랜지스터와 마찬가지의 구조를 채용한 경우에 비해 메모리 셀로 되는 전계효과 트랜지스터의 저불순물 농도영역(드레인영역)에 생기는 전계강도를 크게 할 수 있으므로, EPROM의 라이트 효율을 향상할 수 있다.
(2). 메모리 셀로 되는 전계효과 트랜지스터를 LDD구조로 하고, 또한 저불순물 농도영역의 불순물 농도를 비교적 높게 하였다. 이것에 의해서, 채널 영역측으로 pn접합으로부터 연장하는 공핍 영역의 연장을 억제할 수 있으므로, 메모리 셀로 되는 전계효과 트랜지스터의 단채널화를 도모할 수 있다.
(3). 상기 (2)에 의해 메모리 셀 면적을 축소할 수 있으므로 EPROM의 집적도를 향상할 수 있다.
(4). 메모리 셀로 되는 전계효과 트랜지스터의 LDD부, 주변회로로 되는 전계효과 트랜지스터의 LDD부 및 그들의 실질적인 소오스 및 드레인 영역을 별개로 형성하는 것에 의해서, 각각의 불순물 농도를 최적으로 설정할 수가 있다.
(5). 상기 (4)에 의해 메모리 셀로 되는 전계효과 트랜지스터의 실질적인 소오스 및 드레인 영역을 높은 불순물 농도로 형성하고 그 저항값을 저감할 수 있으므로, 리드 효율을 향상할 수가 있다.
(6). 상기 (4) 및 (5)에 의해 메모리 셀 어레이를 연장하는 접지선의 점유 면적을 축소할 수 있으므로, EPROM의 집적도를 향상할 수 있다.
(7). 적어도 플로팅 게이트 전극을 덮도록 전하의 유지 특성을 향상하는 산화 실리콘막을 형성한 후에 실질적인 소오스 영역 또는 드레인 영역을 형성하기 위한 불순물 도입용 마스크를 형성하였으므로, 상기 산화실리콘막을 형성하는 열산화 시간을 짧게 할 수 있다.
(8). 상기 (7)에 의해 콘트롤 게이트 전극, 워드선 및 주변소자의 게이트 전극의 저항값의 증가를 저감할 수 있으므로, 정보의 리드 동작 속도를 향상할 수가 있다.
(9). 상기 (7) 및 (8)에 의해 메모리 셀의 정보로 되는 전하의 유지 특성을 향상하고, 또한 FAMOS의 동작속도의 고속화를 도모할 수가 있다.
(10). 상기 (7)에 의해 소오스 영역 또는 드레인 영역이 게이트 전극 하부로 들어가는 것을 저감할 수 있으므로, 단채널화를 도모할 수 있다.
(11). 상기 전하의 유지 특성을 향상하는 산화 실리콘막의 형성과 동시에 게이트 전극 가공시에 얇게 된 절연막을 두껍게 할 수 있으므로, 게이트 전극 끝부에 있어서의 내압을 향상시킬 수 있다.
이상, 본 발명자에 위해서 이루어진 발명을 상기 실시예에 따라서 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위내에서 여러가지로 변경 가능한 것은 물론이다.
FAMOS에 한정되지 않고 게이트 전극에 2층 이상의 도전층으로 이루어지는 적층구조를 갖는 MISFET를 구비한 반도체 장치에 본 발명은 널리 적용가능하다.

Claims (37)

  1. 메모리 셀을 구성하는 제1MISFET와 주변회를 구성하는 제2MISFET를 구비한 반도체 장치의 제조 방법에 있어서, 제1MISFET의 플로팅 및 콘트롤 게이트 전극과 제2MISFET의 게이트 전극이 형성된 반도체 기판을 준비하는 공정, 상기 제1MISFET의 플로팅 및 콘트롤 게이트 전극에 대해서 자기정합적으로 불순물을 도입하여 상기 반도체 기판내에 제1MISFET의 제2반도체 영역을 형성하는 공정, 상기 제2MISFET의 게이트 전극에 대해서 자기 정합적으로 불순물을 도입하여 상기 반도체 기판내에 제1MISFET의 상기 제2반도체 영역보다 낮은 불순물 농도를 갖는 제2MISFET의 제2반도체 영역을 형성하는 공정, 상기 제1 및 제2MISFET의 제2반도체 영역을 형성한 후 상기 제1MISFET의 플로팅 및 콘트롤 게이트 전극의 측벽에 대해서 자기정합적으로 사이드월 스페이서를 형성함과 동시에, 상기 제2MISFET의 게이트 전극의 측벽에 대해서 자기정합적으로 사이드월 스페이서를 형성하는 공정, 상기 제2MISFET의 사이드월 스페이서에 대해서 자기정합적으로 불순물을 도입하여 상기 반도체 기판내에 상기 제2MISFET의 제2반도체 영역보다 높은 불순물 농도를 갖는 제2MISFET의 제1반도체 영역을 형성하는 공정을 포함하는 반도체장치의 제조방법.
  2. 특허청구의 범위 제1항에 잇어서, 상기 제1 및 제2MISFET의 상기 제2반도체 영역은 이온 주입에 의해서 형성되는 반도체 장치의 제조방법.
  3. 특허청구의 범위 제2항에 있어서, 상기 제2MISFET의 상기 제2반도체 영역을 형성하기 위한 이온주입시 상기 제1MISFET를 형성할 영역에도 불순물이 주입되는 반도체 장치의 제조방법.
  4. 특허청구의 범위 제1항에 있어서, 상기 제1 및 제2MISFET의 상기 제2반도체 영역은 이온 주입에 의해 형성되고, 이 이온 주입은 각각 1013~1016atoms/㎠ 및 1013atoms/㎠의 도우즈량인 반도체 장치의 제조방법.
  5. 특허청구의 범위 제1항에 있어서, 상기 제2MISFET의 제1반도체 영역을 형성하는 공정에서 상기 제1MISFET의 사이드월 스페이서에 대해서 자기정합적으로 불순물을 도입하여 상기 반도체 기판내에 상기 제1MISFET의 제2반도체 영역보다 높은 불순물 농도를 갖는 제1MISFET의 제1반도체 영역이 형성되고, 상기 제1 및 제2MISFET의 제1반도체 영역은 이온 주입에 의해서 형성되는 반도체 장치의 제조방법.
  6. 특허청구의 범위 제1항에 있어서, 상기 제2반도체 영역의 접합 깊이는 상기 제1반도체 영역의 접합 깊이보다 얕은 반도체 장치의 제조방법.
  7. 특허청구의 범위 제1항에 있어서, 또 P채널 MISFET를 포함하고, 상기 제1 및 제2MISFET는 N챈널 MISFET인 반도체 장치의 제조방법.
  8. 특허청구의 범위 제7항에 있어서, 또 상기 제2MISFET 및 상기 P채널 MISFET를 제1마스크로 덮는 공정, 적어도 상기 P채널 MISFET를 제2마스크로 덮는 공정을 포함하고, 상기 제1MISFET의 제2반도체 영역을 형성하는 공정에서 상기 제1마스크는 불순물 도입시에 마스크로서 사용되고, 상기 제2MISFET의 제2반도체 영역을 형성하는 공정에서 상기 제2마스크는 불순물 도입시에 마스크로서 사용되는 반도체 장치의 제조방법.
  9. 특허청구의 범위 제8항에 있어서, 상기 제2마스크는 상기 제1MISFET를 덮는 반도체 장치의 제조방법.
  10. 제1 및 제2 N채널 MISFET와 P채널 MISFET를 갖는 반도체 장치의 제조 방법에 있어서, 제1 N채널 MISFET의 플로팅 및 콘트롤 게이트 전극, 제2 N채널 MISFET의 게이트 전극 및 P채널 MISFET의 게이트 전극이 형성된 반도체 기판을 준비하는 공정, 상기 제1 N채널 MISFET의 플로팅 및 콘트롤 게이트 전극에 대해서 자기정합적으로 불순물을 도입하여 상기 반도체 기판내에 제1 N채널 MISFET의 제2반도체 영역을 형성하는 공정, 상기 제2 N채널 MISFET의 게이트 전극에 대해서 자기 정합적으로 불순물을 도입하여 상기 반도체 기판내에 제1 N채널 MISFET의 상기 제2반도체 영역보다 낮은 불순물 농도를 갖는 제2 N채널 MISFET의 제2반도체 영역을 형성하는 공정, 상기 제1 및 제2 N채널 MISFET의 제2반도체 영역을 형성한 후 상기 제1 N채널 MISFET의 플로팅 및 콘트롤 게이트 전극의 측벽, 상기 제2 N채널 MISFET의 게이트 전극의 측벽 및 상기 P 채널 MISFET의 게이트 전극의 측벽의 각각에 대해서 자기정합적으로 사이드월 스페이서를 형성하는 공정, 상기 제1 및 제2 N채널 MISFET의 사이드월 스페이서에 대해서 자기정합적으로 불순물을 도입하여 상기 반도체 기판내에 상기 제1 및 제2 N채널 MISFET의 제2반도체 영역보다 높은 불순물 농도를 갖는 제1 및 제2 N채널 MISFET의 제1반도체 영역을 형성하는 공정, 상기 P채널 MISFET의 사이드월 스페이서에 대해서 장기정합적으로 불순물을 도입하여 상기 반도체 기판내에 소오스 또는 드레인 영역인 제3반도체 영역을 형성하는 공정을 포함하는 반도체 장치의 제조방법.
  11. 메모리 셀을 구성하는 제1MISFET의 플로팅 게이트 전극 및 상기 플로팅 게이트 전극상에 제1절연막을 거쳐서 콘트롤 게이트 전극이 형성되고, 또한 주변회로를 구성하는 제2MISFET의 게이트 전극이 형성된 반도체 기판을 준비하는 공정, 열산화법에 의해 상기 플로팅 게이트 전극의 노출하고 있는 표면을 적어도 열산화막으로 이루어지는 제2절연막으로 덮는 공정, 상기 플로팅 및 콘트롤 게이트 전극에 대해서 자기정합적으로 불순물을 도입하여 상기 반도체 기판내에 상기 제1MISFET의 소오스 또는 드레인 영역의 일부인 제1영역을 형성하는 공정, 상기 제2MISFET의 게이트 전극에 대해서 자기정합적으로 불순물을 도입하여 상기 반도체 기판내에 상기 제2MISFET의 소오스 또는 드레인 영역의 일부인 제2영역을 형성하는 공정, 상기 플로팅 및 콘트롤 게이트 전극의 측벽에 상기 제2절연막을 거쳐서 제1사이드월 스페이서를 형성함과 동시에, 상기 제2MISFET의 게이트 전극의 측벽에 제2사이드월 스페이서를 형성하는 공정, 상기 제1MISFET의 제1사이드월 스페이서에 대해서 자기 정합적으로 불순물을 도입함과 동시에, 상기 제2MISFET의 상기 제2사이드월 스페이서에 대해서 자기정합적으로 불순물을 도입하여 상기 반도체 기판내에 제1MISFET의 소오스 또는 드레인 영역의 일부이고 상기 제1영역보다 높은 불순물 농도를 갖는 제3영역, 제2MISFET의 소오스 또는 드레인 영역의 일부이고 상기 제2영역보다 높은 불순물 농도를 갖는 제3영역을 형성하는 공정을 포함하는 반도체 장치의 제조방법.
  12. 특허청구의 범위 제1항에 있어서, 상기 제1MISFET 및 제2MISFET의 게이트 전극의 제조방법은 제1MISFET 형성 영역상에 제1도전층을 형성한 후에 상기 제1도전층을 에칭하여 상기 플로팅 게이트 전극의 일부를 결정하는 공정, 상기 제1도전층상에 절연막을 형성한 후 제1 및 제2MISFET 형성 영역상에 제2도전층을 형성하는 공정, 상기 제2도전층을 에칭하여 상기 주변회를 구성하는 제2MISFET의 게이트 전극을 형성하고, 또한 상기 메모리 셀을 구성하는 제1MISFET 형성 영역에 상기 제2도전층을 남기는 공정, 상기 주변회로를 구성하는 제2MISFET 형성 영역을 마스크로 덮은 후에 상기 제1 및 제2 도전층을 에칭하여 상기 플로팅 및 콘트롤 게이트 전극을 형성하는 공정을 포함하는 반도체 장치의 제조방법.
  13. 특허청구의 범위 제12항에 있어서, 상기 제2도전층은 고융점 금속을 주성분으로 하는 막으로 이루어지는 반도체 장치의 제조방법.
  14. 반도체 장치에 있어서, 게이트 전극(11A)와 소오스 또는 드레인 영역으로서의 반도체 영역을 갖고, 상기 반도체 영역은 제1반도체 영역(17) 및 상기 제1반도체 영역과 상기 게이트 전극 아래의 채널 영역과의 사이에 형성되고 또한 상기 제1반도체 영역보다 낮은 불순물 농도를 갖는 제2반도체 영역(13)을 포함하는 제1MISFET(Qn), 게이트 전극 구조와 소오스 또는 드레인 영역으로서의 반도체 영역을 각각 갖고 또한 메모리 셀로서 사용되기 위해 매트릭스 형상으로 배열되고, 상기 게이트 전극 구조는 제1게이트 전극(9) 및 상기 제1게이트 전극과 정렬되어 그 위에 형성된 제2게이트 전극(11)을 포함하고, 상기 반도체 영역은 제3반도체 영역(16) 및 상기 제3반도체 영역과 상기 게이트 전극 구조 아래의 채널영역과의 사이에 형성된 제4반도체 영역(12)를 포함하는 여러개의 제2MISFET(QM)을 포함하고, 상기 제1, 제2, 제3 및 제4반도체 영역의 전부는 동일 도전형이고, 상기 제2MISFET의 상기 제4반도체 영역은 상기 제2MISFET의 상기 제1 및 제2게이트 전극의 주변 가장자리부와 얼라인먼트하여 형성되고, 상기 제2반도체영역은 상기 제1MISFET의 상기 게이트 전극의 주변 가장자리부와 얼라인먼트하여 형성되고, 상기 제1 및 제3반도체 영역은 상기 제2MISFET의 상기 제1 및 제2게이트 전극의 주변 가장자리부상 및 상기 제1MISFET의 상기 게이트 전극의 주변 가장자리부상에 각각 형성된 측벽 절연막(14A, 14B)의 주변 가장자리부와 얼라인먼트하여 형성되고, 상기 제2 및 제4반도체 영역은 상기 제4반도체 영역이 상기 제3반도체 영역보다 낮은 불순물 농도이고, 상기 제2반도체 영역보다 높은 불순물 농도를 갖는 반도체 장치.
  15. 특허청구의 범위 제14항에 있어서, 상기 제1반도체 영역의 불순물 농도는 상기 제3반도체 영역의 불순물 농도와 동일한 반도체 장치.
  16. 특허청구의 범위 제14항에 있어서, 상기 제2 및 제4반도체 영역은 각각 인과 비소가 도우프되는 반도체 장치.
  17. 특허청구의 범위 제14항에 있어서, 상기 제2 및 제4반도체 영역은 각각 제1 및 제3반도체영역보다 얕은 반도체 장치.
  18. 특허청구의 범위 제14항에 있어서, 또 게이트 전극과 소오스 또는 드레인 영역으로서의 반도체 영역을 갖는 각각 P채널 MISFET(Qp)를 포함하고, 상기 제1 및 제2MISFET는 N채널 MISFET인 반도체장치.
  19. 매트릭스 형상으로 배열된 메모리 셀을 포함하는 메모리 셀 어레이와 주변회로가 마련된 반도체 장치에 있어서, 상기 주변회로를 구성하고, 게이트 전극과 소오스 또는 드레인 영역으로서의 반도체 영역을 갖는 적어도 하나의 제1MISFET(Qn), 상기 메모리 셀 어레이내에서 제1방향으로 연장하는 여러개의 워드선(11), 상기 메모리 셀 어레이내에서 상기 워드선과 교차하여 제2방향으로 연장하는 여러개의 데이타선(21A), 상기 메모리 셀을 구성하고, 게이트 전극 구조와 소오스 또는 드레인 영역으로서의 반도체 영역을 각각 갖고, 상기 게이트 전극 구조는 제1게이트 전극(9) 및 상기 제1게이트 전극과 정렬되어 그 위에 형성된 제2게이트 전극(11)을 포함하고, 상기 반도체 영역중의 하나는 상기 데이타선에 접속되고, 상기 제2게이트 전극은 상기 워드선과 일체로 형성되는 제2MISFET(QM)을 포함하고, 상기 제1 및 제2MISFET의 상기 반도체 영역은 각각 제1반도체 영역 및 상기 제1반도체 영역과 상기 게이트 전극 구조 아래의 채널영역과의 사이에 형성되고 또한 상기 제1반도체 영역보다 낮은 불순물 농도를 갖는 제2반도체 영역을 포함하고, 상기 제1 및 제2MISFET의 상기 제1 및 제2반도체 영역은 전부 동일 도전형이고, 상기 제2MISFET의 상기 제2반도체 영역은 상기 제1 및 제2게이트 전극의 주변 가장자리부와 얼라인먼트하여 형성되고, 상기 제1MISFET의 상기 제2반도체 영역은 상기 제1MISFET의 게이트 전극의 주변 가장자리부와 얼라인먼트하여 형성되고, 상기 제1 및 제2MISFET 양쪽의 상기 제1반도체 영역은 상기 제2MISFET의 상기 제1 및 제2게이트 전극상 및 상기 제1MISFET의 상기 게이트 전극의 주변 가장자리부상에 각각 형성된 측벽 절연막(14A, 14B)의 주변 가장자리부와 얼라인먼트하여 형성되고, 상기 제1 및 제2MISFET의 상기 제2반도체 영역은 상기 제2MISFET의 상기 제2반도체 영역의 불순물 농도가 상기 제1MISFET의 상기 제2반도체 영역보다 높게 형성되는 반도체 장치.
  20. 게이트 전극(11A)와 소오스 또는 드레인으로서의 반도체 영역을 갖고, 상기 반도체 영역은 제1반도체 영역(17) 및 상기 제1반도체 영역과 상기 게이트 전극 아래의 채널영역과의 사이에 형성되고 또한 상기 제1반도체 영역보다 낮은 불순물 농도를 갖는 제2반도체 영역(13)을 포함하는 제1MISFET(Qn), 게이트 전극 구조와 소오스 또는 드레인 영역으로서의 반도체 영역을 각각 갖고 또한 각각이 메모리 셀로서 사용되도록 매트릭스 형상으로 배열되고, 상기 게이트 전극 구조는 제1게이트 전극(9) 및 상기 제1게이트 전극과 정렬되어 그 위에 형성된 제2게이트 전극(11)을 포함하고, 상기 제2게이트 전극은 다결정 실리콘의 제1막과, 고융점 금속과 백금 및 고융점 금속의 실리사이드와 백금으로 이루어지는 군에서 선택된 재료의 제2막과를 포함하는 2층막으로 이루어지고, 전하 유지 특성을 상기 치밀한 절연막이 없는 상기 제1게이트 전극의 전하 유지특성과 비교해서 향상시키도록 적어도 상기 제1게이트 전극의 대향 주변측은 열산화막인 치밀한 실리콘 산화 절연막으로 피복되고, 상기 제1게이트 전극의 대향 주변측에 각각의 상기 치밀한 절연막은 각각의 측벽 절연막(14A)로 피복되고, 상기 반도체 영역은 제3반도체 영역(16) 및 상기 제3반도체영역과 상기 게이트 전극 구조 아래의 채널영역과의 사이에 형성된 제4반도체 영역(12)를 포함하는 여러개의 제2MISFET(QM)을 포함하고, 상기 제1, 제2, 제3 및 제4반도체 영역의 전부는 동일 도전형이고, 각각의 상기 제2MISFET의 상기 제4반도체 영역은 상기 제2MISFET의 상기 제1 및 제2게이트 전극과 얼라인먼트하여 형성되고, 상기 제2반도체 영역은 상기 제1MISFET의 상기 게이트전극과 얼라인먼트하여 형성되고, 상기 제1반도체 영역은 상기 제1MISFET의 상기 게이트 전극의 측면에 형성된 측벽 절연막(14B)와 얼라인먼트하여 형성되고, 상기 제3반도체 영역은 상기 제1게이트 전극의 주변측을 피복하는 치밀한 절연막을 피복하는 측벽 절연막과 얼라인먼트하여 형성되며, 상기 제4반도체 영역은 상기 제3반도체 영역보다 낮은 불순물 농도를 갖는 반도체 장치.
  21. 특허청구의 범위 제20항에 있어서, 열산화에 의해 형성된 상기 실리콘 산화막은 각각 300Å~500Å의 두께를 갖는 반도체 장치.
  22. 특허청구의 범위 제20항에 있어서, 상기 치밀한 절연막을 피복하는 상기 측벽 절연막은 상기 제2MISFET 상기 제1 및 제2게이트 전극의 대향 주변측에 형성되는 반도체 장치.
  23. 특허청구의 범위 제22항에 있어서, 상기 치밀한 절연막은 상기 제2MISFET의 상기 제1 및 제2게이트 전극 양쪽의 대향 주변측을 피복하는 반도체 장치.
  24. 특허청구의 범위 제20항에 있어서, 상기 측벽 절연막은 CVD법에 의해 형성된 실리콘 산화막인 반도체 장치.
  25. 특허청구의 범위 제20항에 있어서, 상기 제1반도체 영역의 불순물 농도는 상기 제3반도체 영역의 불순물 농도와 동일한 반도체 장치.
  26. 특허청구의 범위 제25항에 있어서, 상기 제2 및 제4반도체 영역은 각각 인과 비소가 도우프되는 반도체 장치.
  27. 특허청구의 범위 제20항에 있어서, 상기 제2 및 제4반도체 영역은 각각 제1 및 제3반도체 영역보다 얕은 반도체 장치.
  28. 특허청구의 범위 제20항에 있어서, 또 게이트 전극과 소오스 또는 드레인 영역으로서의 반도체 영역을 각각 갖는 P채널 MISFET를 포함하고, 상기 제1 및 제2MISFET는 N채널 MISFET인 반도체 장치
  29. 매트릭스 형상으로 배치된 메모리 셀을 포함하는 메모리 셀 어레이와 주변회로가 마련된 반도체 장치에 있어서, 상기 주변회로를 구성하고, 게이트 전극과 소오스 또는 드레인 영역으로서의 반도체 영역을 갖는 적어도 하나의 제1MISFET(Qn), 상기 메모리 셀 어레이내에서 제1방향으로 연장하는 여러개의 워드선(11), 상기 메모리 셀 어레이내에서 상기 워드선과 교차하여 제2방향으로 연장하는 여러개의 데이타선(21A), 상기 메모리 셀을 구성하고, 게이트 전극 구조와 소오스 또는 드레인 영역으로서의 반도체 영역을 각각 갖고, 상기 게이트 전극 구조는 제1게이트 전극(9) 및 상기 제1게이트 전극과 정렬되어 그 위에 형성된 제2게이트 전극(11C, 25A)를 포함하고, 상기 제2게이트 전극은 다결정 실리콘의 제1막과, 고융점 금속과 백금 및 고융점 금속의 실리사이드와 백금으로 이루어지는 군에서 선택된 재료의 제2막과를 포함하는 2층막으로 이루어지고, 상기 제1게이트 전극의 전하 유지 특성을 치밀한 절연막이 없는 상기 제1게이트 전극의 전하 유지 특성과 비교하여 향상시키도록 적어도 상기 제1게이트 전극의 대향 주변측은 열산화막인 치밀한 실리콘 산화 절연막으로 피복되고, 상기 제1게이트 전극의 대향 주변측에 각각의 상기 치밀한 절연막은 각각의 측벽 절연막(14A)로 피복되고, 상기 반도체 영역중의 하나는 상기데이타선에 접속되고, 상기 제2게이트 전극은 상기 워드선과 일체로 형성되는 제2MISFET(QM)을 포함하고, 상기 제1 및 제2MISFET의 상기 반도체 영역은 각각 제1반도체 영역과 제2반도체 영역을 각각 포함하고, 상기 제2MISFET의 각각의 반도체 영역의 상기 제2반도체 영역은 상기 제1반도체 영역과 상기 게이트 전극 아래의 채널영역과의 사이에 형성되고, 상기 제1MISFET의 상기 제2반도체 영역은 상기 제1MISFET의 상기 제1반도체 영역과 상기 게이트 전극 아래의 채널 영역과의 사이에 형성되며, 상기 제2반도체 영역은 상기 제1반도체 영역보다 낮은 불순물 농도를 갖고, 상기 제1 및 제2MISFET의 상기 제1 및 제2반도체 영역은 전부 동일 도전형이고, 상기 제2MISFET의 상기 제2반도체 영역은 상기 제1 및 제2게이트 전극과 얼라인먼트하여 형성되고, 상기 제1MISFET의 상기 제2반도체 영역은 상기 제1MISFET의 게이트 전극과 얼라인먼트하여 형성되고, 상기 제1MISFET의 상기 제1반도체 영역은 상기 제1MISFET의 상기 게이트 전극의 측면에 형성된 측벽 절연막(14B)와 얼라인먼트하여 형성되며, 상기 제2MISFET의 상기 제1반도체 영역은 상기 치밀한 절연막을 피복하는 측벽 절연막과 얼라인먼트하여 형성되는 반도체 장치.
  30. 특허청구의 범위 제29항에 있어서, 열산화에 의해 형성된 상기 실리콘 산화막은 각각 300Å~500Å의 두께를 갖는 반도체 장치.
  31. 특허청구의 범위 제29항에 있어서, 상기 측벽 절연막은 CVD법에 의해 형성된 실리콘 산화막인 반도체 장치.
  32. 특허청구의 범위 제29항에 있어서, 상기 치밀한 절연막을 피복하는 상기 측벽 절연막은 상기 제2MISFET의 상기 제1 및 제2게이트 전극의 대향 주변측에 형성되는 반도체 장치.
  33. 특허청구의 범위 제29항에 있어서, 상기 제1MISFET의 상기 제1반도체 영역의 불순물 농도는 상기 제2MISFET의 상기 제1반도체 영역의 불순물 농도와 동일한 반도체 장치.
  34. 특허청구의 범위 제33항에 있어서, 상기 제1 및 제2MISFET의 상기 제2반도체 영역은 각각 인과 비소가 도우프되는 반도체 장치.
  35. 특허청구의 범위 제29항에 있어서, 상기 제1 및 제2MISFET의 상기 제2반도체 영역은 각각 상기 제1 및 제2MISFET의 상기 제1반도체 영역보다 얕은 반도체 장치.
  36. 특허청구의 범위 제29항에 있어서, 또 상기 게이트 전극과 소오스 또는 드레인 영역으로서의 반도체 영역을 각각 갖는 P채널 MISFET를 포함하고, 상기 제1 및 제2MISFET는 N채널 MISFET인 반도체 장치.
  37. 특허청구의 범위 제32항에 있어서, 상기 치밀한 절연막은 상기 제2MISFET의 상기 제1 및 제2게이트 전극 양쪽의 대향 주변측을 피복하는 반도체 장치.
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