JPS6147671A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置に係り、特に。

不揮発性記憶装置を備えた半導体集積回路装置に適用し
て有効な技術に関するものである。

［背景技術］ 紫外線消去型の不揮発性半導体記憶装置であるＦＡＭＯ
８は、フローティングゲート電極とコントロールゲート
電極とで構成される導電層を有する電界効果トランジス
タをメモリセルとし、でいる。

メモリセルにおける”　１　”、″０″の情報は、フロ
ーティングゲート電極にホットキャリアを注入し、電界
効果トランジスタ、のしきい値電圧を変化させることに
より形成される。

ところが、ホラ１ヘキヤリアによりフローティングゲー
ト電極に、蓄積された電荷が、半導体基板或いはコント
ロー、ルゲート電極側にリークし、てしまい、誤情報を
得る可能性がある。

そこで、導電層を熱酸化技術による酸化シリコン膜で覆
うことが考えられる。熱酸化技術による酸化シリコン膜
は、化学的気相析出（以下、ＣｖＤという）技術による
酸化シリコン膜に比べて、ち密であるので電荷の保持特
性が優れており、かつ、簡単に形成することができる。

一方、ＦＡＭＯ３の情報の書き込みは、前述したように
、ホットキャリアを発生させ、ブローティングゲート電
極に注入することでなされる。、−のために、電界効果
トランジスタは、書き込み効率を向上するように、ホッ
トキャリアを発生させ易すい構造になっている。

し、かし、なから、情報の読み出しに際し、ホラ１−キ
ャリアが発生し、徐々にフローティンググー１〜電極に
注入され、情報の誤書き込みが生じる。。

そこで、ソース領域又はドレイン領域とチャネルが形成
される領域との間に、ソース領域又はトレイン領域と電
気的に接続し、かつ、それらよりも低い不純物濃度を有
する半導体領域を設けた電界効果１−ランジスタでメモ
リセルを構成することが考えられる。

このメモリセルは、以下の製造工程によって形成される
。

フローティングゲート電極とコントロールゲート電極と
で構成される導電層を形成する。この後。

導電層の両側部の半導体基板主面部に、前記半導体領域
を形成する。

そし、て、前記導電層の両側部に例えばＣＶＤ技術によ
る酸化シリコン膜で不純物導入用マスクを形成する。こ
の後、該マスクを用いて、半導体基板主面部に、ソース
領域又はドレイン領域を形成する。

しかしながら、かかる技術における検討の結果、情報と
なる電荷の保持特性を向上するため、前記マスクを通し
て導電層を覆うち密な酸化シリコン膜を形成すると、熱
酸化時間が長くなるので、以下のような問題点が生じる
ことを１本発明者は見い出した。

すなわち、コントロールゲート電極及び一体化して形成
されたワード線及び周辺素子のゲート電極の上部が酸化
されて断面積が縮小し、抵抗値が増大するので、情報の
読み出し動作に時間がかかり、ＦＡＭＯ８及び周辺素子
の動作速度の高速化ができない。

特に、コン１〜ロールゲート電極とワード線及び周辺素
子のゲート電極とを、多結晶シリコン膜に比べて抵抗値
の小さな高融点金Ｒｃ＠、シリサイド膜等で形成した場
合、前記問題点が顕著になる。

更にはゲート電極の加工時に５制御性及び除去される部
分のゲート電極材料が残存するのを防ぐために、ゲート
絶縁膜を部分的に除去するので、この部分の絶縁膜が薄
くなってしまう。このため、ゲート電極端部番−おける
耐圧が低下する。

なお＋　ＦＡＭＯ８において、情報となる電荷の保持特
性を向上させる手段として、特願昭５９−３２３５５号
（出願日５９年２月２４日）がある。

［発明の目的］ 本発明の目的は、Ｆ’ＡＭＯ８において、メモリセルの
情報となる電荷の保持特性を向上し７、かつ、その動作
速度の高速化を図ることが可能な技術手段を提供するこ
とにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

［発明の概要］ 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、導電層を信うように電荷の保持特性を向上す
るち密な酸化シリコン膜を形成し・た後に、ソース領域
又はドレイン領域を形成するための不純物導入用マスク
を形成することによって、熱酸化時間が短くてすむので
、導電層の一部が酸化されることを低減することができ
る。

これにより、メモリセルの情報となる電荷の保持特性を
向上し、かつ、ＦＡＭＯ８の動作速度の高速化を図るこ
とができる。

以下、本発明功構成について、−実施例とともに説明す
る。

［実施例］ 第１図は、本発明の一実施例を説明するためのＦＡＭＯ
８の要部断面図である。

なお、実施例の全回において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。

第１図において、左側には、ＦＡＭＯ８のメモリセルア
レイを構成する電界効果１−ランジスタ（メモリセル）
を示し、てあり、右側には、ＦＡＭＯ８の周辺回路を構
成するＭＩＳＦＥＴが示しである。

１は単結晶シリコンからなるｐ−型の半導体基板であり
、Ｆ　Ａ、　Ｍ　ＯＳを構成するためのものである。

２はフィールド絶縁膜であり、主とし２で半導体素子が
形成される領域間の半導体基板１宇面上部に設けられて
いる。フィールド絶Ｒ膜２は、！１′−導体素子間を電
気的に分離するためのものである。

３はｐ型のチャネルストッパ領域であり、フィールド絶
縁膜２下部の半導体基板１主面部に設けられている。こ
のチャネルストッパ領域３け、半導体素子間をより電気
的に分離するためのものである。

４は絶縁膜であり、メモリセルアレイの電界効果トラン
ジスタ形成領域の半導体基板１主面−Ｌ部に設けられて
いる。この絶縁膜４は、電界効果トランジスタの第１ゲ
ート絶縁膜を構成するためのものである。

５は導電層であり、絶縁膜４の所定上部に設けられてい
る。この導電層５は、メモリセルのフローティングゲー
ト電極を構成するためのものである。導電層５は、例え
ば、多結晶シリコン膜で形成し、製造工程における第１
層目の導電層形成工程により形成する。

６は絶縁膜であり、フローティングゲート電極となる導
電層５上部に設けられている。この絶縁膜６は、電界効
果トランジスタの第２ゲート絶縁膜を構成するためのも
のである。

７は絶縁膜で、あり、周辺回路を構成するＭＩＳＦＥＴ
形成領域の半導体基板１主面上部に設けられている。こ
の絶縁膜７は、ＭＩＳＦＥＴのゲート絶縁膜を構成する
ためものである。

８Ａは導電層であり、絶縁膜６を介して導電層５上部等
に設けられている。この導電層８Ａは、電界効果トラン
ジスタ形成領域（導電層５上部）ではそのコントロール
ケート電極として使用され、それ以外の部分ではワード
線として使用さ右、る。

８Ｂは導電層であり、絶縁膜７の所定」二部に設けられ
ている。導電Ｍ！１８Ｂは、Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔの
ゲート電極を構成するためのものである。

導電層８Ａ及び導電層８Ｂは、例えば、多結晶シリコン
膜、シリサイド膜（ＭｏＳｉ２．ＴａＳｉ２゜ＴｉＳｉ
２．ＷＳｉ２）　、多結晶シリコン膜」；部に高融点金
＠　（Ｍｏ、Ｔａ、Ｔｉ、Ｗ）膜を設けた積層膜又は多
結晶シリコン膜上部にシリサイド膜を設けた積層膜で形
成する。これは、製造工程における第２層目の導電層形
成工程により形成する。

なお、導電層８Ｂ、すなわち、周辺回路を構成するＭＩ
ＳＦＥＴのゲート電極は、第１層目の導電層形成工程に
より形成し、でもよい。

９Ａは絶縁膜であり、導電層５．８Ａを覆うように設け
られている。この絶縁膜９Ａは、熱酸化技術によるち密
な酸化シリコン膜であり、ホラＩ・キャリアにより導電
層５に蓄積された情報となる電荷の保持特性を向上する
ためのものである。

９Ｂは絶縁膜であり、導電層８Ｂを覆うように設けられ
ている。

１０Ａ、ＩＯＢはｎ型の半導体領域であり、導電層５．
８Ａの両側部又は導電層８Ｂの両側部であって、後述す
るソース領域又はドレイン領域とチャネルが形成される
領域との間の半導体基板１主面部に設けられている。こ
の半導体領域１０Ａ、１０Ｂは、読み出し動作において
、ホットキャリアの発生を抑制し、誤書込みを防止する
ためのものである。

１１は不純物導入用マスクであり、絶縁膜９Ａ又は９Ｂ
を介して、導電層５．８Ａの両側部又は導電層８Ｂの両
側部に設けられている。このマスク１１は、電界、効果
トランジスタ又はＭＩＳＦＥＴのソース領域又ｔｒドレ
イン領域を形成するためのものである。なお、マスク１
１は、途中の製造工程で除去し１、ＦＡＭＯ８の完成時
に存在し、なくともよい。

１２Ａ、１２Ｂはｎ＋型の半導体領域であり、マスク１
１の両側部の半導体基板１主面部に設番すられている。

この半導体領域１２Ａ、１２Ｂは、実質的なソース領域
、実質的なドレイン領域又はメモリセルアレイにおける
グランド線（図示されていない）として使用されるもの
で、主として、電界効果トランジスタ又はＭＩＳＦＥＴ
を構成するだめのものである。実質的なソース領域又は
ドレイン領域となる半導体領域１２Ａ、１２Ｂは。

半導体領域１０Ａ、ＩＯＢと電気的に接続し、かつ、高
い不純物濃度を有している。

ＦＡＭＯ８のメモリセルアレイを構成する電界効果トラ
ンジスタは、主として、半導体基板ｌ、絶縁膜４、導電
層５、絶縁膜６、導電層８Ａ及び一対の半導体領域１０
Ａ、１２Ａによって構成されている。

ＦＡＭＯ８（ｉ’１周辺回路を構成するＭ　Ｔ　Ｓ　Ｆ
　Ｅ　７Ｆは、主として、半導体基板ｌ、絶縁膜７、導
電層８Ｂ及び一対の半導体領域１０Ｂ、１２Ｂによって
構成されている。

１３は絶縁膜であり、電界効果トランジスタ。

ＭＩＳＦＥＴ等の半導体素子を覆うように設けられてい
る。絶縁膜１３は、主として、導電層８Ａ、８Ｂとその
上部に設けられる導電層との電気的な分離をするためψ
ものである。

１４Ａ、１４Ｂは接続孔であり、−所定の半導体領域１
２Ａ又は１２Ｂ上部の絶縁膜６又は７と絶縁膜１３とを
除去して設けられている。この接続孔１４Ａ、１４Ｂは
、半導体領域１２Ａ、１２Ｂと絶縁膜１３上部に設けら
れる導電層との電気的な接続をするためのものである。

１５Ａ、１５Ｂは導電層であり、接続孔１４Ａ、１４Ｂ
を通し、て所定の半導体領域１２Ａ、１２Ｂと電気的に
接続し、絶縁膜１３上部に設けられている。導電層１５
Ａは、導電層８Ａと交差する方向に延在して設４すられ
ており、データ線として使用される。導電層１５Ｂは、
例えば、ＭＩＳＦＥＴ間を電気的に接続する配線として
使用される。

次に、本実施例のｉ体的な製造方法について説明する。

第２図乃至第５図は、本発明の一実施例の製造方法を説
明するための各製造工程におけるＦＡＭＯ８の要部断面
図である。

まず、昨結晶シリコンからなるＰ−型の半導体基板１を
用意する。

この後、半導体素子間となる半導体基板１主面上部に、
フィールド絶縁膜２を形成し、略同一工程でフィールド
絶縁膜２下部の半導体基板ｌの主面部に、ｐ型のチャネ
ルストッパ領域３を形成する。

そし、て、第２図に示すように、主として、電界効果ト
ランジスタのゲート絶縁膜となるように、半導体基板ｌ
主面上部に絶縁膜４を形成する１１．この絶縁膜４は、
例えば、熱酸化技術による酸化シリコン膜で形成する。

第２図に示す絶縁膜４を形成する工程の後に。

フローティングゲート電極を形成するために、メモリセ
ルアレイにおける絶縁膜４上部に所定の形状でパターン
ニングが施された製造工程シこおける第１Ｗ１目の導電
層を形成する。この第１ｊｉｉｌ目の導電層は、ＣＶＤ
技術による多結晶シリコン膜に、リン等を導入したもの
で形成する。

そして、第１層目の導電層を覆うように絶縁膜６を形成
する。

この後１周辺回路のＭＩＳＦＥＴ形成領域の半導体基板
１主面上部の絶縁膜４を除去し、新たに、ＭＩＳＦＥＴ
のゲート絶縁膜となる絶縁膜７を形成する。あるいは絶
縁膜６の形成と同時に形成してもよい。または絶縁膜４
を用いてもよい。絶縁膜７は、熱酸化技術による酸化シ
リコン膜で形成する。

そして、コントロールゲート電極、ワード線及びゲート
電極を形成するために、絶縁膜６．７上部に第２層目の
導電層を形成する。、二の導電層は、例えば、ＣＶＤ技
術による多結晶シリコン膜に、リン等を導入し１、たも
のの上部に、スパッタ技術によるシリサイド膜を積層し
た積層膜を用いて形成する。

この後、メモリセルアレイにおいて、第２層目の導電層
、絶縁膜６及び第１層目の導電層を所定の形状にパター
ンニングし、コントロールゲート電極及びワード線とな
る導電層８Ａ及びフローティングケート電極となる導電
層５を形成する。さらシこ１周辺回路において、第２層
目の導電層を所定の形状にパターンニングし１．第３図
に示すように、ゲート電極となる導電層８Ｂを形成する
。

第３図に示す導電層８Ｂを形成するコニ程の後に。

導電層５．８Ａの両側部及び導電ｍ８Ｂの両側部の半導
体基板１主面部に、ｎ−型の半導体領域ｌＯＡ、ＩＯＢ
を形成する。このｎ−型の半導体領域１０Ａ、ＩＯＢは
１例えば、イオン注入技術を用い、絶縁膜４又は７を通
し、てｌ〕型の不純物を半導体基板１主面部に導入して
形成すればよい。

なお、ｎ″型の半導体領域１０Ａの不純物濃度はＩＯＢ
と異なってもよい。この場合マスクを用いて別々に導入
して形成すればよい゛。

そし、て、第４図に示すように、ホットキ、ヤリアによ
り導電層５に蓄積される電荷の保持特性を向上するため
に、導電層５．８Ａを覆う絶縁膜９Δを形成する。なお
、絶ＲＪｌｌＡを形成する工程と同一工程で、導電層８
Ｂを覆う絶縁膜９Ｂが形成される。なお、絶縁膜９Ａ、
９Ｂを形成した後。

ｎ−型の半導体領域１０Ａ、ＩＯＢを形成してもよい。

絶縁膜９Ａは、熱酸化技術による酸化シリコン膜で形成
し、例えば、絶縁膜４を３００〜５００［オングストロ
ーム（以下、Ａという）］程度で形成するＦＡＭＯ８で
は、その膜厚を３００〜５００［Ａ］程度で形成すれば
よい。また、この絶縁膜９Ａ及び９Ｂｉ；！、ＦＡＭＯ
８及び周辺回路（７）ＭＩＳＦＥＴのゲート電極加工時
に薄くなった絶縁膜４及び７を厚くすることができる。

この絶縁膜９Ａ乃至９Ｂを形成する熱酸化時間は、後述
する不純物導入用マスクを通して酸化する場合に比べて
、極めて短い時間で形成することができる。そして、絶
縁膜９Ａは、少なくとも導電層５を覆うように形成すれ
ばよい。なお、シリサイド膜、高融点金属膜等で導電層
８Ａ、８Ｂを形成したものについての熱酸化技術に関す
る詳細は１例えば、「第４４回応用物理学会学術講演会
」１９８３年秋季ｐ４１０（２５ａ　−Ｎ−１０）に記
載されている。

第４図に示す絶縁膜９Ａ、９Ｂを形成する工程の後に、
絶縁膜９Ａ又は９Ｂを介した導電層５．８Ａの両側部又
は導電層８Ｂの両側部に不純物導入用マスク１１を形成
する。このマスク１１は。

例えば、ＣＶＤ技術によるステップカバレッジの良好な
酸化シリコン膜を３０００〜４０００［Ａ］程度の膜厚
で形成し、異方性エツチング技術により一定の膜厚をエ
ツチングすることにより形成すればよい。また、マスク
１１として、ＣＶＤ技術による多結晶シリコン膜を用い
てもよい。

マスク１１を通して、導電層５．８Ａを覆−）電荷の保
持特性を向上するための酸化シリコン膜を形成するには
、長い熱酸化時間を必要としてし・すう。しかしながら
、本実施例は、マスク１１を形成する工程前に、前記酸
化シリコン膜（絶縁膜９）を形成し・ているので、その
ための熱酸化時間が極めて短くてすむ。

そし、て、マスク１１を用いて、絶縁膜４．７を通した
半導体基板１主面部にｎ型の不純物を導入し、第５図に
示すように、ｎ＋型の半導体領域１２Ａ、１２Ｂを形成
する。

第５図に示す半導体領域１２Ａ、１２Ｂを形成する工程
の後に、絶縁膜１３、接続孔１４Ａ、１４Ｂを形成する
。

そして、前記第１図に示すように、導電層１５Ａ、１５
Ｂを形成する工程を施すことにより、本実施例のＦＡＭ
Ｏ８は完成する。なお、この後に、保護膜等の処理工程
を施してもよい。

第６図は、本発明の一実施例を説明するための熱酸化時
間と電荷の保持特性との関係を示す図、第７図は、本発
明の一実施例を説明するための熱酸化時間と導電層８Ａ
（コントロールゲート電極、ワード線）乃至８Ｂの抵抗
値との関係を示す図である。

第６図及び第・７図において、ｔｌは絶縁膜９Ａを形成
するのに要する熱酸化時間、ｔ２はマスク１１を通して
導電層５を覆うち密な酸化シリコン膜を形成するのに要
する熱酸化時間を示す。

ｙは熱酸化時間ｔ１．ｔ２における導電層５に蓄積され
た電荷の保持年数を示す。

Ｒ１は熱酸化時間ｔ１における導電層８Ａ乃至８Ｂの抵
抗値［Ω／口］、Ｒ２は熱酸化時間１２における導電層
８Ａ乃至８Ｂの抵抗値［Ω／ロコを示す。

第６図から明らかなように、所定の電荷の保持年数を極
めて短い熱酸化時間ｔ１で得ることができる。

また、第７図から明らかなように、極めて短い熱酸化時
間１１の方が導電層８Ａ乃至８１３の抵抗値を増加させ
ないことができる。

［効果］ 以上説明し・たように１本願において開示された新規な
技術手段によれば５以下に述べるような効果を得ること
ができる。

（１）少なくともフローティンフケ−１−電極を覆うよ
うに、電荷の保持特性を向上する酸化シリコン膜を形成
した後に、実質的なソース領域又は１−レイン領域を形
成するための不純物導入用マスクを形成したので、前記
酸化シリコン膜を形成する熱酸化時間を短くすることが
できる。

（２）前記（１）により、コントロールゲート電極、ワ
ード線及び周辺素子のゲート電極の抵抗値の増加を低減
することができるので、情報の読み出し・動作速度を向
上することができる。□（３）前記（１）及び（２）に
より、メモリセルの情報となる電荷の保持特性を向上し
７、かつ、ＦＡＭＯ８の動作速度の高速化を図ることが
できる。

（４）前記（１）により、ソース領域又はドレイン領域
のゲート電極下部への回り込みを低減することができる
ので、短チヤネル化ができる。

（５）・前記（４）により、電界効果トランジスタ、Ｍ
ＩＳＦＥＴ等の半導体素子サイズを小さくすることがで
きるので、ＦＡＭＯ３の高集積化を図ることができる。

（６）前記電荷功保持特性を向」ニする酸化シリコン膜
の形成と同時にゲート電極加工時に薄くなった絶縁膜を
厚くすることができるので、ゲート電極端部における耐
圧を向上せしめることができる。

以上、本発明者によってなされた発明を、前記実施例に
もとすき具体的に説明したが、本発明は。

前記実施例に限定されるものではなく、その要旨を逸脱
しない範囲において１種々変形し、得ることは勿論であ
る。

ＦＡＭＯ８に限らす、ゲート電極に２層以にの導電層か
らなる積層構造を有するＭ　Ｉ　Ｓ　Ｆ　Ｅ　’ｒを備
えた半導体装置に本発明は広く適用可能である。

【図面の簡単な説明】

第１図は１本発明の一実施例を説明するためのＦＡＭＯ
８の要部断面図、 第２図乃至第５図は、本発明の一実施例の製造方法を説
明するための各製造工程におけるＦＡＭ○Ｓの要部断面
図、 第６図は、本発明の一実施例を説明するための熱酸化時
間と電荷の保持特性との関係を示す図、第７図は、本発
明の一実施例を説明するための熱酸化時間と導電層の抵
抗値との関係を示す図である。 図中、１・・・半導体基板、２・・・フィール１く絶縁
膜２３・・・チャネルストッパ領域、４．６．７．９Ａ
、９Ｂ、１３・・・絶縁膜、５．８Ａ、８Ｂ、１５Ａ、
１５Ｂ・・・導電層、ＩＯＡ、ＩＯＢ、１２Ａ、１２Ｂ
・・・半導体領域、１１・・・不純物導入用マスク、１
４Ａ、１４Ｂ・・・接続孔である。

Claims (1)

1. 【特許請求の範囲】 １、導電層を有する電界効果トランジスタを備えた半導
   体集積回路装置の製造方法であって、第１導電型の半導
   体基板上部に、第１絶縁膜を介して導電層を形成する工
   程と、該導電層の両側部の半導体基板主面部に、第２導
   電型の第１半導体領域を形成する工程と、前記導電層を
   覆う第２絶縁膜を形成する工程と、該第２絶縁膜を介し
   て前記導電層の両側部に、不純物導入用マスクを形成す
   る工程と、該マスクを用いて半導体基板主面部に、第１
   半導体領域と電気的に接続し、かつ、第１半導体領域よ
   りも高い不純物濃度を有する第２導電型の第２半導体領
   域を形成する工程とを備えたことを特徴とする半導体集
   積回路装置の製造方法。 ２、前記第１半導体領域を形成する工程は、第２絶縁膜
   を形成する工程の後に施されてなることを特徴とする特
   許請求の範囲第１項記載の半導体集積回路装置の製造方
   法。 ３、前記導電層はフローティングゲート電極とコントロ
   ールゲート電極とで構成されていることを特徴とする特
   許請求の範囲第１項又は第２項記載の半導体集積回路装
   置の製造方法。 ４、前記第２絶縁膜を形成する工程は、熱酸化技術によ
   る酸化シリコン膜を形成する工程であることを特徴とす
   る特許請求の範囲第１項乃至第３項に記載のそれぞれの
   半導体集積回路装置の製造方法。 ５、前記導電層を構成するコントロールゲート電極は、
   多結晶シリコン膜、高融点金属膜、高融点金属とシリコ
   ンとの化合物であるシリサイド膜、多結晶シリコン膜上
   部に高融点金属膜を設けた積層膜又は多結晶シリコン膜
   上部にシリサイド膜を設けた積層膜で形成されてなるこ
   とを特徴とする特許請求の範囲第１項乃至第４項に記載
   のそれぞれの半導体集積回路装置の製造方法。