JPS60170251A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体装置の製造方法に関し、特に表面にウェ
ルを有した相補型半導体装置の製造方法に係わる。
〔発明の技術的背景とその問題点〕
周知の如く、相補型半導体装置師夕げ相補形（Ｃ）ｉ、
（Ｏ８）ランリスタの微細化においては、ウェル分離の
技術的確立が重要である。この理由ｌｄ、ｃｕｏｓ　）
ランリスタの有する幾つかの欠点がほとんどこのウェル
の分離に関連するからである。例えば、スケーリングに
伴なう２層−Ｐウェル（又ｉＮ＋層−Ｎウェル）耐圧、
サイリスタ効果によるラッチアップ耐圧、ウェル分離に
伴なうチップ面積の増大等の困難な問題が生ずる。
従来、相補型（ｃ）　ｖ　ＯＳ　）ランリスタは、第１
図に示すように製造されている。まず、Ｐ型の半導体基
板Ｉ上にＰウェル２、Ｎウェル３を常法により形成した
後、これらウェル２，３に航記基板１に達するような溝
４を形成する。つづいて、表面酸化を行ない、全面に多
結晶シリコン層を堆積した後、この多結晶シリコン層を
全面エツチングして溝４内のみに多結晶シリコン層を残
存させる。次いで、溝４内の多結晶シリコン層を酸化し
て絶縁酸化膜５を形成する。以下、常法により、Ｐウェ
ル２、Ｎウェル３上にゲート電極６，７をゲート絶縁膜
８，９を介して形成し゛た後、ゲート電極６，７をマス
クとしてＰウェル２、Ｎウェル３に夫々Ｎ型のソース、
ドレイン領域ｚＯ，ｚｚ、Ｐ＋型のソース、ドレイン領
域１２．１３を形成する。この後、全面に層間絶縁膜１
４を形成し、コンタクトネール１５・・・全形成する。
この後、Ｐウェル２、Ｎウェル３の夫々のソース領域１
０．１２に対応する部分にコンタクトホール１５．１５
を介してＶ８Ｓ端子（電源線）に接続した取出し配線１
６、ｖＣＣ端子（電源線）に接続した取出し配線１７を
形成すると同時に、前記ドレイン領域１１゜１３間を接
続した取出し配線１８を形成して０ＭＯ３）ランリスタ
を製造する。
このようにして製造されたｃ　ｖ；、ＯＳ　）ランリス
タによれば、溝４内に絶縁酸化膜５を閥め込んでＰウェ
ル２とＮウェル３を分離するため、Ｐ＋型のドレイン領
域１３−Ｐウェル２（又はＮ＋型のドレイン領域１１−
Ｎウェル３）耐圧（は縦方向の間隔で決まるようになり
大幅に改善される。捷た、サイリスタ効果も横方向のＰ
ＮＰＮが絶縁酸化膜５で分断されるのでラッチアップ耐
圧も大幅に改善される。ただし、基板１とウェル２，３
のｔｆｆｆバイアスが十分とれていることがラッチアッ
プ回避の必須要件であることは勿論のことである。従っ
て、第１図のトランジスタでは、基板Ｉとウェル２，３
の電位バイアスは、適度な密度で上面からコンタクトホ
ール１５・・・を介して′ｉｔ源線からレイアウト的に
バイアスする方法が必要となる。しかしながら、従来技
術によれば、例えばメモリデバイスの記憶セル配列の中
の様に非常な高密度でレイアウトされねばならぬ部分に
、前述の如き上面からコンタクトホール１５・・・を介
してバイアスを行なうことは、微細化が進めば進むほど
大きな負担となり、ラッチアップ耐量の向上とコスト低
減とは今後ますます両立しなくなる。
また、従来、第２図に示す如く、Ｐウェル２のＮ＋型の
ドレイン領域１１とＮウェル３のＰ＋型のドレイン領域
１３を絶縁酸化膜５に接した形成した構造のＣＩＪＯ８
）ランリスタが知られている。かかる構造のトランジス
タによれば、ドレイン領域１１．１３を絶縁酸化膜５に
接して形成するため、ウェル２，３境界部の占有面積全
減少できるとともに、ドレイン領域１ノ。
１３の１１１面につく容量を軽減できる等の効果を有す
る。しかしながら、第２図のトランジスタによれば、溝
４内の絶縁酸化膜５とドレイン領域１１（又は１３）の
接触面にリーク電流が流れるという問題があった。これ
は、低／ｌｉｉ費電力性能が重要な特性であるＣＩＪＯ
８）ランリスタにおいては、致命的な欠点である。
〔発明の目的〕
本発明は上記事情に鑑みてなされたもので、チップエリ
アを減少して素子の微細化をなし得るとともに、ラッチ
アップ耐量を向上する等の効果を有した半導体装置の製
造方法を提供することを目的とするものである。
〔発明の概要〕
本発明は、ウェルを有した半導体基板に少なくとも１つ
の溝を形成した後、この溝に絶縁膜全弁して適宜低抵抗
の導電体を埋め込むとともに、この導電体に基板もしく
はウェルへのバイアス電位を与えることによって、発生
したニレクロンないしホール全速・やかに基板（もしく
はウェル）から′醒源ｉγ逃がし、前述した目的を達成
すること全骨子とするものである。
〔発明の実施例〕
以下、本発明をＣＩＪＯ８）ランリスタに適用した場合
について、第３図（ａ）〜（ｆ）及び第４図を参照して
説明する。
〔１〕まず、例えばＰ型のシリコン基板２１表面に部分
的にＰウェル２２、Ｎウェル２３を夫々形成した。つづ
いて、これらウェル２２　、２．９の境界部分に基板２
１の表面に達する溝２４゜■ ２５を形成した。次いで、酸化処理を施して酸化膜２６
を形成した後、この酸化膜２６の所定位置にフォトレジ
スト膜２７．全形成した。（第３図（ａ）図示）。しか
る後、反応性イオンエツチング（Ｒｅａｃｔｌｖｅ　Ｉ
ｏｎ　ｇｔｃｈｘｎｇ　ｌ　ＲＩ　Ｅ　）により、酸化
膜２６を＃ｌＩ２４内壁の酸化膜２６、溝２５内壁の酸
化膜２６及び底部の酸化膜２６を除いて選択的にエツチ
ング除去した。更に、前記フォトレジスト膜２７．を除
去した後、再度フォトレジスト膜２７２を適宜形成した
（第３図（ｂ）図示）。ひきつづき、このフォトレジス
ト膜２７、をマスクとして前記酸化膜２６を選択的に除
去した。この結果、−万の溝２４には内壁のＰウェル２
２側の上部を除いて酸化膜２６′が残存し、他方の溝２
５には内壁のＮウェル２３側の上部及び底部に酸化膜２
６′が残存した。この稜、フォトレジスト膜２７．を除
去した（第３図（Ｃ）図示）。
〔１〕次に、全面に高融点金属例えばモリブデン（ｌＪ
ｏ）　を埋め込み、Ｍｏ層２８を形成した（第３図（ｄ
）図示）。なお、１．（ｏｌ＠２８と基板２１とはオー
ミック接触となる。つづいて、このＭ。
１＠２８をＲＸＥによりエツチング除去し、前記溝２４
．２５内に夫々ＶＩ９８端子、Ｖｃｃ端子（電源線）と
なるＭｏｌ脅２８．２８を酸化膜２６′ヲＶｓｓ端子、
Ｖｃｃ端子は基板２１、Ｎウェル２３のバイアスに用い
た。
次いで、Ｐウェル２２、Ｎウェル２３上に夫々ゲート電
極２９　、．９０をゲート絶縁膜３１゜３２を介して形
成した。しかる後、一方のゲート電＊２９をマスクとし
てＰウェル２２表面に前述した一方の溝２４内のＭｏｌ
＠２１１と接続するＮ＋型のソース領域３３、及びＮ＋
型のドレイン領域３４を夫々形成した後、他方のゲート
電極３０′ＪｋマスクとしてＮウェル２３表面に他方の
溝２５内のＭｏ層と接続するＰ＋型のソース領域３５、
及びＰ＋型のドレイン領域３６を形成した。ひきつづき
、全面に層間絶縁膜３７を形成した後、Ｐウェル２２、
Ｎウェル２３のドレイン領域３４．３６の夫々の一部に
対応する部分の層間絶縁膜３７を除去し、コンタクトホ
ール３Ｂ　、３９を形成した。この後、これらコンタク
トホール３１１．３９に取出し配ｍ４０゜４１を形成し
、ＮＭＯ８）ランリスタＴＮ　、　ＰＭＯＳトランジス
タＴＰからなるＣＭＯＢ　）ランリスタを製造°した（
第３図（ｆ）及び第４図図示）。ここで、第３図（ｆ）
は第４図のＸ−Ｘ線に沿う断面図である。
しかして、本発明によれば、Ｐウェル２３、Ｎウェル２
４の境界部分に半導体基板２１に達する溝２４．２５ｆ
形成し、これら溝２４゜２５内にＶＯ層２８．２８を酸
化膜２６′を介して電源線であるＶＳＳ端子、　Ｖｃｃ
端子に接続するように埋め込んで基板２１、Ｎウェル２
３のバイアスに用いるため、従来のように基板、ウエル
ノバイアスの為のコンタクトホールが不要となり、チッ
プエリアを大幅に減少でき、素子の微細化をなし得る。
このことは、轡にメモリ等の高密度デバイスにおいて有
効である。
また、同様の理由から発生したエレクトロンないしホー
ルを基板２１、Ｎウェル２３から電源線へ速やかに逃が
してラッチアップ耐量を向上できる。ここで、　ＣＩＪ
Ｏ８）ランリスタの等価回路図は第５図のようになる。
同図によれば、Ｎ型のシリコン基板４２表面のＰウェル
４３の底面から該Ｐウェル４３表面のＰ型の拡散層４４
までの距離をｄｌ、Ｐウェル４３のエツジからＰ型の拡
散Ｊ１ｉ４５までの距離をｄ２、Ｎ型０′υ″７基板″
′抵メ抗を１“°・２つ”１４３の抵抗ｔ−Ｒｗｅｌｌ
とした場合、ラッチアップ現象はｄＩ　、ｄ、が大、Ｒ
ｓｕｂ　＊　Ｒｗｅｌｌが小程おこりにくい。しかるに
、本発明を用いることにより、常にＲｓｕｂ　＝　Ｒｗ
ｅｌｌ　’：：　Ｏが実現できる。
なお、上記実施列では、二つの溝内に低抵抗の導電体と
してのＭｏ層を残存する酸化膜を介して埋め込む場合に
ついて述べたが、これに限らない。例えば、上記導電体
としてＭｏ層の代りに基板と同導電型の不純物を十分ド
ープした多結晶シリコン層を用いてもよい。
また、第６図に示す如く高融点金属層４６を溝４７の内
壁に酸化膜４８を介して設けた後、蒋４７内に不純物ド
ープ多結晶シリコン層４９（あるいは８１０２などの酸
化膜）を埋め込んでもよい。
上記実施列では、ウェルの境界部分にＶｃｃ端子、ＶＳ
８端子用の二つの溝を設けた場合について述べたが、こ
れに限らない。例えば、第７図のように基板２１バイア
ス用の溝５０だけを設けた構造のものでもよい。−捷た
、第８図に示す如く、浅い溝５１，５２をＰウェル２２
、Ｎウェルｚｓに夫々ｉＧけ、Ｐウェル２２、Ｎウェル
２３の双方をバイアスした構造のものでもよい。
更に、二つの溝２４．２５を接近させて両者間に酸化膜
２６が介在するようにした構造のものでもよい。
〔発明の効果〕　゛ 以上詳述した如く本発明によれば、チップエリアを減少
して素子の微細化をなし得るとともに、ラッチアップ耐
量を向上できる等種々の顕著な効果を有する半導体装置
の製造方法を提供できるものである。
【図面の簡単な説明】
第１図及び愚２図はイ疋米のＣＶＯ５トランジスタの断
面図、第３図（ａ）〜（ｆ）　ｒま本発明の一実施１）
ＩＩＫ係ルｃ　Ｉ、ｃ　ｏ　Ｓ　）ランリスタの製造方
法を工第６図は第３図（ｆ）のＣＩＪＯ８）ランリスタ
の溝内部の変形例を説明するための断ｍ１図、第７図〜
第９図は本発明の他の笑施し１１に係るＣ　ｔＪ　ＯＳ
トランジスタの断面図である。 ２１．４５・・・シリコン基板、２２．４３・・・Ｐウ
ェル、２３・・・Ｎウェル、２４，２５，４５゜４８．
５１．５２・・・溝、２６．２６’、４Ｂ・・・酸・・
・ソース領域、３４．３６・・・ドレイン領域、３７・
・・層間絶縁膜、３８．３９・・・コンタクトホール、
４０．４１・・・取出し配線、４　、？　、　４４・・
・拡散ｊ＠、４６・・・高融点金属層、４９・・・不純
物ドープ多結晶シリコン層。 出願人代理人　弁理士　鈴　江　武　身箱１図 第２図

Claims (1)

    【特許請求の範囲】
  1. 表面にウェルを有した半導体基板に少なくとも１つの溝
    を形成する工程と、この溝の内壁を絶縁膜で覆う工程と
    、溝の内壁上部の絶縁膜の一部及び溝の底部の絶縁膜を
    選択的にエツチング除去する工程と、溝の少なくとも内
    壁に前述の残存する絶縁膜を介して低抵抗の導電体を埋
    め込む工程と、この導電体に前記基板もしくはウェルへ
    のバイアス電位を与える工程とを具備することを特徴と
    する半導体装置の製造方法。
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