JPS63116445A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPS63116445A JPS63116445A JP61262394A JP26239486A JPS63116445A JP S63116445 A JPS63116445 A JP S63116445A JP 61262394 A JP61262394 A JP 61262394A JP 26239486 A JP26239486 A JP 26239486A JP S63116445 A JPS63116445 A JP S63116445A
- Authority
- JP
- Japan
- Prior art keywords
- diffusion layer
- conductive film
- impurity diffusion
- film
- semiconductor region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 41
- 238000004519 manufacturing process Methods 0.000 title claims description 5
- 238000009792 diffusion process Methods 0.000 claims abstract description 38
- 239000012535 impurity Substances 0.000 claims abstract description 21
- 238000000034 method Methods 0.000 claims abstract description 9
- 238000001020 plasma etching Methods 0.000 claims abstract description 6
- 230000000295 complement effect Effects 0.000 claims abstract 3
- 239000000758 substrate Substances 0.000 claims description 11
- 238000005468 ion implantation Methods 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 229920005591 polysilicon Polymers 0.000 description 10
- 230000000694 effects Effects 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 239000000969 carrier Substances 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ラッチアップを改善した削補型半導体装置
ｃ以下ＣＭＯ８七いう）及びその製造方法て関するもの
である。
ｃ以下ＣＭＯ８七いう）及びその製造方法て関するもの
である。
０ＭＯ８の微細化、高集積化においてＰチャネルＭＯ日
トランジスタＣ以下ＰＭＯ８という）とＮチャネルＭＯ
ＳトランジスタＣ以下ＮＭＯ８という）との間隔が小さ
くなるとラッチアブ現象が発生するので、ラッチアップ
対策が０ＭＯ８を微細化する場合の大きな課題となって
いる。
トランジスタＣ以下ＰＭＯ８という）とＮチャネルＭＯ
ＳトランジスタＣ以下ＮＭＯ８という）との間隔が小さ
くなるとラッチアブ現象が発生するので、ラッチアップ
対策が０ＭＯ８を微細化する場合の大きな課題となって
いる。
ラッチアップ対策の一例として最近ではＰフェルとＮフ
ェルとの間の分離のために深い溝を堀り、その中を酸化
膜等で充填するトレンチアイソレーションと呼ばれる方
法が考えられてｈる（例えば、Ｋ ｏｈＹａｍａ ａｔ
；ａｌ’８３工Ｋ Ｄ Ｍ ＴｅｃｈｎｉｃａｌＤｉｙ
ｅｓｔ ＰＰ １５１〜１５４参照）。
ェルとの間の分離のために深い溝を堀り、その中を酸化
膜等で充填するトレンチアイソレーションと呼ばれる方
法が考えられてｈる（例えば、Ｋ ｏｈＹａｍａ ａｔ
；ａｌ’８３工Ｋ Ｄ Ｍ ＴｅｃｈｎｉｃａｌＤｉｙ
ｅｓｔ ＰＰ １５１〜１５４参照）。
第４図は、従来用いられてきたトレンチアイソレーショ
／を用いたＣＭＯ８構造の例である。
／を用いたＣＭＯ８構造の例である。
Ｐ型半導体基板Ｉｌｌに接触してＮ型拡散領域Ｃ以下Ｎ
クエルという）１２）と、Ｐ型拡教領域Ｃ以下Ｐクエル
という）（３）が形成され、Ｎフェル１２）の内部に前
記ｐＭｏｓのドレイン（４）、ソース（６）、コンタク
ト用計拡散層ｔｅｌが形成され、Ｐフェル（３１内部に
ＮＭＯ８のドレイ７１６＋、ソース（１１）、コンタク
ト用Ｐ十拡散層α匂が形成されている。またＰＭＯＥＩ
及びＮＭＯ８ポリシリコンのゲート（８）を何し、前記
各トランジスタは厚い分離酸化膜（９）で分離されてい
る。またＮフェル（２）とＰフェル（３）の境界部には
深い溝が堀られ、この中に酸化膜ｕＯ）が埋め込まれて
いる。
クエルという）１２）と、Ｐ型拡教領域Ｃ以下Ｐクエル
という）（３）が形成され、Ｎフェル１２）の内部に前
記ｐＭｏｓのドレイン（４）、ソース（６）、コンタク
ト用計拡散層ｔｅｌが形成され、Ｐフェル（３１内部に
ＮＭＯ８のドレイ７１６＋、ソース（１１）、コンタク
ト用Ｐ十拡散層α匂が形成されている。またＰＭＯＥＩ
及びＮＭＯ８ポリシリコンのゲート（８）を何し、前記
各トランジスタは厚い分離酸化膜（９）で分離されてい
る。またＮフェル（２）とＰフェル（３）の境界部には
深い溝が堀られ、この中に酸化膜ｕＯ）が埋め込まれて
いる。
上記従来の０ＭＯ８で例えばＮＭＯ８のソース（１１）
にＰフェル１３）の電位より高い電圧が印亦されるとソ
ース（川からＰクエル＋ａ＋ Ｋ １１子が注入される
。この電子の一部はＰ型半導体基板ｔｉ＋ １経由して
ドクエルＦｉｌに拡散し、フングタクト用のＮ十拡散層
（７）を通って外部に流れ、ランチアップ電流となる。
にＰフェル１３）の電位より高い電圧が印亦されるとソ
ース（川からＰクエル＋ａ＋ Ｋ １１子が注入される
。この電子の一部はＰ型半導体基板ｔｉ＋ １経由して
ドクエルＦｉｌに拡散し、フングタクト用のＮ十拡散層
（７）を通って外部に流れ、ランチアップ電流となる。
しかし埋込み酸化＠ ｔｌｏｌの存在により電子の横方
の拡散は！＋１限され、埋込み酸化＠ （１０１がｓＡ
場合に比べて電子の拡散長は長くなって途中のＰフェル
ｆ３１又ｉＰ型半導体基板ＩＩ＋で再結合が起こり易く
なり、Ｎフェル（２）内に到達する電子数が減少し、ラ
ッチアップ耐圧は同上する。
の拡散は！＋１限され、埋込み酸化＠ （１０１がｓＡ
場合に比べて電子の拡散長は長くなって途中のＰフェル
ｆ３１又ｉＰ型半導体基板ＩＩ＋で再結合が起こり易く
なり、Ｎフェル（２）内に到達する電子数が減少し、ラ
ッチアップ耐圧は同上する。
Ｃ！ＭＯ８の微細構造化が進むにつれ、フェルの寸法と
深さが小さくなるので、ラッチアップ電流のパスは急激
に短かくなる。このため微細化の進んだ０ＭＯ８におい
ては、上記埋込み酸化膜による効果のみではラッチアン
プ耐圧の向上が不十分となる恐れがある。
深さが小さくなるので、ラッチアップ電流のパスは急激
に短かくなる。このため微細化の進んだ０ＭＯ８におい
ては、上記埋込み酸化膜による効果のみではラッチアン
プ耐圧の向上が不十分となる恐れがある。
この発明は、上記のような問題点を解決するためになさ
れたものであり、微細化の進んだ状態においても十分な
ラッチアップ耐圧を有する０Ｍ０８に得ることを目的と
する。
れたものであり、微細化の進んだ状態においても十分な
ラッチアップ耐圧を有する０Ｍ０８に得ることを目的と
する。
また、上記所望の構造？持った０Ｍ０８ｉ容易に形成す
ることを目的とする。
ることを目的とする。
この発明に係る半導体装置に、＠ｌの導電型及び第２の
導電型の６半導体饋域に接して、絶縁膜と導電膜から成
る積層膜を設置し、この導電膜に接触して不純物拡散層
を設置するようにしたものである。
導電型の６半導体饋域に接して、絶縁膜と導電膜から成
る積層膜を設置し、この導電膜に接触して不純物拡散層
を設置するようにしたものである。
この発明に係る半導体装置の製造方法は、第■の導電型
及び第８の導１を型の各半導体端域に接する溝を形成し
、この溝の壁面部に絶縁膜を形成した後に、上記溝の底
面に接触する不純物拡散層を半導体基板内に形成し、更
に上記の溝の内部に導電膜を埋め込むようにしたもので
ある。
及び第８の導１を型の各半導体端域に接する溝を形成し
、この溝の壁面部に絶縁膜を形成した後に、上記溝の底
面に接触する不純物拡散層を半導体基板内に形成し、更
に上記の溝の内部に導電膜を埋め込むようにしたもので
ある。
この発明における絶縁膜と導電膜との積層嘆け、少数キ
ャリアの拡散を押さえ、０ＭＯ８のラッチアップ耐圧を
向上する。
ャリアの拡散を押さえ、０ＭＯ８のラッチアップ耐圧を
向上する。
この発明における、絶縁膜と４電膜との積層膜及び不純
物拡散層を形成する工程は、半導体基板表面における各
半導体囲域に不純物を導入することなく、上記＃電膜底
部に接する不純物拡散層を容易に形成するものである。
物拡散層を形成する工程は、半導体基板表面における各
半導体囲域に不純物を導入することなく、上記＃電膜底
部に接する不純物拡散層を容易に形成するものである。
以下、この発明の一実施ｆＰＪ’に図に従って説明する
。第１図は、この発明の一実施例による半導体装置の断
面図である。第２図は、その製造フローに従った断面構
造の変化を示す。
。第１図は、この発明の一実施例による半導体装置の断
面図である。第２図は、その製造フローに従った断面構
造の変化を示す。
第２図ａは、シリコン半纏体基板（１１上にＮフェル（
２）及びＰウェル（３１全形成後、深い溝Ｈを反応性イ
オンエツチングで形唆した状態である。ここでは、溝Ｉ
の深さはＰウェル（３１の深さよシ架ければよい。この
後、ＣＶＤ又は通常の酸化によりｌ１ｌ（１４）の内部
全体に酸化膜を形成し、次いでこの酸化膜を反応性イオ
ンエツチングを用いることにより、側壁部の酸化＃ ｔ
ｉｏ＋を残して＃底部の酸化１模のみを除去した状態を
第２図すに示九さらに通常の拡散を行なうと、側壁部／
／ｉ酸化模（１０）によって床層されるので溝Ｉの底面
にのみ接触した第８図Ｃに示すＮ十不純物拡散層彌を得
る。
２）及びＰウェル（３１全形成後、深い溝Ｈを反応性イ
オンエツチングで形唆した状態である。ここでは、溝Ｉ
の深さはＰウェル（３１の深さよシ架ければよい。この
後、ＣＶＤ又は通常の酸化によりｌ１ｌ（１４）の内部
全体に酸化膜を形成し、次いでこの酸化膜を反応性イオ
ンエツチングを用いることにより、側壁部の酸化＃ ｔ
ｉｏ＋を残して＃底部の酸化１模のみを除去した状態を
第２図すに示九さらに通常の拡散を行なうと、側壁部／
／ｉ酸化模（１０）によって床層されるので溝Ｉの底面
にのみ接触した第８図Ｃに示すＮ十不純物拡散層彌を得
る。
次ＫＣＶＤｉ用いて、溝（Ｉ４）の内部全体にポリシリ
コンの４電膜（Ｉｎ形成すると第２図ｄに示したような
構造となる。
コンの４電膜（Ｉｎ形成すると第２図ｄに示したような
構造となる。
この後、Ｎフェルｆ２）内部にＰＭＯ８のドレイン１４
）、ゲート電極（８）、ソース１６）、Ｎフェルコンタ
クト用ＯＮ＋拡散層（））を形成し、Ｐウェル（３）内
部にＮＭＯ８のドレイン（６）、ソース（ｌｉｔ、 Ｐ
フェルコンタクト用のＰ十拡散層ｕ２）’（＋−形成し
、さらにポリシリコンの４電膜楕の電位を電源電圧Ｖｃ
ｃにとると、第１図に示すような断面構造を持つ半導体
装置が得られる。
）、ゲート電極（８）、ソース１６）、Ｎフェルコンタ
クト用ＯＮ＋拡散層（））を形成し、Ｐウェル（３）内
部にＮＭＯ８のドレイン（６）、ソース（ｌｉｔ、 Ｐ
フェルコンタクト用のＰ十拡散層ｕ２）’（＋−形成し
、さらにポリシリコンの４電膜楕の電位を電源電圧Ｖｃ
ｃにとると、第１図に示すような断面構造を持つ半導体
装置が得られる。
この実施例においては、ＮＭＯ８のソース＋Ｉｌｌから
Ｐクエルヘ３１へ注入され、シリコン半導体基板ｉｌ＋
へ拡散した電子を計不純物拡散層１１１５１を経由して
ポリシリコン導電膜Ｑ３１へ拡散させることによって帰
・、Ｌａ−かかり難くシ、ラッチアンプ耐圧の向上をぽ
かっている。
Ｐクエルヘ３１へ注入され、シリコン半導体基板ｉｌ＋
へ拡散した電子を計不純物拡散層１１１５１を経由して
ポリシリコン導電膜Ｑ３１へ拡散させることによって帰
・、Ｌａ−かかり難くシ、ラッチアンプ耐圧の向上をぽ
かっている。
なお、上記実施例においては、ポリシリコン導電膜α濁
に接する不純物拡散層としてＮ十不純物拡散層αυを用
りたが、他の一実施例として、第８図に示すようにＰ十
不純物拡散層αＧを用い、ポリシリコン導電膜α尋の電
位を接地（ＧＮＤ）にしてもよい。この場合、ＰＭＯＥ
ｉのドレイン＋４）からＮフェル（２）全経由してシリ
コン半導体基板（１）に注入された正孔を、Ｐ中不純物
拡散層αυヲ経由してポリシリコン導電膜０３１へ拡散
させることができるので、゛上述の効果が得られる。
に接する不純物拡散層としてＮ十不純物拡散層αυを用
りたが、他の一実施例として、第８図に示すようにＰ十
不純物拡散層αＧを用い、ポリシリコン導電膜α尋の電
位を接地（ＧＮＤ）にしてもよい。この場合、ＰＭＯＥ
ｉのドレイン＋４）からＮフェル（２）全経由してシリ
コン半導体基板（１）に注入された正孔を、Ｐ中不純物
拡散層αυヲ経由してポリシリコン導電膜０３１へ拡散
させることができるので、゛上述の効果が得られる。
また上記の各実施例においては、絶縁膜として酸化１１
ｔｌαを用いているが、絶縁材料であれば池の材料を用
いても同様な効果がある。
ｔｌαを用いているが、絶縁材料であれば池の材料を用
いても同様な効果がある。
筐た上記各実施列においては、導電膜としてポリシリコ
ン模α３）ヲ用いているが、シリコンのエピタキシャル
暎等であっても同様な効果がある。
ン模α３）ヲ用いているが、シリコンのエピタキシャル
暎等であっても同様な効果がある。
以上のように、この発明に絶縁膜と４電膜からなる積層
膜と、この導電膜に接する不純物拡散層とを形成したの
で、上記導電膜の電位を電源電圧（Ｖａａ）又は接地（
ＧＮＤ）に接続することにより少数キャリアの拡散が押
さえられて帰還がかかり難くなり、ラッチアップ耐圧が
向上する効果がある。
膜と、この導電膜に接する不純物拡散層とを形成したの
で、上記導電膜の電位を電源電圧（Ｖａａ）又は接地（
ＧＮＤ）に接続することにより少数キャリアの拡散が押
さえられて帰還がかかり難くなり、ラッチアップ耐圧が
向上する効果がある。
第１図はこの発明の一実施例による半導体装置の断面図
、第２図は、この発明の一実施例による積層膜及び不純
物拡散層形成工程を示す断面図、第３図は、この発明の
他の一実施例による半導体装置の断面図、第４図は従来
の半導体装置の断面図である。 図において、１１）はシリコン半導体基板、（２）はＮ
フェル、（３）はＰウェル、１４）はドレイン、（５）
はソース、（６）はドレイン、（カはＮ十拡散層、（８
）はゲート電極、（９）は酸化膜、［０１は酸化膜、（
１１）はソース、ｕ匂はＰ十拡散層、ｏ３）ｉポリシリ
コン膜、α→は躊、嘆けＮ十拡散層、州ばＰ十拡散層で
ある。 なお、図中同−符９は、同−又は相当部分を示す。
、第２図は、この発明の一実施例による積層膜及び不純
物拡散層形成工程を示す断面図、第３図は、この発明の
他の一実施例による半導体装置の断面図、第４図は従来
の半導体装置の断面図である。 図において、１１）はシリコン半導体基板、（２）はＮ
フェル、（３）はＰウェル、１４）はドレイン、（５）
はソース、（６）はドレイン、（カはＮ十拡散層、（８
）はゲート電極、（９）は酸化膜、［０１は酸化膜、（
１１）はソース、ｕ匂はＰ十拡散層、ｏ３）ｉポリシリ
コン膜、α→は躊、嘆けＮ十拡散層、州ばＰ十拡散層で
ある。 なお、図中同−符９は、同−又は相当部分を示す。
Claims (4)
- （１）第１の導電型を有する半導体基板の表面に、第１
の導電型を有する第１半導体領域と、この第１半導体領
域と逆の導電型を有する第２半導体領域を形成し、第１
半導体領域内に第２の導電型のチャネルを持つトランジ
スタを、第２半導体領域内に第１の導電型のチャネルを
持つトランジスタを形成した相補型半導体装置において
、第１半導体領域と第２半導体領域との間に絶縁膜と導
電膜との積層膜を何し、半導体基板領域で上記積層膜底
部に不純物拡散層を有し、この不純物拡散層に上記導電
膜が接触していることを特徴とする半導体装置。 - （２）上記不純物拡散層が、Ｎ＾＋不純物拡散層であり
、上記導電膜の電位を電源電圧（Ｖｃｃ）にとつたこと
を特徴とする特許請求の範囲第１項に記載の半導体装置
。 - （３）上記不純物拡散層がＰ＾＋不純物拡散層であり、
上記導電膜の電位を接地（ＧＮＤ）にとつたことを特徴
とする特許請求の範囲第１項に記載の半導体装置。 - （４）次のＡ〜Ｄの工程を含むことを特徴とする半導体
装置の製造方法。 Ａ、両ウエル構造を持つ相補型半導体装置における第１
半導体領域と第２半導体領域に接して深い溝を反応性イ
オンエッチング技術を利用して堀る工程。 Ｂ、上記溝内部全体に絶縁膜を形成し、その後反応性イ
オンエッチングを用いて、溝底部の絶縁膜のみを除去す
る工程。 Ｃ、上記溝底部に接する不純物拡散層をイオン注入法又
は拡散法を用いて形成する工程。Ｄ、上記溝内に導電膜
をＣＶＤ又はエピタキシャル成長技術を用いて形成する
工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61262394A JPS63116445A (ja) | 1986-11-04 | 1986-11-04 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61262394A JPS63116445A (ja) | 1986-11-04 | 1986-11-04 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63116445A true JPS63116445A (ja) | 1988-05-20 |
Family
ID=17375154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61262394A Pending JPS63116445A (ja) | 1986-11-04 | 1986-11-04 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63116445A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5077228A (en) * | 1989-12-01 | 1991-12-31 | Texas Instruments Incorporated | Process for simultaneous formation of trench contact and vertical transistor gate and structure |
| JPH04225260A (ja) * | 1990-12-26 | 1992-08-14 | Nec Corp | 半導体装置およびその製造方法 |
| US5573969A (en) * | 1994-01-19 | 1996-11-12 | Hyundai Electronics Industries Co., Ltd. | Method for fabrication of CMOS devices having minimized drain contact area |
| US5665630A (en) * | 1990-05-31 | 1997-09-09 | Canon Kabushiki Kaisha | Device separation structure and semiconductor device improved in wiring structure |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5850752A (ja) * | 1981-09-21 | 1983-03-25 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS60170251A (ja) * | 1984-02-14 | 1985-09-03 | Toshiba Corp | 半導体装置の製造方法 |
| JPS62104051A (ja) * | 1985-06-26 | 1987-05-14 | テキサス インスツルメンツ インコ−ポレイテツド | 集積回路のアイソレ−シヨン構造およびその形成方法 |
-
1986
- 1986-11-04 JP JP61262394A patent/JPS63116445A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5850752A (ja) * | 1981-09-21 | 1983-03-25 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS60170251A (ja) * | 1984-02-14 | 1985-09-03 | Toshiba Corp | 半導体装置の製造方法 |
| JPS62104051A (ja) * | 1985-06-26 | 1987-05-14 | テキサス インスツルメンツ インコ−ポレイテツド | 集積回路のアイソレ−シヨン構造およびその形成方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5077228A (en) * | 1989-12-01 | 1991-12-31 | Texas Instruments Incorporated | Process for simultaneous formation of trench contact and vertical transistor gate and structure |
| US5665630A (en) * | 1990-05-31 | 1997-09-09 | Canon Kabushiki Kaisha | Device separation structure and semiconductor device improved in wiring structure |
| JPH04225260A (ja) * | 1990-12-26 | 1992-08-14 | Nec Corp | 半導体装置およびその製造方法 |
| US5573969A (en) * | 1994-01-19 | 1996-11-12 | Hyundai Electronics Industries Co., Ltd. | Method for fabrication of CMOS devices having minimized drain contact area |
| US5831305A (en) * | 1994-01-19 | 1998-11-03 | Hyundai Electronics Industries Co., Ltd. | CMOS devices having minimized drain contact area |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0179693B1 (fr) | Structure de circuit intégré comportant des transistors CMOS à tenue en tension élevée, et son procédé de fabrication | |
| US4534824A (en) | Process for forming isolation slots having immunity to surface inversion | |
| JP2965783B2 (ja) | 半導体装置およびその製造方法 | |
| US5970338A (en) | Method of producing an EEPROM semiconductor structure | |
| JPS62155553A (ja) | バイポ−ラ・トランジスタとｃｍｏｓトランジスタの同時製造方法 | |
| JPH0691201B2 (ja) | Ｃｍｏｓ半導体装置の製造方法 | |
| GB2320812A (en) | Method for forming a triple well of a semiconductor device | |
| KR0131723B1 (ko) | 반도체소자 및 그 제조방법 | |
| JPH0351108B2 (ja) | ||
| JPH0244154B2 (ja) | ||
| JPS63116445A (ja) | 半導体装置及びその製造方法 | |
| JP3733252B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JP2004072063A (ja) | 半導体装置及びその製造方法 | |
| JPH01130542A (ja) | 素子間分離領域を有する半導体装置の製造方法 | |
| JPH0387069A (ja) | 半導体装置およびその製造方法 | |
| KR100317688B1 (ko) | 반도체장치의 제조방법 | |
| JPH0393264A (ja) | 半導体装置の製造方法 | |
| US5049519A (en) | Latch-up resistant CMOS process | |
| JP2010028054A (ja) | 半導体装置およびその製造方法 | |
| KR100234718B1 (ko) | 반도체 소자 및 그 제조방법 | |
| KR100259586B1 (ko) | 반도체장치 제조방법 | |
| JP2713940B2 (ja) | 半導体装置 | |
| JPS63104370A (ja) | 半導体装置及びその製造方法 | |
| KR100587606B1 (ko) | 반도체 장치의 제조 방법 | |
| KR940010921B1 (ko) | Mos 트랜지스터 제조방법 |