JPH0387069A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、高信頼度の微細ＭＩＳ型電界効果トランジス
タである半導体装置およびその製造方法に関するもので
ある。

〔従来の技術〕

ゲート長がサブハーフミクロン領域のＭＩＳ型電界効果
トランジスタの構築には、信頼性の確保と同時に、今ま
で以上に短チヤネル効果を抑制しなければならない。特
に後者を狙ったものとしては、ゲート電極をシリコン基
板に埋込み、ソース、ドレイン領域の実効的な拡散層深
さを、浅くすることができる溝型ゲートＭＩＳ型電界効
果トランジスタが知られている。上記溝型ゲートＭＩＳ
型電界効果トランジスタの構造としては、種々のものが
提案されている。例えば、特開昭６０−７６１６４号、
特開昭６０−２２９３７４号、特開昭６１−１０２０６
７号、特開昭６２−６９５６２号および特開昭６２−１
３６８７７号などがあげられる。このうち、代表的な構
造を第２図に示す。第２図（ａ）が上記特開昭６２−６
９５６２号に、第２図（ｂ）が上記特開昭６２−１３６
８７７号に該当し、第２図（Ｃ）が特開昭６０−２２９
３７４号を示し、また、第２図（ｄ）は古くから報告さ
れている溝型ゲートＭＯＳトランジスタである。上記第
２図の（ａ）〜（ｄ）において、工はｐ型シリコン基板
、２はｎ型低濃度ソース、ドレイン領域、３はｎ型高濃
度ソース、ドレイン領域、９および１４は埋込みゲート
電極、７はゲート酸化膜、ＩＯおよび１２はＣＶＤ　　
５ｌｏｔ膜、ソシテ１３はアルミニウム配線である。

〔発明が解決しようとする課題〕 上記従来技術において第２図（ａ）〜（ｄ）に示した各
構造は、ゲート電極９または１４を埋込むため、溝内の
基板に接するゲート下部や側壁のすべてにチャネルが形
成される。これに対し、上記側壁部には閾値電圧をエン
ハンスメント型にするためのイオン打込みが困難である
ため、ソース・ドレイン間のパンチスルーをおこす。

特に第２図（ｃ）に示す従来例では、ソース、ドレイン
拡散層形成を溝形成前に行う場合には大きな問題になる
。第３図（ａ）にこの状態を示す。

図はチャネル幅方向の断面を示している。アイソレーシ
ョン領域ｔＳ　（この場合は、いわゆるＬＯＧ○Ｓ分離
）形成し、ソース、ドレイン用高濃度層を形成したのち
に、溝型ゲート９を形成している。

この場合、閾値電圧設定用イオン打込み８が溝側壁にな
いだけでなく、アイソレーション領域１５の端に拡散層
１６が一部残っており、これではソース。

ドレインがショートしてしまう。

また、第２図（ｄ）に示すように、埋込みゲート電極９
を基板１の表面上まで一度に形成すると。

ゲートとソース、ドレイン間の寄生容量の増大および上
記容量がリソグラフィの合わせずれで大きくばらついて
しまう。また、ゲート電極を形成後にソース、ドレイン
を形成すると、合わせ余裕のためにかなりゲート長が長
くなってしまう。

さらに第２図（ａ）に示すように、ゲート電極９を溝内
に完全に埋込んだ場合、上記ゲートへの接続配線をその
まま埋込むと、寄生容量の増大を招くことになる。また
、上記（ａ）では高濃度ソース、ドレイン領域３の下部
に低濃度ソース、ドレイン領域２があるが、基板上の表
面から拡散形成した単なる二重拡散層のため、高耐圧化
の度合は小さい。このときのソース、ドレイン拡散層の
深さ方向不純物分布を第２図（ｄ）に示す。高耐圧化に
関しては第２図（ｃ）にも低濃度層２が形成されている
が、（ａ）と同様に高耐圧化の度合は小さい。第２図（
ｂ）もゲート９を完全に埋込んだ型であるが、埋込みを
２段階に分け、その間に溝側壁内側にＳｉｎ、のスペー
サを形成し、寄生容量の低減を実現している。

しかし、第２図（ｂ）の場合は、２段目も完全に埋込ん
でいるため、上記ゲートと配線層とのコンタクトホール
形成の合わせ余裕がなく、形成困難になっている。

本発明の目的は、より容易なプロセスで、より高耐圧化
され、アイソレーション特性が良好で寄生容量が小さい
、溝型ゲートＭＩＳ型電界効果トランジスタを得ること
にある。

〔課題を解決するための手段〕

上記目的を達成するためには、溝型ゲートＭＩＳ型電界
効果トランジスタにおいて、アイソレーション底部をソ
ース、ドレイン領域の深さ以上にし、埋込みゲート電極
を完全に基板内に埋込み、上記埋込みゲート電極上部溝
内側壁に絶縁膜スペーサを自己整合で形成し、第１の配
線層で自己整合的に埋込み電極と外部とを接続し、さら
に、上記ソース、ドレインの下部低濃度領域を基板内深
部に、高濃度層形成時の投影飛程よりも大きな投影飛程
のイオン打込みで形成し、上記ソース、ドレインは溝形
成前に形成して、上記溝形成時にシリコン基板加工時の
マスク材として基板上に形成した絶縁膜を、そのままシ
リコン基板と上記第１の配線層間の層間絶縁膜にした。

〔作　　用〕

上記解決手段において、アイソレーション底部をソース
、ドレイン下部以上に深くすることにより、溝側壁チャ
ネルによるアイソレーション特性の劣化を防ぐことがで
きる。また、ゲート電極を完全に埋込んで必要最低限の
厚さを残し、残りの側壁部を絶縁膜のスペーサで蔽うこ
とにより、寄生容量の低減と容量値のばらつきを低減す
ることができる。また、低濃度ソース、ドレイン領域を
深さ方向に大きく形成することにより、低濃度部のゲー
トとのオーバラップ量が十分とれ、高耐圧化にすぐれた
ものになる。さらに、シリコン基板上にあらかじめ溝形
成時のマスク材である絶縁膜を、そのまま層間膜にした
ため、上記埋込みゲートとの接続が自己整合で形成でき
、プロセスも容易なものになっている。このような代表
例を第１図に示す。また、第３図（ｂ）に上記第工図に
おけるトランジスタの幅方向の断面を示す。このような
構造であれば、アイソレーション特性に対する問題はな
い。

〔実施例〕

つぎに本発明の実施例を図面とともに説明する。

第１図は本発明による半導体装置の代表的実施例を示す
第１実施例の断面図、第４図（ａ）〜（ｇ）は上記実施
例の製造工程をそれぞれ示す図、第５図（ａ）〜（ｄ）
および第６図（ａ）〜（ｄ）は本発明の第２実施例の製
造工程をそれぞれ示す図、第７図（ａ）〜（ｈ）は本発
明の第３実施例の各構造例をそれぞれ示す図、第８図は
本発明の構造をＣＭＯＳインバータに用いた第４実施例
を示す断面図、第９図はＳＲＡＭのメモリセルに用いた
第５実施例を示す図で、（ａ）はメモリセルの回路図、
（ｂ）はレイアウトバタン図、（ｃ）はメモリセルの断
面図、第１０図（ａ）〜（Ｑ）は第１１図（ａ）〜（ｃ
）とともに本発明の第６実施例の製造工程を示す図、第
１２図（ａ）〜（ｅ）は本発明の第７実施例における製
造工程をそれぞれ説明する図、第１３図（ａ）〜（ｇ）
は本発明の第８実施例における製造工程をそれぞれ説明
する図である。

第１実施例 第１図に示す本発明の代表的な第１実施例を。

第４図を用いて説明する。第４図（ａ）のようにｐ型ｌ
ＯΩ・国シリコン基板１上に２０〜３０止の熱酸化膜１
８を形成したのち、ホトエツチングによりアイソレーシ
ョン領域を形成するため、上記シリコン基板ｌに深さ１
〜１．５μｍの溝を形成する。上記溝形成後、溝の底部
だけにチャネルストッパとしてボロン５を５〜１０　Ｘ
　１０”　ａｍ″″２イオン打込みする。

つぎに（ｂ）に示すように、上記溝内表面に３０〜５０
ｎｍの酸化膜１９を形成したのち、上記溝内を多結晶シ
リコンあるいはＣＶＤ−３ｉｎ、膜２０の被膜とエッチ
バックで埋込み、再び熱酸化膜２３を形成して上記埋込
みｇ２０上に蓋をして、溝型アイソレーションが完成す
る。つぎに、アクティブ領域全面にりん１〜５　Ｘ　１
０１３ｃｘ−”を１５０〜３００ｋｅＶの高エネルギで
イオン打込みし、つづいてひ素２〜５Ｘ１０１５ａｎ−
”を４０〜６０ｋｅＶの低エネルギでイオン打込みする
。これによって、ｎｔＪ１２２がひ素により基板表面浅
くに、またｎ−層２１がリンにより基板１の内部に大き
く形成される９つぎに（ｃ）に示すように、ＣＶＤ−８
ｉｎ、膜６を３００〜５００ｎ１１全面に形成後、ホト
エツチングにより上記ＳｉＯ□膜６およびシリコン基板
１をエツチングし、基板１に０．３〜１．０μｍ程度（
溝深さはｎ′″層の深さより深ければよいが、アイソレ
ーション溝の深さより浅くする）の埋込みゲート電極用
の溝２５を形成する。

２４はレジストである。

つぎに（ｄ）に示すように、ゲート酸化膜７を１０〜２
０ｎｍ形成後、閾値電圧設定用にボロン８をｌ〜２ｘｉ
ｏ°ａ１１″″２イオン打込みする。つづいて多結晶シ
リコンを上記溝２５内に埋込み、エッチバックにより溝
内底部に必要な厚さだけ残す。これにより埋込みゲート
電極９が形成される。ゲート電極９を形成したのちライ
ト酸化で酸化膜２６を形成する。さらに（８）に示すよ
うにＣＶＤ−８ｉｎ、膜を５０〜１１００ｎ被膜したの
ち、異方性ドライエツチングにより溝２５の内側壁にだ
けＳｉｎ、膜ｌＯを残す。

該ＳｉＯ□膜１０によりゲートとソース、ドレイン間の
余分な寄生容量を低減することができる。また、上記プ
ロセスでは、゛ゲート酸化膜形成時に、０１層上では基
板内やｎ″″″層上べ厚い酸化膜が成長する。これは余
分な寄生容量が減少しよりよいことになる。さらに（ｆ
）に示すように、多結晶シリコン膜を１５０〜２００ｎ
ｍ被膜後、第１の配線１１としてパターニングする。ま
た（ｆ）では、上記第１の配線１１とトランジスタのソ
ースとを接続させているが、この場合は、上記第Ｉの配
線１１の形成前に、ホトエツチングによってコンタクト
孔を形成しておけばよい。ここでは、あらかじめ被膜し
たＳｉ○２膜６がそのまま第１の層間絶縁膜になってい
る。最後に（ｇ）に示すように、第２の層間膜１２とし
てりん硅酸ガラス（ＰＳＧ）を４００〜５００ｎｍ被膜
後コンタクト孔を設け、さらに第２の配線層Ｉ３を形成
して完成する。本実施例においては。

第１および第２の配線層ともに金属（Ａｆｌ、Ｗ、ＭＯ
等）、あるいは金属とシリコンの化合物（シリサイド）
等何でもよい。上記のプロセスで重要なことは、トラン
ジスタのチャネルとなる溝底部よりもアイソレーション
底部が必ず基板の深部にあることである。

上記により、ソース、ドレインの寄生抵抗、ソース、ド
レインと基板間およびソース、ドレインとゲート間の寄
生容量が小さく、かつ、ｎ″″層をゲートと十分にオー
バラップさせることにより高耐圧化を実現し、さらに、
ソース、ドレイン拡散層の深さを実効的にゼロにでき、
短チヤネル効果が抑制されたトランジスタを実現させる
ことができる。なお、ゲート用溝の深さはｎ−層のオー
バラップ量が十分確保できれば任意でもよい。また、埋
込みゲート電極９の材料もシリコンだけでなく。

金属、金属シリサイド、あるいはそれらの多層膜でもよ
い。なお、このときのソース、ドレインの深さ方向の不
純物分布を第３図（ｅ）に示す。この場合、（ｄ）に示
す従来例のｎ″″層は約０．２μｍ、ｎｆ層の０．１μ
ｍに較べて大きく形成されている。

また１本実施例ではｎｔＭをイオン打込みで形成したが
ｎ″″層に較べ浅くてよいため、ｎ−層を形成後に多結
晶シリコンを被膜し、これを高濃度層としてもよい。こ
の場合は、上記多結晶シリコン膜を素子分離領域上にも
延在させ、配線の一部にしてもよい。

第２実施例 つぎに第５図および第６図を用いて１本発明のトランジ
スタ構造を形成する第２実施例を説明する。第５図に示
す工程概略図は、上記第１実施例において埋込みゲート
用浅溝を形成する他の手法を示したものである。本実施
例では溝の加工時に（ｂ）に示すように、Ｓｉ０．６お
よび２３を加工したのちのシリコン基板のエツチング時
に、エツチングガスとしてＣＱ系ガス、例えばＣＣＱ４
等を用いると、シリコン基板中の不純物量に応じてエツ
チングレートが変化し、（ｂ）に示すように溝側壁にテ
ーパーがつく。その後は第１実施例と同様にゲート電極
９を埋込む。本実施例では溝側壁にテーパーをつけるこ
とにより、溝の深さを深くせずにｎ″″層長を長くする
ことができる。このため、アイソレーション用溝を含め
て浅くすることが可能である。また、第６図に示す工程
図も第５図と同様に、埋込みゲート電極９の形成工程に
おける他の手法を示したものである。第６図の実施例で
は、（ａ）に示すようにシリコン基板１に浅溝を形成す
るとき、ＳｉＯ２ではなくレジスト１７をマスクに加工
し、後は同じプロセスでゲートを埋込んだものである。

この場合は第１の眉間絶縁膜はゲート電極形成後に形成
すればよい。

第３実施例 本発明の構造における第３実施例の各構造例を第７図に
示す。まず、第７図（、）は基板深部のｎ−層２を第１
実施例よりも非常に大きく形成したものである。これに
よりｎ−層２と基板間の接合容量をより低減でき、ｎ″
″層長を十分確保できるため、さらに高耐圧化すること
ができる。このとき、埋込みゲート電極９の厚さは、上
記ｎ″層２とのオーバラップ量が十分とれれば、図のよ
うにｎｊ／７３までかかる必要はなく薄くてもよい。

第７図（ｂ）はトランジスタのチャネル下部に、パンチ
スルーストッパ用ｐ＋埋込みＪ’１２ｇを形成したもの
である。これにより、−層短チャネル効果が抑制できる
。上記埋込みＭ２８はゲート用浅溝形成直後に高エネル
ギー（例えばボロンの１５０〜２５０ｋｅＶ）のイオン
打込みで形成すればよい。また、あらかじめｎ”　　ｎ
−層形成時に全面形成しておいてもよい。全面に形成す
る場合には多少接合容量が増大する。また、埋込み層の
形成条件によっては、閾値電圧制御用イオン打込みをか
ねることができる。また、第７図（ｃ）および（ｅ）は
、それぞれｎ−、ｇ２よりも深部で溝底部のチャネル部
との間に別の領域を形成したものである。（Ｃ）はデプ
レッションモードとなるように、りんの拡散、ｌ１２７
をｎ−層２の下に形成し、（ｅ）は何も形成せずに基板
工のままの状態である。なお、溝底部にはいずれも閾値
電圧制御用のイオン打込み層（ボロン）８が形成されて
おり、この部分はエンハンスメントモードになっている
６デプレツシヨンモードにおける閾値電圧の絶対値をＯ
から電源電圧の中間値に設定すると、エンハンスメント
モード領域の両端にはデプレッションモード領域で電圧
降下した電圧しか印加されず、高信頼度化を実現できる
。（ｓ）では基板濃度で定まる閾値電圧に固定されるが
、（ｃ）は自由に設計できる。

なお、本実施例の場合にはｎ−７５２を省くことも可能
である。また、（ｄ）は溝底部のチャネル部形状を変え
たもので１図では半円形にしである。

溝底部のコーナーに丸みをもたせ、鋭角なエツジをとる
ことにより電界集中をさけたものである。

上記第７図（ｄ）には示していないが、コーナー部だけ
を丸くしてもよい。さらに（ｆ）では第５図と同様に溝
側壁をテーパー化したもので、ｎ層長をかせいだもので
ある。この場合は、基板の面方位を利用すれば容易にテ
ーパー加工ができる。

最後に（ｇ）および（ｈ）は、ソース側だけの拡散層を
すべてｎｌ−化したものである。これは埋込みゲート電
極９を形成後に、レジストパタンをマスクにしてソース
側のｎ−層をイオン打込みでｎｔ化すれば形成できる。

これによりソース側がｎ−層による直列寄生抵抗を低減
でき、高電流廓動能力化を実現でき、ドレイン側はその
ままであるため、高耐圧化は問題ない。また、（ｈ）は
上記（ｇ）のソース側ｎ↑層３の下部に少しｎ−層２を
つけたものであって、ｎｆ層３の接合耐圧を向上させて
いる。

第４実施例 つぎに本発明の構造をＣＭＯＳインバータに応用した第
４実施例を第８図により説明する。第８図に示す第４実
施例は、左側がｎチャネル、右側がｐチャネルのＭＯＳ
トランジスタで、ＣＭＯＳインバータ構造を構成したも
のである。８０はｐ型１０Ω・備シリコン基板で、８１
がＰウェル、８２がｎウェルである。第１層目の配線９
１でゲート（入力部に相当）およびｎ、ｐチャネルのド
レイン間接続（出力部に相当）し、またアルミニウム配
線９３で電源電圧に接続している。本実施例ではｎ、　
ｐチャネルのソース、ドレインの拡散層の伸びが異なっ
てもよいように、ソース、ドレインの伸びに応じてゲー
ト電源用溝の深さを変更している。これで、ｎ、ｐチャ
ネルとも独立に最適化ができる。

ウェル間分離は埋込みアイソレーションにより問題ない
。また、ｎ、ｐチャネルのうち、いずれか一方（特にＰ
チャネル）側のソース、ドレインが拡散係数が大きい単
一の不純物層でもよい。

第５実施例 本発明の構造をスタティックランダムアクセスメモリ（
ＳＲＡＭ）のメモリセルに応用した第５実施例を、第９
図により説明する。第９図において、（ａ）はメモリセ
ルの回路図、（ｂ）はレイアウトバタン例の一部を示す
図、（ｃ）は上記（ｂ）に示したＡ−Ａ’断面図である
。メモリセルとしては高抵抗負荷型を示している。（ｂ
）において、７１はワード線（Ｗ　Ｌ　）で、７５が対
のビット線（ＢＬ）であり、アクティブ領域７０と埋込
みゲート用溝形成パタン７２と、第１層目配線７３およ
びコンタクト孔７４だけを示している。また、（ｂ）に
おけるＡ−Ａ’断面を示す（Ｃ）では、さらに。

上層の負荷高抵抗９２、電源配線１００、ビット線１０
１゜１０２をも示している。また、９５は埋込みゲート
、９８は第工層目配線である。本実施例のように、多層
配線を使用するプロセスを用いて作るＳ　ＲＡＭ等にお
いては、従来のメモリ形成プロセスをほとんど変更する
ことなく、本発明のトランジスタを用いて形成できる。

これにより、０．５μｍ以下のプロセスで形成したメモ
リにおいても、低電圧化させる必要はなく、また、微小
面積でメモリセルを形成できるため、高速で、かつチッ
プ面積が小さく、また動作マージンが大きいＳＲＡＭを
形成することができる。

第６実施例 つぎにｎ−，１ｇの長さを自己整合により長くする方法
、およびゲート電極配線だけでなく、ソース、ドレイン
拡＠層との接続配線も、自己整合で形成するプロセスの
第６実施例を、第１０図および第１１図を用いて説明す
る。第１０図（ａ）に示すように埋込みゲート電極形成
前に、全面に比較的厚い窒化シリコン膜３０を、第１実
施例中の厚い５１０２膜６の代りに被膜しておく。この
とき、拡散層はｎ−層しか形成していない。これを（ｂ
）のように埋込みゲート電極９およびその接続配ｌｌＡ
ｌ１を形成したのちに余分を除去し、改めてＣＶＤ−３
ｉＯ□膜３１を被膜する。続いて（ｃ）のように異方性
エツチングでゲート電極部側面にＳｉＯ□のスペーサ３
２を残す。この後にｎ１層を形成して完成する。これに
より、自己整合でさらにｎ″″層長をかせぐことが可能
になる。

また、第１１図（ａ）は、上記第１０図に示す実施例に
おいて、ゲート接続配線１１上にＣＶＤ−３ｉ○２膜等
を被膜しておき、上記配線形成と同時にパターニングし
ておく。これに第１０図（ｂ）および（Ｃ）に示したの
と同様にして、スペーサ３４とｎ“層３とを形成してか
ら、第１１図（ｃ）に示すように、多結晶シリコン膜３
５を被膜しパターニングする。これにより、ｎ”層と外
部配線とのコンタクトが自己整合（合わせ余裕なし）で
形成できる。なお、第１１図（ｄ）に示した構造は、上
記（ｃ）においてｎｔｉだけをあらかじめ形成したもの
で、基本的には第１実施例と同じであるが、ソース、ド
レイン拡散層は自己整合で外部配線層と接続できる。

第７実施例 本発明の構造を絶縁膜上に形成した。いわゆるＳＯＸ　
（Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎ５ｕｌａｔｅｒ）を示す
第７実施例を、第１２図を用いて説明する。第１２図（
ａ）はシリコン基板１上に比較的厚い絶縁膜４０、例え
ば５ｉｎ２膜を形成し、その上に第１実施例の構造を形
成したものである。この場合、４２で示す素子分離領域
の形成が容易になる。上記（ａ）図では埋込み方法を採
用しているが、（ｂ）〜（ｅ）に示すように、第１層目
の眉間絶縁膜で兼ねることができる。また、（ｂ）〜（
ｅ）に示したものは、ＳＯＸ層の中間に薄膜Ｓｕｎ、４
７　（例えば自然酸化膜）をサンドインチした３Ｍ構造
になっている。

これにより、（ｄ）に示したように、埋込みゲート用電
極形成用溝を加工するときの加工停止層としてＳｉｏ、
膜４７を用いることができ、ＳＯＸ膜にも高精度の溝加
工が可能になる。なお、図において、４０．４５．４９
はいずれもＳｉｏ２膜、４１．４６．４８はいずれもシ
リコン層あるいは多結晶シリコン層を示し、４３は高濃
度拡散層、４４は低濃度拡散層を示し、４７は自然酸化
膜を示している。

第８実施例 本発明の構造を形成した他の実施例である第８実施例を
第１３図により説明する。本実施例は溝型のアイソレー
ションを容易に形成できる実施例の１つである。まず、
第１３図（ａ）に示すように、シリコン基板ｌに１．５
〜２μｍの厚い５１０２膜５０を形成し、そこに素子領
域をパターニングしてＳｉｏ２を除去する。つぎに、選
択的にシリコンをエピタキシャル成長させ、（ｂ）のよ
うに素子領域５１を形成する。この後の工程は第１実施
例と同じである。このとき、シリコン基板１の表面（Ｓ
ｉ○２膜５０との界面）は埋込みゲート用溝より深くな
ければならない。これにより埋込みアイソレーションを
容易に形成することができる。また、素子分離用のチャ
ネルストッパ用高濃度層は、必要ならば（ｇ）における
ＳｉＯ２膜５７のようにあらかじめシリコン基板１上に
形成しておけばよい。上記Ｓｉｏ２膜５７はパンチスル
ーストッパとしても兼ねることができる。また、シリコ
ンの選択エピタキシャル成長方法を用いるならば、素子
領域中のソース、ドレインだけを積み上げることも可能
である。この場合は、ゲート電極も分離用絶縁膜と同様
に、先に形成しておけばよい。

〔発明の効果〕

上記のように本発明による半導体装置およびその製造方
法は、半導体基板に設けたソース領域とドレイン領域と
、その間に形成したチャネルと、該チャネルに電界効果
をおよぼすゲート電極とを有する絶縁ゲート型電界効果
トランジスタを設けた半導体装置およびその製造方法に
おいて、上記ゲート電極が基板内部に完全に埋込まれ、
がっ、上記トランジスタのチャネル面がアイソレーショ
ン領域の底よりも基板内の浅部に有り、さらにソース、
ドレインが基板表面に接する高濃度不純物層と、それに
接して基板より深部にある低濃度不純物層からなり、上
記埋込みゲート電極と他素子への接続配線層との接続が
、上記ゲート電極上でなされていることにより、微細な
ＭＯＳトランジスタにおいても、短チヤネル効果の抑制
や寄生容量も小さく、かつ高信頼度化を同時に実現する
ことができ、０．３μｍ以下のレベルでも従来の電源電
圧のまま使用でき、汎用性がすぐれたＵＬＳＩを構築す
ることができる。

【図面の簡単な説明】

第１図は本発明による半導体装置の代表的実施例を示す
第１実施例の断面図、第２図（ａ）〜（ｄ）はそれぞれ
従来技術の代表例を示す図、第３図（ａ）〜（Ｃ）はそ
れぞれ従来技術の問題点を示す図、（ｄ）および（ｅ）
は不純物プロファイルをそれぞれ示す図、第４図（ａ）
〜（ｇ）は上記第１実施例の製造工程をそれぞれ示す図
、第５図（ａ）　〜（ｄ）および第６図（ａ）〜（ｄ）
は本発明の第２実施例の製造工程をそれぞれ示す図、第
７図（ａ）〜（ｈ）は本発明の第３実施例における各構
造例をそれぞれ示す図、第８図は本発明の構造をＣＭＯ
Ｓインバータに用いた第４実施例を示す断面図、第９図
はＳＲＡＭのメモリセルに用いた第５実施例を示す図で
、（、）はメモリセルの回路図、（ｂ）はレイアウトバ
タン図、（ｃ）はメモリセルの断面図、第１０図（、）
〜（ｃ）は、第１１図（ａ）〜（ｃ）とともに本発明の
第６実施例の製造工程を示す図、第１２図（ａ）〜（ｅ
）は本発明の第７実施例における製造工程をそれぞれ示
す説明図、第１３図（ａ）〜（ｇ）は本発明の第８実施
例における製造工程をそれぞれ説明する図である。 １・・・半導体基板　　　　２・・・低濃度不純物層３
・・・高濃度不純物層 ４・・・埋込みアイソレーション ９・・・埋込みゲート電極 １１・・・埋込みゲート用配線層

Claims (1)

1. 【特許請求の範囲】 １、半導体基板に設けたソース領域と、ドレイン領域と
   、その間に形成したチャネルと、該チャネルに電界効果
   をおよぼすゲート電極とを有する絶縁ゲート型電界効果
   トランジスタを設けた半導体装置において、上記ゲート
   電極が基板内部に完全に埋込まれ、上記トランジスタの
   チャネル面が、アイソレーシヨン領域の底よりも基板内
   の浅部にあり、さらに上記ソース、ドレインが基板表面
   に接する高濃度不純物層と、それに接して基板のより深
   部にある低濃度不純物層からなり、上記埋込みゲート電
   極と他素子への接続配線層との接続が、上記ゲート電極
   上でなされていることを特徴とする半導体装置。 ２、上記ソース、ドレイン低濃度不純物層は、上記高濃
   度不純物層の厚さよりも厚いことを特徴とする特許請求
   の範囲第１項に記載した半導体装置。 ３、上記トランジスタのチャネルは、上記ソース、ドレ
   イン低濃度不純物層の底部よりも、基板内部に存在する
   ことを特徴とする特許請求の範囲第１項または第２項に
   記載した半導体装置。 ４、上記トランジスタは、その閾値電圧が上記チャネル
   内の少なくとも一部で、デプレッションモードになって
   いることを特徴とする特許請求の範囲第３項に記載した
   半導体装置。 ５、上記トランジスタは、その埋込みゲート電極下部基
   板内の少なくとも一部に、上記基板と同一導電型の高濃
   度埋込み層があることを特徴とする特許請求の範囲第３
   項または第４項に記載した半導体装置。 ６、上記トランジスタは、ゲート絶縁膜が上記埋込み電
   極下部とゲート電極側壁部とで、膜厚あるいは材質が異
   なることを特徴とする特許請求の範囲第３項ないし第５
   項のいずれかに記載した半導体装置。 ７、半導体基板に設けたソース領域と、ドレイン領域と
   、その間に形成したチャネルと、該チャネルに電界効果
   をおよぼすゲート電極とを有する絶縁ゲート型電界効果
   トランジスタを設けた半導体装置において、上記トラン
   ジスタのチャネル面の少なくとも一部が、上記トランジ
   スタのソース、ドレイン領域の上面よりも下部にあり、
   かつ、上記ソース、ドレインが基板表面に接する高濃度
   不純物層と、それに接してより基板深部にある低濃度不
   純物層からなり、さらに埋込みゲート電極と他素子への
   接続配線層との接続が、上記ゲート電極上でなされるこ
   とを特徴とする半導体装置。 ８、半導体基板に設けたソース領域と、ドレイン領域と
   、その間に形成したチャネルと、該チャネルに電界効果
   をおよぼすゲート電極とを有する絶縁ゲート型電界効果
   トランジスタを設けた半導体装置の製造方法において、
   上記基板内にゲート電極用の溝を形成する工程と、上記
   溝内にゲート電極を埋込む工程と、絶縁膜を設け、異方
   性エッチングにより上記電極上部の溝内側壁に上記絶縁
   膜を残す工程と、全面に配線用の導電膜を被膜してパタ
   ーニングし、層間膜を形成したのち所望のコンタクト穴
   を設け、ゲート電極と配線層との接続を自己整合で行う
   工程とを具備することを特徴とする半導体装置の製造方
   法。 ９、上記ソース、ドレイン領域は、イオン打込みによる
   高低濃度不純物層からなり、低濃度不純物層におけるイ
   オン打込みの投影飛程は高濃度不純物層の投影飛程より
   も大きいことを特徴とする特許請求の範囲第８項に記載
   した半導体装置の製造方法。 １０、上記イオン打込みは、ゲート電極の形成前に行う
   ことを特徴とする特許請求の範囲第９項に記載した半導
   体装置の製造方法。 １１、上記ゲート電極の形成は、上記ゲート電極の基板
   内溝形成用のマスクとなる比較的厚い絶縁膜を、上記電
   極形成前に、上記半導体基板上に形成することを特徴と
   する特許請求の範囲第８項に記載した半導体装置の製造
   方法。 １２、特許請求の範囲第１項に記載した半導体装置を、
   スタティックあるいはダイナミックメモリを構成する半
   導体装置の一部、またはそのメモリセル内に有する半導
   体装置。