JP4997728B2

JP4997728B2 - 半導体装置およびその製造方法

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Publication number: JP4997728B2
Application number: JP2005235162A
Authority: JP
Inventors: 元昭中村; 育弘山村
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2005-08-15
Filing date: 2005-08-15
Publication date: 2012-08-08
Anticipated expiration: 2025-08-15
Also published as: JP2007053127A

Description

本発明は、素子面積の縮小化が容易なサイリスタを備えた情報記憶装置に用いる半導体装置および半導体装置の製造方法に関するものである。

２００４年後半から半導体デバイスは、技術ノードで９０ｎｍ世代の生産が立ち上がりつつあり、その次の６５ｎｍ世代におけるＳＲＡＭ（Static Random Access Memory）の開発では、リーク電流の増加、動作マージンの減少と言った問題が顕著となり、回路設計が困難を極めるというＳＲＡＭ危機が提言されている。

これまで半導体デバイスの性能向上は、スケーリング則に従ったトランジスタ（Transistor）の微細化により達成されてきた。近年、その微細化の物理的限界、加工ばらつき、不純物分布のゆらぎ、さらには電流駆動能力を一定とする性能スケーリングにより、トランジスタのオフリークが世代を追うごとに増大してきた。

ＳＲＡＭは混載メモリー装置として広く使われてきたが、この問題に起因したスタンバイ時のリーク電流の増加、動作マージンの減少が顕在化してきた。９０ｎｍ世代のＳＲＡＭ開発では、トランジスタのしきい値の制御、回路システムによるパワーマネジメントによって使用レベルにまで改善できた。しかしながら、６５ｎｍ世代以降では根本原因であるメモリーセル自体のリークを下げることが要求される。このような状況を鑑みれば、ＳＲＡＭとほぼ同等の性能を有する代替メモリーを今後２〜３年の短期間で開発することの必然性が理解できる。

混載ＳＲＡＭ代替メモリー装置の開発課題としては、（ａ）ＳＲＡＭと同等の高速性を有すること、（ｂ）低スタンバイ電流であること、（ｃ）スケーリングの容易性を有すること、（ｄ）ＣＭＯＳロジックプロセスとの親和性があることなどが挙げられる。このような課題を解決する手段として、トランジスタとサイリスタ（Thyristor）で素子を構成するＴＲＡＭ（Thyristor Random Access Memory）（例えば、特許文献１参照。）をはじめ、様々なメモリー装置が提案されている。

米国特許第６２２９１６１号明細書（Ｂ１）

解決しようとする問題点は、上記ＴＲＡＭのサイリスタは、半導体基板に、Ｎ型拡散層、Ｐ型拡散層、Ｎ型拡散層、Ｐ型拡散層が順次積層された構造であり、チャネル方向は通常のＣＭＯＳサイリスタとは異なり垂直方向である。したがって、従来のＣＭＯＳサイリスタプロセスの工程だけでは作製が非常に困難である。また、従来のＣＭＯＳサイリスタでは、図７に示すように、半導体基板１１１に、Ｎ型拡散層１２１、Ｐ型拡散層１２２、Ｎ型拡散層１２３、Ｐ型拡散層１２４が基板面方向に形成されており、素子面積が非常に大きくなるという問題がある。なお、ゲート電極１３２は上記Ｐ型拡散層１２２上にゲート絶縁膜１３１を介して形成されている。

本発明は、従来のＣＭＯＳサイリスタプロセスを大幅に変更することなく、素子面積を縮小化することを課題とする。

本発明の半導体装置は、半導体基板の表面部に形成された第２導電型の第２領域と、前記第２領域上にゲート絶縁膜を介して積層されたゲート電極と、前記第２領域の一方の側に接して前記半導体基板の表面部に形成された第１導電型の第１領域と、前記第２領域の他方の側に接し、前記半導体基板の表面部から、当該表面部上に突出する半導体層に形成された第１導電型の第３領域と、前記半導体層の突出端部で前記第３領域上に形成された第２導電型の第４領域と、を有するサイリスタを備えている。

本発明の半導体装置では、第１導電型（例えばＮ型）の第３領域は半導体基板面より上方に立ち上げて形成され、第２導電型（例えばＰ型）の第４領域は第３領域上に形成されていることから、第４領域の面積分だけ素子面積が縮小化される。さらに、第１導電型（例えばＮ型）の第３領域は半導体基板面より上方に立ち上げて形成されていることから、半導体基板面より上方に立ち上げて形成した分だけ、素子面積が縮小化される。これは、第２導電型（例えばＰ型）の第２領域と第２導電型（例えばＰ型）の第４領域との間の距離が最も長く形成する必要があるため、素子面積の縮小化にとって非常に有効となる。

本発明の半導体装置の製造方法は、半導体基板に第２導電型の第２領域を形成する工程と、前記半導体基板の第２領域上に絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極下方に前記第２領域の一部を残して前記第２領域の一方側に前記第２導電型とは逆の第１導電型の第１領域を形成するとともに前記第２領域の他方側に第１導電型の第３領域を形成する工程と、前記第３領域上に前記第３領域を選択的に成長させて延長形成する工程と、前記延長形成した第３領域上に第２導電型の第４領域を選択的に成長させて形成する工程とを備えたことを特徴とする。

本発明の半導体装置の製造方法では、第３領域上にこの第３領域を選択的に成長させて延長形成する工程を備えていることから、半導体基板面より上方に立ち上げて形成した分だけ、素子面積が縮小化される。これは、第２導電型（例えばＰ型）の第２領域と第２導電型（例えばＰ型）の第４領域との間の距離が最も長く形成する必要があるため、素子面積の縮小化にとって非常に有効となる。また、第３領域上に第２導電型の第４領域を選択的に成長させて形成する工程を備えていることから、第４領域の面積分だけ素子面積が縮小化される。

本発明の半導体装置は、第１導電型（例えばＮ型）の第３領域が半導体基板面より上方に立ち上げて形成され、その立ち上げて形成された第３領域上に第２導電型（例えばＰ型）の第４領域が形成されていることから、第４領域の面積分だけ素子面積を縮小化することができる。さらに、第３領域を立ち上げて形成した分だけ、第２導電型（例えばＰ型）の第２領域と第２導電型（例えばＰ型）の第４領域との間の距離を長く形成することができる。この点からも、素子面積の縮小化が図れる。本発明では、従来技術の半導体基板面に沿ってサイリスタを形成した場合と比べて素子面積を３０％以上縮小できるという利点がある。

本発明の半導体装置の製造方法は、第１導電型（例えばＮ型）の第３領域を半導体基板面より上方に立ち上げて形成し、その第３領域上に第２導電型（例えばＰ型）の第４領域を形成することから、第４領域の面積分だけ素子面積を縮小化することができる。さらに、第３領域を立ち上げて形成した分だけ、第２導電型（例えばＰ型）の第２領域と第２導電型（例えばＰ型）の第４領域との間の距離を長く形成することができる。この点からも、素子面積の縮小化が図れる。本発明では、従来技術の半導体基板面に沿ってサイリスタを形成する製造方法により製造される半導体装置と比較して素子面積を３０％以上縮小できるという利点がある。また、第３領域と第４領域とを選択的に成長させて形成する工程以外は従来のＣＭＯＳサイリスタプロセスと共通化できるので、作製が容易であるという利点がある。

本発明の半導体装置に係る一実施の形態例を、図１の概略構成断面図によって説明する。

図１に示すように、半導体基板１１には素子分離領域１２により素子形成領域１３が区画されている。上記半導体基板１１には、例えばシリコン基板が用いられている。上記素子分離領域１２は、例えば、ＳＴＩ（Shallow Trench Isolation）で形成されている。上記半導体基板１１の素子形成領域１３には、サイリスタ２０が形成されている。このサイリスタ２０は、半導体基板１１に形成された第１導電型（例えばＮ型）の第１領域２１と、この第１領域２１に接合して上記半導体基板１１に形成されている上記第１導電型とは逆導電型の第２導電型（例えばＰ型）の第２領域２２と、この第２領域２２に接合して上記半導体基板１１に形成されている第１導電型（Ｎ型）の第３領域２３と、上記第３領域２３上に形成されている第２導電型（Ｐ型）の第４領域２４とからなり、上記第３領域２３は、半導体基板１１表面より上方に立ち上げた状態に形成されている。このような形態を形成するには、選択的エピタキシャル成長がある。また、上記第２領域２２は、素子形成領域１３に形成した第２導電型のウエル領域１４で形成することができる。

上記第２領域２２上には、ゲート絶縁膜３１を介してゲート電極３２が形成されている。このゲート電極３２の両側には、サイドウォール絶縁膜３３が形成されている。またこのゲート電極３２上にはシリサイド層３４が形成されている。さらに、上記第１領域２１上、第４領域２４上にもシリサイド層２５、２６が形成されている。

また、図示はしていないが、上記半導体基板１１には、上記サイリスタ２０に接続するトランジスタが形成され、上記サイリスタ２０の第１領域２１と上記トランジスタのソース・ドレイン領域の一方とが接続されている。

上記半導体基板１１上には、上記構成のサイリスタ２０、図示はしていないトランジスタ等を被覆する層間絶縁膜４１が形成されている。この層間絶縁膜４１には、図示はしないが、上記トランジスタのゲート電極、ソース・ドレイン等に接続する電極、上記第１領域２１、第４領域２４、ゲート電極３２等に接続する配線もしくは電極が形成されている。

次に、比較例として、従来のＭＩＳ型ゲートを備えたサイリスタの構成を、図２の概略構成断面図によって説明する。

図２に示すように、半導体基板１１１には素子分離領域１１２により素子形成領域１１３が区画されている。上記素子分離領域１１２は、例えば、ＳＴＩ（Shallow Trench Isolation）で形成されている。上記半導体基板１１１の素子形成領域１１３には、サイリスタ１２０が形成されている。このサイリスタ１２０は、半導体基板１１１に形成されたＮ型拡散層（第１領域）１２１と、このＮ型拡散層１２１に接合して上記半導体基板１１１に形成されているＰ型拡散層（第２領域）１２２と、このＰ型拡散層１２２に接合して上記半導体基板１１１に形成されているＮ型拡散層（第３領域）１２３と、上記Ｎ型拡散層１２３の上部に上記Ｎ型拡散層１２３と間隔をおいて形成されているＰ型拡散層（第４領域）１２４とからなる。また、上記Ｐ型拡散層１２２は、素子形成領域１１３に形成したＰ型のウエル領域１１４で形成することができる。

上記第２領域１２２上には、ゲート絶縁膜１３１を介してゲート電極１３２が形成されている。このゲート電極１３２の側壁には、サイドウォール絶縁膜１３３および絶縁膜１３６が形成されている。またこのゲート電極１３２上にはシリサイド層１３４が形成されている。さらに、上記第１領域１２１上、第４領域１２４上にもシリサイド層１２５、１２６が形成されている。上記半導体基板１１１上には上記構成のサイリスタ１２０およびＭＩＳ型ゲート１３０を被覆する層間絶縁膜１４１が形成されている。このように、従来のＭＩＳ型ゲート１３０を有するサイリスタ１２０は構成されている。

本発明の上記半導体装置１は、サイリスタ２０を構成する第１導電型（例えばＮ型）の第３領域２３が半導体基板１１表面より上方に立ち上げて形成され、その第３領域２３上に第２導電型（例えばＰ型）の第４領域２４が形成されていることから、第４領域２４の面積分だけ素子面積を縮小化することができる。さらに、第３領域２３を立ち上げて形成した分だけ、第２導電型（例えばＰ型）の第２領域２２と第２導電型（例えばＰ型）の第４領域２４との間の道程を長く形成することができ、第３領域２３の半導体基板１１に占める面積を縮小化することができる。よって、本発明の半導体装置１では、従来技術の半導体基板１１１面に沿ってサイリスタ１２０を形成した場合と比べて素子面積を３０％以上縮小することができるという利点がある。

次に、本発明の半導体装置の製造方法に係る一実施の形態例を、図３〜図６の製造工程断面図によって説明する。

図３（１）に示すように、既存の技術により、半導体基板１１に素子分離領域１２を形成して素子形成領域１３を区画する。上記半導体基板１１には、例えばシリコン基板を用いる。上記素子分離領域１２は、例えばＳＴＩ（Shallow Trench Isolation）により形成される。次いで、例えばイオン注入法により、上記半導体基板１１の素子形成領域１３に、第２導電型（Ｐ型）のウエル領域１４を形成する。このイオン注入では、例えば注入不純物にホウ素（Ｂ）を用い、不純物濃度が１×１０¹⁸／ｃｍ³〜１×１０¹⁹／ｃｍ³となるようにドーズ量を設定する。また、ウエル領域１４の深さが上記半導体基板１１表面より２５０ｎｍ程度となるように注入エネルギーを設定する。ここでは、不純物濃度が５×１０¹⁸／ｃｍ³、深さが２５０ｎｍとなるような条件でイオン注入を行った。

次いで、既存の技術により、半導体基板１１上にゲート絶縁膜３１を形成し、さらにゲート絶縁膜３１上にゲート電極を形成する電極形成膜を形成する。さらに電極形成膜上にオフセット絶縁膜３６を形成する。次に、通常のリソグラフィー技術およびエッチング技術により上記電極形成膜をパターニングして、ゲート電極３２を、例えばゲート長が０．２μｍ程度となるように形成する。このゲート電極３２上には上記オフセット絶縁膜３６が形成されている。さらに、既存のサイドウォール形成技術によって、上記ゲート電極３２の両側にサイドウォール絶縁膜３３を形成する。

次に、例えばイオン注入法によって、上記ゲート電極３２の両側の上記半導体基板１１（ウエル領域１４）に上記第２導電型とは逆導電型の第１導電型（Ｎ型）の第１領域２１、第３領域２３を形成する。第１領域２１を形成するイオン注入では、例えば注入不純物にヒ素（Ａｓ）を用い、不純物濃度が１×１０¹⁸／ｃｍ³〜１×１０²¹／ｃｍ³となるようにドーズ量を設定する。また、第１領域２１の深さが上記半導体基板１１表面より１００ｎｍ程度となるように注入エネルギーを設定する。ここでは、不純物濃度が１×１０¹⁹／ｃｍ³、深さが１００ｎｍとなるような条件でイオン注入を行った。また、第３領域２３を形成するイオン注入では、例えば注入不純物にヒ素（Ａｓ）を用い、不純物濃度が１×１０¹⁸／ｃｍ³〜１×１０²⁰／ｃｍ³となるようにドーズ量を設定する。また、第３領域２３の深さが上記半導体基板１１表面より１００ｎｍ程度となるように注入エネルギーを設定する。ここでは、不純物濃度が１．５×１０¹⁹／ｃｍ³、深さが１００ｎｍとなるような条件でイオン注入を行った。この結果、上記第１領域２１と第３領域２３とが形成され、その間のウエル領域１４が第２導電型（Ｐ型）の第２領域２２となる。

次に、半導体基板１１上の全面に絶縁膜５１を形成する。その後、上記絶縁膜５１上にレジスト膜５２を形成する。次いで、リソグラフィー技術によって上記第３領域２３上が開口されるようにレジスト膜５２に開口部５３を形成する。

次に、図４（２）に示すように、上記開口部５３を形成したレジスト膜５２〔前記図３（１）参照〕をエッチングマスクに用いて、上記絶縁膜５１に開口部５４を形成する。その後、上記レジスト膜５２を除去する。

上記開口部５４内に露出されている上記第３領域２３の周囲は、オフセット絶縁膜３６、サイドウォール絶縁膜３３、素子分離領域１２によって囲まれているので、選択エピタキシャル成長技術によって、半導体基板１１からなる第３領域２３上のみにシリコン層を選択的にエピタキシャル成長させることができる。この結果、第３領域２３上に第３領域が延長形成される。このエピタキシャル成長では、上記第２領域２２と第３領域２３を延長形成した上面までの最短道程Ｌが例えば５００ｎｍ確保できるように、エピタキシャル成長を行う。この選択エピタキシャル成長では、ヒ素（Ａｓ）をドーパントとして添加する。その添加量は、第３領域２３の延長形成部分の不純物濃度が１×１０¹⁸／ｃｍ³〜１×１０²⁰／ｃｍ³となるように設定する。ここでは一例として不純物濃度が１．５×１０¹⁹／ｃｍ³となるようにした。この結果、エピタキシャル成長により延長形成した領域を含めた第１導電型（Ｎ型）の第３領域２３が形成される。

なお、上記各イオン注入では、それぞれ、イオン注入マスクを形成して、イオン注入の際に用いる。このイオン注入マスクは、例えばレジスト膜を形成し、リソグラフィー技術により上記レジスト膜をパターニングして形成することができる。そして、各イオン注入後にはイオン注入マスクとして用いたレジスト膜を除去する。

次に、選択エピタキシャル成長法によって、上記第３領域２３上に第２導電型（Ｐ型）の第４領域２４を形成する。この選択エピタキシャル成長では、ホウ素（Ｂ）をドーパントとして添加する。その添加量は、第４領域２４の不純物濃度が１×１０¹⁸／ｃｍ³〜１×１０²¹／ｃｍ³となるように設定する。ここでは一例として不純物濃度が１×１０²⁰／ｃｍ³となるようにした。この結果、上記第３領域２３上に第２導電型（Ｐ型）の第４領域２４が形成される。よって、第１領域２１、第２領域２２、第３領域２３、第４領域２４が直列に接合されたサイリスタ２０が形成される。また、上記第２領域２２と第４領域２４との間の第３領域２３の最短道程は、パンチスルーによって第２領域（Ｐ型）２２と第４領域（Ｐ型）２４との間が導通状態とならない長さにすることが好ましい。言い換えれば、パンチスルーの影響が無視できる長さとすることが好ましい。例えば、上記第３領域（Ｎ型）２３の最短道程Ｌは５００ｎｍとしている。

次に、エッチングにより、上記絶縁膜５１、オフセット絶縁膜３６を除去して、第１領域２１上、ゲート電極３２上を露出させる。このとき、第４領域２４上ははじめから露出されている。

次に、図５（３）に示すように、通常のシリサイド化技術を用いて、第１領域２１上、ゲート電極３２上、第４領域２４上にシリサイド層２５、３４、２６を形成する。その後、上記シリサイド化反応に用いた余剰の金属膜（図示せず）を除去する。

次に、図６（４）に示すように、半導体基板１１上にＭＩＳ型ゲート３０、サイリスタ２０等を被覆する層間絶縁膜４１を形成する。その後、図示はしないが、上記層間絶縁膜４１に上記サイリスタ２０、ＭＩＳ型ゲート３０等に接続する接続孔（図示せず）を形成し、必要な配線（図示せず）を形成する。

本発明の半導体装置の製造方法は、第１導電型（例えばＮ型）の第３領域２３を半導体基板１１面より上方に立ち上げて形成し、その第３領域２３上に第２導電型（例えばＰ型）の第４領域２４を形成することから、第４領域２４の面積分だけ素子面積を縮小化することができる。さらに、第３領域２３をエピタキシャル成長によって立ち上げて形成した分だけ、第２導電型（例えばＰ型）の第２領域２２と第２導電型（例えばＰ型）の第４領域２４との間の道程を長く形成することができる。この点からも、素子面積の縮小化が図れる。本発明では、従来技術の半導体基板１１面に沿ってサイリスタ２０を形成する製造方法により製造される半導体装置１と比較して素子面積を３０％以上縮小できるという利点がある。また、第３領域２３と第４領域２４とを選択的にエピタキシャル成長させて形成する工程以外は従来のＣＭＯＳサイリスタプロセスと共通化できるので、作製が容易であるという利点がある。

なお、上記説明では、ゲート電極３２、ゲート絶縁膜３１、第２領域２２によりＭＩＳ型ゲート３０が構成されるサイリスタ２０の製造方法を説明したが、上記半導体基板１１に上記サイリスタ２０の他にほぼ同一プロセスにてＭＯＳトランジスタを形成することもできる。その場合には、例えば上記ゲート絶縁膜３１、ゲート電極３２を形成した際にＭＯＳトランジスタのゲート絶縁膜、ゲート電極を同時に形成することができる。また、ＭＯＳトランジスタのゲート電極の両側に形成されるサイドウォール絶縁膜も上記サイドウォール絶縁膜３３と同時形成することが可能である。さらに、上記シリサイド層２５、３４、２６を形成する工程で、ＭＯＳトランジスタのシリサイド層を同時に形成することも可能である。このように、本発明の製造方法では、ＭＯＳトランジスタプロセスとプロセスの一部を共通化することが可能である。なお、ＭＯＳトランジスタのエクステンション領域、ソース・ドレイン領域は、サイリスタ２０の第１領域２１、第２領域２２、第３領域２３とは不純物濃度が異なるので、別工程で形成することになる。なお、ＭＯＳトランジスタのエクステンション領域、ソース・ドレイン領域が第１領域２１、第２領域２２もしくは第３領域２３とドーパントおよび不純物濃度が同一の場合には、同時形成することも可能である。

本発明の半導体装置に係る一実施の形態例を示した概略構成断面図である。従来のＭＩＳ型ゲートを設けたサイリスタを示した概略構成断面図である。本発明の半導体装置の製造方法に係る一実施の形態例を示した製造工程断面図である。本発明の半導体装置の製造方法に係る一実施の形態例を示した製造工程断面図である。本発明の半導体装置の製造方法に係る一実施の形態例を示した製造工程断面図である。本発明の半導体装置の製造方法に係る一実施の形態例を示した製造工程断面図である。従来のＭＩＳ型ゲートを設けたサイリスタの問題点を示した概略構成断面図である。

符号の説明

１…半導体装置、１１…半導体基板、２０…サイリスタ、２１…第１領域、２２…第２領域、２３…第３領域、２４第４領域、３０…ＭＩＳ型ゲート

Claims

半導体基板の表面部に形成された第２導電型の第２領域と、
前記第２領域上にゲート絶縁膜を介して積層されたゲート電極と、
前記第２領域の一方の側に接して前記半導体基板の表面部に形成された第１導電型の第１領域と、
前記第２領域の他方の側に接し、前記半導体基板の表面部から、当該表面部上に突出する半導体層に形成された第１導電型の第３領域と、
前記半導体層の突出端部で前記第３領域上に形成された第２導電型の第４領域と、
を有するサイリスタを備えた、
半導体装置。
半導体基板に第２導電型の第２領域を形成する工程と、
前記半導体基板の第２領域上に絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極下方に前記第２領域の一部を残して前記第２領域の一方側に前記第２導電型とは逆の第１導電型の第１領域を形成するとともに前記第２領域の他方側に第１導電型の第３領域を形成する工程と、
前記第３領域上に前記第３領域を選択的に成長させて延長形成する工程と、
前記延長形成した第３領域上に第２導電型の第４領域を選択的に成長させて形成する工程と、
を備えた、半導体装置の製造方法。
前記第３領域の延長形成部分は選択エピタキシャル成長により形成する、
請求項２記載の半導体装置の製造方法。
前記第４領域は選択エピタキシャル成長により形成する、
請求項２記載の半導体装置の製造方法。