JPH0435067A - 静電誘導型サイリスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 本発明は、半導体装置に係り、特に静電誘導型サイリス
タの構造ムこ関するものである。

〔従来の技術］ 第３図は、従来の静電誘導型サイリスタ（Ｓｌサイリス
タ）の基本構成に係る要部断面図を示すものである。

このＳｌサイリスタ１は、半導体基板２の表面側にカソ
ード領域（ｎ”　）３とゲート領域（ｐ’）４を有する
とともに、他面側にアノード領域（Ｐ゛）５を有し、か
つ、カソード領域３とアノード領域５の間に主電流通路
となる高比抵抗領域６を有している。また、カソード領
域３の表面側にはカソード電極３ａが、ゲート領域４の
表面にばゲー）−電極４ａが、さらには、半導体基板２
の裏面側であるアノード領域５の表面には、アノード電
極５ａがそれぞれ設＋ｔられている。

このＳｌサイリスタ１は、ゲート電極４ａの印加電圧に
よりゲート領域４に注入する正孔密度を制御し、カソー
ド領域３からアノード領域５への電子の流れ（アノード
領域５からカソード領域３への主電流）を、オン、オフ
させる半導体装置である。また、Ｓｌサイリスタ１は、
等価的には、Ｐ−トＮダイオードに制御用ゲートを設け
た構造となっているため、主電流は、Ｐ−ｉ−Ｎダイオ
−１の順方向特性と同様に指数関数的不飽和特性を示し
、順方向電圧陳下（オン電圧）が低く、高い電流密度を
有する。

しかし、電流遮断時には、アノード領域５から高比抵抗
領域６に注入される少数キャリア（正孔）を瞬時に断て
ないため、ターンオフ時間力寸０３ＦＥＴに比べて長い
という問題があったが、ゲート電極４ａとカソード電極
３ａにゲート電極４ａが低くなるように逆電圧を印加し
て、前記少数キャリアを引き出し、ターンオフ時間を短
縮する方法や、さらには、構造の改良又は電子線、陽子
線を照射して前記少数キャリアの寿命を縮め、ターンオ
フ時間を短縮する方法が採られている。

第４図は、上記Ｓｔサイリスタ１の電流波形及び電圧波
形を示すものである。ゲート、カソード電極間に、ゲー
ト電極が正になるように電圧ＶＣが印加されると、ゲー
トＭ域から正孔が注入されてゲート電流ＩＣ０Ｎが流れ
、カソード領域より電子が高圧抵抗領域に注入され（ア
ノード領域から主電流ＩＡが流れ）素子はオン状態とな
る。オン状態中は、ゲートの電力損失をなくずため、Ｖ
Ｇは零電位にする。オフ状態に移行するには、ＶＧを負
電位にして少数キャリアをＩＧＯＦＦ　としてゲ１〜か
ら引き出し、ターンオフ時間を短縮している。

したがって、従来のＳｌサイリスタ１では、オン、オフ
時にゲート駆動電圧ＶＧと電流ＩＣ０Ｎ、ＩＧＯＦＦと
の積で決定される電力損失が大きく、又駆動波形もトリ
ガ、クエンチを行っている。ところが、一般にＭＯＳ　
ＰＥＴ等は電圧で駆動しているため、Ｓｌサイリスタ１
とＭＯＳ　ＦＥＴ等の電圧駆動素子との集積化を考える
と、従来のナイリスタ１では別に駆動回路が必要となり
、小型化、低価格化が困難であるという問題点があった
。

そこで、上記欠点を解消するために第５図に示すような
回路が考案された。この回路は、ゲート損失を少なくし
、かつ駆動回路を簡単にするため、従来のサイリスタ１
のゲートから注入される正孔電流ＩＧＩを制御用ゲート
電圧ＶＧＩによるコンデンサＣの充放電で制御すること
により、主電流ＩＡのオン、オフを行わせ、オフ時のゲ
ートからの少数キャリアの引き抜きは、ゲート、カソー
ド間のＰヂャネルＭＯ５ＦＥＴ　　（Ｐ−ＭＯＳ　Ｆ［
ｉＴ　）で行わせるようにコンデンサＣとＰ−ＭＯＳ　
ＰＥＴを外部回路として設けたものである。

第６図は、その動作波形を示すもので、Ｓｌサイリスタ
１に印加、注入される電圧、電流は同様であり、制御用
ゲート電圧ＶＧＩの波形のみが異なる。この制御用ゲー
ト電圧ＶＧＩは単純な矩形波でも良く、かつ、制御用ゲ
ートは本来のゲートとは直流的には遮断されており、制
御用ゲートでの損失もない。

〔発明が解決しようとする課題］ しかしながら、上述のような回路においては、コンデン
サＣとＰ−ＭＯＳ　ＦＥＴが外部回路として設けられて
いるため、小型化、集積化が困難であり、さらには、集
積化をした場合には、従来の３丁サイリスタの持つ性能
が失われるという問題点があった。

本発明は、前記背景に鑑みてなされたものであり、その
目的とするところは、ゲーＨ員失が少なく、駆動回路も
簡単で、小型のＳｌサイリスイタを従来の特性を失わず
に１チツプで形成したＳｌサイリスタを提供することに
ある。

（課題を解決するための手段〕 上記課題を解決するため本発明は、半導体基板２の表面
にカソード領域３とゲート領域４が形成されると共に、
裏面にアノード領域５が形成され、各領域３．４．５に
それぞれの電極３ａ、４ａ、５ａが接続され、前記カソ
ード領域３とアノード領域５の間に主電流の通路となる
高比抵抗領域６が形成されていて、前記ゲート領域４に
注入する電流によりカソード領域３とアノード領域５の
間に流れる主電流を制御する静電誘導型サイリスタ１に
おいて、前記半導体基板２の表面であって前記ゲート領
域４近傍に、ゲート領域４と同一の電導型のソース領域
７を形成し、前記ゲート電極４ａを、ゲート領域４及び
ゲート領域４とソース領域７の間の高比抵抗チャネル領
域６ａの双方と絶縁層８を介在させて絶縁し、かつ、少
なくともデーＮ１Ｊｆ域４の一部と、ゲート領域４とソ
ース領域７の間の高比抵抗チャネル領域６ａとを覆うよ
うに設けると共に、前記ソース領域７と接続されたソー
ス電極７ａと前記カソード電極３ａを短絡したことを特
徴とするものである。

また、前記静電誘導型サイリスタ１において、前記ゲー
ト領域４上に、デー１−領域４より狭い領域で高比抵抗
チャネル領域６ａとソース領域７とを積層して設け、該
ソース領域７表面側にソース電極７ａを設けると共に、
前記ゲート領域４と高比抵抗チャネル領域６ａ及びソー
ス領域７の全てと絶縁層８により絶縁されたゲート電極
４ａを設け、前記ソース電極７ａと前記カソード電極３
ａを短絡したことを特徴とするものである。

（作用） 上記のように構成したことにより、半導体基板２の表面
であって前記ゲート領域４近傍に、ゲート領域４と同一
の電導型のソース領域７を形成し、該ソース領域７表面
にソース電極７ａを設け、前記ゲート電極４ａを、ゲー
ト領域４及びゲート領域４とソース領域７０間の高比抵
抗チャネル領域６ａの双方と絶縁層８を介在させて絶縁
し、かつ、少なくともゲート領域４の一部と、デーｌ−
領域４とソース領域７の間の高比抵抗チャネル領域６ａ
とを覆うように設けると共に、前記ソース電極７ａとカ
ソード電極３ａを短絡したことにより、小型でかつゲー
ト損失がなく、駆動回路が簡単なＳＩサイリスタが従来
の性能を失うことなく得られる。

また、前記ゲーｆ４ｉＪｆ域４上に高比抵抗チャネル領
域６ａとソース領域７とを積層して設け、該ソース領域
７表面にソース電極７ａを設けると共に、前記デー１−
領域４と高比抵抗チャネル領域６ａ及びソース領域７の
全てと絶縁層８により絶縁されたゲート電極４ａを設け
、前記ソース電極７ａとカソード電極３ａを短絡して設
けたため、さらに小型でかつゲート損失がなく、駆動回
路が簡単なＳＩザイリスタが従来の性能を失うことなく
得られる。

〔実施例〕

第１図は、本発明の第１の実施例を示すものである。こ
のＳＩサイリスタ１は、半導体基板２の表面側にカソー
ド領域（ｎ”　）３とゲー日頁域（ｐ゛）４が形成され
、カソード領域３の表面にカソード電極３ａが設げられ
ると共に、他面側にアノード領域（ｐ’　）５が形成さ
れ、半導体基板２の裏面側であるアノ−ｔ”　？Ｊ域５
表面にアノード電極５ａが設けられ、かつ、カソード領
域３とアノード領域５の間に主電流通路となる高比抵抗
領域６を有している。また、ゲート領域４の表面には絶
縁層である酸化膜７を介してゲート電極４ａが設けられ
てコンデンサを形成している。また、半導体基板２の表
面側であってゲート領域４近傍には、デー１〜領域４を
ＰチャネルＭｏｓ　ＦＥＴ　　（Ｐ−ＭＯＳＦＥＴ　）
のトレイン領域とするようなソース領域（ｐ゛）７が形
成されている。絶縁層である酸化膜７は、ソース領域７
の高比抵抗チャネル領域６ａを覆うように形成されてい
る。つまり、その等価回路は第５図に示す通りであり、
上述のゲート電極４ａはコンデンサＣの電極であり、か
つＰ−ＭＯＳＦＥＴの絶縁ゲートとしての電極であると
いう２種類の役割を果たす。

このような構成の静電誘導型サイリスタ１は、以下に述
べるような動作をする。まず、ゲート電極４ａに正電圧
が印加されると、コンデンサＣに充電電流が流れ、ゲー
ト領域４とカソード領域３が順方向バイアスされ、ゲー
ト領域４から正孔が注入され、アノード領域５とカソー
ド領域３の間に主電流が流れ素子がオンする。オン状態
では素子はサイリスタ動作しており、主電流が一定しヘ
ル以上であれば、もはやゲート注入電流は必要ない。た
だし、コンデンサ容量は、素子をオンするのに充分な電
流をつくり出すだけ必要である。

方、Ｐ−ＭＯＳ　ＦＩＥＴは、ゲート電極４ａに正電圧
が印加された時、ゲート、カソード間を短絡させないた
めにオフ状態を示さねばならない。このため、ターンオ
ンするためには、ゲート電極４ａに正電圧を印加すると
共に、ゲート領域４から素子をオンさせるのに必要な電
流をつくり出せるコンデンサ容量が必要であり、かつ、
Ｐ−ＭＯＳ　ＦＥＴがオフすることが必要であるが、そ
の条件となる酸化膜７厚、チャネル濃度等については、
従来のＭＯＳ　ＦＥＴの技術により容易に形成できる。

以上のように、オン状態ではゲート電極４ａに正電圧が
印加されるが、ゲート電極４ａは、直流的にはゲート領
域４とは遮断されており、ゲート電流は流れず、したが
って電力の損失はない。

次に、ゲート電極４ａに負電圧が印加されると、Ｐ−ｉ
’ｌＯ５ＦＥＴがオン状態を示し、ゲート領域４とカソ
ード領域３を短絡する。また、コンデンサＣにも放電電
流が流れ、この放電電流が前記Ｐ−ＭＯ３ＦＥＴのチャ
ネルを通りカソード電極３ａから排出される。この放電
電流は、前記充電電流より大きく、ゲート、カソード間
を逆バイアスすることにより、Ｓｌサイリスタをピンチ
オフし、主電流を遮断する。ここで、放電電流とＰ−チ
ャネル部のオン抵抗により発生した電圧は、Ｓｌザイリ
スタ１オン状態でのゲート、カソード両領域４．３間の
電圧より低くなければＳｌサイリスタはオフ状態に移行
しないので、Ｐ−チャネル部の抵抗を充分に低くする必
要があが、この問題は、従来技術を用いて容易に解決で
きる。

以上のように、オフ状態でもゲート電極４ａば、直流的
にはデー１４Ｊ域４とは遮断されており、ゲート電流は
流れず、したがって電力の損失はない。さらには、オン
、オフ状態におけるＳＩザイリスタ部を全く変更してい
ないため、従来のＳｌサイリスタの性能を損なうことは
ない。

第２図は、本発明の第２の実施例を示すものであり、本
実施例における静電誘導型サイリスタ１ば、従来の静電
誘導型サイリスタ１において、ゲート領域４上に、ゲー
ト領域４より狭い領域で高比抵抗チャネル領域（ｒｒ）
６ａと、ソース領域（ｐ”　）７とを順に積層して設け
、該ソース領域７表面にソース電極７ａを設けると共に
、前記ゲート領域４と高比抵抗チャネル領域６ａ及びソ
ース領域７の全てと絶縁層である酸化膜８により絶縁さ
れたデー１−電極４ａを設け、前記ソース電極７ａとカ
ソード電極３ａを短絡したものである。

等価回路及び動作については前記第１の実施例と同様で
ある。

このように構成したため、前記第１の実施例と同様の効
果を奏すると共に、高比抵抗チャネル領域６ａとソース
領域７とを、ゲート領域４上に積層しているため、前記
第１の実施例よりもさらに小型化が図れ、さらには、高
比抵抗チャネル領域６ａは、Ｓｌサイリスタ１の主電流
通路である高比抵抗領域６とは独立に、その濃度を形成
できるため、Ｓｌサイリスタ１とは独立に設計が行える
という効果をも奏する。

〔発明の効果］ 本発明の構成によれば、素子がオン状態及びオフ状態に
おいて、ゲート電極４ａに電圧が印加されても、ゲート
電極４ａは、直流的にはゲートｊＪ（域４とは遮断され
ており、ゲート電流は流れず、したがって電力の損失は
生じない。また、オン、オフ状態におけるＳ■サイリス
タ部を全く変更していないため、従来のＳｌサイリスタ
の性能を損なうことはない。

また、請求項２に係る発明においては、上記効果に加え
てさらに素子の小型化が図れ、また、高比抵抗チャネル
領域は、Ｓｌサイリスタの主電流通路である高比抵抗領
域とは独立に、その濃度を形成できるため、Ｓｌザイリ
スタとは独立に設計が行えるという効果をも奏する。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す要部断面図、第２
図は本発明の第２の実施例を示す要部断面図、第３図は
従来の静電誘導型ザイリスクの要部断面図、第４図は同
上の電流、電圧波形図、第５図は同上の一実用等価回路
図、第６図は同上の電流、電圧波形図を示すものである
。 １−静電誘導型サイリスタ　２−半導体基板３−カソー
ド領域　　　　３ａ−カソード電極４　ゲート領域　　
　　　４ａ−ゲート電極５　アノード領域　　　　５ａ
−アノード電極６−高比抵抗領域 ６ａ−一高比抵抗チャネル領域 ７−ソース領域　　　　　７ａ−ソース電極８−絶縁層

Claims (2)

【特許請求の範囲】
1. （１）半導体基板の表面にカソード領域とゲート領域が
   形成されると共に、裏面にアノード領域が形成され、各
   領域にそれぞれの電極が接続され、前記カソード領域と
   アノード領域の間に主電流の通路となる高比抵抗領域が
   形成されていて、前記ゲート領域に注入する電流により
   カソード領域とアノード領域の間に流れる主電流を制御
   する静電誘導型サイリスタにおいて、前記半導体基板の
   表面であって前記ゲート領域近傍に、ゲート領域と同一
   の電導型のソース領域を形成し、前記ゲート電極を、ゲ
   ート領域及びゲート領域とソース領域の間の高比抵抗チ
   ャネル領域の双方との間に絶縁層を介在して絶縁し、か
   つ、少なくともゲート領域の一部と、ゲート領域とソー
   ス領域の間の高比抵抗チャネル領域とを覆うように設け
   ると共に、前記ソース領域と接続されたソース電極と前
   記カソード電極を短絡したことを特徴とする静電誘導型
   サイリスタ。
2. （２）請求項１記載の静電誘導型サイリスタにおいて、
   前記ゲート領域上に、ゲート領域より狭い領域で高比抵
   抗チャネル領域とソース領域とを積層して設け、該ソー
   ス領域表面側にソース電極を接続すると共に、前記ゲー
   ト領域と高比抵抗チャネル領域及びソース領域の全てと
   絶縁層により絶縁されたゲート電極を設け、前記ソース
   電極と前記カソード電極を短絡したことを特徴とする静
   電誘導型サイリスタ。