JP3324407B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP3324407B2 JP3324407B2 JP25823996A JP25823996A JP3324407B2 JP 3324407 B2 JP3324407 B2 JP 3324407B2 JP 25823996 A JP25823996 A JP 25823996A JP 25823996 A JP25823996 A JP 25823996A JP 3324407 B2 JP3324407 B2 JP 3324407B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- gate insulating
- field emission
- semiconductor substrate
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】
【発明の属する技術分野】この発明は、高速スイッチン
グが可能であり、且つスイッチング損失が低い半導体装
置に関する。
グが可能であり、且つスイッチング損失が低い半導体装
置に関する。
【０００２】
【従来の技術】図６（イ）は従来の縦型ＭＯＳＦＥＴの
断面図であり、図６（イ）のＭＯＳＦＥＴはソース・ド
レイン間に電圧が印加された状態で、ゲートに高低の電
圧を繰り返し与えることによりオン・オフを繰り返すも
のである。図６（ロ）は図６（イ）のＭＯＳＦＥＴによ
るスイッチ回路の一例である。
断面図であり、図６（イ）のＭＯＳＦＥＴはソース・ド
レイン間に電圧が印加された状態で、ゲートに高低の電
圧を繰り返し与えることによりオン・オフを繰り返すも
のである。図６（ロ）は図６（イ）のＭＯＳＦＥＴによ
るスイッチ回路の一例である。
【０００３】図６（ロ）のｒG はゲートのインピーダン
ス、ＣGSはゲート─ソース間容量、ＣimはＣGSのミラー
容量を表す。電圧ＶSG、内部抵抗ＲS の電源出力を周波
数ｆで断続する駆動パルスをゲートに印加する。ＭＯＳ
ＦＥＴのスイッチング速度は入力容量Ｃiss ＝ＣGS＋Ｃ
imを充電する速さで決まり、立ち上がり時間ｔriseは、 ｔrise〜2.2(ＲS ＋ｒG ) ×Ｃiss (1) で与えられる。
ス、ＣGSはゲート─ソース間容量、ＣimはＣGSのミラー
容量を表す。電圧ＶSG、内部抵抗ＲS の電源出力を周波
数ｆで断続する駆動パルスをゲートに印加する。ＭＯＳ
ＦＥＴのスイッチング速度は入力容量Ｃiss ＝ＣGS＋Ｃ
imを充電する速さで決まり、立ち上がり時間ｔriseは、 ｔrise〜2.2(ＲS ＋ｒG ) ×Ｃiss (1) で与えられる。
【０００４】ＭＯＳＦＥＴがスイッチング動作する際に
発生する電力損失ＰL は、 ＰL ＝Ｉrms 2 Ｒon＋Ｃiss ＶG 2 ｆ (2) 但し、Ｉrms ：ＭＯＳスイッチ部を流れる平均電流 Ｒon ：ＭＯＳ部のオン抵抗 ＶG ：ゲート電圧 で与えられる。
発生する電力損失ＰL は、 ＰL ＝Ｉrms 2 Ｒon＋Ｃiss ＶG 2 ｆ (2) 但し、Ｉrms ：ＭＯＳスイッチ部を流れる平均電流 Ｒon ：ＭＯＳ部のオン抵抗 ＶG ：ゲート電圧 で与えられる。
【０００５】
【発明が解決しようとする課題】従来のＭＯＳ型スイッ
チ素子のスイッチング速度を上げる方法は、式（１）に
よれば、ｒG 、及びＣiss を小さくすれば達成できる。
ｒG を小さくする方法としては、低抵抗なゲート配線・
電極材料の採用により達成できる。
チ素子のスイッチング速度を上げる方法は、式（１）に
よれば、ｒG 、及びＣiss を小さくすれば達成できる。
ｒG を小さくする方法としては、低抵抗なゲート配線・
電極材料の採用により達成できる。
【０００６】また、Ｃiss を小さくする方法としては、
ＭＯＳＦＥＴのゲート部分のＭＯＳキャパシタの微細化
・小面積化、及び低誘電率材料の採用が挙げられる。し
かしＣiss を低減すると、Ｃiss が蓄える電荷Ｑinが少
なくなり、充分な反転層が得られない可能性が生ずる。
充分な反転層が得られない場合、Ｒonが高くなり、式
（２）よれば、電力損失ＰL は増加する。
ＭＯＳＦＥＴのゲート部分のＭＯＳキャパシタの微細化
・小面積化、及び低誘電率材料の採用が挙げられる。し
かしＣiss を低減すると、Ｃiss が蓄える電荷Ｑinが少
なくなり、充分な反転層が得られない可能性が生ずる。
充分な反転層が得られない場合、Ｒonが高くなり、式
（２）よれば、電力損失ＰL は増加する。
【０００７】Ｃiss が蓄える電荷Ｑinは、 Ｑin＝Ｃiss ×ＶG (3) で与えられる。式（３）によれば、ＱinはＶG を大きく
する事により増加するが、しかしＶGを大きくする事
は、式（２）よれば、電力損失ＰL は増加する。
する事により増加するが、しかしＶGを大きくする事
は、式（２）よれば、電力損失ＰL は増加する。
【０００８】ＭＯＳ型スイッチ素子のスイッチング速度
の高速化と低損失化とを両立する従来の方法によるＣ
iss の減少はＶG の増加を伴い、Ｃiss とＶG とは相互
に相反するトレードオフ関係にある。本発明は上記の点
にかんがみてなされたものであり、その目的はスイッチ
ング速度の高速化と低損失化とを両立できる半導体装置
を提供することにある。
の高速化と低損失化とを両立する従来の方法によるＣ
iss の減少はＶG の増加を伴い、Ｃiss とＶG とは相互
に相反するトレードオフ関係にある。本発明は上記の点
にかんがみてなされたものであり、その目的はスイッチ
ング速度の高速化と低損失化とを両立できる半導体装置
を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に本発明においては、１）表面層に第一の第一導電型領
域，第二導電型チャネル形成領域および第二の第一導電
型領域が連続して形成され、該第二導電型チャネル形成
領域表面上に少なくともゲート絶縁膜が形成された半導
体基板と、電界放出部が形成され、前記半導体基板と共
に真空領域を形成する電界放出基板とからなり、前記電
界放出部から放出された電子が前記ゲート絶縁膜に照射
されるように前記ゲート絶縁膜と前記電界放出部とが対
向して形成されたものとする。
に本発明においては、１）表面層に第一の第一導電型領
域，第二導電型チャネル形成領域および第二の第一導電
型領域が連続して形成され、該第二導電型チャネル形成
領域表面上に少なくともゲート絶縁膜が形成された半導
体基板と、電界放出部が形成され、前記半導体基板と共
に真空領域を形成する電界放出基板とからなり、前記電
界放出部から放出された電子が前記ゲート絶縁膜に照射
されるように前記ゲート絶縁膜と前記電界放出部とが対
向して形成されたものとする。
【００１０】また、上記構成において、２）前記電界放
出基板が半導体基板からなり、前記電界放出部は前記半
導体基板上に形成されるエミッタ（アノード）と半導体
基板上に絶縁層を介して形成されるアノード（エミッ
タ）とからなり、真空中でアノードに電子を引き出すた
めの電圧を印加して前記エミッタから電子を放出させる
ものとする。さらには、３）この電界放出部から放出さ
れた電子をゲート絶縁膜に引き寄せるために、前記ゲー
ト絶縁膜と電界放出部との間にコレクタを形成する。
４）このコレクタをゲート絶縁膜の上に形成する。
出基板が半導体基板からなり、前記電界放出部は前記半
導体基板上に形成されるエミッタ（アノード）と半導体
基板上に絶縁層を介して形成されるアノード（エミッ
タ）とからなり、真空中でアノードに電子を引き出すた
めの電圧を印加して前記エミッタから電子を放出させる
ものとする。さらには、３）この電界放出部から放出さ
れた電子をゲート絶縁膜に引き寄せるために、前記ゲー
ト絶縁膜と電界放出部との間にコレクタを形成する。
４）このコレクタをゲート絶縁膜の上に形成する。
【００１１】５）これら１〜４の装置において、ゲート
絶縁膜が二重に形成されたものとする。
絶縁膜が二重に形成されたものとする。
【００１２】
【発明の実施の形態】図１は本発明の半導体装置の概略
図である。図１において、半導体基板１は通常の半導体
プロセスで形成する拡散層とゲート絶縁膜を有し、半導
体基板２は電界放出電極（例えば、Ｊ．Ａｐｐｌ．Ｐｈ
ｙｓ．Ｖｏｌ．４７，Ｎｏ．１２，ｐ５２４８（１９７
６））を有する。
図である。図１において、半導体基板１は通常の半導体
プロセスで形成する拡散層とゲート絶縁膜を有し、半導
体基板２は電界放出電極（例えば、Ｊ．Ａｐｐｌ．Ｐｈ
ｙｓ．Ｖｏｌ．４７，Ｎｏ．１２，ｐ５２４８（１９７
６））を有する。
【００１３】半導体基板１のゲート絶縁膜と半導体基板
２に形成された電界放出電極とを相対するように半導体
基板１と半導体基板２を接合することにより、両半導体
基板の間に真空封止領域３を形成する。
２に形成された電界放出電極とを相対するように半導体
基板１と半導体基板２を接合することにより、両半導体
基板の間に真空封止領域３を形成する。
【００１４】
【実施例】図２は図１の半導体装置の要部断面図であ
り、電界効果トランジスタ（以下ＦＥＴと記す。）によ
るスイッチング装置を示す。図３は図２の装置における
スイッチングを行う回路図である。図２では、ＦＥＴ４
はｎ型半導体基板１の表面層にｐ+ 型のドレイン領域５
およびソース領域６が形成され、ドレイン領域５および
ソース領域６それぞれにＡｌなどにより電極が形成さ
れ、両領域間の上にＳｉＯ2 などの酸化膜によりゲート
絶縁膜７が形成されている。ゲート絶縁膜７の上には電
界放出により放出された電子ｅを集めるためのコレクタ
８が形成されている。コレクタ８は導電性であればよく
電子ｅを引き寄せるためプラスの電圧が印加される。
り、電界効果トランジスタ（以下ＦＥＴと記す。）によ
るスイッチング装置を示す。図３は図２の装置における
スイッチングを行う回路図である。図２では、ＦＥＴ４
はｎ型半導体基板１の表面層にｐ+ 型のドレイン領域５
およびソース領域６が形成され、ドレイン領域５および
ソース領域６それぞれにＡｌなどにより電極が形成さ
れ、両領域間の上にＳｉＯ2 などの酸化膜によりゲート
絶縁膜７が形成されている。ゲート絶縁膜７の上には電
界放出により放出された電子ｅを集めるためのコレクタ
８が形成されている。コレクタ８は導電性であればよく
電子ｅを引き寄せるためプラスの電圧が印加される。
【００１５】半導体基板２には、ゲート絶縁膜７に対向
して半導体基板２にモリブデン等によりエミッタ９が形
成され、エミッタ９の先端部の近傍にＳｉＯ2 などの絶
縁層１０を介してモリブデン膜等によりアノード１１が
形成されている。この装置のスイッチングは図３に示し
たＳをオンすることにより、エミッタ９とアノード１１
との間に電圧ＶEAが印加され、電界強度の大きいエミッ
タ９の先端部から電子ｅが放出される。放出された電子
ｅはゲート絶縁膜７に達し、ゲート絶縁膜７に電荷を蓄
積し、この電荷の蓄積により、ゲート絶縁膜７直下のｎ
型半導体基板１の表面層にＰチャネルが形成されＦＥＴ
４がオンする。この実施例ではコレクタ８が形成されて
いるため、電圧ＶECを掛けることによりエミッタ９から
放出された電子ｅがコレクタ８に引き寄せられ、効率よ
くゲート絶縁膜７に電子ｅが蓄積される。
して半導体基板２にモリブデン等によりエミッタ９が形
成され、エミッタ９の先端部の近傍にＳｉＯ2 などの絶
縁層１０を介してモリブデン膜等によりアノード１１が
形成されている。この装置のスイッチングは図３に示し
たＳをオンすることにより、エミッタ９とアノード１１
との間に電圧ＶEAが印加され、電界強度の大きいエミッ
タ９の先端部から電子ｅが放出される。放出された電子
ｅはゲート絶縁膜７に達し、ゲート絶縁膜７に電荷を蓄
積し、この電荷の蓄積により、ゲート絶縁膜７直下のｎ
型半導体基板１の表面層にＰチャネルが形成されＦＥＴ
４がオンする。この実施例ではコレクタ８が形成されて
いるため、電圧ＶECを掛けることによりエミッタ９から
放出された電子ｅがコレクタ８に引き寄せられ、効率よ
くゲート絶縁膜７に電子ｅが蓄積される。
【００１６】Ｓをオフし半導体基板２とアノード１１間
への電圧の印加を停止すると、電子ｅのエッミタ８から
の放出が停止され、ゲート絶縁膜７に蓄積された電荷が
放電され、Ｐチャネルが消滅しＦＥＴ４がオフする。こ
の実施例では、コレクタ８がゲート絶縁膜７の上に形成
されているため、電圧ＶECを掛けると、蓄積された電荷
をコレクタ８を介して放電することができ、ターンオフ
時間を短縮できる。
への電圧の印加を停止すると、電子ｅのエッミタ８から
の放出が停止され、ゲート絶縁膜７に蓄積された電荷が
放電され、Ｐチャネルが消滅しＦＥＴ４がオフする。こ
の実施例では、コレクタ８がゲート絶縁膜７の上に形成
されているため、電圧ＶECを掛けると、蓄積された電荷
をコレクタ８を介して放電することができ、ターンオフ
時間を短縮できる。
【００１７】以上のような構成では、ゲート電圧の印加
のためのゲート配線が不要となり、ゲートインピーダン
スｒG が無くなる。また、ゲート電圧は、ゲート絶縁膜
７に電子が照射されチャージアップした電圧によるた
め、式（３）に記載のような入力容量Ｃiss とゲート電
圧ＶG とのトレードオフ関係が解消されるため入力容量
Ｃiss を小さくすることができる。
のためのゲート配線が不要となり、ゲートインピーダン
スｒG が無くなる。また、ゲート電圧は、ゲート絶縁膜
７に電子が照射されチャージアップした電圧によるた
め、式（３）に記載のような入力容量Ｃiss とゲート電
圧ＶG とのトレードオフ関係が解消されるため入力容量
Ｃiss を小さくすることができる。
【００１８】真空封止領域３の真空度は１０-4Ｐａ以上
であれば良く、真空封止領域３内をＡｒ，Ｈｅなどの雰
囲気とすると装置のオフ時の電荷の放電が効率良く行わ
れ、ターンオフ時間を短くすることができる。図２で示
した構造の半導体装置において、耐電圧６００Ｖで可制
御電流２５ＡのＰチャネル型ＦＥＴを作成し、１ＭＨZ
で駆動した場合のスイッチング損失を従来の装置の場合
と比べたところ、従来の装置に比べてスイッチング損失
を１／１０に低減することができた。
であれば良く、真空封止領域３内をＡｒ，Ｈｅなどの雰
囲気とすると装置のオフ時の電荷の放電が効率良く行わ
れ、ターンオフ時間を短くすることができる。図２で示
した構造の半導体装置において、耐電圧６００Ｖで可制
御電流２５ＡのＰチャネル型ＦＥＴを作成し、１ＭＨZ
で駆動した場合のスイッチング損失を従来の装置の場合
と比べたところ、従来の装置に比べてスイッチング損失
を１／１０に低減することができた。
【００１９】図４は図１の半導体装置の要部断面図であ
り、相補型のＦＥＴ１２，１３を示す。ＦＥＴ１２は図
２と同じ構成であり、ＦＥＴ１３はｎ型半導体基板１の
表面層にｐ型ウエル層が形成され、このｐ型ウエル層に
選択的にｎ+ 型のドレイン領域１５およびソース領域１
６が形成されている。その他の構成はＦＥＴ４と同じで
ある。
り、相補型のＦＥＴ１２，１３を示す。ＦＥＴ１２は図
２と同じ構成であり、ＦＥＴ１３はｎ型半導体基板１の
表面層にｐ型ウエル層が形成され、このｐ型ウエル層に
選択的にｎ+ 型のドレイン領域１５およびソース領域１
６が形成されている。その他の構成はＦＥＴ４と同じで
ある。
【００２０】ＦＥＴ１３はソース・ドレイン間に電圧を
印加した状態では、ゲート絶縁膜７直下の半導体基板１
の表面層にｎチャネルが形成されており、オン状態とな
っている。半導体基板２とアノード１１との間に電圧を
印加すると、電界強度の大きいエミッタ８の先端部から
電子ｅが放出される。放出された電子ｅはゲート絶縁膜
７に達し、ゲート絶縁膜７に電荷を蓄積し、この電荷の
蓄積により、ゲート絶縁膜７直下のｎ型半導体基板１の
表面層にｐチャネルが形成されＦＥＴ１２がオンし、Ｆ
ＥＴ１３はオフする。
印加した状態では、ゲート絶縁膜７直下の半導体基板１
の表面層にｎチャネルが形成されており、オン状態とな
っている。半導体基板２とアノード１１との間に電圧を
印加すると、電界強度の大きいエミッタ８の先端部から
電子ｅが放出される。放出された電子ｅはゲート絶縁膜
７に達し、ゲート絶縁膜７に電荷を蓄積し、この電荷の
蓄積により、ゲート絶縁膜７直下のｎ型半導体基板１の
表面層にｐチャネルが形成されＦＥＴ１２がオンし、Ｆ
ＥＴ１３はオフする。
【００２１】半導体基板２とアノード１１との間への電
圧の印加を停止することにより、電子ｅのエッミタ９か
らの放出が停止され、絶縁膜７に蓄積された電荷の放電
により、Ｐチャネルが消えＦＥＴ１２がオフとなり、Ｆ
ＥＴ１３はオンする。図５は、本発明の異なる実施例の
断面図である。図５は図２のゲート絶縁膜７上にゲート
絶縁膜１７を形成したものである。このようにゲート絶
縁膜を二重に形成したものでは電界放出された電子ｅが
主に両ゲート絶縁膜７，１７の界面に蓄積され、ゲート
絶縁膜７の劣化を防止することができる。ゲート絶縁膜
１７はＳｉ3 Ｎ4 により形成するのが好ましい。
圧の印加を停止することにより、電子ｅのエッミタ９か
らの放出が停止され、絶縁膜７に蓄積された電荷の放電
により、Ｐチャネルが消えＦＥＴ１２がオフとなり、Ｆ
ＥＴ１３はオンする。図５は、本発明の異なる実施例の
断面図である。図５は図２のゲート絶縁膜７上にゲート
絶縁膜１７を形成したものである。このようにゲート絶
縁膜を二重に形成したものでは電界放出された電子ｅが
主に両ゲート絶縁膜７，１７の界面に蓄積され、ゲート
絶縁膜７の劣化を防止することができる。ゲート絶縁膜
１７はＳｉ3 Ｎ4 により形成するのが好ましい。
【００２２】
【発明の効果】本発明によれば、ゲート電圧はゲート絶
縁膜上に電子を照射し、この電子によりゲート絶縁膜に
蓄積する電荷により発生する電圧とする。電子照射によ
りゲート絶縁膜上に発生するゲート電圧は、ゲート絶縁
膜の静電容量と無関係となり、スイッチング損失の低減
とスイッチング速度の高速化とを同時に達成することが
出来る。
縁膜上に電子を照射し、この電子によりゲート絶縁膜に
蓄積する電荷により発生する電圧とする。電子照射によ
りゲート絶縁膜上に発生するゲート電圧は、ゲート絶縁
膜の静電容量と無関係となり、スイッチング損失の低減
とスイッチング速度の高速化とを同時に達成することが
出来る。
【００２３】また、ゲート電圧印加のためのゲート配線
が不要となるためここでもスイッチング速度の高速化を
達成することが出来る。更に、スイッチング損失の低減
はスイッチング損失により発生する熱の放熱構造の簡略
化が可能となり、本発明によるＭＯＳ構造を有するスイ
ッチング素子を使用する装置は、高周波領域でのスイッ
チングと小型化を実現できる。
が不要となるためここでもスイッチング速度の高速化を
達成することが出来る。更に、スイッチング損失の低減
はスイッチング損失により発生する熱の放熱構造の簡略
化が可能となり、本発明によるＭＯＳ構造を有するスイ
ッチング素子を使用する装置は、高周波領域でのスイッ
チングと小型化を実現できる。
【図１】本発明の概略図
【図２】本発明の一実施例の半導体装置の要部断面図
【図３】図２による半導体装置をスイッチングする回路
図
図
【図４】本発明の他の実施例の半導体装置の要部断面図
【図５】本発明のさらなる他の実施例の要部断面図
【図６】従来の縦型ＭＯＳＦＥＴの断面図
１，２ 半導体基板 ３ 真空封止領域 ５，１５ ドレイン領域 ６，１６ ソース領域 ７，１７ ゲート絶縁膜 ８ コレクタ ９ エミッタ １０ 絶縁膜 １１ アノード ６１、６２ 孔
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01J 19/24 H01J 19/38 H01J 21/10 H01L 29/66
Claims (5)
- 【請求項１】表面層に第一の第一導電型領域、第二導電
型チャネル形成領域および第二の第一導電型半導体領域
が連続して形成され、該第二導電型チャネル形成領域表
面上にゲート絶縁膜が形成された半導体基板と、電界放
出部が形成され、前記半導体基板と共に真空領域を形成
する電界放出基板とからなり、前記電界放出部から放出
された電子が前記ゲート絶縁膜に照射されるように前記
ゲート絶縁膜と前記電界放出部とが対向して形成され
た、 ことを特徴とする半導体装置。 - 【請求項２】請求項１記載の半導体装置において、前記
電界放出基板が半導体基板からなり、前記電界放出部は
前記半導体基板上に形成されるエミッタ（アノード）と
半導体基板上に絶縁層を介して形成されるアノード（エ
ミッタ）とからなり、真空中でアノードに電子を引き出
すための電圧を印加して前記エミッタから電子を放出さ
せる、 ことを特徴とする半導体装置。 - 【請求項３】請求項２に記載の半導体装置において、前
記ゲート絶縁膜と電界放出部との間に、電界放出部から
放出された電子をゲート絶縁膜に引き寄せるためのコレ
クタが形成された、 ことを特徴とする半導体装置。 - 【請求項４】請求項３に記載の半導体装置において、前
記コレクタが前記ゲート絶縁膜の上に形成された、 ことを特徴とする半導体装置。 - 【請求項５】請求項１〜４のいずれかに記載の半導体装
置において、ゲート絶縁膜が二重に形成された、 ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25823996A JP3324407B2 (ja) | 1996-09-30 | 1996-09-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25823996A JP3324407B2 (ja) | 1996-09-30 | 1996-09-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10107273A JPH10107273A (ja) | 1998-04-24 |
| JP3324407B2 true JP3324407B2 (ja) | 2002-09-17 |
Family
ID=17317468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25823996A Expired - Fee Related JP3324407B2 (ja) | 1996-09-30 | 1996-09-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3324407B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101774480B1 (ko) * | 2011-08-16 | 2017-09-04 | 에레즈 할라미 | 전계 효과 트랜지스터의 비접촉 제어를 위한 방법 및 장치 그리고 두 개의 전자 장치들을 상호연결하는 방법 |
-
1996
- 1996-09-30 JP JP25823996A patent/JP3324407B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10107273A (ja) | 1998-04-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100207338B1 (ko) | 드라이버 회로 | |
| JP2942732B2 (ja) | 短絡アノード水平型絶縁ゲートバイポーラトランジスタ | |
| JP3356644B2 (ja) | 半導体整流装置の駆動方法 | |
| JPS58501205A (ja) | モノリシツクに合併されたｆｅｔ及びバイポ−ラ接合トランジスタ | |
| US6441654B1 (en) | Inductive load driving circuit | |
| US6118141A (en) | Emitter-switched thyristor | |
| JPH06177733A (ja) | パワーｍｏｓｆｅｔの駆動回路 | |
| KR20000069747A (ko) | 반도체 장치 | |
| JP3324407B2 (ja) | 半導体装置 | |
| US5637888A (en) | Insulated gate thyristor | |
| JP3206395B2 (ja) | 半導体装置 | |
| JPH08195490A (ja) | 誘導性負荷に電源供給、再循環および減磁を行なうための半導体素子 | |
| JP3228063B2 (ja) | Ｍｏｓゲート型サイリスタおよびその駆動方法 | |
| JPH05114737A (ja) | 伝導度変調型ｍｏｓｆｅｔ | |
| US6680503B2 (en) | Field-effect transistor structure with an insulated gate | |
| JPH05315618A (ja) | 絶縁ゲート型半導体装置 | |
| JPH047592B2 (ja) | ||
| JPH0645592A (ja) | 複合型半導体装置 | |
| JP3279281B2 (ja) | 半導体集積回路装置 | |
| JP2002319680A (ja) | 半導体装置 | |
| JP3185558B2 (ja) | 絶縁ゲート型サイリスタ | |
| JPH07235662A (ja) | 静電誘導型半導体素子 | |
| JP3278497B2 (ja) | 絶縁ゲート型電力用半導体素子 | |
| JPH0258372A (ja) | 半導体回路装置 | |
| JP2700026B2 (ja) | 絶縁ゲートバイポーラ導通形トランジスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 6 Free format text: PAYMENT UNTIL: 20080705 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 6 Free format text: PAYMENT UNTIL: 20080705 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090705 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |