JPH07235662A - 静電誘導型半導体素子 - Google Patents
静電誘導型半導体素子Info
- Publication number
- JPH07235662A JPH07235662A JP2460394A JP2460394A JPH07235662A JP H07235662 A JPH07235662 A JP H07235662A JP 2460394 A JP2460394 A JP 2460394A JP 2460394 A JP2460394 A JP 2460394A JP H07235662 A JPH07235662 A JP H07235662A
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- Japan
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- cathode
- electrode
- groove
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Abstract
(57)【要約】
【目的】 ターンオフ時の電力損失が小さい高性能の静
電誘導型半導体素子を得る。 【構成】 静電誘導型半導体素子において、ベース領域
１２とは反対導電型の第１の高不純物濃度領域１４を形
成し、カソード領域１２と第１の高不純物濃度領域の両
表面を電極１６により短絡するとともに、ベース領域１
２のカソード領域１３，１３に挟まれた部位に溝２０を
設け、ベース領域１２とは反対導電型の第２の高不純物
濃度領域２１を溝２０の底部に位置して設け、溝２０の
側面に沿って絶縁ゲート電極１７を設け、第２の高不純
物濃度領域２１とカソード電極１６を電気的に接続す
る。
電誘導型半導体素子を得る。 【構成】 静電誘導型半導体素子において、ベース領域
１２とは反対導電型の第１の高不純物濃度領域１４を形
成し、カソード領域１２と第１の高不純物濃度領域の両
表面を電極１６により短絡するとともに、ベース領域１
２のカソード領域１３，１３に挟まれた部位に溝２０を
設け、ベース領域１２とは反対導電型の第２の高不純物
濃度領域２１を溝２０の底部に位置して設け、溝２０の
側面に沿って絶縁ゲート電極１７を設け、第２の高不純
物濃度領域２１とカソード電極１６を電気的に接続す
る。
Description
【０００１】
【産業上の利用分野】本発明は絶縁ゲート構造を有する
静電誘導型サイリスタやトランジスタ等のターンオフ特
性を改良した静電誘導型半導体素子に関する。
静電誘導型サイリスタやトランジスタ等のターンオフ特
性を改良した静電誘導型半導体素子に関する。
【０００２】
【従来の技術】絶縁ゲート型静電誘導サイリスタ（ＭＯ
Ｓ−ＳＩサイリスタ）は、図３に示す基本構成を有し、
特公昭６１−４８７９０号公報などに示されている。
Ｓ−ＳＩサイリスタ）は、図３に示す基本構成を有し、
特公昭６１−４８７９０号公報などに示されている。
【０００３】図３はこの種の従来の絶縁ゲート型静電誘
導サイリスタを示すもので、同図において１１はアノー
ド領域（Ｐ+領域）、１２は高抵抗領域（ｎ-領域）であ
るベース領域、１３はカソード領域（ｎ+領域）、１４
はＰ+領域、１５はアノード電極、１６はカソード電
極、１７はゲート電極、１８はＳｉＯ2やＳｉ3Ｎ4等の
絶縁層、Ａはアノード端子、Ｋはカソード端子、Ｇはゲ
ート端子である。
導サイリスタを示すもので、同図において１１はアノー
ド領域（Ｐ+領域）、１２は高抵抗領域（ｎ-領域）であ
るベース領域、１３はカソード領域（ｎ+領域）、１４
はＰ+領域、１５はアノード電極、１６はカソード電
極、１７はゲート電極、１８はＳｉＯ2やＳｉ3Ｎ4等の
絶縁層、Ａはアノード端子、Ｋはカソード端子、Ｇはゲ
ート端子である。
【０００４】図３の構造のものは、ゲート端子Ｇにバイ
アスが無い状態でアノード端子Ａが正、カソード端子Ｋ
が負となる電源を接続して負荷につなぐと、Ｐ+ｎ-ｎ+
の方向に電流が流れる。ゲート端子Ｇを負にバイアスす
ると、絶縁層１８を介してその表面に設けたゲート電極
１７によりその表面に近いｎ-層１２中に反転層である
チャンネル１９が形成され、このチャンネル１９はゲー
ト逆バイアス電圧Ｖａの（Ｖａ）１／２に比例した形で
ｎ-層１２中に広がり、図示するように接合全表面にチ
ャンネル１９が形成されて電流を阻止し、いわゆるオフ
状態になる。ゲート逆バイアスを除けば（あるいは正に
すれば）、チャンネル１９は除かれオン状態になる。
アスが無い状態でアノード端子Ａが正、カソード端子Ｋ
が負となる電源を接続して負荷につなぐと、Ｐ+ｎ-ｎ+
の方向に電流が流れる。ゲート端子Ｇを負にバイアスす
ると、絶縁層１８を介してその表面に設けたゲート電極
１７によりその表面に近いｎ-層１２中に反転層である
チャンネル１９が形成され、このチャンネル１９はゲー
ト逆バイアス電圧Ｖａの（Ｖａ）１／２に比例した形で
ｎ-層１２中に広がり、図示するように接合全表面にチ
ャンネル１９が形成されて電流を阻止し、いわゆるオフ
状態になる。ゲート逆バイアスを除けば（あるいは正に
すれば）、チャンネル１９は除かれオン状態になる。
【０００５】
【発明が解決しようとする課題】図３に示す絶縁ゲート
型静電誘導サイリスタの特長は、オン状態では通常のダ
イオード特性であるから導通損失が小さい。また、オフ
過程ではゲートが絶縁されていることから、絶縁膜１８
とゲート電極１７で形成される容量Ｃの充放電がゲート
電力として外部から印加するだけで良いから、制御電力
が小さくて良い特長がある。従って、高周波大電力を制
御できる素子として注目されるものである。
型静電誘導サイリスタの特長は、オン状態では通常のダ
イオード特性であるから導通損失が小さい。また、オフ
過程ではゲートが絶縁されていることから、絶縁膜１８
とゲート電極１７で形成される容量Ｃの充放電がゲート
電力として外部から印加するだけで良いから、制御電力
が小さくて良い特長がある。従って、高周波大電力を制
御できる素子として注目されるものである。
【０００６】しかしながら、図４に示すように、ターン
オフ時のテイル電流ｉTが大きく、これによりターン損
失が大きいという問題がある。すなわち、図４はゲート
を逆バイアスしてターンオフさせた時の電流ｉ（ｔ）と
アノード・カソード間端子電圧ｖ（ｔ）を時間に対して
示したもので、電力損失Ｐ（ｔ）はｖ（ｔ）×ｉ（ｔ）
の値であるが、テイル電流ｉTが大きいとＰ（ｔ）が大
きくなる。従って、動作時の発生損失が大きくなり、高
周波化が難しいという欠点があった。
オフ時のテイル電流ｉTが大きく、これによりターン損
失が大きいという問題がある。すなわち、図４はゲート
を逆バイアスしてターンオフさせた時の電流ｉ（ｔ）と
アノード・カソード間端子電圧ｖ（ｔ）を時間に対して
示したもので、電力損失Ｐ（ｔ）はｖ（ｔ）×ｉ（ｔ）
の値であるが、テイル電流ｉTが大きいとＰ（ｔ）が大
きくなる。従って、動作時の発生損失が大きくなり、高
周波化が難しいという欠点があった。
【０００７】本発明は上述の問題点に鑑みてなされたも
ので、その目的はターンオフ時の電力損失が小さい高性
能の静電誘導型半導体素子を提供することである。
ので、その目的はターンオフ時の電力損失が小さい高性
能の静電誘導型半導体素子を提供することである。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明の絶縁ゲート型静電誘導半導体素子は、高抵
抗半導体層であるベース領域の一方の主表面にアノード
領域を設け、他方の主表面にカソード領域を設けかつこ
のカソード領域とは反対導電型の第１の高不純物濃度領
域を形成し、前記カソード領域と第１の高不純物濃度領
域の両表面を電極により短絡するとともに、前記ベース
領域の前記カソード領域に挟まれた部位に溝を設け、前
記ベース領域とは反対導電型の第２の高不純物濃度領域
を前記溝の底部に位置して設け、前記溝の表面に沿って
絶縁ゲート電極を設け、前記第２の高不純物濃度領域と
前記カソード電極を電気的に接続して、構成したことを
特徴とする。
に、本発明の絶縁ゲート型静電誘導半導体素子は、高抵
抗半導体層であるベース領域の一方の主表面にアノード
領域を設け、他方の主表面にカソード領域を設けかつこ
のカソード領域とは反対導電型の第１の高不純物濃度領
域を形成し、前記カソード領域と第１の高不純物濃度領
域の両表面を電極により短絡するとともに、前記ベース
領域の前記カソード領域に挟まれた部位に溝を設け、前
記ベース領域とは反対導電型の第２の高不純物濃度領域
を前記溝の底部に位置して設け、前記溝の表面に沿って
絶縁ゲート電極を設け、前記第２の高不純物濃度領域と
前記カソード電極を電気的に接続して、構成したことを
特徴とする。
【０００９】
【作用】ゲートをバイアスすると、電流はアノード電極
からカソード電極に向かって流れる。この状態でゲート
に逆バイアスをかけると、絶縁ゲート電極を介してベー
ス領域中に反転層が形成されるが、この過程でベース領
域に蓄積された正孔またしキャリアは第２の高不純物濃
度領域を通して掃引され、テイル電流値が低減される。
からカソード電極に向かって流れる。この状態でゲート
に逆バイアスをかけると、絶縁ゲート電極を介してベー
ス領域中に反転層が形成されるが、この過程でベース領
域に蓄積された正孔またしキャリアは第２の高不純物濃
度領域を通して掃引され、テイル電流値が低減される。
【００１０】
【実施例】以下に本発明の実施例を図１〜図２を参照し
ながら説明する。
ながら説明する。
【００１１】図１は本発明の実施例による静電誘導型半
導体素子である絶縁ゲート型静電誘導サイリスタの断面
構造例である。図１において、図３のものと同一又は相
当部分には同一符号が付されている。
導体素子である絶縁ゲート型静電誘導サイリスタの断面
構造例である。図１において、図３のものと同一又は相
当部分には同一符号が付されている。
【００１２】更に、詳しくは、高抵抗ｎ-領域であるベ
ース領域１２の一方の主表面にｎ+カソード領域１３が
設けられ、カソード領域１３とベース領域１２に渡って
第１の高不純物濃度領域（Ｐ+領域）１４が設けられて
いる。１５はアルミニウムなどのアノード電極、１６は
アルミニウム，モリブデン，タングステンなどの金属や
低抵抗シリコンよりなるゲート電極、１７は低抵抗ポリ
シリコン，アルミニウム，モリブデン，タングステン等
の金属もしくはこれらの複合構造よりなるゲート電極、
１８はＳｉＯ2，Ｓｉ3ＣＮ4，Ａｌ2Ｏ3等やこれらを組
み合わせた絶縁層である。カソード電極１６はｎ+領域
１３とＰ+領域１４の双方にオーミック接触している。
ース領域１２の一方の主表面にｎ+カソード領域１３が
設けられ、カソード領域１３とベース領域１２に渡って
第１の高不純物濃度領域（Ｐ+領域）１４が設けられて
いる。１５はアルミニウムなどのアノード電極、１６は
アルミニウム，モリブデン，タングステンなどの金属や
低抵抗シリコンよりなるゲート電極、１７は低抵抗ポリ
シリコン，アルミニウム，モリブデン，タングステン等
の金属もしくはこれらの複合構造よりなるゲート電極、
１８はＳｉＯ2，Ｓｉ3ＣＮ4，Ａｌ2Ｏ3等やこれらを組
み合わせた絶縁層である。カソード電極１６はｎ+領域
１３とＰ+領域１４の双方にオーミック接触している。
【００１３】目標とする耐圧を得るにカソード電極間に
所定の間隔、幅、深さの溝２０を形成後、その溝の底部
表面上に第２の高不純物濃度領域（Ｐ+層）２１を形成
し、溝２０の側面に酸化膜１８を設ける。Ｐ+層２１の
表面に電極２２を、又アノード領域１１の表面にアノー
ド電極１５を、ｎ+層１３とｎ+層１４には両者にまたが
ったカソード電極１６を設ける。更に、酸化膜１８の表
面に絶縁ゲート電極１７を設ける。
所定の間隔、幅、深さの溝２０を形成後、その溝の底部
表面上に第２の高不純物濃度領域（Ｐ+層）２１を形成
し、溝２０の側面に酸化膜１８を設ける。Ｐ+層２１の
表面に電極２２を、又アノード領域１１の表面にアノー
ド電極１５を、ｎ+層１３とｎ+層１４には両者にまたが
ったカソード電極１６を設ける。更に、酸化膜１８の表
面に絶縁ゲート電極１７を設ける。
【００１４】Ｐ+層２１に接着した電極２３とカソード
電極１６は図示しない別の部分で電気的に接続されてい
る。
電極１６は図示しない別の部分で電気的に接続されてい
る。
【００１５】上記構成の絶縁ゲート型静電誘導サイリス
タにおいて、オン状態に関しては図３のものと同様であ
る。すなわち、ゲートをオープン又は正にバイアスを印
加した状態では電流はアノード電極１５からカソード電
極１６に向かってＰＮダイオードと同じように流れる。
次にこの状態でゲートに負のバイアスすなわちゲート電
極１７に負の電圧を印加すると酸化膜１８を介してｎ-
層１２中に反転層が形成されるが、この過程でｎ-１２
中に蓄積されていた正孔はＰ+層２１を通してカソード
側に掃引される。この結果、図２に示すように、テイル
電流ｉTの値が図４の場合と比較して大幅に低減され
る。
タにおいて、オン状態に関しては図３のものと同様であ
る。すなわち、ゲートをオープン又は正にバイアスを印
加した状態では電流はアノード電極１５からカソード電
極１６に向かってＰＮダイオードと同じように流れる。
次にこの状態でゲートに負のバイアスすなわちゲート電
極１７に負の電圧を印加すると酸化膜１８を介してｎ-
層１２中に反転層が形成されるが、この過程でｎ-１２
中に蓄積されていた正孔はＰ+層２１を通してカソード
側に掃引される。この結果、図２に示すように、テイル
電流ｉTの値が図４の場合と比較して大幅に低減され
る。
【００１６】図３の構造のものでは、テイル電流ｉTを
小さくするためにｎ-ベース領域１２中に欠陥を作って
ライフタイムを小さくするいわゆるライフタイム制御を
する必要があるが、これは導通時の電力損失（順電圧降
下値が増加する）を増加させる結果となる。
小さくするためにｎ-ベース領域１２中に欠陥を作って
ライフタイムを小さくするいわゆるライフタイム制御を
する必要があるが、これは導通時の電力損失（順電圧降
下値が増加する）を増加させる結果となる。
【００１７】これに対して、図１の構成とすることによ
り、ライフタイム制御をすることなく、テイル電流を低
減でき、導通時の電力損失も増加することもない。ま
た、製造方法も図３のものと全く変わらずに構成でき、
面積利用率すなわちカソード部の有効面積（ｎ＋領域１
３の面積）も低減されることなくＰ+領域２１を設ける
ことが出来る。
り、ライフタイム制御をすることなく、テイル電流を低
減でき、導通時の電力損失も増加することもない。ま
た、製造方法も図３のものと全く変わらずに構成でき、
面積利用率すなわちカソード部の有効面積（ｎ＋領域１
３の面積）も低減されることなくＰ+領域２１を設ける
ことが出来る。
【００１８】なお、上記実施例ではＰ+アノード領域１
１をｎ-ベース領域１２の全面に設けた構成で説明した
が、本発明では、部分的に短絡したいわゆるアノード短
絡構造でもよく、また各部の導電型をまったく反転した
ものでもよい。
１をｎ-ベース領域１２の全面に設けた構成で説明した
が、本発明では、部分的に短絡したいわゆるアノード短
絡構造でもよく、また各部の導電型をまったく反転した
ものでもよい。
【００１９】
【発明の効果】本発明は、上述の如くであって、高抵抗
半導体層であるベース領域の一方の主表面にアノード領
域を設け、他方の主表面にカソード領域を設けかつこの
カソード領域とは反対導電型の第１の高不純物濃度領域
を形成し、前記カソード領域と第１の高不純物濃度領域
の両表面を電極により短絡するとともに、前記ベース領
域の前記カソード領域に挟まれた部位に溝を設け、前記
ベース領域とは反対導電型の第２の高不純物濃度領域を
前記溝の底部に位置して設け、前記溝の表面に沿って絶
縁ゲート電極を設け、第２の高濃度不純物領と前記カソ
ード電極を電気的に接続し、絶縁ゲート電極に印加する
電圧でオン／オフ制御するものであるから、ターンオフ
時のテイル電流が小さく電力損失の低減を図った高性能
な静電誘導型半導体素子が得られる。
半導体層であるベース領域の一方の主表面にアノード領
域を設け、他方の主表面にカソード領域を設けかつこの
カソード領域とは反対導電型の第１の高不純物濃度領域
を形成し、前記カソード領域と第１の高不純物濃度領域
の両表面を電極により短絡するとともに、前記ベース領
域の前記カソード領域に挟まれた部位に溝を設け、前記
ベース領域とは反対導電型の第２の高不純物濃度領域を
前記溝の底部に位置して設け、前記溝の表面に沿って絶
縁ゲート電極を設け、第２の高濃度不純物領と前記カソ
ード電極を電気的に接続し、絶縁ゲート電極に印加する
電圧でオン／オフ制御するものであるから、ターンオフ
時のテイル電流が小さく電力損失の低減を図った高性能
な静電誘導型半導体素子が得られる。
【図１】本発明の実施例による静電誘導型半導体素子の
断面図。
断面図。
【図２】図１の静電誘導型半導体素子の電気特性図。
【図３】従来の静電誘導型半導体素子の断面図。
【図４】図３の静電誘導型半導体素子の電気特性図。
１１…アノード領域 １２…ベース領域 １３…カソード領域 １４…第１の高不純物濃度領域 １５…アノード電極 １６…カソード領域 １７…ゲート電極 １８…絶縁膜 ２０…溝 ２１…第２の高不純物濃度領域 ２２…電極
Claims (1)
- 【請求項１】 高抵抗半導体層であるベース領域の一方
の主表面にアノード領域を設け、他方の主表面にカソー
ド領域を設けかつこのカソード領域とは反対導電型の第
１の高不純物濃度領域を形成し、前記カソード領域と第
１の高不純物濃度領域の両表面を電極により短絡すると
ともに、前記ベース領域の前記カソード領域に挟まれた
部位に溝を設け、前記ベース領域とは反対導電型の第２
の高不純物濃度領域を前記溝の底部に位置して設け、前
記溝の側面に沿って絶縁ゲート電極を設け、前記第２の
高不純物濃度領域と前記カソード電極を電気的に接続し
て、構成したことを特徴とする、静電誘導型半導体素
子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2460394A JPH07235662A (ja) | 1994-02-23 | 1994-02-23 | 静電誘導型半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2460394A JPH07235662A (ja) | 1994-02-23 | 1994-02-23 | 静電誘導型半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07235662A true JPH07235662A (ja) | 1995-09-05 |
Family
ID=12142733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2460394A Pending JPH07235662A (ja) | 1994-02-23 | 1994-02-23 | 静電誘導型半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07235662A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998012755A1 (fr) * | 1996-09-17 | 1998-03-26 | Ngk Insulators, Ltd. | Dispositif semi-conducteur |
| EP0862222A1 (en) * | 1996-09-19 | 1998-09-02 | Ngk Insulators, Ltd. | Semiconductor device and process for manufacturing the same |
-
1994
- 1994-02-23 JP JP2460394A patent/JPH07235662A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998012755A1 (fr) * | 1996-09-17 | 1998-03-26 | Ngk Insulators, Ltd. | Dispositif semi-conducteur |
| US6180965B1 (en) | 1996-09-17 | 2001-01-30 | Ngk Insulators, Ltd. | Semiconductor device having a static induction in a recessed portion |
| EP0862222A1 (en) * | 1996-09-19 | 1998-09-02 | Ngk Insulators, Ltd. | Semiconductor device and process for manufacturing the same |
| EP0862222A4 (en) * | 1996-09-19 | 1999-12-01 | Ngk Insulators Ltd | SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD |
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