JP2002319680A - 半導体装置 - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
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- H01L29/063—Reduced surface field [RESURF] pn-junction structures
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Abstract
(57)【要約】
【課題】高耐圧および低オン抵抗を維持しながら高速化
および耐量の向上を図れる半導体装置を提供する。 【解決手段】絶縁層２上の半導体層３内に、ｎ形ドレイ
ン領域４とｐ形ウェル領域５とが離間して形成され、ｐ
形ウェル領域５にｎ形ソース領域６が形成される。ｐ形
ウェル領域５においてｎ形ソース領域６とｎ形ドレイン
領域４との間に介在する部位の上には、ゲート絶縁膜８
を介してゲート電極９が形成される。半導体層３には、
ｐ形ウェル領域５とｎ形ドレイン領域４との間に介在す
る部分にｎ形半導体領域３ａとｐ形半導体領域３ｂとが
ゲート幅方向において交互に形成される。ｎ形半導体領
域３ａの表面側にｎ形半導体領域３ａの深さ方向に埋め
込まれた形でシリコン酸化膜からなる選択絶縁膜１４が
形成され、ｎ形半導体領域３ａの厚みがｐ形半導体領域
３ｂの厚みに比べて薄くなる。
および耐量の向上を図れる半導体装置を提供する。 【解決手段】絶縁層２上の半導体層３内に、ｎ形ドレイ
ン領域４とｐ形ウェル領域５とが離間して形成され、ｐ
形ウェル領域５にｎ形ソース領域６が形成される。ｐ形
ウェル領域５においてｎ形ソース領域６とｎ形ドレイン
領域４との間に介在する部位の上には、ゲート絶縁膜８
を介してゲート電極９が形成される。半導体層３には、
ｐ形ウェル領域５とｎ形ドレイン領域４との間に介在す
る部分にｎ形半導体領域３ａとｐ形半導体領域３ｂとが
ゲート幅方向において交互に形成される。ｎ形半導体領
域３ａの表面側にｎ形半導体領域３ａの深さ方向に埋め
込まれた形でシリコン酸化膜からなる選択絶縁膜１４が
形成され、ｎ形半導体領域３ａの厚みがｐ形半導体領域
３ｂの厚みに比べて薄くなる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に高耐圧、低オン抵抗のパワー半導体装置に関す
るするものである。
し、特に高耐圧、低オン抵抗のパワー半導体装置に関す
るするものである。
【０００２】
【従来の技術】従来より、ＯＡ機器、情報通信機器、照
明器具などの電源分野において、電源回路の小型化や低
消費電力化が望まれており、電源回路の周波数を高く
し、回路の受動部品を小型化する試みが各所で行われて
いる。この分野における電源回路に適用されるデバイス
として、制御回路との複合化が簡単な半導体装置である
ＳＯＩ構造を利用した横型二重拡散型ＭＯＳＦＥＴ（La
teral Double DiffusedMOSFET：以下、ＬＤＭＯＳＦ
ＥＴと略称する）が注目されている。ＳＯＩ構造を利用
したＬＤＭＯＳＦＥＴは、シリコン基板（半導体基板）
上に二酸化シリコン（ＳｉＯ2）からなる絶縁層を介し
て形成されたシリコン層（半導体層）にドレイン領域と
ウェル領域とが離間して形成されウェル領域の表面側に
ソース領域が形成されている。
明器具などの電源分野において、電源回路の小型化や低
消費電力化が望まれており、電源回路の周波数を高く
し、回路の受動部品を小型化する試みが各所で行われて
いる。この分野における電源回路に適用されるデバイス
として、制御回路との複合化が簡単な半導体装置である
ＳＯＩ構造を利用した横型二重拡散型ＭＯＳＦＥＴ（La
teral Double DiffusedMOSFET：以下、ＬＤＭＯＳＦ
ＥＴと略称する）が注目されている。ＳＯＩ構造を利用
したＬＤＭＯＳＦＥＴは、シリコン基板（半導体基板）
上に二酸化シリコン（ＳｉＯ2）からなる絶縁層を介し
て形成されたシリコン層（半導体層）にドレイン領域と
ウェル領域とが離間して形成されウェル領域の表面側に
ソース領域が形成されている。
【０００３】また、近年、電源回路やシステムの小型化
や低消費電力化を推進する目的で、オフ状態でのドレイ
ン・ソース間電圧（耐圧）を高く維持しながら動作時の
オン抵抗を低くすること（素子動作時の大電流化）が可
能な半導体装置として特開２０００−２８６４１７号公
報に記載された所謂マルチリサーフ構造（スーパージャ
ンクション構造）のＬＤＭＯＳＦＥＴが知られている。
や低消費電力化を推進する目的で、オフ状態でのドレイ
ン・ソース間電圧（耐圧）を高く維持しながら動作時の
オン抵抗を低くすること（素子動作時の大電流化）が可
能な半導体装置として特開２０００−２８６４１７号公
報に記載された所謂マルチリサーフ構造（スーパージャ
ンクション構造）のＬＤＭＯＳＦＥＴが知られている。
【０００４】この公報に開示されたＬＤＭＯＳＦＥＴ
は、例えば、図４ないし図６に示すように、ｎ形のシリ
コン基板からなる半導体支持基板１上に二酸化シリコン
からなる絶縁層２を介してシリコンからなる半導体層３
が形成されたＳＯＩ構造を利用しており、半導体層３内
に、ｎ形ドレイン領域（ｎ+ドレイン）４とｐ形ウェル
領域５とが離間して形成されている。ｐ形ウェル領域５
は、半導体層３の主表面から絶縁層２に達する深さまで
形成されている。また、ｐ形ウェル領域５内の主表面側
にはｎ形ソース領域（ｎ+ソース）６が形成されてい
る。
は、例えば、図４ないし図６に示すように、ｎ形のシリ
コン基板からなる半導体支持基板１上に二酸化シリコン
からなる絶縁層２を介してシリコンからなる半導体層３
が形成されたＳＯＩ構造を利用しており、半導体層３内
に、ｎ形ドレイン領域（ｎ+ドレイン）４とｐ形ウェル
領域５とが離間して形成されている。ｐ形ウェル領域５
は、半導体層３の主表面から絶縁層２に達する深さまで
形成されている。また、ｐ形ウェル領域５内の主表面側
にはｎ形ソース領域（ｎ+ソース）６が形成されてい
る。
【０００５】ｐ形ウェル領域５においてｎ形ソース領域
６とｎ形ドレイン領域４との間に介在する部位の上に
は、薄い酸化膜（ＳｉＯ2膜）よりなるゲート絶縁膜８
を介してゲート電極９が形成されている。また、ｎ形ド
レイン領域４上にはドレイン電極１０が形成され、ｐ形
ウェル領域５とｎ形ソース領域６とに跨る形でソース電
極１１が形成されている。ここに、ソース電極１１とｐ
形ウェル領域５とは、ｐ形ウェル領域５内に設けられた
ｐ形ベースコンタクト領域（ｐ+ベースコンタクト）７
を介して電気的に接続されている。
６とｎ形ドレイン領域４との間に介在する部位の上に
は、薄い酸化膜（ＳｉＯ2膜）よりなるゲート絶縁膜８
を介してゲート電極９が形成されている。また、ｎ形ド
レイン領域４上にはドレイン電極１０が形成され、ｐ形
ウェル領域５とｎ形ソース領域６とに跨る形でソース電
極１１が形成されている。ここに、ソース電極１１とｐ
形ウェル領域５とは、ｐ形ウェル領域５内に設けられた
ｐ形ベースコンタクト領域（ｐ+ベースコンタクト）７
を介して電気的に接続されている。
【０００６】また、半導体層３には、ｐ形ウェル領域５
とｎ形ドレイン領域４との間に介在する部分にそれぞれ
ｐ形ウェル領域５からｎ形ドレイン領域４に向かうｎ形
半導体領域３ａ’とｐ形半導体領域３ｂ’とがゲート幅
方向（図５における上下方向）において交互に形成され
ている。
とｎ形ドレイン領域４との間に介在する部分にそれぞれ
ｐ形ウェル領域５からｎ形ドレイン領域４に向かうｎ形
半導体領域３ａ’とｐ形半導体領域３ｂ’とがゲート幅
方向（図５における上下方向）において交互に形成され
ている。
【０００７】上述のマルチリサーフ構造のＬＤＭＯＳＦ
ＥＴでは、従来のＳＯＩ構造を利用したＬＤＭＯＳＦＥ
Ｔと同様に、ゲート電極９への印加電圧を制御すればド
レイン電極１０・ソース電極１１間に流れる電流のオン
・オフを制御することができる。すなわち、ゲート電極
９とソース電極１１との間にゲート電極９が高電位とな
るような電圧を印加することによって、ｐ形ウェル領域
５におけるゲート絶縁膜８直下にチャネルが形成され、
チャネルを通してｎ形ドレイン領域４とｎ形ソース領域
６との間に電流が流れる（オン状態となる）。ここにお
いて、マルチリサーフ構造のＬＤＭＯＳＦＥＴは、ｎ形
ドレイン領域４とチャネルとの間ではｎ形半導体領域３
ａ’を通って電流が流れる。
ＥＴでは、従来のＳＯＩ構造を利用したＬＤＭＯＳＦＥ
Ｔと同様に、ゲート電極９への印加電圧を制御すればド
レイン電極１０・ソース電極１１間に流れる電流のオン
・オフを制御することができる。すなわち、ゲート電極
９とソース電極１１との間にゲート電極９が高電位とな
るような電圧を印加することによって、ｐ形ウェル領域
５におけるゲート絶縁膜８直下にチャネルが形成され、
チャネルを通してｎ形ドレイン領域４とｎ形ソース領域
６との間に電流が流れる（オン状態となる）。ここにお
いて、マルチリサーフ構造のＬＤＭＯＳＦＥＴは、ｎ形
ドレイン領域４とチャネルとの間ではｎ形半導体領域３
ａ’を通って電流が流れる。
【０００８】ところで、マルチリサーフ構造のＬＤＭＯ
ＳＦＥＴでは、ゲート電圧が零ボルト以下の遮断状態
（オフ状態）において、図６（ａ）に示すようにｎ形半
導体領域３ａ’とｐ形ウェル領域５との接合界面および
ｎ形半導体領域３ａ’と絶縁層２との界面から空乏層１
２が拡がる点は従来のＬＤＭＯＳＦＥＴと同様である
が、図６（ｂ）に示すようにｎ形ドレイン領域４とｐ形
半導体領域３ｂ’との接合界面から空乏層１２が拡がる
とともに、図６（ｃ）に示すようにｐ形半導体領域３
ｂ’とｎ形半導体領域３ａ’との接合界面からも空乏層
が拡がるという特徴がある。ここに、空乏層１２の幅
は、ドレイン電極１０・ソース電極１１間電圧に依存
し、図６（ａ）〜（ｃ）には耐圧に達しない低電圧が印
加された時の空乏層１２の拡がりを模式的に示してあ
る。
ＳＦＥＴでは、ゲート電圧が零ボルト以下の遮断状態
（オフ状態）において、図６（ａ）に示すようにｎ形半
導体領域３ａ’とｐ形ウェル領域５との接合界面および
ｎ形半導体領域３ａ’と絶縁層２との界面から空乏層１
２が拡がる点は従来のＬＤＭＯＳＦＥＴと同様である
が、図６（ｂ）に示すようにｎ形ドレイン領域４とｐ形
半導体領域３ｂ’との接合界面から空乏層１２が拡がる
とともに、図６（ｃ）に示すようにｐ形半導体領域３
ｂ’とｎ形半導体領域３ａ’との接合界面からも空乏層
が拡がるという特徴がある。ここに、空乏層１２の幅
は、ドレイン電極１０・ソース電極１１間電圧に依存
し、図６（ａ）〜（ｃ）には耐圧に達しない低電圧が印
加された時の空乏層１２の拡がりを模式的に示してあ
る。
【０００９】したがって、マルチリサーフ構造のＬＤＭ
ＳＯＦＥＴでは、従来のＬＤＭＯＳＦＥＴよりもｎ形ド
レイン領域４とｐ形ウェル領域５との間に介在する部分
が空乏化しやすくなり、ｎ形半導体領域３ａ’およびｐ
形半導体領域３ｂ’それぞれの濃度と幅（上記ゲート幅
方向の寸法）とを最適化することによって、表面電界が
緩和され、ｎ形半導体領域３ａ’の濃度を高くしてオン
抵抗を低くしても高耐圧化を実現することができる。特
に、ｎ形ドレイン領域４近傍でのｎ形半導体領域３ａ’
の濃度、幅、および厚さを最適化することでｎ形ドレイ
ン領域４端部での電界をさらに緩和し素子の高耐圧化を
図っている。
ＳＯＦＥＴでは、従来のＬＤＭＯＳＦＥＴよりもｎ形ド
レイン領域４とｐ形ウェル領域５との間に介在する部分
が空乏化しやすくなり、ｎ形半導体領域３ａ’およびｐ
形半導体領域３ｂ’それぞれの濃度と幅（上記ゲート幅
方向の寸法）とを最適化することによって、表面電界が
緩和され、ｎ形半導体領域３ａ’の濃度を高くしてオン
抵抗を低くしても高耐圧化を実現することができる。特
に、ｎ形ドレイン領域４近傍でのｎ形半導体領域３ａ’
の濃度、幅、および厚さを最適化することでｎ形ドレイ
ン領域４端部での電界をさらに緩和し素子の高耐圧化を
図っている。
【００１０】
【発明が解決しようとする課題】ところで、マルチリサ
ーフ構造のＬＤＭＯＳＦＥＴにおいても、オフの状態に
おいて、ドレイン電極１０とソース電極１１との間にド
レイン電極１０が高電位となるように耐圧以上の電圧が
印加されると、ｎ形半導体領域３ａ’とｐ形ウェル領域
５との接合近傍で、なだれ増倍的に電子・正孔対が生成
される点は従来のＬＤＭＯＳＦＥＴと同様であるが、こ
のマルチリサーフ構造のＬＤＭＯＳＦＥＴでは、ｎ形半
導体領域３ａ’とｐ形半導体領域３ｂ’との接合近傍、
およびｐ形半導体領域３ｂ’とｎ形ドレイン領域４との
接合近傍でも、なだれ増倍的に電子・正孔対が生成され
るようになる（ブレークダウンが起こる）。このように
して生成されたキャリアはポテンシャルの勾配に従って
移動する。すなわち、正孔はｐ形半導体領域３ｂ’およ
びｐ形ウェル領域５を通ってソース電極１１へ移動し、
電子はｎ形半導体領域３ａ’およびｎ形ドレイン領域４
を通ってドレイン電極１０へ移動する。ここで、ｎ形半
導体領域３ａ’とｐ形半導体領域３ｂ’との近傍、およ
びｐ形半導体領域３ｂ’とｎ形ドレイン領域４との接合
近傍で生成された正孔はｐ形半導体領域３ｂ’を通過し
てソース電極１１へ移動するが、ｐ形半導体領域３ｂ’
の厚みが薄くなると、ｐ形半導体領域３ｂ’の断面積が
小さくなって、ｐ形半導体領域３ｂ’の抵抗が大きくな
り、結果として降伏時においてｐ形半導体領域３ｂ’で
の電圧降下が大きくなる。
ーフ構造のＬＤＭＯＳＦＥＴにおいても、オフの状態に
おいて、ドレイン電極１０とソース電極１１との間にド
レイン電極１０が高電位となるように耐圧以上の電圧が
印加されると、ｎ形半導体領域３ａ’とｐ形ウェル領域
５との接合近傍で、なだれ増倍的に電子・正孔対が生成
される点は従来のＬＤＭＯＳＦＥＴと同様であるが、こ
のマルチリサーフ構造のＬＤＭＯＳＦＥＴでは、ｎ形半
導体領域３ａ’とｐ形半導体領域３ｂ’との接合近傍、
およびｐ形半導体領域３ｂ’とｎ形ドレイン領域４との
接合近傍でも、なだれ増倍的に電子・正孔対が生成され
るようになる（ブレークダウンが起こる）。このように
して生成されたキャリアはポテンシャルの勾配に従って
移動する。すなわち、正孔はｐ形半導体領域３ｂ’およ
びｐ形ウェル領域５を通ってソース電極１１へ移動し、
電子はｎ形半導体領域３ａ’およびｎ形ドレイン領域４
を通ってドレイン電極１０へ移動する。ここで、ｎ形半
導体領域３ａ’とｐ形半導体領域３ｂ’との近傍、およ
びｐ形半導体領域３ｂ’とｎ形ドレイン領域４との接合
近傍で生成された正孔はｐ形半導体領域３ｂ’を通過し
てソース電極１１へ移動するが、ｐ形半導体領域３ｂ’
の厚みが薄くなると、ｐ形半導体領域３ｂ’の断面積が
小さくなって、ｐ形半導体領域３ｂ’の抵抗が大きくな
り、結果として降伏時においてｐ形半導体領域３ｂ’で
の電圧降下が大きくなる。
【００１１】一方、マルチリサーフ構造のＬＤＭＯＳＦ
ＥＴでは、ｎ形半導体領域３ａ’をコレクタ、ｐ形半導
体領域３ｂ’およびｐ形ウェル領域５をベース、ｎ形ソ
ース領域６をエミッタとする寄生ｎｐｎトランジスタが
形成されているので、上述のｐ形半導体領域３ｂ’での
電圧降下が増大することによって、寄生ｎｐｎトランジ
スタのベース−エミッタ間が順バイアスされるようにな
り、やがてこの寄生ｎｐｎトランジスタがオンする。こ
のような寄生ｎｐｎトランジスタが動作する現象（バイ
ポーラアクション、寄生バイポーラ効果などと呼ばれて
いる）は表面構造上一部（ＬＤＭＯＳＦＥＴのチップ面
内の一部）の領域で発生するので、電子・正孔対の生成
が加速されて流れる電流が大きくなって、さらにこの一
部の領域の温度が上昇するというような正帰還がかかる
ようになり、ついには電流の集中によって故障を誘発す
る。
ＥＴでは、ｎ形半導体領域３ａ’をコレクタ、ｐ形半導
体領域３ｂ’およびｐ形ウェル領域５をベース、ｎ形ソ
ース領域６をエミッタとする寄生ｎｐｎトランジスタが
形成されているので、上述のｐ形半導体領域３ｂ’での
電圧降下が増大することによって、寄生ｎｐｎトランジ
スタのベース−エミッタ間が順バイアスされるようにな
り、やがてこの寄生ｎｐｎトランジスタがオンする。こ
のような寄生ｎｐｎトランジスタが動作する現象（バイ
ポーラアクション、寄生バイポーラ効果などと呼ばれて
いる）は表面構造上一部（ＬＤＭＯＳＦＥＴのチップ面
内の一部）の領域で発生するので、電子・正孔対の生成
が加速されて流れる電流が大きくなって、さらにこの一
部の領域の温度が上昇するというような正帰還がかかる
ようになり、ついには電流の集中によって故障を誘発す
る。
【００１２】上述のバイポーラアクションを抑制してア
バランシェ耐量やＥＳＤ耐量のような耐量を向上するた
めにはｐ形半導体領域３ｂ’の厚みを厚くすればよい
が、ｐ形半導体領域３ｂ’の厚みを厚くすると結果的に
ｐ形半導体領域３ｂ’とｎ形半導体領域３ａ’との接合
界面の面積が増大してしまい、この面積に比例した寄生
容量も増大してしまうので、ドレイン・ソース間容量
（ドレイン電極１０とソース電極１１との間の容量）が
増大して出力容量が増大し、ＬＤＭＯＳＦＥＴのスイッ
チングの動作速度が低下して高速動作が難しくなるとい
う不具合があった。
バランシェ耐量やＥＳＤ耐量のような耐量を向上するた
めにはｐ形半導体領域３ｂ’の厚みを厚くすればよい
が、ｐ形半導体領域３ｂ’の厚みを厚くすると結果的に
ｐ形半導体領域３ｂ’とｎ形半導体領域３ａ’との接合
界面の面積が増大してしまい、この面積に比例した寄生
容量も増大してしまうので、ドレイン・ソース間容量
（ドレイン電極１０とソース電極１１との間の容量）が
増大して出力容量が増大し、ＬＤＭＯＳＦＥＴのスイッ
チングの動作速度が低下して高速動作が難しくなるとい
う不具合があった。
【００１３】本発明は上記事由に鑑みて為されたもので
あり、その目的は、高耐圧および低オン抵抗を維持しな
がら高速化および耐量の向上を図れる半導体装置を提供
することにある。
あり、その目的は、高耐圧および低オン抵抗を維持しな
がら高速化および耐量の向上を図れる半導体装置を提供
することにある。
【００１４】
【課題を解決するための手段】請求項１の発明は、上記
目的を達成するために、絶縁層上に形成された半導体層
に第１導電形のドレイン領域と第２導電形のウェル領域
とが離間して形成されるとともに、ウェル領域の主表面
側に第１導電形のソース領域が形成され、ウェル領域に
おいてソース領域とドレイン領域との間に介在する部位
の主表面上にゲート絶縁膜を介してゲート電極が形成さ
れ、ウェル領域とドレイン領域との間に介在する部分に
それぞれウェル領域からドレイン領域に向かう第１導電
形の半導体領域と第２導電形の半導体領域とがゲート幅
方向において交互に形成され、第１導電形の半導体領域
の厚みが第２導電形の半導体領域の厚みよりも薄いこと
を特徴とするものであり、ウェル領域とドレイン領域と
の間に介在する部分にそれぞれウェル領域からドレイン
領域に向かう第１導電形の半導体領域と第２導電形の半
導体領域とがゲート幅方向において交互に形成されてい
ることにより高耐圧化およびオン抵抗の低減が図れ、第
１導電形の半導体領域の厚みが第２導電形の半導体領域
の厚みよりも薄いので、第２導電形の半導体領域の厚み
が第１導電形の半導体領域の厚みよりも相対的に厚いこ
とになり、ドレイン電極とソース電極との間に耐圧以上
の電圧が印加された時には第２導電形の半導体領域と第
１導電形の半導体領域との接合近傍、および第２導電形
の半導体領域と第１導電形のドレイン領域との接合近傍
で生成された正孔が効率的にソース電極へ移動するか
ら、寄生トランジスタの動作（バイポーラアクション）
が抑制され、高耐圧および低オン抵抗を維持しながらも
アバランシェ耐量やＥＳＤ耐量のような耐量の向上を図
れ、また、第１導電形の半導体領域の厚みが第２導電形
の半導体領域の厚みよりも薄いことにより第１導電形の
半導体領域と第２導電形の半導体領域との接合界面の面
積を従来に比べて低減でき、接合面積に比例する寄生容
量を従来よりも低減できて、高速動作が可能になる。
目的を達成するために、絶縁層上に形成された半導体層
に第１導電形のドレイン領域と第２導電形のウェル領域
とが離間して形成されるとともに、ウェル領域の主表面
側に第１導電形のソース領域が形成され、ウェル領域に
おいてソース領域とドレイン領域との間に介在する部位
の主表面上にゲート絶縁膜を介してゲート電極が形成さ
れ、ウェル領域とドレイン領域との間に介在する部分に
それぞれウェル領域からドレイン領域に向かう第１導電
形の半導体領域と第２導電形の半導体領域とがゲート幅
方向において交互に形成され、第１導電形の半導体領域
の厚みが第２導電形の半導体領域の厚みよりも薄いこと
を特徴とするものであり、ウェル領域とドレイン領域と
の間に介在する部分にそれぞれウェル領域からドレイン
領域に向かう第１導電形の半導体領域と第２導電形の半
導体領域とがゲート幅方向において交互に形成されてい
ることにより高耐圧化およびオン抵抗の低減が図れ、第
１導電形の半導体領域の厚みが第２導電形の半導体領域
の厚みよりも薄いので、第２導電形の半導体領域の厚み
が第１導電形の半導体領域の厚みよりも相対的に厚いこ
とになり、ドレイン電極とソース電極との間に耐圧以上
の電圧が印加された時には第２導電形の半導体領域と第
１導電形の半導体領域との接合近傍、および第２導電形
の半導体領域と第１導電形のドレイン領域との接合近傍
で生成された正孔が効率的にソース電極へ移動するか
ら、寄生トランジスタの動作（バイポーラアクション）
が抑制され、高耐圧および低オン抵抗を維持しながらも
アバランシェ耐量やＥＳＤ耐量のような耐量の向上を図
れ、また、第１導電形の半導体領域の厚みが第２導電形
の半導体領域の厚みよりも薄いことにより第１導電形の
半導体領域と第２導電形の半導体領域との接合界面の面
積を従来に比べて低減でき、接合面積に比例する寄生容
量を従来よりも低減できて、高速動作が可能になる。
【００１５】請求項２の発明は、請求項１の発明におい
て、前記第１導電形の半導体領域の厚みが０．１μｍ〜
２μｍであるので、前記第１導電形の半導体領域を容易
に形成することが可能となる。
て、前記第１導電形の半導体領域の厚みが０．１μｍ〜
２μｍであるので、前記第１導電形の半導体領域を容易
に形成することが可能となる。
【００１６】請求項３の発明は、請求項１の発明におい
て、前記第１導電形の半導体領域の表面側に少なくとも
前記第１導電形の半導体領域の深さ方向に埋め込まれた
形で絶縁膜が形成され、前記第１導電形の半導体領域の
厚みと前記第２導電形の半導体領域の厚みとの差が２μ
ｍを超えないので、前記第１導電形の半導体領域の表面
側に少なくとも前記第１導電形の半導体領域の深さ方向
に埋め込まれた形で絶縁膜が形成されていることによ
り、前記第１導電形の半導体領域と前記第２導電形の半
導体領域との厚みの差を前記絶縁膜の厚さにより設定す
ることができ、前記第１導電形の半導体領域の厚みと前
記第２導電形の半導体領域の厚みとの差が２μｍを超え
ないことにより、前記第１導電形の半導体領域の主材料
としてシリコン、前記絶縁膜の材料としてシリコン酸化
膜を採用すれば、ＩＣの製造プロセスにおいて標準的に
用いられている工程の１つであるＬＯＣＯＳ工程によっ
て前記絶縁膜を形成することが可能となり、製造が容易
になる。
て、前記第１導電形の半導体領域の表面側に少なくとも
前記第１導電形の半導体領域の深さ方向に埋め込まれた
形で絶縁膜が形成され、前記第１導電形の半導体領域の
厚みと前記第２導電形の半導体領域の厚みとの差が２μ
ｍを超えないので、前記第１導電形の半導体領域の表面
側に少なくとも前記第１導電形の半導体領域の深さ方向
に埋め込まれた形で絶縁膜が形成されていることによ
り、前記第１導電形の半導体領域と前記第２導電形の半
導体領域との厚みの差を前記絶縁膜の厚さにより設定す
ることができ、前記第１導電形の半導体領域の厚みと前
記第２導電形の半導体領域の厚みとの差が２μｍを超え
ないことにより、前記第１導電形の半導体領域の主材料
としてシリコン、前記絶縁膜の材料としてシリコン酸化
膜を採用すれば、ＩＣの製造プロセスにおいて標準的に
用いられている工程の１つであるＬＯＣＯＳ工程によっ
て前記絶縁膜を形成することが可能となり、製造が容易
になる。
【００１７】
【発明の実施の形態】本実施形態では、図１ないし図３
に示す構成のマルチリサーフ構造のｎチャネルＬＤＭＯ
ＳＦＥＴ（以下、ＬＤＭＯＳＦＥＴと略称する）を例示
する。
に示す構成のマルチリサーフ構造のｎチャネルＬＤＭＯ
ＳＦＥＴ（以下、ＬＤＭＯＳＦＥＴと略称する）を例示
する。
【００１８】本実施形態のＬＤＭＯＳＦＥＴは、ｎ形の
シリコン基板よりなる半導体支持基板１上に二酸化シリ
コン（ＳｉＯ2）からなる絶縁層（埋込酸化膜）２を介
してシリコンからなる高抵抗の半導体層３が形成された
ＳＯＩ構造を利用しており、半導体層３内に、ｎ形ドレ
イン領域（ｎ+ドレイン）４とｐ形ウェル領域５とが離
間して形成されている。ｐ形ウェル領域５は、半導体層
３の主表面から絶縁層２に達する深さまで形成されてい
る。また、ｐ形ウェル領域５内の主表面側にはｎ形ソー
ス領域（ｎ+ソース）６が形成されている。なお、本実
施形態では、ｎ形が第１導電形、ｐ形が第２導電形とな
っている。また、本実施形態では、半導体支持基板１と
してｎ形のシリコン基板を採用しているが、ｐ形のシリ
コン基板やその他の半導体基板を採用してもよい。
シリコン基板よりなる半導体支持基板１上に二酸化シリ
コン（ＳｉＯ2）からなる絶縁層（埋込酸化膜）２を介
してシリコンからなる高抵抗の半導体層３が形成された
ＳＯＩ構造を利用しており、半導体層３内に、ｎ形ドレ
イン領域（ｎ+ドレイン）４とｐ形ウェル領域５とが離
間して形成されている。ｐ形ウェル領域５は、半導体層
３の主表面から絶縁層２に達する深さまで形成されてい
る。また、ｐ形ウェル領域５内の主表面側にはｎ形ソー
ス領域（ｎ+ソース）６が形成されている。なお、本実
施形態では、ｎ形が第１導電形、ｐ形が第２導電形とな
っている。また、本実施形態では、半導体支持基板１と
してｎ形のシリコン基板を採用しているが、ｐ形のシリ
コン基板やその他の半導体基板を採用してもよい。
【００１９】ｐ形ウェル領域５においてｎ形ソース領域
６とｎ形ドレイン領域４との間に介在する部位の上に
は、薄い酸化膜（ＳｉＯ2膜）よりなるゲート絶縁膜８
を介してゲート電極９が形成されている。また、ｎ形ド
レイン領域４上にはドレイン電極１０が形成され、ｐ形
ウェル領域５とｎ形ソース領域６とに跨る形でソース電
極１１が形成されている。ここに、ソース電極１１とｐ
形ウェル領域５とは、ｐ形ウェル領域５内に設けられた
ｐ形ベースコンタクト領域（ｐ+ベースコンタクト）７
を介して電気的に接続されている。
６とｎ形ドレイン領域４との間に介在する部位の上に
は、薄い酸化膜（ＳｉＯ2膜）よりなるゲート絶縁膜８
を介してゲート電極９が形成されている。また、ｎ形ド
レイン領域４上にはドレイン電極１０が形成され、ｐ形
ウェル領域５とｎ形ソース領域６とに跨る形でソース電
極１１が形成されている。ここに、ソース電極１１とｐ
形ウェル領域５とは、ｐ形ウェル領域５内に設けられた
ｐ形ベースコンタクト領域（ｐ+ベースコンタクト）７
を介して電気的に接続されている。
【００２０】また、半導体層３には、ｐ形ウェル領域５
とｎ形ドレイン領域４との間に介在する部分にそれぞれ
ｐ形ウェル領域５からｎ形ドレイン領域４に向かうｎ形
半導体領域３ａとｐ形半導体領域３ｂとがゲート幅方向
（図２における上下方向）において交互に形成されてい
る。要するに、ｎ形半導体領域３ａとｐ形半導体領域３
ｂとは、半導体層３の主表面においてｐ形ウェル領域５
とｎ形ドレイン領域４とを結ぶ直線に直交する方向に交
互に形成されている。
とｎ形ドレイン領域４との間に介在する部分にそれぞれ
ｐ形ウェル領域５からｎ形ドレイン領域４に向かうｎ形
半導体領域３ａとｐ形半導体領域３ｂとがゲート幅方向
（図２における上下方向）において交互に形成されてい
る。要するに、ｎ形半導体領域３ａとｐ形半導体領域３
ｂとは、半導体層３の主表面においてｐ形ウェル領域５
とｎ形ドレイン領域４とを結ぶ直線に直交する方向に交
互に形成されている。
【００２１】ところで、本実施形態では、ゲート絶縁膜
８がｐ形半導体領域３ｂ上まで延長して形成されてお
り、ｎ形半導体領域３ａの表面側にはｎ形半導体領域３
ａの深さ方向に一部が埋め込まれた形でシリコン酸化膜
からなる選択絶縁膜１４が形成されている点に特徴があ
る。ここにおいて、ｎ形半導体領域３ａは表面側に選択
絶縁膜１４が形成されていることによってｐ形半導体領
域３ｂよりも厚みが薄くなっている。したがって、ｐ形
半導体領域３ｂの厚みがｎ形半導体領域３ａの厚みより
も厚くなっている。なお、本実施形態では、選択絶縁膜
１４が絶縁膜を構成している。
８がｐ形半導体領域３ｂ上まで延長して形成されてお
り、ｎ形半導体領域３ａの表面側にはｎ形半導体領域３
ａの深さ方向に一部が埋め込まれた形でシリコン酸化膜
からなる選択絶縁膜１４が形成されている点に特徴があ
る。ここにおいて、ｎ形半導体領域３ａは表面側に選択
絶縁膜１４が形成されていることによってｐ形半導体領
域３ｂよりも厚みが薄くなっている。したがって、ｐ形
半導体領域３ｂの厚みがｎ形半導体領域３ａの厚みより
も厚くなっている。なお、本実施形態では、選択絶縁膜
１４が絶縁膜を構成している。
【００２２】本実施形態のＬＤＭＯＳＦＥＴでは、従来
のＬＤＭＯＳＦＥＴと同様、ゲート電極９への印加電圧
を制御すればドレイン電極１０・ソース電極１１間に流
れる電流のオン・オフを制御することができる。すなわ
ち、ゲート電極９とソース電極１１との間にゲート電極
９が高電位となるような電圧を印加することによって、
ｐ形ウェル領域５におけるゲート絶縁膜８直下にチャネ
ルが形成され、チャネルを通してｎ形ドレイン領域４と
ｎ形ソース領域６との間に電流が流れる（オン状態とな
る）。ここにおいて、ｎ形ドレイン領域４とチャネルと
の間ではｎ形半導体領域３ａを通って電流が流れる。
のＬＤＭＯＳＦＥＴと同様、ゲート電極９への印加電圧
を制御すればドレイン電極１０・ソース電極１１間に流
れる電流のオン・オフを制御することができる。すなわ
ち、ゲート電極９とソース電極１１との間にゲート電極
９が高電位となるような電圧を印加することによって、
ｐ形ウェル領域５におけるゲート絶縁膜８直下にチャネ
ルが形成され、チャネルを通してｎ形ドレイン領域４と
ｎ形ソース領域６との間に電流が流れる（オン状態とな
る）。ここにおいて、ｎ形ドレイン領域４とチャネルと
の間ではｎ形半導体領域３ａを通って電流が流れる。
【００２３】一方、ゲート電圧が零ボルト以下の遮断状
態（オフ状態）においては、図３（ａ）に示すようにｎ
形半導体領域３ａとｐ形ウェル領域５との接合界面およ
びｎ形半導体領域３ａと絶縁層２との界面から空乏層１
２が拡がり、さらに、図３（ｂ）に示すようにｎ形ドレ
イン領域４とｐ形半導体領域３ｂとの接合界面から空乏
層１２が拡がるとともに、図３（ｃ）に示すようにｐ形
半導体領域３ｂとｎ形半導体領域３ａとの接合界面から
も空乏層１２が拡がる。なお、空乏層１２の幅はドレイ
ン電極１０・ソース電極１１間電圧に依存し、図３
（ａ）〜（ｃ）には耐圧に達しない低電圧が印加された
時の空乏層１２の拡がりを模式的に示してある。
態（オフ状態）においては、図３（ａ）に示すようにｎ
形半導体領域３ａとｐ形ウェル領域５との接合界面およ
びｎ形半導体領域３ａと絶縁層２との界面から空乏層１
２が拡がり、さらに、図３（ｂ）に示すようにｎ形ドレ
イン領域４とｐ形半導体領域３ｂとの接合界面から空乏
層１２が拡がるとともに、図３（ｃ）に示すようにｐ形
半導体領域３ｂとｎ形半導体領域３ａとの接合界面から
も空乏層１２が拡がる。なお、空乏層１２の幅はドレイ
ン電極１０・ソース電極１１間電圧に依存し、図３
（ａ）〜（ｃ）には耐圧に達しない低電圧が印加された
時の空乏層１２の拡がりを模式的に示してある。
【００２４】しかして、本実施形態では、半導体層３に
おいてｐ形ウェル領域５とｎ形ドレイン領域４との間に
介在する部分にそれぞれｐ形ウェル領域５からｎ形ドレ
イン領域４に向かうｎ形半導体領域３ａとｐ形半導体領
域３ｂとがゲート幅方向において交互に形成されている
ことにより、高耐圧化およびオン抵抗の低減が図れる。
また、ｎ形半導体領域３ａの厚みがｐ形半導体領域３ｂ
の厚みよりも薄いので、ｐ形半導体領域３ｂの厚みがｎ
形半導体領域３ａの厚みよりも相対的に厚いことにな
り、ドレイン電極１０とソース電極１１との間に素子耐
圧以上の電圧が印加された時にはｐ形半導体領域３ｂと
ｎ形半導体領域３ａとの接合近傍、およびｐ形半導体領
域３ｂとｎ形ドレイン領域４との接合近傍で生成された
正孔が効率的にソース電極１１へ向かって移動するか
ら、寄生ｎｐｎトランジスタの動作（バイポーラアクシ
ョン）が抑制され、高耐圧および低オン抵抗を維持しな
がらもアバランシェ耐量やＥＳＤ耐量のような耐量の向
上を図れる。
おいてｐ形ウェル領域５とｎ形ドレイン領域４との間に
介在する部分にそれぞれｐ形ウェル領域５からｎ形ドレ
イン領域４に向かうｎ形半導体領域３ａとｐ形半導体領
域３ｂとがゲート幅方向において交互に形成されている
ことにより、高耐圧化およびオン抵抗の低減が図れる。
また、ｎ形半導体領域３ａの厚みがｐ形半導体領域３ｂ
の厚みよりも薄いので、ｐ形半導体領域３ｂの厚みがｎ
形半導体領域３ａの厚みよりも相対的に厚いことにな
り、ドレイン電極１０とソース電極１１との間に素子耐
圧以上の電圧が印加された時にはｐ形半導体領域３ｂと
ｎ形半導体領域３ａとの接合近傍、およびｐ形半導体領
域３ｂとｎ形ドレイン領域４との接合近傍で生成された
正孔が効率的にソース電極１１へ向かって移動するか
ら、寄生ｎｐｎトランジスタの動作（バイポーラアクシ
ョン）が抑制され、高耐圧および低オン抵抗を維持しな
がらもアバランシェ耐量やＥＳＤ耐量のような耐量の向
上を図れる。
【００２５】また、本実施形態では、ｎ形半導体領域３
ａの厚みがｐ形半導体領域３ｂの厚みよりも薄いことに
より、ｎ形半導体領域３ａとｐ形半導体領域３ｂとの接
合界面の面積を従来に比べて低減でき、接合面積に比例
する寄生容量を従来よりも低減できて、高速動作が可能
になる。また、ｎ形半導体領域３ａの厚みが薄くなって
いることにより、いわゆるリサーフ（Reduced Surface
Field：RESURF）効果が増し、ｎ形半導体領域３ａの
濃度を高くすることができ、高耐圧を維持したまま、低
オン抵抗を実現することができる。
ａの厚みがｐ形半導体領域３ｂの厚みよりも薄いことに
より、ｎ形半導体領域３ａとｐ形半導体領域３ｂとの接
合界面の面積を従来に比べて低減でき、接合面積に比例
する寄生容量を従来よりも低減できて、高速動作が可能
になる。また、ｎ形半導体領域３ａの厚みが薄くなって
いることにより、いわゆるリサーフ（Reduced Surface
Field：RESURF）効果が増し、ｎ形半導体領域３ａの
濃度を高くすることができ、高耐圧を維持したまま、低
オン抵抗を実現することができる。
【００２６】ところで、ｎ形半導体領域３ａの厚みは
０．１μｍ〜２μｍの範囲で設定することが好ましく、
ｎ形半導体領域３ａの厚みを０．１μｍ〜２μｍの範囲
で設定することにより、ｎ形半導体領域３ａを含め各領
域３ａ，３ｂ，４，５，６，７を容易に形成することが
可能となる。
０．１μｍ〜２μｍの範囲で設定することが好ましく、
ｎ形半導体領域３ａの厚みを０．１μｍ〜２μｍの範囲
で設定することにより、ｎ形半導体領域３ａを含め各領
域３ａ，３ｂ，４，５，６，７を容易に形成することが
可能となる。
【００２７】また、本実施形態では、ｎ形半導体領域３
ａの表面側にｎ形半導体領域３ａの深さ方向に埋め込ま
れた形でシリコン酸化膜からなる選択絶縁膜１４が形成
されているので、選択絶縁膜１４を形成することによ
り、ｎ形半導体領域３ａの厚みをｐ形半導体領域３ｂの
厚みに比べて薄くすることができる。すなわち、ｎ形半
導体領域３ａとｐ形半導体領域３ｂとの厚みの差を選択
絶縁膜１４の厚さにより設定することができる。要する
に、選択絶縁膜１４の厚みを大きくすればｎ形半導体領
域３ａとｐ形半導体領域３ｂとの厚みの差が大きくな
り、選択絶縁膜１４の厚みを小さくすればｎ形半導体領
域３ａとｐ形半導体領域３ｂとの厚みの差が小さくな
る。ここにおいて、ｎ形半導体領域３ａとｐ形半導体領
域３ｂとの厚みの差を２μｍ以下とすれば（つまり、ｎ
形半導体領域３ａとｐ形半導体領域３ｂとの厚みの差が
２μｍを超えないようにすれば）、ＭＯＳＦＥＴなどを
含むＩＣの製造プロセスにおいて標準的に用いられてい
る工程の１つであるＬＯＣＯＳ工程によって選択絶縁膜
１４を形成することが可能となり、製造が容易になる。
なお、選択絶縁膜１４はＬＯＣＯＳ工程以外の工程によ
って形成してもよく、例えば、ｎ形半導体領域３ａの表
面側の一部をエッチングして薄くしてその上に選択絶縁
膜１４を形成するようにしてもよい。
ａの表面側にｎ形半導体領域３ａの深さ方向に埋め込ま
れた形でシリコン酸化膜からなる選択絶縁膜１４が形成
されているので、選択絶縁膜１４を形成することによ
り、ｎ形半導体領域３ａの厚みをｐ形半導体領域３ｂの
厚みに比べて薄くすることができる。すなわち、ｎ形半
導体領域３ａとｐ形半導体領域３ｂとの厚みの差を選択
絶縁膜１４の厚さにより設定することができる。要する
に、選択絶縁膜１４の厚みを大きくすればｎ形半導体領
域３ａとｐ形半導体領域３ｂとの厚みの差が大きくな
り、選択絶縁膜１４の厚みを小さくすればｎ形半導体領
域３ａとｐ形半導体領域３ｂとの厚みの差が小さくな
る。ここにおいて、ｎ形半導体領域３ａとｐ形半導体領
域３ｂとの厚みの差を２μｍ以下とすれば（つまり、ｎ
形半導体領域３ａとｐ形半導体領域３ｂとの厚みの差が
２μｍを超えないようにすれば）、ＭＯＳＦＥＴなどを
含むＩＣの製造プロセスにおいて標準的に用いられてい
る工程の１つであるＬＯＣＯＳ工程によって選択絶縁膜
１４を形成することが可能となり、製造が容易になる。
なお、選択絶縁膜１４はＬＯＣＯＳ工程以外の工程によ
って形成してもよく、例えば、ｎ形半導体領域３ａの表
面側の一部をエッチングして薄くしてその上に選択絶縁
膜１４を形成するようにしてもよい。
【００２８】
【発明の効果】請求項１の発明は、絶縁層上に形成され
た半導体層に第１導電形のドレイン領域と第２導電形の
ウェル領域とが離間して形成されるとともに、ウェル領
域の主表面側に第１導電形のソース領域が形成され、ウ
ェル領域においてソース領域とドレイン領域との間に介
在する部位の主表面上にゲート絶縁膜を介してゲート電
極が形成され、ウェル領域とドレイン領域との間に介在
する部分にそれぞれウェル領域からドレイン領域に向か
う第１導電形の半導体領域と第２導電形の半導体領域と
がゲート幅方向において交互に形成され、第１導電形の
半導体領域の厚みが第２導電形の半導体領域の厚みより
も薄いものであり、ウェル領域とドレイン領域との間に
介在する部分にそれぞれウェル領域からドレイン領域に
向かう第１導電形の半導体領域と第２導電形の半導体領
域とがゲート幅方向において交互に形成されていること
により高耐圧化およびオン抵抗の低減が図れ、第１導電
形の半導体領域の厚みが第２導電形の半導体領域の厚み
よりも薄いので、第２導電形の半導体領域の厚みが第１
導電形の半導体領域の厚みよりも相対的に厚いことにな
り、ドレイン電極とソース電極との間に耐圧以上の電圧
が印加された時には第２導電形の半導体領域と第１導電
形の半導体領域との接合近傍、および第２導電形の半導
体領域と第１導電形のドレイン領域との接合近傍で生成
された正孔が効率的にソース電極へ移動するから、寄生
トランジスタの動作（バイポーラアクション）が抑制さ
れ、高耐圧および低オン抵抗を維持しながらもアバラン
シェ耐量やＥＳＤ耐量のような耐量の向上を図れるとい
う効果があり、また、第１導電形の半導体領域の厚みが
第２導電形の半導体領域の厚みよりも薄いことにより第
１導電形の半導体領域と第２導電形の半導体領域との接
合界面の面積を従来に比べて低減でき、接合面積に比例
する寄生容量を従来よりも低減できて、高速動作が可能
になるという効果がある。
た半導体層に第１導電形のドレイン領域と第２導電形の
ウェル領域とが離間して形成されるとともに、ウェル領
域の主表面側に第１導電形のソース領域が形成され、ウ
ェル領域においてソース領域とドレイン領域との間に介
在する部位の主表面上にゲート絶縁膜を介してゲート電
極が形成され、ウェル領域とドレイン領域との間に介在
する部分にそれぞれウェル領域からドレイン領域に向か
う第１導電形の半導体領域と第２導電形の半導体領域と
がゲート幅方向において交互に形成され、第１導電形の
半導体領域の厚みが第２導電形の半導体領域の厚みより
も薄いものであり、ウェル領域とドレイン領域との間に
介在する部分にそれぞれウェル領域からドレイン領域に
向かう第１導電形の半導体領域と第２導電形の半導体領
域とがゲート幅方向において交互に形成されていること
により高耐圧化およびオン抵抗の低減が図れ、第１導電
形の半導体領域の厚みが第２導電形の半導体領域の厚み
よりも薄いので、第２導電形の半導体領域の厚みが第１
導電形の半導体領域の厚みよりも相対的に厚いことにな
り、ドレイン電極とソース電極との間に耐圧以上の電圧
が印加された時には第２導電形の半導体領域と第１導電
形の半導体領域との接合近傍、および第２導電形の半導
体領域と第１導電形のドレイン領域との接合近傍で生成
された正孔が効率的にソース電極へ移動するから、寄生
トランジスタの動作（バイポーラアクション）が抑制さ
れ、高耐圧および低オン抵抗を維持しながらもアバラン
シェ耐量やＥＳＤ耐量のような耐量の向上を図れるとい
う効果があり、また、第１導電形の半導体領域の厚みが
第２導電形の半導体領域の厚みよりも薄いことにより第
１導電形の半導体領域と第２導電形の半導体領域との接
合界面の面積を従来に比べて低減でき、接合面積に比例
する寄生容量を従来よりも低減できて、高速動作が可能
になるという効果がある。
【００２９】請求項２の発明は、請求項１の発明におい
て、前記第１導電形の半導体領域の厚みが０．１μｍ〜
２μｍであるので、前記第１導電形の半導体領域を容易
に形成することが可能となるという効果がある。
て、前記第１導電形の半導体領域の厚みが０．１μｍ〜
２μｍであるので、前記第１導電形の半導体領域を容易
に形成することが可能となるという効果がある。
【００３０】請求項３の発明は、請求項１の発明におい
て、前記第１導電形の半導体領域の表面側に少なくとも
前記第１導電形の半導体領域の深さ方向に埋め込まれた
形で絶縁膜が形成され、前記第１導電形の半導体領域の
厚みと前記第２導電形の半導体領域の厚みとの差が２μ
ｍを超えないので、前記第１導電形の半導体領域の表面
側に少なくとも前記第１導電形の半導体領域の深さ方向
に埋め込まれた形で絶縁膜が形成されていることによ
り、前記第１導電形の半導体領域と前記第２導電形の半
導体領域との厚みの差を前記絶縁膜の厚さにより設定す
ることができ、前記第１導電形の半導体領域の厚みと前
記第２導電形の半導体領域の厚みとの差が２μｍを超え
ないことにより、前記第１導電形の半導体領域の主材料
としてシリコン、前記絶縁膜の材料としてシリコン酸化
膜を採用すれば、ＩＣの製造プロセスにおいて標準的に
用いられている工程の１つであるＬＯＣＯＳ工程によっ
て前記絶縁膜を形成することが可能となり、製造が容易
になるという効果がある。
て、前記第１導電形の半導体領域の表面側に少なくとも
前記第１導電形の半導体領域の深さ方向に埋め込まれた
形で絶縁膜が形成され、前記第１導電形の半導体領域の
厚みと前記第２導電形の半導体領域の厚みとの差が２μ
ｍを超えないので、前記第１導電形の半導体領域の表面
側に少なくとも前記第１導電形の半導体領域の深さ方向
に埋め込まれた形で絶縁膜が形成されていることによ
り、前記第１導電形の半導体領域と前記第２導電形の半
導体領域との厚みの差を前記絶縁膜の厚さにより設定す
ることができ、前記第１導電形の半導体領域の厚みと前
記第２導電形の半導体領域の厚みとの差が２μｍを超え
ないことにより、前記第１導電形の半導体領域の主材料
としてシリコン、前記絶縁膜の材料としてシリコン酸化
膜を採用すれば、ＩＣの製造プロセスにおいて標準的に
用いられている工程の１つであるＬＯＣＯＳ工程によっ
て前記絶縁膜を形成することが可能となり、製造が容易
になるという効果がある。
【図１】実施形態を示す概略分解斜視図である。
【図２】同上の要部概略平面図である。
【図３】同上を示し、（ａ）は図２のＡ−Ａ’断面図、
（ｂ）は図２のＢ−Ｂ’断面図、（ｃ）は図２のＣ−
Ｃ’断面図である。
（ｂ）は図２のＢ−Ｂ’断面図、（ｃ）は図２のＣ−
Ｃ’断面図である。
【図４】従来例を示す概略分解斜視図である。
【図５】同上の要部概略平面図である。
【図６】同上を示し、（ａ）は図５のＡ−Ａ’断面図、
（ｂ）は図５のＢ−Ｂ’断面図、（ｃ）は図５のＣ−
Ｃ’断面図である。
（ｂ）は図５のＢ−Ｂ’断面図、（ｃ）は図５のＣ−
Ｃ’断面図である。
１ 半導体支持基板 ２ 絶縁層 ３ 半導体層 ３ａ ｎ形半導体領域 ３ｂ ｐ形半導体領域 ４ ｎ形ドレイン領域 ５ ｐ形ウェル領域 ６ ｎ形ソース領域 ７ ｐ形ベースコンタクト領域 ８ ゲート絶縁膜 ９ ゲート電極 １０ ドレイン電極 １１ ソース電極 １４ 選択絶縁膜
フロントページの続き (72)発明者 鈴木 裕二 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 早崎 嘉城 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 白井 良史 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 岸田 貴司 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 ▲高▼野 仁路 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 吉原 孝明 大阪府門真市大字門真1048番地松下電工株 式会社内 Ｆターム(参考） 5F110 AA02 AA09 AA13 AA22 BB12 CC02 DD05 DD13 FF02 GG02 GG12 GG22 GG36 HJ06 HM02 HM04 NN05 QQ01 QQ30
Claims (3)
- 【請求項１】 絶縁層上に形成された半導体層に第１導
電形のドレイン領域と第２導電形のウェル領域とが離間
して形成されるとともに、ウェル領域の主表面側に第１
導電形のソース領域が形成され、ウェル領域においてソ
ース領域とドレイン領域との間に介在する部位の主表面
上にゲート絶縁膜を介してゲート電極が形成され、ウェ
ル領域とドレイン領域との間に介在する部分にそれぞれ
ウェル領域からドレイン領域に向かう第１導電形の半導
体領域と第２導電形の半導体領域とがゲート幅方向にお
いて交互に形成され、第１導電形の半導体領域の厚みが
第２導電形の半導体領域の厚みよりも薄いことを特徴と
する半導体装置。 - 【請求項２】 前記第１導電形の半導体領域の厚みが
０．１μｍ〜２μｍであることを特徴とする請求項１記
載の半導体装置。 - 【請求項３】 前記第１導電形の半導体領域の表面側に
少なくとも前記第１導電形の半導体領域の深さ方向に埋
め込まれた形で絶縁膜が形成され、前記第１導電形の半
導体領域の厚みと前記第２導電形の半導体領域の厚みと
の差が２μｍを超えないことを特徴とする請求項１記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001125154A JP2002319680A (ja) | 2001-04-24 | 2001-04-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001125154A JP2002319680A (ja) | 2001-04-24 | 2001-04-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002319680A true JP2002319680A (ja) | 2002-10-31 |
Family
ID=18974423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001125154A Withdrawn JP2002319680A (ja) | 2001-04-24 | 2001-04-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002319680A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007096336A (ja) * | 2002-03-27 | 2007-04-12 | Toshiba Corp | 電界効果型トランジスタおよびその応用装置 |
| KR101023079B1 (ko) | 2008-11-04 | 2011-03-25 | 주식회사 동부하이텍 | 반도체 소자 및 그의 제조 방법 |
| WO2020021298A1 (ja) | 2018-07-27 | 2020-01-30 | 日産自動車株式会社 | 半導体装置及びその製造方法 |
| WO2020152489A1 (ja) | 2019-01-21 | 2020-07-30 | 日産自動車株式会社 | 半導体装置及びその製造方法 |
-
2001
- 2001-04-24 JP JP2001125154A patent/JP2002319680A/ja not_active Withdrawn
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| WO2020021298A1 (ja) | 2018-07-27 | 2020-01-30 | 日産自動車株式会社 | 半導体装置及びその製造方法 |
| JPWO2020021298A1 (ja) * | 2018-07-27 | 2021-08-19 | 日産自動車株式会社 | 半導体装置及びその製造方法 |
| US11557674B2 (en) | 2018-07-27 | 2023-01-17 | Nissan Motor Co., Ltd. | Semiconductor device and method for manufacturing the same |
| WO2020152489A1 (ja) | 2019-01-21 | 2020-07-30 | 日産自動車株式会社 | 半導体装置及びその製造方法 |
| US11476326B2 (en) | 2019-01-21 | 2022-10-18 | Nissan Motor Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
| US11756994B2 (en) | 2019-01-21 | 2023-09-12 | Nissan Motor Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
| US11996442B2 (en) | 2019-01-21 | 2024-05-28 | Nissan Motor Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
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