WO2020152489A1 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- WO2020152489A1 WO2020152489A1 PCT/IB2019/000063 IB2019000063W WO2020152489A1 WO 2020152489 A1 WO2020152489 A1 WO 2020152489A1 IB 2019000063 W IB2019000063 W IB 2019000063W WO 2020152489 A1 WO2020152489 A1 WO 2020152489A1
- Authority
- WO
- WIPO (PCT)
- Prior art keywords
- region
- semiconductor device
- electric field
- electrode
- field relaxation
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 186
- 238000004519 manufacturing process Methods 0.000 title claims description 46
- 230000005684 electric field Effects 0.000 claims abstract description 158
- 239000012535 impurity Substances 0.000 claims abstract description 69
- 239000000758 substrate Substances 0.000 claims description 99
- 238000000034 method Methods 0.000 claims description 53
- 239000000463 material Substances 0.000 claims description 32
- 238000005468 ion implantation Methods 0.000 claims description 31
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 16
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 16
- 238000009826 distribution Methods 0.000 claims description 6
- 230000000116 mitigating effect Effects 0.000 abstract 1
- 230000015556 catabolic process Effects 0.000 description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 19
- 229920005591 polysilicon Polymers 0.000 description 18
- 238000005530 etching Methods 0.000 description 13
- 238000010586 diagram Methods 0.000 description 12
- 230000000052 comparative effect Effects 0.000 description 7
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 239000000203 mixture Substances 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 230000007423 decrease Effects 0.000 description 5
- 238000000151 deposition Methods 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- 238000002513 implantation Methods 0.000 description 5
- 239000007769 metal material Substances 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000009751 slip forming Methods 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- 239000012298 atmosphere Substances 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 229910052757 nitrogen Inorganic materials 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 230000002040 relaxant effect Effects 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- XHXFXVLFKHQFAL-UHFFFAOYSA-N phosphoryl trichloride Chemical compound ClP(Cl)(Cl)=O XHXFXVLFKHQFAL-UHFFFAOYSA-N 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910002704 AlGaN Inorganic materials 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 239000012300 argon atmosphere Substances 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 102000054765 polymorphisms of proteins Human genes 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
- H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
- H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/7602—Making of isolation regions between components between components manufactured in an active substrate comprising SiC compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/761—PN junctions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0873—Drain regions
- H01L29/0878—Impurity concentration or distribution
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/1608—Silicon carbide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/6609—Diodes
- H01L29/66136—PN junction diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
Definitions
- the present invention relates to a semiconductor device and its manufacturing method.
- a semiconductor device having a super junction structure in which n-type drift regions and p-type column regions are alternately arranged to periodically form pn junctions has been developed.
- the SJ structure is formed between the main electrodes via the semiconductor region electrically connected to the main electrode (hereinafter referred to as “electrode connection region”). Even if the n-type impurity concentration in the drift region where the main current flows is increased to lower the on-resistance, the drift region is depleted by the depletion layer extending from the pn junction at the boundary between the drift region and the column region during reverse bias. .. Therefore, the breakdown voltage of the semiconductor device can be kept high.
- the electric field at the boundary between the drift region and the column region is uniform.
- the electric field is concentrated at the end of the p-type column region facing the n-type electrode connection region having a high impurity concentration, and the breakdown voltage of the semiconductor device is lowered.
- the present invention has been made in view of the above problems, and an object thereof is to provide a semiconductor device having a super junction structure and capable of suppressing a decrease in breakdown voltage, and a method for manufacturing the semiconductor device.
- a semiconductor device has a super-junction structure including a first-conductivity-type drift region and a second-conductivity-type column region, and a first-conductivity-type electrode connected to one main electrode. It is a gist that a first-conductivity-type low-concentration electric field relaxation region having a lower impurity concentration than the drift region is arranged between the connection region and the column region.
- a method for manufacturing a semiconductor device is directed to a drift region of a first conductivity type and a column region of a second conductivity type that form a super junction structure, and an electrode connection region of a first conductivity type that is connected to a main electrode. And forming a low-concentration electric field relaxation region of the first conductivity type having an impurity concentration lower than that of the drift region arranged between the electrode connection region and the column region by ion implantation.
- the present invention it is possible to provide a semiconductor device having a super junction structure and capable of suppressing a decrease in breakdown voltage, and a method for manufacturing a semiconductor device.
- FIG. 3 is a schematic perspective view showing the configuration of the semiconductor device according to the first embodiment of the present invention. It is a schematic diagram which shows the comparative example model for calculating an electric field strength. It is a schematic diagram which shows 1st Embodiment model for calculating an electric field strength. It is a graph which shows the calculation result of electric field strength.
- FIG. 3 is a schematic process diagram (1) for explaining the method for manufacturing the semiconductor device according to the first embodiment of the present invention.
- FIG. 6 is a schematic process diagram for explaining the method for manufacturing the semiconductor device according to the first embodiment of the present invention (No. 2).
- FIG. 3 is a schematic process diagram for explaining the method for manufacturing the semiconductor device according to the first embodiment of the present invention (No. 3).
- FIG. 3 is a schematic process diagram (1) for explaining the method for manufacturing the semiconductor device according to the first embodiment of the present invention.
- FIG. 6 is a schematic process diagram for explaining the method for manufacturing the semiconductor device according to the first embodiment of the present invention (No. 2).
- FIG. 4 is a schematic process diagram (4) for explaining the method for manufacturing a semiconductor device according to the first embodiment of the present invention.
- FIG. 6 is a schematic process diagram (5) for explaining the method for manufacturing the semiconductor device according to the first embodiment of the present invention.
- It is a typical perspective view which shows the structure of the semiconductor device which concerns on the 2nd Embodiment of this invention.
- It is a schematic diagram which shows the 2nd Embodiment model for calculating an electric field strength.
- It is a graph which shows the calculation result of electric field strength.
- It which expanded a part of FIG.
- It is a typical perspective view showing other composition of the semiconductor device concerning a 2nd embodiment of the present invention.
- It is a typical perspective view showing other composition of the semiconductor device concerning a 2nd embodiment of the present invention.
- FIG. 9 is a schematic process diagram (1) for explaining the method for manufacturing a semiconductor device according to the third embodiment of the present invention.
- FIG. 11 is a schematic process diagram for explaining the method for manufacturing a semiconductor device according to the third embodiment of the present invention (No. 2). It is a typical process drawing for explaining a manufacturing method of a semiconductor device concerning a 3rd embodiment of the present invention (the 3). It is a typical process drawing for explaining the manufacturing method of the semiconductor device concerning a 3rd embodiment of the present invention (the 4). It is a typical process drawing for explaining the manufacturing method of the semiconductor device concerning a 3rd embodiment of the present invention (the 5).
- FIG. 9 is a schematic process diagram (1) for explaining the method for manufacturing a semiconductor device according to the third embodiment of the present invention.
- FIG. 11 is a schematic process diagram for explaining the method for manufacturing a semiconductor device according to the third embodiment of the present invention (No. 2). It is a typical process drawing for explaining a manufacturing method of a semiconductor device concerning a 3rd embodiment of the
- FIG. 11 is a schematic process diagram (6) for explaining the method for manufacturing a semiconductor device according to the third embodiment of the present invention. It is a typical process drawing for explaining a manufacturing method of a semiconductor device concerning a 3rd embodiment of the present invention (No. 7). It is a typical process drawing for explaining the manufacturing method of the semiconductor device concerning a 3rd embodiment of the present invention (the 8). It is a typical perspective view showing composition of a semiconductor device concerning a 4th embodiment of the present invention.
- FIG. 11 is a schematic process diagram (1) for explaining the method for manufacturing a semiconductor device according to the fourth embodiment of the present invention. It is a typical process drawing for explaining the manufacturing method of the semiconductor device concerning a 4th embodiment of the present invention (the 2).
- the semiconductor device includes a substrate 10, a semiconductor substrate 20 arranged on the main surface of the substrate 10, and a semiconductor substrate 20 on which the semiconductor substrate 20 is provided.
- a second main electrode 40 and a first main electrode 30 which are spaced apart are provided.
- the second main electrode 40 and the first main electrode 30 are ends of the current path of the main current flowing through the semiconductor device in the ON state.
- An insulating film 50 is arranged on the upper surface of the semiconductor substrate 20. In FIG. 1, in order to make the structure of the semiconductor device easy to understand, the semiconductor device is shown through the insulating film 50. That is, the insulating film 50 shows only the outer edge (the same applies below).
- the semiconductor substrate 20 includes a first conductivity type drift region 21 in which the main current flows, and a second conductivity type column region 22 arranged adjacent to the drift region 21 in parallel with the current path of the main current.
- the drift region 21 and the column region 22 form a super junction structure (SJ structure).
- One end of the drift region 21 is connected to the second conductivity type first electrode connection region 23 that is electrically connected to the first main electrode 30.
- the other end of the drift region 21 is connected to the first conductivity type second electrode connection region 24 that is electrically connected to the second main electrode 40.
- the drift region 21 and the column region 22 are stacked in the thickness direction of the semiconductor substrate 20.
- the semiconductor substrate 20 further includes a first-conductivity-type low-concentration electric field relaxation region 25, which is arranged between the column region 22 and the second electrode connection region 24 and has a lower impurity concentration than the drift region 21.
- the column region 22 and the low-concentration electric field relaxation region 25 are continuously formed on the main surface of the drift region 21. That is, one end of the column region 22 is connected to the first electrode connection region 23, and the other end is connected to the low concentration electric field relaxation region 25.
- the first conductivity type and the second conductivity type are opposite conductivity types. That is, if the first conductivity type is n-type, the second conductivity type is p-type, and if the first conductivity type is p-type, the second conductivity type is n-type.
- the first conductivity type is n-type and the second conductivity type is p-type will be described.
- the semiconductor device shown in FIG. 1 is a diode having the first main electrode 30 as an anode electrode and the second main electrode 40 as a cathode electrode.
- the semiconductor device shown in FIG. 1 has an SJ structure arranged between the first electrode connection region 23 and the second electrode connection region 24. Therefore, when a reverse voltage is applied (during reverse bias), the drift region 21 and the column region 22 are depleted by the depletion layer extending from the pn junction formed at the boundary between the drift region 21 and the column region 22. .. Therefore, a high breakdown voltage can be obtained for the semiconductor device.
- the end of the main surface of the column region 22 facing the main surface in contact with the drift region 21 (hereinafter referred to as “opposing main surface”) is connected to the column region 22 and the second electrode. It is in contact with the low-concentration electric field relaxation region 25 arranged between the region 24 and the region 24. Therefore, even at a low voltage, the depletion layer extends from the end of the column region 22 toward the second electrode connection region 24. Therefore, the concentration of the electric field at the end of the column region 22 on the second main electrode side is relaxed. As a result, the maximum applied voltage of the semiconductor device can be improved.
- a low voltage (forward voltage) is applied to the second main electrode 40 with the first main electrode 30 as the reference potential. This lowers the energy barrier between the drift region 21 and the first electrode connection region 23. Therefore, electrons come to flow from the drift region 21 into the first electrode connection region 23, and a forward current flows between the first main electrode 30 and the second main electrode 40.
- the energy barrier between the drift region 21 and the first electrode connection region 23 is increased by applying a high voltage (reverse voltage) to the second main electrode 40 with the first main electrode 30 as the reference potential. .. Therefore, electrons do not flow from the drift region 21 to the first electrode connection region 23.
- the depletion layer spreads from the interface between the drift region 21 and the column region 22, and when the reverse voltage increases to a certain extent, the drift region 21 and the column region 22 are completely depleted (pinch-off state).
- the ratio of the total amount of n-type impurities in the n-type semiconductor region to the total amount of p-type impurities in the p-type semiconductor region is set to around 1.
- the n-type impurity concentration Nd of the drift region 21, the p-type impurity concentration Na of the column region 22, the width Wn of the drift region 21, and the width Wp of the column region 22 satisfy the following expression (1).
- Na ⁇ Wp Nd ⁇ Wn (1)
- the width Wn and the width Wp are widths in the direction in which the drift regions 21 and the column regions 22 are alternately arranged.
- the impurity concentrations of the drift region 21 and the column region 22 are set so as to satisfy the formula (1), the depletion layer extending from the pn junction depletes the drift region 21 and the column region 22 and a high breakdown voltage is obtained. Then, the resistance value of the drift region 21 can be suppressed by increasing the concentration of the n-type impurity in the drift region 21.
- the electric field distribution of the drift region 21 and the column region 22 becomes a uniform rectangular distribution, and the maximum electric field is greatly reduced. As a result, the breakdown voltage of the semiconductor device is improved.
- the low-concentration electric field relaxation region 25 is not arranged between the column region 22 and the second electrode connection region 24, the second main portion of the column region 22 facing the second electrode connection region 24 having a high impurity concentration. The electric field is concentrated at the end on the electrode side.
- the semiconductor device shown in FIG. 1 by arranging the low-concentration electric field relaxation region 25 between the column region 22 and the second electrode connection region 24, the end portion of the column region 22 on the second main electrode side is formed. It is possible to reduce the concentration of the electric field.
- the effect of reducing the concentration of the electric field by the low-concentration electric field relaxation region 25 will be described below using the calculation models shown in FIGS. 2 and 3.
- the calculation model shown in FIG. 2 is a comparative example model in which the low-concentration electric field relaxation region 25 is not arranged between the column region 22 and the second electrode connection region 24.
- a part of the drift region 21 is arranged between the column region 22 and the second electrode connection region 24. That is, the calculation model is equivalent to the configuration in which the n-type semiconductor region having the same impurity concentration as that of the drift region 21 is arranged between the column region 22 and the second electrode connection region 24.
- the calculation model shown in FIG. 3 is the model of the first embodiment in which the low-concentration electric field relaxation region 25 is arranged between the column region 22 and the second electrode connection region 24 as in the semiconductor device shown in FIG. ..
- the width W1 of the drift region 21 along the direction perpendicular to the main current flowing direction (hereinafter referred to as the “width direction”) at the same plane level as the interface between the column region 22 and the low-concentration electric field relaxation region 25 is 1. It is set to 0.5 ⁇ m.
- the width W2 of the column region 22 and the low-concentration electric field relaxation region 25 is set to 1.5 ⁇ m.
- the impurity concentration of the column region 22 and the drift region 21 was 8E16/cm 3
- the impurity concentration of the low concentration electric field relaxation region 25 was 4E16/cm 3 .
- FIG. 4 shows the calculation results of the electric field strength during reverse bias of the comparative example model shown in FIG. 2 and the first embodiment model shown in FIG.
- the electric field strength of the comparative example model is shown by the characteristic E0
- the electric field strength of the first embodiment model is shown by the characteristic E1.
- the peak value of the electric field intensity is lowered by disposing the low-concentration electric field relaxation region 25 near the position where the electric field intensity is the highest.
- the semiconductor device of the first embodiment of the present invention by disposing the low concentration electric field relaxation region 25 between the column region 22 and the second electrode connection region 24, the column region Concentration of the electric field at the end of 22 opposite to the second electrode connection region 24 is relaxed. As a result, it is possible to prevent the breakdown voltage of the semiconductor device having the SJ structure from decreasing. Note that a part of the low-concentration electric field relaxation region 25 may extend in the substrate direction, and the low-concentration electric field relaxation region 25 may be arranged between the drift region 21 and the second electrode connection region 24. As a result, the electric field spreads in the substrate direction in the low-concentration electric field relaxation region 25, and the concentration of the electric field at the end of the column region 22 can be further relaxed.
- the first main electrode 30 and the second main electrode 40 are arranged on the same main surface of the substrate 10. Therefore, it is easy to integrate a semiconductor device by forming a plurality of semiconductor elements on a single substrate.
- a semi-insulating substrate or an insulating substrate may be used as the substrate 10.
- the element isolation process when integrating a plurality of semiconductor devices on the same substrate 10 can be simplified.
- the insulating substrate installed between the substrate 10 and the cooler can be omitted.
- the insulating substrate means that the resistivity of the substrate is several k ⁇ cm or more.
- an insulating silicon carbide substrate may be used as the substrate 10. Since SiC is a wide band gap semiconductor and has a small number of intrinsic carriers, it is easy to obtain high insulation and a semiconductor device with high breakdown voltage can be realized. Although there are several polytypes (crystal polymorphisms) in SiC, a typical 4H SiC substrate can be used as the substrate 10. By using the SiC substrate for the substrate 10, the insulating property of the substrate 10 and the thermal conductivity can be increased. Therefore, the back surface of the substrate 10 can be directly attached to the cooling mechanism to efficiently cool the semiconductor device. According to this structure, since the heat conductivity of the SiC substrate is high, it is possible to efficiently dissipate the heat generated by the main current when the semiconductor device is in the ON state.
- a method for manufacturing a semiconductor device according to the first embodiment of the present invention will be described below with reference to the drawings. Note that the semiconductor device manufacturing method described below is an example, and can be realized by various manufacturing methods other than this, including this modified example. The case where a non-doped SiC substrate is used as the substrate 10 will be described below.
- the first electrode connection region 23 is selectively formed by doping the substrate 10 with p-type impurities by ion implantation using the patterned mask material 111 as a mask.
- a silicon oxide film can be used as a general mask material, and a thermal CVD method or a plasma CVD method can be used as a deposition method.
- a patterning method a photolithography method can be used. That is, the mask material is etched using the patterned photoresist film as a mask.
- etching method wet etching using hydrofluoric acid or dry etching such as reactive ion etching can be used. After that, the photoresist film is removed by oxygen plasma, sulfuric acid, or the like. In this way, the mask material is patterned.
- an n-type impurity is doped into the upper portion of the substrate 10 by ion implantation using the patterned mask material 112 as a mask to form a drift region 21 and a low concentration electric field relaxation region 25.
- the low concentration electric field relaxation region 25 is formed adjacent to the drift region 21.
- the drift region 21 can be formed by one continuous ion implantation by switching the ion implantation condition of doping ions with a high impurity concentration with high implantation energy and the ion implantation condition of doping ions with a low impurity concentration with low implantation energy.
- a low concentration electric field relaxation region 25 is formed.
- a column region 22 connected to the low-concentration electric field relaxation region 25 and extending parallel to the drift region 21 is formed. ..
- the column region 22 is formed between the first electrode connection region 23 and the low concentration electric field relaxation region 25.
- the second electrode connection region 24 is formed at a predetermined position by ion implantation using the patterned mask material 114 as a mask to dope n-type impurities. That is, the second electrode connection region 24 is formed so as to be connected to the end of the drift region 21 and the low concentration electric field relaxation region 25 is arranged between the drift region 21 and the column region 22.
- ion implantation for example, nitrogen (N) is used as the n-type impurity, and aluminum or boron is used as the p-type impurity.
- N nitrogen
- aluminum or boron is used as the p-type impurity.
- the impurity concentration of the column region 22 and the drift region 21 is, for example, about 1E15/cm 3 to 1E19/cm 3 .
- the impurity concentration of the drift region 21 and the column region 22 is depleted by the formula (1) so that the depletion layer extending from the interface between the drift region 21 and the column region 22 depletes the drift region 21 and the column region 22 in the off state. Is set to satisfy.
- the impurity concentration of the low-concentration electric field relaxation region 25 is, for example, about half the impurity concentration of the drift region 21.
- the present inventors have confirmed that the effect of relaxing the concentration of the electric field can be suitably obtained by setting the impurity concentration of the low-concentration electric field relaxing region 25 to about half that of the drift region 21.
- the drift region 21 and the low concentration electric field relaxation region 25 having different impurity concentrations are formed by one continuous ion implantation. can do.
- the impurity concentration in the depth direction can be freely designed, and the maximum applied voltage of the semiconductor device can be further improved.
- the concentration distribution of the impurity concentration of the low concentration electric field relaxation region 25 is inclined along the film thickness direction and is close to the drift region 21.
- the concentration distribution may be such that the impurity concentration is higher in the region.
- the impurity concentration of the first electrode connection region 23 is, for example, about 1E15/cm 3 to 1E19/cm 3 .
- the impurity concentration of the second electrode connection region 24 is, for example, about 1E18/cm 3 to 1E21/cm 3 .
- drift region 21 By forming the drift region 21, the column region 22, the first electrode connection region 23, the second electrode connection region 24, and the low-concentration electric field relaxation region 25 by ion implantation, epitaxial growth becomes unnecessary and the manufacturing cost can be reduced. ..
- the insulating film 50 is formed on the semiconductor substrate 20.
- a silicon oxide film, a silicon nitride film, or the like can be used for the insulating film 50.
- the insulating film 50 is formed by using a thermal CVD method or a plasma CVD method.
- the first contact hole 300 and the second contact hole 400 are formed in the insulating film 50 by dry etching or wet etching using a photoresist film (not shown) as a mask.
- the first main electrode 30 is formed so as to fill the first contact hole 300
- the second main electrode 40 is formed so as to fill the second contact hole 400.
- the material of the first main electrode 30 and the second main electrode 40 a metal material such as titanium (Ti), nickel (Ni), molybdenum (Mo), or a laminated film such as Ti/Ni/Ag can be used.
- a metal material such as titanium (Ti), nickel (Ni), molybdenum (Mo), or a laminated film such as Ti/Ni/Ag
- the metal material is etched by dry etching using a patterned photoresist film or the like as a mask, and the first main electrode 30 and the second main electrode 40 are etched.
- the first main electrode 30 and the second main electrode 40 may be formed by a plating process.
- the low-concentration electric field relaxation region 25 is formed between the column region 22 and the second electrode connection region 24. Therefore, the concentration of the electric field at the end of the column region 22 on the side of the second main electrode at the time of reverse bias is relaxed. As a result, it is possible to prevent the breakdown voltage of the semiconductor device having the SJ structure from decreasing.
- the length of the low concentration electric field relaxation region 25 along the current path is, for example, about 10% to 20% of the total length of the column region 22 and the low concentration electric field relaxation region 25 connected. If the low-concentration electric field relaxation region 25 is too short, the low-concentration electric field relaxation region 25 will be in a pinch-off state, and the effect of relaxing the concentration of the electric field at the end of the column region 22 will be reduced. On the other hand, if the low-concentration electric field relaxation region 25 is too long, the ratio of the SJ structure in the drift region 21 decreases and the breakdown voltage decreases.
- a SiC substrate is used as the substrate 10
- a semi-insulating substrate or an insulating substrate other than the SiC substrate may be used as the substrate 10.
- a GaN substrate which is a wide band gap substrate, a diamond substrate, a zinc oxide (ZnO) substrate, an AlGaN substrate, or the like may be used as the substrate 10.
- a wide band gap semiconductor may be used for the semiconductor substrate 20. This makes it possible to increase the impurity concentration while maintaining a high breakdown voltage.
- a wide band gap semiconductor having a high dielectric breakdown electric field in the drift region 21 or the like By using a wide band gap semiconductor having a high dielectric breakdown electric field in the drift region 21 or the like, a semiconductor device having a low on-resistance and a high breakdown voltage can be realized.
- the active region of the semiconductor device is formed of the same semiconductor material. As a result, it is possible to eliminate defects caused by the generation of defects due to the bonding of different semiconductor materials and to improve the reliability of the semiconductor device.
- the substrate 10 and the semiconductor substrate 20 such as the drift region 21 may be made of the same material.
- the same material for the substrate 10 and the semiconductor substrate 20 it is possible to suppress performance deterioration of the semiconductor device due to lattice mismatch or the like that occurs when different materials are used.
- a SiC substrate is used as the substrate 10, and a semiconductor substrate 20 in which SiC is doped with impurities is formed on the substrate 10.
- the semiconductor device according to the second embodiment of the present invention has a high conductivity of the first conductivity type stacked in the low-concentration electric field relaxation region 25 along a direction perpendicular to the extending direction of the column region 22.
- the concentration electric field relaxation region 26 is further provided.
- the high-concentration electric field relaxation region 26 has a higher impurity concentration than the low-concentration electric field relaxation region 25, and is in contact with the end of the main surface of the column region 22 in contact with the drift region 21.
- the impurity concentration of the high-concentration electric field relaxation region 26 is, for example, about 1.5 times that of the drift region 21.
- the high concentration electric field relaxation region 26 is arranged on the upper surface of the drift region 21, and the low concentration electric field relaxation region 25 is arranged on the upper surface of the high concentration electric field relaxation region 26.
- Other configurations are similar to those of the first embodiment shown in FIG. For example, by switching the ion implantation conditions on the way, the high concentration electric field relaxation region 26 and the low concentration electric field relaxation region 25 can be continuously formed by one ion implantation.
- FIG. 11 shows a second embodiment model for calculating the electric field strength of a structure in which the low concentration electric field relaxation region 25 and the high concentration electric field relaxation region 26 are laminated.
- the width W1 of the drift region 21 along the width direction Y is 1.5 ⁇ m
- the width W21 of the low concentration electric field relaxation region 25 is 1.3 ⁇ m
- the width W22 of the high concentration electric field relaxation region 26 is It is set to 0.2 ⁇ m.
- the impurity concentration of the column region 22 and the drift region 21 is 8E16/cm 3
- the impurity concentration of the low concentration electric field relaxation region 25 is 4E16/cm 3
- the impurity concentration of the high concentration electric field relaxation region 26 is 1.5E17/cm 3 . did.
- FIG. 12 shows the calculation results of the electric field strengths of the comparative example model shown in FIG. 2, the first embodiment model shown in FIG. 3, and the second embodiment model shown in FIG.
- the electric field strength of the comparative example model is shown by a characteristic E0
- the electric field strength of the first embodiment model is shown by a characteristic E1
- the electric field strength of the second embodiment model is shown by a characteristic E2.
- FIG. 13 shows a graph in which the regions of the low concentration electric field relaxation region 25 and the high concentration electric field relaxation region 26 of the calculation result shown in FIG. 12 are enlarged.
- the laminated structure of the low concentration electric field relaxation region 25 and the high concentration electric field relaxation region 26 is arranged between the column region 22 and the second electrode connection region 24, so that the high concentration electric field relaxation region 26 with a high impurity concentration is formed.
- the electric field is dispersed around it. Dispersion of the electric field reduces the concentration of the electric field at the end of the opposing main surface of the column region 22 where the electric field is most concentrated.
- the high concentration electric field relaxation region 26 is laminated on the low concentration electric field relaxation region 25.
- the electric field is concentrated around the high-concentration electric field relaxation region 26 having a higher impurity concentration than the low-concentration electric field relaxation region 25, and the electric field distribution at the end of the column region 22 is averaged. Therefore, the maximum applied voltage of the semiconductor device can be increased.
- a part of the high concentration electric field relaxation region 26 may be arranged between the drift region 21 and the second electrode connection region 24.
- the electric field spreads in the substrate direction between the drift region 21 and the second electrode connection region 24.
- the concentration of the electric field at the end of the opposing main surface of the column region 22.
- the above effect can also be obtained in a configuration in which the high-concentration electric field relaxation region 26 is arranged on the entire side surface of the drift region 21, as shown in FIG.
- the semiconductor substrate 20 is a source of the first conductivity type in which the semiconductor substrate 20 is arranged between the first electrode connection region 23 and the first main electrode 30.
- the area 27 is further provided.
- a gate trench having an opening formed over the column region 22, the first electrode connection region 23 and the source region 27 is formed so as to reach the substrate 10.
- a gate insulating film 60 is formed on the inner wall surface of the gate trench, and is formed inside the gate trench so as to face the drift region 21, the column region 22, the first electrode connection region 23, and the source region 27 with the gate insulating film 60 interposed therebetween.
- the control electrode 70 is arranged.
- control electrode 70 is arranged in the current path of the main current flowing between the first main electrode 30 and the second main electrode 40.
- the semiconductor device shown in FIG. 16 operates as a transistor in which the first main electrode 30 is the source electrode, the second main electrode 40 is the drain electrode, and the control electrode 70 controls the main current.
- the inversion layer is formed in the channel region of the first electrode connection region 23 which is in contact with the gate insulating film 60.
- the first main electrode 30 is ohmic-connected to the source region 27, and the second main electrode 40 is ohmic-connected to the second electrode connection region 24.
- a control electrode wiring 80 that electrically connects the control electrodes 70 to each other is formed on the upper surface of the control electrode 70. Only the outer edge of the control electrode wiring 80 is shown in order to make the structure easy to understand.
- the semiconductor substrate 20 has the SJ structure, and the impurity concentration of the first conductivity type is lower than that of the drift region 21 between the second electrode connection region 24 and the column region 22.
- the concentration electric field relaxation region 25 is arranged. The basic operation of the semiconductor device shown in FIG. 16 will be described below.
- the potential of the control electrode 70 (gate electrode) is controlled by applying a positive potential to the second main electrode 40 (drain electrode) with reference to the potential of the first main electrode 30 (source electrode).
- the semiconductor device operates as a transistor. That is, by setting the voltage between the control electrode 70 and the first main electrode 30 to be equal to or higher than the predetermined threshold voltage, the inversion layer is formed in the channel region of the first electrode connection region 23 on the side surface of the control electrode 70. As a result, the semiconductor device is turned on, and the main current flows between the first main electrode 30 and the second main electrode 40.
- the voltage between the control electrode 70 and the first main electrode 30 is set to a predetermined threshold voltage or less.
- the inversion layer disappears and the main current is cut off.
- the depletion layer spreads from the interface between the drift region 21 and the column region 22, and the drift region 21 and the column region 22 are in a pinch-off state.
- the low-concentration electric field relaxation region 25 reduces the concentration of the electric field at the end of the column region 22 on the second main electrode side. This improves the breakdown voltage of the semiconductor device.
- a method for manufacturing a semiconductor device according to the third embodiment of the present invention will be described below with reference to the drawings. Note that the semiconductor device manufacturing method described below is an example, and can be realized by various manufacturing methods other than this, including this modified example. The case where a non-doped SiC substrate is used as the substrate 10 will be described below.
- the first electrode connection region 23 is selectively formed by doping the substrate 10 with p-type impurities by ion implantation using the patterned mask material 311 as a mask.
- an n-type impurity is doped into the upper portion of the substrate 10 by ion implantation using the patterned mask material 312 as a mask to form a drift region 21 and a low concentration electric field relaxation region 25.
- the drift region 21 and the low concentration electric field relaxation region 25 can be continuously formed by switching the ion implantation conditions.
- the column region 22 is formed between the first electrode connection region 23 and the low concentration electric field relaxation region 25 by ion implantation of p-type impurities using the patterned mask material 313 as a mask.
- the second electrode connection region 24 and the source region 27 are formed at predetermined positions by ion implantation using the patterned mask material 314 as a mask to dope n-type impurities. That is, the second electrode connection region 24 is formed so as to be connected to the end of the drift region 21 and the low concentration electric field relaxation region 25 is arranged between the drift region 21 and the column region 22. Further, the source region 27 is formed adjacent to the side surface of the first electrode connection region 23.
- a gate trench 200 is formed by dry etching using a patterned mask material (not shown) as a mask.
- the gate trench 200 is formed at a position reaching the substrate 10 at a position in contact with the drift region 21, the column region 22, the first electrode connection region 23, and the source region 27.
- the gate insulating film 60 is formed on the inner wall surface of the gate trench 200.
- the gate insulating film 60 may be formed by either a thermal oxidation method or a deposition method.
- the thermal oxidation method the semiconductor substrate 20 is heated to a temperature of about 1100° C. in an oxygen atmosphere. As a result, a silicon oxide film is formed in all parts of the semiconductor substrate 20 that come into contact with oxygen.
- annealing at about 1000° C. in an atmosphere of nitrogen, argon, N 2 O, or the like. Processing may be performed. Further, thermal oxidation in a direct NO or N 2 O atmosphere is also possible. In that case, the temperature is preferably 1100°C to 1400°C.
- the thickness of the gate insulating film 60 is about several tens of nm.
- control electrode 70 is formed by filling the gate trench 200 with a conductive material.
- a material of the control electrode 70 is generally a polysilicon film, and here, a case where the polysilicon film is used for the control electrode 70 will be described.
- the thickness of the polysilicon film to be deposited is set to a value larger than half the width of the gate trench 200, and the gate trench 200 is filled with the polysilicon film. Since the polysilicon film is formed from the inner wall surface of the gate trench 200, the gate trench 200 can be completely filled with the polysilicon film by setting the thickness of the polysilicon film as described above. For example, when the width of the gate trench 200 is 2 ⁇ m, the polysilicon film is formed so that the film thickness is larger than 1 ⁇ m. Further, after depositing the polysilicon film, an annealing treatment is performed in phosphorus oxychloride (POCl 3 ) at 950° C. to form an n-type polysilicon film, and the control electrode 70 has conductivity.
- POCl 3 phosphorus oxychloride
- the polysilicon film is etched and flattened.
- the etching method may be isotropic etching or anisotropic selective etching.
- the etching amount is set so that the polysilicon film remains inside the gate trench 200. For example, when the polysilicon film is deposited to a thickness of 1.5 ⁇ m for the gate trench 200 having a width of 2 ⁇ m, the etching amount of the polysilicon film is set to 1.5 ⁇ m. However, in controlling the etching, over-etching of several% is not a problem for an etching amount of 1.5 ⁇ m.
- a control electrode wiring 80 is formed of a polysilicon film or a metal film of the same material as the control electrode 70, and the gate electrodes are electrically connected to each other.
- the insulating film 50 is formed on the entire surface.
- a silicon oxide film or a silicon nitride film is used as the insulating film 50.
- the first contact hole 300 and the second contact hole 400 are formed in the insulating film 50 by dry etching or wet etching using a photoresist film (not shown) as a mask.
- the first main electrode 30 is formed so as to fill the first contact hole 300
- the second main electrode 40 is formed so as to fill the second contact hole 400.
- control electrode 70 an example in which an n-type polysilicon film is used for the control electrode 70 has been described, but a p-type polysilicon film may be used for the control electrode 70. Further, another semiconductor material may be used for the control electrode 70, or another conductive material such as a metal material may be used. For example, p-type poly-silicon carbide, SiGe, Al or the like can be used as the material of the control electrode 70.
- a silicon oxide film is used for the gate insulating film 60
- a silicon nitride film may be used for the gate insulating film 60.
- a laminated film of a silicon oxide film and a silicon nitride film may be used as the gate insulating film 60.
- the isotropic etching when the silicon nitride film is used for the gate insulating film 60 can be performed by cleaning with hot phosphoric acid at 160° C.
- the semiconductor device is a MOS transistor in which the first main electrode 30 is the source electrode, the second main electrode 40 is the drain electrode, and the control electrode 70 is the gate electrode has been described.
- the semiconductor device may be another transistor.
- the low concentration electric field relaxation region 25 allows the second main electrode of the column region 22 to be formed. The concentration of the electric field at the side end is relaxed.
- the drift region 21 is arranged on the side surface of the column region 22 on the second main electrode side. Then, the second electrode connection region 24 and the low concentration electric field relaxation region 25 are arranged adjacent to each other in a plan view on the upper surface of the end portion of the drift region 21 on the second main electrode side.
- Other configurations are similar to those of the first embodiment shown in FIG.
- the low-concentration electric field relaxation region 25 is arranged in the vicinity of the end of the column region 22 where the electric field is most concentrated, the peak value of the electric field intensity can be reduced. .. Further, in the semiconductor device shown in FIG. 25, the low-concentration electric field relaxation region 25 and the second electrode connection region 24 do not have a surface facing the column region 22. As described above, by reducing or eliminating the area where the column region 22 and the second electrode connection region 24 face each other, the parasitic capacitance due to the depletion layer capacitance extending between the column region 22 and the second electrode connection region 24 is reduced. Can be made smaller.
- a method for manufacturing a semiconductor device according to the fourth embodiment of the present invention will be described below with reference to the drawings. Note that the semiconductor device manufacturing method described below is an example, and can be realized by various manufacturing methods other than this, including this modified example. The case where a non-doped SiC substrate is used as the substrate 10 will be described below.
- the first electrode connection region 23 is selectively formed by doping the substrate 10 with p-type impurities by ion implantation using the patterned mask material 411 as a mask.
- an n-type impurity is doped in the upper portion of the substrate 10 by ion implantation using the patterned mask material 412 as a mask to form a drift region 21 and a low concentration electric field relaxation region 25.
- the drift region 21 and the low concentration electric field relaxation region 25 can be continuously formed by switching the ion implantation conditions.
- the patterned mask material 413 is used as an etching mask to partially remove the upper portion of the first electrode connection region 23 and the first main electrode side of the low concentration electric field relaxation region 25 by etching. As a result, the upper surface of the drift region 21 and the side surface of the low concentration electric field relaxation region 25 on the first main electrode side are exposed.
- p-type impurities are ion-implanted from the upper surface of the drift region 21 from which the low-concentration electric field relaxation region 25 has been removed by etching to form the column region 22.
- the second electrode connection region 24 is formed at a predetermined position by ion implantation using the mask material 415 as a mask to dope n-type impurities. Then, similarly to the first embodiment, the insulating film 50, the first main electrode 30, and the second main electrode 40 are formed. With the above, the semiconductor device shown in FIG. 25 is completed.
- the first main electrode 30 is arranged on the first main surface 201 of the semiconductor base 20, and the semiconductor base facing the first main surface 201.
- the second main electrode 40 is arranged on the second main surface 202 of 20.
- the drift region 21 and the column region 22 extend in the film thickness direction of the semiconductor substrate 20, and the main current flows in the film thickness direction of the semiconductor substrate 20. That is, the first main electrode 30 is arranged on the upper surface of the first electrode connection region 23, and the second main electrode 40 is arranged on the lower surface of the second electrode connection region 24.
- the low-concentration electric field relaxation region 25 is arranged between the column region 22 and the second electrode connection region 24. This relaxes the concentration of the electric field at the end of the column region 22 on the side of the second main electrode and improves the breakdown voltage of the semiconductor device.
- a semiconductor device manufacturing method according to the fifth embodiment of the present invention will be described below with reference to the drawings. Note that the semiconductor device manufacturing method described below is an example, and can be realized by various manufacturing methods other than this, including this modified example. The case where a non-doped SiC substrate is used as the substrate 10 will be described below.
- the drift region 21 is formed on the conductive substrate to be the second electrode connection region 24.
- an n-type impurity is doped into the drift region 21 by ion implantation using the patterned mask material 511 as a mask to form the low concentration electric field relaxation region 25.
- the implantation energy of the impurities is adjusted to form the low-concentration electric field relaxation region 25 at a depth in contact with the second electrode connection region 24.
- the first electrode connection region 23 is formed by performing ion implantation of p-type impurities on the entire upper surfaces of the drift region 21 and the column region 22.
- the first main electrode 30 is formed on the upper surface of the first electrode connection region 23, and the second main electrode 40 is formed on the lower surface of the second electrode connection region 24.
- the main current flows in the film thickness direction of the semiconductor substrate 20, thereby increasing the current density of the main current and reducing the on-resistance per unit area. it can. Further, the concentration of the electric field at the end of the column region 22 on the side of the second main electrode is relaxed, and the breakdown voltage of the semiconductor device is improved.
- the semiconductor device shown in FIG. 31 has a super junction structure in which a plurality of drift regions 21 and a plurality of column regions 22 are alternately arranged along the direction perpendicular to the current path.
- the semiconductor device may be a Schottky barrier diode (SBD) in which the drift region 21 and the first main electrode 30 are connected. That is, the drift region 21 and the first main electrode 30 have an energy barrier at the interface and are electrically connected.
- a Schottky junction is formed between the drift region 21 and the first main electrode 30 by using a metal material having a high work function such as nickel or platinum for the first main electrode 30.
- a metal material having a high work function such as nickel or platinum for the first main electrode 30.
- a material having a low work function such as titanium, that makes ohmic contact with the second electrode connection region 24 is used. Even if the semiconductor device is an SBD, by arranging the low-concentration electric field relaxation region 25 between the column region 22 and the second electrode connection region 24, the electric field at the end of the column region 22 on the second main electrode side can be reduced. You can relax your concentration.
- drift region 21 and the column region 22 are stacked one by one in the film thickness direction.
- a plurality of drift regions 21 and a plurality of column regions 22 may be arranged alternately along the film thickness direction perpendicular to the current path to form a super junction structure.
- the widths of the drift region 21 and the column region 22 can be accurately controlled by adjusting the intensity of implantation energy for doping impurities.
- the high concentration electric field relaxation region 26 is arranged in the region adjacent to the pn junction, and the low concentration electric field relaxation region 25 is arranged between the high concentration electric field relaxation regions 26.
- the semiconductor device and the method for manufacturing the semiconductor device of the present invention can be used in the electronic equipment industry including the manufacturing industry for manufacturing the semiconductor device having the SJ structure.
- Substrate 20 Semiconductor base 21... Drift region 22... Column region 23... First electrode connection region 24... Second electrode connection region 25... Low concentration electric field relaxation region 26... High concentration electric field relaxation region 27... Source region 30... 1 main electrode 40... 2nd main electrode 50... insulating film 60... gate insulating film 70... control electrode
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Composite Materials (AREA)
- Crystallography & Structural Chemistry (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
半導体装置は、半導体基体(20)と、半導体基体(20)に配置された第1主電極(30)及び第2主電極(40)を備える。半導体基体(20)は、主電流の流れる第1導電型のドリフ卜領域(21)と、主電流の電流経路と平行にドリフト領域(21)と隣接して配置された第2導電型のコラム領域(22)と、第2主電極(40)と電気的に接続する第1導電型の第2電極接続領域(24)と、第2電極接続領域(24)とコラム領域(22)の間に配置された、ドリフト領域(21)よりも不純物濃度が低い第1導電型の低濃度電界緩和領域(25)を備える。
Description
本発明は、半導体装置及びその製造方法に関するものである。
高耐圧且つ低オン抵抗を実現するために、n型のドリフト領域とp型のコラム領域を交互に配置してpn接合を周期的に形成したスーパージャンクション構造(SJ構造)を有する半導体装置が開発されている(特許文献1参照。)。SJ構造の半導体装置では、主電極と電気的に接続する半導体領域(以下において「電極接続領域」という。)を介して、主電極の間にSJ構造が形成される。主電流が流れるドリフト領域のn型不純物の濃度を高くしてオン抵抗を下げても、逆バイアス時ではドリフト領域とコラム領域との境界のpn接合から伸びる空乏層によってドリフト領域が空乏化される。このため、半導体装置の耐圧を高く保てる。
上記のSJ構造の場合、ドリフト領域とコラム領域との境界の電界は均一である。しかし、逆バイアス時において、不純物濃度が高いn型の電極接続領域と対向するp型のコラム領域の端部に電界が集中し、半導体装置の耐圧が低下するという問題があった。
本発明は、上記課題に鑑みてなされたものであり、その目的は、スーパージャンクション構造を有し、且つ耐圧の低下を抑制できる半導体装置及び半導体装置の製造方法を提供することである。
本発明の一態様に係る半導体装置は、第1導電型のドリフト領域と第2導電型のコラム領域により構成されるスーパージャンクション構造を有し、一方の主電極に接続する第1導電型の電極接続領域とコラム領域の間に、ドリフト領域よりも不純物濃度が低い第1導電型の低濃度電界緩和領域が配置されていることを要旨とする。
本発明の他の態様に係る半導体装置の製造方法は、スーパージャンクション構造を構成する第1導電型のドリフト領域と第2導電型のコラム領域、主電極に接続する第1導電型の電極接続領域、及び、電極接続領域とコラム領域との間に配置されたドリフト領域よりも不純物濃度が低い第1導電型の低濃度電界緩和領域を、イオン注入によって形成することを要旨とする。
本発明によれば、スーパージャンクション構造を有し、且つ耐圧の低下を抑制できる半導体装置及び半導体装置の製造方法を提供することができる。
以下に、図面を参照して実施形態を説明する。図面の記載において同一部分には同一符号を付して説明を省略する。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率などは現実のものとは異なる部分を含む。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている。
(第1の実施形態)
本発明の第1の実施形態に係る半導体装置は、図1に示すように、基板10と、基板10の主面に配置された半導体基体20と、半導体基体20を介して基板10の上に離間して配置された第2主電極40及び第1主電極30を備える。第2主電極40と第1主電極30は、オン状態において半導体装置を流れる主電流の電流経路のそれぞれ端部である。半導体基体20の上面には、絶縁膜50が配置されている。図1では、半導体装置の構造をわかりやすくするために、絶縁膜50を透過して半導体装置を示している。つまり、絶縁膜50は外縁のみを示している(以下において同様。)。
本発明の第1の実施形態に係る半導体装置は、図1に示すように、基板10と、基板10の主面に配置された半導体基体20と、半導体基体20を介して基板10の上に離間して配置された第2主電極40及び第1主電極30を備える。第2主電極40と第1主電極30は、オン状態において半導体装置を流れる主電流の電流経路のそれぞれ端部である。半導体基体20の上面には、絶縁膜50が配置されている。図1では、半導体装置の構造をわかりやすくするために、絶縁膜50を透過して半導体装置を示している。つまり、絶縁膜50は外縁のみを示している(以下において同様。)。
半導体基体20は、主電流の流れる第1導電型のドリフト領域21と、主電流の電流経路と平行にドリフト領域21と隣接して配置された第2導電型のコラム領域22を備える。ドリフト領域21とコラム領域22により、スーパージャンクション構造(SJ構造)が構成されている。ドリフト領域21の一方の端部は、第1主電極30と電気的に接続する第2導電型の第1電極接続領域23に接続する。ドリフト領域21の他方の端部は、第2主電極40と電気的に接続する第1導電型の第2電極接続領域24に接続している。図1に示した半導体装置では、ドリフト領域21とコラム領域22が、半導体基体20の膜厚方向に積層されている。
半導体基体20は、コラム領域22と第2電極接続領域24の間に配置された、ドリフト領域21よりも不純物濃度が低い第1導電型の低濃度電界緩和領域25を更に備える。図1に示す半導体装置では、ドリフト領域21の主面に、コラム領域22と低濃度電界緩和領域25が連続的に形成されている。つまり、コラム領域22の一方の端部は第1電極接続領域23に接続し、他方の端部は低濃度電界緩和領域25に接続している。
第1導電型と第2導電型とは互いに反対導電型である。即ち、第1導電型がn型であれば、第2導電型はp型であり、第1導電型がp型であれば、第2導電型はn型である。以下では、第1導電型をn型、第2導電型をp型とする場合について説明する。
図1に示した半導体装置は、第1主電極30をアノード電極とし、第2主電極40をカソード電極とするダイオードである。
図1に示す半導体装置は、第1電極接続領域23と第2電極接続領域24の間に配置されたSJ構造を有する。このため、逆方向電圧印加時(逆バイアス時)には、ドリフト領域21とコラム領域22との境界に形成されるpn接合から伸びる空乏層によって、ドリフト領域21とコラム領域22が空乏化される。このため、半導体装置について高い耐圧が得られる。
更に、図1に示す半導体装置では、コラム領域22のドリフト領域21に接する主面と対向する主面(以下、「対向主面」という。)の端部が、コラム領域22と第2電極接続領域24との間に配置された低濃度電界緩和領域25に接している。このため、低い電圧においてもコラム領域22の端部から第2電極接続領域24の方向に空乏層が伸びる。したがって、コラム領域22の第2主電極側の端部での電界の集中が緩和される。その結果、半導体装置の最大印加電圧を向上させることができる。
以下に、図1に示す半導体装置の基本的な動作について説明する。
オン動作において、第1主電極30を基準電位として第2主電極40に低い電圧(順方向電圧)が印加される。これにより、ドリフト領域21と第1電極接続領域23の間のエネルギー障壁が低くなる。このため、ドリフト領域21から第1電極接続領域23に電子が流れ込むようになり、第1主電極30と第2主電極40の間に順方向電流が流れる。
オフ動作では、第1主電極30を基準電位として第2主電極40に高い電圧(逆方向電圧)を印加することにより、ドリフト領域21と第1電極接続領域23の間のエネルギー障壁が高くなる。このため、ドリフト領域21から第1電極接続領域23に電子が流れなくなる。このとき、ドリフト領域21とコラム領域22の界面から空乏層が広がり、ある程度まで逆方向電圧が大きくなるとドリフト領域21及びコラム領域22が完全に空乏した状態(ピンチオフ状態)となる。
オフ状態でSJ構造を完全に空乏化させて高い耐圧を得るためには、n型の半導体領域のn型不純物の総量とp型の半導体領域のp型不純物の総量との比を1近傍に設定する必要がある。このため、ドリフト領域21のn型不純物の濃度Nd、コラム領域22のp型不純物の濃度Na、ドリフト領域21の幅Wn、コラム領域22の幅Wpは、以下の式(1)を満たすように設定される:
Na×Wp=Nd×Wn ・・・(1)
幅Wnと幅Wpは、ドリフト領域21とコラム領域22が交互に配置される方向の幅である。
Na×Wp=Nd×Wn ・・・(1)
幅Wnと幅Wpは、ドリフト領域21とコラム領域22が交互に配置される方向の幅である。
式(1)を満たすようにドリフト領域21とコラム領域22の不純物濃度が設定されていることにより、pn接合から伸びる空乏層によってドリフト領域21とコラム領域22が空乏化し、高い耐圧が得られる。そして、ドリフト領域21のn型不純物の濃度を高くすることによってドリフト領域21の抵抗値を抑制できる。
理想的には、ドリフト領域21とコラム領域22がピンチオフ状態になることで、ドリフト領域21とコラム領域22の電界分布は均一な長方形の分布となり、最大電界が大きく低下する。その結果、半導体装置の耐圧が向上する。しかし、低濃度電界緩和領域25がコラム領域22と第2電極接続領域24の間に配置されていない場合には、不純物濃度の高い第2電極接続領域24に対向するコラム領域22の第2主電極側の端部に電界が集中する。
しかし、図1に示した半導体装置では、コラム領域22と第2電極接続領域24の間に低濃度電界緩和領域25を配置することにより、コラム領域22の第2主電極側の端部での電界の集中を緩和することができる。低濃度電界緩和領域25による電界の集中を緩和する効果を、図2及び図3にそれぞれ示した計算モデルを用いて以下に説明する。
図2に示した計算モデルは、コラム領域22と第2電極接続領域24の間に低濃度電界緩和領域25が配置されていない比較例モデルである。比較例モデルでは、コラム領域22と第2電極接続領域24の間にドリフト領域21の一部が配置されている。つまり、コラム領域22と第2電極接続領域24の間にドリフト領域21と同等の不純物濃度のn型の半導体領域を配置した構成と等価の計算モデルである。
図3に示した計算モデルは、図1に示した半導体装置と同様にコラム領域22と第2電極接続領域24の間に低濃度電界緩和領域25が配置された、第1実施形態モデルである。なお、コラム領域22と低濃度電界緩和領域25の界面と同一平面レベルにおける、主電流の流れる方向と垂直な方向(以下、「幅方向」という。)に沿ったドリフト領域21の幅W1を1.5μmとしている。また、コラム領域22及び低濃度電界緩和領域25の幅W2を1.5μmとしている。計算モデルでは、コラム領域22とドリフト領域21の不純物濃度を8E16/cm3、低濃度電界緩和領域25の不純物濃度を4E16/cm3とした。
図4に、図2に示した比較例モデル及び図3に示した第1実施形態モデルの逆バイアス時の電界強度の計算結果を示す。図4において、比較例モデルの電界強度を特性E0、第1実施形態モデルの電界強度を特性E1で示した。
図4に示すように、コラム領域22の対向主面の位置(Y=0)において電界強度が最も高い。そして、コラム領域22と低濃度電界緩和領域25が接している幅W1の領域からドリフト領域21である幅W2の領域にかけて、幅方向Yに沿って電界強度が次第に低下する。第1実施形態モデルでは、電界強度が最も高い位置の近傍に低濃度電界緩和領域25を配置することにより、電界強度のピーク値が低くなっている。
以上に説明したように、本発明の第1の実施形態に係る半導体装置によれば、コラム領域22と第2電極接続領域24の間に低濃度電界緩和領域25を配置することにより、コラム領域22の第2電極接続領域24と対向する端部での電界の集中が緩和される。その結果、SJ構造を有する半導体装置の耐圧の低下を抑制することができる。なお、低濃度電界緩和領域25の一部を基板方向に延在させて、ドリフト領域21と第2電極接続領域24との間に低濃度電界緩和領域25を配置するようにしてもよい。これにより、低濃度電界緩和領域25において電界が基板方向に広がり、コラム領域22の端部における電界の集中を更に緩和することができる。
図1に示した半導体装置では、第1主電極30と第2主電極40が基板10の同じ主面に配置されている。このため、単一の基板に複数の半導体素子を形成して、半導体装置を集積化することが容易である。
基板10に、半絶縁性基板や絶縁性基板を使用してもよい。これにより、同一の基板10に複数の半導体装置を集積する際の素子分離プロセスを簡略化することができる。また、冷却器に半導体装置を実装する場合に、基板10と冷却器の間に設置する絶縁性基板を省略することが可能である。ここで、絶縁性基板とは、基板の抵抗率が数kΩ・cm以上のことをいう。
例えば、絶縁性を有する炭化珪素基板(SiC基板)を基板10に使用してもよい。SiCはワイドバンドギャップ半導体であり真性キャリヤ数が少ないため、高い絶縁性を得やすく、耐圧の高い半導体装置を実現できる。SiCにはいくつかのポリタイプ(結晶多形)が存在するが、代表的な4HのSiC基板を基板10として使用できる。基板10にSiC基板を使用することにより、基板10の絶縁性を高く、且つ熱伝導率を高くできる。このため、基板10の裏面を冷却機構に直接取り付けて、半導体装置を効率よく冷却することができる。この構造によれば、SiC基板の熱伝導率が大きいため、半導体装置がオン状態のときの主電流による発熱を効率良く発散させることができる。
以下に、図面を参照して本発明の第1の実施形態に係る半導体装置の製造方法を説明する。なお、以下に述べる半導体装置の製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能である。以下では、基板10にノンドープのSiC基板を用いる場合を説明する。
先ず、図5に示すように、パターニングしたマスク材111をマスクとするイオン注入によって、基板10にp型不純物をドープして第1電極接続領域23を選択的に形成する。
一般的なマスク材としては、シリコン酸化膜を用いることができ、堆積法としては熱CVD法やプラズマCVD法を用いることができる。パターニングの方法としては、フォトリソグラフィ法を用いることができる。即ち、パターニングされたフォトレジスト膜をマスクにしてマスク材をエッチングする。エッチング方法としては、フッ酸を用いたウェットエッチングや、反応性イオンエッチングなどのドライエッチングを用いることができる。その後、フォトレジスト膜を酸素プラズマや硫酸などで除去する。このようにして、マスク材がパターニングされる。
次に、図6に示すように、パターニングしたマスク材112をマスクとするイオン注入によってn型不純物を基板10の上部にドープし、ドリフト領域21と低濃度電界緩和領域25を形成する。このとき、ドリフト領域21に隣接させて低濃度電界緩和領域25を形成する。例えば、高い注入エネルギーで高い不純物濃度にイオンをドープするイオン注入条件と、低い注入エネルギーで低い不純物濃度にイオンをドープするイオン注入条件との切り替えにより、1回の連続したイオン注入でドリフト領域21と低濃度電界緩和領域25を形成する。
次いで、図7に示すように、パターニングしたマスク材113をマスクとするp型不純物のイオン注入によって、低濃度電界緩和領域25と連結してドリフト領域21と平行に延伸するコラム領域22を形成する。コラム領域22は、第1電極接続領域23と低濃度電界緩和領域25の間に形成される。
その後、図8に示すように、パターニングしたマスク材114をマスクとしてn型不純物をドープするイオン注入により、第2電極接続領域24を所定の位置に形成する。即ち、ドリフト領域21の端部と接続し、且つコラム領域22との間に低濃度電界緩和領域25が配置されるように、第2電極接続領域24を形成する。
イオン注入では、例えば、n型不純物として窒素(N)を用い、p型不純物としてアルミニウムやボロンを用いる。なお、基板10の温度を600℃程度に加熱した状態でイオン注入することにより、イオン注入した領域に結晶欠陥が生じるのを抑制することができる。そして、イオン注入した不純物を熱処理することで活性化させる。例えば、アルゴン雰囲気中や窒素雰囲気中で、1700℃程度の熱処理を行う。
コラム領域22とドリフト領域21の不純物濃度は、例えば1E15/cm3~1E19/cm3程度である。ただし、オフ状態においてドリフト領域21とコラム領域22の界面から伸びる空乏層によってドリフト領域21とコラム領域22が空乏化するように、ドリフト領域21とコラム領域22の不純物濃度が式(1)の関係を満足させるように設定される。
低濃度電界緩和領域25の不純物濃度は、例えばドリフト領域21の不純物濃度の半分程度である。低濃度電界緩和領域25の不純物濃度をドリフト領域21の半分程度にすることにより、電界の集中の緩和の効果が好適に得られることを本発明者らは確認した。なお、上記のように注入エネルギーや不純物濃度などのイオン注入条件をイオン注入の途中で切り替えることにより、1回の連続したイオン注入によって不純物濃度の異なるドリフト領域21と低濃度電界緩和領域25を形成することができる。このようにイオン注入条件を切り替えて深さ方向の不純物濃度を変化させることより、深さ方向の不純物濃度を自由に設計し、半導体装置の最大印加電圧をより向上させることができる。
なお、コラム領域22と低濃度電界緩和領域25がドリフト領域に沿って連結する構成において、低濃度電界緩和領域25の不純物濃度の濃度分布を膜厚方向に沿って傾斜させ、ドリフト領域21に近い領域ほど不純物濃度が高くなる濃度分布にしてもよい。このように低濃度電界緩和領域25の不純物濃度を連続的に変化させることによって、コラム領域22の端部における電界をより均一にすることができる。このため、半導体装置の最大印加電圧を向上できる。
第1電極接続領域23の不純物濃度は、例えば1E15/cm3~1E19/cm3程度である。また、第2電極接続領域24の不純物濃度は、例えば1E18/cm3~1E21/cm3程度である。
なお、ドリフト領域21、コラム領域22、第1電極接続領域23、第2電極接続領域24、低濃度電界緩和領域25をイオン注入により形成することにより、エピタキシャル成長が不要になり、製造コストを低減できる。
図8に示したように第2電極接続領域24を形成した後、半導体基体20の上に絶縁膜50を形成する。絶縁膜50には、シリコン酸化膜やシリコン窒化膜などを使用できる。例えば、熱CVD法やプラズマCVD法を用いて絶縁膜50を形成する。そして、フォトレジスト膜(図示せず)をマスクにしたドライエッチングまたはウェットエッチングによって、図9に示すように、第1コンタクトホール300、第2コンタクトホール400を絶縁膜50に形成する。
その後、第1コンタクトホール300を埋め込むように第1主電極30を形成し、第2コンタクトホール400を埋め込むように第2主電極40を形成する。以上により、図1に示す半導体装置が完成する。
第1主電極30や第2主電極40の材料には、チタン(Ti)、ニッケル(Ni)、モリブデン(Mo)などの金属材料や、Ti/Ni/Agなどの積層膜を使用できる。例えば、スパッタ法やEB蒸着法などにより全面に金属材料を堆積した後、パターニングしたフォトレジスト膜などをマスクにしたドライエッチングによって金属材料をエッチングして、第1主電極30と第2主電極40を形成する。或いは、メッキプロセスによって第1主電極30と第2主電極40を形成してもよい。
以上に説明した半導体装置の製造方法によれば、コラム領域22と第2電極接続領域24の間に低濃度電界緩和領域25が形成される。このため、逆バイアス時でのコラム領域22の第2主電極側の端部での電界の集中が緩和される。その結果、SJ構造を有する半導体装置の耐圧の低下を抑制することができる。
なお、電流経路に沿った低濃度電界緩和領域25の長さは、例えば、コラム領域22と低濃度電界緩和領域25を連結した全体の長さの10%~20%程度である。低濃度電界緩和領域25が短すぎると、低濃度電界緩和領域25がピンチオフ状態になり、コラム領域22の端部での電界の集中を緩和する効果が低下する。一方、低濃度電界緩和領域25が長すぎると、ドリフト領域21におけるSJ構造の比率が低下し、耐圧が低下する。
上記では、基板10にSiC基板を使用する例を説明したが、基板10にSiC基板以外の半絶縁性基板もしくは絶縁性基板を使用してもよい。例えば、ワイドバンドギャップ基板のGaN基板、ダイヤモンド基板、酸化亜鉛(ZnO)基板、AlGaN基板などを基板10に使用してもよい。
また、半導体基体20に、ワイドバンドギャップ半導体を用いてもよい。これにより、耐圧を高く維持したままで不純物濃度を高くすることが可能となる。絶縁破壊電界が高いワイドバンドギャップ半導体をドリフト領域21などに用いることにより、低オン抵抗で高耐圧の半導体装置を実現できる。
また、各領域が同一の材料からなる半導体基体20を用いることにより、半導体装置の活性領域が同一の半導体材料で形成される。これにより、異種の半導体材料の接合による欠陥の発生などに起因する不具合をなくし、半導体装置の信頼性を向上させることができる。
更に、基板10とドリフト領域21などの半導体基体20を同じ材料にしてもよい。基板10と半導体基体20に同じ材料を用いることにより、異なる材料を用いた場合に生じる格子不整合などに起因する半導体装置の性能劣化を抑制することができる。例えば、SiC基板を基板10に使用し、SiCに不純物をドープした半導体基体20を基板10の上に形成する。
(第2の実施形態)
本発明の第2の実施形態に係る半導体装置は、図10に示すように、コラム領域22の延伸方向と垂直な方向に沿って低濃度電界緩和領域25に積層された第1導電型の高濃度電界緩和領域26を更に備える。高濃度電界緩和領域26は、低濃度電界緩和領域25よりも不純物濃度が高く、コラム領域22のドリフト領域21に接する主面の端部に接している。高濃度電界緩和領域26の不純物濃度は、例えばドリフト領域21の1.5倍程度である。
本発明の第2の実施形態に係る半導体装置は、図10に示すように、コラム領域22の延伸方向と垂直な方向に沿って低濃度電界緩和領域25に積層された第1導電型の高濃度電界緩和領域26を更に備える。高濃度電界緩和領域26は、低濃度電界緩和領域25よりも不純物濃度が高く、コラム領域22のドリフト領域21に接する主面の端部に接している。高濃度電界緩和領域26の不純物濃度は、例えばドリフト領域21の1.5倍程度である。
図10に示す半導体装置では、ドリフト領域21の上面に高濃度電界緩和領域26が配置され、高濃度電界緩和領域26の上面に低濃度電界緩和領域25が配置されている。その他の構成については、図1に示す第1の実施形態と同様である。例えば、イオン注入条件を途中で切り替えることにより、1回のイオン注入によって高濃度電界緩和領域26と低濃度電界緩和領域25を連続的に形成することができる。
図11に、低濃度電界緩和領域25と高濃度電界緩和領域26を積層した構造の電界強度を計算するための第2実施形態モデルを示す。なお、第2実施形態モデルにおいて、幅方向Yに沿ったドリフト領域21の幅W1を1.5μm、低濃度電界緩和領域25の幅W21を1.3μm、高濃度電界緩和領域26の幅W22を0.2μmとしている。また、コラム領域22とドリフト領域21の不純物濃度を8E16/cm3、低濃度電界緩和領域25の不純物濃度を4E16/cm3、高濃度電界緩和領域26の不純物濃度を1.5E17/cm3とした。
図12に、図2に示した比較例モデル、図3に示した第1実施形態モデル、図11に示した第2実施形態モデルの電界強度の計算結果を示す。図12において、比較例モデルの電界強度を特性E0、第1実施形態モデルの電界強度を特性E1、第2実施形態モデルの電界強度を特性E2で示した。また、図13に、図12に示した計算結果の低濃度電界緩和領域25及び高濃度電界緩和領域26の領域を拡大したグラフを示す。
図12及び図13に示すように、第2実施形態モデルにおいて、電界強度が最も高い位置(Y=0)で電界強度のピーク値が低くなっている。これは、低濃度電界緩和領域25と高濃度電界緩和領域26の積層構造を、コラム領域22と第2電極接続領域24の間に配置することにより、不純物濃度の高い高濃度電界緩和領域26の周囲に電界が分散されるためである。電界が分散されることにより、電界が最も集中するコラム領域22の対向主面の端部における電界の集中が緩和される。
以上に説明したように、本発明の第2の実施形態に係る半導体装置では、低濃度電界緩和領域25に高濃度電界緩和領域26が積層される。これにより、低濃度電界緩和領域25よりも不純物濃度の高い高濃度電界緩和領域26の周辺に電界が集中し、コラム領域22の端部における電界の分布が平均化される。このため、半導体装置の最大印加電圧を増大させることができる。
なお、図14に示すように、高濃度電界緩和領域26の一部を、ドリフト領域21と第2電極接続領域24との間に配置するようにしてもよい。図14に示した構成によれば、ドリフト領域21と第2電極接続領域24の間において、電界が基板方向に広がる。その結果、コラム領域22の対向主面の端部における電界の集中を更に緩和することができる。上記の効果は、図15に示すように、高濃度電界緩和領域26をドリフト領域21の側面の全体に配置した構成においても得ることができる。
(第3の実施形態)
本発明の第3の実施形態に係る半導体装置は、図16に示すように、半導体基体20が、第1電極接続領域23と第1主電極30の間に配置された第1導電型のソース領域27を更に備える。そして、半導体基体20の上面においてコラム領域22、第1電極接続領域23及びソース領域27に渡って開口部が設けられたゲートトレンチが、基板10に達するように形成されている。ゲートトレンチの内壁面にゲート絶縁膜60が形成され、ゲート絶縁膜60を介してドリフト領域21、コラム領域22、第1電極接続領域23及びソース領域27と対向するように、ゲートトレンチの内部に制御電極70が配置されている。
本発明の第3の実施形態に係る半導体装置は、図16に示すように、半導体基体20が、第1電極接続領域23と第1主電極30の間に配置された第1導電型のソース領域27を更に備える。そして、半導体基体20の上面においてコラム領域22、第1電極接続領域23及びソース領域27に渡って開口部が設けられたゲートトレンチが、基板10に達するように形成されている。ゲートトレンチの内壁面にゲート絶縁膜60が形成され、ゲート絶縁膜60を介してドリフト領域21、コラム領域22、第1電極接続領域23及びソース領域27と対向するように、ゲートトレンチの内部に制御電極70が配置されている。
つまり、制御電極70は、第1主電極30と第2主電極40との間を流れる主電流の電流経路に配置されている。図16に示した半導体装置は、第1主電極30をソース電極、第2主電極40をドレイン電極とし、制御電極70によって主電流を制御するトランジスタとして動作する。オン動作時に、第1電極接続領域23のゲート絶縁膜60と接するチャネル領域に反転層が形成される。
第1主電極30はソース領域27とオーミック接続され、第2主電極40は第2電極接続領域24とオーミック接続される。また、制御電極70同士を電気的に接続する制御電極配線80が、制御電極70の上面に形成されている。構造をわかりやすくするため、制御電極配線80の外縁のみを図示している。
その他の構成については、図1に示す第1の実施形態と同様である。図16に示す半導体装置においても、半導体基体20にSJ構造が構成されており、第2電極接続領域24とコラム領域22の間に、ドリフト領域21よりも不純物濃度が低い第1導電型の低濃度電界緩和領域25が配置されている。以下に、図16に示した半導体装置の基本的な動作について説明する。
オン動作において、第1主電極30(ソース電極)の電位を基準として第2主電極40(ドレイン電極)に正の電位を印加した状態で制御電極70(ゲート電極)の電位を制御することにより、半導体装置がトランジスタとして動作する。即ち、制御電極70と第1主電極30間の電圧を所定の閾値電圧以上にすることにより、制御電極70の側面の第1電極接続領域23のチャネル領域に反転層が形成される。これにより、半導体装置がオン状態となり、第1主電極30と第2主電極40の間に主電流が流れる。
一方、オフ動作では、制御電極70と第1主電極30間の電圧を所定の閾値電圧以下にする。これにより、反転層が消滅し、主電流が遮断される。そして、ドリフト領域21とコラム領域22の界面から空乏層が広がり、ドリフト領域21とコラム領域22はピンチオフ状態となる。このとき、図16に示した半導体装置においても、低濃度電界緩和領域25によって、コラム領域22の第2主電極側の端部での電界の集中が緩和される。これにより、半導体装置の耐圧が向上する。
以下に、図面を参照して本発明の第3の実施形態に係る半導体装置の製造方法を説明する。なお、以下に述べる半導体装置の製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能である。以下では、基板10にノンドープのSiC基板を用いる場合を説明する。
先ず、図17に示すように、パターニングしたマスク材311をマスクとするイオン注入によって、基板10にp型不純物をドープして第1電極接続領域23を選択的に形成する。
次に、図18に示すように、パターニングしたマスク材312をマスクとするイオン注入によってn型不純物を基板10の上部にドープし、ドリフト領域21と低濃度電界緩和領域25を形成する。このとき、第1の実施形態と同様に、イオン注入条件の切り替えにより、ドリフト領域21と低濃度電界緩和領域25を連続的に形成できる。
次いで、図19に示すように、パターニングしたマスク材313をマスクとするp型不純物のイオン注入によって、第1電極接続領域23と低濃度電界緩和領域25の間にコラム領域22を形成する。
その後、図20に示すように、パターニングしたマスク材314をマスクとしてn型不純物をドープするイオン注入により、第2電極接続領域24及びソース領域27を所定の位置に形成する。即ち、ドリフト領域21の端部と接続し、且つコラム領域22との間に低濃度電界緩和領域25が配置されるように、第2電極接続領域24を形成する。また、第1電極接続領域23の側面と隣接させてソース領域27を形成する。
次に、パターニングしたマスク材(図示せず)をマスクにしたドライエッチングにより、図21に示すように、ゲートトレンチ200を形成する。ゲートトレンチ200は、ドリフト領域21及びコラム領域22、第1電極接続領域23、ソース領域27と接する位置に、基板10に達する深さで形成される。
その後、ゲートトレンチ200の内壁面にゲート絶縁膜60を形成する。ゲート絶縁膜60の形成方法は、熱酸化法でも堆積法でも構わない。例として、熱酸化法の場合、酸素雰囲気中で1100℃程度の温度に半導体基体20を加熱する。これにより、半導体基体20が酸素に触れるすべての部分において、シリコン酸化膜が形成される。
ゲート絶縁膜60を形成した後、第1電極接続領域23とゲート絶縁膜60との界面における界面準位を低減するために、窒素、アルゴン、N2Oなどの雰囲気中で1000℃程度のアニール処理を行ってもよい。また、直性NOかN2O雰囲気中での熱酸化も可能である。その場合の温度は1100℃~1400℃が好適である。ゲート絶縁膜60の厚さは数十nm程度である。
次に、導電性材料でゲートトレンチ200を埋め込んで制御電極70を形成する。制御電極70の材料はポリシリコン膜が一般的であり、ここではポリシリコン膜を制御電極70に使用する場合を説明する。
ポリシリコン膜の堆積法としては、減圧CVD法などを用いることができる。例えば、堆積させるポリシリコン膜の厚さをゲートトレンチ200の幅の2分の1よりも大きな値にして、ゲートトレンチ200をポリシリコン膜で埋める。ゲートトレンチ200の内壁面からポリシリコン膜が形成されていくため、上記のようにポリシリコン膜の厚さを設定することにより、ゲートトレンチ200をポリシリコン膜によって完全に埋めることができる。例えば、ゲートトレンチ200の幅が2μmの場合は、膜厚が1μmよりも厚くなるようにポリシリコン膜を形成する。また、ポリシリコン膜を堆積した後に、オキシ塩化リン(POCl3)中で950℃のアニール処理することで、n型のポリシリコン膜を形成し、制御電極70に導電性を持たせる。
次に、図22に示すように、ポリシリコン膜をエッチングして平坦化する。エッチング方法は等方性エッチングでも異方性の選択エッチングでもよい。エッチング量は、ゲートトレンチ200の内部にポリシリコン膜が残るように設定する。例えば、幅が2μmのゲートトレンチ200についてポリシリコン膜を1.5μmの厚さに堆積した場合、ポリシリコン膜のエッチング量は1.5μmにする。しかし、エッチングの制御において、1.5μmのエッチング量について数%のオーバーエッチングは問題ない。その後、図23に示すように、制御電極70と同じ材料のポリシリコン膜もしくは金属膜によって制御電極配線80を形成し、ゲート電極同士を電気的に接続する。
次いで、全面に絶縁膜50を形成する。絶縁膜50には、例えばシリコン酸化膜やシリコン窒化膜などを使用する。そして、フォトレジスト膜(図示せず)をマスクにしたドライエッチングまたはウェットエッチングによって、図24に示すように、第1コンタクトホール300、第2コンタクトホール400を絶縁膜50に形成する。
その後、第1コンタクトホール300を埋め込むように第1主電極30を形成し、第2コンタクトホール400を埋め込むように第2主電極40を形成する。以上により、図16に示す半導体装置が完成する。
なお、上記では制御電極70にn型のポリシリコン膜を使用する例を説明したが、p型のポリシリコン膜を制御電極70に使用してもよい。また、他の半導体材料を制御電極70に使用してもよいし、メタル材料などの他の導電性材料を使用してもよい。例えば、p型のポリ炭化珪素、SiGe、Alなどを制御電極70の材料に使用することができる。
また、ゲート絶縁膜60にシリコン酸化膜を使用する例を説明したが、シリコン窒化膜をゲート絶縁膜60に使用してもよい。または、シリコン酸化膜とシリコン窒化膜の積層膜をゲート絶縁膜60に使用してもよい。ゲート絶縁膜60にシリコン窒化膜を使用した場合の等方性エッチングは、160℃の熱燐酸による洗浄によって行うことができる。
上記では、半導体装置が、第1主電極30をソース電極、第2主電極40をドレイン電極、制御電極70をゲート電極とするMOSトランジスタである場合を説明した。しかし、半導体装置が他のトランジスタであってもよい。例えば、第1主電極30をエミッタ電極、第2主電極40をコレクタ電極、制御電極70をベース電極とするバイポーラトランジスタの場合にも、低濃度電界緩和領域25によってコラム領域22の第2主電極側の端部での電界の集中が緩和される。
(第4の実施形態)
本発明の第4の実施形態に係る半導体装置は、図25に示すように、コラム領域22の第2主電極側の側面にドリフト領域21が配置されている。そして、ドリフト領域21の第2主電極側の端部の上面に、第2電極接続領域24と低濃度電界緩和領域25が平面視で隣接して配置されている。その他の構成については、図1に示す第1の実施形態と同様である。
本発明の第4の実施形態に係る半導体装置は、図25に示すように、コラム領域22の第2主電極側の側面にドリフト領域21が配置されている。そして、ドリフト領域21の第2主電極側の端部の上面に、第2電極接続領域24と低濃度電界緩和領域25が平面視で隣接して配置されている。その他の構成については、図1に示す第1の実施形態と同様である。
図25に示した半導体装置によれば、コラム領域22の最も電界が集中する端部の近傍に低濃度電界緩和領域25が配置されていることにより、電界強度のピーク値を低下させることができる。また、図25に示した半導体装置では、低濃度電界緩和領域25と第2電極接続領域24が、コラム領域22と対向する面を有さない。このように、コラム領域22と第2電極接続領域24が対向する面積を小さくし、若しくは無くすことによって、コラム領域22と第2電極接続領域24の間に伸びる空乏層容量に起因した寄生容量を小さくすることができる。
以下に、図面を参照して本発明の第4の実施形態に係る半導体装置の製造方法を説明する。なお、以下に述べる半導体装置の製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能である。以下では、基板10にノンドープのSiC基板を用いる場合を説明する。
先ず、図26に示すように、パターニングしたマスク材411をマスクとするイオン注入によって、基板10にp型不純物をドープして第1電極接続領域23を選択的に形成する。
次に、図27に示すように、パターニングしたマスク材412をマスクとするイオン注入によってn型不純物を基板10の上部にドープし、ドリフト領域21と低濃度電界緩和領域25を形成する。このとき、イオン注入条件の切り替えにより、ドリフト領域21と低濃度電界緩和領域25を連続的に形成できる。
次いで、図28に示すように、パターニングしたマスク材413をエッチングマスクに用いて、第1電極接続領域23の上部と低濃度電界緩和領域25の第1主電極側を部分的にエッチング除去する。これにより、ドリフト領域21の上面と、低濃度電界緩和領域25の第1主電極側の側面が露出する。
そして、図29に示すように、マスク材414をマスクとして、低濃度電界緩和領域25をエッチング除去したドリフト領域21の上面からp型不純物をイオン注入してコラム領域22を形成する。
更に、図30に示すように、マスク材415をマスクとしてn型不純物をドープするイオン注入により、第2電極接続領域24を所定の位置に形成する。その後、第1の実施形態と同様に、絶縁膜50、第1主電極30及び第2主電極40を形成する。以上により、図25に示す半導体装置が完成する。
(第5の実施形態)
本発明の第5の実施形態に係る半導体装置では、図31に示すように、半導体基体20の第1主面201に第1主電極30が配置され、第1主面201に対向する半導体基体20の第2主面202に第2主電極40が配置されている。図31に示す半導体装置では、ドリフト領域21及びコラム領域22は半導体基体20の膜厚方向に延伸し、半導体基体20の膜厚方向に主電流が流れる。つまり、第1電極接続領域23の上面に第1主電極30が配置され、第2電極接続領域24の下面に第2主電極40が配置されている。
本発明の第5の実施形態に係る半導体装置では、図31に示すように、半導体基体20の第1主面201に第1主電極30が配置され、第1主面201に対向する半導体基体20の第2主面202に第2主電極40が配置されている。図31に示す半導体装置では、ドリフト領域21及びコラム領域22は半導体基体20の膜厚方向に延伸し、半導体基体20の膜厚方向に主電流が流れる。つまり、第1電極接続領域23の上面に第1主電極30が配置され、第2電極接続領域24の下面に第2主電極40が配置されている。
図31に示した半導体装置においても、コラム領域22と第2電極接続領域24との間に、低濃度電界緩和領域25が配置されている。これにより、コラム領域22の第2主電極側の端部での電界の集中が緩和され、半導体装置の耐圧が向上する。
以下に、図面を参照して本発明の第5の実施形態に係る半導体装置の製造方法を説明する。なお、以下に述べる半導体装置の製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能である。以下では、基板10にノンドープのSiC基板を用いる場合を説明する。
図32に示すように、第2電極接続領域24とする導電性基板の上にドリフト領域21を形成する。次いで、図33に示すように、パターニングしたマスク材511をマスクとするイオン注入によってn型不純物をドリフト領域21の内部にドープし、低濃度電界緩和領域25を形成する。このとき、不純物の注入エネルギーを調節することによって、第2電極接続領域24と接する深さに低濃度電界緩和領域25を形成する。
次いで、図34に示すように、マスク材511をマスクとしてドリフト領域21の上面からp型不純物をイオン注入して、低濃度電界緩和領域25の上面に接するようにコラム領域22を形成する。更に、図35に示すように、ドリフト領域21及びコラム領域22の上面の全面にp型不純物のイオン注入を行うことによって、第1電極接続領域23を形成する。
その後、第1電極接続領域23の上面に第1主電極30を形成し、第2電極接続領域24の下面に第2主電極40を形成する。以上により、図31に示す半導体装置が完成する。
第5の実施形態に係る半導体装置によれば、半導体基体20の膜厚方向に主電流が流れる構成とすることにより、主電流の電流密度を高め、単位面積当たりのオン抵抗を低減することができる。更に、コラム領域22の第2主電極側の端部での電界の集中が緩和され、半導体装置の耐圧が向上する。
また、図31に示した半導体装置は、複数のドリフト領域21と複数のコラム領域22とが電流経路と垂直な方向に沿って交互に配置されたスーパージャンクション構造を有する。このようにドリフト領域21とコラム領域22が隣り合う構造を増やすことによって、単位面積当たりの電流密度を上げることができる。
(その他の実施形態)
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
例えば、半導体装置が、ドリフト領域21と第1主電極30が接続するショットキーバリアダイオード(SBD)であってもよい。即ち、ドリフト領域21と第1主電極30とが界面にエネルギー障壁を有して電気的に接続する。第1主電極30に仕事関数の高いニッケル、プラチナなどの金属材料を用いて、ドリフト領域21と第1主電極30との間にショットキー接合を形成する。第2主電極40には、チタンなどの仕事関数が低く第2電極接続領域24とオーミック接続する材料を用いる。半導体装置がSBDであっても、コラム領域22と第2電極接続領域24の間に低濃度電界緩和領域25を配置することにより、コラム領域22の第2主電極側の端部での電界の集中を緩和することができる。
また、上記ではドリフト領域21とコラム領域22が膜厚方向に1層ずつ積層された場合を説明した。しかし、複数のドリフト領域21と複数のコラム領域22を電流経路と垂直な膜厚方向に沿って交互に配置してスーパージャンクション構造を構成してもよい。膜厚方向にドリフト領域21とコラム領域22を積層した構成では、ドリフト領域21とコラム領域22の幅を、不純物をドープする注入エネルギーの強度を調節することにより正確に制御することができる。膜厚方向に複数のpn接合が一定の周期で配列されたSJ構造を有することにより、半導体装置の耐圧をより向上させることができる。
なお、SJ構造において複数のpn接合を周期的に配列する場合に、低濃度電界緩和領域25と高濃度電界緩和領域26の積層構造を適用してもよい。その場合には、図36に示すように、pn接合に隣接する領域に高濃度電界緩和領域26を配置し、高濃度電界緩和領域26の間に低濃度電界緩和領域25を配置する。これにより、ドリフト領域21とコラム領域22により形成されるpn接合から離れた領域で最大となるコラム領域22での電界の集中を緩和することができる。
このように、本発明はここでは記載していない様々な実施形態などを含むことはもちろんである。
本発明の半導体装置及び半導体装置の製造方法は、SJ構造を有する半導体装置を製造する製造業を含む電子機器産業に利用可能である。
10…基板
20…半導体基体
21…ドリフト領域
22…コラム領域
23…第1電極接続領域
24…第2電極接続領域
25…低濃度電界緩和領域
26…高濃度電界緩和領域
27…ソース領域
30…第1主電極
40…第2主電極
50…絶縁膜
60…ゲート絶縁膜
70…制御電極
20…半導体基体
21…ドリフト領域
22…コラム領域
23…第1電極接続領域
24…第2電極接続領域
25…低濃度電界緩和領域
26…高濃度電界緩和領域
27…ソース領域
30…第1主電極
40…第2主電極
50…絶縁膜
60…ゲート絶縁膜
70…制御電極
Claims (17)
- 半導体基体と、
前記半導体基体に配置された、オン状態において流れる主電流の電流経路のそれぞれ端部である第1主電極及び第2主電極と
を備え、
前記半導体基体が、
前記主電流の流れる第1導電型のドリフト領域と、
前記主電流の電流経路と平行に前記ドリフト領域と隣接して配置された第2導電型のコラム領域と、
前記第2主電極と電気的に接続する第1導電型の第2電極接続領域と、
前記第2電極接続領域と前記コラム領域の間に配置された、前記ドリフト領域よりも不純物濃度が低い第1導電型の低濃度電界緩和領域と
を備えることを特徴とする半導体装置。 - 前記コラム領域の前記ドリフト領域に接する主面と対向する対向主面の端部が、前記低濃度電界緩和領域に接していることを特徴とする請求項1に記載の半導体装置。
- 前記コラム領域の延伸方向と垂直な方向に沿って前記低濃度電界緩和領域に積層され、前記コラム領域の前記ドリフト領域に接する主面の端部に接する、前記低濃度電界緩和領域よりも不純物濃度が高い第1導電型の高濃度電界緩和領域を更に備えることを特徴とする請求項1又は2に記載の半導体装置。
- 前記高濃度電界緩和領域の一部が、前記ドリフト領域と前記第2電極接続領域との間に配置されていることを特徴とする請求項3に記載の半導体装置。
- 前記コラム領域と前記低濃度電界緩和領域が前記ドリフト領域に沿って連結し、
前記低濃度電界緩和領域の不純物濃度の濃度分布が膜厚方向に沿って傾斜し、前記ドリフト領域に近い領域ほど不純物濃度が高くなる濃度分布であることを特徴とする請求項1又は2に記載の半導体装置。 - 前記低濃度電界緩和領域と前記第2電極接続領域が、前記コラム領域と対向する面を有さないことを特徴とする請求項1に記載の半導体装置。
- 複数の前記ドリフト領域と複数の前記コラム領域とが前記主電流の電流経路と垂直な方向に沿って交互に配置されたスーパージャンクション構造を有することを特徴とする請求項1乃至6のいずれか1項に記載の半導体装置。
- 前記第1主電極と前記第2主電極が、単一の基板の同じ主面に配置されていることを特徴とする請求項1乃至7のいずれか1項に記載の半導体装置。
- 前記半導体基体の第1主面に前記第1主電極が配置され、前記第1主面に対向する前記半導体基体の第2主面に前記第2主電極が配置されていることを特徴とする請求項1乃至7のいずれか1項に記載の半導体装置。
- 前記ドリフト領域と前記コラム領域が、前記半導体基体の膜厚方向に交互に積層されていることを特徴とする請求項1乃至8のいずれか1項に記載の半導体装置。
- 前記第1主電極と前記ドリフト領域の間で前記半導体基体に形成された第2導電型の第1電極接続領域と、
前記第1電極接続領域と対向して前記主電流の電流経路に配置された制御電極と
を更に備え、
前記制御電極によって前記主電流を制御するトランジスタとして動作することを特徴とする請求項1乃至10のいずれか1項に記載の半導体装置。 - 前記半導体基体がワイドバンドギャップ半導体からなることを特徴とする請求項1乃至11のいずれか1項に記載の半導体装置。
- 前記半導体基体が形成される基板が、半絶縁性基板もしくは絶縁性基板であることを特徴とする請求項1乃至12のいずれか1項に記載の半導体装置。
- 前記半導体基体が形成される基板が、前記ドリフト領域と同じ材料であることを特徴とする請求項1乃至13のいずれか1項に記載の半導体装置。
- 前記半導体基体が形成される基板が炭化珪素基板であることを特徴とする請求項1乃至14のいずれか1項に記載の半導体装置。
- 第1導電型のドリフト領域を基板の主面に形成する工程と、
前記ドリフト領域の一部に隣接させて、前記ドリフト領域よりも不純物濃度が低い第1導電型の低濃度電界緩和領域を形成する工程と、
前記ドリフト領域に隣接して前記ドリフト領域と平行に延伸する第2導電型のコラム領域を形成する工程と、
前記ドリフト領域と電気的に接続し、且つ前記コラム領域との間に前記低濃度電界緩和領域が配置されるように、第1導電型の第2電極接続領域を形成する工程と
を含み、
前記ドリフト領域、前記低濃度電界緩和領域、前記コラム領域及び前記第2電極接続領域を不純物のイオン注入により形成することを特徴とする半導体装置の製造方法。 - イオン注入の途中でイオン注入条件を切り替えて深さ方向の不純物濃度を変化させることにより、1回の連続したイオン注入によって前記ドリフト領域と前記低濃度電界緩和領域を形成することを特徴とする請求項16に記載の半導体装置の製造方法。
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2020567648A JP7257423B2 (ja) | 2019-01-21 | 2019-01-21 | 半導体装置及びその製造方法 |
CN201980089860.8A CN113330578B (zh) | 2019-01-21 | 2019-01-21 | 半导体装置及其制造方法 |
PCT/IB2019/000063 WO2020152489A1 (ja) | 2019-01-21 | 2019-01-21 | 半導体装置及びその製造方法 |
US17/423,966 US11476326B2 (en) | 2019-01-21 | 2019-01-21 | Semiconductor device and method of manufacturing semiconductor device |
EP19910922.4A EP3916797B1 (en) | 2019-01-21 | Semiconductor device and method of manufacturing semiconductor device | |
US17/944,844 US11996442B2 (en) | 2019-01-21 | 2022-09-14 | Semiconductor device and method of manufacturing semiconductor device |
US17/944,853 US11756994B2 (en) | 2019-01-21 | 2022-09-14 | Semiconductor device and method of manufacturing semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/IB2019/000063 WO2020152489A1 (ja) | 2019-01-21 | 2019-01-21 | 半導体装置及びその製造方法 |
Related Child Applications (3)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
US17/423,966 A-371-Of-International US11476326B2 (en) | 2019-01-21 | 2019-01-21 | Semiconductor device and method of manufacturing semiconductor device |
US17/944,844 Division US11996442B2 (en) | 2019-01-21 | 2022-09-14 | Semiconductor device and method of manufacturing semiconductor device |
US17/944,853 Division US11756994B2 (en) | 2019-01-21 | 2022-09-14 | Semiconductor device and method of manufacturing semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
WO2020152489A1 true WO2020152489A1 (ja) | 2020-07-30 |
Family
ID=71736835
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
PCT/IB2019/000063 WO2020152489A1 (ja) | 2019-01-21 | 2019-01-21 | 半導体装置及びその製造方法 |
Country Status (4)
Country | Link |
---|---|
US (3) | US11476326B2 (ja) |
JP (1) | JP7257423B2 (ja) |
CN (1) | CN113330578B (ja) |
WO (1) | WO2020152489A1 (ja) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001102577A (ja) * | 1999-09-30 | 2001-04-13 | Toshiba Corp | 半導体装置 |
JP2002319680A (ja) | 2001-04-24 | 2002-10-31 | Matsushita Electric Works Ltd | 半導体装置 |
JP2003101022A (ja) * | 2001-09-27 | 2003-04-04 | Toshiba Corp | 電力用半導体素子 |
US20150021686A1 (en) * | 2013-07-19 | 2015-01-22 | Great Wall Semiconductor Corporation | Device Structure and Methods of Forming Superjunction Lateral Power MOSFET with Surrounding LDD |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1267415A3 (en) | 2001-06-11 | 2009-04-15 | Kabushiki Kaisha Toshiba | Power semiconductor device having resurf layer |
US8692324B2 (en) * | 2005-07-13 | 2014-04-08 | Ciclon Semiconductor Device Corp. | Semiconductor devices having charge balanced structure |
JP2009239111A (ja) * | 2008-03-27 | 2009-10-15 | Sanyo Electric Co Ltd | 半導体装置 |
US8174070B2 (en) | 2009-12-02 | 2012-05-08 | Alpha And Omega Semiconductor Incorporated | Dual channel trench LDMOS transistors and BCD process with deep trench isolation |
US8816476B2 (en) * | 2011-04-27 | 2014-08-26 | Alpha & Omega Semiconductor Corporation | Through silicon via processing techniques for lateral double-diffused MOSFETS |
KR101755718B1 (ko) | 2011-11-22 | 2017-07-07 | 현대자동차주식회사 | 수평형 디모스 소자 및 그 제조 방법 |
JP5860161B2 (ja) * | 2012-10-16 | 2016-02-16 | 旭化成エレクトロニクス株式会社 | 電界効果トランジスタ及び半導体装置 |
KR20160001913A (ko) * | 2014-06-27 | 2016-01-07 | 에스케이하이닉스 주식회사 | 전력용 전자 소자 |
CN108231903B (zh) | 2018-01-24 | 2020-06-02 | 重庆大学 | 一种带软恢复体二极管的超结功率mosfet |
-
2019
- 2019-01-21 CN CN201980089860.8A patent/CN113330578B/zh active Active
- 2019-01-21 WO PCT/IB2019/000063 patent/WO2020152489A1/ja unknown
- 2019-01-21 JP JP2020567648A patent/JP7257423B2/ja active Active
- 2019-01-21 US US17/423,966 patent/US11476326B2/en active Active
-
2022
- 2022-09-14 US US17/944,853 patent/US11756994B2/en active Active
- 2022-09-14 US US17/944,844 patent/US11996442B2/en active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001102577A (ja) * | 1999-09-30 | 2001-04-13 | Toshiba Corp | 半導体装置 |
JP2002319680A (ja) | 2001-04-24 | 2002-10-31 | Matsushita Electric Works Ltd | 半導体装置 |
JP2003101022A (ja) * | 2001-09-27 | 2003-04-04 | Toshiba Corp | 電力用半導体素子 |
US20150021686A1 (en) * | 2013-07-19 | 2015-01-22 | Great Wall Semiconductor Corporation | Device Structure and Methods of Forming Superjunction Lateral Power MOSFET with Surrounding LDD |
Also Published As
Publication number | Publication date |
---|---|
US20220085157A1 (en) | 2022-03-17 |
CN113330578B (zh) | 2024-10-18 |
JPWO2020152489A1 (ja) | 2020-07-30 |
US11476326B2 (en) | 2022-10-18 |
JP7257423B2 (ja) | 2023-04-13 |
US20230013819A1 (en) | 2023-01-19 |
EP3916797A1 (en) | 2021-12-01 |
CN113330578A (zh) | 2021-08-31 |
US11996442B2 (en) | 2024-05-28 |
US20230074093A1 (en) | 2023-03-09 |
EP3916797A4 (en) | 2022-04-20 |
US11756994B2 (en) | 2023-09-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9525057B2 (en) | Semiconductor device | |
US9825126B2 (en) | Semiconductor device | |
WO2016052203A1 (ja) | 半導体装置 | |
JP6725055B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JP6802454B2 (ja) | 半導体装置およびその製造方法 | |
WO2017064887A1 (ja) | 半導体装置 | |
WO2014083771A1 (ja) | 半導体素子及びその製造方法 | |
CN112005379B (zh) | 半导体装置及其制造方法 | |
JP6930393B2 (ja) | 半導体装置及びその製造方法 | |
JP6969684B2 (ja) | 半導体装置及びその製造方法 | |
JP7257423B2 (ja) | 半導体装置及びその製造方法 | |
US12068411B2 (en) | Semiconductor device and method for manufacturing same | |
CA3025767A1 (en) | Semiconductor device | |
JP7312616B2 (ja) | 半導体装置及びその製造方法 | |
EP3916797B1 (en) | Semiconductor device and method of manufacturing semiconductor device | |
US11881526B2 (en) | Semiconductor device and method for manufacturing same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
121 | Ep: the epo has been informed by wipo that ep was designated in this application |
Ref document number: 19910922 Country of ref document: EP Kind code of ref document: A1 |
|
ENP | Entry into the national phase |
Ref document number: 2020567648 Country of ref document: JP Kind code of ref document: A |
|
NENP | Non-entry into the national phase |
Ref country code: DE |
|
ENP | Entry into the national phase |
Ref document number: 2019910922 Country of ref document: EP Effective date: 20210823 |