以下に、図面を参照して実施形態を説明する。図面の記載において同一部分には同一符号を付して説明を省略する。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率などは現実のものとは異なる部分を含む。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている。
(第1の実施形態)
本発明の第1の実施形態に係る半導体装置は、図1に示すように、半導体基板10に活性領域20と周辺領域30を隣接して配置した構成である。
活性領域20は、半導体基板10にp型不純物やn型不純物をドープするなどして半導体素子を形成した領域である。周辺領域30は、不純物濃度の低い低ドープ若しくはノンドープの絶縁性を有する領域である。例えば、半導体基板10の活性領域20が形成された領域の残余の領域が周辺領域30である。
図1に示す半導体装置は、活性領域20で半導体素子と接続する第1主電極41と第2主電極42を備える。第1主電極41は、オン状態において半導体素子を流れる主電流の電流経路の一方の端部であり、第2主電極42は、主電流の電流経路の他方の端部である。ここで、第1主電極41は電流経路の始端、第2主電極42は電流経路の終端とする。以下において、第1主電極41と第2主電極42を総称して「主電極40」という。
第1の実施形態に係る半導体装置では、第1主電極41と第2主電極42の少なくともいずれかは、活性領域20と周辺領域30が隣接する境界(以下において「隣接境界」という。)を超えて配置されている。図1に示す半導体装置では、第1主電極41と第2主電極42のいずれもが、隣接境界を超えて配置されている。
なお、図1では、半導体装置の構造をわかりやすくするために、主電極40及び半導体装置の上面に配置された層間絶縁膜50を透過して、活性領域20を表示している(以下において同様。)。
図1に示した半導体装置では、第1主電極41は活性領域20に形成された半導体素子の第1導電型のウェル領域23と電気的に接続している。そして、ウェル領域23に、第2導電型のドリフト領域21の端部、及びドリフト領域21に隣接して配置された第1導電型のコラム領域22の端部が接続している。
ドリフト領域21は、半導体素子にオン状態で主電流が流れる領域である。つまり、ドリフト領域21とコラム領域22が隣接して延伸する方向は、半導体素子の主電流の流れる方向である。このように、活性領域20に配置された半導体素子は、主電流の流れる方向と垂直な方向に沿ってドリフト領域21とコラム領域22が交互に配置されたスーパージャンクション(SJ)構造を有する。
第1導電型と第2導電型とは互いに反対導電型である。即ち、第1導電型がp型であれば、第2導電型はn型であり、第1導電型がn型であれば、第2導電型はp型である。以下では、第1導電型がp型、第2導電型がn型の場合を説明する。
第2主電極42はn型のカソード領域24と電気的に接続しており、ドリフト領域21の端部がカソード領域24に接続している。カソード領域24の不純物濃度はドリフト領域21よりも高く、カソード領域24と第2主電極42のコンタクト抵抗が低減される。
コラム領域22はカソード領域24に接続されておらず、ドリフト領域21を介してコラム領域22の端部がカソード領域24と対向している。ウェル領域23とカソード領域24は、SJ構造を挟んで対向して配置されている。
上記のように、図1に示した半導体装置は、活性領域20に半導体素子としてSJ構造のダイオードを形成した構成である。アノード電極である第1主電極41と接続するp型のウェル領域23と、カソード電極である第2主電極42と接続するn型のドリフト領域21との間にpn接合が形成されており、図1に示した半導体装置はpn接合ダイオードとして動作する。
以下に、図1に示した半導体装置の基本的な動作について説明する。
オン動作では、第1主電極41を基準電位として第2主電極42に低い電圧(順方向電圧)を印加することで、ウェル領域23とドリフト領域21との間のエネルギー障壁が低くなる。このため、ドリフト領域21からウェル領域23に電子が流れ込むようになり、第1主電極41と第2主電極42の間に順方向電流が流れる。
オフ動作では、第1主電極41を基準電位として第2主電極42に高い電圧(逆方向電圧)を印加することにより、ウェル領域23とドリフト領域21との間のエネルギー障壁が高くなる。このため、ドリフト領域21からウェル領域23に電子が流れなくなる。
オフ動作においてドリフト領域21とコラム領域22の界面から空乏層が広がり、ある程度まで逆方向電圧が大きくなるとドリフト領域21及びコラム領域22が完全に空乏した状態(ピンチオフ状態)となる。ピンチオフ状態になることにより、ドリフト領域21とコラム領域22の電界分布は均一な長方形の分布となり、半導体装置に加わる最大電界が大きく低下する。これにより、半導体装置の耐圧が向上する。
逆バイアス電圧を印加することによりSJ構造を完全に空乏化させるためには、n型の半導体領域のn型不純物の総量とp型の半導体領域のp型不純物の総量との比を1近傍に設定する必要がある。このように電荷バランスを取るために、ドリフト領域21のn型不純物の濃度Nd、コラム領域22のp型不純物の濃度Na、ドリフト領域21の幅Wn、コラム領域22の幅Wpは、以下の式(1)を満たすように設定される:
Na×Wp=Nd×Wn ・・・(1)
幅Wnと幅Wpは、ドリフト領域21とコラム領域22が交互に配置される方向の幅である。
式(1)を満たすようにドリフト領域21とコラム領域22の不純物濃度が設定されることにより、ドリフト領域21とコラム領域22の界面においてp型不純物とn型不純物の電荷バランスを取ることができる。その結果、ドリフト領域21とコラム領域22の界面から伸びる空乏層によってドリフト領域21とコラム領域22が空乏化し、高い耐圧が得られる。更に、式(1)の関係を満たしながらドリフト領域21の不純物濃度を高くすることにより、ドリフト領域21の抵抗値を抑制できる。
理想的には、ドリフト領域21とコラム領域22がピンチオフ状態になることで、ドリフト領域21とコラム領域22の電界分布は均一な長方形の分布となり、最大電界が大きく低下する。その結果、半導体装置の耐圧が向上する。
しかし、活性領域20において、ウェル領域23とドリフト領域21とが隣接する領域に、主電流の流れる方向と界面が垂直なpn接合が形成されている。そして、オフ状態において、ウェル領域23とドリフト領域21の界面に形成されるpn接合に電界が集中する。これは、ウェル領域23とドリフト領域21が隣接する領域では式(1)の関係が成立しておらず、p型不純物とn型不純物の電荷バランスが取れていないためである。
特に、活性領域20と周辺領域30が隣接する隣接領域では、周辺領域30が低ドープ若しくはノンドープであるため、電荷バランスが他の領域よりも大きく式(1)の関係から外れている。このため、ウェル領域23とドリフト領域21の界面が隣接境界と近接する領域において、活性領域20の端部に電界が集中しやすい。
これに対し、図1に示した半導体装置では、主電極40が隣接境界を超えて配置されていることにより、活性領域20の端部における電位の分布の勾配が緩やかになり電界の集中を緩和することができる。即ち、主電極40が隣接境界を超えて配置されることによって、活性領域20の端部で空乏層がなめらかに伸びる。このように空乏層の曲率を制御することにより電位が緩やかに変化し、電界の集中が緩和される。したがって、隣接境界において活性領域20の端部での電界集中が緩和される。
上記の効果を、図2及び図3に示したモデルを用いて以下に説明する。
図2に示したモデルは、図1に示した半導体装置と同様に主電極40を配置した実施モデルである。即ち、第1主電極41と第2主電極42が、隣接境界を越えて配置されている。一方、図3に示したモデルは、第1主電極41と第2主電極42が隣接境界を越えない比較モデルである。
図4に、実施モデルと比較モデルについて行った電界強度の計算結果を示す。なお、ウェル領域23とドリフト領域21の界面に沿った方向をX方向とした。ウェル領域23とドリフト領域21の界面が隣接境界と接続する位置がX=3μmである。図4では、実施モデルの計算結果を実線の実施モデル特性S1として示し、比較モデルの計算結果を破線の比較モデル特性S2として示した。また、実施モデルにおいて主電極40が隣接境界を越えて延伸する長さを5μmとした。
図4に示すように、実施モデル特性S1と比較モデル特性S2のいずれにおいても、ウェル領域23とコラム領域22との界面で電界密度が低く、ウェル領域23とドリフト領域21との界面で電界密度がピーク値を有する。そして、比較モデル特性S2では、隣接境界と交差する領域における電界密度のピーク値が、その他の領域における電界密度のピーク値よりも大きい。つまり、隣接境界において活性領域20の端部で電界集中が生じている。これは、既に述べたように、ウェル領域23とドリフト領域21の界面が隣接境界と近接する領域において電荷バランスが崩れているためである。
一方、実施モデル特性S1では、隣接境界と交差する領域における電界密度のピーク値が、その他の領域における電界密度のピーク値よりも小さい。このように、隣接境界を超えて主電極40を配置することにより、隣接境界において活性領域20の端部での電界集中を緩和することができる。
なお、図1では第1主電極41と第2主電極42のいずれもが隣接境界を超えて配置されている実施形態を示した。これにより、隣接境界において活性領域20の端部に集中する電界を、周辺領域30の第1主電極41と第2主電極42に挟まれる領域に拡散することができる。その結果、半導体装置の最大印加電圧を向上させることができる。
一方、第1主電極41と第2主電極42のいずれかのみが隣接境界を超えて配置されてもよい。これにより、第1主電極41と第2主電極42の間に形成される平行平板キャパシタによる寄生容量の半導体素子に対する影響を抑制することができる。
例えば、図5に示す半導体装置では、第1主電極41のみが隣接境界を超えて配置され、第2主電極42は隣接境界を超えて配置されていない。これにより、隣接境界において活性領域20の端部に集中する電界を、周辺領域30の第1主電極41が配置された領域に拡散することができる。また、第1主電極41がウェル領域23に近く配置されているため、第1主電極41が隣接境界を超えて配置されることにより、ウェル領域23とドリフト領域21との界面での電界集中が特に緩和される。
または、図6に示す半導体装置では、第2主電極42のみが隣接境界を超えて配置され、第1主電極41は隣接境界を超えて配置されていない。これにより、隣接境界において活性領域20の端部に集中する電界を、周辺領域30の第2主電極42が配置された領域に拡散することができる。逆バイアス印加時において、不純物濃度が高いn型のカソード領域24と対向するp型のコラム領域22の端部に電界が集中する。カソード領域24に近く配置されている第2主電極42が隣接境界を超えて配置されることにより、コラム領域22の端部での電界集中も緩和できる。
図1に示す半導体装置では、第1主電極41及び第2主電極42が、活性領域20と周辺領域30が連続する同一の主面に配置されている。主電極40を同一の主面に配置することにより、半導体素子を高密度に集積化することができる。
なお、第1主電極41と第2主電極42は、活性領域20の下端の平面レベルより下方まで延伸している。つまり、活性領域20が形成された領域よりも深く半導体基板10に形成された溝に主電極40の下部が埋め込まれており、主電極40の下部は半導体基板10と接している。
これにより、活性領域20よりも下方まで半導体基板10に延在する主電極40の部分にも、電界を拡散させることができる。このため、半導体装置の最大印加電圧を向上させることができる。
なお、図7に示すように、活性領域20と周辺領域30の両方において主電極40を下方に延在させてもよい。或いは、図8に示すように、周辺領域30においてのみ主電極40を下方に延在させてもよい。図8に示す構成によれば、活性領域20に形成される半導体素子に対する、第1主電極41と第2主電極42の間に形成される平行平板キャパシタによる寄生容量の影響を抑制することができる。
ところで、図9に示すように、半導体基板10の主面の面法線方向からみて(以下、「平面視」という。)、活性領域20の周囲を囲んで周辺領域30を配置してもよい。このとき、第1主電極41と第2主電極42が活性領域20の外縁部に配置される。これにより、最も電界が集中する隣接境界における電界集中を緩和することができる。更にチップ端面が周辺領域30となり、欠陥の発生しやすいチップ端面に半導体素子が形成されない。
また、平面視で図10に示すように、同一の半導体基板10に、周辺領域30を介して複数の活性領域20A~20Dを相互に電気的に絶縁して配置してもよい。これにより、1つのチップに、例えば動作電位の異なる複数の半導体素子を集積化することができる。なお、隣接させる活性領域20の種類や個数は任意であり、形状やサイズが異なっていてもよい。
以上に説明したように、本発明の第1の実施形態に係る半導体装置によれば、隣接境界を超えて主電極40を配置することにより、隣接境界における活性領域20の端部での電界集中を緩和することができる。その結果、半導体装置の耐圧の低下を抑制することができる。
半導体基板10には、半絶縁性基板や絶縁性基板を使用してもよい。これにより、同一の半導体基板10に複数の半導体装置を集積する際の素子分離プロセスを簡略化することができる。また、冷却器に半導体装置を実装する場合に、半導体基板10と冷却器の間に設置する絶縁性基板を省略することが可能である。ここで、絶縁性基板とは、基板の抵抗率が数kΩ・cm以上のことをいう。
例えば、絶縁性を有する炭化珪素基板(SiC基板)を半導体基板10に使用してもよい。SiCはワイドバンドギャップ半導体であり真性キャリヤ数が少ないため、高い絶縁性を得やすく、耐圧の高い半導体装置を実現できる。SiCにはいくつかのポリタイプ(結晶多形)が存在するが、代表的な4HのSiC基板を半導体基板10として使用できる。半導体基板10にSiC基板を使用することにより、半導体基板10の絶縁性を高く、且つ熱伝導率を高くできる。このため、半導体基板10の裏面を冷却機構に直接取り付けて、半導体装置を効率よく冷却することができる。この構造によれば、SiC基板の熱伝導率が大きいため、半導体装置がオン状態のときの主電流による発熱を効率良く発散させることができる。
更に、活性領域20と周辺領域30がワイドバンドギャップ半導体であることにより、低いオン抵抗と高い絶縁破壊電圧を両立させることができる。
また、半導体基板10と活性領域20及び周辺領域30が同一材料であることが好ましい。半導体基板10と活性領域20に同じ材料を用いることにより、異なる材料を用いた場合に生じる格子不整合などの性能劣化の原因をなくすことができる。
以下に、図面を参照して本発明の第1の実施形態に係る半導体装置の製造方法を説明する。なお、以下に述べる半導体装置の製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能である。
先ず、ノンドープの炭化珪素絶縁半導体である半導体基板10の主面に、イオン注入によってドリフト領域21を形成する。例えば、図11に示すように半導体基板10の主面の全面に形成したマスク材111をパターニングして、半導体基板10のドリフト領域21を形成する領域を露出させる。そして、マスク材111をマスクとして半導体基板10にn型不純物を選択的にドープするイオン注入によって、ドリフト領域21を形成する。
一般的なマスク材としては、シリコン酸化膜を用いることができ、堆積方法としては熱CVD法やプラズマCVD法を用いることができる。パターニングの方法としては、フォトリソグラフィ法を用いることができる。即ち、パターニングされたフォトレジスト膜をマスクにしてマスク材をエッチングする。エッチング方法としては、フッ酸を用いたウェットエッチングや、反応性イオンエッチングなどのドライエッチングを用いることができる。マスク材をエッチングした後、フォトレジスト膜を酸素プラズマや硫酸などで除去する。このようにして、マスク材がパターニングされる。なお、構造をわかりやすくするために、マスク材の外縁のみを図示している。
ドリフト領域21を形成した後、パターニングした新たなマスク材112をマスクとして、図12に示すように、イオン注入によって半導体基板10にp型不純物を選択的にドープしてコラム領域22を形成する。更に、図13に示すように、パターニングしたマスク材113をマスクとして、イオン注入によって半導体基板10にp型不純物を選択的にドープしてウェル領域23を形成する。ドリフト領域21、コラム領域22及びウェル領域23の不純物濃度は、例えば1E15/cm3~1E19/cm3程度である。
次いで、図14に示すように、パターニングしたマスク材114をマスクとして、イオン注入によって半導体基板10にn型不純物を選択的にドープしてカソード領域24を形成する。カソード領域24の不純物濃度は、例えば1E18/cm3~1E21/cm3程度である。
ここまでの工程におけるイオン注入では、例えば、n型不純物として窒素(N)を用い、p型不純物としてアルミニウム(Al)やボロン(B)を用いる。なお、半導体基板の温度を600℃程度に加熱した状態でイオン注入することにより、イオン注入した領域に結晶欠陥が生じるのを抑制することができる。そして、イオン注入した不純物を熱処理することで活性化させる。例えば、アルゴン雰囲気中や窒素雰囲気中で、1700℃程度の熱処理を行う。
その後、図15に示すように、パターニングしたマスク材115をマスクとして、ドライエッチングまたはウェットエッチングにより、半導体基板10の上部の一部を選択的にエッチングして、主電極40の下部を埋め込む電極溝400を形成する。電極溝400は、深さが活性領域20の下面よりも深く形成され、且つ、活性領域20から周辺領域30まで延伸する。次いで、図16に示すように、電極溝400を埋め込んで第1主電極41と第2主電極42の下部を形成する。
次に、活性領域20及び周辺領域30の上面を覆う層間絶縁膜50を形成する。層間絶縁膜50には、例えばシリコン酸化膜を用いることができる。シリコン酸化膜の堆積方法としては、熱CVD法やプラズマCVD法を用いることができる。或いは、層間絶縁膜50にシリコン窒化膜を用いてもよい。
その後、フォトリソグラフィ技術によりパターニングしたフォトレジスト膜(不図示)をマスクにして層間絶縁膜50を選択的にエッチングし、図17に示すように第1コンタクトホール410及び第2コンタクトホール420を形成する。第1コンタクトホール410には、半導体基板10に埋め込まれた第1主電極41の下部の上面が露出する。第2コンタクトホール420には、半導体基板10に埋め込まれた第2主電極42の下部の上面が露出する。エッチング方法としては、例えばフッ酸を用いたウェットエッチングや反応性イオンエッチングなどのドライエッチングを用いる。
次いで、第1コンタクトホール410及び第2コンタクトホール420を埋め込んで層間絶縁膜50の上面に電極膜を成膜する。そして、この電極膜をパターニングして、第1主電極41と第2主電極42の上部を形成する。第1主電極41の上部は、第1コンタクトホール410に埋め込まれた部分を介して、半導体基板10に埋め込まれた第1主電極41の下部と接続する。第2主電極42の上部は、第2コンタクトホール420に埋め込まれた部分を介して、半導体基板10に埋め込まれた第2主電極42の下部と接続する。これにより、ウェル領域23と電気的に接続する第1主電極41、及び、ドリフト領域21と電気的に接続する第2主電極42が形成される。以上により、図1に示した半導体装置が完成する。
主電極40の材料には、チタン(Ti)、ニッケル(Ni)、モリブデン(Mo)などの金属配線に用いる金属材料を好適に使用できる。また、チタン/ニッケル/銀(Ti/Ni/Ag)などの積層膜を主電極40に使用してもよい。主電極40の形成は、スパッタ法や電子ビーム(EB)蒸着法などにより全面に金属材料を堆積した後、金属材料をエッチングして形成する。或いは、メッキプロセスによって第1コンタクトホール410や第2コンタクトホール420を金属材料で埋め込んで、主電極40を形成してもよい。
上記では、半導体基板10に不純物をイオン注入してドリフト領域21やコラム領域22、ウェル領域23を形成する例を説明した。イオン注入によってp型やn型の半導体領域を形成することにより、エピタキシャル成長によって形成する場合よりも製造コストを低減できる。
また、半導体基板10にSiC基板を使用する例を説明したが、SiC基板に限らず、バンドギャップの広い半導体材料からなる半導体基板10を使用してもよい。バンドギャップの広い半導体材料には、GaN、ダイヤモンド、ZnO、AlGaNなどがある。
<第1変形例>
図18に、第1の実施形態の第1変形例に係る半導体装置を示す。図18に示した半導体装置は、n型のドリフト領域21とp型のコラム領域22の端部が第1主電極41と直接に接続されている。第1主電極41には、ドリフト領域21との界面にエネルギー障壁が形成される材料を使用する。一方、第2主電極42は、カソード領域24とオーミック接続されている。
これにより、活性領域20に配置された半導体素子は、第1主電極41をアノード電極とし、第2主電極42をカソード電極とするショットキーバリアダイオード(SBD)として動作する。その他の構成については、図1に示す半導体装置と同様である。
第1変形例に係る半導体装置では、仕事関数の高いニッケル(Ni)材、プラチナ(Pt)材などの金属材料を第1主電極41に用いて、ドリフト領域21と第1主電極41との間にショットキー接合を形成する。第2主電極42には、チタン(Ti)などの仕事関数が低くカソード領域24とオーミック接続する材料を用いる。
ショットキー接合においても、隣接境界において活性領域20の端部で電界の集中が生じる。第1変形例に係る半導体装置によれば、半導体素子がSBDとして動作する場合にも、活性領域20の端部での電界集中を緩和することができる。
<第2変形例>
また、第1主電極41とドリフト領域21との界面にヘテロ接合を形成するように第1主電極41の材料を選択してもよい。例えば、ドリフト領域21の材料にシリコンを用い、ドリフト領域21との間にエネルギー障壁が形成される材料、例えば多結晶シリコンを第1主電極41に用いる。これにより、活性領域20に配置された半導体素子は、第1主電極41をアノード電極とし、第2主電極42をカソード電極とするヘテロ接合ダイオードとして動作する。その他の構成については、図1に示す半導体装置と同様である。
ヘテロ接合ダイオードでは、不純物濃度を調整することによりエネルギー障壁の高さを任意に設定できる。第2変形例に係る半導体装置によれば、半導体素子がヘテロ接合ダイオードとして動作する場合にも、活性領域20の端部での電界集中を緩和することができる。
<第3変形例>
図19に、第3変形例に係る半導体装置を示す。図19は、半導体基板10の主面と垂直な方向の断面図である。図19に示した半導体装置では、第1主電極41が半導体基板10の活性領域20が形成された主面に配置され、第2主電極42が、半導体基板10の第1主電極41の配置された主面と対向する他方の主面に配置されている。第3変形例に係る半導体装置では、ドリフト領域21及びコラム領域22が半導体基板10の膜厚方向に延伸する。半導体基板10には導電性基板が用いられるが、絶縁性基板を半導体基板10に使用してもよい。半導体基板10に絶縁性基板を使用する場合には、例えば、半導体基板10を貫通するコンタクトホールに埋め込んだ導電性材料を介して、第2主電極42と活性領域20を電気的に接続する。
第3変形例に係る半導体装置によれば、第1主電極41と第2主電極42を半導体基板10の対向する主面にそれぞれ配置することにより、半導体基板10の膜厚方向に主電流が流れる。このため、活性領域20に配置される半導体素子に流れる主電流の電流密度を向上させることができる。
(第2の実施形態)
本発明の第2の実施形態に係る半導体装置は、図20に示すように、半導体素子の主電流が流れる電流経路に沿って第1主電極41と第2主電極42の間に配置された制御電極70を更に備える。制御電極70は電流経路を流れる主電流を制御する。即ち、図20に示した半導体装置は、第1主電極41をソース電極、第2主電極42をドレイン電極、制御電極70をゲート電極とするトランジスタとして動作する。
活性領域20に配置された半導体素子は、ウェル領域23を挟んでドリフト領域21と対向するn型のソース領域25を備える。第1主電極41は、ソース領域25と電気的に接続されている。ドリフト領域21の第2主電極側の端部は、n型のドレイン領域26を介して第2主電極42と電気的に接続されている。
コラム領域22、ウェル領域23及びソース領域25の上面にまたがって開口部が形成された複数のゲートトレンチが、半導体基板10に達するように延伸している。ゲートトレンチの内壁面にゲート絶縁膜60が配置され、ウェル領域23とゲート絶縁膜60を介して対向する制御電極70がゲートトレンチの内部に配置されている。ゲートトレンチ同士の間でドリフト領域21とウェル領域23が接続しており、オン動作時にゲート絶縁膜60と接するウェル領域23にチャネル領域が形成される。
第1主電極41はソース領域25とオーミック接続され、第2主電極42はドリフト領域21とオーミック接続される。また、制御電極70同士を電気的に接続する制御電極配線80が、制御電極70の上面に形成されている。構造をわかりやすくするため、制御電極配線80は外縁のみを示している。その他の構成については、図1に示す第1の実施形態と同様である。
以下に、図20に示した半導体装置の基本的な動作について説明する。
オン動作において、第1主電極41の電位を基準として、第2主電極42に正の電位を印加した状態で制御電極70の電位を制御することにより、活性領域20に配置された半導体素子がトランジスタとして機能する。即ち、制御電極70と第1主電極41間の電圧を所定の閾値電圧以上にすることにより、制御電極70の側面のウェル領域23のチャネル領域に反転層が形成される。これにより、半導体素子がオン状態となり、第1主電極41と第2主電極42間に主電流が流れる。
一方、オフ動作では、制御電極70と第1主電極41間の電圧を所定の閾値電圧以下にする。これにより、反転層が消滅し、主電流が遮断される。
オフ状態では、ドリフト領域21とコラム領域22の界面から空乏層が広がり、ある程度まで逆方向電圧が大きくなると、ドリフト領域21とコラム領域22はピンチオフ状態となる。これにより、ドリフト領域21とコラム領域22の電界分布は均一な長方形の分布となり、半導体装置に加わる最大電界が大きく低下する。
トランジスタ動作する半導体装置においても、主電極40の少なくともいずれかが隣接境界を超えて配置されることにより、隣接境界における活性領域20の端部での電界集中を緩和することができる。他は、第1の実施形態と実質的に同様であり、重複した記載を省略する。
以下に、図面を参照して、第2の実施形態に係る半導体装置の製造方法を説明する。なお、以下に述べる半導体装置の製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能である。
図11~図14を参照して説明した方法と同様に、半導体基板10にドリフト領域21、コラム領域22及びウェル領域23を形成する。次いで、図21に示すように、パターニングしたマスク材121をマスクに用いて、イオン注入によってn型のソース領域25とドレイン領域26を形成する。ソース領域25及びドレイン領域26の不純物濃度は、例えば1E18/cm3~1E21/cm3程度である。
次に、パターニングしたマスク材(図示せず)をマスクにしたドライエッチングにより、図22に示すように、ゲートトレンチ700を形成する。ゲートトレンチ700は、ソース領域25、ウェル領域23、ドリフト領域21及びコラム領域22に及ぶ範囲にわたって、半導体基板10に達する深さで形成される。
その後、ゲートトレンチ700の内壁面にゲート絶縁膜60を形成する。ゲート絶縁膜60の形成方法は、熱酸化法でも堆積法でも構わない。例として、熱酸化法の場合、酸素雰囲気中で1100℃程度の温度に基体を加熱する。これにより、基体が酸素に触れるすべての部分において、シリコン酸化膜が形成される。
ゲート絶縁膜60を形成した後、ウェル領域23とゲート絶縁膜60との界面における界面準位を低減するために、窒素、アルゴン、N2Oなどの雰囲気中で1000℃程度のアニールを行ってもよい。また、直性NOかN2O雰囲気中での熱酸化も可能である。その場合の温度は1100℃~1400℃が好適である。ゲート絶縁膜60の厚さは数十nm程度である。
次に、図23に示すように、ゲートトレンチ700を埋め込んで制御電極70を形成する。制御電極70の材料はポリシリコン膜が一般的であり、ここではポリシリコン膜を制御電極70に使用する場合を説明する。
ポリシリコン膜の堆積方法としては、減圧CVD法などを用いることができる。例えば、堆積させるポリシリコン膜の厚さをゲートトレンチ700の幅の2分の1よりも大きな値にして、ゲートトレンチ700をポリシリコン膜で埋める。ゲートトレンチ700の内壁面からポリシリコン膜が形成されていくため、上記のようにポリシリコン膜の厚さを設定することにより、ゲートトレンチ700をポリシリコン膜によって完全に埋めることができる。例えば、ゲートトレンチ700の幅が2μmの場合は、膜厚が1μmよりも厚くなるようにポリシリコン膜を形成する。また、ポリシリコン膜を堆積した後に、オキシ塩化リン(POCl3)中で950℃のアニール処理することで、n型のポリシリコン膜が形成され、制御電極70に導電性を持たせる。
ポリシリコン膜は、エッチングなどにより平坦化する。エッチング方法は等方性エッチングでも異方性の選択エッチングでもよい。エッチング量は、ゲートトレンチ700の内部にポリシリコン膜が残るように設定する。例えば、幅が2μmのゲートトレンチ700についてポリシリコン膜を1.5μmの厚さに堆積した場合、ポリシリコン膜のエッチング量は1.5μmにする。しかし、エッチングの制御において、1.5μmのエッチング量について数%のオーバーエッチングでも問題ない。その後、図24に示すように、制御電極配線80を形成し、制御電極70同士を電気的に接続する。
その後、図25に示すように、パターニングしたマスク材122をマスクとして、ドライエッチングまたはウェットエッチングにより、半導体基板10の上部の一部を選択的にエッチングして、主電極40の下部を埋め込む電極溝400を形成する。電極溝400は、活性領域20から周辺領域30まで延伸する。次いで、図26に示すように、電極溝400を埋め込んで第1主電極41と第2主電極42の下部を形成する。
次に、活性領域20及び周辺領域30の上面を覆う層間絶縁膜50を形成する。層間絶縁膜50には、例えばシリコン酸化膜を用いることができる。シリコン酸化膜の堆積方法としては、熱CVD法やプラズマCVD法を用いることができる。或いは、層間絶縁膜50にシリコン窒化膜を用いてもよい。
その後、フォトリソグラフィ技術によりパターニングしたフォトレジスト膜(不図示)をマスクにして層間絶縁膜50を選択的にエッチングし、図27に示すように第1コンタクトホール410及び第2コンタクトホール420を形成する。第1コンタクトホール410には、半導体基板10に埋め込まれた第1主電極41の上面が露出する。第2コンタクトホール420には、半導体基板10に埋め込まれた第2主電極42の上面が露出する。エッチング方法としては、例えばフッ酸を用いたウェットエッチングや反応性イオンエッチングなどのドライエッチングを用いる。
次いで、第1コンタクトホール410及び第2コンタクトホール420を埋め込んで成膜した電極膜をパターニングして、第1主電極41と第2主電極42の上部を形成する。第1主電極41の上部は、第1コンタクトホール410に埋め込まれた部分を介して、半導体基板10に埋め込まれた第1主電極41の下部と接続する。第2主電極42の上部は、第2コンタクトホール420に埋め込まれた部分を介して、半導体基板10に埋め込まれた第2主電極42の下部と接続する。
以上により、図20に示した半導体装置が完成する。なお、制御電極70にp型のポリシリコン膜を使用してもよいし、n型のポリシリコン膜を使用してもよい。また、他の半導体材料を制御電極70に使用してもよいし、メタル材料などの他の導電性材料を使用してもよい。例えば、第2導電型のポリ炭化珪素、SiGe、Alなどを制御電極70の材料に使用することができる。
また、ゲート絶縁膜60にシリコン酸化膜を使用する例を説明したが、シリコン窒化膜をゲート絶縁膜60に使用してもよい。または、シリコン酸化膜とシリコン窒化膜の積層膜をゲート絶縁膜60に使用してもよい。ゲート絶縁膜60にシリコン窒化膜を使用した場合の等方性エッチングは、160℃の熱燐酸による洗浄によって行うことができる。
上記では、半導体装置が、第1主電極41をソース電極、第2主電極42をドレイン電極、制御電極70をゲート電極とするMOSトランジスタである場合を説明した。しかし、半導体装置が他のトランジスタであってもよい。例えば、第1主電極41をエミッタ電極、第2主電極42をコレクタ電極、制御電極70をベース電極とするバイポーラトランジスタの場合にも、主電極40の少なくともいずれかが隣接境界を超えて配置されることにより、隣接境界における活性領域20の端部での電界集中を緩和することができる。これにより、半導体装置の耐圧の低下を抑制できる。
(その他の実施形態)
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
例えば、上記ではドリフト領域21とコラム領域22を半導体基板10の主面に沿って交互に配置した例を示した。しかし、ドリフト領域21とコラム領域22を膜厚方向に積層してSJ構造を構成してもよい。膜厚方向にドリフト領域21とコラム領域22を積層した構成では、ドリフト領域21とコラム領域22の幅を、不純物をドープする注入エネルギーの強度を調節することにより正確に制御することができる。膜厚方向にpn接合が一定の周期で配列されたSJ構造を有することにより、半導体装置の耐圧をより向上させることができる。
ところで、ドリフト領域21とコラム領域22との境界の電界は均一であるが、逆バイアス時において、不純物濃度が高いn型のカソード領域24と対向するp型のコラム領域22の端部に電界が集中しやすい。特に、コラム領域22のドリフト領域21に接する主面と対向する主面(以下、「対向主面」という。)の端部において電界が集中する。
このため、図28に示すように、コラム領域22とカソード領域24の間に、ドリフト領域21よりも不純物濃度が低いn型の電界緩和領域27を配置してもよい。図28に示した半導体装置は、ドリフト領域21とコラム領域22が半導体基板10の膜厚方向に沿って隣接した構成である。
図28に示した半導体装置では、コラム領域22の対向主面の端部が、コラム領域22とカソード領域24との間に配置された電界緩和領域27に接している。このため、低い電圧においてもコラム領域22の端部からカソード領域24の方向に空乏層が伸びる。したがって、コラム領域22の第2主電極側の端部での電界の集中が緩和される。
図28に示した構造を実現するためには、例えば以下の製造方法を採用できる。即ち、イオン注入によってn型不純物を半導体基板10にドープし、ドリフト領域21と電界緩和領域27の積層体を形成する。このとき、高い注入エネルギーで高い不純物濃度にイオンをドープするイオン注入条件と、低い注入エネルギーで低い不純物濃度にイオンをドープするイオン注入条件とを切り替える。これにより、1回の連続したイオン注入でドリフト領域21と電界緩和領域27が連続的に形成される。その後、イオン注入によって電界緩和領域27の一部にp型不純物を注入することにより、電界緩和領域27と連結してドリフト領域21と平行に延伸するコラム領域22を形成する。
上記のようにイオン注入の途中でイオン注入条件を切り替えて深さ方向の不純物濃度を変化させながら活性領域20の一部を形成することにより、深さ方向の不純物濃度を自由に設計できる。これにより、電界の集中を緩和し、半導体装置の最大印加電圧を向上させることができる。
なお、上記では活性領域20にSJ構造の半導体素子が形成される例を示したが、活性領域20に形成される半導体素子はSJ構造に限られない。
このように、本発明はここでは記載していない様々な実施形態などを含むことはもちろんである。