JP6969684B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、半導体装置及びその製造方法に関するものである。
高耐圧且つ低オン抵抗を実現するために、ｎ型のドリフト領域とｐ型のコラム領域を交互に配置してｐｎ接合を周期的に形成したスーパージャンクション（ＳＪ）構造の半導体装置が開発されている（特許文献１参照。）。ＳＪ構造の半導体装置では、主電流が流れるドリフト領域のｎ型不純物の濃度を高くしてオン抵抗を下げても、逆バイアス時ではｐｎ接合から伸びる空乏層によってドリフト領域が空乏化されるため、耐圧を高く保てる。
特開２００２−３１９６８０号公報
しかしながら、逆バイアス時においてドリフト領域とコラム領域の境界に電界が集中することにより、半導体装置の耐圧が低下するという問題があった。
本発明は、上記課題に鑑みてなされたものであり、その目的は、スーパージャンクション構造を有し、且つ耐圧の低下を抑制できる半導体装置及び半導体装置の製造方法を提供することである。
本発明の一態様に係る半導体装置は、スーパージャンクション構造を構成するドリフト領域とコラム領域との間の少なくとも一部に、同一導電型の隣接領域よりも不純物濃度の低い低濃度領域もしくはノンドープ領域のいずれかである電界緩和領域を備えることを要旨とする。
本発明の他の態様に係る半導体装置の製造方法は、基板に不純物をイオン注入することによってドリフト領域とコラム領域を形成する工程を含み、同一導電型の隣接領域よりも不純物濃度の低い低濃度領域もしくはノンドープ領域のいずれかである電界緩和領域を、ドリフト領域とコラム領域の間の少なくとも一部に形成することを要旨とする。
本発明によれば、スーパージャンクション構造を有し、且つ耐圧の低下を抑制できる半導体装置及び半導体装置の製造方法を提供することができる。
本発明の第１の実施形態に係る半導体装置の構成を示す模式的な斜視図である。 電界強度を計算するための実施例モデルを示す平面図である。 電界強度を計算するための比較例モデルを示す平面図である。 電界強度の計算結果を示すグラフである。 電界強度の計算結果を示すグラフである。 電界強度の計算結果を示すグラフである。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための斜視図である（その１）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための斜視図である（その２）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための斜視図である（その３）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための斜視図である（その４）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための斜視図である（その５）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための斜視図である（その６）。 本発明の第１の実施形態の変形例に係る半導体装置の構成を示す模式的な断面図である。 本発明の第２の実施形態に係る半導体装置の構成を示す模式的な斜視図である。 本発明の第２の実施形態に係る半導体装置の製造方法を説明するための斜視図である（その１）。 本発明の第２の実施形態に係る半導体装置の製造方法を説明するための斜視図である（その２）。 本発明の第２の実施形態に係る半導体装置の製造方法を説明するための斜視図である（その３）。 本発明の第２の実施形態に係る半導体装置の製造方法を説明するための斜視図である（その４）。 本発明の第２の実施形態に係る半導体装置の製造方法を説明するための斜視図である（その５）。 本発明の第２の実施形態に係る半導体装置の製造方法を説明するための斜視図である（その６）。 本発明の第２の実施形態に係る半導体装置の製造方法を説明するための斜視図である（その７）。 本発明の第３の実施形態に係る半導体装置の構成を示す模式的な斜視図である。 本発明の第４の実施形態に係る半導体装置の構成を示す模式的な斜視図である。 本発明の第４の実施形態に係る半導体装置の他の構成を示す模式的な斜視図である。
以下に、図面を参照して実施形態を説明する。図面の記載において同一部分には同一符号を付して説明を省略する。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率などは現実のものとは異なる部分を含む。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている。
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置は、図１に示すように、基板１０と、基板１０の主面に配置された半導体層２０と、半導体層２０を介して基板１０の上に離間して配置された第１主電極３０及び第２主電極４０を備える。第１主電極３０と第２主電極４０は、オン状態において半導体装置を流れる主電流の電流経路のそれぞれ端部である。
半導体層２０は、主電流の流れる第１導電型のドリフト領域２１、ドリフト領域２１の内部に配置された第２導電型のコラム領域２２、及び、ドリフト領域２１とコラム領域２２との間の少なくとも一部に配置された電界緩和領域２３を有する。コラム領域２２は電流経路と平行に延伸し、ドリフト領域２１とコラム領域２２によりＳＪ構造が構成されている。電界緩和領域２３は、導電型が同一の隣接領域よりも不純物濃度の低い低濃度領域、もしくは不純物が意図的にドープされていないノンドープ領域である。図１に示す半導体装置では、電界緩和領域２３が、コラム領域２２の第２主電極４０と対向する側面、及び、電流経路と平行にドリフト領域２１と対向するコラム領域２２の側面に接して配置されている。
第１導電型と第２導電型とは互いに反対導電型である。即ち、第１導電型がｎ型であれば、第２導電型はｐ型であり、第１導電型がｐ型であれば、第２導電型はｎ型である。以下では、第１導電型をｎ型、第２導電型をｐ型とする場合について説明する。
図１に示す半導体層２０は、ドリフト領域２１及びコラム領域２２の端部と第１主電極３０との間に配置された第２導電型のウェル領域２４と、ウェル領域２４と第１主電極３０との間に配置された第１導電型のソース領域２５を更に備える。ウェル領域２４はドリフト領域２１及びコラム領域２２に接し、ソース領域２５は第１主電極３０と電気的に接続する。
更に、図１に示す半導体装置は、ドリフト領域２１、ウェル領域２４及びソース領域２５と、ゲート絶縁膜６０を介して対向するように半導体層２０に埋め込まれた制御電極５０を更に備える。第１の実施形態に係る半導体装置は、制御電極５０によって主電流を制御するトランジスタとして動作する。即ち、図１に示す半導体装置は、第１主電極３０をソース電極、第２主電極４０をドレイン電極、制御電極５０をゲート電極とするＭＯＳＦＥＴである。第１主電極３０はソース領域２５とオーミック接続され、第２主電極４０はドリフト領域２１とオーミック接続される。
ソース領域２５、コラム領域２２及びウェル領域２４の上面にまたがって開口部が形成された複数のゲートトレンチが、基板１０に達するように形成される。ゲートトレンチの内壁面にゲート絶縁膜６０が配置され、ゲートトレンチの内部にゲート絶縁膜６０に周囲を囲まれて制御電極５０が配置されている。ゲートトレンチ同士の間で、ドリフト領域２１とウェル領域２４が接続され、ウェル領域２４とソース領域２５が接続されている。そして、オン動作時に、ウェル領域２４のゲート絶縁膜６０と接するチャネル領域に反転層が形成される。
図１に示す半導体装置は、複数のドリフト領域２１と複数のコラム領域２２が、電流経路と垂直な方向に沿って交互に配置されたＳＪ構造を有する。このため、逆方向電圧印加時（逆バイアス時）には、ドリフト領域２１とコラム領域２２との界面に形成されるｐｎ接合から伸びる空乏層によって、ドリフト領域２１とコラム領域２２が空乏化される。このため、半導体装置について高い耐圧が得られる。
更に、図１に示す半導体装置は、ドリフト領域２１とコラム領域２２との間に電界緩和領域２３が配置されている。ノンドープ領域でない場合の電界緩和領域２３は、隣接するドリフト領域２１とコラム領域２２のいずれかと同一の導電型であるが、その同一の導電型の領域の不純物濃度よりも電界緩和領域２３の不純物濃度が低い。即ち、電界緩和領域２３が第１導電型であれば、電界緩和領域２３の不純物濃度はドリフト領域２１の不純物濃度よりも低い。一方、電界緩和領域２３が第２導電型であれば、電界緩和領域２３の不純物濃度はコラム領域２２の不純物濃度よりも低い。これにより、電界緩和領域２３によってドリフト領域２１とコラム領域２２とが対向する境界領域における電界集中が緩和される。電界緩和領域２３の幅は、例えば０．１μｍ〜０．３μｍ程度である。
なお、ドリフト領域２１がｎ型であり、電界緩和領域２３がｐ型である場合に、電界緩和領域２３の不純物濃度がドリフト領域２１よりも高くてもよい。また、コラム領域２２がｐ型であり、電界緩和領域２３がｎ型である場合に、電界緩和領域２３の不純物濃度がコラム領域２２よりも高くてもよい。
以下に、図１に示した半導体装置の基本的な動作について説明する。
オン動作において、第１主電極３０の電位を基準として第２主電極４０に正の電位を印加した状態で制御電極５０の電位を制御することにより、半導体装置がトランジスタとして動作する。即ち、制御電極５０と第１主電極３０間の電圧を所定の閾値電圧以上にすることにより、制御電極５０の側面のウェル領域２４のチャネル領域に反転層が形成される。これにより、半導体装置がオン状態となり、第１主電極３０と第２主電極４０間に主電流が流れる。
一方、オフ動作では、制御電極５０と第１主電極３０間の電圧を所定の閾値電圧以下にする。これにより、反転層が消滅し、主電流が遮断される。
オフ状態では、ドリフト領域２１とコラム領域２２の界面から空乏層が広がり、ある程度まで逆方向電圧が大きくなると、ドリフト領域２１とコラム領域２２はピンチオフ状態となる。これにより、ドリフト領域２１とコラム領域２２の電界強度は均一な長方形の分布となり、半導体装置に加わる最大電界が大きく低下する。これにより、半導体装置の耐圧が向上する。
オフ状態でＳＪ構造を完全に空乏化させて高い耐圧を得るためには、ｎ型の半導体領域のｎ型不純物の総量とｐ型の半導体領域のｐ型不純物の総量との比を１近傍に設定する必要がある。このため、ドリフト領域２１のｎ型不純物の濃度Ｎｄ、コラム領域２２のｐ型不純物の濃度Ｎａ、ドリフト領域２１の幅Ｗｎ、コラム領域２２の幅Ｗｐは、以下の式（１）を満たすように設定される：
Ｎａ×Ｗｐ＝Ｎｄ×Ｗｎ ・・・（１）
幅Ｗｎと幅Ｗｐは、ドリフト領域２１とコラム領域２２が交互に配置される方向の幅である。
式（１）を満たすようにドリフト領域２１とコラム領域２２の不純物濃度が設定されていることにより、ｐｎ接合から伸びる空乏層によってドリフト領域２１とコラム領域２２が空乏化し、高い耐圧が得られる。同時に、ドリフト領域２１の抵抗値を抑制できる。
しかし、ドリフト領域２１とコラム領域２２との界面のｐｎ接合には、逆バイアス時に電界が集中しやすい。これは、ｐｎ接合に近接する領域では式（１）の関係が成立しておらず、ｎ型の半導体領域とｐ型の半導体領域の電荷バランスが取れていないためである。ｐｎ接合で電界が集中すると、半導体装置の耐圧が低下する。
これに対し、図１に示した半導体装置では、ドリフト領域２１とコラム領域２２との間に電界緩和領域２３を配置することによって電界集中が緩和される。電界緩和領域２３による電界集中を緩和する効果を、図２及び図３にそれぞれ示したモデルを用いて以下に説明する。
図２に示したモデルは、図１に示した半導体装置と同様にドリフト領域２１とコラム領域２２との間に電界緩和領域２３が配置された、実施例モデルである。一方、図３に示したモデルは、電界緩和領域２３が配置されていない比較例モデルである。なお、電界緩和領域２３はノンドープ領域である。
図４及び図５に、図２に示した実施例モデル及び図３に示した比較例モデルの、コラム領域２２の幅方向の中央付近を通過する中心線Ｍに沿った電界強度の計算結果を示す。図４及び図５において、実施例モデルの電界強度を実線の特性Ｅ１で示し、比較例モデルの電界強度を破線の特性Ｅ２で示した。位置Ａはウェル領域２４とコラム領域２２の接続する位置、位置Ｂはコラム領域２２の第２主電極４０と対向する側面の位置、位置Ｃはドリフト領域２１と第２主電極４０の接続する位置である。
図４は、半導体層２０の表面での電界強度の計算結果を示す。図４に示すように、電界強度がピーク値を有する位置Ｂにおいて、比較例モデルよりも実施例モデルの電界強度が低い。即ち、比較例モデルと対比して、実施例モデルでは電界分布がより均一である。このように、電界緩和領域２３によって、コラム領域２２の第２主電極４０と対向する側面での電界の集中が緩和されている。
図５は、第２主電極４０の底面と同等の平面レベルにおける電界強度分布の計算結果を示す。図５に示すように、ドリフト領域２１と第２主電極４０の接続する位置Ｃにおいても電界強度がピーク値を有する。実施例モデルでは、位置Ｂから位置Ｃに渡って比較例モデルよりも電界強度が低く、電界緩和領域２３によって電界の集中が緩和されている。
図５に示すように、半導体層２０の内部において第２主電極４０の角部で電界が集中する。このため、半導体層２０の底面の深さまで電界緩和領域２３を形成すれば、電界が深さ方向に沿って拡散され、電界集中を緩和できる。したがって、電界緩和領域２３を基板１０の主面に達するように形成してもよい。
上記のように、コラム領域２２と第２主電極４０との間の領域において電界が集中する。このため、図１に示した半導体装置ではドリフト領域２１とコラム領域２２の境界の全域に電界緩和領域２３を配置したが、コラム領域２２の第２主電極４０と対向する側面にのみ接して電界緩和領域２３を配置してもよい。電流経路と平行にドリフト領域２１と対向するコラム領域２２の側面に電界緩和領域２３を配置しないことにより、ドリフト領域２１の幅が狭くならず、主電流の電流経路の電気抵抗の増大を抑制できる。
ただし、ドリフト領域２１とコラム領域２２とが対向する電流経路と平行な境界領域においても、電界の集中は起きる。図６に、図２及び図３に示した境界線Ｌに沿った電界強度分布を示す。図６に示すように、位置Ｂにおいて電界強度がピーク値を有する比較例モデルと比べて、実施例モデルの電界分布はより均一である。このように、電流経路と平行なドリフト領域２１とコラム領域２２との境界領域においても、電界緩和領域２３によって電界の集中が緩和される。このため、図１に示すように、コラム領域２２の電流経路と平行にドリフト領域２１と対向するコラム領域２２の側面に電界緩和領域２３を配置してもよい。
以上に説明したように、本発明の第１の実施形態に係る半導体装置によれば、ドリフト領域２１とコラム領域２２との間の少なくとも一部に電界緩和領域２３を配置することにより、電界の集中が緩和される。その結果、ＳＪ構造を有する半導体装置の耐圧の低下を抑制することができる。
基板１０には、半絶縁性基板や絶縁性基板が好適に使用される。これにより、同一の基板１０に複数の半導体装置を集積する際の素子分離プロセスを簡略化することができる。また、冷却器に半導体装置を実装する場合に、基板１０と冷却器の間に設置する絶縁性基板を省略することが可能である。ここで、絶縁性基板とは、基板の抵抗率が数ｋΩ・ｃｍ以上のことをいう。
例えば、絶縁性を有する炭化珪素（ＳｉＣ）基板を基板１０に使用する。ＳｉＣにはいくつかのポリタイプ（結晶多形）が存在するが、代表的な４ＨのＳｉＣ基板を基板１０として使用できる。基板１０にＳｉＣ基板を使用することにより、基板１０の絶縁性を高く、且つ熱伝導率を高くできる。このため、基板１０の裏面を冷却機構に直接取り付けて、半導体装置を効率よく冷却することができる。この構造によれば、ＳｉＣ基板の熱伝導率が大きいため、半導体装置がオン状態のとき主電流による発熱を効率良く発散させることができる。また、ＳｉＣはワイドバンドギャップ半導体であり真性キャリヤ数が少ないため、高い絶縁性を実現し易く、耐圧の高い半導体装置を実現できる。
以下に、図面を参照して本発明の第１の実施形態に係る半導体装置の製造方法を説明する。なお、以下に述べる半導体装置の製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能である。以下では、基板１０にノンドープのＳｉＣ基板を用いる場合を説明する。
先ず、図７に示すように、パターニングしたマスク材１１１をマスクとするイオン注入によって、基板１０にｎ型不純物をドープしてドリフト領域２１を選択的に形成する。構造をわかりやすくするために、マスク材は外縁のみを示している（以下において同様。）。
一般的なマスク材としては、シリコン酸化膜を用いることができ、堆積方法としては熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。パターニングの方法としては、フォトリソグラフィ法を用いることができる。即ち、パターニングされたフォトレジスト膜をマスクにしてマスク材をエッチングする。エッチング方法としては、フッ酸を用いたウェットエッチングや、反応性イオンエッチングなどのドライエッチングを用いることができる。その後、フォトレジスト膜を酸素プラズマや硫酸などで除去する。このようにして、マスク材がパターニングされる。
次に、電界緩和領域２３をドリフト領域２１との間の少なくとも一部に形成するように、ドリフト領域２１と平行に延伸するコラム領域２２をドリフト領域２１の内部に形成する。即ち、図８に示すように、パターニングした新たなマスク材１１２をマスクとして、イオン注入によって基板１０にｐ型不純物をドープしてコラム領域２２を選択的に形成する。このとき、基板１０の露出した領域がドリフト領域２１の形成されていない領域よりも狭いようにマスク材１１２を設計する。これにより、ドリフト領域２１とコラム領域２２との間にノンドープの電界緩和領域２３が形成される。
その後、図９に示すように、マスク材１１３をマスクとして基板１０にｐ型不純物をドープするイオン注入によって、ウェル領域２４を形成する。更に、図１０に示すように、マスク材１１４をマスクとして基板１０にｎ型不純物をドープするイオン注入によって、ソース領域２５を形成する。
イオン注入では、例えば、ｎ型不純物として窒素（Ｎ）を用い、ｐ型不純物としてアルミニウムやボロンを用いる。なお、基板１０の温度を６００℃程度に加熱した状態でイオン注入することにより、イオン注入した領域に結晶欠陥が生じるのを抑制することができる。そして、イオン注入した不純物を熱処理することで活性化させる。例えば、アルゴン雰囲気中や窒素雰囲気中で、１７００℃程度の熱処理を行う。
コラム領域２２とドリフト領域２１の不純物濃度は、例えば１Ｅ１５／ｃｍ３〜１Ｅ１９／ｃｍ３程度である。ただし、オフ状態においてドリフト領域２１とコラム領域２２の間に発生する空乏層によってドリフト領域２１とコラム領域２２が空乏化するように、ドリフト領域２１とコラム領域２２の不純物濃度が式（１）の関係を満足させるように設定される。
ウェル領域２４の不純物濃度は、例えば１Ｅ１５／ｃｍ３〜１Ｅ１９／ｃｍ３程度である。また、ソース領域２５の不純物濃度は、例えば１Ｅ１８／ｃｍ３〜１Ｅ２１／ｃｍ３程度である。
なお、基板１０に不純物をイオン注入してドリフト領域２１とコラム領域２２を形成することにより、エピタキシャル成長によって形成する場合よりも製造コストを低減できる。
次に、パターニングしたマスク材（図示せず）をマスクにしたドライエッチングにより、図１１に示すように、ゲートトレンチ５００を形成する。ゲートトレンチ５００は、ソース領域２５、ウェル領域２４、ドリフト領域２１及びコラム領域２２と接する位置に、基板１０に達する深さで形成される。
その後、ゲートトレンチ５００の内壁面にゲート絶縁膜６０を形成する。ゲート絶縁膜６０の形成方法は、熱酸化法でも堆積法でも構わない。例として、熱酸化法の場合、酸素雰囲気中で１１００℃程度の温度に基体を加熱する。これにより、基体が酸素に触れるすべての部分において、シリコン酸化膜が形成される。
ゲート絶縁膜６０を形成した後、ウェル領域２４とゲート絶縁膜６０との界面における界面準位を低減するために、窒素、アルゴン、Ｎ２Ｏなどの雰囲気中で１０００℃程度のアニール処理を行ってもよい。また、直性ＮＯかＮ２Ｏ雰囲気中での熱酸化も可能である。その場合の温度は１１００℃〜１４００℃が好適である。ゲート絶縁膜６０の厚さは数十ｎｍ程度である。
次に、ゲートトレンチ５００を埋め込んで制御電極５０を形成する。制御電極５０の材料はポリシリコン膜が一般的であり、ここではポリシリコン膜を制御電極５０に使用する場合を説明する。
ポリシリコン膜の堆積方法としては、減圧ＣＶＤ法などを用いることができる。例えば、堆積させるポリシリコン膜の厚さをゲートトレンチ５００の幅の２分の１よりも大きな値にして、ゲートトレンチ５００をポリシリコン膜で埋める。ゲートトレンチ５００の内壁面からポリシリコン膜が形成されていくため、上記のようにポリシリコン膜の厚さを設定することにより、ゲートトレンチ５００をポリシリコン膜によって完全に埋めることができる。例えば、ゲートトレンチ５００の幅が２μｍの場合は、膜厚が１μｍよりも厚くなるようにポリシリコン膜を形成する。また、ポリシリコン膜を堆積した後に、オキシ塩化リン（ＰＯＣｌ３）中で９５０℃のアニール処理することで、ｎ型のポリシリコン膜を形成し、制御電極５０に導電性を持たせる。
次に、図１２に示すように、ポリシリコン膜をエッチングして平坦化する。エッチング方法は等方性エッチングでも異方性の選択エッチングでもよい。エッチング量は、ゲートトレンチ５００の内部にポリシリコン膜が残るように設定する。例えば、幅が２μｍのゲートトレンチ５００についてポリシリコン膜を１．５μｍの厚さに堆積した場合、ポリシリコン膜のエッチング量は１．５μｍにする。しかし、エッチングの制御において、１．５μｍのエッチング量について数％のオーバーエッチングは問題ない。
その後、半導体層２０を介して対向する第１主電極３０と第２主電極４０を、ドリフト領域２１の延伸する方向に沿って基板１０の上に離間して形成する。例えば、フォトリソグラフィ技術などによりパターニングしたエッチングマスクを用いて基板１０を選択的にエッチングした所定の領域に、第１主電極３０と第２主電極４０を形成する。これにより、図１に示す半導体装置が完成する。
第１主電極３０や第２主電極４０の材料には、チタン（Ｔｉ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）などの金属材料や、Ｔｉ／Ｎｉ／Ａｇなどの積層膜を使用できる。例えば、スパッタ法やＥＢ蒸着法などにより全面に金属材料を堆積した後、パターニングしたフォトレジスト膜などをマスクにしたドライエッチングによって金属材料をエッチングして、第１主電極３０と第２主電極４０を形成する。或いは、メッキプロセスによって第１主電極３０と第２主電極４０を形成してもよい。
以上に説明した半導体装置の製造方法によれば、ドリフト領域２１とコラム領域２２との間に電界緩和領域２３が形成される。このため、逆バイアス時での電界の集中が緩和され、ＳＪ構造を有する半導体装置の耐圧の低下を抑制することができる。
なお、上記では、ドリフト領域２１とコラム領域２２との間にノンドープの基板１０の一部を残すことによって、ノンドープの半導体領域として電界緩和領域２３を形成する場合を説明した。しかし、電界緩和領域２３はノンドープ領域に限られない。即ち、電界緩和領域２３は、基板１０にｎ型不純物をドープして形成したｎ型半導体領域であってもよいし、ｐ型不純物をドープして形成したｐ型半導体領域であってもよい。
例えば、ドリフト領域２１がｎ型半導体領域であり、コラム領域２２がｐ型半導体領域である場合に、電界緩和領域２３をドリフト領域２１よりも不純物濃度の低いｎ型半導体領域としてもよい。或いは、電界緩和領域２３をコラム領域２２よりも不純物濃度の低いｐ型半導体領域としてもよい。
上記では、基板１０にＳｉＣ基板を使用する例を説明したが、基板１０にＳｉＣ基板以外の半絶縁性基板もしくは絶縁性基板を使用してもよい。例えば、ワイドバンドギャップ基板のＧａＮ基板、ダイヤモンド基板、酸化亜鉛（ＺｎＯ）基板、ＡｌＧａＮ基板などを基板１０に使用してもよい。
また、半導体層２０に、ワイドバンドギャップ半導体を用いてよい。これにより、耐圧を高く維持したままで不純物濃度を高くすることが可能となる。このため、半導体装置の耐圧を高くし、オン抵抗を低減させることができる。
更に、各領域が同一の材料からなる半導体層２０を用いることにより、半導体装置の活性領域が同一の半導体材料で形成される。これにより、異種の半導体材料の接合による欠陥の発生などに起因する不具合をなくし、半導体装置の信頼性を向上させることができる。
なお、上記では制御電極５０に第１導電型のポリシリコン膜を使用する例を説明したが、第２導電型のポリシリコン膜を制御電極５０に使用してもよい。また、他の半導体材料を制御電極５０に使用してもよいし、メタル材料などの他の導電性材料を使用してもよい。例えば、第２導電型のポリ炭化珪素、ＳｉＧｅ、Ａｌなどを制御電極５０の材料に使用することができる。
また、ゲート絶縁膜６０にシリコン酸化膜を使用する例を説明したが、シリコン窒化膜をゲート絶縁膜６０に使用してもよい。または、シリコン酸化膜とシリコン窒化膜の積層膜をゲート絶縁膜６０に使用してもよい。ゲート絶縁膜６０にシリコン窒化膜を使用した場合の等方性エッチングは、１６０℃の熱燐酸による洗浄によって行うことができる。
＜変形例＞
本発明の第１の実施形態の変形例に係る半導体装置は、ドリフト領域２１とコラム領域２２が対向する領域の少なくとも一部を覆って配置された電界緩和電極を更に備える。図１３に示した変形例に係る半導体装置では、コラム領域２２の第２主電極４０と対向する側面の上方に電界緩和電極７０が配置されている。即ち、半導体層２０の上面に配置された層間絶縁膜８０の上面に電界緩和電極７０が配置され、層間絶縁膜８０に設けられた開口部を介して電界緩和電極７０が第２主電極４０と電気的に接続されている。
電界緩和電極７０には、金属膜などの導電体膜が使用される。例えば、第２主電極４０と同じ材料を用いて、電界緩和電極７０と第２主電極４０を一体的に形成してもよい。層間絶縁膜８０には、例えば酸化シリコン膜などの絶縁膜が使用される。
図１３に示した半導体装置では、電界の集中しやすいドリフト領域２１とコラム領域２２との境界領域の上方に電界緩和電極７０を配置することにより、境界領域での電位の分布の勾配が緩やかになり電界の集中を緩和することができる。即ち、電界緩和電極７０が上方に配置されることによって、境界領域で空乏層がなめらかに伸びる。このように空乏層の曲率を制御することにより電位が緩やかに変化し、電界の集中が緩和される。このとき、第２主電極４０に近接する境界領域の上方に第２主電極４０と同じ電位の電界緩和電極７０を配置することにより、境界領域での電界の集中を大きく緩和することができる。
なお、図１３ではコラム領域２２の第２主電極４０と対向する側面の上方に電界緩和電極７０を配置した例を示したが、電流経路と平行にドリフト領域２１と隣接するコラム領域２２の側面の上方に電界緩和電極７０を配置してもよい。即ち、電界の集中する領域の上方に電界緩和電極７０を配置する。また、電界緩和電極７０が第２主電極４０と電気的に接続されている例を示したが、電界緩和電極７０を第１主電極３０もしくは制御電極５０と電気的に接続してもよい。
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置では、図１４に示すように、基板１０の厚さ方向に沿ってドリフト領域２１とコラム領域２２が交互に配置され、ＳＪ構造が構成される。そして、ドリフト領域２１、電界緩和領域２３及びコラム領域２２が、厚さ方向に積層されている。図１４に示した半導体装置では、ドリフト領域２１とコラム領域２２の不純物濃度と幅の代わりに厚みが、式（１）を満たすように設定されている。その他の構成については、図１に示す第１の実施形態と同様である。
以下に、図面を参照して本発明の第２の実施形態に係る半導体装置の製造方法を説明する。なお、以下に述べる半導体装置の製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能である。
まず、図１５に示すように、パターニングしたマスク材２１１をマスクとするイオン注入によって、ノンドープのＳｉＣ半導体である基板１０にｎ型不純物をドープしてドリフト領域２１を選択的に形成する。このとき、イオン注入のエネルギーの強度を調節することにより、コラム領域２２の厚みと電界緩和領域２３の厚みの合計の分だけ基板１０の主面から離間した位置に、ドリフト領域２１を形成する。
次いで、図１６に示すように、マスク材２１２をマスクとするイオン注入によって、ドリフト領域２１の表面に露出する部分を形成する。例えば、コラム領域２２に積層されない、第２主電極４０と接続する部分のドリフト領域２１を形成する。
次に、図１７に示すように、マスク材２１３をマスクとして、イオン注入によって基板１０にｐ型不純物をドープしてコラム領域２２を選択的に形成する。このとき、イオン注入のエネルギーの強度を調節することにより、ドリフト領域２１とコラム領域２２との間に不純物のドープされない電界緩和領域２３を形成する。
その後、図１８に示すように、マスク材２１４をマスクとして基板１０にｐ型不純物をドープするイオン注入によって、ウェル領域２４を形成する。更に、図１９に示すように、マスク材２１５をマスクとして基板１０にｎ型不純物をドープするイオン注入によって、ソース領域２５を形成する。
次に、パターニングしたマスク材（図示せず）をマスクにしたドライエッチングにより、図２０に示すように、ゲートトレンチ５００を形成する。ゲートトレンチ５００は、ソース領域２５、ウェル領域２４、ドリフト領域２１及びコラム領域２２と接する位置に、基板１０に達する深さで形成される。
ゲートトレンチ５００の内壁面にゲート絶縁膜６０を形成した後、図２１に示すように、ゲートトレンチ５００を埋め込んで制御電極５０を形成する。ゲート絶縁膜６０及び制御電極５０の形成方法は、第１の実施形態において説明した方法と同様である。
その後、半導体層２０を介して対向する第１主電極３０と第２主電極４０を、基板１０の上に離間して形成する。以上により、図１４に示した半導体装置が完成する。
図１に示した半導体装置では、基板１０の主面と平行な水平方向のドリフト領域２１及びコラム領域２２の幅が、フォトリソグラフィ技術などの精度に依存し、例えば１μｍ〜数μｍ程度である。一方、図１４に示した半導体装置では、ドリフト領域２１とコラム領域２２の厚みを、不純物をドープするイオン注入のエネルギーの強度を調節することにより正確に制御することができる。このため、ドリフト領域２１の厚みとコラム領域２２の厚みを、水平方向の幅よりも薄く、例えば数十ｎｍ〜数百ｎｍ程度にすることができる。したがって、ＳＪ構造を構成するドリフト領域２１とコラム領域２２の繰り返し周期を短くすることができる。このため、図１４に示した半導体装置では、ピンチオフ状態にすることが容易である。
図１４では、ドリフト領域２１とコラム領域２２が一層ずつであるが、複数のドリフト領域２１と複数のコラム領域２２を交互に積層してもよい。これにより、基板１０の厚さ方向に複数のｐｎ接合が一定の周期で配列されたＳＪ構造が構成される。この構成により、半導体装置の耐圧をより向上させることができる。
以上に説明したように、本発明の第２の実施形態に係る半導体装置によれば、基板１０の厚さ方向に沿ってドリフト領域２１とコラム領域２２が交互に配置されたＳＪ構造を有する半導体装置の耐圧の低下を抑制することができる。他は、第１の実施形態と実質的に同様であり、重複した記載を省略する。
（第３の実施形態）
本発明の第３の実施形態に係る半導体装置は、図２２に示すように、基板１０の主面に形成された溝１００の側面に半導体層２０が形成されている。図２２に示した半導体装置では、ドリフト領域２１とコラム領域２２の不純物濃度と、幅の代わりに溝の側面の面法線方向（以下、「面法線方向」という。）の厚みが、式（１）を満たすように設定されている。これにより、図２２に示した半導体装置では、基板１０の溝の側面に面法線方向に沿ってＳＪ構造が構成される。
図２２に示す半導体装置においても、電界緩和領域２３が、コラム領域２２の第２主電極４０と対向する側面に接して配置されている。また、電流経路と平行にドリフト領域２１と対向するコラム領域２２の側面に接して配置された電界緩和領域２３が、面法線方向に沿ってドリフト領域２１とコラム領域２２の間に配置されている。このため、半導体装置の耐圧の低下を抑制することができる。
更に、図２２に示した半導体装置によれば、溝１００の側面にドリフト領域２１とコラム領域２２を形成することによって、電流経路の幅を基板１０の深さ方向に広げることができる。このため、基板面積当たりのオン抵抗を低減することができる。半導体層２０は、基板１０の主面にエッチングにより形成された溝１００に対して、斜め上方から不純物をイオン注入することにより形成される。
（第４の実施形態）
本発明の第４の実施形態に係る半導体装置は、図２３に示すように、ウェル領域２４が第１主電極３０と接続するダイオード構造である。即ち、図２３に示した半導体装置は、第１主電極３０をアノード電極とし、第２主電極４０をカソード電極とするｐｎ接合ダイオードとして動作する。図２３に示す半導体装置でも、ドリフト領域２１とコラム領域２２が電流経路と垂直な方向に沿って交互に配置されてＳＪ構造が構成されている。ウェル領域２４にドリフト領域２１とコラム領域２２の端部が接続し、ドリフト領域２１の他方の端部が第２主電極４０と接続する。
オン動作では、第１主電極３０を基準電位として第２主電極４０に低い電圧（順方向電圧）を印加することで、ウェル領域２４とドリフト領域２１との間のエネルギー障壁が低くなる。このため、ドリフト領域２１からウェル領域２４に電子が流れ込むようになり、第１主電極３０と第２主電極４０の間に順方向電流が流れる。オフ動作では、第１主電極３０を基準電位として第２主電極４０に高い電圧（逆方向電圧）を印加することにより、ウェル領域２４とドリフト領域２１との間のエネルギー障壁が高くなる。このため、ドリフト領域２１からウェル領域２４に電子が流れなくなる。
図２３に示したダイオード構造を有する半導体装置においても、ドリフト領域２１とコラム領域２２の間に電界緩和領域２３を配置することにより、電界の集中が緩和され、耐圧を向上させることができる。なお、第１主電極３０とドリフト領域２１及びコラム領域２２との間にウェル領域２４を配置したｐｎ接合ダイオードでは、オフ時のリーク電流を抑制することができる。
また、半導体装置が、図２４に示すように、ドリフト領域２１と第１主電極３０が接続するショットキーバリアダイオード（ＳＢＤ）であってもよい。図２４に示す半導体装置では、ドリフト領域２１と第１主電極３０との間にウェル領域２４が配置されず、ドリフト領域２１と第１主電極３０とが界面にエネルギー障壁を有して電気的に接続している。一方、第２主電極４０は、ドリフト領域２１とオーミック接続されている。
図２４に示した半導体装置では、仕事関数の高いニッケル、プラチナなどの金属材料を第１主電極３０に用いて、ドリフト領域２１と第１主電極３０との間にショットキー接合を形成する。第２主電極４０には、チタンなどの仕事関数が低くドリフト領域２１とオーミック接続する材料を用いる。図２４に示すＳＢＤにおいても、ドリフト領域２１とコラム領域２２の間に電界緩和領域２３を配置することにより、電界の集中を緩和することができる。
（その他の実施形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
例えば、上記ではトランジスタとして動作する半導体装置がＭＯＳＦＥＴである場合を説明した。しかし、半導体装置が他の構造のトランジスタであってもよい。例えば、第１主電極３０をエミッタ電極、第２主電極４０をコレクタ電極、制御電極５０をベース電極とするバイポーラトランジスタの場合にも、本発明は適用可能である。
このように、本発明はここでは記載していない様々な実施形態などを含むことはもちろんである。
本発明の半導体装置及び半導体装置の製造方法は、ＳＪ構造を有する半導体装置を製造する製造業を含む電子機器産業に利用可能である。
１０…基板
２０…半導体層
２１…ドリフト領域
２２…コラム領域
２３…電界緩和領域
２４…ウェル領域
２５…ソース領域
３０…第１主電極
４０…第２主電極
５０…制御電極
６０…ゲート絶縁膜
７０…電界緩和電極

Claims (15)

  1. 基板と、
    前記基板の主面に配置された半導体層と、
    前記半導体層を介して前記基板の上に離間して配置され、オン状態において流れる主電流の電流経路のそれぞれ端部である第１主電極及び第２主電極と
    を備え、
    前記半導体層が、
    前記主電流の流れる第１導電型のドリフト領域と、
    前記ドリフト領域の内部に配置されて前記電流経路と平行に延伸する第２導電型のコラム領域と、
    前記ドリフト領域と前記コラム領域との間の少なくとも一部に配置され、同一導電型の隣接領域よりも不純物濃度の低い低濃度領域もしくはノンドープ領域のいずれかである電界緩和領域と
    を有することを特徴とする半導体装置。
  2. 前記電界緩和領域が、前記コラム領域の前記第２主電極と対向する側面に配置されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記電界緩和領域が、前記電流経路と平行に前記ドリフト領域と対向する前記コラム領域の側面に配置されていることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記主電流が遮断されるオフ状態において、前記ドリフト領域と前記コラム領域の間に発生する空乏層によって前記ドリフト領域と前記コラム領域が空乏化するように、前記ドリフト領域と前記コラム領域の不純物濃度が設定されていることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
  5. 前記電界緩和領域が前記基板に達していることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
  6. 前記半導体層が、前記ドリフト領域及び前記コラム領域と前記第１主電極との間に配置された第２導電型のウェル領域を有することを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
  7. 前記半導体層が、前記ウェル領域と前記第１主電極との間に配置され、前記第１主電極と電気的に接続された第１導電型のソース領域を有し、
    前記ドリフト領域、前記ウェル領域及び前記ソース領域と絶縁膜を介して対向して前記半導体層に埋め込まれた制御電極を更に備え、
    前記制御電極によって前記主電流を制御するトランジスタとして動作することを特徴とする請求項６に記載の半導体装置。
  8. 前記ドリフト領域と前記コラム領域が対向する領域の少なくとも一部を覆って配置され、前記第１主電極または前記第２主電極と電気的に接続された電界緩和電極を更に備えることを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
  9. 前記基板に形成された溝の側面において、前記溝の側面の面法線方向に沿って前記ドリフト領域と前記コラム領域が交互に配置されていることを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
  10. 前記基板の厚さ方向に沿って前記ドリフト領域と前記コラム領域が交互に配置されていることを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
  11. 前記半導体層がワイドバンドギャップ半導体からなることを特徴とする請求項１乃至１０のいずれか１項に記載の半導体装置。
  12. 前記半導体層の各領域が同一の材料からなることを特徴とする請求項１乃至１１のいずれか１項に記載の半導体装置。
  13. 前記基板が半絶縁性基板もしくは絶縁性基板であることを特徴とする請求項１乃至１２のいずれか１項に記載の半導体装置。
  14. 前記基板が炭化珪素基板であることを特徴とする請求項１乃至１２のいずれか１項に記載の半導体装置。
  15. 第１導電型のドリフト領域を基板の主面に形成する工程と、
    同一導電型の隣接領域よりも不純物濃度の低い低濃度領域もしくはノンドープ領域のいずれかである電界緩和領域を前記ドリフト領域との間の少なくとも一部に形成するように、前記ドリフト領域と平行に延伸する第２導電型のコラム領域を前記ドリフト領域の内部に形成する工程と、
    前記ドリフト領域及び前記コラム領域を介して対向する第１主電極と第２主電極を、前記ドリフト領域の延伸する方向に沿って前記基板の上に離間して形成する工程と
    を含み、前記基板に不純物をイオン注入することにより前記ドリフト領域と前記コラム領域を形成することを特徴とする半導体装置の製造方法。
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