JP2002319681A - 半導体装置 - Google Patents

半導体装置

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JP2002319681A
JP2002319681A JP2001125155A JP2001125155A JP2002319681A JP 2002319681 A JP2002319681 A JP 2002319681A JP 2001125155 A JP2001125155 A JP 2001125155A JP 2001125155 A JP2001125155 A JP 2001125155A JP 2002319681 A JP2002319681 A JP 2002319681A
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conductivity type
semiconductor
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JP2001125155A
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Takaaki Yoshihara
孝明 吉原
Masahiko Suzumura
正彦 鈴村
Yuji Suzuki
裕二 鈴木
Yoshiki Hayazaki
嘉城 早崎
Yoshifumi Shirai
良史 白井
Takashi Kishida
貴司 岸田
仁路 ▲高▼野
Kimimichi Takano
Takeshi Yoshida
岳司 吉田
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Panasonic Electric Works Co Ltd
Original Assignee
Matsushita Electric Works Ltd
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    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures

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Abstract

(57)【要約】 【課題】耐圧を維持しながらもオン抵抗を低減できる半
導体装置を提供する。 【解決手段】半導体支持基板1上に絶縁層2を介して半
導体層3が形成されたSOI構造を利用し、半導体層3
内に、n形ドレイン領域4とp形ウェル領域5とが離間
して形成され、p形ウェル領域5にn形ソース領域6が
形成されている。p形ウェル領域5においてn形ソース
領域6とn形ドレイン領域4との間に介在する部位の上
には、ゲート絶縁膜8を介してゲート電極9が形成され
ている。半導体層3には、p形ウェル領域5とn形ドレ
イン領域4との間に介在する部分にn形半導体領域3a
とp形半導体領域3bとがゲート幅方向において交互に
形成されている。図1(b)(c)に示すように、n形
半導体領域3aの濃度がゲート長方向においてn形ドレ
イン領域4端からp形ウェル領域5端(つまり、n形ソ
ース領域6側端)との間で線形に減少している。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に高耐圧、低オン抵抗のパワー半導体装置に関す
るするものである。
【0002】
【従来の技術】従来より、OA機器、情報通信機器、照
明器具などの電源分野において、電源回路の小型化や低
消費電力化が望まれており、電源回路の周波数を高く
し、回路の受動部品を小型化する試みが各所で行われて
いる。この分野における電源回路に適用されるデバイス
として、制御回路との複合化が簡単な半導体装置である
SOI構造を利用した横型二重拡散型MOSFET(La
teral Double DiffusedMOSFET:以下、LDMOSF
ETと略称する)が注目されている。SOI構造を利用
したLDMOSFETは、シリコン基板(半導体基板)
上に二酸化シリコン(SiO2)からなる絶縁層を介し
て形成されたシリコン層(半導体層)にドレイン領域と
ウェル領域とが離間して形成されウェル領域の表面側に
ソース領域が形成されている。
【0003】また、近年、電源回路やシステムの小型化
や低消費電力化を推進する目的で、オフ状態でのドレイ
ン・ソース間電圧(耐圧)を高く維持しながら動作時の
オン抵抗を低くすること(素子動作時の大電流化)が可
能な半導体装置として特開2000−286417号公
報に記載された所謂マルチリサーフ構造(スーパージャ
ンクション構造)のLDMOSFETが知られている。
【0004】この公報に開示されたLDMOSFET
は、例えば、図4ないし図7に示すように、n形のシリ
コン基板からなる半導体支持基板1上に二酸化シリコン
からなる絶縁層2を介してシリコンからなる半導体層3
が形成されたSOI構造を利用しており、半導体層3内
に、n形ドレイン領域(n+ドレイン)4とp形ウェル
領域5とが離間して形成されている。p形ウェル領域5
は、半導体層3の主表面から絶縁層2に達する深さまで
形成されている。また、p形ウェル領域5内の主表面側
にはn形ソース領域(n+ソース)6が形成されてい
る。
【0005】p形ウェル領域5においてn形ソース領域
6とn形ドレイン領域4との間に介在する部位の上に
は、薄い酸化膜(SiO2膜)よりなるゲート絶縁膜8
を介してゲート電極9が形成されている。また、n形ド
レイン領域4上にはドレイン電極10が形成され、p形
ウェル領域5とn形ソース領域6とに跨る形でソース電
極11が形成されている。ここに、ソース電極11とp
形ウェル領域5とは、p形ウェル領域5内に設けられた
p形ベースコンタクト領域(p+ベースコンタクト)7
を介して電気的に接続されている。
【0006】また、半導体層3には、p形ウェル領域5
とn形ドレイン領域4との間に介在する部分にそれぞれ
p形ウェル領域5からn形ドレイン領域4に向かうn形
半導体領域3a’とp形半導体領域3b’とがゲート幅
方向(図5における上下方向)において交互に形成され
ている。ここにおいて、n形半導体領域3a’は、図6
に示す示すように、p形ウェル領域5とn形ドレイン領
域4との間で濃度が均一に形成され、p形半導体領域3
b’は、図7に示すように、p形ウェル領域5とn形ド
レイン領域4との間で濃度が均一に形成されている。
【0007】上述のマルチリサーフ構造のLDMOSF
ETでは、従来のSOI構造を利用したLDMOSFE
Tと同様に、ゲート電極9への印加電圧を制御すればド
レイン電極10・ソース電極11間に流れる電流のオン
・オフを制御することができる。すなわち、ゲート電極
9とソース電極11との間にゲート電極9が高電位とな
るような電圧を印加することによって、p形ウェル領域
5におけるゲート絶縁膜8直下にチャネルが形成され、
チャネルを通してn形ドレイン領域4とn形ソース領域
6との間に電流が流れる(オン状態となる)。ここにお
いて、マルチリサーフ構造のLDMOSFETは、n形
ドレイン領域4とチャネルとの間ではn形半導体領域3
a’を通って主電流が流れる。
【0008】ところで、マルチリサーフ構造のLDMO
SFETでは、ゲート電圧が零ボルト以下の遮断状態
(オフ状態)において、図6(a)に示すようにn形半
導体領域3a’とp形ウェル領域5との接合界面および
n形半導体領域3a’と絶縁層2との界面から空乏層1
2が拡がる点は従来のLDMOSFETと同様である
が、図7(a)に示すようにn形ドレイン領域4とp形
半導体領域3b’との接合界面から空乏層12が拡がる
とともに、p形半導体領域3b’とn形半導体領域3
a’との接合界面からも空乏層が拡がるという特徴があ
る。ここに、空乏層12の幅は、ドレイン電極10・ソ
ース電極11間電圧に依存し、図6(a)および図7
(a)には耐圧に達しない低電圧が印加された時の空乏
層12の拡がりを模式的に示してある。
【0009】したがって、マルチリサーフ構造のLDM
SOFETでは、従来のLDMOSFETよりもn形ド
レイン領域4とp形ウェル領域5との間に介在する部分
が空乏化しやすくなり、n形半導体領域3a’およびp
形半導体領域3b’それぞれの濃度と幅(上記ゲート幅
方向の寸法)とを最適化することによって、表面電界が
緩和され、n形半導体領域3a’の濃度を高くしてオン
抵抗を低くしても高耐圧化を実現することができる。な
お、図5中のWnはn形半導体領域3a’の幅を示し、
Wpはp形半導体領域3b’の幅を示しており、n形半
導体領域3a’の幅Wnとp形半導体領域3b’の幅W
pとはp形ウェル領域5側ではWn=Wpとなるように
設定され、n形ドレイン領域4側ではWn>Wpとなる
ように設定されている。
【0010】
【発明が解決しようとする課題】しかしながら、上述の
マルチリサーフ構造のLDMOSFETでは、接合界面
から空乏層12を十分に拡げてn形半導体領域3a’お
よびp形半導体領域3b’を空乏化するものであるが、
n形半導体領域3a’の濃度を高くするとn形半導体領
域3a’を完全には空乏化できなくなるので、n形半導
体領域3a’の濃度を十分に高くすることができず、高
耐圧は維持できるがオン抵抗を十分に小さくすることが
できないという不具合があった。
【0011】本発明は上記事由に鑑みて為されたもので
あり、その目的は、耐圧を維持しながらもオン抵抗を低
減できる半導体装置を提供することにある。
【0012】
【課題を解決するための手段】請求項1の発明は、上記
目的を達成するために、絶縁層上に形成された半導体層
に第1導電形のドレイン領域と第2導電形のウェル領域
とが離間して形成されるとともに、ウェル領域の主表面
側に第1導電形のソース領域が形成され、ウェル領域に
おいてソース領域とドレイン領域との間に介在する部位
の主表面上にゲート絶縁膜を介してゲート電極が形成さ
れ、ウェル領域とドレイン領域との間に介在する部分に
それぞれウェル領域からドレイン領域に向かう第1導電
形の半導体領域と第2導電形の半導体領域とがゲート幅
方向において交互に形成され、前記第1導電形の半導体
領域はゲート長方向におけるドレイン領域側の濃度がソ
ース領域側の濃度よりも高く形成されてなることを特徴
とするものであり、従来のように第1導電形の半導体領
域の濃度が均一に形成されている場合に比べてドレイン
領域近傍およびソース領域近傍での電界の集中を緩和す
ることができて、第1導電形の半導体領域の電界が従来
に比べて均一化され、従来と同程度の耐圧を維持しなが
らオン抵抗の低減を図ることができる。
【0013】請求項2の発明は、第2導電形の半導体基
板上に形成された半導体層に、第1導電形のドレイン領
域と第2導電形のウェル領域とが離間して形成されると
ともに、ウェル領域の主表面側に第1導電形のソース領
域が形成され、ウェル領域においてソース領域とドレイ
ン領域との間に介在する部位の主表面上にゲート絶縁膜
を介してゲート電極が形成され、ウェル領域とドレイン
領域との間に介在する部分にそれぞれウェル領域からド
レイン領域に向かう第1導電形の半導体領域と第2導電
形の半導体領域とがゲート幅方向において交互に形成さ
れ、前記第1導電形の半導体領域はゲート長方向におけ
るドレイン領域側の濃度がソース領域側の濃度よりも高
く形成されてなることを特徴とするものであり、従来の
ように第1導電形の半導体領域の濃度が均一に形成され
ている場合に比べてドレイン領域近傍およびソース領域
近傍での電界の集中を緩和することができて、第1導電
形の半導体領域の電界が従来に比べて均一化され、従来
と同程度の耐圧を維持しながらオン抵抗の低減を図るこ
とができる。
【0014】請求項3の発明は、請求項1または請求項
2の発明において、前記第1導電形の半導体領域は前記
ゲート長方向においてドレイン領域側端とソース領域側
端との間で濃度が線形に減少してなるので、第1導電形
の半導体領域の電界をほぼ均一にすることができ、従来
と同程度の耐圧を維持しながらオン抵抗の低減を図るこ
とができる。
【0015】請求項4の発明は、請求項3の発明におい
て、前記第1導電形の半導体領域の厚みが2μmを超え
ないので、前記第1導電形の半導体領域の前記ゲート長
方向におけるドレイン領域側端とソース領域側端との間
の濃度を線形に減少させた構造を容易に実現することが
できる。
【0016】請求項5の発明は、絶縁層上に形成された
半導体層に第1導電形のドレイン領域と第2導電形のウ
ェル領域とが離間して形成されるとともに、ウェル領域
の主表面側に第1導電形のソース領域が形成され、ウェ
ル領域においてソース領域とドレイン領域との間に介在
する部位の主表面上にゲート絶縁膜を介してゲート電極
が形成され、ウェル領域とドレイン領域との間に介在す
る部分にそれぞれウェル領域からドレイン領域に向かう
第1導電形の半導体領域と第2導電形の半導体領域とが
ゲート幅方向において交互に形成され、前記第2導電形
の半導体領域はゲート長方向におけるドレイン領域側の
濃度がソース領域側の濃度よりも低く形成されてなるこ
とを特徴とするものであり、従来のように第2導電形の
半導体領域の濃度が均一に形成されている場合に比べて
ドレイン領域近傍およびソース領域近傍での電界の集中
を緩和することができて、第2導電形の半導体領域の電
界が従来に比べて均一化されるから、従来と同程度の耐
圧を維持しながら第1導電形の半導体領域の濃度を従来
に比べて高くすることができ、従来と同程度の耐圧を維
持しながらオン抵抗の低減を図ることができる。
【0017】請求項6の発明は、第2導電形の半導体基
板上に形成された半導体層に、第1導電形のドレイン領
域と第2導電形のウェル領域とが離間して形成されると
ともに、ウェル領域の主表面側に第1導電形のソース領
域が形成され、ウェル領域においてソース領域とドレイ
ン領域との間に介在する部位の主表面上にゲート絶縁膜
を介してゲート電極が形成され、ウェル領域とドレイン
領域との間に介在する部分にそれぞれウェル領域からド
レイン領域に向かう第1導電形の半導体領域と第2導電
形の半導体領域とがゲート幅方向において交互に形成さ
れ、前記第2導電形の半導体領域はゲート長方向におけ
るドレイン領域側の濃度がソース領域側の濃度よりも低
く形成されてなることを特徴とするものであり、従来の
ように第2導電形の半導体領域の濃度が均一に形成され
ている場合に比べてドレイン領域近傍およびソース領域
近傍での電界の集中を緩和することができて、第2導電
形の半導体領域の電界が従来に比べて均一化されるか
ら、従来と同程度の耐圧を維持しながら第1導電形の半
導体領域の濃度を従来に比べて高くすることができ、従
来と同程度の耐圧を維持しながらオン抵抗の低減を図る
ことができる。
【0018】請求項7の発明は、請求項5または請求項
6の発明において、前記第2導電形の半導体領域は前記
ゲート長方向においてドレイン領域側端とソース領域側
端との間で濃度が線形に増加してなるので、第2導電形
の半導体領域の電界をほぼ均一にすることができるか
ら、従来と同程度の耐圧を維持しながら第1導電形の半
導体領域の濃度を従来に比べて高くすることができ、従
来と同程度の耐圧を維持しながらオン抵抗の低減を図る
ことができる。
【0019】請求項8の発明は、請求項7の発明におい
て、前記第2導電形の半導体領域の厚みが2μmを超え
ないので、前記第2導電形の半導体領域の前記ゲート長
方向におけるドレイン領域側端とソース領域側端との間
の濃度を線形に増加させた構造を容易に実現することが
できる。
【0020】
【発明の実施の形態】(実施形態1)本実施形態では、
図1(a)(b)に示す構成のマルチリサーフ構造のn
チャネルLDMOSFET(以下、LDMOSFETと
略称する)を例示する。
【0021】本実施形態のLDMOSFETは、n形の
シリコン基板よりなる半導体支持基板1上に二酸化シリ
コン(SiO2)からなる絶縁層(埋込酸化膜)2を介
してシリコンからなる高抵抗の半導体層3が形成された
SOI構造を利用しており、半導体層3内に、n形ドレ
イン領域(n+ドレイン)4とp形ウェル領域5とが離
間して形成されている。p形ウェル領域5は、半導体層
3の主表面から絶縁層2に達する深さまで形成されてい
る。また、p形ウェル領域5内の主表面側にはn形ソー
ス領域(n+ソース)6が形成されている。なお、本実
施形態では、n形が第1導電形、p形が第2導電形とな
っている。また、本実施形態では、半導体支持基板1と
してn形のシリコン基板を採用しているが、p形のシリ
コン基板やその他の半導体基板を採用してもよい。
【0022】p形ウェル領域5においてn形ソース領域
6とn形ドレイン領域4との間に介在する部位の上に
は、薄い酸化膜(SiO2膜)よりなるゲート絶縁膜8
を介してゲート電極9が形成されている。また、n形ド
レイン領域4上にはドレイン電極10が形成され、p形
ウェル領域5とn形ソース領域6とに跨る形でソース電
極11が形成されている。ここに、ソース電極11とp
形ウェル領域5とは、p形ウェル領域5内に設けられた
p形ベースコンタクト領域(p+ベースコンタクト)7
を介して電気的に接続されている。
【0023】また、半導体層3には、p形ウェル領域5
とn形ドレイン領域4との間に介在する部分にそれぞれ
p形ウェル領域5からn形ドレイン領域4に向かうn形
半導体領域3aとp形半導体領域3bとがゲート幅方向
において交互に形成されている。要するに、n形半導体
領域3aとp形半導体領域3bとは、半導体層3の主表
面においてp形ウェル領域5とn形ドレイン領域4とを
結ぶ直線に直交する方向に交互に形成されている。
【0024】本実施形態のLDMOSFETでは、従来
のLDMOSFETと同様、ゲート電極9への印加電圧
を制御すればドレイン電極10・ソース電極11間に流
れる電流のオン・オフを制御することができる。すなわ
ち、ゲート電極9とソース電極11との間にゲート電極
9が高電位となるような電圧を印加することによって、
p形ウェル領域5におけるゲート絶縁膜8直下にチャネ
ルが形成され、チャネルを通してn形ドレイン領域4と
n形ソース領域6との間に電流が流れる(オン状態とな
る)。ここにおいて、n形ドレイン領域4とチャネルと
の間ではn形半導体領域3aを通って主電流が流れる。
【0025】一方、ゲート電圧が零ボルト以下の遮断状
態(オフ状態)においては、n形半導体領域3aとp形
ウェル領域5との接合界面およびn形半導体領域3aと
絶縁層2との界面から空乏層が拡がり、さらに、n形ド
レイン領域4とp形半導体領域3bとの接合界面から空
乏層が拡がるとともに、p形半導体領域3bとn形半導
体領域3aとの接合界面からも空乏層が拡がる。なお、
空乏層の幅はドレイン電極10・ソース電極11間電圧
に依存する。
【0026】ところで、n形半導体領域3aとp形半導
体領域3bとの接合界面からn形半導体領域3a内部お
よびp形半導体領域3b内部へ空乏層が拡がるが、本実
施形態では、図1(b)(c)に示すように、n形半導
体領域3aの濃度をn形ドレイン領域4側の方がn形ソ
ース領域6側(つまり、p形ウェル領域5側)よりも高
くしてある。すなわち、n形半導体領域3aは、ゲート
長方向(図1(b)の左右方向)においてn形ドレイン
領域4側の方がn形ソース領域6側よりも濃度が高くな
っている。ここにおいて、本実施形態では、n形半導体
領域3aの濃度がゲート長方向においてn形ドレイン領
域4端からp形ウェル領域5端(つまり、n形ソース領
域6側端)との間で線形に減少している。言い換えれ
ば、n形半導体領域3aはゲート長方向においてn形ド
レイン領域4端からの距離が大きくなるにつれて濃度が
線形的に減少している(n形ドレイン領域4からの距離
に比例して減少している)。
【0027】しかして、本実施形態では、オフ状態でド
レイン電極10・ソース電極11間に電圧が印加された
とき、n形半導体領域3aはn形ソース領域6側で空乏
層が伸びやすくなるとともにn形ドレイン領域4側で空
乏層が伸びにくくなるので、n形半導体領域3aのn形
ドレイン領域4・p形ウェル領域5間での電界分布が図
4ないし図7に示した従来構成に比べて均一化される。
要するに、本実施形態では、従来のようにn形半導体領
域3a’の濃度が均一に形成されている場合に比べてn
形ドレイン領域4近傍およびn形ソース領域6近傍での
電界の集中を緩和することができて、n形半導体領域3
aの電界が従来に比べて均一化され、従来と同程度の耐
圧を維持しながらオン抵抗の低減を図ることができる。
ここに、n形半導体領域3aの濃度を上述のようにn形
ドレイン領域4側からn形ソース領域6側へ線形に減少
させている(つまり、ゲート長方向においてn形ソース
領域6側からn形ドレイン領域4側へ線形に増加させて
いる)ことによって、n形半導体領域3aの電界をほぼ
均一にすることができ、より一層のオン抵抗の低減を図
れる。
【0028】ところで、上述の半導体層3の厚みは2μ
mを超えない(つまり、2μm以下である)ことが好ま
しく、半導体層3の厚みを2μm以下にしておくこと
で、n形半導体領域3aの厚みが2μmを超えず(つま
り、2μm以下である)、半導体層3を例えば高抵抗
(低濃度)のp形半導体層としてn形不純物を選択的に
拡散するプロセスなどにより本実施形態のLDMOSF
ETを容易に実現することができる。つまり、半導体層
3の厚みを2μm以下にしておくことで、拡散プロセス
により各領域3a,3b,4,5,6,7を容易に形成
することができる。なお、要求される耐圧などの関係で
p形ウェル領域5とn形ドレイン領域4との間の距離が
比較的長くなってしまう場合には、半導体層3において
n形半導体領域3aの形成予定領域上に上記ゲート長方
向において開口幅などを適宜変化させたレジストマスク
を形成して、イオン注入、アニールを行うことで上述の
ようなn形半導体領域3aの濃度分布を実現することが
できる。
【0029】(実施形態2)本実施形態では、図2
(a)(b)に示す構成のマルチリサーフ構造のnチャ
ネルLDMOSFET(以下、LDMOSFETと略称
する)を例示する。
【0030】本実施形態のLDMOSFETの基本構成
は実施形態1と略同じなので、実施形態1と同様の構成
要素には同一の符号を付して説明を省略する。
【0031】本実施形態のLDMOSFETは、図2
(b)(c)に示すように、p形半導体領域3bの濃度
をn形ドレイン領域4側の方がn形ソース領域6側(つ
まり、p形ウェル領域5側)よりも低くしてある。すな
わち、p形半導体領域3bは、ゲート長方向(図2
(b)の左右方向)においてn形ドレイン領域4側の方
がn形ソース領域6側よりも濃度が低くなっている。こ
こにおいて、本実施形態では、p形半導体領域3bの濃
度がゲート長方向においてn形ドレイン領域4端からp
形ウェル領域5端(つまり、n形ソース領域6側端)と
の間で線形に増加している。言い換えれば、p形半導体
領域3bはゲート長方向においてn形ドレイン領域4端
からの距離が大きくなるにつれて濃度が線形的に増加し
ている(n形ドレイン領域4からの距離に比例して増加
している)。
【0032】しかして、本実施形態では、オフ状態でド
レイン電極10・ソース電極11間に電圧が印加された
とき、p形半導体領域3bはn形ドレイン領域4側で空
乏層が伸びやすくなるとともにn形ソース領域6側で空
乏層が伸びにくくなるので、p形半導体領域3bのn形
ドレイン領域4・p形ウェル領域5間での電界分布が図
4ないし図7に示した従来構成に比べて均一化される。
要するに、本実施形態では、従来のようにp形半導体領
域3b’の濃度が均一に形成されている場合に比べてn
形ドレイン領域4近傍およびn形ソース領域6近傍での
電界の集中を緩和することができて、p形半導体領域3
bの電界が従来に比べて均一化される。したがって、従
来と同程度の耐圧を維持しながらn形半導体領域3aの
濃度を従来に比べて高くすることができ、従来と同程度
の耐圧を維持しながらオン抵抗の低減を図ることができ
る。ここに、p形半導体領域3bの濃度を上述のように
n形ドレイン領域4側からn形ソース領域6側へ線形に
増加させている(つまり、ゲート長方向においてn形ソ
ース領域6側からn形ドレイン領域4側へ線形に減少さ
せている)ことによって、p形半導体領域3bの電界を
ほぼ均一にすることができ、より一層のオン抵抗の低減
を図れる。
【0033】ところで、上述の半導体層3の厚みは2μ
mを超えない(つまり、2μm以下である)ことが好ま
しく、半導体層3の厚みを2μm以下にしておくこと
で、p形半導体領域3bの厚みが2μmを超えず(つま
り、2μm以下である)、半導体層3を例えば高抵抗
(低濃度)のn形半導体層としてp形不純物を選択的に
拡散するプロセスなどにより本実施形態のLDMOSF
ETを容易に実現することができる。つまり、半導体層
3の厚みを2μm以下にしておくことで、拡散プロセス
により各領域3a,3b,4,5,6,7を容易に形成
することができる。
【0034】(実施形態3)本実施形態では、図3に示
す構成のマルチリサーフ構造のnチャネルLDMOSF
ET(以下、LDMOSFETと略称する)を例示す
る。
【0035】本実施形態のLDMOSFETの基本構成
は実施形態1と略同じなので、実施形態1と同様の構成
要素には同一の符号を付して説明を省略する。
【0036】本実施形態のLDMOSFETにおけるn
形半導体領域3aの濃度分布は実施形態1の図1(b)
(c)と同様に設定されており、高抵抗の半導体層3が
p形のシリコン基板よりなる半導体支持基板1上に形成
されている点が相違するだけである。したがって、実施
形態1ではオフ状態のときに絶縁層2とn形半導体領域
3aとの界面からn形半導体領域3a中へ空乏層12が
拡がっていたが、本実施形態ではn形半導体領域3aと
半導体支持基板1との接合界面からn形半導体領域3a
中へ空乏層が拡がるものであり、この空乏層の拡がりに
よって耐圧の低下を防止できる。
【0037】なお、本実施形態では、実施形態1と同様
にn形半導体領域3aの濃度をゲート長方向においてn
形ドレイン領域4側からp形ウェル領域5側へ線形的に
減少させてあるが、実施形態2と同様にp形半導体領域
3bの濃度をゲート長方向においてn形ドレイン領域4
側からp形ウェル領域5側へ線形的に増加させるように
してもよい。
【0038】
【発明の効果】請求項1の発明は、絶縁層上に形成され
た半導体層に第1導電形のドレイン領域と第2導電形の
ウェル領域とが離間して形成されるとともに、ウェル領
域の主表面側に第1導電形のソース領域が形成され、ウ
ェル領域においてソース領域とドレイン領域との間に介
在する部位の主表面上にゲート絶縁膜を介してゲート電
極が形成され、ウェル領域とドレイン領域との間に介在
する部分にそれぞれウェル領域からドレイン領域に向か
う第1導電形の半導体領域と第2導電形の半導体領域と
がゲート幅方向において交互に形成され、前記第1導電
形の半導体領域はゲート長方向におけるドレイン領域側
の濃度がソース領域側の濃度よりも高く形成されてなる
ものであり、従来のように第1導電形の半導体領域の濃
度が均一に形成されている場合に比べてドレイン領域近
傍およびソース領域近傍での電界の集中を緩和すること
ができて、第1導電形の半導体領域の電界が従来に比べ
て均一化され、従来と同程度の耐圧を維持しながらオン
抵抗の低減を図ることができるという効果がある。
【0039】請求項2の発明は、第2導電形の半導体基
板上に形成された半導体層に、第1導電形のドレイン領
域と第2導電形のウェル領域とが離間して形成されると
ともに、ウェル領域の主表面側に第1導電形のソース領
域が形成され、ウェル領域においてソース領域とドレイ
ン領域との間に介在する部位の主表面上にゲート絶縁膜
を介してゲート電極が形成され、ウェル領域とドレイン
領域との間に介在する部分にそれぞれウェル領域からド
レイン領域に向かう第1導電形の半導体領域と第2導電
形の半導体領域とがゲート幅方向において交互に形成さ
れ、前記第1導電形の半導体領域はゲート長方向におけ
るドレイン領域側の濃度がソース領域側の濃度よりも高
く形成されてなるものであり、従来のように第1導電形
の半導体領域の濃度が均一に形成されている場合に比べ
てドレイン領域近傍およびソース領域近傍での電界の集
中を緩和することができて、第1導電形の半導体領域の
電界が従来に比べて均一化され、従来と同程度の耐圧を
維持しながらオン抵抗の低減を図ることができるという
効果がある。
【0040】請求項3の発明は、請求項1または請求項
2の発明において、前記第1導電形の半導体領域は前記
ゲート長方向においてドレイン領域側端とソース領域側
端との間で濃度が線形に減少してなるので、第1導電形
の半導体領域の電界をほぼ均一にすることができ、従来
と同程度の耐圧を維持しながらオン抵抗の低減を図るこ
とができるという効果がある。
【0041】請求項4の発明は、請求項3の発明におい
て、前記第1導電形の半導体領域の厚みが2μmを超え
ないので、前記第1導電形の半導体領域の前記ゲート長
方向におけるドレイン領域側端とソース領域側端との間
の濃度を線形に減少させた構造を容易に実現することが
できるという効果がある。
【0042】請求項5の発明は、絶縁層上に形成された
半導体層に第1導電形のドレイン領域と第2導電形のウ
ェル領域とが離間して形成されるとともに、ウェル領域
の主表面側に第1導電形のソース領域が形成され、ウェ
ル領域においてソース領域とドレイン領域との間に介在
する部位の主表面上にゲート絶縁膜を介してゲート電極
が形成され、ウェル領域とドレイン領域との間に介在す
る部分にそれぞれウェル領域からドレイン領域に向かう
第1導電形の半導体領域と第2導電形の半導体領域とが
ゲート幅方向において交互に形成され、前記第2導電形
の半導体領域はゲート長方向におけるドレイン領域側の
濃度がソース領域側の濃度よりも低く形成されてなるも
のであり、従来のように第2導電形の半導体領域の濃度
が均一に形成されている場合に比べてドレイン領域近傍
およびソース領域近傍での電界の集中を緩和することが
できて、第2導電形の半導体領域の電界が従来に比べて
均一化されるから、従来と同程度の耐圧を維持しながら
第1導電形の半導体領域の濃度を従来に比べて高くする
ことができ、従来と同程度の耐圧を維持しながらオン抵
抗の低減を図ることができるという効果がある。
【0043】請求項6の発明は、第2導電形の半導体基
板上に形成された半導体層に、第1導電形のドレイン領
域と第2導電形のウェル領域とが離間して形成されると
ともに、ウェル領域の主表面側に第1導電形のソース領
域が形成され、ウェル領域においてソース領域とドレイ
ン領域との間に介在する部位の主表面上にゲート絶縁膜
を介してゲート電極が形成され、ウェル領域とドレイン
領域との間に介在する部分にそれぞれウェル領域からド
レイン領域に向かう第1導電形の半導体領域と第2導電
形の半導体領域とがゲート幅方向において交互に形成さ
れ、前記第2導電形の半導体領域はゲート長方向におけ
るドレイン領域側の濃度がソース領域側の濃度よりも低
く形成されてなるものであり、従来のように第2導電形
の半導体領域の濃度が均一に形成されている場合に比べ
てドレイン領域近傍およびソース領域近傍での電界の集
中を緩和することができて、第2導電形の半導体領域の
電界が従来に比べて均一化されるから、従来と同程度の
耐圧を維持しながら第1導電形の半導体領域の濃度を従
来に比べて高くすることができ、従来と同程度の耐圧を
維持しながらオン抵抗の低減を図ることができるという
効果がある。
【0044】請求項7の発明は、請求項5または請求項
6の発明において、前記第2導電形の半導体領域は前記
ゲート長方向においてドレイン領域側端とソース領域側
端との間で濃度が線形に増加してなるので、第2導電形
の半導体領域の電界をほぼ均一にすることができるか
ら、従来と同程度の耐圧を維持しながら第1導電形の半
導体領域の濃度を従来に比べて高くすることができ、従
来と同程度の耐圧を維持しながらオン抵抗の低減を図る
ことができるという効果がある。
【0045】請求項8の発明は、請求項7の発明におい
て、前記第2導電形の半導体領域の厚みが2μmを超え
ないので、前記第2導電形の半導体領域の前記ゲート長
方向におけるドレイン領域側端とソース領域側端との間
の濃度を線形に増加させた構造を容易に実現することが
できるという効果がある。
【図面の簡単な説明】
【図1】実施形態1を示し、(a)は概略分解斜視図、
(b)は概略断面図、(c)は濃度分布説明図である。
【図2】実施形態2を示し、(a)は概略分解斜視図、
(b)は概略断面図、(c)は濃度分布説明図である。
【図3】実施形態3を示す概略分解斜視図である。
【図4】従来例を示す概略分解斜視図である。
【図5】同上の概略平面図である。
【図6】同上を示し、(a)は図5のA−A’断面図、
(b)は濃度分布説明図である。
【図7】同上を示し、(a)は図5のB−B’断面図、
(c)は濃度分布説明図である。
【符号の説明】
1 半導体支持基板 2 絶縁層 3 半導体層 3a n形半導体領域 3b p形半導体領域 4 n形ドレイン領域 5 p形ウェル領域 6 n形ソース領域 7 p形ベースコンタクト領域 8 ゲート絶縁膜 9 ゲート電極 10 ドレイン電極 11 ソース電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 裕二 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 早崎 嘉城 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 白井 良史 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 岸田 貴司 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 ▲高▼野 仁路 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 吉田 岳司 大阪府門真市大字門真1048番地松下電工株 式会社内 Fターム(参考) 5F110 AA07 AA13 BB12 CC02 CC10 DD05 DD13 FF02 GG02 GG12 GG22 GG24 GG42 HJ06 HM02 HM12 5F140 AA25 AA30 AC21 AC22 AC36 BA01 BB13 BH03 BH12 BH16 BH30 BH41 BH43 BH47 BH50

Claims (8)

    【特許請求の範囲】
  1. 【請求項1】 絶縁層上に形成された半導体層に第1導
    電形のドレイン領域と第2導電形のウェル領域とが離間
    して形成されるとともに、ウェル領域の主表面側に第1
    導電形のソース領域が形成され、ウェル領域においてソ
    ース領域とドレイン領域との間に介在する部位の主表面
    上にゲート絶縁膜を介してゲート電極が形成され、ウェ
    ル領域とドレイン領域との間に介在する部分にそれぞれ
    ウェル領域からドレイン領域に向かう第1導電形の半導
    体領域と第2導電形の半導体領域とがゲート幅方向にお
    いて交互に形成され、前記第1導電形の半導体領域はゲ
    ート長方向におけるドレイン領域側の濃度がソース領域
    側の濃度よりも高く形成されてなることを特徴とする半
    導体装置。
  2. 【請求項2】 第2導電形の半導体基板上に形成された
    半導体層に、第1導電形のドレイン領域と第2導電形の
    ウェル領域とが離間して形成されるとともに、ウェル領
    域の主表面側に第1導電形のソース領域が形成され、ウ
    ェル領域においてソース領域とドレイン領域との間に介
    在する部位の主表面上にゲート絶縁膜を介してゲート電
    極が形成され、ウェル領域とドレイン領域との間に介在
    する部分にそれぞれウェル領域からドレイン領域に向か
    う第1導電形の半導体領域と第2導電形の半導体領域と
    がゲート幅方向において交互に形成され、前記第1導電
    形の半導体領域はゲート長方向におけるドレイン領域側
    の濃度がソース領域側の濃度よりも高く形成されてなる
    ことを特徴とする半導体装置。
  3. 【請求項3】 前記第1導電形の半導体領域は前記ゲー
    ト長方向においてドレイン領域側端とソース領域側端と
    の間で濃度が線形に減少してなることを特徴とする請求
    項1または請求項2記載の半導体装置。
  4. 【請求項4】 前記第1導電形の半導体領域の厚みが2
    μmを超えないことを特徴とする請求項3記載の半導体
    装置。
  5. 【請求項5】 絶縁層上に形成された半導体層に第1導
    電形のドレイン領域と第2導電形のウェル領域とが離間
    して形成されるとともに、ウェル領域の主表面側に第1
    導電形のソース領域が形成され、ウェル領域においてソ
    ース領域とドレイン領域との間に介在する部位の主表面
    上にゲート絶縁膜を介してゲート電極が形成され、ウェ
    ル領域とドレイン領域との間に介在する部分にそれぞれ
    ウェル領域からドレイン領域に向かう第1導電形の半導
    体領域と第2導電形の半導体領域とがゲート幅方向にお
    いて交互に形成され、前記第2導電形の半導体領域はゲ
    ート長方向におけるドレイン領域側の濃度がソース領域
    側の濃度よりも低く形成されてなることを特徴とする半
    導体装置。
  6. 【請求項6】 第2導電形の半導体基板上に形成された
    半導体層に、第1導電形のドレイン領域と第2導電形の
    ウェル領域とが離間して形成されるとともに、ウェル領
    域の主表面側に第1導電形のソース領域が形成され、ウ
    ェル領域においてソース領域とドレイン領域との間に介
    在する部位の主表面上にゲート絶縁膜を介してゲート電
    極が形成され、ウェル領域とドレイン領域との間に介在
    する部分にそれぞれウェル領域からドレイン領域に向か
    う第1導電形の半導体領域と第2導電形の半導体領域と
    がゲート幅方向において交互に形成され、前記第2導電
    形の半導体領域はゲート長方向におけるドレイン領域側
    の濃度がソース領域側の濃度よりも低く形成されてなる
    ことを特徴とする半導体装置。
  7. 【請求項7】 前記第2導電形の半導体領域は前記ゲー
    ト長方向においてドレイン領域側端とソース領域側端と
    の間で濃度が線形に増加してなることを特徴とする請求
    項5または請求項6記載の半導体装置。
  8. 【請求項8】 前記第2導電形の半導体領域の厚みが2
    μmを超えないことを特徴とする請求項7記載の半導体
    装置。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005276912A (ja) * 2004-03-23 2005-10-06 Seiko Epson Corp 半導体装置および半導体装置の製造方法
JP2006303111A (ja) * 2005-04-19 2006-11-02 Sanken Electric Co Ltd 半導体素子
JP2013532382A (ja) * 2010-06-17 2013-08-15 日本テキサス・インスツルメンツ株式会社 薄められたドレインを用いる高電圧トランジスタ
CN103325827A (zh) * 2012-03-23 2013-09-25 株式会社东芝 半导体装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005276912A (ja) * 2004-03-23 2005-10-06 Seiko Epson Corp 半導体装置および半導体装置の製造方法
JP2006303111A (ja) * 2005-04-19 2006-11-02 Sanken Electric Co Ltd 半導体素子
JP2013532382A (ja) * 2010-06-17 2013-08-15 日本テキサス・インスツルメンツ株式会社 薄められたドレインを用いる高電圧トランジスタ
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