JP2002319681A - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 220
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 230000007423 decrease Effects 0.000 claims abstract description 7
- 230000015556 catabolic process Effects 0.000 abstract description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 7
- 239000012535 impurity Substances 0.000 abstract description 3
- 238000009413 insulation Methods 0.000 abstract 1
- 229910052814 silicon oxide Inorganic materials 0.000 abstract 1
- 230000005684 electric field Effects 0.000 description 28
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 230000000694 effects Effects 0.000 description 8
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
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- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
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- Insulated Gate Type Field-Effect Transistor (AREA)
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Abstract
(57)【要約】
【課題】耐圧を維持しながらもオン抵抗を低減できる半
導体装置を提供する。 【解決手段】半導体支持基板１上に絶縁層２を介して半
導体層３が形成されたＳＯＩ構造を利用し、半導体層３
内に、ｎ形ドレイン領域４とｐ形ウェル領域５とが離間
して形成され、ｐ形ウェル領域５にｎ形ソース領域６が
形成されている。ｐ形ウェル領域５においてｎ形ソース
領域６とｎ形ドレイン領域４との間に介在する部位の上
には、ゲート絶縁膜８を介してゲート電極９が形成され
ている。半導体層３には、ｐ形ウェル領域５とｎ形ドレ
イン領域４との間に介在する部分にｎ形半導体領域３ａ
とｐ形半導体領域３ｂとがゲート幅方向において交互に
形成されている。図１（ｂ）（ｃ）に示すように、ｎ形
半導体領域３ａの濃度がゲート長方向においてｎ形ドレ
イン領域４端からｐ形ウェル領域５端（つまり、ｎ形ソ
ース領域６側端）との間で線形に減少している。
導体装置を提供する。 【解決手段】半導体支持基板１上に絶縁層２を介して半
導体層３が形成されたＳＯＩ構造を利用し、半導体層３
内に、ｎ形ドレイン領域４とｐ形ウェル領域５とが離間
して形成され、ｐ形ウェル領域５にｎ形ソース領域６が
形成されている。ｐ形ウェル領域５においてｎ形ソース
領域６とｎ形ドレイン領域４との間に介在する部位の上
には、ゲート絶縁膜８を介してゲート電極９が形成され
ている。半導体層３には、ｐ形ウェル領域５とｎ形ドレ
イン領域４との間に介在する部分にｎ形半導体領域３ａ
とｐ形半導体領域３ｂとがゲート幅方向において交互に
形成されている。図１（ｂ）（ｃ）に示すように、ｎ形
半導体領域３ａの濃度がゲート長方向においてｎ形ドレ
イン領域４端からｐ形ウェル領域５端（つまり、ｎ形ソ
ース領域６側端）との間で線形に減少している。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に高耐圧、低オン抵抗のパワー半導体装置に関す
るするものである。
し、特に高耐圧、低オン抵抗のパワー半導体装置に関す
るするものである。
【０００２】
【従来の技術】従来より、ＯＡ機器、情報通信機器、照
明器具などの電源分野において、電源回路の小型化や低
消費電力化が望まれており、電源回路の周波数を高く
し、回路の受動部品を小型化する試みが各所で行われて
いる。この分野における電源回路に適用されるデバイス
として、制御回路との複合化が簡単な半導体装置である
ＳＯＩ構造を利用した横型二重拡散型ＭＯＳＦＥＴ（La
teral Double DiffusedMOSFET：以下、ＬＤＭＯＳＦ
ＥＴと略称する）が注目されている。ＳＯＩ構造を利用
したＬＤＭＯＳＦＥＴは、シリコン基板（半導体基板）
上に二酸化シリコン（ＳｉＯ2）からなる絶縁層を介し
て形成されたシリコン層（半導体層）にドレイン領域と
ウェル領域とが離間して形成されウェル領域の表面側に
ソース領域が形成されている。
明器具などの電源分野において、電源回路の小型化や低
消費電力化が望まれており、電源回路の周波数を高く
し、回路の受動部品を小型化する試みが各所で行われて
いる。この分野における電源回路に適用されるデバイス
として、制御回路との複合化が簡単な半導体装置である
ＳＯＩ構造を利用した横型二重拡散型ＭＯＳＦＥＴ（La
teral Double DiffusedMOSFET：以下、ＬＤＭＯＳＦ
ＥＴと略称する）が注目されている。ＳＯＩ構造を利用
したＬＤＭＯＳＦＥＴは、シリコン基板（半導体基板）
上に二酸化シリコン（ＳｉＯ2）からなる絶縁層を介し
て形成されたシリコン層（半導体層）にドレイン領域と
ウェル領域とが離間して形成されウェル領域の表面側に
ソース領域が形成されている。
【０００３】また、近年、電源回路やシステムの小型化
や低消費電力化を推進する目的で、オフ状態でのドレイ
ン・ソース間電圧（耐圧）を高く維持しながら動作時の
オン抵抗を低くすること（素子動作時の大電流化）が可
能な半導体装置として特開２０００−２８６４１７号公
報に記載された所謂マルチリサーフ構造（スーパージャ
ンクション構造）のＬＤＭＯＳＦＥＴが知られている。
や低消費電力化を推進する目的で、オフ状態でのドレイ
ン・ソース間電圧（耐圧）を高く維持しながら動作時の
オン抵抗を低くすること（素子動作時の大電流化）が可
能な半導体装置として特開２０００−２８６４１７号公
報に記載された所謂マルチリサーフ構造（スーパージャ
ンクション構造）のＬＤＭＯＳＦＥＴが知られている。
【０００４】この公報に開示されたＬＤＭＯＳＦＥＴ
は、例えば、図４ないし図７に示すように、ｎ形のシリ
コン基板からなる半導体支持基板１上に二酸化シリコン
からなる絶縁層２を介してシリコンからなる半導体層３
が形成されたＳＯＩ構造を利用しており、半導体層３内
に、ｎ形ドレイン領域（ｎ+ドレイン）４とｐ形ウェル
領域５とが離間して形成されている。ｐ形ウェル領域５
は、半導体層３の主表面から絶縁層２に達する深さまで
形成されている。また、ｐ形ウェル領域５内の主表面側
にはｎ形ソース領域（ｎ+ソース）６が形成されてい
る。
は、例えば、図４ないし図７に示すように、ｎ形のシリ
コン基板からなる半導体支持基板１上に二酸化シリコン
からなる絶縁層２を介してシリコンからなる半導体層３
が形成されたＳＯＩ構造を利用しており、半導体層３内
に、ｎ形ドレイン領域（ｎ+ドレイン）４とｐ形ウェル
領域５とが離間して形成されている。ｐ形ウェル領域５
は、半導体層３の主表面から絶縁層２に達する深さまで
形成されている。また、ｐ形ウェル領域５内の主表面側
にはｎ形ソース領域（ｎ+ソース）６が形成されてい
る。
【０００５】ｐ形ウェル領域５においてｎ形ソース領域
６とｎ形ドレイン領域４との間に介在する部位の上に
は、薄い酸化膜（ＳｉＯ2膜）よりなるゲート絶縁膜８
を介してゲート電極９が形成されている。また、ｎ形ド
レイン領域４上にはドレイン電極１０が形成され、ｐ形
ウェル領域５とｎ形ソース領域６とに跨る形でソース電
極１１が形成されている。ここに、ソース電極１１とｐ
形ウェル領域５とは、ｐ形ウェル領域５内に設けられた
ｐ形ベースコンタクト領域（ｐ+ベースコンタクト）７
を介して電気的に接続されている。
６とｎ形ドレイン領域４との間に介在する部位の上に
は、薄い酸化膜（ＳｉＯ2膜）よりなるゲート絶縁膜８
を介してゲート電極９が形成されている。また、ｎ形ド
レイン領域４上にはドレイン電極１０が形成され、ｐ形
ウェル領域５とｎ形ソース領域６とに跨る形でソース電
極１１が形成されている。ここに、ソース電極１１とｐ
形ウェル領域５とは、ｐ形ウェル領域５内に設けられた
ｐ形ベースコンタクト領域（ｐ+ベースコンタクト）７
を介して電気的に接続されている。
【０００６】また、半導体層３には、ｐ形ウェル領域５
とｎ形ドレイン領域４との間に介在する部分にそれぞれ
ｐ形ウェル領域５からｎ形ドレイン領域４に向かうｎ形
半導体領域３ａ’とｐ形半導体領域３ｂ’とがゲート幅
方向（図５における上下方向）において交互に形成され
ている。ここにおいて、ｎ形半導体領域３ａ’は、図６
に示す示すように、ｐ形ウェル領域５とｎ形ドレイン領
域４との間で濃度が均一に形成され、ｐ形半導体領域３
ｂ’は、図７に示すように、ｐ形ウェル領域５とｎ形ド
レイン領域４との間で濃度が均一に形成されている。
とｎ形ドレイン領域４との間に介在する部分にそれぞれ
ｐ形ウェル領域５からｎ形ドレイン領域４に向かうｎ形
半導体領域３ａ’とｐ形半導体領域３ｂ’とがゲート幅
方向（図５における上下方向）において交互に形成され
ている。ここにおいて、ｎ形半導体領域３ａ’は、図６
に示す示すように、ｐ形ウェル領域５とｎ形ドレイン領
域４との間で濃度が均一に形成され、ｐ形半導体領域３
ｂ’は、図７に示すように、ｐ形ウェル領域５とｎ形ド
レイン領域４との間で濃度が均一に形成されている。
【０００７】上述のマルチリサーフ構造のＬＤＭＯＳＦ
ＥＴでは、従来のＳＯＩ構造を利用したＬＤＭＯＳＦＥ
Ｔと同様に、ゲート電極９への印加電圧を制御すればド
レイン電極１０・ソース電極１１間に流れる電流のオン
・オフを制御することができる。すなわち、ゲート電極
９とソース電極１１との間にゲート電極９が高電位とな
るような電圧を印加することによって、ｐ形ウェル領域
５におけるゲート絶縁膜８直下にチャネルが形成され、
チャネルを通してｎ形ドレイン領域４とｎ形ソース領域
６との間に電流が流れる（オン状態となる）。ここにお
いて、マルチリサーフ構造のＬＤＭＯＳＦＥＴは、ｎ形
ドレイン領域４とチャネルとの間ではｎ形半導体領域３
ａ’を通って主電流が流れる。
ＥＴでは、従来のＳＯＩ構造を利用したＬＤＭＯＳＦＥ
Ｔと同様に、ゲート電極９への印加電圧を制御すればド
レイン電極１０・ソース電極１１間に流れる電流のオン
・オフを制御することができる。すなわち、ゲート電極
９とソース電極１１との間にゲート電極９が高電位とな
るような電圧を印加することによって、ｐ形ウェル領域
５におけるゲート絶縁膜８直下にチャネルが形成され、
チャネルを通してｎ形ドレイン領域４とｎ形ソース領域
６との間に電流が流れる（オン状態となる）。ここにお
いて、マルチリサーフ構造のＬＤＭＯＳＦＥＴは、ｎ形
ドレイン領域４とチャネルとの間ではｎ形半導体領域３
ａ’を通って主電流が流れる。
【０００８】ところで、マルチリサーフ構造のＬＤＭＯ
ＳＦＥＴでは、ゲート電圧が零ボルト以下の遮断状態
（オフ状態）において、図６（ａ）に示すようにｎ形半
導体領域３ａ’とｐ形ウェル領域５との接合界面および
ｎ形半導体領域３ａ’と絶縁層２との界面から空乏層１
２が拡がる点は従来のＬＤＭＯＳＦＥＴと同様である
が、図７（ａ）に示すようにｎ形ドレイン領域４とｐ形
半導体領域３ｂ’との接合界面から空乏層１２が拡がる
とともに、ｐ形半導体領域３ｂ’とｎ形半導体領域３
ａ’との接合界面からも空乏層が拡がるという特徴があ
る。ここに、空乏層１２の幅は、ドレイン電極１０・ソ
ース電極１１間電圧に依存し、図６（ａ）および図７
（ａ）には耐圧に達しない低電圧が印加された時の空乏
層１２の拡がりを模式的に示してある。
ＳＦＥＴでは、ゲート電圧が零ボルト以下の遮断状態
（オフ状態）において、図６（ａ）に示すようにｎ形半
導体領域３ａ’とｐ形ウェル領域５との接合界面および
ｎ形半導体領域３ａ’と絶縁層２との界面から空乏層１
２が拡がる点は従来のＬＤＭＯＳＦＥＴと同様である
が、図７（ａ）に示すようにｎ形ドレイン領域４とｐ形
半導体領域３ｂ’との接合界面から空乏層１２が拡がる
とともに、ｐ形半導体領域３ｂ’とｎ形半導体領域３
ａ’との接合界面からも空乏層が拡がるという特徴があ
る。ここに、空乏層１２の幅は、ドレイン電極１０・ソ
ース電極１１間電圧に依存し、図６（ａ）および図７
（ａ）には耐圧に達しない低電圧が印加された時の空乏
層１２の拡がりを模式的に示してある。
【０００９】したがって、マルチリサーフ構造のＬＤＭ
ＳＯＦＥＴでは、従来のＬＤＭＯＳＦＥＴよりもｎ形ド
レイン領域４とｐ形ウェル領域５との間に介在する部分
が空乏化しやすくなり、ｎ形半導体領域３ａ’およびｐ
形半導体領域３ｂ’それぞれの濃度と幅（上記ゲート幅
方向の寸法）とを最適化することによって、表面電界が
緩和され、ｎ形半導体領域３ａ’の濃度を高くしてオン
抵抗を低くしても高耐圧化を実現することができる。な
お、図５中のＷｎはｎ形半導体領域３ａ’の幅を示し、
Ｗｐはｐ形半導体領域３ｂ’の幅を示しており、ｎ形半
導体領域３ａ’の幅Ｗｎとｐ形半導体領域３ｂ’の幅Ｗ
ｐとはｐ形ウェル領域５側ではＷｎ＝Ｗｐとなるように
設定され、ｎ形ドレイン領域４側ではＷｎ＞Ｗｐとなる
ように設定されている。
ＳＯＦＥＴでは、従来のＬＤＭＯＳＦＥＴよりもｎ形ド
レイン領域４とｐ形ウェル領域５との間に介在する部分
が空乏化しやすくなり、ｎ形半導体領域３ａ’およびｐ
形半導体領域３ｂ’それぞれの濃度と幅（上記ゲート幅
方向の寸法）とを最適化することによって、表面電界が
緩和され、ｎ形半導体領域３ａ’の濃度を高くしてオン
抵抗を低くしても高耐圧化を実現することができる。な
お、図５中のＷｎはｎ形半導体領域３ａ’の幅を示し、
Ｗｐはｐ形半導体領域３ｂ’の幅を示しており、ｎ形半
導体領域３ａ’の幅Ｗｎとｐ形半導体領域３ｂ’の幅Ｗ
ｐとはｐ形ウェル領域５側ではＷｎ＝Ｗｐとなるように
設定され、ｎ形ドレイン領域４側ではＷｎ＞Ｗｐとなる
ように設定されている。
【００１０】
【発明が解決しようとする課題】しかしながら、上述の
マルチリサーフ構造のＬＤＭＯＳＦＥＴでは、接合界面
から空乏層１２を十分に拡げてｎ形半導体領域３ａ’お
よびｐ形半導体領域３ｂ’を空乏化するものであるが、
ｎ形半導体領域３ａ’の濃度を高くするとｎ形半導体領
域３ａ’を完全には空乏化できなくなるので、ｎ形半導
体領域３ａ’の濃度を十分に高くすることができず、高
耐圧は維持できるがオン抵抗を十分に小さくすることが
できないという不具合があった。
マルチリサーフ構造のＬＤＭＯＳＦＥＴでは、接合界面
から空乏層１２を十分に拡げてｎ形半導体領域３ａ’お
よびｐ形半導体領域３ｂ’を空乏化するものであるが、
ｎ形半導体領域３ａ’の濃度を高くするとｎ形半導体領
域３ａ’を完全には空乏化できなくなるので、ｎ形半導
体領域３ａ’の濃度を十分に高くすることができず、高
耐圧は維持できるがオン抵抗を十分に小さくすることが
できないという不具合があった。
【００１１】本発明は上記事由に鑑みて為されたもので
あり、その目的は、耐圧を維持しながらもオン抵抗を低
減できる半導体装置を提供することにある。
あり、その目的は、耐圧を維持しながらもオン抵抗を低
減できる半導体装置を提供することにある。
【００１２】
【課題を解決するための手段】請求項１の発明は、上記
目的を達成するために、絶縁層上に形成された半導体層
に第１導電形のドレイン領域と第２導電形のウェル領域
とが離間して形成されるとともに、ウェル領域の主表面
側に第１導電形のソース領域が形成され、ウェル領域に
おいてソース領域とドレイン領域との間に介在する部位
の主表面上にゲート絶縁膜を介してゲート電極が形成さ
れ、ウェル領域とドレイン領域との間に介在する部分に
それぞれウェル領域からドレイン領域に向かう第１導電
形の半導体領域と第２導電形の半導体領域とがゲート幅
方向において交互に形成され、前記第１導電形の半導体
領域はゲート長方向におけるドレイン領域側の濃度がソ
ース領域側の濃度よりも高く形成されてなることを特徴
とするものであり、従来のように第１導電形の半導体領
域の濃度が均一に形成されている場合に比べてドレイン
領域近傍およびソース領域近傍での電界の集中を緩和す
ることができて、第１導電形の半導体領域の電界が従来
に比べて均一化され、従来と同程度の耐圧を維持しなが
らオン抵抗の低減を図ることができる。
目的を達成するために、絶縁層上に形成された半導体層
に第１導電形のドレイン領域と第２導電形のウェル領域
とが離間して形成されるとともに、ウェル領域の主表面
側に第１導電形のソース領域が形成され、ウェル領域に
おいてソース領域とドレイン領域との間に介在する部位
の主表面上にゲート絶縁膜を介してゲート電極が形成さ
れ、ウェル領域とドレイン領域との間に介在する部分に
それぞれウェル領域からドレイン領域に向かう第１導電
形の半導体領域と第２導電形の半導体領域とがゲート幅
方向において交互に形成され、前記第１導電形の半導体
領域はゲート長方向におけるドレイン領域側の濃度がソ
ース領域側の濃度よりも高く形成されてなることを特徴
とするものであり、従来のように第１導電形の半導体領
域の濃度が均一に形成されている場合に比べてドレイン
領域近傍およびソース領域近傍での電界の集中を緩和す
ることができて、第１導電形の半導体領域の電界が従来
に比べて均一化され、従来と同程度の耐圧を維持しなが
らオン抵抗の低減を図ることができる。
【００１３】請求項２の発明は、第２導電形の半導体基
板上に形成された半導体層に、第１導電形のドレイン領
域と第２導電形のウェル領域とが離間して形成されると
ともに、ウェル領域の主表面側に第１導電形のソース領
域が形成され、ウェル領域においてソース領域とドレイ
ン領域との間に介在する部位の主表面上にゲート絶縁膜
を介してゲート電極が形成され、ウェル領域とドレイン
領域との間に介在する部分にそれぞれウェル領域からド
レイン領域に向かう第１導電形の半導体領域と第２導電
形の半導体領域とがゲート幅方向において交互に形成さ
れ、前記第１導電形の半導体領域はゲート長方向におけ
るドレイン領域側の濃度がソース領域側の濃度よりも高
く形成されてなることを特徴とするものであり、従来の
ように第１導電形の半導体領域の濃度が均一に形成され
ている場合に比べてドレイン領域近傍およびソース領域
近傍での電界の集中を緩和することができて、第１導電
形の半導体領域の電界が従来に比べて均一化され、従来
と同程度の耐圧を維持しながらオン抵抗の低減を図るこ
とができる。
板上に形成された半導体層に、第１導電形のドレイン領
域と第２導電形のウェル領域とが離間して形成されると
ともに、ウェル領域の主表面側に第１導電形のソース領
域が形成され、ウェル領域においてソース領域とドレイ
ン領域との間に介在する部位の主表面上にゲート絶縁膜
を介してゲート電極が形成され、ウェル領域とドレイン
領域との間に介在する部分にそれぞれウェル領域からド
レイン領域に向かう第１導電形の半導体領域と第２導電
形の半導体領域とがゲート幅方向において交互に形成さ
れ、前記第１導電形の半導体領域はゲート長方向におけ
るドレイン領域側の濃度がソース領域側の濃度よりも高
く形成されてなることを特徴とするものであり、従来の
ように第１導電形の半導体領域の濃度が均一に形成され
ている場合に比べてドレイン領域近傍およびソース領域
近傍での電界の集中を緩和することができて、第１導電
形の半導体領域の電界が従来に比べて均一化され、従来
と同程度の耐圧を維持しながらオン抵抗の低減を図るこ
とができる。
【００１４】請求項３の発明は、請求項１または請求項
２の発明において、前記第１導電形の半導体領域は前記
ゲート長方向においてドレイン領域側端とソース領域側
端との間で濃度が線形に減少してなるので、第１導電形
の半導体領域の電界をほぼ均一にすることができ、従来
と同程度の耐圧を維持しながらオン抵抗の低減を図るこ
とができる。
２の発明において、前記第１導電形の半導体領域は前記
ゲート長方向においてドレイン領域側端とソース領域側
端との間で濃度が線形に減少してなるので、第１導電形
の半導体領域の電界をほぼ均一にすることができ、従来
と同程度の耐圧を維持しながらオン抵抗の低減を図るこ
とができる。
【００１５】請求項４の発明は、請求項３の発明におい
て、前記第１導電形の半導体領域の厚みが２μｍを超え
ないので、前記第１導電形の半導体領域の前記ゲート長
方向におけるドレイン領域側端とソース領域側端との間
の濃度を線形に減少させた構造を容易に実現することが
できる。
て、前記第１導電形の半導体領域の厚みが２μｍを超え
ないので、前記第１導電形の半導体領域の前記ゲート長
方向におけるドレイン領域側端とソース領域側端との間
の濃度を線形に減少させた構造を容易に実現することが
できる。
【００１６】請求項５の発明は、絶縁層上に形成された
半導体層に第１導電形のドレイン領域と第２導電形のウ
ェル領域とが離間して形成されるとともに、ウェル領域
の主表面側に第１導電形のソース領域が形成され、ウェ
ル領域においてソース領域とドレイン領域との間に介在
する部位の主表面上にゲート絶縁膜を介してゲート電極
が形成され、ウェル領域とドレイン領域との間に介在す
る部分にそれぞれウェル領域からドレイン領域に向かう
第１導電形の半導体領域と第２導電形の半導体領域とが
ゲート幅方向において交互に形成され、前記第２導電形
の半導体領域はゲート長方向におけるドレイン領域側の
濃度がソース領域側の濃度よりも低く形成されてなるこ
とを特徴とするものであり、従来のように第２導電形の
半導体領域の濃度が均一に形成されている場合に比べて
ドレイン領域近傍およびソース領域近傍での電界の集中
を緩和することができて、第２導電形の半導体領域の電
界が従来に比べて均一化されるから、従来と同程度の耐
圧を維持しながら第１導電形の半導体領域の濃度を従来
に比べて高くすることができ、従来と同程度の耐圧を維
持しながらオン抵抗の低減を図ることができる。
半導体層に第１導電形のドレイン領域と第２導電形のウ
ェル領域とが離間して形成されるとともに、ウェル領域
の主表面側に第１導電形のソース領域が形成され、ウェ
ル領域においてソース領域とドレイン領域との間に介在
する部位の主表面上にゲート絶縁膜を介してゲート電極
が形成され、ウェル領域とドレイン領域との間に介在す
る部分にそれぞれウェル領域からドレイン領域に向かう
第１導電形の半導体領域と第２導電形の半導体領域とが
ゲート幅方向において交互に形成され、前記第２導電形
の半導体領域はゲート長方向におけるドレイン領域側の
濃度がソース領域側の濃度よりも低く形成されてなるこ
とを特徴とするものであり、従来のように第２導電形の
半導体領域の濃度が均一に形成されている場合に比べて
ドレイン領域近傍およびソース領域近傍での電界の集中
を緩和することができて、第２導電形の半導体領域の電
界が従来に比べて均一化されるから、従来と同程度の耐
圧を維持しながら第１導電形の半導体領域の濃度を従来
に比べて高くすることができ、従来と同程度の耐圧を維
持しながらオン抵抗の低減を図ることができる。
【００１７】請求項６の発明は、第２導電形の半導体基
板上に形成された半導体層に、第１導電形のドレイン領
域と第２導電形のウェル領域とが離間して形成されると
ともに、ウェル領域の主表面側に第１導電形のソース領
域が形成され、ウェル領域においてソース領域とドレイ
ン領域との間に介在する部位の主表面上にゲート絶縁膜
を介してゲート電極が形成され、ウェル領域とドレイン
領域との間に介在する部分にそれぞれウェル領域からド
レイン領域に向かう第１導電形の半導体領域と第２導電
形の半導体領域とがゲート幅方向において交互に形成さ
れ、前記第２導電形の半導体領域はゲート長方向におけ
るドレイン領域側の濃度がソース領域側の濃度よりも低
く形成されてなることを特徴とするものであり、従来の
ように第２導電形の半導体領域の濃度が均一に形成され
ている場合に比べてドレイン領域近傍およびソース領域
近傍での電界の集中を緩和することができて、第２導電
形の半導体領域の電界が従来に比べて均一化されるか
ら、従来と同程度の耐圧を維持しながら第１導電形の半
導体領域の濃度を従来に比べて高くすることができ、従
来と同程度の耐圧を維持しながらオン抵抗の低減を図る
ことができる。
板上に形成された半導体層に、第１導電形のドレイン領
域と第２導電形のウェル領域とが離間して形成されると
ともに、ウェル領域の主表面側に第１導電形のソース領
域が形成され、ウェル領域においてソース領域とドレイ
ン領域との間に介在する部位の主表面上にゲート絶縁膜
を介してゲート電極が形成され、ウェル領域とドレイン
領域との間に介在する部分にそれぞれウェル領域からド
レイン領域に向かう第１導電形の半導体領域と第２導電
形の半導体領域とがゲート幅方向において交互に形成さ
れ、前記第２導電形の半導体領域はゲート長方向におけ
るドレイン領域側の濃度がソース領域側の濃度よりも低
く形成されてなることを特徴とするものであり、従来の
ように第２導電形の半導体領域の濃度が均一に形成され
ている場合に比べてドレイン領域近傍およびソース領域
近傍での電界の集中を緩和することができて、第２導電
形の半導体領域の電界が従来に比べて均一化されるか
ら、従来と同程度の耐圧を維持しながら第１導電形の半
導体領域の濃度を従来に比べて高くすることができ、従
来と同程度の耐圧を維持しながらオン抵抗の低減を図る
ことができる。
【００１８】請求項７の発明は、請求項５または請求項
６の発明において、前記第２導電形の半導体領域は前記
ゲート長方向においてドレイン領域側端とソース領域側
端との間で濃度が線形に増加してなるので、第２導電形
の半導体領域の電界をほぼ均一にすることができるか
ら、従来と同程度の耐圧を維持しながら第１導電形の半
導体領域の濃度を従来に比べて高くすることができ、従
来と同程度の耐圧を維持しながらオン抵抗の低減を図る
ことができる。
６の発明において、前記第２導電形の半導体領域は前記
ゲート長方向においてドレイン領域側端とソース領域側
端との間で濃度が線形に増加してなるので、第２導電形
の半導体領域の電界をほぼ均一にすることができるか
ら、従来と同程度の耐圧を維持しながら第１導電形の半
導体領域の濃度を従来に比べて高くすることができ、従
来と同程度の耐圧を維持しながらオン抵抗の低減を図る
ことができる。
【００１９】請求項８の発明は、請求項７の発明におい
て、前記第２導電形の半導体領域の厚みが２μｍを超え
ないので、前記第２導電形の半導体領域の前記ゲート長
方向におけるドレイン領域側端とソース領域側端との間
の濃度を線形に増加させた構造を容易に実現することが
できる。
て、前記第２導電形の半導体領域の厚みが２μｍを超え
ないので、前記第２導電形の半導体領域の前記ゲート長
方向におけるドレイン領域側端とソース領域側端との間
の濃度を線形に増加させた構造を容易に実現することが
できる。
【００２０】
【発明の実施の形態】（実施形態１）本実施形態では、
図１（ａ）（ｂ）に示す構成のマルチリサーフ構造のｎ
チャネルＬＤＭＯＳＦＥＴ（以下、ＬＤＭＯＳＦＥＴと
略称する）を例示する。
図１（ａ）（ｂ）に示す構成のマルチリサーフ構造のｎ
チャネルＬＤＭＯＳＦＥＴ（以下、ＬＤＭＯＳＦＥＴと
略称する）を例示する。
【００２１】本実施形態のＬＤＭＯＳＦＥＴは、ｎ形の
シリコン基板よりなる半導体支持基板１上に二酸化シリ
コン（ＳｉＯ2）からなる絶縁層（埋込酸化膜）２を介
してシリコンからなる高抵抗の半導体層３が形成された
ＳＯＩ構造を利用しており、半導体層３内に、ｎ形ドレ
イン領域（ｎ+ドレイン）４とｐ形ウェル領域５とが離
間して形成されている。ｐ形ウェル領域５は、半導体層
３の主表面から絶縁層２に達する深さまで形成されてい
る。また、ｐ形ウェル領域５内の主表面側にはｎ形ソー
ス領域（ｎ+ソース）６が形成されている。なお、本実
施形態では、ｎ形が第１導電形、ｐ形が第２導電形とな
っている。また、本実施形態では、半導体支持基板１と
してｎ形のシリコン基板を採用しているが、ｐ形のシリ
コン基板やその他の半導体基板を採用してもよい。
シリコン基板よりなる半導体支持基板１上に二酸化シリ
コン（ＳｉＯ2）からなる絶縁層（埋込酸化膜）２を介
してシリコンからなる高抵抗の半導体層３が形成された
ＳＯＩ構造を利用しており、半導体層３内に、ｎ形ドレ
イン領域（ｎ+ドレイン）４とｐ形ウェル領域５とが離
間して形成されている。ｐ形ウェル領域５は、半導体層
３の主表面から絶縁層２に達する深さまで形成されてい
る。また、ｐ形ウェル領域５内の主表面側にはｎ形ソー
ス領域（ｎ+ソース）６が形成されている。なお、本実
施形態では、ｎ形が第１導電形、ｐ形が第２導電形とな
っている。また、本実施形態では、半導体支持基板１と
してｎ形のシリコン基板を採用しているが、ｐ形のシリ
コン基板やその他の半導体基板を採用してもよい。
【００２２】ｐ形ウェル領域５においてｎ形ソース領域
６とｎ形ドレイン領域４との間に介在する部位の上に
は、薄い酸化膜（ＳｉＯ2膜）よりなるゲート絶縁膜８
を介してゲート電極９が形成されている。また、ｎ形ド
レイン領域４上にはドレイン電極１０が形成され、ｐ形
ウェル領域５とｎ形ソース領域６とに跨る形でソース電
極１１が形成されている。ここに、ソース電極１１とｐ
形ウェル領域５とは、ｐ形ウェル領域５内に設けられた
ｐ形ベースコンタクト領域（ｐ+ベースコンタクト）７
を介して電気的に接続されている。
６とｎ形ドレイン領域４との間に介在する部位の上に
は、薄い酸化膜（ＳｉＯ2膜）よりなるゲート絶縁膜８
を介してゲート電極９が形成されている。また、ｎ形ド
レイン領域４上にはドレイン電極１０が形成され、ｐ形
ウェル領域５とｎ形ソース領域６とに跨る形でソース電
極１１が形成されている。ここに、ソース電極１１とｐ
形ウェル領域５とは、ｐ形ウェル領域５内に設けられた
ｐ形ベースコンタクト領域（ｐ+ベースコンタクト）７
を介して電気的に接続されている。
【００２３】また、半導体層３には、ｐ形ウェル領域５
とｎ形ドレイン領域４との間に介在する部分にそれぞれ
ｐ形ウェル領域５からｎ形ドレイン領域４に向かうｎ形
半導体領域３ａとｐ形半導体領域３ｂとがゲート幅方向
において交互に形成されている。要するに、ｎ形半導体
領域３ａとｐ形半導体領域３ｂとは、半導体層３の主表
面においてｐ形ウェル領域５とｎ形ドレイン領域４とを
結ぶ直線に直交する方向に交互に形成されている。
とｎ形ドレイン領域４との間に介在する部分にそれぞれ
ｐ形ウェル領域５からｎ形ドレイン領域４に向かうｎ形
半導体領域３ａとｐ形半導体領域３ｂとがゲート幅方向
において交互に形成されている。要するに、ｎ形半導体
領域３ａとｐ形半導体領域３ｂとは、半導体層３の主表
面においてｐ形ウェル領域５とｎ形ドレイン領域４とを
結ぶ直線に直交する方向に交互に形成されている。
【００２４】本実施形態のＬＤＭＯＳＦＥＴでは、従来
のＬＤＭＯＳＦＥＴと同様、ゲート電極９への印加電圧
を制御すればドレイン電極１０・ソース電極１１間に流
れる電流のオン・オフを制御することができる。すなわ
ち、ゲート電極９とソース電極１１との間にゲート電極
９が高電位となるような電圧を印加することによって、
ｐ形ウェル領域５におけるゲート絶縁膜８直下にチャネ
ルが形成され、チャネルを通してｎ形ドレイン領域４と
ｎ形ソース領域６との間に電流が流れる（オン状態とな
る）。ここにおいて、ｎ形ドレイン領域４とチャネルと
の間ではｎ形半導体領域３ａを通って主電流が流れる。
のＬＤＭＯＳＦＥＴと同様、ゲート電極９への印加電圧
を制御すればドレイン電極１０・ソース電極１１間に流
れる電流のオン・オフを制御することができる。すなわ
ち、ゲート電極９とソース電極１１との間にゲート電極
９が高電位となるような電圧を印加することによって、
ｐ形ウェル領域５におけるゲート絶縁膜８直下にチャネ
ルが形成され、チャネルを通してｎ形ドレイン領域４と
ｎ形ソース領域６との間に電流が流れる（オン状態とな
る）。ここにおいて、ｎ形ドレイン領域４とチャネルと
の間ではｎ形半導体領域３ａを通って主電流が流れる。
【００２５】一方、ゲート電圧が零ボルト以下の遮断状
態（オフ状態）においては、ｎ形半導体領域３ａとｐ形
ウェル領域５との接合界面およびｎ形半導体領域３ａと
絶縁層２との界面から空乏層が拡がり、さらに、ｎ形ド
レイン領域４とｐ形半導体領域３ｂとの接合界面から空
乏層が拡がるとともに、ｐ形半導体領域３ｂとｎ形半導
体領域３ａとの接合界面からも空乏層が拡がる。なお、
空乏層の幅はドレイン電極１０・ソース電極１１間電圧
に依存する。
態（オフ状態）においては、ｎ形半導体領域３ａとｐ形
ウェル領域５との接合界面およびｎ形半導体領域３ａと
絶縁層２との界面から空乏層が拡がり、さらに、ｎ形ド
レイン領域４とｐ形半導体領域３ｂとの接合界面から空
乏層が拡がるとともに、ｐ形半導体領域３ｂとｎ形半導
体領域３ａとの接合界面からも空乏層が拡がる。なお、
空乏層の幅はドレイン電極１０・ソース電極１１間電圧
に依存する。
【００２６】ところで、ｎ形半導体領域３ａとｐ形半導
体領域３ｂとの接合界面からｎ形半導体領域３ａ内部お
よびｐ形半導体領域３ｂ内部へ空乏層が拡がるが、本実
施形態では、図１（ｂ）（ｃ）に示すように、ｎ形半導
体領域３ａの濃度をｎ形ドレイン領域４側の方がｎ形ソ
ース領域６側（つまり、ｐ形ウェル領域５側）よりも高
くしてある。すなわち、ｎ形半導体領域３ａは、ゲート
長方向（図１（ｂ）の左右方向）においてｎ形ドレイン
領域４側の方がｎ形ソース領域６側よりも濃度が高くな
っている。ここにおいて、本実施形態では、ｎ形半導体
領域３ａの濃度がゲート長方向においてｎ形ドレイン領
域４端からｐ形ウェル領域５端（つまり、ｎ形ソース領
域６側端）との間で線形に減少している。言い換えれ
ば、ｎ形半導体領域３ａはゲート長方向においてｎ形ド
レイン領域４端からの距離が大きくなるにつれて濃度が
線形的に減少している（ｎ形ドレイン領域４からの距離
に比例して減少している）。
体領域３ｂとの接合界面からｎ形半導体領域３ａ内部お
よびｐ形半導体領域３ｂ内部へ空乏層が拡がるが、本実
施形態では、図１（ｂ）（ｃ）に示すように、ｎ形半導
体領域３ａの濃度をｎ形ドレイン領域４側の方がｎ形ソ
ース領域６側（つまり、ｐ形ウェル領域５側）よりも高
くしてある。すなわち、ｎ形半導体領域３ａは、ゲート
長方向（図１（ｂ）の左右方向）においてｎ形ドレイン
領域４側の方がｎ形ソース領域６側よりも濃度が高くな
っている。ここにおいて、本実施形態では、ｎ形半導体
領域３ａの濃度がゲート長方向においてｎ形ドレイン領
域４端からｐ形ウェル領域５端（つまり、ｎ形ソース領
域６側端）との間で線形に減少している。言い換えれ
ば、ｎ形半導体領域３ａはゲート長方向においてｎ形ド
レイン領域４端からの距離が大きくなるにつれて濃度が
線形的に減少している（ｎ形ドレイン領域４からの距離
に比例して減少している）。
【００２７】しかして、本実施形態では、オフ状態でド
レイン電極１０・ソース電極１１間に電圧が印加された
とき、ｎ形半導体領域３ａはｎ形ソース領域６側で空乏
層が伸びやすくなるとともにｎ形ドレイン領域４側で空
乏層が伸びにくくなるので、ｎ形半導体領域３ａのｎ形
ドレイン領域４・ｐ形ウェル領域５間での電界分布が図
４ないし図７に示した従来構成に比べて均一化される。
要するに、本実施形態では、従来のようにｎ形半導体領
域３ａ’の濃度が均一に形成されている場合に比べてｎ
形ドレイン領域４近傍およびｎ形ソース領域６近傍での
電界の集中を緩和することができて、ｎ形半導体領域３
ａの電界が従来に比べて均一化され、従来と同程度の耐
圧を維持しながらオン抵抗の低減を図ることができる。
ここに、ｎ形半導体領域３ａの濃度を上述のようにｎ形
ドレイン領域４側からｎ形ソース領域６側へ線形に減少
させている（つまり、ゲート長方向においてｎ形ソース
領域６側からｎ形ドレイン領域４側へ線形に増加させて
いる）ことによって、ｎ形半導体領域３ａの電界をほぼ
均一にすることができ、より一層のオン抵抗の低減を図
れる。
レイン電極１０・ソース電極１１間に電圧が印加された
とき、ｎ形半導体領域３ａはｎ形ソース領域６側で空乏
層が伸びやすくなるとともにｎ形ドレイン領域４側で空
乏層が伸びにくくなるので、ｎ形半導体領域３ａのｎ形
ドレイン領域４・ｐ形ウェル領域５間での電界分布が図
４ないし図７に示した従来構成に比べて均一化される。
要するに、本実施形態では、従来のようにｎ形半導体領
域３ａ’の濃度が均一に形成されている場合に比べてｎ
形ドレイン領域４近傍およびｎ形ソース領域６近傍での
電界の集中を緩和することができて、ｎ形半導体領域３
ａの電界が従来に比べて均一化され、従来と同程度の耐
圧を維持しながらオン抵抗の低減を図ることができる。
ここに、ｎ形半導体領域３ａの濃度を上述のようにｎ形
ドレイン領域４側からｎ形ソース領域６側へ線形に減少
させている（つまり、ゲート長方向においてｎ形ソース
領域６側からｎ形ドレイン領域４側へ線形に増加させて
いる）ことによって、ｎ形半導体領域３ａの電界をほぼ
均一にすることができ、より一層のオン抵抗の低減を図
れる。
【００２８】ところで、上述の半導体層３の厚みは２μ
ｍを超えない（つまり、２μｍ以下である）ことが好ま
しく、半導体層３の厚みを２μｍ以下にしておくこと
で、ｎ形半導体領域３ａの厚みが２μｍを超えず（つま
り、２μｍ以下である）、半導体層３を例えば高抵抗
（低濃度）のｐ形半導体層としてｎ形不純物を選択的に
拡散するプロセスなどにより本実施形態のＬＤＭＯＳＦ
ＥＴを容易に実現することができる。つまり、半導体層
３の厚みを２μｍ以下にしておくことで、拡散プロセス
により各領域３ａ，３ｂ，４，５，６，７を容易に形成
することができる。なお、要求される耐圧などの関係で
ｐ形ウェル領域５とｎ形ドレイン領域４との間の距離が
比較的長くなってしまう場合には、半導体層３において
ｎ形半導体領域３ａの形成予定領域上に上記ゲート長方
向において開口幅などを適宜変化させたレジストマスク
を形成して、イオン注入、アニールを行うことで上述の
ようなｎ形半導体領域３ａの濃度分布を実現することが
できる。
ｍを超えない（つまり、２μｍ以下である）ことが好ま
しく、半導体層３の厚みを２μｍ以下にしておくこと
で、ｎ形半導体領域３ａの厚みが２μｍを超えず（つま
り、２μｍ以下である）、半導体層３を例えば高抵抗
（低濃度）のｐ形半導体層としてｎ形不純物を選択的に
拡散するプロセスなどにより本実施形態のＬＤＭＯＳＦ
ＥＴを容易に実現することができる。つまり、半導体層
３の厚みを２μｍ以下にしておくことで、拡散プロセス
により各領域３ａ，３ｂ，４，５，６，７を容易に形成
することができる。なお、要求される耐圧などの関係で
ｐ形ウェル領域５とｎ形ドレイン領域４との間の距離が
比較的長くなってしまう場合には、半導体層３において
ｎ形半導体領域３ａの形成予定領域上に上記ゲート長方
向において開口幅などを適宜変化させたレジストマスク
を形成して、イオン注入、アニールを行うことで上述の
ようなｎ形半導体領域３ａの濃度分布を実現することが
できる。
【００２９】（実施形態２）本実施形態では、図２
（ａ）（ｂ）に示す構成のマルチリサーフ構造のｎチャ
ネルＬＤＭＯＳＦＥＴ（以下、ＬＤＭＯＳＦＥＴと略称
する）を例示する。
（ａ）（ｂ）に示す構成のマルチリサーフ構造のｎチャ
ネルＬＤＭＯＳＦＥＴ（以下、ＬＤＭＯＳＦＥＴと略称
する）を例示する。
【００３０】本実施形態のＬＤＭＯＳＦＥＴの基本構成
は実施形態１と略同じなので、実施形態１と同様の構成
要素には同一の符号を付して説明を省略する。
は実施形態１と略同じなので、実施形態１と同様の構成
要素には同一の符号を付して説明を省略する。
【００３１】本実施形態のＬＤＭＯＳＦＥＴは、図２
（ｂ）（ｃ）に示すように、ｐ形半導体領域３ｂの濃度
をｎ形ドレイン領域４側の方がｎ形ソース領域６側（つ
まり、ｐ形ウェル領域５側）よりも低くしてある。すな
わち、ｐ形半導体領域３ｂは、ゲート長方向（図２
（ｂ）の左右方向）においてｎ形ドレイン領域４側の方
がｎ形ソース領域６側よりも濃度が低くなっている。こ
こにおいて、本実施形態では、ｐ形半導体領域３ｂの濃
度がゲート長方向においてｎ形ドレイン領域４端からｐ
形ウェル領域５端（つまり、ｎ形ソース領域６側端）と
の間で線形に増加している。言い換えれば、ｐ形半導体
領域３ｂはゲート長方向においてｎ形ドレイン領域４端
からの距離が大きくなるにつれて濃度が線形的に増加し
ている（ｎ形ドレイン領域４からの距離に比例して増加
している）。
（ｂ）（ｃ）に示すように、ｐ形半導体領域３ｂの濃度
をｎ形ドレイン領域４側の方がｎ形ソース領域６側（つ
まり、ｐ形ウェル領域５側）よりも低くしてある。すな
わち、ｐ形半導体領域３ｂは、ゲート長方向（図２
（ｂ）の左右方向）においてｎ形ドレイン領域４側の方
がｎ形ソース領域６側よりも濃度が低くなっている。こ
こにおいて、本実施形態では、ｐ形半導体領域３ｂの濃
度がゲート長方向においてｎ形ドレイン領域４端からｐ
形ウェル領域５端（つまり、ｎ形ソース領域６側端）と
の間で線形に増加している。言い換えれば、ｐ形半導体
領域３ｂはゲート長方向においてｎ形ドレイン領域４端
からの距離が大きくなるにつれて濃度が線形的に増加し
ている（ｎ形ドレイン領域４からの距離に比例して増加
している）。
【００３２】しかして、本実施形態では、オフ状態でド
レイン電極１０・ソース電極１１間に電圧が印加された
とき、ｐ形半導体領域３ｂはｎ形ドレイン領域４側で空
乏層が伸びやすくなるとともにｎ形ソース領域６側で空
乏層が伸びにくくなるので、ｐ形半導体領域３ｂのｎ形
ドレイン領域４・ｐ形ウェル領域５間での電界分布が図
４ないし図７に示した従来構成に比べて均一化される。
要するに、本実施形態では、従来のようにｐ形半導体領
域３ｂ’の濃度が均一に形成されている場合に比べてｎ
形ドレイン領域４近傍およびｎ形ソース領域６近傍での
電界の集中を緩和することができて、ｐ形半導体領域３
ｂの電界が従来に比べて均一化される。したがって、従
来と同程度の耐圧を維持しながらｎ形半導体領域３ａの
濃度を従来に比べて高くすることができ、従来と同程度
の耐圧を維持しながらオン抵抗の低減を図ることができ
る。ここに、ｐ形半導体領域３ｂの濃度を上述のように
ｎ形ドレイン領域４側からｎ形ソース領域６側へ線形に
増加させている（つまり、ゲート長方向においてｎ形ソ
ース領域６側からｎ形ドレイン領域４側へ線形に減少さ
せている）ことによって、ｐ形半導体領域３ｂの電界を
ほぼ均一にすることができ、より一層のオン抵抗の低減
を図れる。
レイン電極１０・ソース電極１１間に電圧が印加された
とき、ｐ形半導体領域３ｂはｎ形ドレイン領域４側で空
乏層が伸びやすくなるとともにｎ形ソース領域６側で空
乏層が伸びにくくなるので、ｐ形半導体領域３ｂのｎ形
ドレイン領域４・ｐ形ウェル領域５間での電界分布が図
４ないし図７に示した従来構成に比べて均一化される。
要するに、本実施形態では、従来のようにｐ形半導体領
域３ｂ’の濃度が均一に形成されている場合に比べてｎ
形ドレイン領域４近傍およびｎ形ソース領域６近傍での
電界の集中を緩和することができて、ｐ形半導体領域３
ｂの電界が従来に比べて均一化される。したがって、従
来と同程度の耐圧を維持しながらｎ形半導体領域３ａの
濃度を従来に比べて高くすることができ、従来と同程度
の耐圧を維持しながらオン抵抗の低減を図ることができ
る。ここに、ｐ形半導体領域３ｂの濃度を上述のように
ｎ形ドレイン領域４側からｎ形ソース領域６側へ線形に
増加させている（つまり、ゲート長方向においてｎ形ソ
ース領域６側からｎ形ドレイン領域４側へ線形に減少さ
せている）ことによって、ｐ形半導体領域３ｂの電界を
ほぼ均一にすることができ、より一層のオン抵抗の低減
を図れる。
【００３３】ところで、上述の半導体層３の厚みは２μ
ｍを超えない（つまり、２μｍ以下である）ことが好ま
しく、半導体層３の厚みを２μｍ以下にしておくこと
で、ｐ形半導体領域３ｂの厚みが２μｍを超えず（つま
り、２μｍ以下である）、半導体層３を例えば高抵抗
（低濃度）のｎ形半導体層としてｐ形不純物を選択的に
拡散するプロセスなどにより本実施形態のＬＤＭＯＳＦ
ＥＴを容易に実現することができる。つまり、半導体層
３の厚みを２μｍ以下にしておくことで、拡散プロセス
により各領域３ａ，３ｂ，４，５，６，７を容易に形成
することができる。
ｍを超えない（つまり、２μｍ以下である）ことが好ま
しく、半導体層３の厚みを２μｍ以下にしておくこと
で、ｐ形半導体領域３ｂの厚みが２μｍを超えず（つま
り、２μｍ以下である）、半導体層３を例えば高抵抗
（低濃度）のｎ形半導体層としてｐ形不純物を選択的に
拡散するプロセスなどにより本実施形態のＬＤＭＯＳＦ
ＥＴを容易に実現することができる。つまり、半導体層
３の厚みを２μｍ以下にしておくことで、拡散プロセス
により各領域３ａ，３ｂ，４，５，６，７を容易に形成
することができる。
【００３４】（実施形態３）本実施形態では、図３に示
す構成のマルチリサーフ構造のｎチャネルＬＤＭＯＳＦ
ＥＴ（以下、ＬＤＭＯＳＦＥＴと略称する）を例示す
る。
す構成のマルチリサーフ構造のｎチャネルＬＤＭＯＳＦ
ＥＴ（以下、ＬＤＭＯＳＦＥＴと略称する）を例示す
る。
【００３５】本実施形態のＬＤＭＯＳＦＥＴの基本構成
は実施形態１と略同じなので、実施形態１と同様の構成
要素には同一の符号を付して説明を省略する。
は実施形態１と略同じなので、実施形態１と同様の構成
要素には同一の符号を付して説明を省略する。
【００３６】本実施形態のＬＤＭＯＳＦＥＴにおけるｎ
形半導体領域３ａの濃度分布は実施形態１の図１（ｂ）
（ｃ）と同様に設定されており、高抵抗の半導体層３が
ｐ形のシリコン基板よりなる半導体支持基板１上に形成
されている点が相違するだけである。したがって、実施
形態１ではオフ状態のときに絶縁層２とｎ形半導体領域
３ａとの界面からｎ形半導体領域３ａ中へ空乏層１２が
拡がっていたが、本実施形態ではｎ形半導体領域３ａと
半導体支持基板１との接合界面からｎ形半導体領域３ａ
中へ空乏層が拡がるものであり、この空乏層の拡がりに
よって耐圧の低下を防止できる。
形半導体領域３ａの濃度分布は実施形態１の図１（ｂ）
（ｃ）と同様に設定されており、高抵抗の半導体層３が
ｐ形のシリコン基板よりなる半導体支持基板１上に形成
されている点が相違するだけである。したがって、実施
形態１ではオフ状態のときに絶縁層２とｎ形半導体領域
３ａとの界面からｎ形半導体領域３ａ中へ空乏層１２が
拡がっていたが、本実施形態ではｎ形半導体領域３ａと
半導体支持基板１との接合界面からｎ形半導体領域３ａ
中へ空乏層が拡がるものであり、この空乏層の拡がりに
よって耐圧の低下を防止できる。
【００３７】なお、本実施形態では、実施形態１と同様
にｎ形半導体領域３ａの濃度をゲート長方向においてｎ
形ドレイン領域４側からｐ形ウェル領域５側へ線形的に
減少させてあるが、実施形態２と同様にｐ形半導体領域
３ｂの濃度をゲート長方向においてｎ形ドレイン領域４
側からｐ形ウェル領域５側へ線形的に増加させるように
してもよい。
にｎ形半導体領域３ａの濃度をゲート長方向においてｎ
形ドレイン領域４側からｐ形ウェル領域５側へ線形的に
減少させてあるが、実施形態２と同様にｐ形半導体領域
３ｂの濃度をゲート長方向においてｎ形ドレイン領域４
側からｐ形ウェル領域５側へ線形的に増加させるように
してもよい。
【００３８】
【発明の効果】請求項１の発明は、絶縁層上に形成され
た半導体層に第１導電形のドレイン領域と第２導電形の
ウェル領域とが離間して形成されるとともに、ウェル領
域の主表面側に第１導電形のソース領域が形成され、ウ
ェル領域においてソース領域とドレイン領域との間に介
在する部位の主表面上にゲート絶縁膜を介してゲート電
極が形成され、ウェル領域とドレイン領域との間に介在
する部分にそれぞれウェル領域からドレイン領域に向か
う第１導電形の半導体領域と第２導電形の半導体領域と
がゲート幅方向において交互に形成され、前記第１導電
形の半導体領域はゲート長方向におけるドレイン領域側
の濃度がソース領域側の濃度よりも高く形成されてなる
ものであり、従来のように第１導電形の半導体領域の濃
度が均一に形成されている場合に比べてドレイン領域近
傍およびソース領域近傍での電界の集中を緩和すること
ができて、第１導電形の半導体領域の電界が従来に比べ
て均一化され、従来と同程度の耐圧を維持しながらオン
抵抗の低減を図ることができるという効果がある。
た半導体層に第１導電形のドレイン領域と第２導電形の
ウェル領域とが離間して形成されるとともに、ウェル領
域の主表面側に第１導電形のソース領域が形成され、ウ
ェル領域においてソース領域とドレイン領域との間に介
在する部位の主表面上にゲート絶縁膜を介してゲート電
極が形成され、ウェル領域とドレイン領域との間に介在
する部分にそれぞれウェル領域からドレイン領域に向か
う第１導電形の半導体領域と第２導電形の半導体領域と
がゲート幅方向において交互に形成され、前記第１導電
形の半導体領域はゲート長方向におけるドレイン領域側
の濃度がソース領域側の濃度よりも高く形成されてなる
ものであり、従来のように第１導電形の半導体領域の濃
度が均一に形成されている場合に比べてドレイン領域近
傍およびソース領域近傍での電界の集中を緩和すること
ができて、第１導電形の半導体領域の電界が従来に比べ
て均一化され、従来と同程度の耐圧を維持しながらオン
抵抗の低減を図ることができるという効果がある。
【００３９】請求項２の発明は、第２導電形の半導体基
板上に形成された半導体層に、第１導電形のドレイン領
域と第２導電形のウェル領域とが離間して形成されると
ともに、ウェル領域の主表面側に第１導電形のソース領
域が形成され、ウェル領域においてソース領域とドレイ
ン領域との間に介在する部位の主表面上にゲート絶縁膜
を介してゲート電極が形成され、ウェル領域とドレイン
領域との間に介在する部分にそれぞれウェル領域からド
レイン領域に向かう第１導電形の半導体領域と第２導電
形の半導体領域とがゲート幅方向において交互に形成さ
れ、前記第１導電形の半導体領域はゲート長方向におけ
るドレイン領域側の濃度がソース領域側の濃度よりも高
く形成されてなるものであり、従来のように第１導電形
の半導体領域の濃度が均一に形成されている場合に比べ
てドレイン領域近傍およびソース領域近傍での電界の集
中を緩和することができて、第１導電形の半導体領域の
電界が従来に比べて均一化され、従来と同程度の耐圧を
維持しながらオン抵抗の低減を図ることができるという
効果がある。
板上に形成された半導体層に、第１導電形のドレイン領
域と第２導電形のウェル領域とが離間して形成されると
ともに、ウェル領域の主表面側に第１導電形のソース領
域が形成され、ウェル領域においてソース領域とドレイ
ン領域との間に介在する部位の主表面上にゲート絶縁膜
を介してゲート電極が形成され、ウェル領域とドレイン
領域との間に介在する部分にそれぞれウェル領域からド
レイン領域に向かう第１導電形の半導体領域と第２導電
形の半導体領域とがゲート幅方向において交互に形成さ
れ、前記第１導電形の半導体領域はゲート長方向におけ
るドレイン領域側の濃度がソース領域側の濃度よりも高
く形成されてなるものであり、従来のように第１導電形
の半導体領域の濃度が均一に形成されている場合に比べ
てドレイン領域近傍およびソース領域近傍での電界の集
中を緩和することができて、第１導電形の半導体領域の
電界が従来に比べて均一化され、従来と同程度の耐圧を
維持しながらオン抵抗の低減を図ることができるという
効果がある。
【００４０】請求項３の発明は、請求項１または請求項
２の発明において、前記第１導電形の半導体領域は前記
ゲート長方向においてドレイン領域側端とソース領域側
端との間で濃度が線形に減少してなるので、第１導電形
の半導体領域の電界をほぼ均一にすることができ、従来
と同程度の耐圧を維持しながらオン抵抗の低減を図るこ
とができるという効果がある。
２の発明において、前記第１導電形の半導体領域は前記
ゲート長方向においてドレイン領域側端とソース領域側
端との間で濃度が線形に減少してなるので、第１導電形
の半導体領域の電界をほぼ均一にすることができ、従来
と同程度の耐圧を維持しながらオン抵抗の低減を図るこ
とができるという効果がある。
【００４１】請求項４の発明は、請求項３の発明におい
て、前記第１導電形の半導体領域の厚みが２μｍを超え
ないので、前記第１導電形の半導体領域の前記ゲート長
方向におけるドレイン領域側端とソース領域側端との間
の濃度を線形に減少させた構造を容易に実現することが
できるという効果がある。
て、前記第１導電形の半導体領域の厚みが２μｍを超え
ないので、前記第１導電形の半導体領域の前記ゲート長
方向におけるドレイン領域側端とソース領域側端との間
の濃度を線形に減少させた構造を容易に実現することが
できるという効果がある。
【００４２】請求項５の発明は、絶縁層上に形成された
半導体層に第１導電形のドレイン領域と第２導電形のウ
ェル領域とが離間して形成されるとともに、ウェル領域
の主表面側に第１導電形のソース領域が形成され、ウェ
ル領域においてソース領域とドレイン領域との間に介在
する部位の主表面上にゲート絶縁膜を介してゲート電極
が形成され、ウェル領域とドレイン領域との間に介在す
る部分にそれぞれウェル領域からドレイン領域に向かう
第１導電形の半導体領域と第２導電形の半導体領域とが
ゲート幅方向において交互に形成され、前記第２導電形
の半導体領域はゲート長方向におけるドレイン領域側の
濃度がソース領域側の濃度よりも低く形成されてなるも
のであり、従来のように第２導電形の半導体領域の濃度
が均一に形成されている場合に比べてドレイン領域近傍
およびソース領域近傍での電界の集中を緩和することが
できて、第２導電形の半導体領域の電界が従来に比べて
均一化されるから、従来と同程度の耐圧を維持しながら
第１導電形の半導体領域の濃度を従来に比べて高くする
ことができ、従来と同程度の耐圧を維持しながらオン抵
抗の低減を図ることができるという効果がある。
半導体層に第１導電形のドレイン領域と第２導電形のウ
ェル領域とが離間して形成されるとともに、ウェル領域
の主表面側に第１導電形のソース領域が形成され、ウェ
ル領域においてソース領域とドレイン領域との間に介在
する部位の主表面上にゲート絶縁膜を介してゲート電極
が形成され、ウェル領域とドレイン領域との間に介在す
る部分にそれぞれウェル領域からドレイン領域に向かう
第１導電形の半導体領域と第２導電形の半導体領域とが
ゲート幅方向において交互に形成され、前記第２導電形
の半導体領域はゲート長方向におけるドレイン領域側の
濃度がソース領域側の濃度よりも低く形成されてなるも
のであり、従来のように第２導電形の半導体領域の濃度
が均一に形成されている場合に比べてドレイン領域近傍
およびソース領域近傍での電界の集中を緩和することが
できて、第２導電形の半導体領域の電界が従来に比べて
均一化されるから、従来と同程度の耐圧を維持しながら
第１導電形の半導体領域の濃度を従来に比べて高くする
ことができ、従来と同程度の耐圧を維持しながらオン抵
抗の低減を図ることができるという効果がある。
【００４３】請求項６の発明は、第２導電形の半導体基
板上に形成された半導体層に、第１導電形のドレイン領
域と第２導電形のウェル領域とが離間して形成されると
ともに、ウェル領域の主表面側に第１導電形のソース領
域が形成され、ウェル領域においてソース領域とドレイ
ン領域との間に介在する部位の主表面上にゲート絶縁膜
を介してゲート電極が形成され、ウェル領域とドレイン
領域との間に介在する部分にそれぞれウェル領域からド
レイン領域に向かう第１導電形の半導体領域と第２導電
形の半導体領域とがゲート幅方向において交互に形成さ
れ、前記第２導電形の半導体領域はゲート長方向におけ
るドレイン領域側の濃度がソース領域側の濃度よりも低
く形成されてなるものであり、従来のように第２導電形
の半導体領域の濃度が均一に形成されている場合に比べ
てドレイン領域近傍およびソース領域近傍での電界の集
中を緩和することができて、第２導電形の半導体領域の
電界が従来に比べて均一化されるから、従来と同程度の
耐圧を維持しながら第１導電形の半導体領域の濃度を従
来に比べて高くすることができ、従来と同程度の耐圧を
維持しながらオン抵抗の低減を図ることができるという
効果がある。
板上に形成された半導体層に、第１導電形のドレイン領
域と第２導電形のウェル領域とが離間して形成されると
ともに、ウェル領域の主表面側に第１導電形のソース領
域が形成され、ウェル領域においてソース領域とドレイ
ン領域との間に介在する部位の主表面上にゲート絶縁膜
を介してゲート電極が形成され、ウェル領域とドレイン
領域との間に介在する部分にそれぞれウェル領域からド
レイン領域に向かう第１導電形の半導体領域と第２導電
形の半導体領域とがゲート幅方向において交互に形成さ
れ、前記第２導電形の半導体領域はゲート長方向におけ
るドレイン領域側の濃度がソース領域側の濃度よりも低
く形成されてなるものであり、従来のように第２導電形
の半導体領域の濃度が均一に形成されている場合に比べ
てドレイン領域近傍およびソース領域近傍での電界の集
中を緩和することができて、第２導電形の半導体領域の
電界が従来に比べて均一化されるから、従来と同程度の
耐圧を維持しながら第１導電形の半導体領域の濃度を従
来に比べて高くすることができ、従来と同程度の耐圧を
維持しながらオン抵抗の低減を図ることができるという
効果がある。
【００４４】請求項７の発明は、請求項５または請求項
６の発明において、前記第２導電形の半導体領域は前記
ゲート長方向においてドレイン領域側端とソース領域側
端との間で濃度が線形に増加してなるので、第２導電形
の半導体領域の電界をほぼ均一にすることができるか
ら、従来と同程度の耐圧を維持しながら第１導電形の半
導体領域の濃度を従来に比べて高くすることができ、従
来と同程度の耐圧を維持しながらオン抵抗の低減を図る
ことができるという効果がある。
６の発明において、前記第２導電形の半導体領域は前記
ゲート長方向においてドレイン領域側端とソース領域側
端との間で濃度が線形に増加してなるので、第２導電形
の半導体領域の電界をほぼ均一にすることができるか
ら、従来と同程度の耐圧を維持しながら第１導電形の半
導体領域の濃度を従来に比べて高くすることができ、従
来と同程度の耐圧を維持しながらオン抵抗の低減を図る
ことができるという効果がある。
【００４５】請求項８の発明は、請求項７の発明におい
て、前記第２導電形の半導体領域の厚みが２μｍを超え
ないので、前記第２導電形の半導体領域の前記ゲート長
方向におけるドレイン領域側端とソース領域側端との間
の濃度を線形に増加させた構造を容易に実現することが
できるという効果がある。
て、前記第２導電形の半導体領域の厚みが２μｍを超え
ないので、前記第２導電形の半導体領域の前記ゲート長
方向におけるドレイン領域側端とソース領域側端との間
の濃度を線形に増加させた構造を容易に実現することが
できるという効果がある。
【図１】実施形態１を示し、（ａ）は概略分解斜視図、
（ｂ）は概略断面図、（ｃ）は濃度分布説明図である。
（ｂ）は概略断面図、（ｃ）は濃度分布説明図である。
【図２】実施形態２を示し、（ａ）は概略分解斜視図、
（ｂ）は概略断面図、（ｃ）は濃度分布説明図である。
（ｂ）は概略断面図、（ｃ）は濃度分布説明図である。
【図３】実施形態３を示す概略分解斜視図である。
【図４】従来例を示す概略分解斜視図である。
【図５】同上の概略平面図である。
【図６】同上を示し、（ａ）は図５のＡ−Ａ’断面図、
（ｂ）は濃度分布説明図である。
（ｂ）は濃度分布説明図である。
【図７】同上を示し、（ａ）は図５のＢ−Ｂ’断面図、
（ｃ）は濃度分布説明図である。
（ｃ）は濃度分布説明図である。
１ 半導体支持基板 ２ 絶縁層 ３ 半導体層 ３ａ ｎ形半導体領域 ３ｂ ｐ形半導体領域 ４ ｎ形ドレイン領域 ５ ｐ形ウェル領域 ６ ｎ形ソース領域 ７ ｐ形ベースコンタクト領域 ８ ゲート絶縁膜 ９ ゲート電極 １０ ドレイン電極 １１ ソース電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 裕二 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 早崎 嘉城 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 白井 良史 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 岸田 貴司 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 ▲高▼野 仁路 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 吉田 岳司 大阪府門真市大字門真1048番地松下電工株 式会社内 Ｆターム(参考） 5F110 AA07 AA13 BB12 CC02 CC10 DD05 DD13 FF02 GG02 GG12 GG22 GG24 GG42 HJ06 HM02 HM12 5F140 AA25 AA30 AC21 AC22 AC36 BA01 BB13 BH03 BH12 BH16 BH30 BH41 BH43 BH47 BH50
Claims (8)
- 【請求項１】 絶縁層上に形成された半導体層に第１導
電形のドレイン領域と第２導電形のウェル領域とが離間
して形成されるとともに、ウェル領域の主表面側に第１
導電形のソース領域が形成され、ウェル領域においてソ
ース領域とドレイン領域との間に介在する部位の主表面
上にゲート絶縁膜を介してゲート電極が形成され、ウェ
ル領域とドレイン領域との間に介在する部分にそれぞれ
ウェル領域からドレイン領域に向かう第１導電形の半導
体領域と第２導電形の半導体領域とがゲート幅方向にお
いて交互に形成され、前記第１導電形の半導体領域はゲ
ート長方向におけるドレイン領域側の濃度がソース領域
側の濃度よりも高く形成されてなることを特徴とする半
導体装置。 - 【請求項２】 第２導電形の半導体基板上に形成された
半導体層に、第１導電形のドレイン領域と第２導電形の
ウェル領域とが離間して形成されるとともに、ウェル領
域の主表面側に第１導電形のソース領域が形成され、ウ
ェル領域においてソース領域とドレイン領域との間に介
在する部位の主表面上にゲート絶縁膜を介してゲート電
極が形成され、ウェル領域とドレイン領域との間に介在
する部分にそれぞれウェル領域からドレイン領域に向か
う第１導電形の半導体領域と第２導電形の半導体領域と
がゲート幅方向において交互に形成され、前記第１導電
形の半導体領域はゲート長方向におけるドレイン領域側
の濃度がソース領域側の濃度よりも高く形成されてなる
ことを特徴とする半導体装置。 - 【請求項３】 前記第１導電形の半導体領域は前記ゲー
ト長方向においてドレイン領域側端とソース領域側端と
の間で濃度が線形に減少してなることを特徴とする請求
項１または請求項２記載の半導体装置。 - 【請求項４】 前記第１導電形の半導体領域の厚みが２
μｍを超えないことを特徴とする請求項３記載の半導体
装置。 - 【請求項５】 絶縁層上に形成された半導体層に第１導
電形のドレイン領域と第２導電形のウェル領域とが離間
して形成されるとともに、ウェル領域の主表面側に第１
導電形のソース領域が形成され、ウェル領域においてソ
ース領域とドレイン領域との間に介在する部位の主表面
上にゲート絶縁膜を介してゲート電極が形成され、ウェ
ル領域とドレイン領域との間に介在する部分にそれぞれ
ウェル領域からドレイン領域に向かう第１導電形の半導
体領域と第２導電形の半導体領域とがゲート幅方向にお
いて交互に形成され、前記第２導電形の半導体領域はゲ
ート長方向におけるドレイン領域側の濃度がソース領域
側の濃度よりも低く形成されてなることを特徴とする半
導体装置。 - 【請求項６】 第２導電形の半導体基板上に形成された
半導体層に、第１導電形のドレイン領域と第２導電形の
ウェル領域とが離間して形成されるとともに、ウェル領
域の主表面側に第１導電形のソース領域が形成され、ウ
ェル領域においてソース領域とドレイン領域との間に介
在する部位の主表面上にゲート絶縁膜を介してゲート電
極が形成され、ウェル領域とドレイン領域との間に介在
する部分にそれぞれウェル領域からドレイン領域に向か
う第１導電形の半導体領域と第２導電形の半導体領域と
がゲート幅方向において交互に形成され、前記第２導電
形の半導体領域はゲート長方向におけるドレイン領域側
の濃度がソース領域側の濃度よりも低く形成されてなる
ことを特徴とする半導体装置。 - 【請求項７】 前記第２導電形の半導体領域は前記ゲー
ト長方向においてドレイン領域側端とソース領域側端と
の間で濃度が線形に増加してなることを特徴とする請求
項５または請求項６記載の半導体装置。 - 【請求項８】 前記第２導電形の半導体領域の厚みが２
μｍを超えないことを特徴とする請求項７記載の半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001125155A JP2002319681A (ja) | 2001-04-24 | 2001-04-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001125155A JP2002319681A (ja) | 2001-04-24 | 2001-04-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002319681A true JP2002319681A (ja) | 2002-10-31 |
Family
ID=18974424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001125155A Pending JP2002319681A (ja) | 2001-04-24 | 2001-04-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002319681A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005276912A (ja) * | 2004-03-23 | 2005-10-06 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
| JP2006303111A (ja) * | 2005-04-19 | 2006-11-02 | Sanken Electric Co Ltd | 半導体素子 |
| JP2013532382A (ja) * | 2010-06-17 | 2013-08-15 | 日本テキサス・インスツルメンツ株式会社 | 薄められたドレインを用いる高電圧トランジスタ |
| CN103325827A (zh) * | 2012-03-23 | 2013-09-25 | 株式会社东芝 | 半导体装置 |
-
2001
- 2001-04-24 JP JP2001125155A patent/JP2002319681A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005276912A (ja) * | 2004-03-23 | 2005-10-06 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
| JP2006303111A (ja) * | 2005-04-19 | 2006-11-02 | Sanken Electric Co Ltd | 半導体素子 |
| JP2013532382A (ja) * | 2010-06-17 | 2013-08-15 | 日本テキサス・インスツルメンツ株式会社 | 薄められたドレインを用いる高電圧トランジスタ |
| CN103325827A (zh) * | 2012-03-23 | 2013-09-25 | 株式会社东芝 | 半导体装置 |
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