JP2003007723A - 半導体素子及び半導体集積回路 - Google Patents

半導体素子及び半導体集積回路

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JP2003007723A JP2001192887A JP2001192887A JP2003007723A JP 2003007723 A JP2003007723 A JP 2003007723A JP 2001192887 A JP2001192887 A JP 2001192887A JP 2001192887 A JP2001192887 A JP 2001192887A JP 2003007723 A JP2003007723 A JP 2003007723A
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Yutaka Arima
裕 有馬
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Kitakyushu Foundation for Advancement of Industry Science and Technology
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Abstract

(57)【要約】 【課題】 従来の素子構造での微細化限界を超えてさら
なる素子の微細化を可能にし、それに伴う半導体集積回
路（ＬＳＩ）のさらなる高性能化を実現すること。 【解決手段】 ソースおよびドレインとゲート下チャネ
ルの間に、ソースおよびドレインの不純物濃度に比し低
濃度の不純物拡散領域が、ゲートが延在する中心線に関
し非対称な形状で形成されている構造を有する半導体素
子およびこれを用いた半導体集積回路。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路
（ＬＳＩ）における素子構造の物理的制約に起因する微
細化の限界を緩和する素子構造およびこの素子を構成要
素とする半導体集積回路の構成に関する。
【０００２】
【従来の技術】半導体集積回路（ＬＳＩ）は、その製造
技術が確立されてから３０年間以上に亘り主として素子
の微細化によって高集積化、高速化、低消費電力化とい
った性能の向上が図られてきた。
【０００３】しかしながら、素子微細化のレベルを示す
最小線幅（半導体デバイスの加工寸法で、一般に、トラ
ンジスタのゲート長Ｌに対応する）が０．１５μｍに達
した昨今では、素子微細化において物理現象に起因する
種々の制約が顕在化してきた。これら制約の存在は、従
来の手段によるさらなる素子微細化を困難にし、素子の
微細化によるＬＳＩの高性能化がもはや従来のトレンド
では期待できないことを意味している。
【０００４】先ず、従来の半導体素子の微細化につい
て、その概要と将来の問題点を説明する。図２６に、Ｍ
ＯＳトランジスタに関して最も一般的な、定電界比例縮
小規則に従って素子を微細化した例を模式的に示す。図
２６に示すＭＯＳトランジスタは、左側の素子をスケー
ル１／２に縮小したものであり、それを右側に示す。Ｍ
ＯＳトランジスタの特性を決定する重要なパラメータに
は、図２６に示すように、ゲート長Ｌ、ゲート幅Ｗ、絶
縁膜厚（ゲート酸化膜厚）ＴＯＸ、ソース・ドレインの
拡散深さＸｊ、基板或いはゲート直下のチャネル部の導
入不純物濃度Ｎ、および電源電圧Ｖｄがある。
【０００５】これらのパラメータに対する縮小規則は、
表３の中央列に示すように、Ｌ、Ｗ、ＴＯＸ、Ｘｊ、お
よびＶｄに関しては、縮小パラメータαの逆数で縮小
し、Ｎのみα倍となる定電界比例縮小規則である。この
定電界比例縮小規則に従えば、素子サイズが縮小しても
電界の大きさが一定となる特徴がある。ＭＯＳトランジ
スタ等では、その信頼性を確保するために、ホットキャ
リヤの増大を抑制すべくデバイス内部（特にドレイン
等）の電界を大きくすることができない制限がある。
【０００６】しかしながら、物理現象として、絶縁膜厚
（ゲート酸化膜厚）ＴＯＸが約３ｎｍ程度より薄くなる
と、基板（或いはゲート直下のチャネル部）とゲート電
極間に電流が流れ始める。即ちゲート酸化膜厚は、トン
ネル電流という物理的制限によって、約３ｎｍ程度より
薄くすることができない。絶縁膜厚（ゲート酸化膜厚）
ＴＯＸ３ｎｍは、ゲート長Ｌ０．１２μｍ程度に対応し
ている。つまり、ゲート長Ｌが０．１２μｍ程度以下に
なると、表３の右列に示すように、絶縁膜厚（ゲート酸
化膜厚）ＴＯＸのみ一定の、変則定電界比例縮小則によ
り微細化を行わなければならなくなる。また、ＭＯＳト
ランジスタは、それをスイッチ素子として正しく作動さ
せるために、そのショートチャネル効果を抑制する必要
がある。そのためには、ソース・ドレインの拡散の深さ
Ｘｊを１／αで縮小しなければならないが、ソース・ド
レインの駆動性能を低下させないために、電気抵抗を低
くするよう導入不純物濃度を高くしなければならないこ
とおよび拡散によってソース・ドレインが形成されるこ
となどから、拡散の深さＸｊが数十ｎｍ程度より小さく
なると１／αのレートで縮小することが次第に困難とな
っていた。
【０００７】そこで最近では、Ｓｉ薄膜を絶縁膜上に形
成し、そこにトランジスタを形成するいわゆる完全空乏
形ＳＯＩ（Silicon On Insulator）デバイスによる拡散
の深さＸｊの実効的縮小（ショートチャネル効果の抑
制）が期待されている。しかし、ＳＯＩデバイスの実用
化には、裏面ゲート効果や基板電位浮遊、寄生バイポー
ラ効果等への新たな対策が必要であり、解決すべき技術
的課題が少なからず残されている。
【０００８】ここでは、完全空乏形ＳＯＩデバイス等に
より拡散の深さＸｊの実効的縮小が１／αのレートで可
能であると仮定して、ゲート長Ｌが０．１２μｍ以下で
は絶縁膜厚（ゲート酸化膜厚）ＴＯＸのみが一定の変則
定電界比例縮小ができるものとして、その微細化による
ＬＳＩの性能トレンドを見積もってみる。図２７に、絶
縁膜厚（ゲート酸化膜厚）ＴＯＸに関する物理的制限を
考慮した従来の素子微細化トレンドを示す。図２７にお
いて、ＣＯＸはゲート容量であって、絶縁膜厚（ゲート
酸化膜厚）ＴＯＸに逆比例するとし、絶縁膜の誘電率ε
は一定であると仮定している。素子の駆動能力はゲート
容量ＣＯＸに比例するので、絶縁膜厚（ゲート酸化膜
厚）ＴＯＸが一定でも絶縁膜の誘電率εをα倍にするこ
とにより高性能化が期待できるが、絶縁膜の誘電率εを
変えるには絶縁膜の材料を変更する必要があり、容易に
は実用化できないと予想されている。
【０００９】表４に、配線に関する比例縮小則を示す。
ＬＳＩの性能向上には、集積度の向上に関して、素子の
面積縮小に比例した配線面積の縮小を実現する必要があ
る。一方、動作の高速化および低消費電力化に関して
は、配線容量を縮小する必要がある。配線の縮小につい
て、以前はは、配線材料（Ａｌ等）を変えない（電気伝
導率σ一定）スケール縮小が行われてきたが、最近で
は、配線遅延の顕在化（ゲート容量等の素子容量に対し
て配線容量が大きくなる）がＬＳＩの高性能化を阻害す
ることを避けるために、Ｃｕ等の材料を導入して電気伝
導率σを大きくする努力が払われている。また、配線厚
や層間膜をスケーリング則より厚くしたりする方法も検
討されている。何れにしても、配線の縮小則において
は、表４に示すように、信号遅延に大きく影響する配線
容量は、１／αで縮小することが期待されている。
【００１０】素子と配線に関して、表３および表４に示
す縮小則に従えば、表５に示す、ＬＳＩの性能に関わる
パラメータ（面積、遅延時間、消費電力）に対する効果
が期待できる。ここで、面積は集積度の逆数に比例し、
遅延時間は動作速度の逆数に比例するから、何れも小さ
くなることが高性能化に対応する。表５に左列に、性能
パラメータと各種パラメータの関係を併せて示す。ここ
で注意を要するのは、動作速度と消費電力に影響する静
電容量Ｃが１／αになっていることである。素子容量の
みを考えると１／α２で急激に縮小されるが、配線容量
が１／αで縮小されることから、それらの和である静電
容量Ｃも１／αに縮小されることに注意しなければなら
ない。即ち、完全空乏形ＳＯＩデバイスは当初その素子
容量低減によって高性能化が期待できると考えられてい
たが、ＬＳＩの微細化の観点からは、微細化が進むにつ
れて静電容量Ｃが配線容量に支配されて小さくなるか
ら、素子容量自体の低減はＬＳＩレベルでは殆ど効果が
ないことになる。
【００１１】表５から明らかなように、ゲート長Ｌが
０．１２μｍにまでに適用される定電界比例縮小則によ
れば、駆動能力に相当するドレイン電流Ｉｄｓは１／α
になり、容量Ｃと電源電圧Ｖｄが共に１／αになるの
で、信号遅延時間Ｔは１／αになり高速化が実現でき
る。しかし、ゲート長Ｌが０．１２μｍ以下になり絶縁
膜厚（ゲート酸化膜厚）ＴＯＸのみが一定の変則定電界
比例縮小則になるとドレイン電流Ｉｄｓは１／α２にな
って、信号遅延時間Ｔは一定となり高速化が実現できな
くなる問題を生じる。
【００１２】ゲート長Ｌが０．１２μｍにまでに適用さ
れる定電界比例縮小則とゲート長Ｌが０．１２μｍ以下
のときの絶縁膜厚（ゲート酸化膜厚）ＴＯＸのみが一定
の変則定電界比例縮小則とでの、信号遅延速度の素子縮
小効果の違いについて、図２８および図３０を参照しな
がら説明する。図２８に、ＭＯＳトランジスタにおける
ソース・ドレイン電圧Ｖｄｓとソース・ドレイン電流Ｉ
ｄｓの関係を示す。図２８はまた、トランジスタの利得
係数βについても併せて示している。縮小する前の電源
電圧をＶｄ０、利得係数をβ０とし、縮小後の電源電圧
をＶｄａ、利得係数をβａとしている。トランジスタが
スイッチ素子として正しく作動するためには、図２８に
示す、ゲート電圧Ｖｇが０Ｖ（ｎＭＯＳの場合、ｐＭＯ
Ｓの場合はＶｄ）のとき（トランジスタがＯＦＦ状態の
とき）にソース・ドレイン電流Ｉｄ ｓが流れてはいけな
いので、電源電圧をソース・ドレイン電流Ｉｄｓが流れ
出す前のＶｄ０にする必要がある。素子が縮小された後
のゲート長Ｌが１／αに縮小されるから、ゲート電圧Ｖ
ｇが０Ｖのときの電源電圧も縮小されＶｄａとなる。
【００１３】この電源電圧縮小は、ホットキャリヤ抑制
にとっても不可欠である。図２８の上部に示すように、
利得係数βは、キャリヤの移動度μおよびゲート絶縁膜
の誘電率εが一定と仮定すると、ゲート幅Ｗに比例し、
ゲート長Ｌと絶縁膜厚（ゲート酸化膜厚）ＴＯＸに反比
例する。従って、ゲート長Ｌが０．１２μｍまでの定電
界比例縮小則の場合には、縮小後の利得係数はα倍のβ
ａとなり、絶縁膜厚（ゲート酸化膜厚）ＴＯＸのみが一
定の変則定電界比例縮小則の場合には、縮小後の利得係
数は一定のβ０となる。これらのことから、各々の場合
のトランジスタが駆動しなければならない負荷（電源電
圧×負荷容量）と駆動能力（ソース・ドレイン電流Ｉ
ｄｓのソース・ドレイン電圧Ｖｄｓに関する積分）と
を、素子縮小に伴う変化を模式的に面積として、図２９
および図３０に示す。ここで、駆動能力をソース・ドレ
イン電流Ｉｄｓのソース・ドレイン電圧Ｖｄｓに関する
積分としたのは、負荷の電圧変化が時間に対して線形だ
と仮定したこと（実際には非線形であるが、大まかな比
較においては無難な近似）による。
【００１４】図２９に示す、ゲート長Ｌが０．１２μｍ
までの定電界比例縮小則の場合には、素子縮小に伴って
負荷に対して駆動力の方が面積比で増大することが分か
る。一方、図３０に示す、絶縁膜厚（ゲート酸化膜厚）
ＴＯＸのみが一定の変則定電界比例縮小則の場合には、
素子が縮小しても負荷と駆動力の面積比がほぼ一定であ
り、高速化が期待できないことが分かる。
【００１５】
【発明が解決しようとする課題】上記物理的制限（ゲー
ト酸化膜のトンネル電流抑制）を考慮した従来の素子縮
小則に伴うＬＳＩ性能予測をまとめると、図３１に示す
トレンドとなる。これらの結果から、ゲート長Ｌが０．
１２μｍ以下になり絶縁膜厚（ゲート酸化膜厚）Ｔ ＯＸ
のみが一定の変則定電界比例縮小則になると、ドレイン
電流Ｉｄｓは１／α ２になって信号遅延時間Ｔは一定と
なり、高速化が実現できなくなる問題があることが分か
った。また、ショートチャネル効果を抑制するための様
々な困難も、素子縮小には残されている。
【００１６】本発明は、従来の素子構造での微細化限界
を超えてさらなる素子の微細化を可能にし、それに伴う
半導体集積回路（ＬＳＩ）のさらなる高性能化を実現す
ることを目的とする。
【課題を解決するための手段】上記課題を解決するため
の請求項１に記載の発明は、ソース・ドレイン間の電圧
の高さに対応して利得係数βが変調されることを特徴と
する半導体素子である。
【００１７】請求項２に記載の発明は、利得係数βが、
ソース・ドレイン間の電圧の高さに反比例して変調され
るものである請求項１に記載の半導体素子である。
【００１８】請求項３に記載の発明は、ソースおよびド
レインとゲート下チャネルの間に、ソースおよびドレイ
ンの不純物拡散領域に比し低濃度の不純物拡散領域が、
ゲートが延在する中心線に関し非対称な形状で形成され
ている構造を有するものである請求項１に記載の半導体
素子である。
【００１９】請求項４に記載の発明は、ソースおよびド
レインとゲート下チャネルの間の、低濃度不純物拡散領
域の形状および大きさを設定することにより利得係数β
の変調効果を調整する請求項３に記載の半導体素子であ
る。
【００２０】請求項５に記載の発明は、ソースおよびド
レインの電極コンタクトホールの間隔を設定することに
より利得係数βの変調効果を調整する請求項３に記載の
半導体素子である。
【００２１】請求項６に記載の発明は、ソースおよびド
レインとゲート下チャネルの間の、低濃度拡散領域にお
ける不純物濃度を設定することにより利得係数βの変調
効果を調整する請求項３に記載の半導体素子である。
【００２２】請求項７に記載の発明は、ソースとドレイ
ンの最近接コンタクトの距離が常にほぼ一定となるよう
に、微細化則に基づき形成した請求項３に記載の半導体
素子である。
【００２３】請求項８に記載の発明は、ソース・ドレイ
ン間の電圧の高さに対応して利得係数βが変調される半
導体素子を構成要素とすることを特徴とする半導体集積
回路である。
【００２４】請求項９に記載の発明は、利得係数βが、
ソース・ドレイン間の電圧の高さに反比例して変調され
る半導体素子を構成要素とする請求項８に記載の半導体
集積回路である。
【００２５】請求項１０に記載の発明は、ｐ型素子およ
びｎ型素子で構成される論理回路であって、半導体素子
の利得係数βの変調制御ゲートに入力の遅延信号を与え
る構成を有する請求項８に記載の半導体集積回路であ
る。
【００２６】請求項１１に記載の発明は、半導体素子の
利得係数βの変調制御ゲートに入力の遅延信号を与える
手段が、制御ゲートと入力の間に抵抗を挿入するもので
ある請求項１０に記載の半導体集積回路である。
【００２７】請求項１２に記載の発明は、制御ゲートと
入力の間に挿入された抵抗値を、当該論理回路の負荷駆
動特性によって設定する請求項１１に記載の半導体集積
回路である。
【００２８】請求項１３に記載の発明は、ｐ型素子およ
びｎ型素子で構成される論理回路であって、半導体素子
の利得係数βの変調制御ゲートに入力信号を与える構成
を有する請求項８に記載の半導体集積回路である。
【００２９】請求項１４に記載の発明は、ゲート電圧の
高さに対応して利得係数βが変調されることを特徴とす
る半導体素子である。
【００３０】請求項１５に記載の発明は、利得係数β
が、ゲート電圧の高さに比例して変調されるものである
請求項１４に記載の半導体素子である。
【００３１】請求項１６に記載の発明は、ゲート下チャ
ネルの一部に、チャネルコンダクタンス又は相互コンダ
クタンスが比較的高い領域を、ソースからドレイン間の
チャネル部分に、通常のコンダクタンス領域を残存せし
めるとともにソース・ドレイン間で非対称となるよう形
成した請求項１５に記載の半導体素子である。
【００３２】請求項１７に記載の発明は、ゲート下チャ
ネルの一部に、チャネルコンダクタンス又は相互コンダ
クタンスが比較的高い領域の形状および大きさを設定す
ることにより利得係数βの変調効果を調整する請求項１
６に記載の半導体素子である。
【００３３】請求項１８に記載の発明は、ゲート電圧の
高さに対応して利得係数βが変調される半導体素子を構
成要素とすることを特徴とする半導体集積回路である。
【００３４】請求項１９に記載の発明は、半導体素子
が、ゲート電圧の高さに比例して利得係数βが変調され
るものである請求項１８に記載の半導体集積回路であ
る。
【００３５】
【作用】本発明の半導体素子は、全てのデジタル論理回
路に適用できるので、従来の多くのＬＳＩに対してさら
なる高集積化、高速化、低消費電力化など幅広い貢献が
できる。
【００３６】
【発明の実施の形態】本発明の半導体素子は、ゲート酸
化膜厚ＴＯＸ縮小に関する物理的制限の下でも効果的な
駆動能力を確保でき、素子縮小に伴う動作速度の向上を
可能にする。本発明の半導体素子の有効性を実現する機
能上の要点は、ソース・ドレイン間の電圧に合わせて利
得係数βを変調する特性を備えることである。即ち、ソ
ース・ドレイン間の電圧が高いときには、実効的ゲート
長を長くして耐圧を高め、ソース・ドレイン間の電圧が
低くなるに従って実効的ゲート長を短くして利得係数β
を高めていく。この利得係数βの変調によって駆動能力
を高めることができるとともに、ゲート酸化膜厚
ＴＯＸ、ソースドレインの拡散の深さＸｊ、基板（或い
はゲート直下のチャネル部）の導入不純物濃度Ｎ一定の
縮小則による素子の微細化が可能になる。具体的には、
最大の実効ゲート長を０．１２μｍ程度に固定して、最
小ゲート長のみを素子縮小係数１／αに従って小さくし
ていく。本発明のＭＯＳ型半導体素子は、ソース・ドレ
イン電圧Ｖｄｓに反比例してその利得係数βを自動的に
変調する処から、以下、Self-adjusting β−ＭＯＳ
（略称：ＳＡ−ＭＯＳ）と称する。
【００３７】次に、図１乃至図５および表１および表２
を参照しながら、ＳＡ−ＭＯＳ素子の機能原理を説明す
る。図１に、ＳＡ−ＭＯＳ素子のソース・ドレイン電流
Ｉｄｓ−ソース・ドレイン電圧Ｖｄｓ特性を示す。図１
において、ＳＡ−ＭＯＳ素子の利得係数βを太い波線で
示している。ＳＡ−ＭＯＳ素子の利得係数βは、ソース
・ドレイン電圧Ｖｄｓに反比例して変化する。ソース・
ドレイン電圧Ｖｄｓが電源電圧Ｖｄと等しいときのＶ
ｄｓをＶ１とし、その時の利得係数をβ１とする。同様
に、ＶｄｓがＶ２、Ｖ３、Ｖ４のときには、各々利得係
数β２、β３、β４が対応しているとする。図１に、利
得係数がβ１、β４の場合のＭＯＳトランジスタに関し
て、トランジスタＯＮ時に対応するゲート電圧ＶｇがＶ
ｄ（ｎ型ＭＯＳの場合、ｐ型ＭＯＳの場合は０）のとき
と、トランジスタＯＦＦ時に対応するゲート電圧Ｖｇが
０（ｎ型ＭＯＳの場合、ｐ型ＭＯＳの場合はＶｄ）のと
きの、通常のソース・ドレイン電流Ｉｄｓ−ソース・ド
レイン電圧Ｖｄｓ特性を細目の実線と薄実線で示す。而
して、ＳＡ−ＭＯＳ素子のＩｄｓ−Ｖｄｓ特性は、太い
実線のようになることが期待される。ＳＡ−ＭＯＳ素子
のＩｄｓ−Ｖｄｓ特性は、従来のＭＯＳ素子とは異な
り、Ｖｄｓの変化に対してその中程に山があることが特
徴となる。
【００３８】表１に、ＳＡ−ＭＯＳ素子の縮小則を示
す。ＳＡ−ＭＯＳ素子の場合、各種パラメータのうち、
ゲート長Ｌおよびゲート幅Ｗのみを１／αで縮小する。
ゲート酸化膜厚ＴＯＸ、ソースドレインの不純物拡散の
深さＸｊ、基板（或いはゲート直下のチャネル部）の導
入不純物濃度Ｎについては、各々の限界値に合わせて、
それ以上は縮小せず一定値とする。電源電圧Ｖｄについ
ては、一定以下であれば特に制限はない。表１には、Ｔ
ＯＸ、Ｘｊ、Ｎについて一定で、電源電圧Ｖｄについ
て、一定の場合とα―０．５で縮小する場合を示してい
る。電源電圧Ｖｄに関しては、ＬＳＩを使う目的に合わ
せて、そユーザーが任意に設定できる。表２に、表１に
示したＳＡ−ＭＯＳ素子の縮小則による素子の微細化効
果を示す。電源電圧Ｖｄ一定の場合には信号遅延時間は
１／αとなり、素子微細化によるＬＳＩの高速化が期待
できる。しかし、その場合は消費電力が縮小されないこ
とに注意しなければならない。一方、電源電圧Ｖｄがα
―０．５で縮小する場合には信号遅延時間はα―０．５
となり、素子微細化によるＬＳＩの高速化は薄れるけれ
ども、消費電力が１／α１ ．５縮小される効果が期待さ
れる。
【００３９】これらＳＡ−ＭＯＳ素子の縮小則に関する
効果について、図２および図３を用いて説明する。図２
および図３は、図２９および図３０と同様に、駆動能力
と負荷に関して素子微細化に伴う変化を面積で表してお
り、電源電圧Ｖｄ一定の場合を図２に、電源電圧Ｖｄが
α―０．５で縮小する場合を図３に示している。図２に
示す電源電圧Ｖｄ一定の場合には、素子が縮小しても駆
動力は殆ど変化せず、縮小に伴って減少する負荷との面
積比はますます大きくなっていく。つまり、消費電力は
一定で、動作速度は向上する。一方、図３に示す、電源
電圧Ｖｄがα―０ ．５で縮小する場合には、駆動力もや
や減るものの、負荷も小さくなるので、消費電力と動作
速度共に高性能化の効果が期待できる。
【００４０】本発明の、ＭＯＳ型素子の縮小則に関する
これまでの説明のまとめを、図４に示す。ゲート長Ｌが
０．１２μｍ程度までは、従来の定電界比例縮小則が適
用され、ゲート長Ｌが０．１２μｍ程度以下のスケール
では、本発明のＳＡ−ＭＯＳ素子の縮小則が適用できる
とする。この中で、電源電圧Ｖｄは一定若しくはそれ以
下に縮小するが、それはユーザーが目的に応じて設定で
きるものとする。この素子縮小則に従えば、図５に示す
ＬＳＩ性能トレンドが期待できる。図５における信号遅
延時間Ｔと消費電力Ｐについては、電源電圧Ｖｄによっ
て相補的に変動する特徴が期待される。而して、消費電
力を優先させるか動作速度を優先させるかで、ＬＳＩの
電源電圧を設定すればよい。ＬＳＩの電源電圧設定はＬ
ＳＩの動作中でもできるので、消費電力と動作速度を装
置環境や処理の状況に応じてダイナミックに調整して、
常に最適なパフォーマンスを実現することも可能とな
る。
【００４１】次に、請求項１４に記載の発明の実施形態
を説明する。請求項１４に記載の発明の機能上の要点
は、ゲート電圧に合わせて利得係数βを変調する特性を
備えることである。
【００４２】即ち、ゲート電圧が高いときには、実効的
ゲート長を短くして利得係数βを高め、ゲート電圧が低
くなるに従って実効的ゲート長を長くして、トランジス
タＯＦＦ時には実効的ゲート長を最大にして耐圧を高め
るようにした点に特徴がある。但し、請求項１４に記載
の発明の素子は、ＣＭＯＳ論理回路のみに適用可能であ
る。
【００４３】
【実施例】実施例１ 次に、本発明のＳＡ−ＭＯＳ素子の機能を実現するため
の素子構成一実施例を、図６乃至図９を参照しながら説
明する。図６に、本発明のＳＡ−ＭＯＳ素子の基本的構
成例を示す。本発明のＳＡ−ＭＯＳ素子の構造上の特徴
は、ＭＯＳゲートＧに対して、ある一定の角度をなす低
濃度の不純物拡散領域ＬＤを追加設置しているところに
ある。ただし、この低濃度というのは、ソースＳ・ドレ
インＤの不純物濃度ＨＤと比較して低いという意味であ
る。図６に示すように、低濃度の不純物拡散領域は、通
常のＭＯＳゲートとソース若しくはドレイン間に実質的
に三角形を形成し、ＭＯＳゲートを挟んでそれらの領域
は実質的に四角形を形成していることを特徴としてい
る。ただし、この低濃度不純物拡散領域の形成は、必ず
しも三角形である必要はなく、要は、ソースとドレイン
の間にゲートに関して非対称な形状を形成していれば、
その形状は何でもよい。図６において、Ｃはコンタクト
ホールである。図７に、図６におけるＡ−Ａ'縦断面を
示す。図７に示すように、低濃度不純物拡散領域ＬＤ
は、ソースＳ・ドレインＤの不純物拡散領域ＨＤよりも
浅く形成される。
【００４４】ＳＡ−ＭＯＳ素子は、そのドレイン電圧Ｖ
ｄｓによって、ＭＯＳゲートとドレイン間に形成された
薄い濃度の不純物拡散領域の抵抗値が変わることを利用
して、ＭＯＳゲート下チャネルにかかるソース・ドレイ
ン間の電界の向きを変調し、実効的なゲート長およびゲ
ート幅を変えることで利得係数βの自動変調を実現して
いる。ＳＡ−ＭＯＳにおけるゲートとドレイン間に形成
された薄い濃度の不純物拡散領域は、ドレイン電圧Ｖ
ｄｓが高くなると、図８に示すように、基板（バックゲ
ート）との間に形成される空乏層ＤＬの幅が大きくな
り、その部分の抵抗値が大となる。その結果、ＭＯＳゲ
ート下チャネルにかかるソース・ドレイン間の電界の向
きが最短ゲート長に沿ったチャネル方向に対して次第に
傾き、図８上部に示すように、実効的なゲートチャネル
ＣＨｅの長さが増大して利得係数βが小さくなる。一
方、ドレイン電圧Ｖｄｓが低くなると、図９に示すよう
に、基板（バックゲート）との間に形成される空乏層Ｄ
Ｌの幅が小さくなり、その部分の抵抗値が小となる。そ
の結果、ＭＯＳゲート下チャネルにかかるソース・ドレ
イン間の電界の向きが最短ゲート長に沿ったチャネル方
向に対して次第に傾き、図９上部に示すように、実効的
なゲートチャネルＣＨｅの長さが縮小して利得係数βが
大きくなる。
【００４５】即ち、ＳＡ−ＭＯＳデバイスは、そのＭＯ
ＳゲートＧとドレインＤ間に形成された相対的に低濃度
の不純物拡散領域ＬＤによって、ドレイン電圧Ｖｄｓに
反比例した利得係数βの自動変調を実現している。そし
て、ドレイン電圧Ｖｄｓが電源電圧Ｖｄと等しいときの
実効ゲート長が耐圧に十分必要な値であればスイッチと
して正しく作動することが期待できる。最大の利得係数
βの値は、加工できる限界のゲート長が小さければ小さ
いほど大きくできるが、一般に、最小ゲート長は、チャ
ネル方向のトンネル電流の抑制限界から、約２０ｎｍ程
度より小さくできないと予想されている。しかし、本発
明のＳＡ−ＭＯＳ素子構造を採用することで、ゲート長
が０．１２μｍから０．０２μｍ程度までは素子の微細
化が可能となり、それによるＬＳＩの高性能化トレンド
がある程度維持できる効果が期待できる。
【００４６】実施例２ 図１０に、本発明のＳＡ−ＭＯＳ素子の構成の他の実施
形態を示す。この実施例においては、非対称な低濃度不
純物拡散領域が、図６（実施例１）に示す形状を折り返
す形態である。このように、低濃度不純物拡散領域はソ
ースとドレイン間で非対称な形状であればよい。この実
施形態は、長いゲート幅Ｗの素子に有効である。ＳＡ−
ＭＯＳデバイスにおける利得係数βの自動変調特性は、
ゲートとソース・ドレイン間の低濃度不純物拡散領域の
抵抗値とドレイン電圧Ｖｄｓによる変調度合いによって
決定されるので、図１０に記号ＤｃやＤｗで示すＭＯＳ
ゲートと低濃度不純物拡散領域の相対的形状、寸法およ
びその深さと濃度によって決まる。
【００４７】実施例３ 図１１に、ＳＡ−ＭＯＳ素子の構成のさらに他の実施形
態を示す。この実施例においては、非対称な低濃度不純
物拡散領域を、ゲートを折り曲げることによって実現し
ている。この実施例では、長いゲート幅Ｗの素子でしか
も、Ｄｗが長い場合に有効である。この実施例の場合で
も、図１１にＤｃやＤｗで示す低濃度不純物拡散領域の
深さと濃度によって、ＳＡ−ＭＯＳデバイスの自動利得
変調特性が決まる。
【００４８】実施例４ 図１２に、ＳＡ−ＭＯＳ素子の構成のさらに他の実施形
態を示す。この実施例においては、ソースとドレインの
非対称なコンタクトの位置の近傍のみに本来のソース・
ドレインの不純物拡散を施し、その他の領域を低濃度不
純物拡散領域ＬＤとしている。また、図１２下図に示す
ように、ソースＳ側については、コンタクト近傍以外に
は不純物拡散領域を形成せず、基板（若しくはウエル）
のままの不純物濃度状態とする。この実施例のように、
低濃度不純物拡散領域ＬＤはソースＳとドレインＤ間で
非対称な形状であれば何でもよい。この実施例によると
きは、各種拡散領域の形成が容易になるとともに、ドレ
イン電圧Ｖｄｓが高いときの耐圧を高めることができ
る。この実施例におけるＳＡ−ＭＯＳデバイスの自動利
得変調特性は、低濃度不純物拡散領域の抵抗値とドレイ
ン電圧Ｖｄｓによる変調度合いによって決定されるの
で、図１２に示すＤｃやＤｒで特徴づけられる低濃度不
純物拡散領域の形状およびその深さと濃度によって決ま
る。
【００４９】実施例５ 図１３に、ＳＡ−ＭＯＳ素子における低濃度不純物拡散
領域の形状に関する微細化則を示す。図１３の最上段
は、従来のＭＯＳ型素子を示しており、ゲート長が０．
１２μｍ程度である。そこで、ゲート長を０．１２μｍ
程度以下に縮小する場合には、ＳＡ−ＭＯＳ素子構造を
用いる。図１３における中段および下段の図は、縮小し
たＳＡ−ＭＯＳ素子の例を示している。この実施例で
は、最上段に示す素子を０．８倍のスケーにで縮小した
ものが中段の図に示す素子であり、０．２倍のスケール
に縮小したものが下段の図に示す素子である。ＳＡ−Ｍ
ＯＳ素子において微細化を進めるに際しては、ソースと
ドレインのコンタクト間の最短距離をほぼ一定にする条
件で、低濃度不純物拡散領域の形状を決定する方法が考
えられる。この条件は、ドレイン電圧Ｖｄｓが電源電圧
Ｖｄに等しいときに最大となるべき実効ゲート長がソー
スとドレインのコンタクト間の最短距離に対応している
からであり、電源電圧を一定にした場合の、トランジス
タＯＦＦ時の電流遮断可能な耐圧を確保するのに必要な
条件である。但し、電源電圧をスケール縮小する場合に
は、それに応じてソースとドレインのコンタクト間の最
短距離を小さくすることも可能である。図１２に示す実
施例４においても、同様の縮小ルールを適用できる。
【００５０】実施例６ この実施例においては、ＳＡ−ＭＯＳ素子が、従来のＭ
ＯＳ素子と同様に、全ての論理回路で利用できることを
説明する。ＳＡ−ＭＯＳ素子には、ＭＯＳトランジスタ
と同様に、ｐ−ｃｈとｎ−ｃｈの２種類のチャネルタイ
プがあり、各々の記号を、図１４に示す。図１５に、Ｓ
Ａ−ＭＯＳ素子で構成されたインバータ回路の一例を示
す。従来のＣＭＯＳ論理回路におけるｐ−ｃｈとｎ−ｃ
ｈのＭＯＳトランジスタと各々置き換えるだけの、つま
り、何ら回路変更を要しない回路構成である。このイン
バータと同様に、ＳＡ−ＭＯＳ素子で全ての論理回路を
構成することができる。ＳＡ−ＭＯＳ論理回路の動作を
説明する。各々のＳＡ−ＭＯＳ素子は、各々のソース・
ドレイン電圧Ｖｄｓに反比例してその利得係数βが変調
される特徴を有する。図１６に、図１５に示す回路内の
各ノードにおける信号レベルと各ＳＡ−ＭＯＳ素子の利
得係数βの時間的変化を示す。出力ノードＯＵＴには、
その負荷容量とトランジスタの駆動能力によって決まる
遅延時間を経て入力信号の反転信号が現れる。そして、
各々のＳＡ−ＭＯＳ素子では、各々のソース・ドレイン
電圧Ｖｄｓに反比例した利得係数βの変調が実現され
る。このソース・ドレイン電圧Ｖｄｓに反比例した動的
な利得係数βの最適化によって、各々のＳＡ−ＭＯＳ素
子は効率的な駆動能力を発揮するすることができる。即
ち、この回路動作において各々のＳＡ−ＭＯＳ素子は、
ソース・ドレイン電圧Ｖｄｓが小さくなるに従って素子
のゲート長が実質的に微細化されてソース・ドレイン電
流Ｉｄｓを大きく取るような動的な適応を実現し、素子
微細化による論理回路の高速化を実現する。而して、本
発明のＳＡ−ＭＯＳ素子は、従来の多くのＬＳＩ回路に
適用することが可能であり、広範囲のＬＳＩに対してさ
らなる高集積化、高速化、低消費電力化など幅広い貢献
ができる。
【００５１】実施例７ 本発明のＳＡ−ＭＯＳ素子による論理回路構成と同様の
効果が期待できる、他の回路構成の例について説明す
る。この実施例では、出願人が先に提案した Adjustibl
e β ＭＯＳ（略称：Ａ−ＭＯＳ）（特願２００１−０
１８１３３「半導体素子」）を用いて回路を構成する。
そこで先ず、Ａ−ＭＯＳの概要を説明する。図１７に、
Ａ−ＭＯＳ素子の基本的構成を示す。Ａ−ＭＯＳデバイ
スの構造上の特徴は、通常のＭＯＳゲートに対してある
一定角度をなす制御ゲートを追加設置している点にあ
る。制御ゲートＣＧは、図１７に示すように、ＭＯＳゲ
ートとは別の層を用いてＭＯＳゲートに重ねるように形
成することができる。制御ゲート下のチャネル部分は、
チャネルの不純物濃度をＭＯＳゲート部と変えて、チャ
ネルコンダクタンスを独立に調整可能である。Ａ−ＭＯ
Ｓの基本構造は、通常のＭＯＳゲートとソース若しくは
ドレイン間で制御ゲート領域が実質的に三角形をなし、
ＭＯＳゲートを挟んでこれらの領域は実質的に四角形を
形成していることによって特徴づけられる。
【００５２】Ａ−ＭＯＳは、制御ゲートの電圧値によっ
て、制御ゲート下チャネルの抵抗値を制御することでＭ
ＯＳゲート下チャネルにかかる（ソース・ドレイン間
の）電界の向きを変調し、実効的なゲート長およびゲー
ト幅を変えることによって利得係数βによる電圧制御を
可能にしている。Ａ−ＭＯＳ素子にも、ＳＡ−ＭＯＳと
同様に、ｐ−ｃｈとｎ−ｃｈの２種類のチャネルタイプ
があり、各々の記号を、図１８に示す。
【００５３】図１９に、Ａ−ＭＯＳ素子で構成されたイ
ンバータ回路の一例を示す。従来のＣＭＯＳ論理回路に
おけるｐ−ｃｈとｎ−ｃｈのＭＯＳトランジスタを、ｐ
−ｃｈとｎ−ｃｈのＡ−ＭＯＳと各々置き換え、Ａ−Ｍ
ＯＳの制御ゲートと入力ノードの間に抵抗を挿入する回
路構成である。このインバータの例と同様に、Ａ−ＭＯ
Ｓ素子で全ての論理回路を構成することができる。この
Ａ−ＭＯＳ回路構成によって、各々のＡ−ＭＯＳトラン
ジスタは、ソース・ドレイン電圧Ｖｄｓに反比例して利
得係数βが変調される特性が実現される。
【００５４】図２０に、図１９に示す回路内の各ノード
における信号レベルと各Ａ−ＭＯＳトランジスタの利得
係数βの時間的変化を示す。出力ノードのＯＵＴには、
その負荷容量とトランジスタの駆動能力によって決まる
遅延時間を経て入力信号の反転信号が現れる。抵抗を介
して入力ノードに接続された各Ａ−ＭＯＳの制御ゲート
ＣＧは、その抵抗値と制御ゲートの容量に比例した遅延
時間の後に入力信号と同じ電圧レベルとなる。ここで
は、入力と制御ゲートの間に挿入された抵抗の抵抗値
を、制御ゲート信号の遅延が出力信号の遅延と同じにな
るように調整した場合を示している。その結果、各々の
Ａ−ＭＯＳトランジスタは、各々のソース・ドレイン電
圧Ｖｄ ｓに反比例した利得係数βの変調を実現すること
ができる。而して、Ａ−ＭＯＳ素子を用いた場合も、当
該回路構成とすることによって、ＳＡ−ＭＯＳ素子を用
いた場合と同様の効果を奏する。
【００５５】実施例８ 図１９に示す、実施例７における、Ａ−ＭＯＳ素子を用
いた論理回路において、入力ノードと制御ゲートノード
の間に挿入されている抵抗の抵抗値を実質的にゼロにす
る場合の回路構成の実施例を、図２１に示す。この実施
例においても、結果的には同様の効果を奏する。図２１
に示す回路構成は、実質的にＡ−ＭＯＳ素子のゲートと
制御ゲートが接続されていることと等価である。Ａ−Ｍ
ＯＳ素子のゲートと制御ゲートを電気的に接続すると、
ゲート電圧Ｖｇに比例してその利得係数βを自動的に変
調するＭＯＳ素子となる。そこで、Ａ−ＭＯＳ素子のゲ
ートと制御ゲートを共通にした新たなＭＯＳ素子を、ゲ
ートと制御ゲートが融合したという意味で、以下、Merg
ed gate-Adjusting β ＭＯＳ（略称：ＭＡ−ＭＯＳ）
と称する。その記号を、図２２に示す。
【００５６】ＭＡ−ＭＯＳの、ソース・ドレイン電流Ｉ
ｄｓ−ソース・ドレイン電圧Ｖｄｓ特性について説明す
る。図２３に、ＭＡ−ＭＯＳの制御ゲート下のコンダク
タンスがゲート下のコンダクタンスよりも十分に高い場
合の、ゲート電圧Ｖｇと制御ゲート電圧Ｖｃｇが各々０
とＶｄ（ｎ−ｃｈの場合、ｐ−ｃｈの場合は逆）のとき
の４通りについて、Ａ−ＭＯＳのＩｄｓ−Ｖｄｓ特性を
示す。利得係数βは、制御ゲート電圧ＶｃｇがＶｄのと
きには大きく、制御ゲート電圧Ｖｃｇが０のときには小
さくなる。逆に、耐圧は制御ゲート電圧ＶｃｇがＶｄの
ときには小さく、制御ゲート電圧Ｖｃｇが０のときには
大きくなる。ここで、ＭＡ−ＭＯＳ素子の場合は、ゲー
トと制御ゲートが接続されているので、ゲート電圧Ｖｇ
＝制御ゲート電圧Ｖｃｇとなり、図２３に太線で示す特
性となり、耐圧が高く、トランジスタＯＮ時の利得係数
βが高い特性を実現できる。但し、ＭＡ−ＭＯＳ素子
は、ソース・ドレイン間の電圧に無関係に利得係数βを
変調するので、トランジスタＯＮ時には必ずソース・ド
レイン間の電圧の電圧が小さくなるような回路構成でな
ければならない。トランジスタＯＮ時にソース・ドレイ
ン間の電圧が大きくなるような回路では、耐圧を保てな
いので過大な貫通電流が流れる虞がある。従って、ＭＡ
−ＭＯＳ素子は、ＣＭＯＳ論理回路にのみ適用が可能で
ある。
【００５７】実施例９ 図２４に、ＭＡ−ＭＯＳ素子の構成の一例を示す。ゲー
トの一部に対して比較的高いコンダクタンスの領域を、
ソース・ドレインに対して非対称に形成したことに特徴
を有する。但し、ソースからドレイン間のチャネル部分
に、通常のコンダクタンスの部分が必ず残るようにしな
ければならない。ここで、ゲート電圧が高いときに利得
係数βを可及的に大きくするために、比較的高いコンダ
クタンス部分のコンダクタンスをできるだけ大きくする
ことと、通常のコンダクタンスのチャネル部分の実効的
ゲート幅を大きくすることが望ましい。しかし、それら
はトランジスタＯＦＦ時に電流を完全に遮断するための
耐圧を保つことが制限条件となる。
【００５８】図２５に、ＭＡ−ＭＯＳ素子の縮小例を示
す。ＭＡ−ＭＯＳ素子の微細化は、電源電圧Ｖｄが一定
の場合、トランジスタＯＦＦ時の耐圧を確保するための
ゲート長Ｌ一定かつゲート幅Ｗ方向の縮小と、比較的高
いコンダクタンスの領域の相対的拡張に特徴を有する。
素子の微細化に伴って、ゲート内に残された通常のコン
ダクタンス部分の実効的なゲート長が縮小されることで
利得係数βの向上を図る。
【００５９】
【発明の効果】本発明によれば、従来のＭＯＳ素子にお
ける物理的制約による微細化の隘路を克服して、構造
上、比較的容易に素子の微細化を実現することができ、
広範囲のＬＳＩに対してさらなる高集積化、高速化、低
消費電力化など幅広い貢献ができる。
【００６０】請求項１４乃至請求項１７に記載の発明に
よるときは、ＣＭＯＳ論理回路のみに適用範囲が限定さ
れるが、耐圧が高く、トランジスタＯＮ時の利得係数β
が高い特性を実現できる。
【図面の簡単な説明】
【図１】本発明のＳＡ−ＭＯＳのＩ−Ｖ特性を示すグラ
フ
【図２】電源電圧Ｖｄ一定縮小に伴うＳＡ−ＭＯＳの駆
動能力と負荷の関係を示すグラフ
【図３】電源電圧Ｖｄ ―０．５縮小に伴うＳＡ−ＭＯＳ
の駆動能力と負荷の関係を示すグラフ
【図４】本発明の半導体素子の微細化トレンドを示すグ
ラフ
【図５】本発明の半導体素子の微細化に伴うＬＳＩ性能
トレンドを示すグラフ
【図６】本発明の半導体素子の構造の一実施例を示す平
面図
【図７】本発明の半導体素子の構造の一実施例を示す縦
断面図
【図８】本発明の半導体素子の利得係数β変調メカニズ
ムを示す平面図（ソース・ドレイン電圧Ｖｄｓが高い場
合）
【図９】本発明の半導体素子の利得係数β変調メカニズ
ムを示す平面図（ソース・ドレイン電圧Ｖｄｓが低い場
合）
【図１０】本発明の半導体素子の構造の他の実施例を示
す平面図
【図１１】本発明の半導体素子の構造の他の実施例を示
す平面図
【図１２】本発明の半導体素子の構造の他の実施例を示
す平面図
【図１３】本発明の半導体素子における素子微細化を示
す位置実施例を示す平面図
【図１４】本発明の半導体素子の記号例を示すダイアグ
ラム
【図１５】本発明の半導体素子を用いた論理回路構成の
一実施例を示すダイアグラム
【図１６】本発明の半導体素子を用いた論理回路構成の
動作を示すダイアグラム
【図１７】本発明に関連する半導体素子の構造の一例を
示す平面図
【図１８】本発明に関連する半導体素子の記号例を示す
ダイアグラム
【図１９】本発明に関連する半導体素子を用いた論理回
路の一例を示すダイアグラム
【図２０】本発明に関連する半導体素子を用いた論理回
路の動作を示すダイアグラム
【図２１】本発明に関連する半導体素子を用いた論理回
路の他の例を示すダイアグラム
【図２２】請求項１４に記載の発明の半導体素子の記号
例を示すダイアグラム
【図２３】請求項１４に記載の発明の半導体素子のＩ−
Ｖ特性を示すグラフ
【図２４】請求項１４に記載の発明の半導体素子の構造
の一実施例を示す平面図
【図２５】請求項１４に記載の発明の半導体素子におけ
る微細化例を示す平面図
【図２６】従来の半導体素子における素子微細化例を示
す斜視図
【図２７】従来の半導体素子における素子微細化トレン
ドを示すグラフ
【図２８】従来の半導体素子におけるスケール縮小に伴
う素子のＩ−Ｖ特性を示すグラフ
【図２９】従来の半導体素子における電界一定縮小に伴
う素子の駆動能力と負荷の関係を示すグラフ
【図３０】従来の半導体素子における絶縁膜厚（ゲート
酸化膜厚）ＴＯＸ一定縮小に伴う素子の駆動能力と負荷
の関係示すグラフ
【図３１】従来の半導体素子における半導体素子の微細
化に伴うＬＳＩ性能トレンドを示すグラフ
【符号の説明】
Ｓ ソース Ｄ ドレイン Ｇ ゲート Ｃ コンタクト ＨＤ 高濃度不純物拡散層 ＬＤ 低濃度不純物拡散層 ＣＨｅ 実効的ゲートチャネル ＤＬ 空乏層
【表１】 本発明の半導体素子における素子微細化則を示す表
【表２】 本発明の半導体素子における素子微細化則によるＬＳＩ
性能に対する効果を示す表
【表３】 従来の半導体素子における素子微細化則を示す表
【表４】 従来の配線における微細化則を示す表
【表５】 従来の半導体素子における素子微細化則によるＬＳＩ性
能に対する効果を示す表
【手続補正書】
【提出日】平成１３年８月８日（２００１．８．８）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 半導体素子及び半導体集積回路
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路
（ＬＳＩ）における素子構造の物理的制約に起因する微
細化の限界を緩和する素子構造およびこの素子を構成要
素とする半導体集積回路の構成に関する。
【０００２】
【従来の技術】半導体集積回路（ＬＳＩ）は、その製造
技術が確立されてから３０年間以上に亘り主として素子
の微細化によって高集積化、高速化、低消費電力化とい
った性能の向上が図られてきた。
【０００３】しかしながら、素子微細化のレベルを示す
最小線幅（半導体デバイスの加工寸法で、一般に、トラ
ンジスタのゲート長Ｌに対応する）が０．１５μｍに達
した昨今では、素子微細化において物理現象に起因する
種々の制約が顕在化してきた。これら制約の存在は、従
来の手段によるさらなる素子微細化を困難にし、素子の
微細化によるＬＳＩの高性能化がもはや従来のトレンド
では期待できないことを意味している。
【０００４】先ず、従来の半導体素子の微細化につい
て、その概要と将来の問題点を説明する。図２６に、Ｍ
ＯＳトランジスタに関して最も一般的な、定電界比例縮
小則に従って素子を微細化した例を模式的に示す。図２
６に示すＭＯＳトランジスタは、左側の素子をスケール
１／２に縮小したものであり、それを右側に示す。ＭＯ
Ｓトランジスタの特性を決定する重要なパラメータに
は、図２６に示すように、ゲート長Ｌ、ゲート幅Ｗ、絶
縁膜厚（ゲート酸化膜厚）ＴＯＸ、ソース・ドレインの
拡散深さＸｊ、基板或いはゲート直下のチャネル部の導
入不純物濃度Ｎ、および電源電圧Ｖｄがある。
【０００５】これらのパラメータに対する縮小規則は、
表３の中央列に示すように、Ｌ、Ｗ、ＴＯＸ、Ｘｊ、お
よびＶｄに関しては、縮小パラメータαの逆数で縮小
し、Ｎのみα倍となる定電界比例縮小則である。この定
電界比例縮小則に従えば、素子サイズが縮小しても電界
の大きさが一定となる特徴がある。ＭＯＳトランジスタ
等では、その信頼性を確保するために、ホットキャリア
の増大を抑制すべくデバイス内部（特にドレイン等）の
電界を大きくすることができない制限がある。
【０００６】
【表３】
【０００７】しかしながら、物理現象として、絶縁膜厚
（ゲート酸化膜厚）ＴＯＸが約３ｎｍ程度より薄くなる
と、基板（或いはゲート直下のチャネル部）とゲート電
極間に電流が流れ始める。即ちゲート酸化膜厚は、トン
ネル電流という物理的制限によって、約３ｎｍ程度より
薄くすることができない。絶縁膜厚（ゲート酸化膜厚）
ＴＯＸ約３ｎｍは、ゲート長Ｌ０．１２μｍ程度に対応
している。つまり、ゲート長Ｌが０．１２μｍ程度以下
になると、表３の右列に示すように、絶縁膜厚（ゲート
酸化膜厚）ＴＯＸのみ一定の、変則定電界比例縮小則に
より微細化を行わなければならなくなる。また、ＭＯＳ
トランジスタは、それをスイッチ素子として正しく作動
させるために、そのショートチャネル効果を抑制する必
要がある。そのためには、ソース・ドレインの拡散の深
さＸｊを１／αで縮小しなければならないが、ソース・
ドレインの駆動性能を低下させないために、電気抵抗を
低くするよう導入不純物濃度を高くしなければならない
ことおよび拡散によってソース・ドレインが形成される
ことなどから、拡散の深さＸｊが数十ｎｍ程度より小さ
くなると１／αのレートで縮小することが次第に困難と
なっていた。
【０００８】そこで最近では、Ｓｉ薄膜を絶縁膜上に形
成し、そこにトランジスタを形成する完全空乏形ＳＯＩ
（Silicon On Insulator）デバイスによる拡散の深さＸ
ｊの実効的縮小（ショートチャネル効果の抑制）が期待
されている。しかし、ＳＯＩデバイスの実用化には、裏
面ゲート効果や基板電位浮遊、寄生バイポーラ効果等へ
の新たな対策が必要であり、解決すべき技術的課題が少
なからず残されている。
【０００９】ここでは、完全空乏形ＳＯＩデバイス等に
より拡散の深さＸｊの実効的縮小が１／αのレートで可
能であると仮定して、ゲート長Ｌが０．１２μｍ以下で
は絶縁膜厚（ゲート酸化膜厚）ＴＯＸのみが一定の変則
定電界比例縮小ができるものとして、その微細化による
ＬＳＩの性能トレンドを見積もってみる。図２７に、絶
縁膜厚（ゲート酸化膜厚）ＴＯＸに関する物理的制限を
考慮した従来の素子微細化トレンドを示す。図２７にお
いて、ＣＯＸはゲート容量であって、絶縁膜厚（ゲート
酸化膜厚）ＴＯＸに逆比例するとし、絶縁膜の誘電率ε
は一定であると仮定している。素子の駆動能力はゲート
容量ＣＯＸに比例するので、絶縁膜厚（ゲート酸化膜
厚）ＴＯＸが一定でも絶縁膜の誘電率εをα倍にするこ
とにより高性能化が期待できるが、絶縁膜の誘電率εを
変えるには絶縁膜の材料を変更する必要があり、容易に
は実用化できないと予想されている。
【００１０】表４に、配線に関する比例縮小則を示す。
ＬＳＩの性能向上には、集積度の向上に関して、素子の
面積縮小に比例した配線面積の縮小を実現する必要があ
る。一方、動作の高速化および低消費電力化に関して
は、配線容量を縮小する必要がある。配線の縮小につい
て、以前は、配線材料（Ａｌ等）を変えない（電気伝導
率σ一定）スケール縮小が行われてきたが、最近では、
配線遅延の顕在化（ゲート容量等の素子容量に対して配
線容量が大きくなる）がＬＳＩの高性能化を阻害するこ
とを避けるために、Ｃｕ等の材料を導入して電気伝導率
σを大きくする努力が払われている。また、配線厚や層
間膜をスケーリング則より厚くしたりする方法も検討さ
れている。何れにしても、配線の縮小則においては、表
４に示すように、信号遅延に大きく影響する配線容量
は、１／αで縮小することが期待されている。
【００１１】
【表４】
【００１２】
【表５】
【００１３】素子と配線に関して、表３および表４に示
す縮小則に従えば、表５に示す、ＬＳＩの性能に関わる
パラメータ（面積、遅延時間、消費電力）に対する効果
が期待できる。ここで、面積は集積度の逆数に比例し、
遅延時間は動作速度の逆数に比例するから、何れも小さ
くなることが高性能化に対応する。表５の左列に、性能
パラメータと各種パラメータの関係を併せて示す。ここ
で注意を要するのは、動作速度と消費電力に影響する静
電容量Ｃが１／αになっていることである。素子容量の
みを考えると１／α２で急激に縮小されるが、配線容量
が１／αで縮小されることから、それらの和である静電
容量Ｃも１／αに縮小されることに注意しなければなら
ない。即ち、完全空乏形ＳＯＩデバイスは当初その容量
低減によって高性能化が期待できると考えられていた
が、ＬＳＩの微細化の観点からは、微細化が進むにつれ
て静電容量Ｃが配線容量に支配されて小さくなるから、
素子容量自体の低減はＬＳＩレベルでは殆ど効果がない
ことになる。
【００１４】表５から明らかなように、ゲート長Ｌが
０．１２μｍにまで適用される定電界比例縮小則によれ
ば、駆動能力に相当するドレイン電流Ｉｄｓは１／αに
なり、静電容量Ｃと電源電圧Ｖｄが共に１／αになるの
で、信号遅延時間Ｔは１／αになり高速化が実現でき
る。しかし、ゲート長Ｌが０．１２μｍ以下になり絶縁
膜厚（ゲート酸化膜厚）ＴＯＸのみが一定の変則定電界
比例縮小則になるとドレイン電流Ｉｄｓは１／α２にな
って、信号遅延時間Ｔは一定となり高速化が実現できな
くなる問題を生じる。
【００１５】ゲート長Ｌが０．１２μｍにまで適用され
る定電界比例縮小則とゲート長Ｌが０．１２μｍ以下の
ときの絶縁膜厚（ゲート酸化膜厚）ＴＯＸのみが一定の
変則定電界比例縮小則とでの、信号速度の素子縮小効果
の違いについて、図２８および図３０を参照しながら説
明する。図２８に、ＭＯＳトランジスタにおけるソース
・ドレイン電圧Ｖｄｓとソース・ドレイン電流Ｉｄｓの
関係を示す。図２８はまた、トランジスタの利得係数β
についても併せ示している。縮小する前の電源電圧をＶ
ｄｏ、利得係数をβｏとし、縮小後の電源電圧を
Ｖｄｓ、利得係数をβａとしている。トランジスタがス
イッチ素子として正しく作動するためには、図２８に示
す、ゲート電圧Ｖｇが０Ｖ（ｎＭＯＳの場合、ｐＭＯＳ
の場合はＶｄ）のとき（トランジスタがＯＦＦ状態のと
き）にソース・ドレイン電流Ｉｄｓが流れてはいけない
ので、電源電圧をソース・ドレイン電流Ｉｄｓが流れ出
す前のＶｄｏにする必要がある。素子が縮小された後の
ゲート長Ｌが１／αに縮小されるから、ゲート電圧Ｖｇ
が０Ｖのときの電源電圧も縮小されＶｄｓとなる。
【００１６】この電源電圧縮小は、ホットキャリア抑制
にとっても不可欠である。図２８の上部に示すように、
利得係数βは、キャリアの移動度μおよびゲート絶縁膜
の誘電率εが一定と仮定すると、ゲート幅Ｗに比例し、
ゲート長Ｌと絶縁膜厚（ゲート酸化膜厚）ＴＯＸに反比
例する。従って、ゲート長Ｌが０．１２μｍまでの定電
界比例縮小則の場合には、縮小後の利得係数はα倍のβ
ａとなり、絶縁膜厚（ゲート酸化膜厚）ＴＯＸのみが一
定の変則定電界比例縮小則の場合には、縮小後の利得係
数は一定のβｏとなる。これらのことから、各々の場合
のトランジスタが駆動しなければならない負荷（電源電
圧×負荷容量）と駆動能力（ソース・ドレイン電流Ｉ
ｄｓのソース・ドレイン電圧Ｖｄｓに関する積分）と
を、素子縮小に伴う変化を模式的に面積として、図２９
および図３０に示す。ここで、駆動能力をソース・ドレ
イン電流Ｉｄｓのソース・ドレイン電圧Ｖｄｓに関する
積分としたのは、負荷の電圧変化が時間に関して線形で
あると仮定したこと（実際には非線形であるが、大まか
な比較においては無難な近似）による。
【００１７】図２９に示す、ゲート長Ｌが０．１２μｍ
までの定電界比例縮小則の場合には、素子縮小に伴って
負荷に対して駆動力の方が面積比で増大することが分か
る。一方、図３０に示す、絶縁膜厚（ゲート酸化膜厚）
ＴＯＸのみが一定の変則定電界比例縮小則の場合には、
素子が縮小しても負荷と駆動力の面積比がほぼ一定であ
り、高速化が期待できないことが分かる。
【００１８】
【発明が解決しようとする課題】上記物理的制限（ゲー
ト酸化膜のトンネル電流抑制）を考慮した従来の素子縮
小則に伴うＬＳＩ性能予測をまとめると、図３１に示す
トレンドとなる。これらの結果から、ゲート長Ｌが０．
１２μｍ以下になり、絶縁膜厚（ゲート酸化膜厚）Ｔ
ＯＸのみが一定の変則定電界比例縮小則になると、ドレ
イン電流Ｉｄｓは１／α２になって信号遅延時間Ｔは一
定となり、高速化が実現できなくなる問題があることが
分かった。また、ショートチャネル効果を抑制するため
の様々な困難も、素子縮小には残されている。
【００１９】本発明は、従来の素子構造での微細化限界
を超えてさらなる素子の微細化を可能にし、それに伴う
半導体集積回路（ＬＳＩ）のさらなる高性能化を実現す
ることを目的とする。
【００２０】
【課題を解決するための手段】上記課題を解決するため
の請求項１に記載の発明は、ソース・ドレイン間の電圧
の高さに対応して利得係数βが変調されることを特徴と
する半導体素子である。
【００２１】請求項２に記載の発明は、利得係数βが、
ソース・ドレイン間の電圧の高さに反比例して変調され
るものである請求項１に記載の半導体素子である。
【００２２】請求項３に記載の発明は、ソースおよびド
レインとゲート下チャネルの間に、ソースおよびドレイ
ンの不純物拡散領域に比し低濃度の不純物拡散領域が、
ゲートが延在する中心線に関し非対称な形状で形成され
ている構造を有するものである請求項１に記載の半導体
素子である。
【００２３】請求項４に記載の発明は、ソースおよびド
レインとゲート下チャネルの間の、低濃度不純物拡散領
域の形状および大きさを設定することにより利得係数β
の変調効果を調整する請求項３に記載の半導体素子であ
る。
【００２４】請求項５に記載の発明は、ソースおよびド
レインの電極コンタクトホールの間隔を設定することに
より利得係数βの変調効果を調整する請求項３に記載の
半導体素子である。
【００２５】請求項６に記載の発明は、ソースおよびド
レインとゲート下チャネルの間の、低濃度不純物拡散領
域の不純物濃度を設定することにより利得係数βの変調
効果を調整する請求項３に記載の半導体素子である。
【００２６】請求項７に記載の発明は、ソースとドレイ
ンの最近接コンタクトの距離が常にほぼ一定となるよう
に、微細化則に基づき形成した請求項３に記載の半導体
素子である。
【００２７】請求項８に記載の発明は、ソース・ドレイ
ン間の電圧の高さに対応して利得係数βが変調される半
導体素子を構成要素とすることを特徴とする半導体集積
回路である。
【００２８】請求項９に記載の発明は、利得係数βが、
ソース・ドレイン間の電圧の高さに反比例して変調され
る半導体素子を構成要素とする請求項８に記載の半導体
集積回路である。
【００２９】請求項１０に記載の発明は、ｐ型素子およ
びｎ型素子で構成される論理回路であって、半導体素子
の利得係数βの変調制御ゲートに入力の遅延信号を与え
る構成を有する請求項８に記載の半導体集積回路であ
る。
【００３０】請求項１１に記載の発明は、半導体の利得
係数βの変調制御ゲートに入力の遅延信号を与える手段
が、制御ゲートと入力の間に抵抗を挿入するものである
請求項１０に記載の半導体集積回路である。
【００３１】請求項１２に記載の発明は、制御ゲートと
入力の間に挿入された抵抗値を、当該論理回路の負荷駆
動特性によって設定する請求項１１に記載の半導体集積
回路である。
【００３２】請求項１３に記載の発明は、ｐ型素子およ
びｎ型素子で構成される論理回路であって、半導体の利
得係数βの変調制御ゲートに入力信号を与える構成を有
する請求項８に記載の半導体集積回路である。
【００３３】請求項１４に記載の発明は、ゲート電圧の
高さに対応して利得係数βが変調されることを特徴とす
る半導体素子である。
【００３４】請求項１５に記載の発明は、利得係数β
が、ゲート電圧の高さに比例して変調されるものである
請求項１４に記載の半導体素子である。
【００３５】請求項１６に記載の発明は、ゲート下チャ
ネルの一部に、チャネルコンダクタンス又は相互コンダ
クタンスが比較的高い領域を、ソースからドレイン間の
チャネル部分に、通常のコンダクタンス領域を残存せし
めるとともにソース・ドレイン間で非対称となるよう形
成した請求項１５に記載の半導体素子である。
【００３６】請求項１７に記載の発明は、ゲート下チャ
ネルの一部に、チャネルコンダクタンス又は相互コンダ
クタンスが比較的高い領域の形状および大きさを設定す
ることにより利得係数βの変調効果を調整する請求項１
６に記載の半導体素子である。
【００３７】請求項１８に記載の発明は、ゲート電圧の
高さに対応して利得係数βが変調される半導体素子を構
成要素とすることを特徴とする半導体集積回路である。
【００３８】請求項１９に記載の発明は、半導体素子
が、ゲート電圧の高さに比例して利得係数βが変調され
るものである請求項１８に記載の半導体集積回路であ
る。
【００３９】
【作用】本発明の半導体素子は、全てのデジタル論理回
路に適用できるので、従来の多くのＬＳＩ対してさらな
る高集積化、高速化、低消費電力化など幅広い貢献がで
きる。
【００４０】
【発明の実施の形態】本発明の半導体素子は、ゲート酸
化膜厚ＴＯＸ縮小に関する物理的制限の下でも効果的な
駆動能力を確保でき、素子縮小に伴う動作速度の向上を
可能にする。本発明の半導体素子の有効性を実現する機
能上の要点は、ソース・ドレイン間の電圧に合わせて利
得係数βを変調する特性を備えることである。即ち、ソ
ース・ドレイン間の電圧が高いときには、実効的ゲート
長を長くして耐圧を高め、ソース・ドレイン間の電圧が
低くなるに従って実効的ゲート長を短くして利得係数β
を高めていく。この利得係数βの変調によって駆動能力
を高めることができるとともに、ゲート酸化膜厚
ＴＯＸ、ソース、ドレインの拡散の深さＸｊ、基板（或
いはゲート直下のチャネル部）の導入不純物濃度Ｎ一定
の縮小則による素子の微細化が可能になる。具体的に
は、最大の実効ゲート長を０．１２μｍ程度に固定し
て、最小ゲート長のみを素子縮小係数１／αに従って小
さくしていく。本発明のＭＯＳ型半導体素子は、ソース
・ドレイン電圧Ｖｄｓに反比例してその利得係数βを自
動的に変調する処から、以下、Self-adjusting β−Ｍ
ＯＳ（略称：ＳＡ−ＭＯＳ）と称する。
【００４１】次に、図１乃至図５ならびに表１および表
２を参照しながら、ＳＡ−ＭＯＳ素子の機能原理を説明
する。図１に、ＳＡ−ＭＯＳ素子のソース・ドレイン電
流Ｉ ｄｓ−ソース・ドレイン電圧Ｖｄｓ特性を示す。図
１において、ＳＡ−ＭＯＳ素子の利得係数βを太い破線
で示している。ＳＡ−ＭＯＳ素子の利得係数βは、ソー
ス・ドレイン電圧Ｖｄｓに反比例して変化する。ソース
・ドレイン電圧Ｖｄｓが電源電圧Ｖｄと等しいときのＶ
ｄｓをＶｌとし、その時の利得係数をβｌとする。同様
に、ＶｄｓがＶ２、Ｖ３、Ｖ４のときには、各々利得係
数β２、β３、β４が対応しているとする。図１に、利
得係数がβ１、β４の場合のＭＯＳトランジスタに関し
て、トランジスタＯＮ時に対応するゲート電圧ＶｇがＶ
ｄ（ｎ型ＭＯＳの場合、ｐ型ＭＯＳの場合は０）のとき
と、トランジスタＯＦＦ時に対応するゲート電圧Ｖｇが
０（ｎ型ＭＯＳの場合、ｐ型ＭＯＳの場合はＶｄ）のと
きの、通常のソース・ドレイン電流Ｉｄｓ−ソース・ド
レイン電圧Ｖｄｓ特性を細目の実線と薄実線で示す。而
して、ＳＡ−ＭＯＳ素子のＩｄｓ−Ｖｄｓ特性は、太い
実線のようになることが期待される。ＳＡ−ＭＯＳ素子
のＩｄｓ−Ｖｄｓ特性は、従来のＭＯＳ素子とは異な
り、Ｖｄｓの変化に対してその中程に山があることが特
徴となる。
【００４２】
【表１】
【００４３】
【表２】
【００４４】表１に、ＳＡ−ＭＯＳ素子の縮小則を示
す。ＳＡ−ＭＯＳ素子の場合、各種パラメータのうち、
ゲート長Ｌおよびゲート幅Ｗのみを１／αで縮小する。
ゲート酸化膜厚ＴＯＸ、ソース、ドレインの不純物拡散
の深さＸｊ、基板（或いはゲート直下のチャネル部）の
導入不純物濃度Ｎについては、各々の限界値に合わせ
て、それ以上は縮小せず一定値とする。電源電圧Ｖｄに
ついては、一定以下であれば特に制限はない。表１に
は、ＴＯＸ、Ｘｊ、Ｎについて一定で、電源電圧Ｖｄに
ついて、一定の場合とα−０．５で縮小する場合を示し
ている。電源電圧Ｖｄに関しては、ＬＳＩを使う目的に
合わせて、そのユーザーが任意に設定できる。表２に、
表１に示したＳＡ−ＭＯＳ素子の縮小則による素子の微
細化効果を示す。電源電圧Ｖｄ一定の場合には信号遅延
時間は１／αとなり、素子微細化によるＬＳＩの高速化
が期待できる。しかし、その場合は消費電力が縮小され
ないことに注意しなければならない。一方、電源電圧Ｖ
ｄがα−０．５で縮小する場合は信号遅延時間はα
−０．５となり、素子微細化によるＬＳＩの高速化は薄
れるけれども、消費電力が１／α１．５で縮小される効
果が期待される。
【００４５】これらＳＡ−ＭＯＳ素子の縮小則に関する
効果について、図２および図３を用いて説明する。図２
および図３は、図２９および図３０と同様に、駆動能力
と負荷に関して素子微細化に伴う変化を面積で表してお
り、電源電圧Ｖｄ一定の場合を図２に、電源電圧Ｖｄが
α−０．５で縮小する場合を図３に示している。図２に
示す電源電圧Ｖｄ一定の場合には、素子が縮小しても駆
動力は殆ど変化せず、縮小に伴って減少する負荷との面
積比はますます大きくなっていく。つまり、消費電力は
一定で、動作速度は向上する。一方、図３に示す、電源
電圧Ｖｄがα− ０．５で縮小する場合には、駆動力がや
や減るものの、負荷も小さくなるので、消費電力と動作
速度共に高性能化の効果が期待できる。
【００４６】本発明の、ＳＡ−ＭＯＳ素子の縮小則に関
するこれまでの説明のまとめを、図４に示す。ゲート長
Ｌが０．１２μｍ程度までは、従来の定電界比例縮小則
が適用され、ゲート長Ｌが０．１２μｍ以下のスケール
では、本発明のＳＡ−ＭＯＳ素子の縮小則が適用できる
とする。この中で、電源電圧Ｖｄは一定若しくはそれ以
下に縮小するが、それはユーザーが目的に応じて設定で
きるものとする。この素子縮小則に従えば、図５に示す
ＬＳＩ性能トレンドが期待できる。図５における信号遅
延時間Ｔと消費電力Ｐについては、電源電圧Ｖｄによっ
て相補的に変動する特徴が期待される。而して、消費電
力を優先させるか動作速度を優先させるかで、ＬＳＩの
電源電圧を設定すればよい。ＬＳＩの電源電圧はＬＳＩ
の動作中でもできるので、消費電力と動作速度を装置環
境や処理の状況に応じてダイナミックに調整して、常に
最適なパフォーマンスを実現することも可能となる。
【００４７】次に、請求項１４に記載の発明の実施形態
を説明する。請求項１４に記載の発明の機能上の要点
は、ゲート電圧に合わせて利得係数βを変調する特性を
備えることである。
【００４８】即ち、ゲート電圧が高いときには、実効的
ゲート長を短くして利得係数βを高め、ゲート電圧が低
くなるに従って実効的ゲート長を長くして、トランジス
タＯＦＦ時には実効的ゲート長を最大にして耐圧を高め
るようにした点に特徴がある。但し、請求項１４に記載
の発明の素子は、ＣＭＯＳ論理回路にのみに適用可能で
ある。
【００４９】
【実施例】実施例１ 次に、本発明のＳＡ−ＭＯＳ素子の機能を実現するため
の素子構成の一実施例を、図６乃至図９を参照しながら
説明する。図６に、本発明のＳＡ−ＭＯＳ素子の基本構
成例を示す。本発明のＳＡ−ＭＯＳ素子の構造上の特徴
は、ＭＯＳゲートＧに対して、ある一定の角度をなす低
濃度の不純物拡散領域ＬＤを追加設置している処にあ
る。但し、この低濃度というのは、ソースＳ・ドレイン
Ｄの不純物濃度ＨＤと比較して低いという意味である。
図６に示すように、低濃度の不純物拡散領域は、通常の
ＭＯＳゲートとソース若しくはドレイン間に実質的に三
角形を形成し、ＭＯＳゲートを挟んでそれらの領域は実
質的に四角形を形成していることを特徴としている。た
だし、この低濃度不純物拡散領域の形成は、必ずしも三
角形である必要はなく、要は、ソースとドレインの間に
ゲートに関して非対称な形状を形成していればその形状
は何でもよい。図６において、Ｃはコンタクトホールで
ある。図７に、図６におけるＡ−Ａ'縦断面を示す。図
７に示すように、低濃度不純物拡散領域ＬＤは、ソース
Ｓ・ドレインＤの不純物拡散領域ＨＤよりも浅く形成さ
れる。
【００５０】ＳＡ−ＭＯＳ素子は、そのドレイン電圧Ｖ
ｄｓによって、ＭＯＳゲートとドレイン間に形成された
薄い濃度の不純物拡散領域の抵抗値が変わることを利用
して、ＭＯＳゲート下チャネルにかかるソース・ドレイ
ン間の電界の向きを変調し、実効的なゲート長およびゲ
ート幅を変えることで利得係数βの自動変調を実現して
いる。ＳＡ−ＭＯＳにおけるゲートとドレイン間に形成
された薄い濃度の不純物拡散領域は、ドレイン電圧Ｖ
ｄｓが高くなると、図８に示すように、基板（バックゲ
ート）との間に形成される空乏層ＤＬの幅が大きくな
り、その部分の抵抗値が大となる。その結果、ＭＯＳゲ
ート下チャネルにかかるソース・ドレイン間の電界の向
きが最短ゲート長に沿ったチャネル方向に対して次第に
傾き、図８上部に示すように、実効的なゲートチャネル
ＣＨｅの長さが増大して利得係数βが小さくなる。一
方、ドレイン電圧Ｖｄｓが低くなると、図９に示すよう
に、基板（バックゲート）との間に形成される空乏層Ｄ
Ｌの幅が小さくなり、その部分の抵抗値が小となる。そ
の結果、ＭＯＳゲート下チャネルにかかるソース・ドレ
イン間の電界の向きが最短ゲート長に沿ったチャネル方
向に対して次第に傾き、図９上部に示すように、実効的
なゲートチャネルＣＨｅの長さが縮小して利得係数βが
大きくなる。
【００５１】即ち、ＳＡ−ＭＯＳデバイスは、そのＭＯ
ＳゲートＧとドレインＤ間に形成された相対的に低濃度
の不純物拡散領域ＬＤによって、ドレイン電圧Ｖｄｓに
反比例した利得係数βの自動変調を実現している。そし
て、ドレイン電圧Ｖｄｓが電源電圧Ｖｄと等しいときの
実効ゲート長が耐圧に必要十分な値であればスイッチと
して正しく作動することが期待できる。最大の利得係数
βの値は、加工できる限界のゲート長が小さければ小さ
いほど大きくできるが、一般に、最小ゲート長は、チャ
ネル方向のトンネル電流の抑制限界から、約２０ｎｍ程
度より小さくできないと予想されている。しかし、本発
明のＳＡ−ＭＯＳ素子構造を採用することで、ゲート長
が０．１２μｍから０．０２μｍ程度までは素子の微細
化が可能となり、それによるＬＳＩの高性能化トレンド
がある程度維持できる効果を期待できる。
【００５２】実施例２ 図１０に、本発明のＳＡ−ＭＯＳ素子の構成の他の実施
形態を示す。この実施例においては、非対称な低濃度不
純物拡散領域が、図６（実施例１）に示す形状を折り返
す形態である。このように、低濃度不純物拡散領域はソ
ースとドレイン間で非対称な形状であればよい。この実
施形態は、長いゲート幅Ｗの素子に有効である。ＳＡ−
ＭＯＳデバイスにおける利得係数βの自動変調特性は、
ゲートとソース・ドレイン間の低濃度不純物拡散領域の
抵抗値とドレイン電圧Ｖｄｓによる変調度合いによって
決定されるので、図１０に記号ＤｃやＤｗで示すＭＯＳ
ゲートと低濃度不純物拡散領域の相対的形状、寸法およ
びその深さと濃度によって決まる。
【００５３】実施例３ 図１１に、ＳＡ−ＭＯＳ素子の構成のさらに他の実施形
態を示す。この実施例においては、非対称な低濃度不純
物拡散領域を、ゲートを折り曲げることによって実現し
ている。この実施例では、長いゲート幅の素子でしか
も、Ｄｗが長い場合に有効である。この実施例の場合で
も、図１１にＤｃやＤｗで示す、低濃度不純物拡散領域
の深さと濃度によってＳＡ−ＭＯＳデバイスの自動利得
変調特性が決まる。
【００５４】実施例４ 図１２に、ＳＡ−ＭＯＳ素子の構成のさらに他の実施形
態を示す。この実施例においては、ソースとドレインの
非対称なコンタクトの位置の近傍のみに本来のソース・
ドレインの不純物拡散を施し、その他の領域を低濃度不
純物拡散領域ＬＤとしている。また、図１２下図に示す
ように、ソースＳ側については、コンタクト近傍以外に
は不純物拡散領域を形成せず、基板（若しくはウエル）
のままの不純物状態とする。この実施例のように、低濃
度不純物拡散領域ＬＤはソースＳとドレインＤ間で非対
称な形状であれば何でもよい。この実施例によるとき
は、各種拡散領域の形成が容易になるとともに、ドレイ
ン電圧Ｖｄｓが高いときの耐圧を高めることができる。
この実施例におけるＳＡ−ＭＯＳデバイスの自動利得変
調特性は、低濃度不純物拡散領域の抵抗値とドレイン電
圧Ｖｄｓによる変調度合いによって決定されるので、図
１２に示すＤｃやＤｒで特徴づけられる低濃度不純物拡
散領域の形状およびその深さと濃度によって決まる。
【００５５】実施例５ 図１３に、ＳＡ−ＭＯＳ素子における低濃度不純物拡散
領域の形状に関する微細化則を示す。図１３の最上段
は、従来のＭＯＳ型素子を示しており、ゲート長が０．
１２μｍ程度である。そこで、ゲート長を０．１２μｍ
程度以下に縮小する場合には、ＳＡ−ＭＯＳ素子構造を
用いる。図１３における中段および下段の図は、縮小し
たＳＡ−ＭＯＳ素子の例を示している。この実施例で
は、最上段に示す素子を０．８倍のスケールに縮小した
ものが中段の素子であり、０．２倍のスケールに縮小し
たものが下段の図に示す素子である。ＳＡ−ＭＯＳ素子
において微細化を進めるに際しては、ソースとドレイン
のコンタクト間の最短距離をほぼ一定にする条件で、低
濃度不純物拡散領域の形状を決定する方法が考えられ
る。この条件は、ドレイン電圧Ｖｄｓが電源電圧Ｖｄに
等しいときに最大となるべき実効ゲート長がソースとド
レインのコンタクト間の最短距離に対応しているからで
あり、電源電圧を一定にした場合の、トランジスタＯＦ
Ｆ時の電流遮断可能な耐圧を確保するのに必要な条件で
ある。但し、電源電圧をスケール縮小する場合には、そ
れに応じてソースとドレインのコンタクト間の最短距離
を小さくすることも可能である。図１２に示す実施例に
おいても、同様の縮小ルールを適用できる。
【００５６】実施例６ この実施例においては、ＳＡ−ＭＯＳ素子が、従来のＭ
ＯＳ素子と同様に、全ての論理回路で利用できることを
説明する。ＳＡ−ＭＯＳ素子には、ＭＯＳトランジスタ
と同様に、ｐ−ｃｈとｎ−ｃｈの２種類のチャネルタイ
プがあり、各々の記号を、図１４に示す。図１５に、Ｓ
Ａ−ＭＯＳ素子で構成されたインバータ回路の一例を示
す。従来のＣＭＯＳ論理回路におけるｐ−ｃｈとｎ−ｃ
ｈのＭＯＳトランジスタと各々置き換えるだけの、つま
り、何ら回路変更を要しない回路構成である。このイン
バータと同様に、ＳＡ−ＭＯＳ素子で全ての論理回路を
構成することができる。ＳＡ−ＭＯＳ論理回路の動作を
説明する。各々のＳＡ−ＭＯＳ素子は、各々のソース・
ドレイン電圧Ｖｄｓに反比例してその利得係数βが変調
される特徴を有する。図１６に、図１５に示す回路内の
各ノードにおける信号レベルと各ＳＡ−ＭＯＳ素子の利
得係数βの時間的変化を示す。出力ノードＯＵＴには、
その負荷容量とトランジスタの駆動能力によって決まる
遅延時間を経て入力信号の反転信号が現れる。そして、
各々のＳＡ−ＭＯＳ素子では、各々のソース・ドレイン
電圧Ｖｄｓに反比例した利得係数βの変調が実現され
る。このソース・ドレイン電圧Ｖｄｓに反比例した動的
な利得係数βの最適化によって、各々のＳＡ−ＭＯＳ素
子は効率的な駆動能力を発揮することができる。即ち、
この回路動作において各々のＳＡ−ＭＯＳ素子は、ソー
ス・ドレイン電圧Ｖｄｓが小さくなるに従って素子のゲ
ート長が実質的に微細化されてソース・ドレイン電流Ｉ
ｄｓを大きく取るような動的な適応を実現し、素子微細
化による論理回路の高速化を実現する。而して、本発明
のＳＡ−ＭＯＳ素子は、従来の多くのＬＳＩ回路に適用
することが可能であり、広範囲のＬＳＩに対してさらな
る高集積化、高速化、低消費電力化など幅広い貢献がで
きる。
【００５７】実施例７ 本発明のＳＡ−ＭＯＳ素子による論理回路構成と同様の
効果が期待できる、他の回路構成の例について説明す
る。この実施例では、出願人が先に提案した Adjustabl
e β ＭＯＳ（略称：Ａ−ＭＯＳ）（特願２００１−０
１８１３３「半導体素子」を用いて回路を行使する。そ
こで先ず、Ａ−ＭＯＳの概要を説明する。図１７に、Ａ
−ＭＯＳ素子の基本的構成を示す。Ａ−ＭＯＳデバイス
の構造上の特徴は、通常のＭＯＳゲートに対してある一
定角度をなす制御ゲートを追加設置している点にある。
制御ゲートＣＧは、図１７に示すように、ＭＯＳゲート
とは別の層を用いてＭＯＳゲートに重ねるように形成す
ることができる。制御ゲート下のチャネル部分は、チャ
ネルの不純物濃度をＭＯＳゲート部と変えて、チャネル
コンダクタンスを独立に調整可能である。Ａ−ＭＯＳの
基本構造は、通常のＭＯＳゲートとソース若しくはドレ
イン間で制御ゲート領域が実質的に三角形をなし、ＭＯ
Ｓゲートを挟んでこれらの領域は実質的に四角形を形成
していることによって特徴づけられる。
【００５８】Ａ−ＭＯＳは、制御ゲートの電圧値によっ
て、制御ゲート下チャネルの抵抗値を制御することでＭ
ＯＳゲート下チャネルにかかる（ソース・ドレイン間
の）電界の向きを変調し、実効的なゲート幅を変えるこ
とによって利得係数βによる電圧制御を可能にしてい
る。Ａ−ＭＯＳ素子にも、ＳＡ−ＭＯＳと同様に、ｐ−
ｃｈとｎ−ｃｈの２種類のチャネルタイプがあり、各々
の記号を、図１８に示す。
【００５９】図１９に、Ａ−ＭＯＳ素子で構成されたイ
ンバータ回路の一例を示す。従来のＣＭＯＳ論理回路に
おけるｐ−ｃｈとｎ−ｃｈのＭＯＳトランジスタを、ｐ
−ｃｈとｎ−ｃｈのＡ−ＭＯＳと各々置き換え、Ａ−Ｍ
ＯＳの制御ゲートと入力ノードの間に抵抗を挿入する回
路構成である。このインバータの例と同様に、Ａ−ＭＯ
Ｓ素子で全ての論理回路を構成することができる。この
Ａ−ＭＯＳ回路構成によって、各々のＡ−ＭＯＳトラン
ジスタは、ソース・ドレイン電圧Ｖｄｓに反比例して利
得係数βが変調される特性が実現される。
【００６０】図２０に、図１９に示す回路内の各ノード
における信号レベルと各Ａ−ＭＯＳトランジスタの利得
係数βの時間的変化を示す。出力ノードのＯＵＴには、
その負荷容量とトランジスタの駆動能力によって決まる
遅延時間を経て入力信号の反転信号が現れる。抵抗を介
して入力ノードに接続された各Ａ−ＭＯＳの制御ゲート
ＣＧは、その抵抗値と制御ゲートの容量に比例した遅延
時間の後に入力信号と同じ電圧レベルとなる。ここで
は、入力と制御ゲートの間に挿入された抵抗の抵抗値
を、制御ゲート信号の遅延が出力信号の遅延と同じにな
るように調整した場合を示している。その結果、各々の
Ａ−ＭＯＳトランジスタは、各々のソース・ドレイン電
圧Ｖｄｓに反比例した利得係数βの変調を実現すること
ができる。而して、Ａ−ＭＯＳ素子を用いた場合も、当
該回路構成とすることによって、ＳＡ−ＭＯＳ素子を用
いた場合と同様の効果を奏する。
【００６１】実施例８ 図１９に示す、実施例７における、Ａ−ＭＯＳ素子を用
いた論理回路において、入力ノードと制御ゲートノード
の間に挿入されている抵抗の抵抗値を実質的にゼロにす
る場合の回路構成の実施例を、図２１に示す。この実施
例においても、結果的には同様の効果を奏する。図２１
に示す回路構成は、実質的にＡ−ＭＯＳ素子のゲートと
制御ゲートが接続されていることと等価である。Ａ−Ｍ
ＯＳ素子のゲートと制御ゲートを電気的に接続すると、
ゲート電圧Ｖｇに比例してその利得係数βを自動的に変
調するＭＯＳ素子となる。そこで、Ａ−ＭＯＳ素子のゲ
ートと制御ゲートを共通にした新たなＭＯＳ素子を、ゲ
ートと制御ゲートが融合したという意味で、以下、Merg
ed gate-Adjusting β ＭＯＳ（略称：ＭＡ−ＭＯＳ）
と称する。その記号を、図２２に示す。
【００６２】ＭＡ−ＭＯＳの、ソース・ドレイン電流Ｉ
ｄｓ−ソース・ドレイン電圧Ｖｄｓ特性について説明す
る。図２３に、Ａ−ＭＯＳの制御ゲート下のコンダクタ
ンスがゲート下のコンダクタンスよりも十分に高い場合
の、ゲート電圧Ｖｇと制御ゲート電圧Ｖｃｇが各々０と
Ｖｄ（ｎ−ｃｈの場合、ｐ−ｃｈの場合は逆）のときの
４通りについて、Ａ−ＭＯＳのＩｄｓ−Ｖｄｓ特性を示
す。利得係数βは、制御ゲート電圧ＶｃｇがＶｄのとき
には大きく、制御ゲート電圧Ｖｃｇが０のときには小さ
くなる。逆に、耐圧は、制御ゲート電圧ＶｃｇがＶｄの
ときには小さく、制御ゲート電圧Ｖｃｇが０のときには
大きくなる。ここで、ＭＡ−ＭＯＳ素子の場合は、ゲー
トと制御ゲートが接続されているので、ゲート電圧Ｖｇ
＝制御ゲート電圧Ｖｃｇとなり、図２３に太線で示す特
性となって耐圧が高く、トランジスタＯＮ時の利得係数
βが高い特性を実現できる。但し、ＭＡ−ＭＯＳ素子
は、ソース・ドレイン間の電圧に無関係に利得係数βを
変調するので、トランジスタＯＮ時には必ずソース・ド
レイン間の電圧が低くなるような回路構成でなければな
らない。トランジスタＯＮ時にソース・ドレイン間の電
圧が高くなるような回路では、耐圧が保てず過大な貫通
電流が流れる虞がある。従って、ＭＡ−ＭＯＳ素子は、
ＣＭＯＳ論理回路にのみ適用が可能である。
【００６３】実施例９ 図２４に、ＭＡ−ＭＯＳ素子の構成の一例を示す。ゲー
トの一部に対して比較的高いコンダクタンスの領域を、
ソース・ドレインに対して非対称に形成したことに特徴
を有する。但し、ソースからドレイン間のチャネル部分
に、通常のコンダクタンスの部分が必ず残るようにしな
ければならない。ここで、ゲート電圧が高いときに利得
係数βを可及的に大きくするために、比較的高いコンダ
クタンス部分のコンダクタンスをできるだけ大きくする
ことと、通常のコンダクタンスのチャネル部分の実効的
ゲート幅を大きくすることが望ましい。しかし、それら
はトランジスタＯＦＦ時に電流を完全に遮断するための
耐圧を保つことが制限条件となる。
【００６４】図２５に、ＭＡ−ＭＯＳ素子の縮小例を示
す。ＭＡ−ＭＯＳ素子の微細化は、電源電圧Ｖｄが一定
の場合、トランジスタＯＦＦ時の耐圧を確保するための
ゲート長Ｌ一定かつゲート幅Ｗ方向の縮小と、比較的高
いコンダクタンス領域の相対的拡張に特徴を有する。素
子の微細化に伴って、ゲート内に残された通常のコンダ
クタンス部分の実効的なゲート長が縮小されることで利
得係数βの向上を図る。
【００６５】
【発明の効果】本発明によれば、従来のＭＯＳ素子にお
ける物理的制約による微細化の隘路を克服して、構造
上、比較的容易に素子の微細化を実現することができ、
広範囲のＬＳＩに対してさらなる高集積化、高速化、低
消費電力化など幅広い貢献ができる。
【００６６】請求項１４乃至請求項１７に記載の発明に
よるときは、ＣＭＯＳ論理回路のみに適用範囲が限定さ
れるが、耐圧が高く、トランジスタＯＮ時の利得係数β
が高い特性を実現できる。
【図面の簡単な説明】
【図１】本発明のＳＡ−ＭＯＳのＩ−Ｖ特性を示すグラ
フ
【図２】電源電圧Ｖｄ一定縮小に伴うＳＡ−ＭＯＳの駆
動能力と負荷の関係を示すグラフ
【図３】電源電圧Ｖｄ −０．５縮小に伴うＳＡ−ＭＯＳ
の駆動能力と負荷の関係を示すグラフ
【図４】本発明の半導体素子の微細化トレンドを示すグ
ラフ
【図５】本発明の半導体素子の微細化に伴うＬＳＩ性能
トレンドを示すグラフ
【図６】本発明の半導体素子の構造の一実施例を示す平
面図
【図７】本発明の半導体素子の構造の一実施例を示す縦
断面図
【図８】本発明の半導体素子の利得係数β変調メカニズ
ムを示す平面図（ソース・ドレイン電圧Ｖｄｓが高い場
合）
【図９】本発明の半導体素子の利得係数β変調メカニズ
ムを示す平面図（ソース・ドレイン電圧Ｖｄｓが低い場
合）
【図１０】本発明の半導体素子の構造の他の実施例を示
す平面図
【図１１】本発明の半導体素子の構造の他の実施例を示
す平面図
【図１２】本発明の半導体素子の構造の他の実施例を示
す平面図
【図１３】本発明の半導体素子における素子微細化を示
す一実施例を示す平面図
【図１４】本発明の半導体素子の記号例を示すダイアグ
ラム
【図１５】本発明の半導体素子を用いた論理回路構成の
一実施例を示すダイアグラム
【図１６】本発明の半導体素子を用いた論理回路構成の
動作を示すダイアグラム
【図１７】本発明に関連する半導体素子の構造の一例を
示す平面図
【図１８】本発明に関連する半導体素子の記号例を示す
ダイアグラム
【図１９】本発明に関連する半導体素子を用いた論理回
路の一例を示すダイアグラム
【図２０】本発明に関連する半導体素子を用いた論理回
路の動作を示すダイアグラム
【図２１】本発明に関連する半導体素子を用いた論理回
路の他の例を示すダイアグラム
【図２２】請求項１４に記載の発明の半導体素子の記号
例を示すダイアグラム
【図２３】請求項１４に記載の発明の半導体素子のＩ−
Ｖ特性を示すグラフ
【図２４】請求項１４に記載の発明の半導体素子の構造
の一実施例を示す平面図
【図２５】請求項１４に記載の発明の半導体素子におけ
る微細化例を示す平面図
【図２６】従来の半導体素子における素子微細化例を示
す斜視図
【図２７】従来の半導体素子における素子微細化トレン
ドを示すグラフ
【図２８】従来の半導体素子におけるスケール縮小に伴
う素子のＩ−Ｖ特性を示すグラフ
【図２９】従来の半導体素子における電界一定縮小に伴
う素子の駆動能力と負荷の関係を示すグラフ
【図３０】従来の半導体素子における絶縁膜厚（ゲート
酸化膜厚）ＴＯＸ一定縮小に伴う素子の駆動能力と負荷
の関係を示すグラフ
【図３１】従来の半導体素子における半導体素子の微細
化に伴うＬＳＩ性能トレンドを示すグラフ
【符号の説明】 Ｓ ソース Ｄ ドレイン Ｇ ゲート Ｃ コンタクト ＨＤ 高濃度不純物拡散層 ＬＤ 低濃度不純物拡散層 ＣＨｅ 実効的ゲートチャネル ＤＬ 空乏層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 27/08 ３２１Ｄ ３２１Ｅ ３２１Ｋ

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 ソース・ドレイン間の電圧の高さに対応
    して利得係数βが変調されることを特徴とする半導体素
    子。
  2. 【請求項２】 利得係数βが、ソース・ドレイン間の電
    圧の高さに反比例して変調されるものである請求項１に
    記載の半導体素子。
  3. 【請求項３】 ソースおよびドレインとゲート下チャネ
    ルの間に、ソースおよびドレインの不純物拡散領域に比
    し低濃度の不純物拡散領域が、ゲートが延在する中心線
    に関し非対称な形状で形成されている構造を有するもの
    である請求項１に記載の半導体素子。
  4. 【請求項４】 ソースおよびドレインとゲート下チャネ
    ルの間の、低濃度不純物拡散領域の形状および大きさを
    設定することにより利得係数βの変調効果を調整する請
    求項３に記載の半導体素子。
  5. 【請求項５】 ソースおよびドレインの電極コンタクト
    ホールの間隔を設定することにより利得係数βの変調効
    果を調整する請求項３に記載の半導体素子。
  6. 【請求項６】 ソースおよびドレインとゲート下チャネ
    ルの間の、低濃度不純物拡散領域における不純物濃度を
    設定することにより利得係数βの変調効果を調整する請
    求項３に記載の半導体素子。
  7. 【請求項７】 ソースとドレインの最近接コンタクトの
    距離が常にほぼ一定となるように、微細化則に基づき形
    成した請求項３に記載の半導体素子。
  8. 【請求項８】 ソース・ドレイン間の電圧の高さに対応
    して利得係数βが変調される半導体素子を構成要素とす
    ることを特徴とする半導体集積回路。
  9. 【請求項９】 利得係数βが、ソース・ドレイン間の電
    圧の高さに反比例して変調される半導体素子を構成要素
    とする請求項８に記載の半導体集積回路。
  10. 【請求項１０】 ｐ型素子およびｎ型素子で構成される
    論理回路であって、半導体素子の利得係数βの変調制御
    ゲートに入力の遅延信号を与える構成を有する請求項８
    に記載の半導体集積回路。
  11. 【請求項１１】 半導体素子の利得係数βの変調制御ゲ
    ートに入力の遅延信号を与える手段が、制御ゲートと入
    力の間に抵抗を挿入するものである請求項１０に記載の
    半導体集積回路。
  12. 【請求項１２】 制御ゲートと入力の間に挿入された抵
    抗値を、当該論理回路の負荷駆動特性によって設定する
    請求項１１に記載の半導体集積回路。
  13. 【請求項１３】 ｐ型素子およびｎ型素子で構成される
    論理回路であって、半導体素子の利得係数βの変調制御
    ゲートに入力信号を与える構成を有する請求項８に記載
    の半導体集積回路。
  14. 【請求項１４】 ゲート電圧の高さに対応して利得係数
    βが変調されることを特徴とする半導体素子。
  15. 【請求項１５】 利得係数βが、ゲート電圧の高さに比
    例して変調されるものである請求項１４に記載の半導体
    素子。
  16. 【請求項１６】 ゲート下チャネルの一部に、チャネル
    コンダクタンス又は相互コンダクタンスが比較的高い領
    域を、ソースからドレイン間のチャネル部分に、通常の
    コンダクタンス領域を残存せしめるとともにソース・ド
    レイン間で非対称となるよう形成した請求項１５に記載
    の半導体素子。
  17. 【請求項１７】 ゲート下チャネルの一部に、チャネル
    コンダクタンス又は相互コンダクタンスが比較的高い領
    域の形状および大きさを設定することにより利得係数β
    の変調効果を調整する請求項１６に記載の半導体素子。
  18. 【請求項１８】 ゲート電圧の高さに対応して利得係数
    βが変調される半導体素子を構成要素とすることを特徴
    とする半導体集積回路。
  19. 【請求項１９】 半導体素子が、ゲート電圧の高さに比
    例して利得係数βが変調されるものである請求項１８に
    記載の半導体集積回路。
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