KR20080038207A - Ｌｄｍｏｓ 트랜지스터 - Google Patents

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엔엑스피 비 브이
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Abstract

본 발명의 LDMOS 트랜지스터(1)는 기판(2), 게이트 전극(10), 기판 콘택트 영역(11), 소스 영역(3), 채널 영역(4) 및 드레인 영역(5)을 포함하고, 드레인 영역(5)은 드레인 콘택트 영역(6) 및 드레인 확장 영역(7)을 포함한다. 드레인 콘택트 영역(6)은 드레인 확장 영역(7) 상에서 연장하는 상부 금속층(23)에 전기적으로 접속되고, 상기 상부 금속층(23)과 드레인 확장 영역(7) 사이에 2㎛ 보다 큰 거리를 갖는다. 이러한 방식으로 드레인 콘택트 영역(6)의 넓이가 감소될 수 있고 LDMOS 트랜지스터(1)의 RF 전력 출력 효율이 향상된다. 다른 실시예에서 소스 영역(3)은 제 1 금속층(21) 대신 실리사이드 층(32)을 통해 기판 콘택트 영역(11)에 전기적으로 접속되며, 그에 따라 소스 영역(3)과 드레인 영역(5) 사이의 용량성 커플링을 감소시키고 LDMOS 트랜지스터(1)의 RF 전력 출력 효율을 더 증가시킨다.

Description

ＬＤＭＯＳ 트랜지스터{LDMOS TRANSISTOR}
본 발명은 LDMOS 트랜지스터에 관한 것이다.
개인 통신 시스템(GSM, EDGE, W-CDMA)용 기지국에서, RF 전력 증폭기는 핵심 구성요소이다. 이러한 전력 증폭기에 있어서, 일반적으로 RF 횡방향 확산 금속 산화물 반도체(Laterally Diffused Metal Oxide Semiconductor) - 일반적으로 LDMOS로 약칭됨 - 트랜지스터는, 이것의 우수한 고전력 성능, 이득 및 선형성 때문에 현재 선호되는 기술 선택이다. 새로운 통신 표준에 의해 요구되는 디맨드를 만족시킬 수 있도록, 일정하게 감소하는 길이를 가지는 LDMOS 트랜지스터의 성능은 지속적으로 향상하고 있다.
반도체 기판 내에 소스 및 드레인 영역을 포함하는 LDMOS 트랜지스터가 개시된 WO 2005/022645에서, 소스 및 드레인 영역은 채널 영역을 통해 상호접속된다. 소스 영역 및 기판은 제 1 금속층을 통해 전기적으로 접속된다. LDMOS 트랜지스터는 또한 채널 영역 내의 전자 분포에 영향을 미치도록 반도체 기판 상에 게이트 전극을 포함한다. 드레인 영역은 드레인 콘택트 영역과, 드레인 콘택트 영역으로부터 채널 영역을 향해 확장하는 드레인 확장 영역을 포함한다. 드레인 콘택트 영역은, 단지 드레인 콘택트 영역 상에서만 연장하고 드레인 확장 영역 상에서는 확장하지 않는 상부 금속층과 드레인 콘택트를 통해 전기적으로 접속된다. 만약 상부 금속층이 드레인 확장 영역 상에서 확장한다면 드레인 확장 영역의 직렬 저항이 보다 더 전압 의존적이 될 수 있고 그에 따라 LDMOS 트랜지스터의 성능을 감소시킬 수 있기 때문에, 이러한 방식으로 상부 금속층이 드레인 확장 영역의 공핍에 부정적으로 영향을 미치는 것을 방지한다. 또한, 상부 금속층은 고전류 성능을 가져야 하기 때문에, 전자이동(electromigration)으로부터 문제를 겪지 않고 고전류 레벨을 견딜 수 있도록 폭이 넓고 두꺼운 상부 금속층이어야 한다. 상부 금속층은 드레인 콘택트 영역 상에서만 연장하는 것이 허용되고 상부 금속층은 고전류 레벨을 견딜 수 있도록 충분히 넓어야 하기 때문에, 드레인 콘택트 영역은 상대적으로 넓은 넓이를 차지하며, 이것은 LDMOS 트랜지스터에 의해 차지되는 총 넓이를 증가시키기 때문에 바람직하지 못하다. 다른 단점은 드레인 콘택트 영역의 상대적으로 넓은 넓이가 상대적으로 높은 LDMOS 트랜지스터의 출력 캐패시턴스를 발생시킨다는 것이다. LDMOS 트랜지스터의 출력 캐패시턴스는, 다른 것보다도, 소스 영역과 드레인 영역 사이의 용량성 커플링에 의해 결정되고, 이는 드레인 확장 영역으로부터 소스 영역으로의 캐패시턴스와 드레인 콘택트 영역으로부터 소스 영역으로의 캐패시턴스를 포함한다. 28V의 전형적인 드레인 바이어스 조건에서 드레인 확장 영역은 거의 완전히 공핍되며, 그에 따라 이러한 전형적인 바이어스 조건에서 LDMOS 트랜지스터의 출력 캐패시턴스는 주로 드레인 콘택트 영역으로부터 소스 영역으로의 캐패시턴스에 의 해 결정된다. 상대적으로 큰 출력 캐패시턴스는 LDMOS 트랜지스터의 RF 출력 전력을 LDMOS의 DC 입력 전력으로 나눈 것으로서 정의되는, LDMOS 트랜지스터의 RF 전력 출력 효율을 감소시킨다.
본 발명의 목적은 향상된 RF 전력 출력 효율을 갖는 LDMOS 트랜지스터를 제공하는 것이다. 본 발명에 따르면, 이러한 목적은 특허청구범위 제 1 항에서 청구된 바와 같은 LDMOS 트랜지스터를 제공함으로써 달성된다.
본 발명에 따른 LDMOS 트랜지스터는 제 1 반도체 유형의 반도체 기판 내에 소스 영역과 드레인 영역을 포함하되, 두 영역 모두 제 2 반도체 유형이고 제 1 반도체 유형의 채널 영역을 통해 상호접속된다. 게이트 전극은 채널 영역 상에서 연장하고 채널 영역 내의 전자 분포에 영향을 미칠 수 있다. 드레인 영역은 드레인 콘택트 영역과, 채널 영역에 인접하는 드레인 확장 영역을 포함한다. 본 발명에 따른 MOS 트랜지스터는 드레인 콘택트를 통해 드레인 콘택트 영역에 전기적으로 접속되는 상부 금속층을 더 포함하고, 이것은 상부 금속층과 드레인 확장 영역 사이에 실질적으로 2㎛ 보다 큰 거리를 갖고 드레인 확장 영역 상에서 연장한다. 본 발명은, 만약 상부 금속층이 드레인 확장 영역의 공핍에 거의 영향을 미치지 않도록 상부 금속층과 드레인 확장 영역 사이의 거리를 설정한다면, 상부 금속 층이 LDMOS 트랜지스터의 성능에 영향을 미치지 않으면서 드레인 확장 영역 상에서 연장하는 것을 허용하는 것이 가능해진다는 통찰에 기초한다. 그에 따라 드레인 콘택트 영역에 대해 동일하게 큰 크기를 가질 필요 없이 원하는 전류 성능을 획득하는 데에 임의의 크기의 상부 층을 제공하는 것이 가능해진다. 또한, 드레인 콘택트 영역의 넓이가 상부 금속층의 크기만큼 커야할 필요가 없기 때문에, 드레인 콘택트 영역의 넓이가 종래 기술에 비하여 감소될 수 있으며 그에 따라 LDMOS 트랜지스터의 출력 캐패시턴스도 감소될 수 있다. 감소된 출력 캐패시턴스는 바람직하게 LDMOS 트랜지스터의 RF 전력 출력 효율을 증가시킨다.
다른 장점은 드레인 콘택트 영역의 넓이의 감소가 LDMOS 트랜지스터에 의해 소비되는 총 넓이의 감소를 가능케 한다는 것이다.
또한, 상부 금속층과 드레인 콘택트 영역 사이의 거리는 상부 금속층이 피드백 캐패시턴스에 영향을 미치지 않도록 설정된다. 피드백 캐패시턴스는 드레인 영역과 게이트 전극 사이의 캐패시턴스이다. 상부 금속층과 드레인 콘택트 영역 사이의 보다 짧은 거리는 피드백 캐패시턴스를 증가시킴으로써 LDMOS 트랜지스터의 RF 성능을 감소시킬 수 있다.
또한, 상부 금속층과 드레인 확장 영역 사이의 거리는 제로 게이트 전압(BVdss)에서 LDMOS 트랜지스터의 드레인에서 소스로의 항복전압은 상부 금속층에 의해 영향받지 않는다. 상부 금속층과 드레인 콘택트 영역 사이의 보다 짧은 거리는 불리하게 LDMOS 트랜지스터의 드레인에서 소스로의 항복전압을 감소시킨다.
본 발명에 따른 LDMOS 트랜지스터의 제 1 실시예에서, 상부 금속층과 드레인 확장 영역 사이의 거리는 5㎛ 이다. 이 거리에서 LDMOS 트랜지스터의 성능에 대한 상부 금속층의 영향은 충분히 작은 것으로 나타났다.
본 발명에 따른 LDMOS 트랜지스터의 제 2 실시예에서, 드레인 콘택트를 통한 드레인 콘택트 영역으로의 전기적 접속부는 적어도 하나의 중간 금속층과, 중간 금속층과 상부 금속층 사이의 적어도 하나의 금속-중간 콘택트를 포함한다. 적어도 하나의 중간 층을 삽입하는 것은 바람직하게 상부 금속층과 드레인 확장 영역 사이의 거리를 증가시키고 바람직하게 LDMOS 트랜지스터 및 IC(집적 회로) 상의 다른 디바이스의 상호접속부 구성에 대해 어느 정도 자유를 제공한다.
본 발명에 따른 LDMOS 트랜지스터의 제 3 실시예에서, 상부 금속층은 Al과 Cu의 혼합물을 포함한다. 상부 금속층의 길이가 드레인 콘택트 영역의 넓이에 의해 제한되지 않기 때문에, Au와 비교하여 보다 흔하고 싼 금속 재료의 사용을 허용한다. Al과 Cu의 혼합물 재료는 Au와 동일한 고전류 레벨을 견딜 수 없기 때문에, 상부 금속층은 종래 기술의 상부 금속층보다 넓은 폭을 가짐으로써 상부 금속층이 전자이동에 의한 문제를 겪지 않고 종래 기술과 동일한 고전류 레벨을 견디는 것을 가능케 한다.
본 발명에 따른 LDMOS 트랜지스터의 제 4 실시예에서, 제 1 LDMOS 트랜지스터의 드레인 콘택트 영역은 제 2 LDMOS 트랜지스터의 드레인 콘택트 영역과 공유되며, 이때 제 2 LDMOS 트랜지스터는 제 1 LDMOS 트랜지스터에 대해 거울-대칭형이다. 이 실시예에서 드레인 콘택트 영역의 감소된 넓이에 관련된 장점은 두 개의 LDMOS 트랜지스터들에 의해 공유되고, 이것은 IC 상의 LDMOS 트랜지스터들에 의해 차지되는 총 넓이를 더 감소시킬 것이다.
제 5 실시예에서 LDMOS 트랜지스터는 소스 영역과 인접하는 제 1 반도체 유형의 기판 콘택트 영역을 포함하되, 기판 콘택트 영역과 소스 영역은 실리사이드 층을 통해 전기적으로 접속된다. 실리사이드 층은, 종래 기술에서 기판 콘택트 영역과 소스 영역을 전기적으로 접속시키는 데에 사용되었던 제 1 금속층보다 얇으며, 실리사이드 층의 치수가 표준 금속층의 치수보다 작기 때문에, 피드백 캐패시턴스를 더 감소시키고 LDMOS 트랜지스터의 RF 전력 출력 효율을 더 증가시킨다.
제 6 실시예에서 LDMOS 트랜지스터는 게이트 전극과 드레인 콘택트 영역 사이에 차폐층을 포함하며, 이 차폐층은 드레인 확장 영역의 일부분 상에서 연장한다. 차폐층의 삽입은 게이트 전극과 드레인 영역 간의 피드백 캐패시턴스를 감소시키므로, LDMOS 트랜지스터의 RF 성능에 있어서 바람직하다.
도 1은 종래 기술에 따른 LDMOS 트랜지스터의 개략적인 단면도,
도 2는 본 발명의 실시예에 따른 LDMOS 트랜지스터의 개략적인 단면도,
도 3은 본 발명의 제 2 실시예에 따른 LDMOS 트랜지스터의 개략적인 단면도,
도 4는 본 발명의 제 3 실시예에 따른 LDMOS 트랜지스터의 개략적인 단면도.
본 발명의 이러한 측면들과 다른 측면들은 도면들을 참조로 하여 기술될 것이며 더욱 명료해질 것이다.
도면들은 실제 축적대로 도시되지 않았다. 전반적으로, 동일한 구성요소들은 도면들에서 동일한 참조 번호로 표시되었다.
도 1은 종래 기술에 따른 종래의 LDMOS 트랜지스터(99)의 단면도를 도시한 것으로, 이 경우에는 p-형 실리콘인 반도체 재료의 기판(2)과, 그 위에 형성된 p-형 에피택셜 층(12)을 포함한다. LDMOS 트랜지스터(99)는 n-형 소스 영역(3), n-형 드레인 영역(5)과, 실리사이드 층이 선택적으로 제공될 수 있고 이 예에서는 횡방향으로 확산된 p-형 영역인 채널 영역(4) 상에서 연장하는 폴리실리콘 게이트 전극(10)을 더 포함한다. 소스 영역(3)과 드레인 영역(5)은 채널 영역(4)을 통해 상호 접속된다. p-형 기판 콘택트 영역(11)은 기판(2)과 전기적으로 접속하고, 소스 영역(3)이 채널 영역(4)과 인접하는 변에 대향하는 변에서 소스 영역(3)과 인접한다. 채널 영역(4), 기판 콘택트 영역(11), 소스 영역(3) 및 드레인 영역(5)은 에피택셜 층(12) 내에 제공된다. 게이트 전극(10)은 예를 들어 열적 성장된 실리콘 이산화물을 포함하는 게이트 산화물 층(18)에 의해 기판(2)으로부터 분리된다. 소스 영역(3)은 소스 콘택트(41), 제 1 금속층(21) 및 기판 콘택트(40)를 통해 기판 콘택트 영역(11)에 전기적으로 접속된다. 그러므로 소스 영역(3)은, 기판 콘택트 영역(11)을 통해 기판(2)의 바닥 표면에 전기적으로 접속된다.
드레인 영역(5)은 LDMOS 트랜지스터(99)의 고전압 동작을 수용하는 n-형 드레인 확장 영역(7)과, n-형 드레인 콘택트 영역(6)을 포함한다. 드레인 확장 영역(7)은 드레인 콘택트 영역(6)보다 낮은 도핑 레벨을 갖고 LDMOS 트랜지스터(99)의 최대 출력 전력에 최적화된다. 드레인 확장 영역(7)은 또한 디바이스의 수명을 증가시키는 복수의 다른 유형의 도핑 레벨들을 포함할 수도 있음을 인지해야 한다.
LDMOS 트랜지스터(99)는 더미 게이트 전극으로서의 역할을 하고 피드백 캐패시턴스를 증가시키는 차폐층(31)을 더 포함한다. 이 경우에서 차폐층(31)은 게이트 전극(10)과 드레인 확장 영역(7)의 일부분 상에서 연장하고, 예를 들어 플라스마 산화물을 포함하는 절연층(14)에 의해 게이트 전극(10)으로부터 분리된다. 차폐층(31)은 게이트 산화물 층(18) 및 절연층(14)에 의해 에피택셜 층(12)으로부터 분리되고, 그러므로 드레인 확장 영역(7)으로부터 분리된다. 게이트 전극(10) 및 드레인 확장 영역(7)에 대한 차폐층(31)의 가까운 근접성 때문에, 드레인 확장 영역(7) 내의 전기장 분포도가 증가하고, 그에 따라 RF 성능에 유리한 피드백 캐패시턴스가 감소한다.
드레인 콘택트 영역(6)은 드레인 영역(5)을 각각 드레인 콘택트(20)와 제 1 금속-중간(inter-metal) 콘택트(22)를 통해 제 1 금속층(21)과 상부 금속층(23)에 전기적으로 접속시키는 데에 사용된다. 이 예에서, 상부 금속층(23)과 드레인 확장 영역(7) 사이의 거리는 2㎛이다. 드레인 항복전압 및 출력 캐패시턴스로의 소스와 같은 LDMOS 트랜지스터(99)의 성능은, 상부 금속층(23)이 드레인 확장 영역(7) 상에서 연장할 때 부정적인 영향을 미침이 밝혀졌다. 따라서, LDMOS 트랜지스터(99)의 성능에 대한 금속층의 부정적인 영향을 방지하기 위해 제 1 금속층(21) 및 상부 금속층(23)은 모두 드레인 확장 영역(7) 상에서 연장하지 않는다. 상부 금속층(23)은, 예를 들어 폭, 두께의 길이를 가지며, 이들은 상부 금속층(23)이 전자이동에 의한 문제를 겪지 않고 고전류 레벨을 견디도록 충분히 넓다. 또한, 상부 금속층(23)의 재료는 Au를 포함하며, 이 재료는 전자이동에 의한 문제를 겪지 않고 Al 및 Cu와 같은, 보다 종래의 다른 재료들에 비하여 보다 높은 전류 레벨을 견딜 수 있다. 상부 금속층(23)은 넓은 폭을 갖지만 드레인 확장 영역(7) 상에서는 연장할 수 없기 때문에, 드레인 콘택트 영역(6)의 넓이는 비교적 넓다. 드레인 콘택트 영역(6)의 넓은 면적은 복수의 드레인 및 제 1 금속-중간 콘택트(20, 22)의 적용을 허용한다.
도 2는 본 발명에 따른 LDMOS 트랜지스터(1)의 제 1 실시예의 단면도를 도시한다. 종래 기술의 LDMOS 트랜지스터(99)와 유사한 LDMOS 트랜지스터(1)는, 기판(2), 기판 콘택트 영역(11), 에피택셜 층(12), 게이트 전극(10), 차폐층(31), 절연층(14), 게이트 산화물 층(18), 채널 영역(4), 소스 영역(3), 및 드레인 콘택트 영역(6)과 드레인 확장 영역(7)을 포함하는 드레인 영역(5)을 포함한다.
종래 기술의 LDMOS 트랜지스터(99)와의 주요 차이점은 본 발명에 따른 LDMOS 트랜지스터(1)의 상부 금속층(23)이 드레인 콘택트 영역(7)과 상부 금속층(23) 사이에서 예로서 5㎛의 길이(723)를 갖고 드레인 확장 영역(7) 상에서 연장한다는 것이다. 다른 차이점은 상부 금속층이 IC 기술에서 사용되는 보다 일반적인 재료인 Al과 Cu의 혼합물을 포함한다는 것이다. 이러한 재료는 종래 기술의 LDMOS 트랜지스터(99)에서 적용되었던 재료인 Au와 동일한 고전류 레벨을 견딜 수 없기 때문에, 상부 금속층(23)이 전자이동에 의한 문제를 겪지 않고 종래 기술과 동일한 고전류 레벨을 견딜 수 있도록 하기 위해, 상부 금속층(23)은 종래 기술의 LDMOS 트랜지스터(99)의 상부 금속층보다 넓은 폭을 갖는다. 종래 기술의 LDMOS 트랜지스터(99)와의 또 다른 차이점은, 이 실시예에서 드레인 콘택트 영역(6)이 드레인 콘택트(20), 제 1 금속층(21), 제 1 금속-중간 콘택트(22), 제 2 금속층(24), 제 2 금속-중간 콘택트(25), 제 3 금속층(26) 및 제 3 금속-중간 콘택트(27)를 통해 상부 금속층에 전기적으로 접속된다는 점이다. 이러한 금속층들과 금속-중간 콘택트들의 적층은, 상부 금속층(23)이 LDMOS 트랜지스터의 성능에 대한 영향 없이 드레인 확장 영역(7) 상에서 연장하는 것을 허용하기에 충분히 넓은, 상부 금속층(23)과 드레인 확장 영역(7) 간의 거리(723)를 형성한다. 또한 추가의 금속 층들을 제공함으로써 LDMOS 트랜지스터들 및 IC 상의 다른 디바이스들에서 보다 적은 영역을 소비하는 상호접속부 구성을 설계하는 것이 보다 자유로워질 수 있다.
드레인 콘택트 영역(6)은 하나의 드레인 콘택트(20)를 갖는 제 1 금속층(21)에 전기적으로 접속되며, 이는 드레인 콘택트 영역(6)의 실질적인 넓이 감소를 가능케 한다. 이 영역은 드레인 콘택트(20)의 크기 및 적용된 기술의 리소그래픽 성능에 의해 정의된다. 드레인 콘택트 영역(6)의 감소된 넓이는 출력 캐패시턴스의 감소에 의해 LDMOS 트랜지스터(1)의 RF 전력 출력 효율을 향상시킨다.
도 3은 본 발명에 따른 LDMOS 트랜지스터(1)의 제 2 실시예의 단면도를 도시한다. 이 실시예에서 소스 영역(3) 및 기판 콘택트 영역(11)은, 제 1 금속층(21)보다 얇고 소스 영역(3)과 드레인 영역(5) 사이의 용량성 커플링을 감소시키는 실리사이드 층(32)을 통해 전기적으로 접속된다. 그러므로 출력 캐패시턴스는 LDMOS 트랜지스터(1)의 RF 전력 출력 효율의 추가적인 증가에 따라 감소된다.
도 4는 본 발명에 따른 LDMOS 트랜지스터(1)의 제 3 실시예의 단면도를 도시한 것으로, 여기에서 LDMOS 트랜지스터(1)의 드레인 콘택트 영역(6)은, 축 A-A'를 따라 LDMOS 트랜지스터(1)에 대해 거울식-대칭(mirror symmetrical)인 제 2 LDMOS 트랜지스터(91)의 드레인 콘택트 영역(6)과 공유된다. 또한, 두 개의 LDMOS 트랜지스터들(1, 91)은 드레인 콘택트 영역(6)의 감소된 넓이에 관한 장점을 공유한다. 이러한 방식에서 LDMOS 트랜지스터(1) 및 제 2 LDMOS 트랜지스터(91)에 의해 차지되는 넓이는 LDMOS 트랜지스터(1) 및 LDMOS 트랜지스터(91)가 각각 그들 자신의 개별적인 드레인 콘택트 영역(6)을 갖는 경우보다 더 작다.
LDMOS 트랜지스터(1) 상에서 수행된 측정의 결과는 종래 기술의 LDMOS 트랜지스터(99)에 비교하여 측정 조건에 따라 약 4%.의 RF 전력 출력 효율의 증가를 나타낸다. 또한, 출력 캐패시턴스는 종래 기술의 LDMOS 트랜지스터(99)에 비교하여 측정 조건에 따라 약 15%만큼 감소된다.
요약하면, 본 발명의 LDMOS 트랜지스터는 기판, 게이트 전극, 기판 콘택트 영역, 소스 영역, 채널 영역 및 드레인 영역을 포함하되, 드레인 영역은 드레인 콘택트 영역 및 드레인 확장 영역을 포함한다. 드레인 콘택트 영역은 드레인 확장 영역 상에서 연장하는 상부 금속층에 전기적으로 접속되며, 상부 금속층과 드레인 확장 영역 간에 2㎛보다 큰 거리를 갖는다. 이러한 식으로 드레인 콘택트 영역의 넓이가 감소될 수 있고 LDMOS 트랜지스터의 RF 전력 출력 효율이 증가한다. 다른 실시예에서 소스 영역은 제 1 금속층 대신 실리사이드 층을 통해 기판 콘택트 영역에 전기적으로 접속되며, 그에 따라 소스 영역과 드레인 영역 사이의 용량성 커플링을 감소시키고 추가로 LDMOS 트랜지스터의 RF 전력 출력 효율을 증가시킨다.
전술된 실시예들은 본 발명은 제한하기 위한 것이 아닌 설명을 위한 것이며, 당업자들은 첨부된 특허청구범위의 범주로부터 벗어나지 않는 다수의 다른 실시예들을 설계할 수 있을 것이다. 특허청구범위에서, 괄호들 내에 위치한 임의의 참조번호들이 특허청구범위를 제한하는 것으로 간주되어서는 안된다. "포함하는"이라는 단어는 특허청구범위 내에 나열되지 않은 다른 소자들 또는 단계들의 존재를 제외시키는 것이 아니다. 또한 소자들을 단수로서 기술하는 것이 복수 개의 소자의 존재를 제외시키는 것은 아니다.

Claims (8)

  1. 제 1 반도체 유형의 반도체 기판(2)에 제공된 LDMOS 트랜지스터(1)로서,
    상기 LDMOS 트랜지스터(1)는 소스 영역(3)과 드레인 영역(5)을 포함하고,
    상기 소스 영역(3)과 상기 드레인 영역(5)은 모두 제 2 반도체 유형이고 채널 영역(4)을 통해 상호접속되며,
    상기 채널 영역(4) 상에서 게이트 전극(10)이 연장하고,
    상기 드레인 영역(5)은 드레인 콘택트 영역(6)과, 상기 채널 영역(4)으로부터 상기 드레인 콘택트 영역(6)으로 연장하는 드레인 확장 영역(7)을 포함하고,
    상기 드레인 콘택트 영역(6)은 드레인 콘택트(20)를 통해 상부 금속층(23)에 전기적으로 접속되며,
    상기 상부 금속층(23)은 상기 드레인 확장 영역(7)의 적어도 일부분 상에서 연장하되,
    상기 상부 금속층(23)과 상기 드레인 확장 영역(7) 사이의 거리(723)는 2㎛보다 긴
    LDMOS 트랜지스터.
  2. 제 1 항에 있어서,
    상기 상부 금속층(23)과 상기 드레인 확장 영역(7) 사이의 상기 거리(723)는 5㎛인
    LDMOS 트랜지스터.
  3. 제 1 항에 있어서,
    상기 드레인 콘택트(20)와 상기 상부 금속층(23)은 적어도 하나의 중간 금속층(intermediate metal layer)(21, 24, 26)과 적어도 하나의 금속-중간 콘택트(inter-metal contact)(22, 25, 27)를 통해 전기적으로 접속되는
    LDMOS 트랜지스터.
  4. 제 1 항에 있어서,
    상기 상부 금속층(23)은 Al과 Cu의 혼합물을 포함하는
    LDMOS 트랜지스터.
  5. 제 1 항에 있어서,
    상기 드레인 콘택트 영역(6)은 하나의 드레인 콘택트(20)를 통해 상기 상부 금속층(23)에 전기적으로 접속되는
    LDMOS 트랜지스터.
  6. 제 1 항에 있어서,
    상기 LDMOS 트랜지스터(1)의 상기 드레인 콘택트 영역(6)은 제 2 LDMOS 트랜지스터(91)의 드레인 콘택트 영역(6)과 공유되고,
    상기 제 2 LDMOS 트랜지스터(91)는 상기 LDMOS 트랜지스터(1)에 대해 거울식 대칭(mirror-symmetrical)인
    LDMOS 트랜지스터.
  7. 제 1 항에 있어서,
    상기 LDMOS 트랜지스터(1)는 상기 제 1 반도체 유형의 기판 콘택트 영역(11)을 더 포함하되,
    상기 기판 콘택트 영역(11)은 상기 소스 영역(3)이 상기 채널 영역(4)과 인접하는 변에 대향하는 변에서 상기 소스 영역(3)과 인접하고,
    상기 기판 콘택트 영역(11)과 상기 소스 영역(3)은 실리사이드 층(32)을 통해 전기적으로 접속되는
    LDMOS 트랜지스터.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 게이트 전극(10)과 상기 드레인 콘택트 영역(6) 사이에 차폐층(31)을 더 포함하되,
    상기 차폐층(31)은 상기 드레인 확장 영역(7)의 일부를 커버하는
    LDMOS 트랜지스터.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11561838B2 (en) 2020-08-10 2023-01-24 Coupang Corp. Computerized systems and methods for fail-safe loading of information on a user interface using a circuit breaker

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7859336B2 (en) * 2007-03-13 2010-12-28 Astec International Limited Power supply providing ultrafast modulation of output voltage
US7994761B2 (en) * 2007-10-08 2011-08-09 Astec International Limited Linear regulator with RF transistors and a bias adjustment circuit
WO2009144616A1 (en) * 2008-05-26 2009-12-03 Nxp B.V. Ldmos transistor
WO2009144617A1 (en) * 2008-05-26 2009-12-03 Nxp B.V. Ldmos transistor
EP2321850B1 (en) * 2008-07-22 2014-03-19 Nxp B.V. LDMOS having a field plate
WO2010016008A1 (en) * 2008-08-05 2010-02-11 Nxp B.V. Ldmos with discontinuous metal stack fingers
JP5487852B2 (ja) * 2008-09-30 2014-05-14 サンケン電気株式会社 半導体装置
US8698240B2 (en) * 2010-05-25 2014-04-15 Macronix International Co., Ltd. Double diffused drain metal-oxide-simiconductor devices with floating poly thereon and methods of manufacturing the same
JP5712579B2 (ja) * 2010-11-30 2015-05-07 富士通セミコンダクター株式会社 半導体装置
CN102569381A (zh) * 2010-12-07 2012-07-11 上海华虹Nec电子有限公司 具有屏蔽栅的ldmos结构及其制备方法
CN102723329A (zh) * 2012-07-13 2012-10-10 上海先进半导体制造股份有限公司 一种高密度亚微米高压bcd半导体器件及其工艺方法
CN103855210A (zh) * 2012-12-03 2014-06-11 上海华虹宏力半导体制造有限公司 射频横向双扩散场效应晶体管及其制造方法
CN103871881B (zh) * 2012-12-14 2017-04-05 上海华虹宏力半导体制造有限公司 P型ldmos器件的沟槽及制作方法
US9041127B2 (en) 2013-05-14 2015-05-26 International Business Machines Corporation FinFET device technology with LDMOS structures for high voltage operations
CN104465772A (zh) * 2014-11-10 2015-03-25 上海华虹宏力半导体制造有限公司 高效率射频ldmos器件及其制造方法
US9281379B1 (en) 2014-11-19 2016-03-08 International Business Machines Corporation Gate-all-around fin device
US10205024B2 (en) * 2016-02-05 2019-02-12 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure having field plate and associated fabricating method
US9653410B1 (en) * 2016-03-15 2017-05-16 Nxp Usa, Inc. Transistor with shield structure, packaged device, and method of manufacture
TWI597847B (zh) * 2016-09-05 2017-09-01 新唐科技股份有限公司 高壓半導體裝置
CN106960879B (zh) * 2017-05-23 2020-09-15 上海华虹宏力半导体制造有限公司 一种改善射频开关特性的mosfet结构
US20200144381A1 (en) * 2018-11-07 2020-05-07 Monolithic Power Systems, Inc. Ldmos device with a drain contact structure with reduced size

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56169369A (en) * 1980-05-30 1981-12-26 Sharp Corp High withstand voltage mos field effect semiconductor device
FR2616966B1 (fr) * 1987-06-22 1989-10-27 Thomson Semiconducteurs Structure de transistors mos de puissance
JPH09120995A (ja) * 1995-08-22 1997-05-06 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5841166A (en) * 1996-09-10 1998-11-24 Spectrian, Inc. Lateral DMOS transistor for RF/microwave applications
JP2001094094A (ja) * 1999-09-21 2001-04-06 Hitachi Ltd 半導体装置およびその製造方法
JP2002270830A (ja) * 2001-03-12 2002-09-20 Fuji Electric Co Ltd 半導体装置
EP1435648A1 (en) * 2002-12-30 2004-07-07 STMicroelectronics S.r.l. Process of making CMOS and drain extension MOS transistors with silicided gate
EP1661186A2 (en) 2003-08-27 2006-05-31 Koninklijke Philips Electronics N.V. Electronic device comprising an ldmos transistor
US7109562B2 (en) * 2005-02-07 2006-09-19 Leadtrend Technology Corp. High voltage laterally double-diffused metal oxide semiconductor

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11561838B2 (en) 2020-08-10 2023-01-24 Coupang Corp. Computerized systems and methods for fail-safe loading of information on a user interface using a circuit breaker

Also Published As

Publication number Publication date
WO2007017803A2 (en) 2007-02-15
JP2009505391A (ja) 2009-02-05
EP1915783A2 (en) 2008-04-30
TW200717799A (en) 2007-05-01
KR100932363B1 (ko) 2009-12-16
US20080237705A1 (en) 2008-10-02
WO2007017803A3 (en) 2007-10-18
CN101238585A (zh) 2008-08-06

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