JPH09120995A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH09120995A
JPH09120995A JP8059356A JP5935696A JPH09120995A JP H09120995 A JPH09120995 A JP H09120995A JP 8059356 A JP8059356 A JP 8059356A JP 5935696 A JP5935696 A JP 5935696A JP H09120995 A JPH09120995 A JP H09120995A
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drain
semiconductor device
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Kiyoto Watabe
毅代登 渡部
Tomohide Terajima
知秀 寺島
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 駆動能力が高く、かつ高集積化に適した半導
体装置を提供する。 【解決手段】 シリコン基板１上にシリコン酸化膜より
なる絶縁層３を介在して高抵抗ｎ型ベース層５が形成さ
れている。この高抵抗ｎ型ベース層にはｐ−ｃｈＭＯＳ
トランジスタ３０が形成されている。このｐ−ｃｈＭＯ
Ｓトランジスタ３０は、溝６によるトレンチ分離により
他の素子から電気的に分離されている。このｐ−ｃｈＭ
ＯＳトランジスタ３０のｐ+ ソース層９は、ｐ+ ドレイ
ン層１１の周囲を、たとえば楕円の平面形状で取囲むよ
うに形成されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、より具体的には、横型パワーデバ
イスを含んだ半導体装置およびその製造方法に関するも
のである。
【０００２】
【従来の技術】高耐圧、大電流の電力用素子にその駆動
回路や保護回路を一体的に集積形成した電力用ＩＣ（In
tegrated Circuit）は今後の電力素子の主流になる。こ
のような電力用素子でのゲート駆動には、絶縁ゲート電
極（ＭＯＳ（Metal Oxide Semiconductor ）ゲート）を
用いた電圧制御型が好ましい。この電圧制御型では、電
流駆動型に比べて小電流でのゲート駆動ができるからで
ある。
【０００３】１つの半導体基板上に複数個の半導体素子
を集積化した集積回路（ＩＣ）の中で、高耐圧素子を含
むものをパワーＩＣと呼ぶ。この高耐圧素子として一般
的に用いられるＭＯＳゲートを含むもの（パワーＭＯＳ
ＦＥＴ（Field Effect Transistor ）、ＩＧＢＴ（Insu
lated Gate Bipolar Transistor ）など）はｐｎ接合分
離とＲＥＳＵＲＦ（Reduced Surface Field ）技術を組
合せて実現される。
【０００４】ｐｎ接合分離ではｐ型の層で取囲んだシリ
コンの島が作られ、この取囲んだｐ型層が一番低い電位
に設定される。これにより、ｎ型の島と外側のｐ型層と
は常に逆バイアスされ、このｐｎ接合部には高抵抗の空
乏層が存在することになる。
【０００５】ＲＥＳＵＲＦ技術は１９７９年にApple な
どによって名付けられたが、横型高耐圧ＭＯＳトランジ
スタを実現するために使われたオフセットゲートと本質
的に同じものである。
【０００６】以下、Terashima et al., Proc. ISPSD '9
3, pp.224 〜229 に示されたと類似の構造を有する横型
ｐ−ｃｈ（ｐチャネル）ＭＯＳトランジスタを従来の半
導体装置として説明する。
【０００７】図７７と図７８とは、従来の半導体装置の
構成を概略的に示す断面図と平面図である。なお図７７
の断面図は、図７８のＥ−Ｅ線に沿う断面に対応する。
【０００８】図７７と図７８とを参照して、ｐ- 高抵抗
基板９０１の表面に、選択的にｎ-埋込層９０３が形成
されている。またこのｎ- 埋込層９０３上には、ｎ+ 埋
込層９０４が形成されている。
【０００９】ｐ- 高抵抗基板９０１上にはｎ- 層９０５
が形成されている。このｎ- 層９０５の周囲には、平面
的にほぼ楕円形状に、素子分離用のｐ型拡散層９６３が
形成されている。このｐ型拡散層９６３およびｐ- 高抵
抗基板９０１とｎ- 層９０５とによりｐｎ接合分離が構
成されている。このように他の素子と分離されたｎ-層
９０５には、横型ｐ−ｃｈＭＯＳトランジスタが形成さ
れている。
【００１０】この横型ｐ−ｃｈＭＯＳトランジスタは、
ｐ+ ソース層９０９と、ｐ+ ドレイン層９１１と、ｐ-
ドレイン層９１５と、ゲート酸化膜９１９と、ゲート電
極層９２１とを有している。
【００１１】ｐ+ ソース層９０９は、ｎ型ベース層９０
７の周囲を平面的に略楕円形状に取囲むようにｎ- 層９
０５の表面に形成されている。このｐ+ ソース層９０９
と所定の距離を隔ててその外周を平面的に略楕円形状に
取囲むようにｐ+ ドレイン層９１１がｎ- 層９０５の表
面に形成されている。ｐ- ドレイン層９１５は、ｐ+ド
レイン層９１１とｐ+ ソース層９０９との間であって、
フィールド酸化膜９６９の直下に位置している。このｐ
- ドレイン層９１５は、ｐ+ ソース層９０９との間でチ
ャネル領域を規定するように、かつｐ+ ドレイン層９１
１と電気的に接続するようにｐ+ ソース層９０９の周囲
を取囲んでいる。ゲート電極層９２１は、ｐ+ ソース層
９０９とｐ- ドレイン層９１５とに挟まれるｎ- 層表面
上にゲート酸化膜９１９を介在して形成されている。
【００１２】このｐ−ｃｈＭＯＳトランジスタを覆うよ
うに層間絶縁層９５１が形成されている。この層間絶縁
層９５１には、ｐ+ ソース層９０９と、ｎ型ベース層９
０７との表面を露出するスルーホール９５１ｂが形成さ
れている。また層間絶縁層９５１には、ｐ+ ドレイン層
９１１の一部表面を露出するスルーホール９５１ａも形
成されている。
【００１３】スルーホール９５１ｂを通じて、ｐ+ ソー
ス層９０９およびｎ型ベース層９０７と電気的に接続す
るようにソース引出用の配線層９５３ｂが形成されてい
る。またスルーホール９５１ａを通じてｐ+ ドレイン層
９１１と電気的に接続するようにドレイン引出用の配線
層９５３ａが形成されている。
【００１４】なお、フィールド酸化膜９６９上に形成さ
れた複数の導電層９２７と層間絶縁層９５１上に形成さ
た複数の導電層９５３ｇとは、容量結合型多重フィール
ドプレートを構成している。この導電層９２７の最も外
周に位置する導電層９２７は、スルーホール９５１ｇを
通じて配線層９５３ａと電気的に接続されている。
【００１５】特に図７８を参照して、ソース電極引出用
の配線層９５３ｂとゲート電極引出用の配線層（図示せ
ず）とドレイン電極引出用の配線層９５３ａとは、同一
の層間絶縁層９５１上に形成されている。またドレイン
電極引出用の配線層９５３ａは、楕円形状の平面レイア
ウトを有している。このため、これらの配線層９５３ａ
と９５３ｂとの絶縁を保つためには、導電層９５３ａの
一部に切欠を設け、その切欠部に配線層９５３ｂを配設
する必要がある。
【００１６】次に、従来の半導体装置の製造方法につい
て説明する。図７９〜図８６は、従来の半導体装置の製
造方法を工程順に示す概略断面図である。なお図７９〜
図８６は、図７７の領域Ｒ５に対応する断面図である。
【００１７】まず図７９を参照して、ｐ- 高抵抗基板９
０１にｎ- 埋込層９０３ａと、このｎ- 埋込層９０３ａ
の中にｎ+ 埋込層９０４ａとが選択的に形成される。
【００１８】図８０を参照して、ｎ型層９０５が、ｐ-
高抵抗基板９０１上にエピタキシャル成長によって形成
される。そして分離すべき領域の境界にｐ型の拡散層９
６３ａが、下のｐ- 高抵抗基板９０１に達するまで深く
形成される。またこのｐ型拡散層９６３ａは、ｎ- 層９
０５の周囲を略楕円形状で取囲むように形成される。
【００１９】図８１を参照して、酸化膜９７１および窒
化膜９７３が順次形成され、酸化しない領域上にレジス
トパターン９７５が形成される。このレジストパターン
９７５をマスクとして窒化膜９７３がエッチング除去さ
れる。この後、レジストパターン９７５をマスクとし
て、ｐ型不純物であるボロン（Ｂ）がイオン注入され
る。この後、レジストパターン９７５が除去され、通常
のＬＯＣＯＳ（Local Oxidation of Silicon）法により
熱処理が行なわれる。この後、窒化膜９７３が除去され
る。
【００２０】図８２を参照して、上記の熱処理により、
ｎ- 層９０５の表面に選択的にフィールド酸化膜９６９
が形成される。またフィールド酸化膜９６９の直下にｐ
- ドレイン層９１５が形成される。
【００２１】図８３を参照して、ｎ- 層９０５の露出表
面にゲート酸化膜９１９ａ、９２５ａが形成される。こ
の後、表面全面に不純物が導入された多結晶シリコン
（以下、ドープトポリシリコンと称する）９２１ａが堆
積される。このドープトポリシリコン９２１ａ上に、所
望の形状を有するレジストパターン９７３ａが形成され
る。このレジストパターン９７３ａをマスクとしてドー
プトポリシリコン層９２１ａに異方性エッチングが行な
われる。この後、レジストパターン９７３ａが除去され
る。
【００２２】図８４を参照して、上記のエッチングによ
り、ゲート酸化膜９１９を介在してｎ- 層９０５と対向
するようにゲート電極層９２１が形成される。また、こ
れとともに、フィールド酸化膜９６９上にフィールドプ
レートの下部をなす複数の導電層９２７が形成される。
この後、ｎ型ベース引出領域上にレジストパターン９７
３ｂが形成される。このレジストパターン９７３ｂをマ
スクとしてボロンが注入され、ｐ+ ソース層９０９と、
ｐ+ ドレイン層９１１とが形成される。このｐ + ドレイ
ン層９１１は、所定の距離を隔ててｐ+ ソース層９０９
を取囲むように、かつｐ- ドレイン層９１５と電気的に
接続するように楕円形状に形成される。このｐ+ ソース
層９０９と、ｐ+ ドレイン層９１１と、ｐ- ドレイン層
９１５と、ゲート酸化膜９１９と、ゲート電極層９２１
とによりｐ−ｃｈＭＯＳトランジスタが構成される。
【００２３】図８５を参照して、ｐ+ ドレイン層９１１
と、ｐ+ ソース層９０９上を覆うようにレジストパター
ン９７３ｃが形成される。このレジストパターン９７３
ｃをマスクとして、砒素（Ａｓ）がイオン注入される。
このイオン注入により、ｐ+ソース層９０９に取囲まれ
る領域に、ｎ+ 埋込層９０４に達するようにｎ型ベース
層９０７が形成される。この後、レジストパターン９７
３ｃが除去される。
【００２４】図８６を参照して、熱処理を施した後、表
面全面に層間絶縁膜９５１が形成される。この層間絶縁
膜９５１に、通常の写真製版技術およびエッチング技術
により、スルーホール９５１ａ、９５１ｂ、９５１ｇが
形成される。このスルーホール９５１ｂからは、ｐ+ ソ
ース層９０９およびｎ型ベース層９０７の表面が露出
し、スルーホール９５１ａからは、ｐ+ ドレイン層９１
１の一部表面が露出し、スルーホール９５１ｇからは、
配線層９２７の一部が露出する。
【００２５】この後、アルミニウムよりなる配線層９５
３ａ、９５３ｂと、フィールドプレートの上部を構成す
る複数の導電層９５３ｇとが形成されて、図７７に示す
横型ｐ−ｃｈＭＯＳトランジスタを有する従来の半導体
装置が完成する。
【００２６】
【発明が解決しようとする課題】従来の半導体装置で
は、図７８に示すようにｐ+ ソース層９０９の周囲をド
レイン層９１１、９１５が取囲む平面レイアウトを有し
ている。このため、駆動電流が大きく、かつ高集積化に
適した半導体装置を得ることができないという問題点が
あった。以下、そのことについて詳細に説明する。
【００２７】図８７は、図７８に示す従来の半導体装置
の平面レイアウトを模式的に表わした図面である。また
図８８は、ドレイン層の周囲をソース層が取囲む平面レ
イアウトを模式的に表わした図面である。
【００２８】図８７のｐ+ ドレイン層９１１がｐ+ ソー
ス層９０９を取囲む場合と図８８のｐ+ ソース層９０９
がｐ+ ドレイン層９１１を取囲む場合とを比べたとき
に、もしゲート電極直下のｐ型反転層領域が駆動電流を
支配しているなら、そのときゲート長が同じならばゲー
ト幅の大きい図８８に示す構造のほうが駆動電流が大き
くできる。
【００２９】そこで、電流駆動能力を向上する観点か
ら、図７７、７８に示す従来の半導体装置の構成を、ソ
ース層がドレイン層を取囲む構成に変更することが考え
られる。
【００３０】図８９は、従来の半導体装置を、ソースが
ドレインを取囲む構成に変更した場合の構成を示す概略
断面図である。図８９を参照して、ｐ+ ソース層９０９
がｐ + ドレイン層９１１を取囲む構成としたため、ｐ+
ソース層９０９はｐ−ｃｈＭＯＳトランジスタ形成領域
の外周側（周辺部）に位置し、ｐ+ ドレイン層９１１は
内周側（中央部）に位置している。従来の半導体装置で
は、ｐ−ｃｈＭＯＳトランジスタを他の素子から分離す
るためにｐｎ接合分離を用いている。このため、外周側
へ配設されたｐ+ ソース層９０９は、ｐｎ接合分離を構
成するｐ型拡散層９６３の近くに位置することになる。
【００３１】ｐ−ｃｈＭＯＳトランジスタの動作時に
は、通常、ｐ+ ソース層９０９にＶｃｃ電位、ｐ- 高抵
抗基板９０１とｐ+ ドレイン層９１１とにはＧＮＤ電位
が与えられる。特に、高耐圧の電力素子では、Ｖｃｃと
して６００Ｖもの電位がｐ+ ソース層９０９に与えられ
ることがある。この場合、ｐ+ ソース層９０９とｐ- 高
抵抗基板９０１との間に非常に高い電位差が与えられる
ことになる。よって、図８９に示すようにｐ+ ソース層
９０９とｐ型拡散層９６３とが近くに配設されている
と、図中の矢印に沿ってｐ+ ソース層９０９からｐ型拡
散層９６３を通じてｐ- 高抵抗基板９０１へ電流Ｉが流
れてしまう。この電流Ｉが流れるとｐｎ接合分離の分離
能力が著しく低下してしまう。
【００３２】この電流Ｉが流れることを防止するために
は、図９０に示すようにｐ型拡散層９６３をｐ- ソース
層９０９から距離Ｌ分だけ離す必要がある。このため、
ｐ−ｃｈＭＯＳトランジスタの形成領域が拡大されるこ
とになり、高集積化に適さなくなってしまう。
【００３３】それゆえ、本発明の目的は電流駆動能力が
高く、かつ高集積化に適した半導体装置を提供すること
である。
【００３４】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板と、半導体層と、絶縁ゲートトランジスタ部
を有する素子とを有している。半導体基板は、主表面を
有している。半導体層は、半導体基板の主表面上に絶縁
層を介在して形成されている。また半導体層は、絶縁ゲ
ートトランジスタ部を有する素子の形成領域および他の
形成領域とを有している。この半導体層には、素子の形
成領域と他の素子の形成領域とを電気的に分離するため
に素子の形成領域の周囲を取囲む溝が形成されている。
絶縁ゲートトランジスタのソース領域とドレイン領域と
は半導体層の表面に形成されている。ソース領域は、半
導体層の表面において素子の形成領域内においてドレイ
ン領域の周囲を取囲むように形成されている。
【００３５】上記の本発明の半導体装置では、ソース領
域がドレイン領域を取囲む構成を有しているため、電流
駆動能力を向上させることができる。また、従来例のよ
うにｐｎ接合による分離ではなく溝によって他の素子と
絶縁ゲートトランジスタとが分離されている。このた
め、ソース領域が分離領域近傍に配置されても、その動
作時にソース領域から半導体基板へ電流が流れることが
防止される。よって、分離用の溝をソース領域から離し
て配置する必要がない。したがって、電流駆動能力が高
く、かつ高集積化に適した半導体装置を得ることができ
る。
【００３６】上記局面において好ましくは、ソース領域
に電気的に接続されたソース引出配線層と、ドレイン領
域に電気的に接続されたドレイン引出配線層とがさらに
備えられている。ドレイン引出配線層は、ソース引出配
線層を覆う絶縁層上においてソース引出配線層と交差す
る方向に延在している。
【００３７】ソース引出配線層とドレイン引出配線層と
は異なる層上に延在している。このため、ソース引出配
線層がソース領域の全周にわたってソース領域と接する
ように設けられていても、ソース引出配線層とドレイン
引出配線層とが電気的にショートすることが防止され
る。
【００３８】上記局面において好ましくは、ソース領域
に電気的に接続されたソース引出配線層がさらに備えら
れている。このソース引出配線層は、ソース領域の全周
にわたってソース領域表面と接している。
【００３９】ソース引出配線層がソース領域の全周にわ
たってソース領域と接している。このため、ソース領域
とソース引出配線層とのコンタクト面積が大きくでき、
ソースコンタクト抵抗を小さくすることができる。
【００４０】また、このソース引出配線層には、たとえ
ばアルミニウムなどの抵抗の小さい材料を用いることも
できる。よって、低抵抗のソース引出配線層を通じてソ
ース領域全周に電流を供給することができる。したがっ
て、抵抗の比較的高いソース領域を通じてソース領域全
周に電流が供給される場合に比較して、抵抗を小さくす
ることができる。
【００４１】上記局面において好ましくは、ソース領域
の全周にわたってソース領域の表面にはシリサイド層が
形成されている。
【００４２】シリサイド層が形成されているため、ソー
ス領域のシート抵抗を大幅に低減することができる。よ
って、ソース領域全周にソース領域を通じて電流が供給
される場合でも、ソース領域の抵抗を小さくできる。
【００４３】上記局面において好ましくは、ソース領域
に電気的に接続されたソース引出配線層がさらに備えら
れている。ソース引出配線層は、ソース領域の一部表面
のシリサイド層に接するように形成されている。
【００４４】シリサイド層が形成されていることでソー
ス領域のシート抵抗を大幅に低減できるため、ソース引
出配線層がソース領域の全周にわたって接していなくて
も、抵抗を小さくすることができる。
【００４５】上記局面において好ましくは、溝は、一定
の幅を維持しながら絶縁ゲートトランジスタ形成領域の
周囲を取囲んでいる。
【００４６】溝の幅が一定であるため、充填剤を均一に
溝内に充填することができる。よって、溝内の充填が不
十分であることによる素子分離の耐圧の低下を防止する
ことができる。
【００４７】上記局面において好ましくは、ソース領域
は、所定の曲率で曲がる曲線部分を有している。
【００４８】ソース領域が曲線部分を有しているため、
直線部分のみからなる場合に比べて、チャネル領域の面
積を大きく確保できる。よって、より駆動能力の高い半
導体装置を得ることができる。
【００４９】上記局面において好ましくは、溝は第１の
溝と第２の溝とを有している。半導体層は、分離領域を
有し、分離領域は第１の溝を挟んで素子の形成領域と隣
り合い、かつ他の素子形成領域とは第２の溝を挟んで電
気的に分離されている。分離領域は、ソース領域と電気
的に接続されている。
【００５０】絶縁ゲートトランジスタ領域と他の素子形
成領域との間に、絶縁ゲートトランジスタのソースと同
電位の分離領域が設けられている。このため、溝側壁の
電位が安定化し、絶縁ゲートトランジスタから他の素子
への電気的影響を防止することができる。
【００５１】上記局面において好ましくは、絶縁ゲート
トランジスタは、第１の半導体層に形成され、かつ互い
に溝によって電気的に分離されたｐチャネルパワーデバ
イスとｎチャネルパワーデバイスとを有している。ｐチ
ャネルパワーデバイスとｎチャネルパワーデバイスとの
双方は、ソース領域とドレイン領域との間に、導電型の
異なる２つの低濃度層を有している。その２層のどちら
かの低濃度層はドレイン領域と電気的に接続され、かつ
ドレイン領域より低濃度である。
【００５２】ｐチャネルおよびｎチャネルパワーデバイ
スの双方は、ともにソース領域とドレイン領域との間
に、導電型の異なる２つの低濃度層を有し、その２層の
どちらかはドレイン領域と電気的に接続され、かつドレ
イン領域より低濃度である。このため、ｐチャネルおよ
びｎチャネルパワーデバイスの各低濃度領域をオフ時に
高電圧が印加されたときに完全に空乏化するような濃度
に設定することで、素子耐圧を高く、しかも同じ耐圧に
することができる。
【００５３】上記局面において好ましくは、絶縁ゲート
トランジスタは、ソース領域に隣接するように半導体層
の表面に形成された、ソース領域とは異なる導電型の不
純物領域を有している。平面レイアウトにおいてソース
領域と不純物領域との接合部は、ソース領域側へ突出し
た部分を有している。
【００５４】ソース領域と不純物領域との接合部は、ソ
ース領域側へ突出した部分においては、ソース領域の幅
が他の部分の幅より小さくなる。このため、ソース領域
直下の抵抗を少なくすることができる。
【００５５】上記局面において好ましくは、ドレイン領
域は半導体層の表面において略真円形状を有している。
ソース領域は、半導体層の表面においてドレイン領域の
周囲を取囲むリング形状を有している。リング形状を規
定する内周面と外周面とは略真円形状を有している。
【００５６】ドレイン領域が略真円形状を有し、かつソ
ース領域が略真円形状のリング形状を有しているため、
ドレイン電流密度の向上を図ることができ、ラッチアッ
プ能力を向上することができる。
【００５７】上記局面において好ましくは、半導体層の
表面には互いに隣り合う３つの素子が配置されている。
この３つの素子の略真円のドレイン領域の各中心が略正
三角形の頂点に位置するように配置されている。
【００５８】このように各素子を配置することにより、
略真円形状を有する素子を半導体層の表面に最密に配置
することが可能となり、有効素子面積の増大を図ること
ができる。
【００５９】上記局面において好ましくは、他の素子
は、互いに異なる導電型の第１および第２の不純物領域
を有するダイオードを含んでいる。半導体層の表面にお
いて、第１不純物領域と第２不純物領域との接合部が直
線状に延在する部分を有するように、第１および第２不
純物領域は配置されている。
【００６０】絶縁ゲートトランジスタを含む素子として
ＩＧＢＴを用い、このＩＧＢＴとダイオードとによりハ
ーフブリッジ回路を構成することができる。またこのダ
イオードにおいて、第１不純物領域と第２不純物領域と
が直線状に延在する部分を有するように配置されている
ため、アノード側およびカソード側での電流密度を多く
とることができる。
【００６１】上記局面において好ましくは、半導体層の
表面には互いに隣り合う４つの素子が配置されている。
この４つの素子の略真円のドレイン領域の各中心は、略
正方形の頂点に位置するように配置されている。
【００６２】このように素子を格子状に展開した場合、
電子線露光時間を短縮することが可能となる。
【００６３】本発明の半導体装置の製造方法は、以下の
工程を備えている。半導体基板の主表面上に絶縁層を介
在して、絶縁ゲートトランジスタ形成領域および他の素
子形成領域を有する半導体層が形成される。そして絶縁
ゲートトランジスタ形成領域と他の素子形成領域とを分
離するために、半導体層に絶縁ゲートトランジスタ形成
領域の周囲を取囲むように溝が形成される。そして絶縁
ゲートトランジスタ形成領域内において、絶縁ゲートト
ランジスタのソース領域が絶縁ゲートトランジスタのド
レイン領域の周囲を取囲むように、ソース領域およびド
レイン領域を有する絶縁ゲートトランジスタが形成され
る。
【００６４】上記の本発明の半導体装置の製造方法で
は、上述した電流駆動能力が高く、かつ高集積化に適し
た半導体装置を得ることができる。
【００６５】
【発明の実施の形態】以下、本発明の実施の形態につい
て図に基づいて説明する。
【００６６】実施の形態１ 図１は、本発明の実施の形態１における半導体装置の構
成を概略的に示す断面図である。また図２は、図１に示
す横型ｐ−ｃｈＭＯＳトランジスタのソース層とドレイ
ン層との平面レイアウトを示す図である。また図３は、
図２にソース引出電極とドレイン引出電極とを加えた図
である。なお、図１は図２のＡ−Ａ線に沿う断面に対応
する。
【００６７】図１〜図３を参照して、シリコン基板１の
表面上には、シリコン酸化膜（ＳｉＯ2 ）よりなる絶縁
層３を介在して高抵抗ｎ型ベース層５が形成されてい
る。この高抵抗ｎ型ベース層５は、溝６３よりなるトレ
ンチ分離によって、ｐ−ｃｈＭＯＳトランジスタ、ｎＭ
ＯＳトランジスタおよびｐＭＯＳトランジスタの各領域
に電気的に分離されている。なお溝６３の側壁には酸化
膜６５が形成されており、その内部は多結晶シリコン６
７によって充填されている。またフィールド酸化膜６９
は、この溝６３上に位置している。
【００６８】ｐ−ｃｈＭＯＳトランジスタ３０は、ｐ+
ソース層９と、ｐ+ ドレイン層１１と、ｐ型バッファ層
１３と、ｐ- ドレイン層１５と、ゲート酸化膜１９と、
ゲート電極層２１とを有している。
【００６９】ｐ+ ソース層９は、高抵抗ｎ型ベース層５
の表面に形成されたｎ型ベース層７内に高濃度ｎ型層１
７と隣接するように形成されている。またｐ+ ドレイン
層１１は、高抵抗ｎ型ベース層５の表面に形成されたｐ
型バッファ層１３内に形成されている。ｐ- ドレイン層
１５は、このｐ型バッファ層１３に接するようにフィー
ルド酸化膜６９の直下に形成されている。ゲート電極層
２１は、ｐ+ ソース層９とｐ- ドレイン層１５とに挟ま
れる表面上にゲート酸化膜１９を介在して形成されてい
る。このゲート電極層２１は、たとえばドープトポリシ
リコン層２１ａとタングステンシリサイド層２１ｂとの
二層構造よりなっている。
【００７０】特に図２を参照して、ｐ+ ソース層９は、
ｐ+ ドレイン層１１の周囲を取囲むように、たとえば楕
円の平面形状を有している。またｐ- ドレイン層１５も
楕円の平面形状を有している。またゲート電極層２１
も、ｐ+ ソース層９の内周側に、ｐ+ ソース層９に沿っ
て楕円の平面形状に沿って形成されている。これによっ
て、このｐ−ｃｈＭＯＳトランジスタ３０のチャネル領
域は、ｐ+ ソース層９の内周側に楕円の環形状に生ずる
ことになる。
【００７１】なお、特に図１を参照して、ｐ型バッファ
層１３上にも、酸化膜２５を介在して導電層２７が形成
されている。この導電層２７は、たとえばドープトポリ
シリコン層２７ａとタングステンシリサイド層２７ｂと
の二層構造を有している。またゲート電極層２１と導電
層２７との側壁には側壁酸化膜２３と２９とが形成され
ている。
【００７２】ｎＭＯＳトランジスタ４０は、１対のｎ型
のソース／ドレイン層３３、３３と、ゲート酸化膜３５
と、ゲート電極層３７とを有している。１対のソース／
ドレイン層３３、３３は高抵抗ｎ型ベース層５上のｐ型
ウェル層３１内に互いに所定の距離を隔てて形成されて
いる。この１対のソース／ドレイン層３３、３３の各々
は、比較的低濃度のｎ- 不純物領域と比較的高濃度のｎ
+ 不純物領域との二層構造よりなるＬＤＤ（Lightly Do
ped Drain ）構造を有している。ゲート電極層３７は、
この１対のソース／ドレイン領域３３、３３に挟まれる
領域上にゲート酸化膜３５を介在して形成されている。
このゲート電極層３７は、たとえばドープトポリシリコ
ン層３７ａとタングステンシリサイド層３７ｂとの積層
構造よりなっている。なお、ゲート電極層３７の側壁を
覆うように側壁酸化膜３９が形成されている。
【００７３】ｐＭＯＳトランジスタ５０は、１対のｐ+
ソース／ドレイン層４３、４３と、ゲート酸化膜４５
と、ゲート電極層４７とを有している。１対のｐ+ ソー
ス／ドレイン層４３、４３は、高抵抗ｎ型ベース層５上
のｎ型ウェル層４１の表面に互いに所定の距離を隔てて
形成されている。ゲート電極層４７は、１対のｐ+ ソー
ス／ドレイン層４３、４３に挟まれる表面上にゲート酸
化膜４５を介在して形成されている。このゲート電極層
４７は、たとえばドープトポリシリコン層４７ａ、タン
グステンシリサイド層４７ｂとの二層構造を有してい
る。なお、ゲート電極層４７の側壁を覆うように側壁酸
化膜４９が形成されている。
【００７４】これらの各領域上を覆うように第１の層間
絶縁層５１が形成されている。この第１の層間絶縁層５
１には、スルーホール５１ａ、５１ｂ、５１ｃ、５１
ｄ、５１ｅ、５１ｇが形成されている。スルーホール５
１ａ、５１ｇを通じて、ｐ+ ドレイン層１１および導電
層２７とに電気的に接続するように、ドレイン引出配線
用の第１配線層５３ａが形成されている。またスルーホ
ール５１ｂを通じてｐ+ソース層９と高濃度ｎ型層１７
とに電気的に接続されるように、ソース引出配線用の第
１配線層５３ｂが形成されている。またスルーホール５
１ｃを通じてゲート電極層２１と電気的に接続するよう
に第１の配線層５３ｃが形成されている。
【００７５】またスルーホール５１ｄを通じてｎ型ソー
ス／ドレイン層３３に電気的に接続するように第１配線
層５３ｄが形成されている。またスルーホール５１ｅを
通じてｐ+ ソース／ドレイン層４３に電気的に接続する
ように第１配線層５３ｅが形成されている。
【００７６】これら第１配線層５１ａ、５１ｂ、５１
ｃ、５１ｄ、５１ｅを覆うように第２の層間絶縁層５５
が形成されている。この第２の層間絶縁層５５には、ス
ルーホール５５ａが形成されている。このスルーホール
５５ａを通じて第１配線層５３ａと電気的に接続するよ
うに第２配線層５７が形成されている。
【００７７】この第２配線層５７を覆うように第３の層
間絶縁層５９が形成されている。この第３の層間絶縁層
５９には、スルーホール５９ａが形成されている。この
スルーホール５９ａを通じて第２配線層５７と電気的に
接続するようにドレイン引出配線層として第３配線層６
１が形成されている。
【００７８】特に図３を参照して、第１配線層５３ｂ
は、たとえば楕円形状に形成されるｐ + ソース層９の全
周にわたって、ｐ+ ソース層９の表面に接するように形
成されている。第３配線層６１は、第１配線層５３ｂ上
で第２および第３の層間絶縁層５５、５９を介在して、
第１配線層５３ｂと平面的に交差するように配置されて
いる。
【００７９】次に、本実施の形態における半導体装置の
製造方法について説明する。図４〜図１８は、本発明の
実施の形態１における半導体装置の製造方法を工程順に
示す概略断面図である。まず図４を参照して、シリコン
基板１と、シリコン酸化膜よりなる絶縁層３と、高抵抗
ｎ型ベース層５とが、例えば貼り合わせＳＯＩ法やＳＩ
ＭＯＸ法などによって形成される。この高抵抗ｎ型ベー
ス層５上の全面に酸化膜７１が形成される。この後、酸
化膜７１上に所望の形状を有するレジストパターン７３
ａが、通常の写真製版技術により形成される。このレジ
ストパターン７３ａをマスクとしてｐ型不純物イオンが
注入される。レジストパターン７３ａが除去された後、
１２１５℃で約３時間の熱処理が施される。
【００８０】図５を参照して、この熱処理により、高抵
抗ｎ型ベース層５内にｐ型拡散層１３ａが形成される。
ｐ型拡散層１３ａおよびその他の領域上にホールパター
ンを有するレジストパターン７３ｂが酸化膜７１上に、
通常の写真製版技術により形成される。このレジストパ
ターン７３ｂをマスクとしてｐ型不純物イオンが注入さ
れる。レジストパターン７３ｂを除去した後、１０５０
℃の温度で熱処理が施される。
【００８１】図６を参照して、この熱処理により、ｐ型
ウェル層３１と、このｐ型ウェル層３１より高濃度部分
を有するｐ型バッファ層１３とが形成される。所望の形
状を有するレジストパターン７３ｃが、通常の写真製版
技術により、酸化膜７１上に形成される。このレジスト
パターン７３ｃをマスクとして、ｎ型不純物イオンが注
入される。レジストパターン７３ｃが除去された後、所
定の熱処理が施される。
【００８２】図７を参照して、この熱処理により、高抵
抗ｎ型ベース層５の表面にｎ型ベース層７とｎ型ウェル
層４１とが形成される。この後、表面全面に酸化膜７５
が堆積される。通常の写真製版技術およびエッチング技
術により、この酸化膜７５のトレンチ溝形成予定部分上
がエッチング除去される。この酸化膜７５をマスクとし
て、絶縁層３に達するまで高抵抗ｎ型ベース層５がエッ
チングされる。この後、酸化膜７５はエッチング除去さ
れる。
【００８３】図８を参照して、上記の高抵抗ｎ型ベース
層５のエッチングにより、高抵抗ｎ型ベース層５を貫通
して絶縁層３に達する溝６３が形成される。この溝６３
の側壁に酸化膜６５が形成され、充填剤となる多結晶シ
リコン層６７が全面に堆積される。この後、多結晶シリ
コン層６７に全面エッチバックが施され、溝６３内にの
み多結晶シリコン層６７が残存される。
【００８４】図９を参照して、図示していないが、全面
に酸化膜、窒化膜が堆積され、まず最初にｐ−ｃｈＭＯ
Ｓトランジスタのフィールド酸化膜形成予定領域の窒化
膜がレジストパターンをマスクとしてエッチング除去さ
れ、さらにｐ型不純物イオンが、このレジストパターン
をマスクとして注入される。そしてレジストパターンが
除去された後、再度他のフィールド酸化膜形成予定領域
の窒化膜がレジストパターンをマスクとしてエッチング
除去される。このレジストパターンを除去した後、通常
のＬＯＣＯＳ法を用いて、フィールド酸化膜６９が所望
の位置に形成される。またフィールド酸化膜６９の形成
と同時に、フィールド酸化膜６９の直下にｐ- ドレイン
層１５が形成される。
【００８５】図１０を参照して、ゲート酸化膜１９ａが
形成された後、ドープトポリシリコン層２１ｃが堆積さ
れ、さらにタングステンシリサイド層２１ｄがスパッタ
される。この後、通常の写真製版技術により、タングス
テンシリサイド層２１ｄの所望の位置にレジストパター
ン７３ｄが形成される。このレジストパターン７３ｄを
マスクとしてタングステンシリサイド層２１ｄ、ドープ
トポリシリコン層２１ｃおよびゲート酸化膜１９ａに順
次エッチングが施される。この後、レジストパターン７
３ｄが除去される。
【００８６】図１１を参照して、上記のエッチングによ
り、各ゲート酸化膜１９、２５、３５、４５と、ドープ
トポリシリコン層２１ａ、２７ａ、３７ａ、４７ａおよ
びタングステンシリサイド層２１ｂ、２７ｂ、３７ｂ、
４７ｂの積層構造よりなるゲート電極層２１、３７、４
７とフィールドプレート層２７とが形成される。この
後、所望の領域を覆うようにレジストパターン７３ｅが
通常の写真製版技術により形成される。このレジストパ
ターン７３ｅをマスクとして、リン（Ｐ）のイオン注入
が行なわれる。この後、レジストパターン７３ｅが除去
される。
【００８７】図１２を参照して、上記のイオン注入によ
り、所定領域にｎ型低濃度領域（図示せず）が形成され
る。この後、レジストパターン７３ｆおよびゲート電極
層などをマスクとしてＢＦ2 がイオン注入される。この
後、レジストパターン７３ｆが除去される。
【００８８】図１３を参照して、上記のイオン注入によ
り、所定領域にｐ型低濃度領域（図示せず）が形成され
る。この後、全面に酸化膜（図示せず）が２５０ｎｍの
膜厚で堆積される。この酸化膜に異方性エッチングが施
され、各ゲート電極とフィールドプレート電極との側壁
を覆う側壁酸化膜２３、２９、３９、４９が残存され
る。この後、レジストパターン７３ｇが形成される。こ
のレジストパターン７３ｇ、各ゲート電極層、側壁酸化
膜などをマスクとして砒素がイオン注入される。この
後、レジストパターン７３ｇが除去される。
【００８９】図１４を参照して、上記のイオン注入によ
り、ｎ型高濃度領域（図示せず）が形成される。この
後、レジストパターン７３ｈ、各ゲート電極層および各
側壁酸化膜などをマスクとしてＢＦ2 がイオン注入され
る。このイオン注入により、ｐ型高濃度領域（図示せ
ず）が形成される。レジストパターン７３ｈが除去され
た後、熱処理が施される。
【００９０】図１５を参照して、上記の熱処理により、
各領域に注入した不純物が活性化して、ｐ+ ソース層
９、ｐ+ ドレイン層１１、高濃度ｎ型層１７、１対のｎ
型ソース／ドレイン層３３、３３および１対のｐ型ソー
ス／ドレイン層４３、４３が形成される。これにより、
ｐ−ｃｈＭＯＳトランジスタ３０とｎＭＯＳトランジス
タ４０とｐＭＯＳトランジスタ５０とが構成される。
【００９１】図１６を参照して、表面全面に第１の層間
絶縁層５１が堆積され、通常の写真製版技術およびエッ
チング技術によりスルーホール５１ａ、５１ｂ、５１
ｃ、５１ｄ、５１ｅ、５１ｇが形成される。
【００９２】図１７を参照して、各スルーホールを通じ
て、下層に電気的に接続するように、所望の形状にパタ
ーニングされた第１配線層５３ａ、５３ｂ、５３ｃ、５
３ｄ、５３ｅが形成される。
【００９３】図１８を参照して、第１の配線層を覆うよ
うに第２の層間絶縁層５５が形成される。この第２の層
間絶縁層５５には、通常の写真製版技術およびエッチン
グ技術によりスルーホール５５ａが形成される。このス
ルーホール５５ａを通じて第１の配線層５３ａと電気的
に接続するように第２配線層５７が形成される。この後
同様に、第３の層間絶縁層５９とスルーホール５９ａと
第３配線層６１とが形成されて図１に示す半導体装置が
完成する。
【００９４】以上の製造工程により、ｐ−ｃｈＭＯＳト
ランジスタとＣＭＯＳトランジスタとが同一基板上に形
成できる。
【００９５】本実施の形態の半導体装置では、特に図２
に示すように、ｐ+ ソース層９がドレイン層１１、１
３、１５の周囲を取囲む平面レイアウト構成を有してい
る。このため、ゲート電極直下のｐ+ 反転層抵抗が低く
なり電流駆動能力を従来例よりも向上させることができ
る。なお、この図２に示す構成は、ソース引出配線層５
１ｂがドレイン層の外周に位置するため、Source Elect
rode Srround Drain（ソース・エレクトロード・サラウ
ンド・ドレイン）構造と呼ぶこともできる。
【００９６】また、本実施の形態においては、ｐ−ｃｈ
ＭＯＳトランジスタを他の素子（たとえばＣＭＯＳトラ
ンジスタ）と電気的に分離するために、ｐｎ接合分離で
はなくて、溝６３を用いたトレンチ分離を用いている。
このようにトレンチ分離を用いているため、ｐ+ ソース
層９がトレンチ分離の溝６３の近くに配置されても、こ
の素子の動作時にｐ+ ソース層９からシリコン基板１側
へ電流が流れることは防止される。よって、分離能力を
高めるべくトレンチ分離用の溝６３をｐ+ ソース層９か
ら外周側へ離した位置に配置する必要はない。
【００９７】以上より、本実施の形態における半導体装
置では、電流駆動能力が高く、かつ高集積化に適した半
導体装置を得ることができる。
【００９８】また図１に示すように本実施の形態におい
ては、多層配線構造を用いることにより、ソース引出配
線層５３ｂとドレイン引出配線層６１とが異なる絶縁層
上に形成されている。このため、特に図３に示すように
ソース引出配線層５３ｂが楕円の平面形状を有している
場合でも、ドレイン引出配線層６１は、ソース引出配線
層５３ｂと電気的絶縁を保ったまま他の素子領域に延在
させることができる。
【００９９】また図３に示すように、ソース引出配線層
５３ｂを、ｐ+ ソース層９の全周にわたってｐ+ ソース
層９の表面と接するように配置することができる。この
ため、ｐ+ ソース層９とソース引出配線層５３ｂとのコ
ンタクト面積を大きく確保でき、ソースコンタクト抵抗
を小さくすることができる。
【０１００】また、このソース引出配線層５３ｂには、
たとえばアルミニウムなどの抵抗の小さい材料を用いる
ことができる。よって、低抵抗のソース引出配線層５３
ｂを通じてｐ+ ソース層９の全周に電流を供給すること
ができる。したがって、抵抗の比較的高いｐ+ ソース層
９を通じてｐ+ ソース層９の全周に電流を供給する場合
に比較して、少ない抵抗でｐ+ ソース層９の全周に電流
を与えることができる。
【０１０１】上記の構成は、たとえばｎ−ｃｈＭＯＳト
ランジスタやｎ−ｃｈＩＧＢＴやｐ−ｃｈＩＧＢＴなど
の高耐圧の電力用デバイスに適用することができる。こ
の構成をｎ−ｃｈＩＧＢＴに適用した例を本実施の形態
２として以下に説明する。
【０１０２】実施の形態２ 図１９は、本発明の実施の形態２における半導体装置の
構成を概略的に示す断面図である。また図２０は、図１
９に示す横型ｎ−ｃｈＩＧＢＴのソース層とドレイン層
との平面レイアウトを示す図である。また図２１は、図
２０にソース引出配線層とドレイン引出配線層を加えた
図である。なお、図１９は図２０のＢ−Ｂ線に沿う断面
に対応する。
【０１０３】図１９〜図２１を参照して、シリコン基板
１の表面上にたとえばシリコン酸化膜よりなる絶縁層３
を介在して高抵抗ｎ型ベース層５が形成されている。こ
の高抵抗ｎ型ベース層５は、溝６３よりなるトレンチ分
離によって、ｎ−ｃｈＩＧＢＴ、ｎＭＯＳトランジスタ
およびｐＭＯＳトランジスタの各形成領域に電気的に分
離されている。
【０１０４】ｎ−ｃｈＩＧＢＴ１３０は、高抵抗ｎ型ベ
ース層５と、ｐ+ ドレイン層１０１と、ｎ+ バッファ層
１０３と、ｐ型ベース層１０７と、ｎ+ ソース層１０９
と、ゲート酸化膜１９と、ゲート電極層２１とを有して
いる。ｎ+ ソース層１０９は、高抵抗ｎ型ベース層の表
面に形成されたｐ型ベース層１０７の領域内に高濃度ｐ
型層１１７と隣接するように形成されている。またｐ+
ドレイン層１０１は、高抵抗ｎ型ベース層５の表面に形
成されたｎ+ バッファ層１０３の領域内に形成されてい
る。ゲート電極層２１は、ｐ型ベース層１０７と高抵抗
ｎ型ベース層５との表面上にゲート酸化膜１９を介在し
て形成されている。
【０１０５】なお、導電層２７は、ｎ+ バッファ層１０
３上に絶縁膜２５を介在して形成されている。
【０１０６】なお、ｎ−ｃｈＩＧＢＴにおいてｐ+ ドレ
イン層１０１は、アノード（コレクタ）に対応し、かつ
ｎ+ ソース層１０９はカソード（エミッタ）に対応す
る。以下の説明もこれに準ずる。
【０１０７】特に図２０を参照して、ｎ+ ソース層１０
９はｐ+ ドレイン層１０１の周囲を取囲むように、たと
えば楕円の平面形状を有している。
【０１０８】特に図２１を参照して、ソース引出配線層
５３ｂは、たとえば楕円形状に形成されるｎ+ ソース層
１０９の全周にわたって、ｎ+ ソース層１０９の表面に
接するように形成されている。第３の配線層６１は、こ
のソース引出配線層５３ｂ上を第２および第３の層間絶
縁層５５、５９を介在して、ソース引出配線層５３ｂと
平面的に交差するように配置されている。なお、このソ
ース引出配線層５３ｂは、高濃度ｐ型層１１７にも電気
的に接続されている。
【０１０９】なお、これ以外の構成については、上述し
た実施の形態１とほぼ同様であるため、同一の部材につ
いては同一の符号を付し、その説明は省略する。
【０１１０】次に、本実施の形態における半導体装置の
製造方法について説明する。図２２〜図３６は、本発明
の実施の形態２における半導体装置の製造方法を工程順
に示す概略断面図である。まず図２２を参照して、シリ
コン基板１と、たとえばシリコン酸化膜よりなる絶縁層
３と、高抵抗ｎ型ベース層５とが、例えば貼り合わせＳ
ＯＩ法やＳＩＭＯＸ法などによって形成される。高抵抗
ｎ型ベース層５の全面に酸化膜７１が形成される。この
酸化膜７１上に、所望の形状を有するレジストパターン
１７３ａが通常の写真製版技術により形成される。この
レジストパターン１７３ａをマスクとしてｎ型不純物イ
オンが注入される。レジストパターン１７３ａが除去さ
れた後、１２１５℃で約３時間の熱処理が施される。
【０１１１】図２３を参照して、上記の熱処理により、
ｎ型拡散層１０３ａが形成される。酸化膜７１上に通常
の写真製版技術により所望の形状を有するレジストパタ
ーン１７３ｂが形成される。このレジストパターン１７
３ｂをマスクとして、ｐ型不純物がイオン注入される。
レジストパターン１７３ｂが除去された後、１０５０℃
の熱処理が施される。
【０１１２】図２４を参照して、上記の熱処理により、
ｐ型ウェル層１０７ａが、たとえば楕円の環状の平面形
状を有するように形成される。この後、所望の形状を有
するレジストパターン１７３ｃが酸化膜７１上に形成さ
れる。このレジストパターン１７３ｃをマスクとしてｎ
型不純物がイオン注入される。レジストパターン１７３
ｃが除去された後、１０５０℃の温度で熱処理が施され
る。
【０１１３】図２５を参照して、上記の熱処理により、
ｐ型ウェル層１０７ａと隣接するようにｎ型ウェル層４
１と、このｎ型ウェル層４１より高濃度部分を有するｎ
+ バッファ層１０３とが形成される。そして酸化膜１７
５が全面に堆積される。この酸化膜１７５のトレンチ溝
形成予定部分上がエッチング除去される。この酸化膜１
７５をマスクとして絶縁層３に達するまで高抵抗ｎ型ベ
ース層５などがエッチングされる。この後、酸化膜１７
５はエッチング除去される。
【０１１４】図２６を参照して、上記の高抵抗ｎ型ベー
ス層５のエッチングにより、高抵抗ｎ型ベース層５を貫
通して絶縁層３に達する溝６３が複数個形成される。こ
の溝６３の側壁に酸化膜６５が形成され、充填剤となる
多結晶シリコン層６７が全面に堆積される。この多結晶
シリコン層６７の全面にエッチバックが施される。これ
により、溝６３内にのみ多結晶シリコン層６７が残存さ
れる。
【０１１５】図２７を参照して、通常のＬＯＣＯＳ法を
用いて、選択的にフィールド酸化膜６９が形成される。
【０１１６】図２８を参照して、ゲート酸化膜１９ａが
形成された後、ドープトポリシリコン層２１ｃが堆積さ
れ、タングステンシリサイド層２１ｄがスパッタされ
る。この後、タングステンシリサイド層２１ｄ上に所望
の形状を有するレジストパターン１７３ｄが形成され
る。このレジストパターン１７３ｄをマスクとして、タ
ングステンシリサイド層２１ｄ、ドープトポリシリコン
層２１ｃおよびゲート酸化膜１９ａが順次エッチングさ
れる。この後、レジストパターン１７３ｄが除去され
る。
【０１１７】図２９を参照して、上記のエッチングによ
り各ゲート酸化膜１９、２５、３５、４５とゲート電極
層２１、３７、４７とフィールドプレート層２７とが形
成される。この後、所望の領域上にレジストパターン１
７３ｅが形成され、このレジストパターン１７３ｅをマ
スクとしてリンのイオン注入が行なわれる。これによ
り、ｎ型低濃度領域（図示せず）が形成される。この
後、レジストパターン１７３ｅが除去される。
【０１１８】図３０を参照して、所望の領域上にレジス
トパターン１７３ｆが形成される。このレジストパター
ン１７３ｆをマスクとしてＢＦ2 のイオン注入が行なわ
れる。これにより、ｐ型低濃度領域（図示せず）が形成
される。この後、レジストパターン１７３ｆが除去され
る。
【０１１９】図３１を参照して、全面に酸化膜が２５０
ｎｍの膜厚で堆積された後、この酸化膜に全面異方性エ
ッチングが施される。これにより、各ゲート電極層２
１、３７、４７とフィールドプレート層２７との側壁に
側壁酸化膜２３、２９、３９、４９が残存される。この
後、所望の領域上にレジストパターン１７３ｇが形成さ
れる。このレジストパターン１７３ｇ、各ゲート電極
層、側壁酸化膜などをマスクとして、砒素がイオン注入
される。これにより、ｎ型高濃度領域（図示せず）が形
成される。この後、レジストパターン１７３ｇが除去さ
れる。
【０１２０】図３２を参照して、所望の領域上にレジス
トパターン１７３ｈが形成される。このレジストパター
ン１７３ｈ、各ゲート電極層、側壁絶縁層などをマスク
としてＢＦ2 のイオン注入が行なわれる。これにより、
ｐ型高濃度領域（図示せず）が形成される。このレジス
トパターン１７３ｈを除去した後、熱処理が施される。
【０１２１】図３３を参照して、上記の熱処理により、
ソース／ドレイン層に注入した不純物が活性化される。
これにより、ｐ+ ドレイン層１０１と、ｎ+ ソース層１
０９と、高濃度ｐ型層１１７と、１対のｎ型ソース／ド
レイン層３３、３３と、１対のｐ+ ソース／ドレイン層
４３、４３とが形成される。
【０１２２】図３４を参照して、表面全面に層間絶縁層
５１が堆積され、スルーホール５１ａ、５１ｂ、５１
ｃ、５１ｄ、５１ｅ、５１ｇが形成される。
【０１２３】図３５を参照して、各スルーホールを通じ
て各下層と電気的に接続するように、第１配線層５３
ａ、５３ｂ、５３ｃ、５３ｄ、５３ｅが形成される。
【０１２４】図３６を参照して、第１配線層を覆うよう
に第２の層間絶縁層５５が堆積される。この第２の層間
絶縁層５５にスルーホール５５ａが形成される。このス
ルーホール５５ａを通じて第１配線層と電気的に接続す
るように第２配線層５７が形成される。
【０１２５】この後、第３の層間絶縁層５９が形成さ
れ、層間絶縁層５９にコンタクトホール５９ａが形成さ
れ、そのコンタクトホール５９ａを通じて第２配線層と
電気的に接続するように第３配線層６１が形成されて、
図１９に示す半導体装置が完成する。
【０１２６】以上により、ｎ−ｃｈＩＧＢＴとＣＭＯＳ
トランジスタとが同一基板上に形成される。
【０１２７】本実施の形態においては、特に図２０に示
すようにｎ+ ソース層１０９が、ｐ + ドレイン層１０１
の周囲を取囲む構成（ソース・エレクトロード・サラウ
ンド・ドレイン構造）を有している。また高耐圧用のｎ
−ｃｈＩＧＢＴでは、耐圧を持たせるため、また導電率
変調を生じさせるため、高抵抗ｎ型ベース層５をｐ+ド
レイン層１０１とｎ+ ソース層１０９との間に設ける必
要がある。このようにソース・エレクトロード・サラウ
ンド・ドレイン構造において高抵抗ｎ型ベース層５が必
要であるため、ドレイン層がソース層の周囲を取囲む構
成に比較して、ソース・エレクトロード・サラウンド・
ドレイン構造では、ｐ+ ドレイン層１０１と対向するｎ
+ ソース層１０９の周長が長くなる。したがって、電子
の注入量が多くなり、駆動電流が増える。
【０１２８】また、このｎ−ｃｈＩＧＢＴは、他の素子
とトレンチ分離により電気的に分離されている。このた
め、ｎ+ ソース層１０９が、ｐ+ ドレイン層１０１の外
周に位置し、トレンチ分離の溝６３と近くに配置されて
いる場合でも、ｎ+ ソース層１０９から基板１側へ電流
が流れることは防止される。よって、トレンチ分離用の
溝６３をｎ+ ソース層１０９から外周側へ離して配置す
る必要はない。
【０１２９】以上より、電流駆動能力が高く、かつ高集
積化に適した半導体装置を得ることができる。
【０１３０】また、多層配線構造を利用して、ソース引
出配線層５３ｂとドレイン引出配線層６１とが異なる絶
縁層上に形成されている。このため、ソース引出配線層
５３ｂがｎ+ ソース層１０９の全周にわたって設けられ
ている場合でも、ソース引出配線層５３ｂとドレイン引
出配線層６１とが電気的にショートすることは防止され
る。
【０１３１】また、ソース引出配線層５３ｂがｎ+ ソー
ス層１０９の全周にわたってｎ+ ソース層１０９の表面
と接している。このため、ｎ+ ソース層１０９とソース
引出配線層５３ｂとのコンタクト面積が大きく確保で
き、ソースコンタクト抵抗を小さくすることができる。
【０１３２】また、このソース引出配線層５３ｂには、
たとえばアルミニウムなどの抵抗の小さい材料を用いる
ことができる。よって、低抵抗のソース引出配線層５３
ｂを通じてｎ+ ソース層１０９の全周に電流を供給する
ことができる。したがって、抵抗の比較的高いｎ+ ソー
ス層１０９を通じてｎ+ ソース層１０９の全周に電流を
供給する場合に比較して、抵抗を小さくすることができ
る。
【０１３３】また、横型ｎ−ｃｈＩＧＢＴにおいて、ソ
ース−ドレイン（Ｓ−Ｄ）間の距離におけるドレイン電
流ＩD −ドレイン電圧ＶD 特性についてシミュレーショ
ンを行なった。以下、そのシミュレーションについて説
明する。
【０１３４】図３７は、シミュレーションを行なった横
型ｎ−ｃｈＩＧＢＴの断面構造を示す図である。図３７
を参照して、断面構造で、奥行き１μｍ（レクトアング
ル）とし、Ｓ−Ｄ間距離を４０、８０、１８０μｍと変
えた場合のＩD −ＶD 特性を図３８に示す。ここで、ゲ
ート電圧は５Ｖである。
【０１３５】図３８を参照して、通常のレクトアングル
構造の場合には、Ｓ−Ｄ間距離を大きくすると、単調に
オン電流ＩD が減少することがわかる。
【０１３６】次に、図３７の断面構造でＡ−Ａ′を起点
に回転させたデバイス構造（シリンドリカル、本発明の
ソース・エレクトロード・サラウンド・ドレイン構造に
相当する）のＩD −ＶD 特性を図３９に示す。
【０１３７】図３９を参照して、ドレイン電圧ＶD が小
さいときには、Ｓ−Ｄ間距離が大きい方がオン電流ＩD
が小さいが、ドレイン電圧ＶD が大きくなると、Ｓ−Ｄ
間距離の長い方がオン電流ＩD が高くなる。
【０１３８】これは、ドレイン電圧ＶD が小さいときに
は、Ｓ−Ｄ間距離が大きくなると、Ｓ−Ｄ間の抵抗が高
くなるためＳ−Ｄ間距離の大きいものほどオン電流ＩD
が小さくなるものと考えられる。またドレイン電圧ＶD
が大きい場合には、図２０に示すようにＳ−Ｄ間距離Ｌ
1 の増加に伴い、ソース領域１０９の周長が長くなるた
め、電子注入の効率が高くなり電流駆動能力が向上す
る。その結果、ドレイン電圧の増加に伴い、Ｓ−Ｄ間距
離を増やしたほうがオン電流ＩD を大きくできると考え
られる。
【０１３９】ところでｎ−ｃｈＩＧＢＴのラッチアップ
は、図１９に示すｎ+ ソース層１０９の直下のｐ型ベー
ス層の抵抗と、ＩＧＢＴの動作時にｎ+ ソース層１０９
直下のｐ型ベース層１０７に流れるホール電流との積が
０．７Ｖを越えると生じる。そこで、Ｓ−Ｄ間距離を増
やせばソース周長が増えるため、上記のｐ型ベース層の
抵抗が減少しラッチアップ耐量が増える。
【０１４０】以上のシミュレーション結果から、本実施
の形態におけるソース・エレクトロード・サラウンド・
ソース構造では、Ｓ−Ｄ間距離を増やすことで、オン電
流（駆動電流）を低下させずにラッチアップ耐量を増や
すことができる。
【０１４１】本実施の形態の半導体装置のｐ+ ドレイン
層１０１をｎ+ ドレイン層に置換えれば、高耐圧ｎ−ｃ
ｈＭＯＳトランジスタが実現できる。また、本実施の形
態は、ｎ−ｃｈＩＧＢＴとＣＭＯＳトランジスタとを同
一基板上に形成する製造方法について述べたが、各部の
極性を反転化した構造にすれば、ｐ−ｃｈＩＧＢＴとＣ
ＭＯＳトランジスタとを同一基板上に形成することもで
きる。
【０１４２】実施の形態３ 図４０は、本発明の実施の形態３における半導体装置の
構成を概略的に示す断面図である。また図４１は、図４
０に示す横型ｎ−ｃｈＭＯＳトランジスタのソース層と
ドレイン層との平面レイアウトを示す図である。また図
４２は、図４１にソース引出配線層とドレイン引出配線
層を加えた図である。なお図４０は、図４１のＣ−Ｃ線
に沿う断面に対応する。
【０１４３】図４０〜図４２を参照して、この半導体装
置は、従来例で示した容量結合型多重フィールドプレー
トを本発明の高耐圧の横型ｎ−ｃｈＭＯＳトランジスタ
に適用した場合の構成を示している。シリコン基板１の
表面上には、たとえばシリコン酸化膜よりなる絶縁層３
を介在して、高抵抗ｎ型ベース層５が形成されている。
この高抵抗ｎ型ベース層５は、溝６３よりなるトレンチ
分離によって周囲の素子と電気的に分離されている。こ
の溝６３は、ｎ−ｃｈＭＯＳトランジスタ形成領域をた
とえば楕円の平面形状に取囲むように配置されている。
【０１４４】ｎ−ｃｈＭＯＳトランジスタ２３０は、ｎ
+ ソース層２０９と、ｎ+ ドレイン層２１１と、ｎ型バ
ッファ層２１３と、ゲート酸化膜１９と、ゲート電極層
２７とを有している。
【０１４５】ｎ+ ソース層２０９は、高抵抗ｎ型ベース
層５の表面に形成されたｐ型ベース層２０７の領域内
で、高濃度ｎ型層２１７と隣接するように形成されてい
る。またｎ+ ドレイン層２１１は、高抵抗ｎ型ベース層
５の表面に形成されたｎ型バッファ層２１３内に形成さ
れている。ゲート電極層２１は、ｐ型ベース層２０７と
高抵抗ｎ型ベース層５との上に、ゲート酸化膜１９を介
在して形成されている。このゲート電極層２１は、ドー
プトポリシリコン層２１ａとタングステンシリサイド層
２１ｂとの積層構造よりなっている。またゲート電極層
２１の側壁には側壁酸化膜２３が形成されている。
【０１４６】特に図４１を参照して、ｎ+ ソース２０９
は、ｎ+ ドレイン層２１１の周囲を取囲むように、たと
えば楕円の平面形状を有している。またゲート電極層２
１も、ｎ+ ソース層２０９の内周側に、ｎ+ ソース層２
０９に沿って楕円の平面形状に形成されている。これに
よって、このｎ−ｃｈＭＯＳトランジスタ２３０のチャ
ネル領域は、ｎ+ ソース層２０９の内周側に楕円の環形
状に生ずることになる。
【０１４７】ｎ+ ソース層２０９とｎ+ ドレイン層２１
１との間の高抵抗ｎ型ベース層５の表面にはフィールド
酸化膜６９が、たとえば楕円の平面形状に形成されてい
る。このフィールド酸化膜６９上には、ゲート電極層２
１と同一の層よりなる複数の導電層２０１が形成されて
いる。この導電層２０１は、容量結合型多重フィールド
プレートの下層をなすものである。
【０１４８】なお、この導電層２０１の側壁には、側壁
酸化膜２０３が形成されている。ｎ−ｃｈＭＯＳトラン
ジスタ２３０を覆うように第１の層間絶縁層５１が形成
されている。この第１の層間絶縁層５１には、スルーホ
ール５１ａ、５１ｂ、５１ｃ、５１ｇが形成されてい
る。スルーホール５１ａを通じてｎ+ ドレイン層２１１
と、スルーホール５１ｇを通じて導電層２７と電気的に
接続するように第１配線層５３ａが形成されている。ま
たスルーホール５１ｂを通じてｎ+ ソース層２０９と高
濃度ｐ型層２１７と電気的に接続するように第１配線層
５３ｂが形成されている。またスルーホール５１ｃを通
じてゲート電極層２１と電気的に接続するように第１配
線層５３ｃが形成されている。
【０１４９】また第１配線層５３ａと５３ｃとの間に
は、これらの層と同一の層よりなる導電層２０５が、下
層の導電層２０１と容量を構成するように配置されてい
る。この導電層２０５が、容量結合型多重フィールドプ
レートの上層をなすものである。
【０１５０】特に図４２を参照して、ソース引出配線層
５３ｂは、ｎ+ ソース層２０９の全周にわたって、ｎ+
ソース層２０９の表面に接するように、楕円の平面形状
を有している。このソース引出配線層５３ｂ上に第２お
よび第３の層間絶縁層５５、５９を介在してソース引出
配線層５３ｂと平面的に交差するようにドレイン引出配
線層６１が延在している。
【０１５１】本実施の形態においては、導電層２０１、
２０１と第１配線層５３ａ、５３ｃと導電層２０５とに
より容量結合型多重フィールドプレートが構成されてい
るため、ソース−ドレイン間の電位の安定化を図ること
ができる。以下、そのことについて詳細に説明する。
【０１５２】図４０を参照して、ｎ−ｃｈＭＯＳトラン
ジスタの動作時においては、ドレインにはＶｃｃ電位、
ソースにはＧＮＤ電位が与えられる。このように電位が
与えられた場合、ｎ+ ドレイン層２１１とｎ+ ソース層
２０９との間であってフィールド酸化膜６９の下部には
一定の電位差が生じる。またドレインに接続される第３
配線層６１には、高耐圧の電力用素子の場合には６００
Ｖもの電圧が印加される。このような大きい電圧がソー
ス−ドレイン間の上部に与えられると、ｎ−ｃｈＭＯＳ
トランジスタ２３０の動作時において、ソース−ドレイ
ン間の電位が安定しなくなるおそれがある。
【０１５３】そこで、本実施の形態においては、容量結
合型多重フィールドプレートが設けられている。図４３
は、図４０のフィールドプレート部（領域Ｒ２）を拡大
して示す部分断面図である。
【０１５４】図４３を参照して、ｎ−ｃｈＭＯＳトラン
ジスタの動作時にソースおよびドレインに所定の電位が
印加されると、フィールドプレートを構成する各導電層
２０１、２０５によりキャパシタが構成される。これに
より、各導電層間に電荷が蓄積され、容量Ｃ１、Ｃ２、
Ｃ３、Ｃ４が構成される。この状態は図４４に示すよう
に容量Ｃ１、Ｃ２、Ｃ３、Ｃ４がフィールド酸化膜６９
上において直列に接続された状態となる。
【０１５５】このようにフィールド酸化膜６９の上部に
容量が構成されることによって、ｎ−ｃｈＭＯＳトラン
ジスタの動作時において、フィールド酸化膜６９の下部
と上部との電位がほぼ同一とされる。このように、フィ
ールド酸化膜６９の直上部がその下部とほぼ同一の電位
となるため、仮に第３の配線層６１に高電圧が印加され
た場合でも、フィールド酸化膜６９の下部に与えられる
影響は少なくなり、ソース−ドレイン間の電位が安定に
なる。
【０１５６】また本実施の形態においては、ｎ+ ソース
層２０９が、ｎ+ ドレイン層２１１の周囲を取囲むよう
に形成されている。このため、実施の形態１で説明した
と同様の理由により、電流駆動能力を向上することがで
きる。
【０１５７】また本実施の形態においては、ｎ−ｃｈＭ
ＯＳトランジスタ２３０は、他の素子と溝６３によるト
レンチ分離により電気的に分離されている。このため、
実施の形態１で説明したと同様の理由により、高集積化
に適した半導体装置を得ることができる。
【０１５８】以上より、大きな電流駆動能力を有し、か
つ高集積化に適した半導体装置を得ることができる。
【０１５９】また多層配線構造を用いることにより、ソ
ース引出配線層となる第１配線層５３ｂとドレイン引出
配線層となる第３配線層６１とが異なる絶縁層上に形成
されている。このため、ソース引出配線層５３ｂを、ｎ
+ ソース層２０９の全周にわたって、ｎ+ ソース層２０
９の表面に接するように構成した場合でも、ソース引出
配線層５３ｂとドレイン引出配線層６１との電気的な絶
縁は維持される。
【０１６０】また、ソース引出配線層５３ｂを、ｎ+ ソ
ース層２０９の全周にわたって、ｎ + ソース層２０９の
表面に接するように形成することができる。このため、
実施の形態１で説明したと同様の理由により、ソースコ
ンタクト抵抗を低減することができるとともに、ソース
領域全周に電流を供給する際の抵抗を低くすることもで
きる。
【０１６１】実施の形態４ 図４５は、本発明の実施の形態４に係る半導体装置の構
成を概略的に示す断面図である。また図４６は、図４５
に示すｐ−ｃｈＩＧＢＴのソース層とドレイン層との平
面レイアウトを示す図である。また図４７は、図４６に
ソース引出配線層およびドレイン引出配線層とを加えた
図である。なお図４５は、図４６のＤ−Ｄ線に沿う断面
に対応する。
【０１６２】図４５〜図４７を参照して、シリコン基板
１上に、シリコン酸化膜などの絶縁層３を介在して高抵
抗ｎ型ベース層５が形成されている。この高抵抗ｎ型ベ
ース層５には、溝６３よりなるトレンチ分離によってｐ
−ｃｈＩＧＢＴ、ｎＭＯＳトランジスタおよびｐＭＯＳ
トランジスタの各領域に電気的に分離されている。
【０１６３】ｐ−ｃｈＩＧＢＴは、ｐ+ ソース層３０９
と、ｎ型ベース層３０７と、ｎ+ ドレイン層３１１と、
ｐ型バッファ層３１３と、ｐ- ドレイン層３１５と、ゲ
ート酸化膜１９と、ゲート電極層２１とを有している。
【０１６４】ｐ+ ソース層３０９は、高抵抗ｎ型ベース
層５の表面に形成されたｎ型ベース層３０７の領域内
に、高濃度ｎ型層３１７と隣接するように形成されてい
る。またｎ+ ドレイン層３１１は、高抵抗ｎ型ベース層
５の表面に形成されたｐ型バッファ層３１３の領域内に
形成されている。またｐ- ドレイン層３１５は、ｐ型バ
ッファ層３１３に電気的に接続するように、かつｐ+ ソ
ース層３０９と所定の距離を隔てるようにフィールド酸
化膜６９の直下に形成されている。
【０１６５】ゲート電極層２１は、ｐ+ ソース層３０９
とｐ- ドレイン層３１５に挟まれる高抵抗ｎ型ベース層
５およびｎ型ベース層３０７上にゲート酸化膜１９を介
在して形成されている。ゲート電極層２１は、ドープト
ポリシリコン層２１ａとタングステンシリサイド層２１
ｂとの二層構造を有している。
【０１６６】特に図４６を参照して、ｐ+ ソース層３０
９は、ｎ+ ドレイン層３１１の周囲を取囲むように、た
とえば楕円の平面形状を有している。
【０１６７】なお、これ以外の構成については、図１に
示す実施の形態１とほぼ同様であるため、同一の部材に
ついては同一の符号を付し、その説明を省略する。
【０１６８】本実施の形態におけるｐ−ｃｈＩＧＢＴの
製造方法において、ｐ- ドレイン層３１５は、フィール
ド酸化膜６９の形成前にこのｐ- ドレイン層３１５の形
成領域にｐ型不純物イオンを選択的にイオン注入すれ
ば、ＬＯＣＯＳ法でフィールド酸化膜６９が形成される
のと同時に形成できる。
【０１６９】本実施の形態では、ｐ+ ソース層３０９
が、ｎ+ ドレイン層３１１の周囲を、取囲むように配置
されている。このため、実施の形態２で説明したよう
に、電流駆動能力を向上することができる。
【０１７０】またｐ−ｃｈＩＧＢＴは、溝６３によるト
レンチ分離により他の素子（ＣＭＯＳトランジスタな
ど）と電気的に分離されている。このため、実施の形態
１で説明したようにｐ+ ソース層３０９がシリコン基板
１に対して高電圧となった場合でも、この溝６３による
トレンチ分離で耐圧を保持することができるため、分離
領域の面積を減らすことが可能となる。
【０１７１】以上より、大きな電流駆動能力を有し、か
つ高集積化に適した半導体装置を得ることができる。
【０１７２】またソース引出配線層となる第１の配線層
５３ｂとドレイン引出配線層となる第３の配線層６１と
は、異なる絶縁層上に形成されている。このため、特に
図４７に示すようにソース引出配線層５３ｂがｐ+ ソー
ス層３０９に沿って楕円の平面形状に形成された場合で
も、ソース引出配線層５３ｂとドレイン引出配線層６１
との電気的な分離を維持することができる。
【０１７３】また、ソース引出配線層５３ｂがｐ+ ソー
ス層３０９の全周にわたってｐ+ ソース層３０９の表面
と接している。このため、ｐ+ ソース層３０９とソース
引出配線層５３ｂとのコンタクト面積が大きく確保で
き、ソースコンタクト抵抗を小さくすることができる。
【０１７４】また、このソース引出配線層５３ｂには、
たとえばアルミニウムなどの抵抗の小さい材料を用いる
ことができる。よって、低抵抗のソース引出配線層５３
ｂを通じてｐ+ ソース層３０９の全周に電流を供給する
ことができる。したがって、抵抗の比較的高いｐ+ ソー
ス層３０９を通じてｐ+ ソース層３０９の全周に電流を
供給する場合に比較して、抵抗を小さくすることができ
る。
【０１７５】実施の形態５ 図１９に示す実施の形態２におけるｎ−ｃｈＩＧＢＴな
どの電力用デバイスを取囲む溝６３の本数は必要な耐圧
分だけ設ければよい。たとえば、図１９に示す領域Ｒ１
を、図４８に示すように、２本の溝によってｎ−ｃｈＩ
ＧＢＴの形成領域を取囲むような構成としてもよい。こ
のように溝を複数本設けることによって、シリコン層に
与える応力を小さくしたまま、耐圧の向上を図ることが
できる。以下、そのことについて詳細に説明する。
【０１７６】図１９の領域Ｒ１を参照して、トレンチ分
離の場合、溝６３の側壁に形成される酸化膜６５の膜厚
により保持できる耐圧が決まる。このため、耐圧のこと
のみ考えれば、酸化膜６５の膜厚は厚いほうが望まし
い。しかし、シリコン酸化膜は、シリコンと熱膨張係数
が大きく異なる。このため、この酸化膜６５の各膜厚を
厚くしすぎると、後工程の熱処理でシリコン基板内に応
力が与えられることになる。
【０１７７】本実施の形態では、溝を複数本設けること
で、素子が形成されるシリコン層に面するシリコン酸化
膜６５の膜厚Ｔ1 とＴ4 とを所定値に維持したまま、シ
リコン酸化膜６５の膜厚の総和（Ｔ1 ＋Ｔ2 ＋Ｔ3 ＋Ｔ
4 ）を大きくすることができる。各素子が形成されるシ
リコン層に面するシリコン酸化膜６５の膜厚Ｔ1 とＴ 4
とが所定値に維持されるため、素子の形成されるシリコ
ン層へ与えられる応力が増大することは抑制される。ま
た各シリコン酸化膜６５の膜厚の総和は、溝１本の場合
より大きくできるため、保持できる耐圧が高くなる。こ
のように複数本の溝６３ａ、６３ｂを設けることによ
り、シリコン層に与える応力を小さく維持したまま、耐
圧の向上を図ることができる。
【０１７８】また、溝の平面構造は、図４９に示すよう
に環状に、すなわちコーナ部分を丸くし、かつ溝幅Ｗを
一定にすることが望ましい。この溝６３ａ、６３ｂの幅
Ｗを各部分において一定にすることによって溝内部への
ポリシリコンの埋込特性を良好にすることができる。
【０１７９】図５０は、幅の異なる２つの溝内にポリシ
リコン層を埋込む工程を示す断面図である。まず図５０
を参照して、幅の細い溝と幅の太い溝とが併存する場合
に、幅の細い溝６３ｃ内をポリシリコン層６７で完全に
埋込むことはできても、幅の太い溝６３ｄ内を完全に埋
込むことはできない場合がある。この状態で、ポリシリ
コン層６７に全面エッチバックを施すと、図５１に示す
ように、幅の太い溝６３ｄ内をポリシリコン層６７ｄで
充填することはできない。
【０１８０】このように、溝の幅Ｗが一定でない場合に
は、特に溝の幅Ｗが太い部分へのポリシリコン層の埋込
が十分にできない場合が生ずる。このように溝内をポリ
シリコン層により完全に充填できない場合には、トレン
チ分離耐圧を十分に確保することができなくなる。
【０１８１】一方、本実施の形態のごとく溝６３ａ、６
３ｂの幅が一定の場合には、溝内へのポリシリコン層の
埋込特性が良好になり、トレンチ分離耐圧を大きく確保
することができる。
【０１８２】なお、溝６３ａ、６３ｂを埋込む材料とし
ては、ポリシリコンに限らず、酸化シリコンであっても
よい。この酸化シリコンを埋込む場合には、溝内を埋込
むようにシリコン酸化膜を全面に堆積した後、このシリ
コン酸化膜を全面エッチバックすればよい。
【０１８３】また、溝内にのみ充填層を残す方法とし
て、エッチバックの代わりにＣＭＰ（Chemical Mechani
cal Polishing ）法を用いてもよい。
【０１８４】実施の形態６ たとえば、ｐ−ｃｈＭＯＳトランジスタは、図５２に示
すｎ−ｃｈＩＧＢＴ１３０で構成されたブリッジ回路の
ハイサイド側のレベルシフトとして用いられる。このよ
うな用途において、ｐ−ｃｈＭＯＳトランジスタがオフ
した場合には、基板電位とｎ+ ドレイン電位とは０Ｖの
ままで、ｐ+ ソース層の電位とゲート電極層の電位とは
０から正の高電圧まで上昇する。
【０１８５】このような用途に用いられるｐ−ｃｈＭＯ
Ｓトランジスタを含むｐ−ｃｈ電力用デバイスに本発明
のソース・エレクトロード・サラウンド・ドレイン構造
を適用した場合、ｎ+ ドレイン（コレクタ）側からソー
ス側へ空乏層が延びるため、このソース付近に位置する
トレンチ分離の溝側壁の電位は安定していない。
【０１８６】それゆえ、図５３に示すように、ｐ−ｃｈ
パワーデバイスを、トレンチ分離を介して取囲む分離領
域を設け、その分離領域を、ソース電位と同電位にする
ことで、溝側壁の電位を安定化させることができる。具
体的には、図５３において、ｐ−ｃｈＩＧＢＴ領域の周
囲を溝６３によるトレンチ分離を介在して、高抵抗ｎ型
層５、ｎ型層５２１と高濃度ｎ型層５２３との積層構造
よりなる分離領域が設けられている。この分離領域の高
濃度ｎ型層５２３と、ｐ−ｃｈＩＧＢＴのｐ+ソース層
３０９とは、同一の第１の配線層５５３ｂにより電気的
に接続されている。
【０１８７】このような構成とすることにより、溝６３
側壁の電位を安定化、すなわちシールド化させることが
できる。本願ではこの配線層５５３ｂをシールド電極と
呼ぶ。
【０１８８】実施の形態７ 実施の形態６においてソース領域と同電位とされる分離
領域５、５２１、５２３およびシールド電極５５３ｂと
は、ｐ−ｃｈの電力用デバイスに限られず、図５４に示
すｎ−ｃｈＩＧＢＴなどのｎ−ｃｈの電力素子に用いら
れてもよい。
【０１８９】図５４を参照して、ｎ−ｃｈＩＧＢＴの形
成領域を溝６３によりトレンチ分離を介在して取囲むよ
うに、高抵抗ｎ型層５とｎ型層４２１と高濃度ｎ型層４
２３との積層構造よりなる分離領域が設けられている。
この分離領域の高濃度ｎ型層４２３とｎ−ｃｈＩＧＢＴ
のｎ+ ソース層１０９とは、シールド電極４５３ｂによ
り同電位とされている。
【０１９０】このような構成とすることにより、実施の
形態６と同様、溝６３側壁の電位を安定化、すなわちシ
ールド化することができる。
【０１９１】実施の形態８ 図５５は、本発明の実施の形態８に係る半導体装置の構
成を概略的に示す断面図である。図５５を参照して、本
実施の形態では、ｎ型貼り合せＳＯＩ基板に、横型のｐ
−ｃｈＩＧＢＴと横型のｎ−ｃｈＩＧＢＴとを併存させ
た場合の構成が示されている。このような構成の場合に
は、ｎ−ｃｈＩＧＢＴにおいて、フィールド酸化膜６９
の直下に、ｎ型バッファ層１０３に接するように、かつ
ｎ+ ソース層１０９と所定の距離を隔てて対向するよう
にｐ- トップ層６０１を設けることが望ましい。
【０１９２】なお、これ以外の構成については、ｎ−ｃ
ｈＩＧＢＴについては、図１９に示す構成と、またｐ−
ｃｈＩＧＢＴについては、図４５に示す構成とほぼ同じ
であるため、同一の部材についは同一の符号を付し、そ
の説明を省略する。
【０１９３】本実施の形態においては、ｎ−ｃｈＩＧＢ
Ｔにおいて、フィールド酸化膜直下にｐ- トップ層６０
１を設けたため、ｐ−ｃｈＩＧＢＴのｐ- ドレイン層３
１５とｎ−ｃｈＩＧＢＴのｐ- トップ層６０１とをオフ
時に高電圧が印加されたときに完全に空乏化するような
濃度に設定することで、図５６に示すように素子耐圧を
高く、しかもほぼ同じ耐圧にすることができる。
【０１９４】実施の形態９ 図５７は、本発明の実施の形態９に係る半導体装置の構
成を示す鳥瞰図である。図５７を参照して、ｎ−ｃｈＩ
ＧＢＴにおいて、ｎ+ ソース層７０９と、高濃度ｐ型層
７１７との接合部は、平面的に見て櫛状の構造を有して
いる。
【０１９５】実施の形態２において、ｐベース抵抗がラ
ッチアップ耐量を決める要因であることを述べた。そこ
で、図５７に示すようにｎ+ ソース層７０９と高濃度ｐ
型層７１７との接合部を櫛状構造にすることで、ｎ+ ソ
ース層直下のｐベース抵抗ｒが部分的に低くなる。つま
り、ｎ+ ソース層７０９と高濃度ｐ型層７１７との接合
部が、ｎ+ ソース層７０９側へ突出（入り込んでいる）
状態にある部分では、ｎ+ ソース層７０９の幅Ｗ10は、
小さくなる。このようにｎ+ ソース層７０９の幅Ｗ10が
小さくなるため、この部分におけるｐベース抵抗ｒが低
くなる。よって、この構造をとることで、ラッチアップ
耐量を向上することが可能となる。
【０１９６】なお、ｎ+ ソース層７０９の厚い幅Ｗ11部
分は、ソース引出電極層とのコンタクトを確実に取るた
めに必要である。
【０１９７】実施の形態１０ 図５８は、本発明の実施の形態１０に係る半導体装置の
構成を概略的に示す断面図である。図５８を参照して、
本実施の形態は、横型ｎ−ｃｈＩＧＢＴとＣＭＯＳトラ
ンジスタとが併存する場合を示している。本実施の形態
においては、ｎ + ソース層１０９と、高濃度ｐ型層１１
７と、ｐ+ ドレイン層１０１と、ｎＭＯＳトランジスタ
のソース／ドレイン層３３と、ｐＭＯＳトランジスタの
ソース／ドレイン領域４３との表面がシリサイド化され
て、その各表面にシリサイド層８０１が形成されてい
る。
【０１９８】このように、ｎ+ ソース層１０９の表面を
シリサイド化することにより、ｐ+ソース層１０９のシ
ート抵抗値を下げることが可能となる。これにより、こ
のシリサイド層８０１を通じてｎ+ ソース層１０９の全
周に少ない抵抗で電流を供給することが可能となる。よ
って、ソース引出配線層８５３ｃは、ｎ+ ソース層１０
９の全周にわたってｎ+ ソース層１０９の表面と接する
ように設ける必要はなく、ｎ+ ソース層１０９の一部表
面に接していればよい。
【０１９９】このようにソース引出配線層８１３ｃが楕
円形状をとる必要はないため、ソース引出配線層８５３
ｃとドレイン引出配線層８１３ａとが同一の絶縁層上に
形成されても、これらの配線層がショートするおそれは
ない。
【０２００】また、ｎ型バッファ層１０３と、ｐ型ベー
ス層１０７と、ｐ型ウェル層３１と、ｎ型ウェル層４１
とは、シリコン酸化膜よりなる絶縁層３に達するように
形成されていてもよい。この場合でも、この電力用のデ
バイスは同じ動作をすることができる。
【０２０１】実施の形態１１ 図５９と図６０とは、図３８と図３９とで示されたグラ
フにおいて縦軸のドレイン電流を電流密度換算（ドレイ
ン電流をｎ−ｃｈＩＧＢＴの平面占有面積で割った値）
でシミュレーションした結果を示す図である。
【０２０２】図５９と図６０とを参照して、このシミュ
レーションの結果より、レクトアングル構造に比べてシ
リンドリカル構造では、同一のＳ−Ｄ間距離でも高いド
レイン電流密度の得られることが判明した。つまり、ｎ
−ｃｈＩＧＢＴのドレインの表面形状が略真円であり、
かつドレイン領域を取囲むソース領域の表面形状が略真
円の環形状（環形状を規定する内周円と外周円とが略真
円）の場合には、最も高いドレイン電流密度を得ること
ができ、それによりラッチアップ能力を向上し得る最良
の構造が得られることが判明した。
【０２０３】以上のシミュレーションの結果より、ドレ
イン電流密度を高くしラッチアップ能力を向上させるた
めには、ｎ−ｃｈＩＧＢＴのユニットセルの平面形状を
シリンドリカル構造とし、このユニットセルをアレイと
して展開した構造が考えられる。このアレイとして展開
した構造の一例を実施の形態１１として以下に説明す
る。
【０２０４】図６１は、本発明の実施の形態１１におけ
る半導体装置の構成を概略的に示す平面レイアウト図で
ある。図６１を参照して、上述したシリンドリカル構造
を有する１つのユニットセルを、仮想の正六角形の平面
領域内に配置することで、各ユニットセルを蜂の巣状に
無駄なく敷きつめることが可能となる。この蜂の巣状の
平面レイアウト構造は、言い換えれば、互いに隣り合う
３つのシリンドリカル構造を有するユニットセルのｐ+
ドレイン領域１０１の中心が、略正三角形Ｎの頂点に配
置された構造である。
【０２０５】図６２は、図６１のＦ−Ｆ線に沿う概略断
面図である。図６１と図６２とを参照して、本実施の形
態では、ユニットセルごとに溝分離を施すのではなく、
セルアレイ全体として溝分離が施されている。つまり、
蜂の巣状に展開したセルアレイの外周に沿って溝６３が
形成されている。このため、隣り合うｎ−ｃｈＩＧＢＴ
の間には溝６３が設けられておらず、高濃度ｐ型層１１
７が各ユニットセル間で共有されている。
【０２０６】また各ユニットセルのｐ+ ドレイン領域、
ゲート電極層、ｎ+ ソース領域の各々は、メタル配線な
ど（図示せず）で互いに接続されている。
【０２０７】なお、これ以外の構成については、図１９
に示すｎ−ｃｈＩＧＢＴを隣り合うよう配置した構造と
ほぼ同様であるため、同一の部材について同一の符号を
付し、その説明を省略する。
【０２０８】なお、たとえば図６３に示すように過電流
検出によるリアルタイムクランプ回路に用いられるＩＧ
ＢＴのソースをマルチソースにして、一方のソースには
抵抗をつけ、過電流が流れた場合には、過電流と抵抗と
の積がＭＯＳトランジスタのしきい値電圧になるように
設定することで、ＩＧＢＴのゲート電極を速やかにソー
ス電位にし、ＩＧＢＴの破壊を防ぐことができる。この
ような用途にＩＧＢＴを用いる場合には、図６１、６２
に示す構造に限られず、以下に示すようにユニットセル
ごとに溝分離が施される。
【０２０９】図６４は、ユニットセルごとに溝分離が施
された構成を示す平面レイアウト図である。また図６５
は、図６４のＧ−Ｇ線に沿う概略断面図である。
【０２１０】図６４と図６５とを参照して、ユニットセ
ルごとに溝分離が施されるため、セルアレイの外周領域
のみならず、隣り合うｎ−ｃｈＩＧＢＴの間にも少なく
とも１つの溝６３が配置されることになる。ここで、各
ｎ−ｃｈＩＧＢＴに設けられるソース引出配線層５３ｂ
1 、５３ｂ2 は、過電流検出に使用されるＩＧＢＴと使
用されないＩＧＢＴとで分割されている。つまり、ソー
ス引出配線層５３ｂ1とソース引出配線層５３ｂ2 と
は、互いに電気的に絶縁されている。このようにソース
引出配線層５３ｂ1 、５３ｂ2 を分割することで、抵抗
の電圧効果による電流損失を極力減らす効果がある。
【０２１１】なお、隣り合うｎ−ｃｈＩＧＢＴの各ゲー
ト電極層２１間と各ｐ+ ドレイン領域１０１間とは電気
的に接続されている。
【０２１２】なお、これ以外の構成については、図６１
と図６２とに示す構成とほぼ同様であるため、同一の部
材については同一の符号を付しその説明を省略する。
【０２１３】実施の形態１２ 図６６に示すようなハーフブリッジ回路はＩＧＢＴ６１
０とダイオード６２０とからなっている。上述のシリン
ドリカル構造を有するＩＧＢＴをこのハーフブリッジ回
路のＩＧＢＴ６１０に用いる場合、ＩＧＢＴ６１０とし
て、図６７に示すようにたとえば蜂の巣状に展開された
セルアレイが用いられ、ダイオード６２０には、図６７
に示すようにたとえばトラック形状のダイオードが用い
られる。以下、このハーフブリッジ回路を構成するダイ
オードの構造および配線接続の状態について説明する。
【０２１４】図６８は、図６７に示すダイオードのＨ−
Ｈ線に沿う概略断面図である。また図６９〜図７１は、
ＩＧＢＴとダイオードとを結ぶ配線の配置を下層から３
段階に分割して示す概略平面図である。
【０２１５】主に図６７と図６８とを参照して、シリコ
ン基板１の表面上にたとえばシリコン酸化膜よりなる絶
縁層３を介在して高抵抗ｎ型ベース層５が形成されてい
る。この高抵抗ｎ型ベース層５のダイオードの形成領域
は、溝６３よりなるトレンチ分離によって、他の素子の
形成領域と電気的に分離されている。
【０２１６】ダイオード６２０は、ｎ+ カソード層６２
１と、ｐ+ アノード層６２３とを有している。ｎ+ カソ
ード層６２１は、高抵抗ｎ型ベース層５に形成されたｎ
型層６２５内の表面に形成されている。またｐ+ アノー
ド層６２３は、高抵抗ｎ型ベース層５に形成されたｐ型
層６２７内の表面に形成されている。
【０２１７】ｐ+ アノード層６２３は、高抵抗ｎ型ベー
ス層５の表面において、ｎ+ カソード層６２１の周囲を
取囲んでおり、それによりダイオード６２０はトラック
形状を有している。このトラック形状とは、ｐ+ アノー
ド層６２３と高抵抗ｎ型ベース層５とから構成されるｐ
ｎ接合が、半導体層の表面において直線状に延びる部分
（図６７の領域Ｊ）を多く有する構造である。
【０２１８】またｎ型層６２５の領域上には、絶縁層６
５５を介して導電層６３７が形成されている。またｐ型
層６２７と高抵抗ｎ型ベース層５との表面上には絶縁層
６２９を介して導電層６３１が形成されている。この導
電層６３７と６３１とは、たとえばドープドポリシリコ
ン層６３７ａ、６３１ａとタングステンシリサイド層６
３７ｂ、６３１ｂとの２層構造を有している。また導電
層６３７、６３１の各側壁には側壁酸化膜６３９、６３
３が形成されている。
【０２１９】このダイオード形成領域上には第１の層間
絶縁層５１が形成されている。この第１の層間絶縁層５
１に設けられたコンタクトホール５１ｊ、５１ｋを通じ
て各下層に電気的に接続されるように第１の配線層６５
３ａ、５３ｂが形成されている。第１の配線層５３ｂ
は、アノード引出配線層である。
【０２２０】主に図６９を参照して、アノード引出配線
層５３ｂは、たとえば楕円形状に形成されるｐ+ アノー
ド層６２３の全周にわたって、ｐ+ アノード層６２３の
表面に接するように形成されている。このアノード引出
配線層５３ｂは、ＩＧＢＴのｎ+ ソース層に電気的に接
続されるソース引出配線層５３ｂと一体的に形成されて
いる。つまり、ダイオードのｐ+ アノード層６２３とＩ
ＧＢＴのｎ+ ソース層とは電気的に接続されている。
【０２２１】主に図６８を参照して、このアノード引出
配線層５３ｂなどを覆うように第１の層間絶縁層上に第
２の層間絶縁層５５が形成されている。この層間絶縁層
５５上には、コンタクトホール５５ｂを通じて第１配線
層６５３ａに電気的に接続される第２配線層６５７が形
成されている。
【０２２２】主に図７０を参照して、またＩＧＢＴの形
成領域においては、第２の層間絶縁層５５上に導電層５
７ａが形成されている。この導電層５７ａはセルアレイ
を構成する各ユニットセルのゲート電極層２７をコンタ
クトホール５８を通じて電気的に接続している。
【０２２３】主に図６８を参照して、第２配線層６５７
および導電層５７ａを覆うように第２の層間絶縁層５５
上に第３の層間絶縁層５９が形成されている。ダイオー
ド形成領域においては、コンタクトホール５７ｂを通じ
てｎ+ カソード層６２１と電気的に接続するようにカソ
ード引出配線層６１が第３の層間絶縁層５９上に形成さ
れている。
【０２２４】主に図７１とを参照して、このカソード引
出配線層６１は、ＩＧＢＴのｐ+ ドレイン層１０１にコ
ンタクトホール６２を通じて電気的に接続されたドレイ
ン引出配線層６１と一体的に形成されている。つまり、
ダイオードのｎ+ カソード層６２１とＩＧＢＴのｐ+ ド
レイン層１０１とは電気的に接続されている。
【０２２５】なお、図６７のＧ−Ｇ線に沿うＩＧＢＴの
断面は、たとえば図６２に示す構造が対応する。
【０２２６】ここで、横型ダイオードに関しては、図７
２と図７３とに示されるように、順方向（Ｉ−Ｖ）特性
は、レクトアングル構造のほうがシリンドリカル構造に
比べて高いドレイン電流密度を得ることができる。この
理由は以下のように説明される。
【０２２７】ＩＧＢＴにおいては、ＭＯＳトランジスタ
部分のチャネルを流れるチャネル電流によって導電率変
調が決まっていた。このため、ＩＧＢＴにおいてドレイ
ン電流密度を大きくするには、ＩＧＢＴの単位平面占有
面積当たりにおけるチャネル面積の割合を大きくできる
シリンドリカル構造がレクトアングル構造よりも有利で
あった。
【０２２８】しかし、ダイオードにはＭＯＳトランジス
タ部分はない。このため、ダイオードの平面占有面積当
たりにおけるチャネル面積を大きくすべくシリンドリカ
ル構造にする必要はない。また、シリンドリカル構造に
した場合、そのシリンドリカル構造の中心に配置される
ｎ+ カソード層６２１とカソード引出配線層６１との接
触面積が小さくなる。また、ｐ+ アノード層６２７から
ｎ+ カソード層６２１へ流込む電流密度は変化してい
る。
【０２２９】一方、レクトアングル構造では、ダイオー
ドのｐｎ接合部が半導体層の表面において直線状に延在
している（図６７の領域Ｊ）。このため、ｎ+ カソード
層６２１とカソード引出配線層６４との接触面積は、シ
リンドリカル構造よりも大きくできる。また、ｐ+ アノ
ード層６２７からｎ+ カソード層６２１へ流込む電流密
度は領域Ｊでは変化しない。よってシリンドリカル構造
よりもレクトアングル構造のほうが、電流密度のアノー
ド側とカソード側での差が少ない。その結果、同じオン
電圧でも多くの電流を得ることができる。
【０２３０】以上の説明より、ダイオードは、図６７に
示すように、レクトアングル部分（領域Ｊで囲まれた部
分）を多く有するトラック形状の構造のほうがシリンド
リカル構造よりも有利である。
【０２３１】以上より、本実施の形態においては、ダイ
オードの平面形状をトラック形状としたため、シリンド
リカル構造のダイオードを採用した場合に比べて、同じ
オン電圧でも電流を多くとれるハーフブリッジ回路を得
ることが可能となる。
【０２３２】実施の形態１３ 実施の形態１１においては、仮想の正六角形の平面領域
内にシリンドリカル構造のＩＧＢＴを配置し、その正六
角形を蜂の巣状に配置した構造について説明した。しか
し、ユニットセルの平面外形形状は、この蜂の巣状の配
置に限られず、シリンドリカル構造のＩＧＢＴを仮想の
正方形の平面領域内に配置した構造であってもよい。こ
の場合には、複数のユニットセルは、図７４に示すよう
に格子状に展開されることでセルアレイを構成すること
になる。この格子状の平面レイアウト構造は言い換えれ
ば、互いに隣り合う４つのシリンドリカル構造を有する
ユニットセルのｐ+ ドレイン領域１０１の中心が、略正
方形Ｍの頂点に配置された構造である。
【０２３３】このようにユニットセルを格子状に展開し
た場合には、各ユニットセルのソース、ドレインもしく
はゲートなどを接続する各配線を、互いに直角もしくは
４５°の角度で交差するように配置することが容易とな
る。このような角度で互いに交差する配線層を形成する
場合、その配線層を形成する際の写真製版技術に用いら
れるフォトマスクを製作する際のデータ量は、たとえば
配線層が３０°もしくは６０°などで交差する場合より
も少なくできる。このため、ユニットセルを図７４に示
すように格子状に展開した場合、電子線露光時間を短縮
できるというメリットがある。
【０２３４】なお、上記した実施の形態１１〜１３にお
いては、ｎ−ｃｈＩＧＢＴについて説明したが、使用さ
れている不純物の導電型をすべて反転させることで、ｐ
−ｃｈＩＧＢＴについても同様に成立し、かつ同様の効
果を得ることができる。
【０２３５】なお、上記した実施の形態１〜１３におけ
るトレンチ分離の溝の形状は、図７５や図７６に示すＶ
溝形状や逆Ｖ溝形状であってもよい。
【０２３６】なお、本発明の構成はバイポーラ素子にも
適用することができる。今回開示された実施の形態はす
べての点で例示であって制限的なものではないと考えら
れるべきである。本発明の範囲は上記した説明ではなく
て特許請求の範囲によって示され、特許請求の範囲と均
等の意味および範囲内でのすべての変更が含まれること
が意図される。
【０２３７】
【発明の効果】以上説明したように、本発明の半導体装
置では、ソース領域がドレイン領域を取囲む構成を有し
ているため、電流駆動能力を向上させることができる。
また、従来例のようにｐｎ接合による分離ではなく溝に
よって他の素子と絶縁ゲートトランジスタとが分離され
ている。このため、ソース領域が分離領域近傍に配置さ
れても、その動作時にソース領域から半導体基板へ電流
が流れることが防止される。よって、分離用の溝をソー
ス領域から離して配置する必要がない。したがって、電
流駆動能力が高く、かつ高集積化に適した半導体装置を
得ることができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１における半導体装置の
構成を概略的に示す断面図である。
【図２】 本発明の実施の形態１におけるｐ−ｃｈＭＯ
Ｓトランジスタのソース層およびドレイン層の平面レイ
アウトを示す図である。
【図３】 図２にソース引出配線層およびドレイン引出
配線層を加えた平面レイアウト図である。
【図４】 本発明の実施の形態１における半導体装置の
製造方法の第１工程を示す概略断面図である。
【図５】 本発明の実施の形態１における半導体装置の
製造方法の第２工程を示す概略断面図である。
【図６】 本発明の実施の形態１における半導体装置の
製造方法の第３工程を示す概略断面図である。
【図７】 本発明の実施の形態１における半導体装置の
製造方法の第４工程を示す概略断面図である。
【図８】 本発明の実施の形態１における半導体装置の
製造方法の第５工程を示す概略断面図である。
【図９】 本発明の実施の形態１における半導体装置の
製造方法の第６工程を示す概略断面図である。
【図１０】 本発明の実施の形態１における半導体装置
の製造方法の第７工程を示す概略断面図である。
【図１１】 本発明の実施の形態１における半導体装置
の製造方法の第８工程を示す概略断面図である。
【図１２】 本発明の実施の形態１における半導体装置
の製造方法の第９工程を示す概略断面図である。
【図１３】 本発明の実施の形態１における半導体装置
の製造方法の第１０工程を示す概略断面図である。
【図１４】 本発明の実施の形態１における半導体装置
の製造方法の第１１工程を示す概略断面図である。
【図１５】 本発明の実施の形態１における半導体装置
の製造方法の第１２工程を示す概略断面図である。
【図１６】 本発明の実施の形態１における半導体装置
の製造方法の第１３工程を示す概略断面図である。
【図１７】 本発明の実施の形態１における半導体装置
の製造方法の第１４工程を示す概略断面図である。
【図１８】 本発明の実施の形態１における半導体装置
の製造方法の第１５工程を示す概略断面図である。
【図１９】 本発明の実施の形態２における半導体装置
の構成を概略的に示す断面図である。
【図２０】 本発明の実施の形態２におけるｎ−ｃｈＩ
ＧＢＴにおけるドレイン層とソース層との平面レイアウ
トを示す図である。
【図２１】 図２０にドレイン引出配線層とソース引出
配線層とを加えた平面レイアウト図である。
【図２２】 本発明の実施の形態２における半導体装置
の製造方法の第１工程を示す概略断面図である。
【図２３】 本発明の実施の形態２における半導体装置
の製造方法の第２工程を示す概略断面図である。
【図２４】 本発明の実施の形態２における半導体装置
の製造方法の第３工程を示す概略断面図である。
【図２５】 本発明の実施の形態２における半導体装置
の製造方法の第４工程を示す概略断面図である。
【図２６】 本発明の実施の形態２における半導体装置
の製造方法の第５工程を示す概略断面図である。
【図２７】 本発明の実施の形態２における半導体装置
の製造方法の第６工程を示す概略断面図である。
【図２８】 本発明の実施の形態２における半導体装置
の製造方法の第７工程を示す概略断面図である。
【図２９】 本発明の実施の形態２における半導体装置
の製造方法の第８工程を示す概略断面図である。
【図３０】 本発明の実施の形態２における半導体装置
の製造方法の第９工程を示す概略断面図である。
【図３１】 本発明の実施の形態２における半導体装置
の製造方法の第１０工程を示す概略断面図である。
【図３２】 本発明の実施の形態２における半導体装置
の製造方法の第１１工程を示す概略断面図である。
【図３３】 本発明の実施の形態２における半導体装置
の製造方法の第１２工程を示す概略断面図である。
【図３４】 本発明の実施の形態２における半導体装置
の製造方法の第１３工程を示す概略断面図である。
【図３５】 本発明の実施の形態２における半導体装置
の製造方法の第１４工程を示す概略断面図である。
【図３６】 本発明の実施の形態２における半導体装置
の製造方法の第１５工程を示す概略断面図である。
【図３７】 シミュレーションしたｎ−ｃｈＩＧＢＴの
概略断面図である。
【図３８】 レクトアングル構造を持つｎ−ｃｈＩＧＢ
ＴのＩ−Ｖ特性を示す図である。
【図３９】 シリンドリカル構造を持つｎ−ｃｈＩＧＢ
ＴのＩ−Ｖ特性を示す図である。
【図４０】 本発明の実施の形態３における半導体装置
の構成を概略的に示す断面図である。
【図４１】 本発明の実施の形態３におけるｎ−ｃｈＭ
ＯＳトランジスタのドレイン層とソース層との平面レイ
アウトを示す図である。
【図４２】 図４１にドレイン引出配線層とソース引出
配線層とを加えた平面レイアウト図である。
【図４３】 図４０の領域Ｒ２を拡大して示す部分断面
図である。
【図４４】 フィールド酸化膜上に容量が形成されるこ
とを説明するための模式図である。
【図４５】 本発明の実施の形態４における半導体装置
の構成を概略的に示す断面図である。
【図４６】 本発明の実施の形態４におけるｐ−ｃｈＩ
ＧＢＴのソース層とドレイン層との平面レイアウトを示
す図である。
【図４７】 図４６にドレイン引出配線層とソース引出
配線層とを加えた平面レイアウト図である。
【図４８】 トレンチ分離用の溝が複数本ある場合の構
造を示す部分断面図である。
【図４９】 トレンチ分離の溝が、一定の幅を有して素
子の周囲を取囲む様子を示す概略平面図である。
【図５０】 幅の異なる孔に充填層を形成する様子を示
す第１工程図である。
【図５１】 幅の異なる孔に充填層を形成する様子を示
す第２工程図である。
【図５２】 ｐ−ｃｈＭＯＳトランジスタをレベルシフ
トとして用いた場合のブロック図である。
【図５３】 本発明の実施の形態６における半導体装置
の構成を概略的に示す断面図である。
【図５４】 本発明の実施の形態７における半導体装置
の構成を概略的に示す断面図である。
【図５５】 本発明の実施の形態８における半導体装置
の構成を概略的に示す断面図である。
【図５６】 各種ＩＧＢＴの素子耐圧とソース／ドレイ
ン間距離依存性を示すグラフである。
【図５７】 本発明の実施の形態９における半導体装置
の構成を概略的に示す鳥瞰図である。
【図５８】 本発明の実施の形態１０における半導体装
置の構成を概略的に示す断面図である。
【図５９】 レクトアングル構造を持つｎ−ｃｈＩＧＢ
Ｔのドレイン電圧とドレイン電流密度との関係を示す図
である。
【図６０】 シリンドリカル構造を持つｎ−ｃｈＩＧＢ
Ｔのドレイン電圧とドレイン電流密度との関係を示す図
である。
【図６１】 ユニットセルを蜂の巣状に配置した様子を
示す概略平面図である。
【図６２】 図６１のＦ−Ｆ線に沿う概略断面図であ
る。
【図６３】 過電流検出によるリアルタイムクランプ回
路の回路図である。
【図６４】 ユニットセルを蜂の巣状に配置し、かつユ
ニットセル毎に溝分離を施した構成を示す概略平面図で
ある。
【図６５】 図６３のＧ−Ｇ線に沿う概略断面図であ
る。
【図６６】 ハーフブリッジ回路を示す回路図である。
【図６７】 ハーフブリッジ回路におけるＩＧＢＴに蜂
の巣状に配置されたセルアレイを用い、かつダイオード
にトラック形状のものを用いることを説明するための図
である。
【図６８】 図６７のＨ−Ｈ線に沿うダイオードの概略
断面図である。
【図６９】 ハーフブリッジ回路に用いられるダイオー
ドとＩＧＢＴとを接続する配線層の第１段階目の構成を
示す概略平面図である。
【図７０】 ハーフブリッジ回路に用いられるダイオー
ドとＩＧＢＴとを接続する配線層の第２段階目の構成を
示す概略平面図である。
【図７１】 ハーフブリッジ回路に用いられるダイオー
ドとＩＧＢＴとを接続する配線層の第３段階目の構成を
示す概略平面図である。
【図７２】 レクトアングル構造を持つダイオードのド
レイン電圧とドレイン電流密度との関係を示す図であ
る。
【図７３】 シリンドリカル構造を持つダイオードのド
レイン電圧とドレイン電流密度との関係を示す図であ
る。
【図７４】 ユニットセルを格子状に配置した構成を示
す概略平面図である。
【図７５】 トレンチ分離の溝がＶ形状を有する場合の
構成を示す概略断面図である。
【図７６】 トレンチ分離の溝が逆Ｖ形状を有する場合
の構成を示す概略断面図である。
【図７７】 従来の半導体装置の構成を概略的に示す断
面図である。
【図７８】 従来の半導体装置の構成を概略的に示す平
面レイアウト図である。
【図７９】 従来の半導体装置の製造方法の第１工程を
示す概略断面図である。
【図８０】 従来の半導体装置の製造方法の第２工程を
示す概略断面図である。
【図８１】 従来の半導体装置の製造方法の第３工程を
示す概略断面図である。
【図８２】 従来の半導体装置の製造方法の第４工程を
示す概略断面図である。
【図８３】 従来の半導体装置の製造方法の第５工程を
示す概略断面図である。
【図８４】 従来の半導体装置の製造方法の第６工程を
示す概略断面図である。
【図８５】 従来の半導体装置の製造方法の第７工程を
示す概略断面図である。
【図８６】 従来の半導体装置の製造方法の第８工程を
示す概略断面図である。
【図８７】 ドレイン層がソース層の周囲を取囲む構成
を示す平面レイアウト図である。
【図８８】 ソース層がドレイン層の周囲を取囲む構成
を示す平面レイアウト図である。
【図８９】 ソース層がドレイン層を取囲む構成を従来
の半導体装置に適用した場合の問題点を説明するための
概略断面図である。
【図９０】 ソース層がドレイン層を取囲む構成を従来
の半導体装置に適用した場合の問題点を説明するための
概略断面図である。
【符号の説明】
１ シリコン基板、３ 絶縁層、５ 高抵抗ｎ型ベース
層、９，３０９ ｐ+ソース層、１１，１０１ ｐ+ ド
レイン層、１３，３１３ ｐ型バッファ層、１５，３１
５ ｐ- ドレイン層、６３ 溝、１０３，２１３ ｎ型
バッファ層、１０９，２０９ ｎ+ ソース層、２１１，
３１１ ｎ+ ドレイン層、３０ ｐ−ｃｈＭＯＳトラン
ジスタ、１３０ ｎ−ｃｈＩＧＢＴ、２３０ ｎ−ｃｈ
ＭＯＳトランジスタ、３３０ ｐ−ｃｈＩＧＢＴ。

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 主表面を有する半導体基板と、 前記半導体基板の主表面上に絶縁層を介在して形成さ
    れ、絶縁ゲートトランジスタ部を有する素子の形成領域
    および他の素子の形成領域を有する半導体層とを備え、 前記半導体層には、前記素子の形成領域と前記他の素子
    の形成領域とを電気的に分離するために、前記半導体層
    の表面において前記素子の形成領域の周囲を取囲む溝が
    形成されており、 前記絶縁ゲートトランジスタのソース領域とドレイン領
    域とは前記半導体層の前記表面に形成されており、 前記ソース領域は、前記半導体層の前記表面において前
    記素子の形成領域内で前記ドレイン領域の周囲を取囲む
    ように形成されている、半導体装置。
  2. 【請求項２】 前記ソース領域に電気的に接続されたソ
    ース引出配線層と、前記ドレイン領域に電気的に接続さ
    れたドレイン引出配線層とをさらに備え、 前記ドレイン引出配線層は、前記ソース引出配線層を覆
    う絶縁層上において前記ソース引出配線層と交差する方
    向に延在している、請求項１に記載の半導体装置。
  3. 【請求項３】 前記ソース領域に電気的に接続されたソ
    ース引出配線層をさらに備え、 前記ソース引出配線層は、前記ソース領域の全周にわた
    って前記ソース領域の表面と接している、請求項１に記
    載の半導体装置。
  4. 【請求項４】 前記ソース領域の全周にわたって前記ソ
    ース領域の表面にはシリサイド層が形成されている、請
    求項１に記載の半導体装置。
  5. 【請求項５】 前記ソース領域に電気的に接続されたソ
    ース引出配線層をさらに備え、 前記ソース引出配線層は、前記ソース領域の一部表面の
    前記シリサイド層に接するように形成されている、請求
    項４に記載の半導体装置。
  6. 【請求項６】 前記溝は、前記半導体層の前記表面にお
    いて一定の幅を維持しながら前記素子の形成領域の周囲
    を取囲んでいる、請求項１に記載の半導体装置。
  7. 【請求項７】 前記ソース領域は、前記半導体層の前記
    表面において所定の曲率で曲がる曲線部分を有してい
    る、請求項１に記載の半導体装置。
  8. 【請求項８】 前記ソース領域に電気的に接続されたソ
    ース引出配線層と、 前記ドレイン領域に電気的に接続されたドレイン引出配
    線層と、 前記半導体層の表面上であって前記ソース領域と前記ド
    レイン領域との間には、前記ソース引出配線層との間お
    よび前記ドレイン引出配線層との間で所定の容量を蓄積
    可能な導電層とをさらに備える、請求項１に記載の半導
    体装置。
  9. 【請求項９】 前記溝は、第１の溝と第２の溝とを有
    し、 前記半導体層は、分離領域を有し、前記分離領域は、前
    記素子の形成領域とは前記第１の溝を挟んで隣り合い、
    かつ前記他の素子形成領域とは前記第２の溝を挟んで電
    気的に分離されており、 前記分離領域は、前記ソース領域と電気的に接続されて
    いる、請求項１に記載の半導体装置。
  10. 【請求項１０】 前記絶縁ゲートトランジスタは、同一
    の前記半導体層に形成され、かつ互いに前記溝によって
    電気的に分離されたｐチャネルパワーデバイスとｎチャ
    ネルパワーデバイスとを有し、 前記ｐチャネルパワーデバイスとｎチャネルパワーデバ
    イスとの双方は、前記ソース領域と前記ドレイン領域と
    の間に、導電型の異なる２つの低濃度層を有し、その２
    層のどちらかの前記低濃度層は前記ドレイン領域と電気
    的に接続され、かつ前記ドレイン領域より低濃度であ
    る、請求項１に記載の半導体装置。
  11. 【請求項１１】 前記絶縁ゲートトランジスタは、前記
    ソース領域に隣接するように前記半導体層の表面に形成
    された、前記ソース領域とは異なる導電型の不純物領域
    を有し、 前記半導体層の前記表面において前記ソース領域と前記
    不純物領域との接合部は、前記不純物領域側へ突出した
    部分を有している、請求項１に記載の半導体装置。
  12. 【請求項１２】 前記ドレインは、前記半導体層の前記
    表面において略真円形状を有しており、 前記ソースは、前記半導体層の前記表面において前記ド
    レインの周囲を取囲むリング形状を有しており、 前記リング形状を規定する内周面と外周面とは略真円形
    状を有している、請求項１に記載の半導体装置。
  13. 【請求項１３】 前記半導体層の前記表面には互いに隣
    り合う３つの前記素子が配置されており、 前記３つの素子の略真円の前記ドレインの各中心が、仮
    想の略正三角形の頂点に位置するように配置されてい
    る、請求項１２に記載の半導体装置。
  14. 【請求項１４】 前記他の素子は、互いに異なる導電型
    の第１および第２の不純物領域を有するダイオードを含
    み、 前記半導体層の表面において前記第１不純物領域と前記
    第２の不純物領域との接合部が直線状に延在する部分を
    有するように前記第１および第２不純物領域が配置され
    ている、請求項１２に記載の半導体装置。
  15. 【請求項１５】 前記半導体層の前記表面には互いに隣
    り合う４つの前記素子が配置されており、 前記４つの素子の略真円の前記ドレインの各中心が、仮
    想の略正方形の頂点に位置するように配置されている、
    請求項１２に記載の半導体装置。
  16. 【請求項１６】 絶縁ゲートトランジスタ部を有する素
    子の形成領域および他の素子の形成領域を有する半導体
    層を備え、 前記半導体層には、前記素子の形成領域と前記他の素子
    の形成領域とを電気的に分離するために、前記半導体層
    の表面において前記素子の形成領域の周囲を取囲む溝が
    形成されており、 前記絶縁ゲートトランジスタのソース領域とドレイン領
    域とは前記半導体層の前記表面に形成されており、 前記ソース領域は、前記半導体層の前記表面において前
    記素子の形成領域内で前記ドレイン領域の周囲を取囲む
    ように形成されている、請求項１に記載の半導体装置。
  17. 【請求項１７】 前記半導体層の前記表面には、互いに
    隣り合う複数の素子が配置されており、個々の前記素子
    の外周部に少なくとも１つの前記溝が形成されており、
    複数の前記素子の各々の前記ゲート電極間と前記ドレイ
    ン領域間とは電気的に接続されており、前記ソース領域
    の各々は互いに電気的に独立であることを特徴とする、
    請求項１２に記載の半導体装置。
  18. 【請求項１８】 半導体基板の主表面上に絶縁層を介在
    して、絶縁ゲートトランジスタ部を有する素子の形成領
    域および他の素子形成領域を有する半導体層を形成する
    工程と、 前記素子の形成領域と前記他の素子形成領域とを分離す
    るために、前記半導体層の表面において前記素子の形成
    領域の周囲を取囲むように溝を形成する工程と、 前記半導体層の前記表面において前記素子の形成領域内
    で前記絶縁ゲートトランジスタのソース領域が前記絶縁
    ゲートトランジスタのドレイン領域の周囲を取囲むよう
    に、前記ソース領域およびドレイン領域を有する前記絶
    縁ゲートトランジスタを形成する工程とを備えた、半導
    体装置の製造方法。
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