JP2007129261A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】縦型トランジスタは、半導体基板と、この半導体基板上に形成された半導体層と、この半導体層に配列形成されて、それぞれストライプ状のゲート電極とソース層及びドレイン層とを有し、各ゲート電極を相互に連結するゲート配線を有する複数のユニットセルと、前記ゲート電極及びゲート配線を覆う絶縁膜上に形成されて前記各ユニットセルのソース層及びドレイン層の一方にコンタクトする第1の主電極と、前記半導体層の前記ゲート配線の直下に前記半導体基板に達する深さに形成されて、前記各ユニットセルのソース層及びドレイン層の他方を前記半導体基板まで引き出すための不純物拡散層と、前記半導体基板の裏面に形成された第2の主電極とを有する。
【選択図】 図1
Description
図1は、実施の形態1による縦型MOSFET100の部分的な拡大平面図であり、図2及び図3はそれぞれ図1のI−I’及びII−II’断面図である。このMOSFET100は、高不純物濃度で低抵抗のp+型シリコン基板1に、これより低不純物濃度で高抵抗のp−型エピタキシャル層2が形成されたウェハを用いて作製される。p−型層2の表面に、図1に一点鎖線で示す範囲をユニットセルUとして、多数のユニットセルがマトリクス状に配列される。
図4は、実施の形態2によるMOSFET100aの部分的な拡大平面図を、図1に対応させて示している。実施の形態1と異なる点は、p型ベース層3内に形成される隣接する二つのユニットセルのソース層4を、ゲート電極7のストライプ部7aに沿ったストライプ部4aとこれらを所定間隔で連結する連結部4bとからなる梯子状パターンをもって形成したことである。従ってショート電極9のp型ベース層3とのコンタクトは、梯子状パターンのソース層4の開口部となる。その他は実施の形態1と変わらない。
図5は、実施の形態3によるMOSFET100bの部分的な拡大平面図を、図1及び図4に対応させて示している。この実施の形態では、ソース層4の形状を、実施の形態1,2のそれの折衷形状としている。即ちp型ベース層3内の二つのソース層4は、凹凸パターンのオフセット構造で形成されている。言い換えれば、ソース層4は、そのpn接合終端の形状が互いに噛み合うような櫛歯状パターンとしている。それ以外は、実施の形態1と同じである。
図6は、実施の形態4によるMOSFET100cについて、図2に対応する断面を示している。この実施の形態では、実施の形態1に加えて、p型ベース層3内の二つのソース層4の間に更に、浅いp+型拡散層21が形成されている。この拡散層21は、p型ベース層3よりも不純物濃度が高い。これにより、ショート電極9とp型ベース層3とのコンタクト性が良好となる。さらにこのp+型拡散層21を設けることで、各ユニットセルのソースから深いp+型拡散層13層までの領域がより低抵抗となり、オン電圧をより低くすることができる。
図7は、実施の形態5によるMOSFET100dについて、図2に対応する断面を示している。ここまでの実施の形態では、p型ベース層3がゲート電極7より先に形成される場合を示している。これに対してこの実施の形態5では、ゲート電極7を形成した後に、p型ベース層3及びソース層4を、ゲート電極7をマスクとする不純物イオン注入と二重拡散により形成した場合を示している。従って、p型ベース層3とソース層4が共にゲート電極7にセルフアラインされる。これにより、チャネル領域の幅(チャネル長)の制御性が向上し、閾値電圧の制御性が向上する。閾値電圧のバラツキもウェハ間やロット間で小さくなる。
図8は、ここまでの実施の形態とはソース、ドレイン電極の上下関係を逆にした実施の形態6のMOSFET200の部分的な拡大平面図である。図9及び図10はそれぞれ、図8のI−I’及びII−II’断面図である。先の各実施の形態と対応する部分には、同じ符号を付して詳細な説明は省く。
図13および図14は、実施の形態7によるMOSFET100eについて、図2および図3に対応する断面を示している。この実施の形態では、ゲート配線15下の酸化膜18(酸化膜18は実施の形態1において説明した図3のゲート配線15下の酸化膜6aと対応する)の厚さが40nm以上100nm未満であって、かつ、図13におけるゲート絶縁膜(ゲート酸化膜)6よりも厚く形成されていることを特徴とする。酸化膜18の厚さを比較的大きくすることにより、ゲート配線15とP+型拡散層13との間の寄生容量を小さくしている。なお、ゲート絶縁膜6と同じ層に酸化膜18は形成されている。
図19は、実施の形態8によるMOSFET300の断面を示している。図2に示す実施の形態1と対応する部分には、同じ符号を付して詳細な説明は省く。これまでの実施の形態のショート電極9は、アルミニウムのような第1層メタルで構成されていた。これに対して、実施の形態8のショート電極9aは、シリサイド(金属化合物の一例)層で構成されている。このシリサイド層は、高融点金属(Ti,Co,Pt,Mo,W等)とp−型エピタキシャル層2のSiとの金属化合物からなる。MOSFET300では、ショート電極9aがシリサイド層なので、ショート電極9aを自己整合的に形成することができ、したがって、MOSFETの微細化が可能となる。なお、Si以外の半導体(GaAs、SiC、GaN、SiGe、C等)を利用する場合、Si以外の半導体と高融点金属との金属化合物がショート電極の材料となる。
図24は、実施の形態9によるMOSFET300aの断面を示している。図19に示す実施の形態8と対応する部分には、同じ符号を付して詳細な説明は省く。この実施の形態では、実施の形態8と同様にソース層4上とベース層3上にショート電極9aを構成するシリサイド層が形成されているが、実施の形態8と異なりドレイン層5上にシリサイド層が形成されていない。このため、ドレイン電極10がドレイン層5に直接にコンタクトしている。これによる効果を説明する。
図25は、実施の形態10によるMOSFET300bの断面を示している。図19に示す実施の形態8と対応する部分には、同じ符号を付して詳細な説明は省く。この実施の形態では、ゲート電極7上にもシリサイド層(シリサイド層33)を形成している。これにより、ゲート電極7の配線抵抗が低減するので、スイッチングの高速化が可能となる。シリサイド層33は、層間絶縁膜8にシリサイド層形成のための開口を形成する際に、ゲート電極7の領域上にも開口を形成することにより、ショート電極9aと同時に形成している。したがって、製造工程数を増やすことなく、ゲート電極7の配線抵抗の低減化が可能となる。なお、図24に示すMOSFET300aと同様に、ドレイン層5上にはシリサイド層が形成されていない。
図26は、実施の形態11によるMOSFET300cの断面を示している。図19に示す実施の形態8と対応する部分には、同じ符号を付して詳細な説明は省く。この実施の形態のp−型層2は、ソース層4の端部のうち、ゲート電極7と反対側の端部が含まれるように、ベース層3に形成されたトレンチ35を有する。トレンチ35の底部と側壁部にショート電極9aが形成されている。トレンチ35の下のp−型層2にはベース層3よりも不純物濃度が高いp+型拡散層37を形成することにより、図19に示すp+型拡散層23の替わりにしている。なお、図24に示すMOSFET300aと同様に、ドレイン層5上にはシリサイド層が形成されていない。
図27及び図28は、実施の形態12によるMOSFET400の断面を示しており、図27が実施の形態1の図2と対応し、図28が実施の形態1の図3と対応している。実施の形態1と対応する部分には、同じ符号を付して詳細な説明は省く。この実施の形態は、実施の形態1と図25の実施の形態10とを組み合わせたものである。すなわち、ゲート電極7の連結部7bの直下に電極取り出しのためのp+型拡散層13を形成することにより、ユニットセルの微細化と高集積化が可能になる。また、ショート電極9aをシリサイド層とし、ゲート電極7上にもシリサイド層33を形成している。ショート電極9aをシリサイド層とすることにより、製造工程数を少なくでき、かつ製造コストも下げることができ、さらにMOSFET400の歩留まりや信頼性を向上させることができる。
Claims (12)
- 一方の面及びこれの裏側にある他方の面を有する半導体基板と、
前記半導体基板の前記一方の面側に形成され、表面を有する半導体層と、
前記半導体層の前記表面中に互いに間を隔てて形成されたソース層及びドレイン層と、
前記ソース層と前記ドレイン層との間の前記半導体層の前記表面上にゲート絶縁膜を介在して形成されたゲート電極と、
前記半導体層の前記表面中に形成され、前記ソース層と異なる導電型のベース層と、
前記半導体層の前記表面上に形成され、高融点金属と前記半導体層の半導体との金属化合物を含み、前記ベース層と前記ソース層とを短絡するショート電極と、
前記ゲート電極および前記ショート電極を覆うように前記半導体層の前記表面上に形成され、前記ドレイン層の上に形成されたコンタクトホールを有する層間絶縁膜と、
前記コンタクトホールを利用して前記ドレイン層に接続され、前記層間絶縁層上に形成されたドレイン電極と、
前記半導体基板の前記他方の面側に形成されたソース電極と、
を有することを特徴とする半導体装置。 - 前記ショート電極は前記金属化合物からなる
ことを特徴とする請求項1記載の半導体装置。 - 前記金属化合物は前記ドレイン層に形成されている
ことを特徴とする請求項1記載の半導体装置。 - 前記ゲート電極、前記ソース層、前記ドレイン層、前記ベース層及び前記ショート電極の上で前記ドレイン電極にボンディングされた配線電極をさらに有する
ことを特徴とする請求項1記載の半導体装置。 - 前記金属化合物は、前記ソース層、前記ベース層及び前記ドレイン層のうち、前記ソース層上と前記ベース層上とに形成されている
ことを特徴とする請求項1記載の半導体装置。 - 高融点金属と前記ゲート電極の半導体との化合物であり、前記ゲート電極上に形成された他の金属化合物をさらに有する
ことを特徴とする請求項1記載の半導体装置。 - 前記半導体層は、前記ソース層の端部のうち前記ゲート電極と反対側の端部が含まれるように、前記ベース層に形成されたトレンチを有し、
前記ショート電極は、前記トレンチに形成されており、
前記半導体装置は、前記トレンチから前記半導体層にイオン注入することにより前記半導体層に形成され、前記半導体層と同じ導電型で不純物濃度が高い拡散層をさらに有する
ことを特徴とする請求項1記載の半導体装置。 - 前記ゲート電極、前記ソース層及び前記ドレイン層が、それぞれストライプ状に配列形成された構造を有する複数のユニットセルと、
前記複数のユニットセルの間の領域に形成され、前記複数のユニットセルのそれぞれの前記ゲート電極を相互に連結する連結部と、
前記連結部の直下及び前記複数のユニットセルのそれぞれの前記ソース層の直下のうち、前記連結部の直下に前記半導体基板に達する深さに前記半導体層に形成されており、前記複数のユニットセルのそれぞれの前記ソース層を前記半導体基板まで引き出すための、前記半導体層と同じ導電型で不純物濃度が高い不純物拡散層と、
をさらに有することを特徴とする請求項1記載の半導体装置。 - 半導体基板の一方の面上にエピタキシャル層が形成され、前記エピタキシャル層上にゲート電極及びドレイン電極が形成されると共に前記エピタキシャル層の表面中にソース層、ドレイン層及びベース層が形成され、前記半導体基板の他方の面上にソース電極が形成された構造を有する半導体装置の製造方法であって、
前記ゲート電極を覆うように前記エピタキシャル層上に形成された第1層間絶縁膜を選択的に除去して、前記ベース層と前記ソース層との境界を含む領域を露出する開口を形成する工程と、
前記開口で露出された領域を含めて前記第1層間絶縁膜の全面に高融点金属膜を形成する工程と、
前記高融点金属膜を熱処理することにより、前記ベース層と前記ソース層との境界を含む領域の上にシリサイド層を含むショート電極を形成する工程と、
未反応の前記高融点金属膜を除去する工程と、
前記ショート電極及び前記第1層間絶縁膜を覆うように、第2層間絶縁膜を形成する工程と、
前記第2層間絶縁膜を選択的に除去して、前記ドレイン層の上にコンタクトホールを形成する工程と、
前記第2層間絶縁膜上および前記コンタクトホール内に前記ドレイン電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記開口を形成する工程は、前記ベース層と前記ソース層との境界を含む領域および前記ドレイン層の領域のうち、前記境界を含む領域を露出する開口を形成し、
前記コンタクトホールの底面に形成された自然酸化膜を逆スパッタ法により除去する工程をさらに
有することを特徴とする請求項9記載の半導体装置の製造方法。 - 前記開口を形成する工程は、前記ゲート電極の領域を露出する開口の形成を含み、
前記ショート電極の形成工程において、前記ゲート電極上にシリサイド層を形成することを特徴とする請求項9記載の半導体装置の製造方法。 - 前記開口の形成工程と前記高融点金属膜の形成工程との間に、前記第1層間絶縁膜をマスクとして、前記エピタキシャル層にトレンチを形成する工程と、
前記第1層間絶縁膜をマスクとして、前記トレンチに不純物をイオン注入することにより、前記エピタキシャル層に高不純物濃度拡散層を形成する工程と、をさらに有し、
前記ショート電極の形成工程は、前記トレンチの底部および側壁部にシリサイド層を形成することを特徴とする請求項9記載の半導体装置の製造方法。
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