JP2002510147A - パワーｍｏｓｆｅｔ - Google Patents

パワーｍｏｓｆｅｔ

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JP2002510147A JP2000540579A JP2000540579A JP2002510147A JP 2002510147 A JP2002510147 A JP 2002510147A JP 2000540579 A JP2000540579 A JP 2000540579A JP 2000540579 A JP2000540579 A JP 2000540579A JP 2002510147 A JP2002510147 A JP 2002510147A
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gate electrode
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ティハニー イェネー
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Abstract

(57)【要約】 本発明は、パワーＭＯＳＦＥＴに関するものであって、一方の導電形の高濃度ドーピング半導体サブストレート上に配され、他方の導電形の半導体層（２）を有し、該他方の導電形の半導体層（２）には、他方の導電形の高濃度ドーピング−ソース領域（4）及び他方の導電形の高濃度ドーピング−ドレイン領域（３）が形成されており、一方の導電形の半導体領域（５）上方に設けられたゲート電極（７）を有している。ソース領域（４）と半導体サブストレート（１）との間に良好な伝導性のコネクション連結体（９；１９；２０；２１）が設けられている。その結果、金属−伝導性コネクション連結体（９）が形成されており、熱が半導体サブストレート（１）ないしそこに取り付けられた冷却ラグ（１２）を介して放出され得る。

Description

【発明の詳細な説明】
【０００１】 本発明は、パワーＭＯＳＦＥＴであって、一方の導電形の高濃度ドーピング半
導体サブストレート上に配された、他方の導電形の半導体層を有し、該他方の導
電形の半導体層には、他方の導電形の高濃度ドーピング−ソース領域及び他方の
導電形の高濃度ドーピング−ドレイン領域が形成されており、一方の導電形の半
導体領域上方に設けられたゲート電極を有している当該のパワーＭＯＳＦＥＴに
関する。
【０００２】 パワーＭＯＳＦＥＴでは、それの冷却ないし半導体基体からの熱放出が、著し
い重要性がある。このことは次のようにすれば、極めて簡単になる筈である、即
ち、例えば、ｎチャネルＭＯＳＦＥＴの場合、それの半導体サブストレート−該
半導体サブストレートは、場合により冷却ラグを備える−が、熱を吸収するボデ
ィ、例えば、車体上に直接ねじ留められるようにするのである。そのことの前提
と成るのは、半導体サブストレート及びこれと共にソース領域が零Ｖにおかれ得
、ＭＯＳＦＥＴがその他の特性の点で損なわれない、即ち、たとえば過度に高い
オン抵抗を有しないことである。
【０００３】 従って、本発明の課題とするところは、それの半導体サブストレートは、零Ｖ
に冷却可能であり、過度に高いオン抵抗を有しないパワーＭＯＳＦＥＴを提供す
ることにある。
【０００４】 前記課題は、冒頭に述べた形式のパワーＭＯＳＦＥＴにおいて、次のようにし
て解決される、即ち、ソース領域と半導体サブストレートとの間に良好な伝導性
のコネクション連結体が設けられているのである。前記の良好な伝導性のコネク
ション連結体は、例えば金属−伝導性のあるコネクション連結体であり得る。
【０００５】 要するに本発明では、パワーＭＯＳＦＥＴの一方の表面側に設けられたソース
領域と、半導体サブストレートの対向表面との間の金属−伝導性のコネクション
連結体が実現、創出される。それにより、半導体サブストレート及びこれと共に
ソース領域が例えば冷却ラグを用いて、ベース、例えば車体上にねじ留めされ得
る。ここで、半導体サブストレート及びこれと共にソース領域が零Ｖにおかれる
。半導体サブストレートにより、そのような構造のもとでソース領域が“下方へ
”引き出され、従って、“ソースダウン”（“Ｓｏｕｒｃｅ−Ｄｏｗｎ）−ＦＥ
Ｔと称される。
【０００６】 本来のＭＯＳＦＥＴは、通常の構成であり、該通常の構成ではゲート電極は、
半導体層上に設けられた絶縁体層内に埋め込まれる。ゲート電極を半導体層にお
けるトレンチ内に収容することも可能であり、ここで、例えばそのようなトレン
チは、それの縁にて二酸化珪素又は窒化珪素で被覆され、それの内部にてドーピ
ングされた多結晶シリコンで充填される。
【０００７】 ソース領域と半導体サブストレートとの間の伝導性のコネクション連結体は、
一方の導電形の高濃度ドーピング半導体領域から形成され得る。当該の伝導性の
コネクション連結体に対してトレンチを設けることも可能であり、該トレンチか
ら、一方の導電形の材料が拡散され、前記トレンチは、多結晶又は単結晶シリコ
ンで充填される。伝導性のコネクション連結体を形成する他の手法は、少なくと
も部分的に金属又は良好な伝導性の層で充填されたトレンチから成る。そのよう
な層に対して有利に、窒化チタンを使用し得る。更に、トレンチの内部を多結晶
シリコンで充填し得、この多結晶シリコンは、他の導電形のドーピング材でドー
ピングされる。
【０００８】 半導体サブストレート自体は、直接、冷却装置構造、例えば、冷却ラグ−該冷
却ラグはベース上にねじ留めされ得る−を設けらられ得る。それにより、特に有
効な熱放出が達成される。
【０００９】 半導体層は、ドレイン領域とゲート電極との間で有利に、ドレイン領域におけ
るより低濃度でドーピングされている。それにより、比較的高い電圧でのＭＯＳ
ＦＥＴの作動が可能である。そのような作動は次のようにすることによって一層
有利なものになる、即ち、ドレイン領域とゲート電極の縁との間の間隔がほぼ０
．１μｍ〜５μｍであるようにするとよいのである。また、その種の作動を、次
のようにして更に有利に行うこともできる、即ち、絶縁体層は、ゲート電極の下
方でドレイン領域のほうに向かって連続的に、又は階段的に増大しているように
するのである。
【００１０】 高濃度ドーピングソース領域と、伝導性コネクション連結体との間のコンタク
ト接触を、埋め込まれた金属、例えば窒化チタンから成る他の伝導性層を用いて
行い得る。
【００１１】 高濃度ドーピングソース領域と、伝導性コネクション連結体との間の短絡個所
上方で、二酸化珪素から成る絶縁体がデポジション析出される。また、ドレイン
領域に対する金属化部、例えばアルミニウム層に不連続性部を設けることも可能
である。
【００１２】 ゲート電極は、グリッド状に配され得、そして、他方の導電形の多結晶シリコ
ンから“網状体”を形成し得、この“網状体”は、二酸化珪素又は他の材料、例
えば窒化珪素から成る、絶縁体層内に埋め込まれる。
【００１３】 他方の導電形の高濃度ドーピングドレイン領域は、有利に、面全体に亘る金属
層、例えばアルミニウムから成る金属層にコンタクト接触接続され、前記金属層
は、グリッド状に形成され得る−個々のソース領域が、その表面まで延びるアル
ミニウム短絡部を有する場合には−。
【００１４】 他方の導電形の高濃度ドーピングドレイン領域と、多結晶シリコンから成るゲ
ート電極の縁との間では絶縁体層内で、高い耐電圧、ないし、電圧耐量を達成す
るには１０分の数μｍ〜５μｍの間隔を設けると良い。前記の高い耐電圧、ない
し、電圧耐量えお次のようにして促進することもできる、即ち、絶縁体層は、ゲ
ート電極の領域でドレイン領域のほうに向かって連続的に、又は階段的に増大し
ているのである。また、ドレイン領域を半導体表面に関してソース領域より高く
、又は、低く位置付けしても良い。
【００１５】 伝導性のコネクション連結体に対して一方の導電形の高濃度ドーピング領域を
使用すれば、当該の高濃度ドーピング領域を、絶縁拡散又はｐｎ接合部で絶縁さ
れた集積回路において行われるのと類似の手法で作製し得る。但し、伝導性コネ
クション連結体は、亦そこから一方の導電形のドーピング材料が拡散されるトレ
ンチを介しても形成され得、前記トレンチは、その際、絶縁体、例えば二酸化珪
素で充填される。
【００１６】 ドレイン端子及びソース領域の面配置構成体をストリップ状又はセル状にし得
る。半導体層内に設けられているゲート電極の場合、当該ゲート電極は、トレン
チ内に埋め込まれ、ないし植え込まれ、前記トレンチは、ドレイン領域を包囲す
るのである。前記トレンチ外には、ソース領域が配され、前記ソース領域は、伝
導性コネクション連結体により半導体サブストレートと電気的に接続される。伝
導性コネクション連結体は、有利に、例えば窒化チタンから成る伝導性の壁を有
する深いトレンチから成る。
【００１７】 伝導性コネクション連結体は任意に配され得、例えばセル状にストリップ状ド
レイン領域間に、又はそれ自体ストリップ状に設けられ得る。
【００１８】 次に本発明を図を用いて詳述する。
【００１９】 図１は本発明のＭＯＳＦＥＴの第１実施例の断面構造図である。
【００２０】 図２は、本発明のＭＯＳＦＥＴの第２実施例の断面構造図である。
【００２１】 図３は複数のパワーＭＯＳＦＥＴを有する１つのセル配置構成におけるソース
領域及びドレイン領域の位置関係を明示するために平面図である。
【００２２】 図４は、本発明の第３実施例の断面構造図である。
【００２３】 図１は、断面図にてシリコン半導体サブストレート１を示し、このシリコン半
導体サブストレートは、Ｐ++導電形であり、つまり、例えば、高濃度ホウ素ドー
ピングを有する。前記シリコン半導体サブストレート１上にはエピタキシアルに
、ｎ−導電形半導体層２が被着デポジションされており、該ｎ-導電形半導体層 ２内には、ｎ+導電形ドレイン３及びｎ+導電形ソース領域４が設けられている。
ソース領域４とドレイン領域３との間にｐ導電形チャネル領域５が設けられてい
る。
【００２４】 領域３，４及び５は、リング状に構成され得る。
【００２５】 半導体層２の表面上には二酸化シリコンから成る絶縁体層６が設けられており
、該絶縁体層６内は、多結晶シリコンから成るゲート電極７が埋め込まれている
。ドレイン領域３は、アルミニウムから成る金属化部８にコンタクト接触接続さ
れている。
【００２６】 半導体サブストレート１とソース領域４との間にｐ+導電形領域９から成る伝 導性コネクション連結体が設けられており、ここで前記ｐ+導電形領域９は、金 属部１０，例えばシリサイドsilizid又は窒化チタンを介してソース領域４に接 続されている。
【００２７】 半導体サブストレート１上には、“下面”にて、たとえば、アルミニウムから
成る電極１１が被着されており、この電極１１は比較的厚みのある金属層から成
る冷却ラグ１２に接続されており、この冷却ラグ１２により、ＭＯＳＦＥＴを例
えば車体にねじ留めされ得る。
【００２８】 本発明において本質的なことはソース領域４から金属部１０及び高濃度ドーピ
ング領域９を介してサブストレート１まで伝導性コネクション連結体９が形成さ
れ、その結果、ソース領域は“下方で”電極１１を介してコンタクト接触接続さ
れる（“ソースダウン−ＭＯＳＦＥＴ”）（“Ｓｏｕｒｃｅ−Ｄｏｗｎ−ＭＯＳ
ＦＥＴ）ことである。
【００２９】 金属部１０は、ソース領域４とｐ＋導電形領域９との間の短絡部を生じさせる
。当該の金属部に対して、既述のように、シリサイドsilizid又は例えば、窒化 チタンをも使用することができる。当該の短絡個所上方に絶縁体層６がデポジシ
ョンされていて、他の手法によれば短絡個所上方に金属化部８に不連続性部を生
じさせる。いずれにしろ金属部１０は半導体層２の外部表面にまで達している。
【００３０】 ゲート電極７は−格子状グリッド状に配されており、有利には、ｎ+導電形多 結晶シリコンから成り、該ｎ+導電形多結晶シリコンは二酸化珪素又は他の適当 な絶縁材料から成る絶縁層６内に埋め込まれている。
【００３１】 ｎ+導電形ドレイン領域３は、アルミニウムから成る面全体に亘る金属化物８ にコンタクト接触接続されている。領域３とゲート電極７の縁との間の間隔は、
高い電圧耐量を達成するため０．１μｍの数倍からほぼ５μｍに及ぶようにする
と良い。同じ理由から、ゲート電極の下方の絶縁体層６の厚さをドレイン領域３
のほうに向かって、階段的に、又は連続的に増大させることも可能である。尤も
、このことは図１には示されていない。ドレイン領域３は、ソース領域４より高
くしても良い、又は低くしてもよい。
【００３２】 図２は、本発明のパワーＭＯＳＦＥＴの更なる実施例を示し、この更なる実施
例が図１の実施例と、相違する点は、伝導性コネクション連結体がトレンチ１３
から成り、このトレンチ１３内にｐ+導電形の多結晶シリコン又は単結晶シリコ ン１４が充填されており、そこからｐ+導電形領域１５が拡散形成されているこ とである。破線２２により、ゲート電極７下方の絶縁体層６の厚さがドレイン領
域３のほうに向かって連続的に増大し得る様子が示されており、前記ゲート電極
７の下面は破線２２で示されている。
【００３３】 図３は、多数のパワーＭＯＳＦＥＴを平面図で示してあり、ここで示されてい
るのは、それぞれのソース領域４ないしドレイン領域３がどのように配され得る
かであり、ここで当該配置構成の縁は、ソースストリップとして構成されている
。
【００３４】 図１及び図２のパワーＭＯＳＦＥＴの実施例ではゲート電極は、“従来”の手
法で配されている。これに反して、図４の断面図に示すパワーＭＯＳＦＥＴでは
、ゲート電極７がトレンチ１６内に収容されており、前記トレンチ１６は、絶縁
材料１７、例えば二酸化珪素で充填されており、この絶縁材料１７中にｎ+ドー ピング多結晶シリコンが含まれている。前記トレンチ１６は、ｐ-導電形層１８ のところまで延びており、このｐ-導電形層１８は、ｐ＋導電形シリコンサブス トレート１と、ｎ-導電形シリコン層２との間に配されている。
【００３５】 ソース領域４と半導体サブストレート１との間の伝導性コネクション連結は、
ここではトレンチ１９を介して行われ、該トレンチ１９は、良好な伝導性材料例
えば窒化チタン２０で、それの縁にて充填され、そしてそれの内部にて、ｎ+導 電形多結晶シリコンで充填されている。多結晶シリコンの代わりに、絶縁層例え
ば、二酸化珪素又は窒化珪素を使用することもでき、この絶縁層は、中空空間を
有し得る。伝導性コネクション連結体のため、金属ないし金属部、例えば、タン
グステンをトレンチ内に挿入しても良い。
【００３６】 層厚は、半導体サブストレート１に対して、例えば０．２μｍ、ｐ-導電形層 １８に対しては２μｍ、ゲート電極７の“高さ”に対しては３μｍ、ｎ-導電形 半導体層２に対しては４μｍであり、このｎ-導電形半導体層２は、例えば、０ ．５Ω／ｃｍの比抵抗を有し得る。トレンチ１６間の間隔は、ほぼ４μｍであり
得、ここで各トレンチ１６はほぼ１μｍの幅を有する。トレンチ１９も亦ほぼ１
μｍの幅を有し得る。
【００３７】 電流Ｉの経過が、図４中破線で示してある；この電流Ｉは、電極１１から、半
導体サブストレート１，ｐ-導電形層１８を周ってｎ-導電形層２内に入り、そこ
からゲート電極７を周ってドレイン領域３へ達する。
【００３８】 半導体サブストレート１とソース領域４との間の短絡部を有するトレンチ１９
は、任意に配され得る。上記トレンチ１９は、例えばセル状にストリップ状のド
レイン領域３間に設けられ得、場合により、同様にストリップ状に構成され得る
。
【００３９】
【図面の簡単な説明】
【図１】 図１は本発明のＭＯＳＦＥＴの第１実施例の断面構造図。
【図２】 図２は、本発明のＭＯＳＦＥＴの第２実施例の断面構造図。
【図３】 図３は複数のパワーＭＯＳＦＥＴを有する１つのセル配置構成におけるソー
ス領域及びドレイン領域の位置関係を明示するための平面図。
【図４】 図４は、本発明の第３実施例の断面構造図。
【符号の説明】
１ 半導体サブストレート ２ 半導体層 ３ ドレイン領域 ４ ソース領域 ５ ｐ＋チャネル層 ６ 絶縁体層 ７ ゲート電極 ８ 金属化部 ９ ｐ＋導電形領域 １０ 金属部 １１ 電極 １２ 冷却ラグ １３ トレンチ １４ ｐ＋導電形多結晶又は単結晶シリコン １５ ｐ＋導電形領域 １６ トレンチ １８ ｐ-導電形層 １９ トレンチ
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１２年１月１２日（２０００．１．１２）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】 パワーＭＯＳＦＥＴであって、一方の導電形の高濃度ドーピ
    ング半導体サブストレート（１）上に配された、他方の導電形の半導体層（２）
    を有し、該他方の導電形の半導体層（２）内には、他方の導電形の高濃度ドーピ
    ング−ソース領域（4）及び他方の導電形の高濃度ドーピング−ドレイン領域（ ３）が形成されており、 ゲート電極（７）を有している当該のＭＯＳＦＥＴにおいて、 ソース領域（４）と半導体サブストレート（１）との間に良好な伝導性のコネ
    クション連結体（９；１９；２０；２１）が設けられていることを特徴とするパ
    ワーＭＯＳＦＥＴ。
  2. 【請求項２】 ゲート電極（７）は、半導体層（２）上に配された絶縁層（
    ６）内に設けられていることを特徴とする請求項１記載のパワーＭＯＳＦＥＴ。
  3. 【請求項３】 ゲート電極（７）は、半導体層（２）内のトレンチ（１６）
    内に設けられていることを特徴とする請求項１記載のパワーＭＯＳＦＥＴ。
  4. 【請求項４】 前記の良好な伝導性のコネクション連結体（９）は、一方の
    導電形の高濃度ドーピング領域から形成されていることを特徴とする請求項１か
    ら３までのうちいずれか１項記載のパワーＭＯＳＦＥＴ。
  5. 【請求項５】 前記の良好な伝導性のコネクション連結体（９）は、トレン
    チ（１３）により形成されており、該トレンチ（１３）から一方の導電形のドー
    ピング材料（１５）が拡散形成されており、前記トレンチ（１３）は多結晶又は
    単結晶シリコン（１４）で充填されていることを特徴とする請求項１から３まで
    のうちいずれか１項記記載のパワーＭＯＳＦＥＴ。
  6. 【請求項６】 良好な伝導性の連結体は、トレンチ（１９）からなり、該ト
    レンチ（１９）は、少なくとも部分的に金属又は良好な伝導性の層（２０）で充
    填されていることを特徴とする請求項１から３までのうちいずれか１項記載のパ
    ワーＭＯＳＦＥＴ。
  7. 【請求項７】 金属は、タングステンであり、良好な伝導性層（２０）は窒
    化チタンから成るものであることを特徴とする請求項６記載のパワーＭＯＳＦＥ
    Ｔ。
  8. 【請求項８】 トレンチ（１９）の内部は、一方の導電形のドーピング材で
    ドーピングされた多結晶シリコン（２１）又は、絶縁体で充填されていることを
    特徴とする請求項６又は７記載のパワーＭＯＳＦＥＴ。
  9. 【請求項９】 半導体サブストレート（１）は、例えば金属から成る冷却装
    置（１２）に連結されていることを特徴とする請求項１から８までのうちいずれ
    か１項記載のパワーＭＯＳＦＥＴ。
  10. 【請求項１０】 ドレイン領域（３）とゲート（７）との間にて半導体層は
    、ドレイン領域（３）より低濃度にドーピングされていることを特徴とする請求
    項３記載のパワーＭＯＳＦＥＴ。
  11. 【請求項１１】 埋込金属領域（１０）が、ソース領域（４）と高濃度ドー
    ピング半導体領域（９）ないし多結晶又は単結晶シリコン（１４）との間に設け
    られている請求項４又は５記載のパワーＭＯＳＦＥＴ。
  12. 【請求項１２】 ドレイン領域（３）とゲート電極（７）の縁との間の間隔
    がほぼ０．１μｍ〜５μｍであることを特徴とする請求項２記載のパワーＭＯＳ
    ＦＥＴ。
  13. 【請求項１３】 絶縁体層（６）は、ゲート電極（７）の下方でドレイン領
    域（３）のほうに向かって連続的に、又は階段的に増大していることを特徴とす
    る請求項２記載のパワーＭＯＳＦＥＴ。
  14. 【請求項１４】 半導体サブストレート（１）と、他方の導電形の半導体層
    （２）との間に一方の導電形の低濃度ドーピングされた半導体層（１８）が設け
    られていることを特徴とする請求項３記載のパワーＭＯＳＦＥＴ。
  15. 【請求項１５】 半導体サブストレート（１）は、ほぼ０．２ｍｍの層厚を
    有することを特徴とする請求項１から１４までのうちいずれか１項記載のパワー
    ＭＯＳＦＥＴ。
  16. 【請求項１６】 一方の導電形の半導体層（１８）は、ほぼ２μｍの層厚を
    有することを特徴とする請求項１４記載のパワーＭＯＳＦＥＴ。
  17. 【請求項１７】 ゲート電極は、ほぼ３μｍの層厚ないし層深さを有するこ
    とを特徴とする請求項３記載のパワーＭＯＳＦＥＴ。
  18. 【請求項１８】 ゲート電極は、ほぼ１ｍｍの幅を有することを特徴とする
    請求項１７記載のパワーＭＯＳＦＥＴ。
  19. 【請求項１９】 一方の導電形の半導体層（２）は、ほぼ４μｍの層厚さを
    有することを特徴とする請求項１から１８までのうちいずれか１項記載のパワー
    ＭＯＳＦＥＴ。
  20. 【請求項２０】 良好な伝導性のコネクション連結体（９；１９、２０、２
    １）は、ほぼ１〜２μｍの幅を有することを特徴とする請求項１から１９までの
    うちいずれか１項記載のパワーＭＯＳＦＥＴ。
  21. 【請求項２１】 絶縁体は、中空空間を有することを特徴とする請求項８記
    載のパワーＭＯＳＦＥＴ。
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