KR100230736B1 - 반도체 소자의 정전기 방지 구조 및 그의 제조방법(Structure of protecting electrostatic discharge for semiconductor device and method for manufacturing the same) - Google Patents

반도체 소자의 정전기 방지 구조 및 그의 제조방법(Structure of protecting electrostatic discharge for semiconductor device and method for manufacturing the same) Download PDF

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Abstract

본 발명은 반도체 소자의 정전기 방지 구조 및 그의 제조방법을 개시한다.
개시된 본 발명은, 입력 패드와 접속되는 소정 도전형을 갖는 접합 영역과, 상기 접합 영역 하부에 접합 영역과 접하면서 접합 영역과 동일한 도전형을 갖는 제 1 웰, 상기 제 1 웰의 양측에 형성되고, 상기 제 1 웰과 반대의 도전형을 갖는 제 2 웰을 구비하는 반도체 소자의 정전기 방지 구조로서, 상기 제 1 웰의 상부는 제 2 웰측을 향하여 소정 폭만큼의 돌출되어 있는 것을 특징으로 한다.

Description

반도체 소자의 정전기 방지 구조 및 그의 제조방법.
본 발명은 반도체 소자의 정전기 방지 구조 및 그 제조방법에 관한 것으로, 보다 구체적으로는 프로파일드 웰 (profiled well) 과 접합 영역간의 경계면에 불순물 농도 분포차에 의하여 발생되는 밸리 부분을 제거할 수 있는 반도체 소자의 정전기 방지 구조 및 그 제조 방법에 관한 것이다.
일반적으로, 정전기(ElectroStatic Discharge : ESD)는 반도체 칩의 신뢰성을 좌우하는 요소 중의 하나로서, 반도체 칩의 취급시 또는 시스템에 장착하는 경우에 발생되어, 칩을 손상시킨다.
종래에는 이러한 정전기를 효과적으로 제거하기 위한 여러가지 방법들이 제안된다. 이러한 방법들로는, 필드 다이오드(field diode), 액티브 다이오드(active diode)를 입력 또는 출력 핀에 사용하는 방법, 트랜지스터 또는 다이오드의 접합 면적을 증대시키는 방법, 3중웰 구조를 사용하는 방법, 또는 알루미늄 금속 배선 대신 융점이 높은 폴리실리콘막을 사용하는 방법등이 이용된다.
여기서, 반도체 칩 내에 장착된 종래의 정전기 방지 회로가 도 1에 도시되어 있다.
도 1a을 참조하여, 입력 패드(1)와 내부 회로(3)사이에는 내부 회로에 정전기 유입을 방지하기 위한 정전기 방지부(2)가 접속된다.
이 정전기 방지부(2)는 1차적으로 유입되는 정전기를 Vss단을 통하여 방전시키는 필드 트랜지스터(2-1)와, 필드 트랜지스터(2-1)의 드레인과 접속되어, 정전기를 소정치만큼 낮추는 전압강하용 레지스터(2-2)와, 이 레지스터(2-2)와 드레인이 접속되고 2차적으로 정전기를 Vss단을 통하여 방전시키는 액티브 트랜지스터(2-3)를 포함한다. 여기서, 필드 트랜지스터(2-1)는 게이트, 드레인 공통으로, 드레인단이 입력 패드(1)에 연결되고, 소오스는 Vss단과 접속된다. 또한, 액티브 트랜지스터는 게이트, 소오스 공통으로, 소오스는 Vss단과 접속된다.
도 1b는 종래의 정전기 방지회로를 반도체 기판상에 집적하여 나타낸 평면도로서, 도 1a의 노드"A"부분을 나타내었다. 도 1b에 도시된 바와 같이, 필드 산화막(5)에 의하여 액티브 영역(A1, A2)이 한정되고, 이 액티브 영역(A1)의 내측에는 N웰(6)이 형성되고, 액티브 영역(A2)에는 P웰(7)이 형성된다. N웰이 형성된 액티브 영역(A1)에는 N형의 접합 영역(8)이 형성된다. 그리고, 이 N형의 접합 영역(8)은 금속 배선라인(도시되지 않음)과 콘택(C)되어 있다. 여기서, N형의 접합 영역(8) 하부에 N웰(6)을 배치하는 것은, 강한 전계 즉, 정전기의 유입시 콘택 부분(C)부분이 녹게되는 경우가 발생되어, N형의 접합 영역(18)이 파괴될 수 있다. 이때, 접합 영역(8) 하단의 N웰(6)에 의하여, 접합 영역(8)의 파괴를 보상하고, 더불어 접합 영역(8)의 파괴시, 발생되는 누설 전류를 방지하는 역할을 한다.
도 1c는 도 1b의 IC-IC'선으로 절단하여 나타낸 단면으로서, 반도체 기판(4)의 소정 부분에는 필드 산화막(5)이 형성되어 액티브 영역(A1, A2)를 한정한다. 이후, 액티브 영역(A1, A2)의 소정 부분이 노출되도록 N웰용 마스크 패턴(도시되지 않음)이 형성된다. 이어서, 노출된 액티브 영역에 고농도 이온 주입 에너지를 이용하여, N형의 불순물을 N웰에 해당하는 깊이만큼 단계적으로 이온 주입한 다음, 마스크 패턴을 제거한다. 여기서, 상기와 같이 단계적으로 깊이에 따라 불순물을 이온 주입하여 형성된 웰을 프로파일드 웰(profiled well)이라 한다. 좀더 구체적으로 설명하자면, 프로파일드 웰은 기판 표면으로 부터 웰의 예정 깊이까지 불순물을 단계적으로 이온 주입하여 형성되는 웰로서, 예를들어, 웰의 예정 깊이에 달하도록 불순물을 1차적으로 주입하고, 웰 이온이 주입된 부분상에 단계적으로 불순물이 분포되도록 이온주입한다. 이와같은 방법에 의하여, 반도체 기판 깊이에 따라 단계적으로 불순물을 이온 주입하게 되면, 이후의 웰 이온 확산 공정시, 저온 단시간에서 확산 공정을 진행할 수 있는 장점이 있다. 다음으로, N웰용 마스크 패턴을 제거하고, N웰용 불순물이 이온 주입된 부분을 제외한 영역이 노출되도록 P웰 형성용 마스크 패턴(도시되지 않음)이 형성된다. 이어서, P형의 불순물이 N웰의 이온 주입 방식과 동일하게 이온 주입된 후, 마스크 패턴은 공지의 방식에 의하여 제거된다. 그후, 소정의 열처리 공정 바람직하게는, 저온, 단시간동안 열처리 공정을 진행하여, N웰(6) 및 P웰(7) 영역이 구축된다. 그후, 액티브 영역(A1)에 고농도 N형의 불순물이 이온 주입되어, 접합 영역(8)이 형성된다. 그리고 난 후, 절연막(9)이 형성되고, 접합 영역(8)의 소정 부분이 노출되도록 식각된 후, 도선용 금속 배선(10)이 형성된다. 여기서, N형의 접합 영역(8) 하부에 N웰(6)은 전술한 바와 같이, 정전기 유입시, 정전기 전압으로 인한 접합 영역이 파괴되더라도 누설 전류를 감소시키기 위함이다.
그러나, 상기와 같은 종래 기술에 따르면, N형의 접합 영역(8)과 N웰(6)의 접합 부분에 도 1c에 도시된 바와 같이, 불순물 농도의 불균형한 분포로 인한 밸리 부분(vally : D)이 발생된다(도 1c의 D부분).
부가하자면, 이러한 프로파일드 웰은 저온 단시간 동안 열처리를 진행한다는 장점은 있지만, 웰의 농도 분포가 불균형하여, 접합 영역과 N웰의 경계면에 불순물 농도의 불균형으로 인한 밸리 부분(D)이 발생된다. 더우기, 이러한 밸리 주변은 P웰(7)로 둘러싸여져 있어, P웰(7)과 부분적으로 카운터 도핑이 이루어질 수 있어, 더욱 움푹 패인 형태가 될 수 있다.
특히, 도 1b에서, N웰(6)의 모서리 부분(E)은 정전기가 상기 밸리 부분(D) 보다 더욱 집중되는 경향이 있어, 접합 영역(8)이 심하게 파괴되는 문제점이 발생된다.
여기서, 도 1d는 접합 영역(8) 및 N웰(6)이 형성된 부분에서의 반도체 기판 깊이에 따른 농도 분포의 그래프로서, 상기 밸리 부분(D)에 해당하는 깊이(X1)가 되었을 때, N형의 불순물 분포가 갑자기 감소하다가, 즉, 네가티브한 기울기를 갖다가 다시 증가되는 것을 알 수 있다. 여기서, 그래프상 점선으로 표시된 부분은 정상적일때의 농도 분포도이다.
이와같은 밸리 부분(D)은 다른 경계 부분 즉, P형과 N형의 경계 부분에 비하여 상대적으로 높은 전계가 인가되고, 이로 인하여, 다른 부분보다 먼저 브랙 다운(breakdown)이 발생되어, 동일한 면적에 대하여 동일한 전계가 걸리도록 하는 정전기 방지회로의 본연의 목적을 달성하지 못하게 되는 문제가 발생된다.
또한, 이러한 밸리 부분(D)에는 상대적으로 다른 부분에 비하여 더 많은 전류가 흐르게 되어, 국부적으로 히팅(heating)됨에 따라, 소자의 특성이 열화된다.
더구나, 이러한 전계가 집중됨에 의하여, 접합 영역에 접합 스파이킹이 발생되고, 이로 인하여 정전기 방지 전압이 낮아지게 되는 문제점이 발생된다.
따라서, 본 발명의 목적은, 접합 영역과 N웰간의 경계 부분에 밸리가 발생되는 것을 방지할 수 있는 반도체 소자의 정전기 방지 구조를 제공하는 것이다.
또한, 본 발명의 다른 목적은, 상기와 같은 정전기 방지 구조의 제조방법을 제공하는 것이다.
도1a는 일반적인 반도체 소자의 정전기 방지 회로.
도1b는 도 1a의 A부분을 반도체 기판에 형성한 평면도.
도1c는 도 1b의 IC-IC' 선으로 절단하여 나타낸 반도체 기판의 단면도.
도 1d는 도 1b의 A1 영역에서 깊이에 따른 농도 분포를 나타낸 그래프.
도 2a 내지 2c는 본 발명의 제 1 실시예를 설명하기 위한 반도체 소자의 단면도.
도 3a 내지 3c는 본 발명의 제 2 실시예를 설명하기 위한 반도체 소자의 단면도.
도 4a 내지 4e는 본 발명의 제 3 실시예를 설명하기 위한 반도체 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
11, 20, 30 : 반도체 기판 17, 25, 36 : N웰
18, 37 : P웰 39 : 접합 영역
상기와 같은 본 발명의 목적을 달성하기 위하여, 본 발명의 제 1 실시예에 따른 반도체 소자의 정전기 방지 구조는, 입력 패드와 접속되는 소정 도전형을 갖는 접합 영역과, 상기 접합 영역 하부에 접합 영역과 접하면서 접합 영역과 동일한 도전형을 갖는 제 1 웰, 상기 제 1 웰의 양측에 형성되고, 상기 제 1 웰과 반대의 도전형을 갖는 제 2 웰을 구비하는 반도체 소자의 정전기 방지 구조로서, 상기 제 1 웰의 상부는 제 2 웰측을 향하여 소정 폭만큼의 돌출되어 있는 것을 특징으로 한다.
또한, 상기한 반도체 소자의 정전기 방지 구조의 제조방법은, 반도체 기판 상부의 소정 부분에 제 1 마스크 패턴을 형성하는 단계 ; 상기 노출된 부분에 이온 주입 에너지를 달리하여, 소정의 도전형을 갖는 제 1 불순물을 적어도 한번이상 연속적으로 이온 주입하는 단계 ; 상기 제 1 마스크 패턴을 제거하는 단계 ; 상기 제 1 불순물이 주입된 부분이 노출되도록 반도체 기판 상부에 제 2 마스크 패턴을 형성하는 단계 ; 상기 노출된 반도체 기판에 상기 제 1 불순물과 동일한 도전형을 갖는 제 2 불순물을 이온 주입하는 단계 ; 상기 반도체 기판을 제 1 및 제 2 불순물을 확산시키어, 웰을 형성하는 단계 ; 상기 웰 상부에 웰과 동일 타입의 접합 영역을 형성하는 단계를 포함하며, 상기 제 2 불순물은 상기 웰과 접합 영역의 경계면에 주입되도록 이온 주입하는 것을 특징으로 한다.
또한, 제 2 실시예에 따른 반도체 소자의 정전기 방지 구조는, 입력 패드와 접속되는 소정 도전형을 갖는 접합 영역과 상기 접합 영역 하부에 접합 영역과 접하면서 접합 영역과 동일한 도전형을 갖는 제 1 웰, 상기 제 1 웰의 양측에 형성되고, 상기 제 1 웰과 반대의 도전형을 갖는 제 2 웰을 구비하는 반도체 소자의 정전기 방지 구조로서, 상기 제 2 웰은 상기 제 1 웰과 소정 거리를 두고 이격ㆍ배치되는 것을 특징으로 하는 것을 특징으로 한다.
상기의 제 2 실시예에 따른 반도체 소자의 정전기 방지 구조의 제조방법은, 반도체 기판 상부의 소정 부분에 제 1 마스크 패턴을 형성하는 단계 ; 상기 노출된 부분에 이온 주입 에너지를 달리하여, 제 1 도전형의 제 1 불순물을 적어도 한번이상 연속적으로 이온 주입하는 단계 ; 상기 제 1 마스크 패턴을 제거하는 단계 ; 상기 제 1 불순물이 주입된 부분 및 그 주변 영역을 제외한 부분이 노출되도록 제 2 마스크 패턴을 형성하는 단계 ; 상기 노출된 부분에 제 2 도전형의 제 2 불순물을 이온 주입 에너지를 달리하여, 적어도 한 번 이상 연속적으로 이온 주입하는 단계 ; 상기 반도체 기판을 제 1 및 제 2 불순물을 확산시키어, 제 1 및 제 2 웰을 형성하는 단계 ; 상기 제 1 웰 상부에 접합 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 제 3 실시예에 의한 반도체 소자의 정전기 방지 구조는, 입력 패드와 접속되는 소정 도전형을 갖는 접합 영역과, 상기 접합 영역 하부에 접합 영역과 접하면서, 상기 접합 영역과 동일한 도전형을 갖는 제 1 웰, 상기 제 1 웰의 양측에 형성되고, 상기 제 1 웰과 반대의 도전형을 갖는 제 2 웰을 구비하는 반도체 소자의 정전기 방지 구조로서, 상기 접합 영역은 상기 제 1 웰의 폭보다 적은 폭을 갖는 것을 특징으로 한다.
이러한 구조의 반도체 소자의 정전기 방지 구조의 제조방법은, 반도체 기판 상부의 소정 부분에 제 1 마스크 패턴을 형성하는 단계 ; 상기 노출된 부분에 이온 주입 에너지를 달리하여, 소정의 도전형을 갖는 제 1 불순물을 적어도 한번이상 연속적으로 이온 주입하는 단계 ; 상기 제 1 마스크 패턴을 제거하는 단계 ; 상기 제 1 불순물이 주입된 부분 이외의 부분이 노출되도록 제 2 마스크 패턴을 형성하는 단계 ; 상기 노출된 부분에 제 2 도전형의 제 2 불순물을 이온 주입 에너지를 달리하여, 적어도 한번이상 연속적으로 이온 주입하는 단계 ; 상기 제 2 마스크 패턴을 제거하는 단계 ; 상기 반도체 기판을 제 1 및 제 2 불순물을 확산시키어, 제 1 및 제 2 웰을 형성하는 단계 ; 상기 반도체 기판 상부에 제 1 웰의 가장자리 부분을 포함하며, 제 1 웰의 소정 부분을 노출시키도록 제 3 마스크 패턴을 형성하는 단계 ; 상기 제 3 마스크 패턴으로부터 노출된 부분에 제 3 불순물을 주입하여, 접합 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 의하면, 접합 영역과 N웰의 접합 경계면에 밸리가 발생됨을 방지하여, 전계 집중을 방지하게 되어, 정전기 방지 특성이 개선된다.
[실시예]
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
첨부한 도면 도 2a 내지 2c는 본 발명의 제 1 실시예를 설명하기 위한 반도체 소자의 단면도이고, 도 3a 내지 3c는 본 발명의 제 2 실시예를 설명하기 위한 반도체 소자의 단면도이며, 도 4a 내지 4c는 본 발명의 제 3 실시예를 설명하기 위한 반도체 소자의 단면도이다.
(제 1 실시예)
본 발명에 따른 제 1 실시예는 인위적으로 밸리 생성 부분에 N웰 형성용 불순물과 동일한 불순물을 투사하여, 밸리 부분이 생성됨을 방지하는 기술로서, 도 2a를 참조하여, 반도체 기판(11)의 소정부분에 필드 산화막(12)이 공지의 로코스(LOCOS) 산화 방식에 의하여 형성된다. 이어서, 반도체 기판(11) 상부에 N웰 예정 영역 즉, 정전기 방지 회로에서 입력 패드(1 : 도 1의 참조)가 접속되는 접합 영역 예정 부분이 노출되도록 제 1 마스크 패턴(13)이 형성된다. 여기서, 제 1 마스크 패턴(13)에 의하여 노출되는 부분은, 이후의 확산 공정시 불순물의 측면 확산을 감안하여, 예정된 N웰의 폭보다 적게 노출되도록 한다. 그후에, N웰용 불순물을 노출된 반도체 기판(11)내에 비교적 높은 이온 주입 에너지 바람직하게는 웰 깊이 만큼 불순물이 투사되도록 불순물을 이온 주입하고, 연속적으로 깊이에 따라 단계적으로 이온 주입한다. 그리고나서, 제 1 마스크 패턴(13)은 공지의 방식으로 제거된다.
그후, 도 2B에 도시된 바와 같이, 반도체 기판(11) 상부에 상기 제 1 마스크 패턴(13)의 노출폭보다 소정 폭만큼 큰 노출폭을 갖는 제 2 마스크 패턴(15)이 공지의 포토리소그라피 공정에 의하여 형성된다. 이어서, 제 2 마스크 패턴(15)에 의하여 노출된 반도체 기판(11)에 밸리 생성 방지용 불순물(16)이 이온 주입된다. 이 밸리 생성 방지용 불순물(16)은 이후에 형성될 접합 영역과 N웰간의 경계 부분에 배치될 수 있도록 이온 주입 에너지를 조절하여, 이온 주입됨이 바람직하다. 따라서, 도면에서 표시된 x는 접합 영의 예정 깊이가 된다. 이때, 밸리 생성 방지용 불순물(16)은 바람직하게는 N웰 형성용 불순물과 동일한 농도 및 타입을 갖도록 한다. 그런다음, 상기 제 2 마스크 패턴(16)이 제거된다.
그후, 도 2c에 도시된 바와 같이, 종래와 동일한 방법으로 P웰을 형성하기 위한 불순물(도시되지 않음)이 상기 N웰 불순물과 동일한 방식으로 이온 주입된다. 이어서, 저온 단시간 열처리하여 상기 주입된 불순물(14, 16)들이 확산되어, N웰(17) 및 P웰(18)이 형성된다. 이때, N웰(17) 및 P웰(18)은 반도체 기판(11)의 표면으로부터 소정 깊이만큼 떨어져서 형성되는데, 이 부분은 이후에 입력 패드와 연결될 고농도 N형의 접합 영역이 형성되어질 영역이다. 또한, 도면에서 나타낸 바와 같이, P웰과 인접되고, 접합 영역 예정 부위와 접하여질 N웰(17)의 상단 부분에는 상기 밸리 생성 방지용 불순물(16)이 분포되어 있으므로, 움푹 패인 밸리 부분이 발생되지 않는다. 한편, 상기 N웰(17)의 상단 부분은 P웰(18) 부분을 향하여, 소정 부분이 퍼짐 부분(F)이 발생되는데, 이 부분은 농도 분포 곡선에서 큰 영향을 주지 않으며, 접합 영역 예정 부위를 감싸도록 형성되므로, 정전기와 같은 전계가 집중되지 않는다.
따라서, 밸리 부분이 형성되지 않으므로, 전계의 집중이 방지되고, 정전기 방지 특성이 개선된다.
(제 2 실시예)
본 발명에 따른 제 2 실시예는 N웰 주변에 형성되는 P웰을 N웰과 소정 거리를 두고 이격되도록 설계하여, P웰과의 카운터 도핑으로 인하여 발생되는 밸리 생성을 최소화하는 기술로서, 도 3a를 참조하여, 반도체 기판(20)의 소정부분에 필드산화막(21)이 공지의 로코스 산화 방식에 의하여 형성된다. 이어서, 반도체 기판(20) 상부에 N웰 예정 영역(NA) 즉, 정전기 방지 회로에서 입력 패드(1 : 도 1 참조)가 접속되는 접합 영역 예정 부분이 노출되도록 제 1 마스크 패턴(22)이 형성된다. 여기서, 제 1 마스크 패턴(22)에 의하여 노출되는 부분은, 이후의 확산 공정시 불순물의 측면 확산을 감안하여, 예정된 N웰의 폭보다 좁은 폭으로 노출되도록 한다. 그후에, N웰용 불순물(23)은 노출된 반도체 기판(20)내에 비교적 높은 이온 주입 에너지 바람직하게는, 웰 깊이 만큼 불순물이 투사되도록 이온 주입되고, 연속적으로 깊이에 따라 단계적으로 불순물 이온 주입한다. 그리고나서, 제 1 마스크 패턴(22)은 공지의 방식으로 제거된다.
그후, 도 3b에 도시된 바와 같이, 반도체 기판(20) 상부에 P웰 형성용 제 2 마스크 패턴(24)이 형성되는데, 이때, P웰 형성용 제 2 마스크 패턴(24)은 상기 N웰 예정 영역(NA) 및 그 주변 부분은 노출되지 않도록 형성된다. 이는, 필드 트랜지스터(2-1 : 도 1 참조)의 설계시, 채널 길이를 좀더 크게 설계하도록 하여, 누설 전류의 발생을 방지하기 위함이다. 그리고나서, P웰 형성용 불순물을 반도체 기판내에 투사한다.
그리고 나서, 도 3c에서와 같이, 상기 제 2 마스크 패턴(24)은 공지의 방법으로 제거된 다음, 저온, 단시간 열처리에 의하여, 상기 기판(20) 내에 주입된 불순물을 확산시키어, N웰(25) 및 P웰(도시되지 않음)이 형성된다. 이때, N웰(25) 및 P웰(도시되지 않음)은 반도체 기판(20)의 표면으로부터 소정 깊이만큼 떨어져서 형성되는데, 이 웰(25)이 형성되지 않은 부분은 이후에 입력 패드와 연결될 고농도 N형이 접합 영역이 형성되어질 영역이 된다. 또한, 도면에서 나타낸 바와 같이, N웰(25) 주변에 P웰이 형성되어 있지 않으므로, N웰(25) 상단 부분 즉, 이후에 형성된 접합 영역과의 경계 부분에 P웰(도시되지 않음)로 인한 카운터 도핑이 방지되어, 밸리 부분(A1)의 움푹 패인 부분이 많이 보상된다. 따라서, 전계의 집중이 방지되고, 정전기 방지 특성이 개선된다.
(제 3 실시예)
본 발명의 제 3 실시예는 접합 영역의 폭을 N웰의 폭보다 소정폭만큼 감소시키어, 정전기를 분산시키는 기술로서, 도 4a를 참조하여, 반도체 기판(30)의 소정 부분에 필드 산화막(31)이 형성된다. 이어서, 반도체 기판(30) 상부에 N웰 예정 영역(NA) 즉, 정전기 방지 회로에서 입력 패드(1 : 도 1 참조)가 접속되는 접합 영역 예정 부분이 노출되도록 제 1 마스크 패턴(32)이 형성된다. 여기서, 제 1 마스크 패턴(32)에 의하여 노출되는 반도체 기판 부분은, 이후의 확산 공정시 불순물의 측면 확산을 감안하여, 예정된 N웰의 폭보다 좁은 폭이 노출되도록 한다. 그후에, N웰용 불순물(33)은 노출된 반도체 기판(30)내에 비교적 높은 이온 주입 에너지 바람직하게는, 웰 깊이 만큼 불순물이 투사되도록 이온 주입되고, 연속적으로 깊이에 따라 단계적으로 불순물을 이온 주입한다. 그리고나서, 제 1 마스크 패턴(32)은 공지의 방식으로 제거된다.
그후, 도 4b에 도시된 바와 같이, 반도체 기판(30) 상부에 P웰 형성용 제 2 마스크 패턴(34)이 형성되는데, 이때, P웰 형성용 제 2 마스크 패턴(34)은 상기 N웰 예정 영역(NA) 상부에 형성된다. 그후에, 제 2 마스크 패턴(34)에 의하여 노출되어진 반도체 기판(30)에 P웰 형성용 불순물(35)은 N웰용 불순물과 동일한 이온 주입 방식으로 이온 주입한다.
도 4c를 참조하여, 제 2 마스크 패턴(34)은 공지의 방식으로 제거된 다음, 저온, 단시간 열처리에 의하여, 상기 기판(30)내에 주입된 불순물(33, 35)을 확산시키어, N웰(36) 및 P웰(37)이 형성된다. 이때, N웰(36) 및 P웰(37)은 프로파일드 방식에 의하여 형성되어, P웰(37)과 N웰(36)의 경계면 부분에, N웰(36) 측으로, 소정의 퍼짐 즉, 밸리 부분(G)를 갖게 된다.
그후, 상기 밸리 부분에 의한 불순물의 농도 변화 즉, 네가티브한 기울기가 발생됨을 방지하기 위하여, 도 4d에 도시된 바와 같이, 접합 예정 영역이 노출되도록 제 3 마스크 패턴(38)이 형성된다. 이때, 제 3 마스크 패턴(38)은 N웰(36)의 소정 부분을 포함하도록, 바람직하게는 상기 밸리 부분(G) 상부를 포함하도록 형성된다. 그리고나서, 노출된 반도체 기판(30)에 접합 영역용 N형의 고농도 불순물이 소정의 이온 주입 에너지로 주입된다.
그러면 도 4e에 도시된 바와 같이, N웰(36)의 폭보다 적은 폭을 갖는 접합 영역(39)이 형성된다. 이에따라, 비록 P웰(37)과 N웰(36) 사이에는 소정의 밸리가 형성될지라도, 접합 영역(39)의 폭이 N웰(36)의 폭보다 적으므로, 농도 분포의 변화는 없게 된다.
이상에서 자세히 설명한 바와 같이, 본 발명의 실시예에 의하면, 접합 영역과 N웰의 접합 경계면에 밸리가 발생됨을 방지하여, 전계 집중을 방지하게 되어, 정전기 방지 특성이 개선된다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (18)

  1. 입력 패드와 접속되는 소정 도전형을 갖는 접합 영역과, 상기 접합 영역 하부에 접합 영역과 접하면서 접합 영역과 동일한 도전형을 갖는 제 1 웰, 상기 제 1 웰의 양측에 형성되고, 상기 제 1 웰과 반대의 도전형을 갖는 제 2 웰을 구비하는 반도체 소자의 정전기 방지 구조로서, 상기 제 1 웰의 양측 상단부는 접해 있는 제 2 웰측을 향하여 소정 폭만큼 돌출되어 있는 것을 특징으로 하는 반도체 소자의 정전기 방지 구조.
  2. 제1항에 있어서, 상기 제 1 웰의 하단 폭은 상기 접합 영역의 폭과 동일하거나 또는 접합 영역의 폭보다 적게 형성되는 것을 특징으로 하는 반도체 소자의 정전기 방지 구조.
  3. 제1항에 있어서, 상기 제 1 웰 및 접합 영역은 N형이고, 상기 제 2 웰은 P형인 것을 특징으로 하는 반도체 소자의 정전기 방지 구조.
  4. 반도체 기판 상부의 소정 부분에 제 1 마스크 패턴을 형성하는 단계 ; 상기 제 1 마스크 패턴으로 노출된 부분에 이온 주입 에너지를 달리하여, 소정의 도전형을 갖는 제 1 불순물을 적어도 한번이상 연속적으로 이온 주입하는 단계 ; 상기 제 1 마스크 패턴을 제거하는 단계 ; 상기 제 1 불순물이 주입된 부분이 노출되도록 반도체 기판 상부에 제 2 마스크 패턴을 형성하는 단계 ; 상기 노출된 반도체 기판의 소정 깊이에 제 2 불순물을 이온 주입하는 단계 ; 상기 반도체 기판으로 제 1 및 제 2 불순물을 열처리하여, 웰을 형성하는 단계 ; 상기 웰 상부에 웰과 동일 타입의 접합 영역을 형성하는 단계를 포함하며, 상기 제 2 불순물은 상기 웰과 접합 영역의 경계면에 주입되도록 이온 주입하는 것을 특징으로 하는 반도체 소자의 정전기 방지 구조의 제조방법.
  5. 제4항에 있어서, 상기 제 2 마스크 패턴에 의하여 노출되는 반도체 기판의 폭은 상기 제 1 마스크 패턴에 의하여 노출되는 반도체 기판의 폭보다 큰 것을 특징으로 하는 반도체 소자의 정전기 방지 구조의 제조방법.
  6. 제4항에 있어서, 상기 제 1 불순물, 제 2 불순물, 웰 및 접합 영역은 모두 N형의 도전형을 갖는 것을 특징으로 하는 반도체 소자의 정전기 방지 구조의 제조방법.
  7. 제4항에 있어서, 상기 제 2 불순물을 이온 주입하는 단계와 상기 열처리하여 웰을 형성하는 단계 사이에, 상기 제 1 및 제 2 불순물이 이온 주입된 영역 이외의 부분이 노출되도록 제 3 마스크 패턴을 형성하는 단계 ; 상기 제 3 마스크 패턴에 의하여 노출된 부분에 제 1 및 제 2 불순물과 도전형이 상이한 제 3 불순물을 이온 주입 에너지를 달리하여, 적어도 한번이상 연속적으로 이온 주입하는 단계를 부가적으로 포함하는 것을 특징으로 하는 반도체 소자의 정전기 방지 구조의 제조방법.
  8. 제4항 또는 제7항에 있어서, 상기 열처리하는 웰을 형성하는 공정시, 상기 제 3 불순물 또한 확산되어, 제 2 웰을 형성하는 것을 특징으로 하는 반도체 소자의 정전기 방지 구조의 제조방법.
  9. 입력 패드와 접속되는 소정 도전형을 갖는 접합 영역과 상기 접합 영역 하부에 접합 영역과 접하면서 접합 영역과 동일한 도전형을 갖는 제 1 웰, 상기 제 1 웰의 양측에 형성되고, 상기 제 1 웰과 반대의 도전형을 갖는 제 2 웰을 구비하는 반도체 소자의 정전기 방지 구조로서, 상기 제 2 웰은 상기 제 1 웰과 소정 거리를 두고 이격ㆍ배치되는 것을 특징으로 하는 것을 특징으로 하는 반도체 소자의 정전기 방지 구조.
  10. 제9항에 있어서, 상기 제 1 웰의 폭은 상기 접합 영역의 폭과 동일하거나, 그보다 큰 것을 특징으로 하는 반도체 소자의 정전기 방지 구조.
  11. 제10항에 있어서, 상기 제 1 웰 및 접합 영역은 N형이고, 제 2 웰은 P형인 것을 특징으로 하는 반도체 소자의 정전기 방지 구조.
  12. 반도체 기판 상부의 소정 부분에 제 1 마스크 패턴을 형성하는 단계 ; 상기 제 1 마스크 패턴으로 노출된 부분에 이온 주입 에너지를 달리하여, 제 1 도전형의 제 1 불순물을 적어도 한번이상 연속적으로 이온 주입하는 단계 ; 상기 제 1 마스크 패턴을 제거하는 단계 ; 상기 제 1 불순물이 주입된 부분 및 그 주변 영역을 제외한 부분이 노출되도록 제 2 마스크 패턴을 형성하는 단계 ; 상기 제 2 마스크 패턴으로 노출된 부분에 제 2 도전형의 제 2 불순물을 이온 주입 에너지를 달리하여, 적어도 한번이상 연속적으로 이온 주입하는 단계 ; 상기 반도체 기판을 제 1 및 제 2 불순물을 확산시키어, 제 1 및 제 2 웰을 형성하는 단계 ; 상기 제 1 웰 상부에 접합 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 정전기 방지 구조의 제조방법.
  13. 제12항에 있어서, 상기 제 1 웰 및 접합 영역의 도전형은 N형이고, 상기 제 2 웰의 도전형은 P형인 것을 특징으로 하는 반도체 소자의 정전기 방지 구조의 제조방법.
  14. 입력 패드와 접속되는 소정 도전형을 갖는 접합 영역과, 상기 접합 영역 하부에 접합 영역과 접하면서, 상기 접합 영역과 동일한 도전형을 갖는 제 1 웰, 상기 제 1 웰의 양측에 형성되고, 상기 제 1 웰과 반대의 도전형을 갖는 제 2 웰을 구비하는 반도체 소자의 정전기 방지 구조로서, 상기 접합 영역은 상기 제 1 웰의 폭보다 적은 폭을 갖는 특징으로 하는 반도체 소자의 정전기 방지 구조.
  15. 제14항에 있어서, 상기 제 1 웰 및 접합 영역의 도전형은 N형이고, 제 2 웰은 P형인 것을 특징으로 하는 반도체 소자의 정전기 방지 구조.
  16. 반도체 기판 상부의 소정 부분에 제 1 마스크 패턴을 형성하는 단계 ; 상기 제 1 마스크 패턴에 의하여 노출된 부분에 이온 주입 에너지를 달리하여, 소정의 도전형을 갖는 제 1 불순물을 적어도 한번이상 연속적으로 이온 주입하는 단계 ; 상기 제 1 마스크 패턴을 제거하는 단계 ; 상기 제 1 불순물이 주입된 부분 이외의 부분이 노출되도록 제 2 마스크 패턴을 형성하는 단계 ; 상기 제 2 마스크 패턴에 의하여 노출된 부분에 제 2 도전형의 제 2 불순물을 이온 주입 에너지를 달리하여, 적어도 한번이상 연속적으로 이온 주입하는 단계 ; 상기 제 2 마스크 패턴을 제거하는 단계 ; 상기 반도체 기판을 제 1 및 제 2 불순물을 확산시키어, 제 1 및 제 2 웰을 형성하는 단계 ; 상기 반도체 기판 상부에 제 1 웰의 가장자리 부분을 포함하며, 제 1 웰의 소정 부분을 노출시키도록 제 3 마스크 패턴을 형성하는 단계 ; 상기 제 3 마스크 패턴으로부터 노출된 부분에 제 3 불순물을 주입하여, 접합 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 정전기 방지 구조의 제조방법.
  17. 제16항에 있어서, 상기 제 1 웰의 도전형은 N형이고, 상기 제 2 웰의 도전형은 P형인 것을 특징으로 하는 반도체 소자의 정전기 방지 구조의 제조방법.
  18. 제16항에 있어서, 상기 접합 영역의 도전형은 N형인 것을 특징으로 하는 반도체 소자의 정전기 방지 구조의 제조방법.
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