JP4026934B2 - 静電気放電保護用半導体装置用フィールドトランジスタの製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 34
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 150000002500 ions Chemical class 0.000 claims description 67
- 239000012535 impurity Substances 0.000 claims description 57
- 239000000758 substrate Substances 0.000 claims description 32
- 238000000034 method Methods 0.000 claims description 20
- 238000005468 ion implantation Methods 0.000 claims description 13
- 230000005684 electric field Effects 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- 238000000137 annealing Methods 0.000 description 4
- 238000009826 distribution Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000012421 spiking Methods 0.000 description 2
- 239000012141 concentrate Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H—ELECTRICITY
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置用フィールドトランジスタの製造方法に関し、特に、プロファイルウェル工程を利用した静電気放電保護用半導体装置用フィールドトランジスタの製造方法に関する。
【０００２】
【従来の技術】
静電気放電(electrostatic discharge；以下、ＥＳＤ)は、半導体チップの信頼性を左右する要素中の一つである。このようなＥＳＤは半導体チップの取扱い時又は半導体チップをシステムに装着して使用する場合に発生され、半導体チップの損傷を引き起こす。従って、ＥＳＤから半導体チップを保護するため、半導体チップ内にＥＳＤに対する保護回路が提供される。
【０００３】
図１はＥＳＤに対する一般的な保護回路を示す。
図１を参照すれば、入力パッド１００と内部回路３００との間にＥＳＤ保護回路２００が挿入される。ＥＳＤ保護回路２００は並列連結したフィールドトランジスタＦＤ及びＮＭＯＳトランジスタＮＭと、これらの間に挿入された抵抗Ｒとを具備する。フィールドトランジスタのゲート及びドレインが入力パッド１００に連結し、そのソースは電力ソースＶＳＳに連結する。フィールドトランジスタＦＤはゲート酸化膜として作用する厚いフィールド酸化膜を有する。また、そのドレインはＥＳＤ保護回路２００の入力段である。抵抗Ｒは入力パッド１００とＮＭＯＳトランジスタＮＭ間で入力パッド１００の電圧を降下する。抵抗ＲはフィールドトランジスタＦＤ及びＮＭＯＳトランジスタＮＭのドレインに連結し、ＮＭＯＳトランジスタＮＭのゲート及びソースは電力ソースＶＳＳに連結する。
【０００４】
入力パッド１００へＥＳＤにより発生された高電圧が印加されると、フィールドトランジスタＦＤがターンオン(TURN ON)され、前記高電圧が内部回路３００へ印加されることが防止される。又、入力パッド１００へＥＳＤにより電力ソースＶＳＳの以下の高電圧が印加される場合、ＮＭＯＳトランジスタＮＭがターンオンされ、前記高電圧が内部回路３００へ印加されることが防止される。
【０００５】
図２はＥＳＤ保護回路２００のフィールドトランジスタＦＤを示す断面図である。図２を参照すれば、半導体基板２０上にLOCOS(LOCal Oxidation of Silicon)技術により第１乃至第３フィールド酸化膜２１ａ、２１ｂ、２１ｃが形成される。第１および第３フィールド酸化膜２１ａ、２１ｃ間の第２フィールド酸化膜２１ｂはゲート酸化膜である。第２フィールド酸化膜２１ｂの一側の基板２０にＥＳＤ用Ｎウェル２２が形成され、Ｎウェル２２と接するように基板２０にＰウェル２３が形成される。第２フィールド酸化膜２１ｂ上にゲート２４が形成され、ゲート２４の両側のＮウェル２２及びＰウェル２３に第１及び第２Ｎ＋接合領域２５ａ、２５ｂが形成される。第１Ｎ＋接合領域２５ａはソースであり、第２Ｎ＋接合領域２５ｂは入力パッド１００と連結するドレインである。
【０００６】
上記したように、第２Ｎ＋接合領域２５ｂの下部に形成されたＥＳＤ用Ｎウェル２２により、第２Ｎ＋接合領域２５ｂでＥＳＤによって引き起こされる接合スパイキングによる漏洩電流が防止され、ＰＮ接合部分のブレークダウン電圧(breakdown voltage)が増加される。これにより、入力パッド１００から印加されるＥＳＤが効果的に防止される。
【０００７】
また、ＥＳＤ用Ｎウェル２２とＰウェル２３は、プロファイルウェル工程により、Ｎ型及びＰ型の不純物イオンが深さを変えて段階的にイオン注入された後、アニーリングによりＮ型及びＰ型の不純物イオンが拡散されることにより形成される。この時、アニーリングが基板に段階的に注入された不純物により、短時間の間に低温で進行されるに従って工程時間が短縮されるという効果がある。
【０００８】
【発明が解決しようとする課題】
しかしながら、基板に段階的に注入された不純物により、半導体基板の深さによるウェルの不純物濃度分布プロファイルが不均一であるという短所がある。特に、こうした濃度分布プロファイルは、不純物イオンの濃度差とは異なる導電型のため、Ｐウェル２３とＥＳＤ用Ｎウェル２２間の接合面と、第２Ｎ＋接合領域２５ｂとＥＳＤ用Ｎウェル２２間の接合面で一層不均一である。つまり、図２に示すように、ＥＳＤ用Ｎウェル２２間の接合面近傍のＰウェル２３とＥＳＤ用Ｎウェル２２との間の接合面で谷(Ｄ；valley)が発生される。このような谷Ｄの深さはＰウェル２３の形成時に引き起こされるカウンタドーピングにより一層深くなる。図３は基板の深さによる不純物濃度分布プロファイルである。図３に示すように、第２Ｎ＋接合領域２５ｂとＥＳＤ用Ｎウェル２２間の接合面の深さＸ１と、谷Ｄの深さＸ２で不純物濃度が減少しながら更に増加する不均一なプロファイルが現れる。
【０００９】
こうした谷により、フィールドトランジスタの動作時、谷Ｄに電界が集中して谷Ｄでブレーキダウンがまず発生され、電流の局部的混雑(locally crowding)を引き起こす。結果として、局部的にディバイスが加熱(heating)されディバイスの劣化を招く。また、このような電界集中により、第２Ｎ＋接合領域２５ｂで接合スパイキングが発生される。これに従い、ＥＳＤが効果的に防止されなくて結局はチップの損傷を引き起こす。
【００１０】
従って、本発明の目的はプロファイルウェル工程を利用してウェル工程時間を短縮しながら、ＥＳＤから効果的にチップを保護できるＥＳＤ保護用半導体装置の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
上記した本発明の目的を達成するため、本発明の第１実施例によるＥＳＤ保護用半導体装置用フィールドトランジスタは、まず半導体基板の前記入力パッドと連結するドレイン領域が形成される第１領域に第１導電型の第１不純物イオンが第１イオン注入され第１不純物イオン層が形成される。次に、前記第１領域を含み平面上で前記第１領域より面積が大きい第２領域に第１導電型の第２不純物イオンが第２イオン注入され、第１不純物イオン層よりも浅い位置に第２不純物イオン層が形成され、第１及び第２不純物イオン層に接する両側の基板に第２導電型の第３不純物イオンが第３イオン注入され第３不純物イオン層が形成される。その後、結果物構造が熱処理され、前記第１イオン層及び前記第２イオン層からＥＳＤ用第１導電型第１ウェルと、前記第３イオン層から前記第１ウェルと接する第２導電型第２ウェルとが形成される。さらに、その後、前記第１ウェルに接して前記第１ウェルの上層に高濃度の第１導電型の領域を形成すると共に、前記第２ウェルに接して前記第２ウェルの上層に高濃度の第１導電型の領域を形成される。その結果、第１ウェルのうち前記高濃度の第１導電型の領域に接し前記第２イオン層に相当するエッジ上部が第２ウェルへ突出される。
【００１２】
第１実施例において、第１及び第３イオン注入は基板の深さを変えて第１及び第３不純物イオンを段階的にイオン注入する。
【００１３】
また、本発明の第２実施例によるＥＳＤ保護用半導体装置用フィールドトランジスタは、入力パッドと連結するドレイン領域が形成される半導体基板の第１領域に第１導電型の第１不純物イオンが第１イオン注入され第１不純物イオン層が形成される。次に、前記第１領域と隔離された基板のフィールドトランジスタ領域以外の領域に前記第１不純物イオン層と同じ深さで、第２導電型の第２不純物イオンが第２イオン注入され第２不純物イオン層が形成され、結果物構造の基板が熱処理され、前記第１イオン層からＥＳＤ用第１導電型第１ウェルが形成されると同時に、第１ウェルと隔離された前記第２イオン層から第２導電型第２ウェルが形成される。その後、第１ウェルの上層に高濃度の第１導電型接合領域が各々形成される。
【００１４】
第２実施例において、第１及び第２イオン注入は基板の深さを変えて第１及び第２不純物イオンが段階的イオン注入される。
【００１５】
【発明の実施の形態】
以下、添付の図面を参照しながら本発明の実施例を説明する。
【００１６】
図４Ａ乃至図４Ｃは、本発明の第１実施例によるＥＳＤ保護用半導体装置の製造方法を説明するための断面図である。
【００１７】
図４Ａを参照すれば、半導体基板４０上に公知のLOCOS(LOCal Oxidation of Silicon)技術により第１乃至第３フィールド酸化膜４１ａ、４１ｂ、４１ｃが形成される。第１及び第３フィールド酸化膜４１ａ、４１ｃ間の第２フィールド酸化膜４１ｂはフィールドトランジスタＦＤのゲート酸化膜である。基板４０上にフォトリソグラフィーにより第２フィールド酸化膜４１ｂの一側の第１領域Ａ１を露出させる第１マスクパターン４２が形成される。第１マスクパターン４２をイオン注入マスクとして、露出された第１領域Ａ１へのＮ型不純物イオンが段階的に注入され、第１Ｎ型の不純物イオン層４３ａが形成される。
【００１８】
図４Ｂを参照すれば、公知の方法により図４Ａの第１マスクパターン４２が除去され、基板４０上にフォトリソグラフィーにより第１フィールド酸化膜４１ｂの一側の第２領域Ａ２を露出させる第２マスクパターン４４が形成される。平面上で、第２領域Ａ２は第１領域Ａ１より面積が大きく、第１領域Ａ１を含む。第２マスクパターン４４をイオン注入マスクとして、第２領域Ａ２でＮ型の不純物イオンがイオン注入され、第１Ｎ型の不純物イオン層４３ａ上に第２Ｎ型の不純物イオン層４３ｂが形成される。
【００１９】
図４Ｃを参照すれば、公知の方法により図４Ｂの第２マスクパターン４４が除去され、フォトリソグラフィーにより第１及び第２領域Ａ１、Ａ２を除外した基板を露出させるＰウェル用第３マスクパターン(図示せず)が形成される。前記第３マスクパターンをイオン注入マスクとして、露出された基板へＰ型の不純物イオンが深さを変えて段階的にイオン注入されＰ型の不純物イオン層(図示せず)が形成される。その後、公知の方法により前記第３マスクパターンが除去され、アニーリングが進行される。この時、アニーリングは低温で短時間に進行される。これに伴い、Ｐ型の不純物イオン層と第１及び第２Ｎ型の不純物イオン層４３ａ、４３ｂ(図４Ｂ参照)とのイオンが拡散され、第２フィールド酸化膜４１ｂの一側にＥＳＤ用Ｎウェル４３が形成され、Ｎウェル４３と接するように基板４０にＰウェル４５が形成される。この時、図４Ｃに示すように、ＥＳＤ用Ｎウェル４３の上部で第２領域Ａ２に注入された第２Ｎ型の不純物イオン４３ｂによりエッジＦがＰウェル４５へ突出される。
【００２０】
その後、図には示されないが、第２フィールド酸化膜４１ｂ上にゲートが形成され、ゲート両側のＰウェル４５とＥＳＤ用Ｎウェル４３上に第１及び第２Ｎ＋接合領域が形成される。ここで、第１Ｎ＋接合領域はソースであり、第２Ｎ＋接合領域は以後の入力パッド１００(図１参照)と連結するドレインである。
【００２１】
上記した第１実施例によれば、第２Ｎ型の不純物イオン層４３ｂにより、ＥＳＤ用Ｎウェル４３の上部エッジＦがＰウェル４５へ突出され、Ｐウェル４５とＥＳＤ用Ｎウェル４３との間の接合面でＥＳＤ用Ｎウェル４３に谷が発生されない。これに伴い、谷による局部的電界集中が防止され、入力パッド１００から印加されるＥＳＤが効果的に防止される。
【００２２】
図５Ａ乃至図５Ｃは、本発明の第２実施例によるＥＳＤ保護用半導体装置の製造方法を説明するための断面図である。
【００２３】
図５Ａを参照すれば、半導体基板５０上に公知のLOCOS(LOCal Oxidation of Silicon)技術により第１乃至第３フィールド酸化膜５１ａ、５１ｂ、５１ｃが形成される。第１及び第３フィールド酸化膜５１ａ、５１ｃ間の第２フィールド酸化膜５１ｂはフィールドトランジスタＦＤのゲート酸化膜である。基板５０上にフォトリソグラフィーにより第２フィールド酸化膜５１ｂの一側を露出させる第１マスクパターン５２が形成される。第１マスクパターン５２をイオン注入マスクとして、露出された領域へＮ型の不純物イオンが段階的に注入されてＮ型の不純物イオン層５３ａが形成される。
【００２４】
図５Ｂを参照すれば、公知の方法により図５Ａの第１マスクパターン５２が除去され、基板５０上にフォトリソグラフィーによりフィールドトランジスタ領域ＲをマスキングするＰウェル用第２マスクパターン５４が形成される。
【００２５】
図５Ｃを参照すれば、第２マスクパターンをイオン注入マスクとして、露出された基板へＰ型の不純物イオンが深さを変えて段階的にイオン注入され、Ｐ型の不純物イオン層が形成される。その後、公知の方法により前記図５Ｂの第２マスクパターン５４が除去され、アニーリングが進行される。これに伴い、前記Ｐ型の不純物イオン層とＮ型の不純物イオン層５３ａ(図５Ｂ参照)のイオンが拡散され、ＥＳＤ用Ｎウェル５３とＰウェル５５が形成される。その後、図面には示されないが、第２フィールド酸化膜５１ｂ上にゲートが形成され、ゲート両側に第１及び第２Ｎ＋接合領域が形成される。ここで、第１Ｎ＋接合領域はソースであり、第２Ｎ＋接合領域は以後の入力パッド１００(図１参照)と連結するドレインである。
【００２６】
上記した第２実施例によれば、フィールドトランジスタ領域ＲにはＰウェル５５が形成されなくて、ＥＳＤ用Ｎウェル５３とＰウェル５５との間の接合がなされないので、接合間に谷が発生されない。また、Ｐ型の不純物イオンのイオン注入時、第２マスクパターン５４によりフィールドトランジスタ領域Ｒがマスキングされるので、カウンタドーピングが発生されない。これに伴い、谷による局部的電界集中が防止され、入力パッド１００から印刷されるＥＳＤが効果的に防止される。
【００２７】
また、第２実施例ではＰウェルが形成されないので、フィールドトランジスタＦＤの設計時チャンネル長を従来より長く設定して漏洩電流を防止する。
【００２８】
【発明の効果】
上記した本発明によれば、プロファイルウェル工程に従う不純物イオンの注入時ＥＳＤ用ＮウェルとＰウェル用マスクパターンを変形させることにより、ＥＳＤ用Ｎウェルに谷の発生が防止される。また、接合領域を形成するためのマスクパターンを変形させることにより、ＥＳＤ用Ｎウェルに谷の発生が防止される。これに伴い、プロファイルウェル工程によりウェル工程時間が短縮されると同時に、谷による局部的な電界集中が防止され、入力パッド１００から印加されるＥＳＤが効果的に防止される。つまり、ＥＳＤからチップが効果的に保護される。
【００２９】
また、本発明は前記実施例に限らず本発明の技術要旨から逸脱しない範囲内で多様に変形させ実施できる。
【図面の簡単な説明】
【図１】 一般のＥＳＤ保護回路を示した図である。
【図２】 従来のＥＳＤ保護用半導体装置を示した断面図である。
【図３】 図２のＥＳＤ保護用半導体装置の深さによる不純物濃度プロファイルを示す。
【図４】 Ａ乃至Ｃは、本発明の第１実施例によるＥＳＤ保護用半導体装置の製造方法を説明するための断面図である。
【図５】 Ａ乃至Ｃは、本発明の第２実施例によるＥＳＤ保護用半導体装置の製造方法を説明するための断面図である。
【符号の説明】
４０、５０…半導体基板
４１ａ、４１ｂ、４１ｃ、５１ａ、５１ｂ、５１ｃ…フィールド酸化膜
４２、４４、５２、５４…マスクパターン
４３、５３…Ｎウェル
４５、５５…Ｐウェル
Ｒ…フィールドトランジスタ領域
【発明の属する技術分野】
本発明は、半導体装置用フィールドトランジスタの製造方法に関し、特に、プロファイルウェル工程を利用した静電気放電保護用半導体装置用フィールドトランジスタの製造方法に関する。
【０００２】
【従来の技術】
静電気放電(electrostatic discharge；以下、ＥＳＤ)は、半導体チップの信頼性を左右する要素中の一つである。このようなＥＳＤは半導体チップの取扱い時又は半導体チップをシステムに装着して使用する場合に発生され、半導体チップの損傷を引き起こす。従って、ＥＳＤから半導体チップを保護するため、半導体チップ内にＥＳＤに対する保護回路が提供される。
【０００３】
図１はＥＳＤに対する一般的な保護回路を示す。
図１を参照すれば、入力パッド１００と内部回路３００との間にＥＳＤ保護回路２００が挿入される。ＥＳＤ保護回路２００は並列連結したフィールドトランジスタＦＤ及びＮＭＯＳトランジスタＮＭと、これらの間に挿入された抵抗Ｒとを具備する。フィールドトランジスタのゲート及びドレインが入力パッド１００に連結し、そのソースは電力ソースＶＳＳに連結する。フィールドトランジスタＦＤはゲート酸化膜として作用する厚いフィールド酸化膜を有する。また、そのドレインはＥＳＤ保護回路２００の入力段である。抵抗Ｒは入力パッド１００とＮＭＯＳトランジスタＮＭ間で入力パッド１００の電圧を降下する。抵抗ＲはフィールドトランジスタＦＤ及びＮＭＯＳトランジスタＮＭのドレインに連結し、ＮＭＯＳトランジスタＮＭのゲート及びソースは電力ソースＶＳＳに連結する。
【０００４】
入力パッド１００へＥＳＤにより発生された高電圧が印加されると、フィールドトランジスタＦＤがターンオン(TURN ON)され、前記高電圧が内部回路３００へ印加されることが防止される。又、入力パッド１００へＥＳＤにより電力ソースＶＳＳの以下の高電圧が印加される場合、ＮＭＯＳトランジスタＮＭがターンオンされ、前記高電圧が内部回路３００へ印加されることが防止される。
【０００５】
図２はＥＳＤ保護回路２００のフィールドトランジスタＦＤを示す断面図である。図２を参照すれば、半導体基板２０上にLOCOS(LOCal Oxidation of Silicon)技術により第１乃至第３フィールド酸化膜２１ａ、２１ｂ、２１ｃが形成される。第１および第３フィールド酸化膜２１ａ、２１ｃ間の第２フィールド酸化膜２１ｂはゲート酸化膜である。第２フィールド酸化膜２１ｂの一側の基板２０にＥＳＤ用Ｎウェル２２が形成され、Ｎウェル２２と接するように基板２０にＰウェル２３が形成される。第２フィールド酸化膜２１ｂ上にゲート２４が形成され、ゲート２４の両側のＮウェル２２及びＰウェル２３に第１及び第２Ｎ＋接合領域２５ａ、２５ｂが形成される。第１Ｎ＋接合領域２５ａはソースであり、第２Ｎ＋接合領域２５ｂは入力パッド１００と連結するドレインである。
【０００６】
上記したように、第２Ｎ＋接合領域２５ｂの下部に形成されたＥＳＤ用Ｎウェル２２により、第２Ｎ＋接合領域２５ｂでＥＳＤによって引き起こされる接合スパイキングによる漏洩電流が防止され、ＰＮ接合部分のブレークダウン電圧(breakdown voltage)が増加される。これにより、入力パッド１００から印加されるＥＳＤが効果的に防止される。
【０００７】
また、ＥＳＤ用Ｎウェル２２とＰウェル２３は、プロファイルウェル工程により、Ｎ型及びＰ型の不純物イオンが深さを変えて段階的にイオン注入された後、アニーリングによりＮ型及びＰ型の不純物イオンが拡散されることにより形成される。この時、アニーリングが基板に段階的に注入された不純物により、短時間の間に低温で進行されるに従って工程時間が短縮されるという効果がある。
【０００８】
【発明が解決しようとする課題】
しかしながら、基板に段階的に注入された不純物により、半導体基板の深さによるウェルの不純物濃度分布プロファイルが不均一であるという短所がある。特に、こうした濃度分布プロファイルは、不純物イオンの濃度差とは異なる導電型のため、Ｐウェル２３とＥＳＤ用Ｎウェル２２間の接合面と、第２Ｎ＋接合領域２５ｂとＥＳＤ用Ｎウェル２２間の接合面で一層不均一である。つまり、図２に示すように、ＥＳＤ用Ｎウェル２２間の接合面近傍のＰウェル２３とＥＳＤ用Ｎウェル２２との間の接合面で谷(Ｄ；valley)が発生される。このような谷Ｄの深さはＰウェル２３の形成時に引き起こされるカウンタドーピングにより一層深くなる。図３は基板の深さによる不純物濃度分布プロファイルである。図３に示すように、第２Ｎ＋接合領域２５ｂとＥＳＤ用Ｎウェル２２間の接合面の深さＸ１と、谷Ｄの深さＸ２で不純物濃度が減少しながら更に増加する不均一なプロファイルが現れる。
【０００９】
こうした谷により、フィールドトランジスタの動作時、谷Ｄに電界が集中して谷Ｄでブレーキダウンがまず発生され、電流の局部的混雑(locally crowding)を引き起こす。結果として、局部的にディバイスが加熱(heating)されディバイスの劣化を招く。また、このような電界集中により、第２Ｎ＋接合領域２５ｂで接合スパイキングが発生される。これに従い、ＥＳＤが効果的に防止されなくて結局はチップの損傷を引き起こす。
【００１０】
従って、本発明の目的はプロファイルウェル工程を利用してウェル工程時間を短縮しながら、ＥＳＤから効果的にチップを保護できるＥＳＤ保護用半導体装置の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
上記した本発明の目的を達成するため、本発明の第１実施例によるＥＳＤ保護用半導体装置用フィールドトランジスタは、まず半導体基板の前記入力パッドと連結するドレイン領域が形成される第１領域に第１導電型の第１不純物イオンが第１イオン注入され第１不純物イオン層が形成される。次に、前記第１領域を含み平面上で前記第１領域より面積が大きい第２領域に第１導電型の第２不純物イオンが第２イオン注入され、第１不純物イオン層よりも浅い位置に第２不純物イオン層が形成され、第１及び第２不純物イオン層に接する両側の基板に第２導電型の第３不純物イオンが第３イオン注入され第３不純物イオン層が形成される。その後、結果物構造が熱処理され、前記第１イオン層及び前記第２イオン層からＥＳＤ用第１導電型第１ウェルと、前記第３イオン層から前記第１ウェルと接する第２導電型第２ウェルとが形成される。さらに、その後、前記第１ウェルに接して前記第１ウェルの上層に高濃度の第１導電型の領域を形成すると共に、前記第２ウェルに接して前記第２ウェルの上層に高濃度の第１導電型の領域を形成される。その結果、第１ウェルのうち前記高濃度の第１導電型の領域に接し前記第２イオン層に相当するエッジ上部が第２ウェルへ突出される。
【００１２】
第１実施例において、第１及び第３イオン注入は基板の深さを変えて第１及び第３不純物イオンを段階的にイオン注入する。
【００１３】
また、本発明の第２実施例によるＥＳＤ保護用半導体装置用フィールドトランジスタは、入力パッドと連結するドレイン領域が形成される半導体基板の第１領域に第１導電型の第１不純物イオンが第１イオン注入され第１不純物イオン層が形成される。次に、前記第１領域と隔離された基板のフィールドトランジスタ領域以外の領域に前記第１不純物イオン層と同じ深さで、第２導電型の第２不純物イオンが第２イオン注入され第２不純物イオン層が形成され、結果物構造の基板が熱処理され、前記第１イオン層からＥＳＤ用第１導電型第１ウェルが形成されると同時に、第１ウェルと隔離された前記第２イオン層から第２導電型第２ウェルが形成される。その後、第１ウェルの上層に高濃度の第１導電型接合領域が各々形成される。
【００１４】
第２実施例において、第１及び第２イオン注入は基板の深さを変えて第１及び第２不純物イオンが段階的イオン注入される。
【００１５】
【発明の実施の形態】
以下、添付の図面を参照しながら本発明の実施例を説明する。
【００１６】
図４Ａ乃至図４Ｃは、本発明の第１実施例によるＥＳＤ保護用半導体装置の製造方法を説明するための断面図である。
【００１７】
図４Ａを参照すれば、半導体基板４０上に公知のLOCOS(LOCal Oxidation of Silicon)技術により第１乃至第３フィールド酸化膜４１ａ、４１ｂ、４１ｃが形成される。第１及び第３フィールド酸化膜４１ａ、４１ｃ間の第２フィールド酸化膜４１ｂはフィールドトランジスタＦＤのゲート酸化膜である。基板４０上にフォトリソグラフィーにより第２フィールド酸化膜４１ｂの一側の第１領域Ａ１を露出させる第１マスクパターン４２が形成される。第１マスクパターン４２をイオン注入マスクとして、露出された第１領域Ａ１へのＮ型不純物イオンが段階的に注入され、第１Ｎ型の不純物イオン層４３ａが形成される。
【００１８】
図４Ｂを参照すれば、公知の方法により図４Ａの第１マスクパターン４２が除去され、基板４０上にフォトリソグラフィーにより第１フィールド酸化膜４１ｂの一側の第２領域Ａ２を露出させる第２マスクパターン４４が形成される。平面上で、第２領域Ａ２は第１領域Ａ１より面積が大きく、第１領域Ａ１を含む。第２マスクパターン４４をイオン注入マスクとして、第２領域Ａ２でＮ型の不純物イオンがイオン注入され、第１Ｎ型の不純物イオン層４３ａ上に第２Ｎ型の不純物イオン層４３ｂが形成される。
【００１９】
図４Ｃを参照すれば、公知の方法により図４Ｂの第２マスクパターン４４が除去され、フォトリソグラフィーにより第１及び第２領域Ａ１、Ａ２を除外した基板を露出させるＰウェル用第３マスクパターン(図示せず)が形成される。前記第３マスクパターンをイオン注入マスクとして、露出された基板へＰ型の不純物イオンが深さを変えて段階的にイオン注入されＰ型の不純物イオン層(図示せず)が形成される。その後、公知の方法により前記第３マスクパターンが除去され、アニーリングが進行される。この時、アニーリングは低温で短時間に進行される。これに伴い、Ｐ型の不純物イオン層と第１及び第２Ｎ型の不純物イオン層４３ａ、４３ｂ(図４Ｂ参照)とのイオンが拡散され、第２フィールド酸化膜４１ｂの一側にＥＳＤ用Ｎウェル４３が形成され、Ｎウェル４３と接するように基板４０にＰウェル４５が形成される。この時、図４Ｃに示すように、ＥＳＤ用Ｎウェル４３の上部で第２領域Ａ２に注入された第２Ｎ型の不純物イオン４３ｂによりエッジＦがＰウェル４５へ突出される。
【００２０】
その後、図には示されないが、第２フィールド酸化膜４１ｂ上にゲートが形成され、ゲート両側のＰウェル４５とＥＳＤ用Ｎウェル４３上に第１及び第２Ｎ＋接合領域が形成される。ここで、第１Ｎ＋接合領域はソースであり、第２Ｎ＋接合領域は以後の入力パッド１００(図１参照)と連結するドレインである。
【００２１】
上記した第１実施例によれば、第２Ｎ型の不純物イオン層４３ｂにより、ＥＳＤ用Ｎウェル４３の上部エッジＦがＰウェル４５へ突出され、Ｐウェル４５とＥＳＤ用Ｎウェル４３との間の接合面でＥＳＤ用Ｎウェル４３に谷が発生されない。これに伴い、谷による局部的電界集中が防止され、入力パッド１００から印加されるＥＳＤが効果的に防止される。
【００２２】
図５Ａ乃至図５Ｃは、本発明の第２実施例によるＥＳＤ保護用半導体装置の製造方法を説明するための断面図である。
【００２３】
図５Ａを参照すれば、半導体基板５０上に公知のLOCOS(LOCal Oxidation of Silicon)技術により第１乃至第３フィールド酸化膜５１ａ、５１ｂ、５１ｃが形成される。第１及び第３フィールド酸化膜５１ａ、５１ｃ間の第２フィールド酸化膜５１ｂはフィールドトランジスタＦＤのゲート酸化膜である。基板５０上にフォトリソグラフィーにより第２フィールド酸化膜５１ｂの一側を露出させる第１マスクパターン５２が形成される。第１マスクパターン５２をイオン注入マスクとして、露出された領域へＮ型の不純物イオンが段階的に注入されてＮ型の不純物イオン層５３ａが形成される。
【００２４】
図５Ｂを参照すれば、公知の方法により図５Ａの第１マスクパターン５２が除去され、基板５０上にフォトリソグラフィーによりフィールドトランジスタ領域ＲをマスキングするＰウェル用第２マスクパターン５４が形成される。
【００２５】
図５Ｃを参照すれば、第２マスクパターンをイオン注入マスクとして、露出された基板へＰ型の不純物イオンが深さを変えて段階的にイオン注入され、Ｐ型の不純物イオン層が形成される。その後、公知の方法により前記図５Ｂの第２マスクパターン５４が除去され、アニーリングが進行される。これに伴い、前記Ｐ型の不純物イオン層とＮ型の不純物イオン層５３ａ(図５Ｂ参照)のイオンが拡散され、ＥＳＤ用Ｎウェル５３とＰウェル５５が形成される。その後、図面には示されないが、第２フィールド酸化膜５１ｂ上にゲートが形成され、ゲート両側に第１及び第２Ｎ＋接合領域が形成される。ここで、第１Ｎ＋接合領域はソースであり、第２Ｎ＋接合領域は以後の入力パッド１００(図１参照)と連結するドレインである。
【００２６】
上記した第２実施例によれば、フィールドトランジスタ領域ＲにはＰウェル５５が形成されなくて、ＥＳＤ用Ｎウェル５３とＰウェル５５との間の接合がなされないので、接合間に谷が発生されない。また、Ｐ型の不純物イオンのイオン注入時、第２マスクパターン５４によりフィールドトランジスタ領域Ｒがマスキングされるので、カウンタドーピングが発生されない。これに伴い、谷による局部的電界集中が防止され、入力パッド１００から印刷されるＥＳＤが効果的に防止される。
【００２７】
また、第２実施例ではＰウェルが形成されないので、フィールドトランジスタＦＤの設計時チャンネル長を従来より長く設定して漏洩電流を防止する。
【００２８】
【発明の効果】
上記した本発明によれば、プロファイルウェル工程に従う不純物イオンの注入時ＥＳＤ用ＮウェルとＰウェル用マスクパターンを変形させることにより、ＥＳＤ用Ｎウェルに谷の発生が防止される。また、接合領域を形成するためのマスクパターンを変形させることにより、ＥＳＤ用Ｎウェルに谷の発生が防止される。これに伴い、プロファイルウェル工程によりウェル工程時間が短縮されると同時に、谷による局部的な電界集中が防止され、入力パッド１００から印加されるＥＳＤが効果的に防止される。つまり、ＥＳＤからチップが効果的に保護される。
【００２９】
また、本発明は前記実施例に限らず本発明の技術要旨から逸脱しない範囲内で多様に変形させ実施できる。
【図面の簡単な説明】
【図１】 一般のＥＳＤ保護回路を示した図である。
【図２】 従来のＥＳＤ保護用半導体装置を示した断面図である。
【図３】 図２のＥＳＤ保護用半導体装置の深さによる不純物濃度プロファイルを示す。
【図４】 Ａ乃至Ｃは、本発明の第１実施例によるＥＳＤ保護用半導体装置の製造方法を説明するための断面図である。
【図５】 Ａ乃至Ｃは、本発明の第２実施例によるＥＳＤ保護用半導体装置の製造方法を説明するための断面図である。
【符号の説明】
４０、５０…半導体基板
４１ａ、４１ｂ、４１ｃ、５１ａ、５１ｂ、５１ｃ…フィールド酸化膜
４２、４４、５２、５４…マスクパターン
４３、５３…Ｎウェル
４５、５５…Ｐウェル
Ｒ…フィールドトランジスタ領域
Claims (5)
- 入力パッドと内部回路との間に挿入され、前記入力パッドから印加されるＥＳＤを防止するＥＳＤ保護用半導体装置用フィールドトランジスタの製造方法において、
半導体基板の前記入力パッドと連結するドレイン領域が形成される第１領域に第１導電型の第１不純物イオンを第１イオン注入して第１不純物イオン層を形成する段階、
前記第１領域を含み平面上で前記第１領域より面積が大きい第２領域に第１導電型の第２不純物イオンを第２イオン注入し、前記第１不純物イオン層よりも浅い位置に第２不純物イオン層を形成する段階、
前記第１及び第２不純物イオン層に接する両側の基板に第２導電型の第３不純物イオンを第３イオン注入して第３不純物イオン層を形成する段階、及び、
前記結果物構造を熱処理して、前記第１イオン層及び前記第２イオン層からＥＳＤ用第１導電型の第１ウェルと、前記第３イオン層から前記第１ウェルと接する第２導電型の第２ウェルを形成する段階を含み、
前記第１ウェルに接して前記第１ウェルの上層に高濃度の第１導電型の領域を形成すると共に、前記第２ウェルに接して前記第２ウェルの上層に高濃度の第１導電型の領域を形成する段階を含み、
前記第１ウェルのうち前記高濃度の第１導電型の領域に接し前記第２イオン層に相当する上部エッジが前記第２ウェルに突出されたことを特徴とする
ＥＳＤ保護用半導体装置用フィールドトランジスタの製造方法。 - 前記第１及び第３イオン注入は、前記基板の深さを変えて前記第１及び第３不純物イオンを段階的にそれぞれ注入することを特徴とする
請求項１記載のＥＳＤ保護用半導体装置用フィールドトランジスタの製造方法。 - 入力パッドと内部回路との間に挿入され、前記入力パッドから印加されるＥＳＤを防止するＥＳＤ保護用半導体装置用フィールドトランジスタの製造方法において、
前記入力パッドと連結するドレイン領域が形成される半導体基板の第１領域に第１導電型の第１不純物イオンを第１イオン注入して第１不純物イオン層を形成する段階、
前記第１領域と離隔して前記基板のフィールドトランジスタ領域以外の領域に前記第１不純物イオン層と同じ深さで、第２導電型の第２不純物イオンを第２イオン注入して第２不純物イオン層を形成する段階、及び、
前記結果物構造の基板を熱処理して、前記第１イオン層からＥＳＤ用第１導電型第１ウェルを形成すると同時に、前記第１ウェルと離隔された前記第２イオン層から第２導電型の第２ウェルを形成する段階を含むことを特徴とする
ＥＳＤ保護用半導体装置用フィールドトランジスタの製造方法。 - 前記第１ウエルの上層に高濃度の第１導電型の領域を形成する段階を更に含むことを特徴とする
請求項３記載のＥＳＤ保護用半導体装置用フィールドトランジスタの製造方法。 - 前記第１及び第２イオン注入は前記基板の深さを変えて前記第１及び第２不純物イオンを段階的にそれぞれ注入することを特徴とする
請求項３記載のＥＳＤ保護用半導体装置用フィールドトランジスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970027394A KR100230736B1 (ko) | 1997-06-25 | 1997-06-25 | 반도체 소자의 정전기 방지 구조 및 그의 제조방법(Structure of protecting electrostatic discharge for semiconductor device and method for manufacturing the same) |
| KR97-27394 | 1997-06-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000243911A JP2000243911A (ja) | 2000-09-08 |
| JP4026934B2 true JP4026934B2 (ja) | 2007-12-26 |
Family
ID=19511242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17858998A Expired - Fee Related JP4026934B2 (ja) | 1997-06-25 | 1998-06-25 | 静電気放電保護用半導体装置用フィールドトランジスタの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6146951A (ja) |
| JP (1) | JP4026934B2 (ja) |
| KR (1) | KR100230736B1 (ja) |
| TW (1) | TW432668B (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19801095B4 (de) * | 1998-01-14 | 2007-12-13 | Infineon Technologies Ag | Leistungs-MOSFET |
| CN100372115C (zh) * | 2003-09-01 | 2008-02-27 | 上海宏力半导体制造有限公司 | 作为静电放电保护的硅控整流器的制造方法 |
| US8497167B1 (en) * | 2007-01-17 | 2013-07-30 | National Semiconductor Corporation | EDS protection diode with pwell-nwell resurf |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4409726A (en) * | 1982-04-08 | 1983-10-18 | Philip Shiota | Method of making well regions for CMOS devices |
| US5369041A (en) * | 1993-07-14 | 1994-11-29 | Texas Instruments Incorporated | Method for forming a silicon controlled rectifier |
| US5760448A (en) * | 1993-12-27 | 1998-06-02 | Sharp Kabushiki Kaisha | Semiconductor device and a method for manufacturing the same |
| US5477413A (en) * | 1994-01-26 | 1995-12-19 | Cypress Semiconductor Corp. | ESD protection structure for P-well technology |
| US5675168A (en) * | 1994-04-01 | 1997-10-07 | Matsushita Electric Industrial Co., Ltd. | Unsymmetrical MOS device having a gate insulator area offset from the source and drain areas, and ESD protection circuit including such a MOS device |
| TW289153B (ja) * | 1994-09-26 | 1996-10-21 | Ibm | |
| US5554544A (en) * | 1995-08-09 | 1996-09-10 | United Microelectronics Corporation | Field edge manufacture of a T-gate LDD pocket device |
| US5777368A (en) * | 1996-05-13 | 1998-07-07 | Winbond Electronics Corp. | Electrostatic discharge protection device and its method of fabrication |
| US5918127A (en) * | 1996-05-20 | 1999-06-29 | United Microelectronics Corp. | Method of enhancing electrostatic discharge (ESD) protection capability in integrated circuits |
| KR100222078B1 (ko) * | 1996-11-02 | 1999-10-01 | 윤종용 | 최소면적에 형성되는 정전기 보호 회로 |
| US5923067A (en) * | 1997-04-04 | 1999-07-13 | International Business Machines Corporation | 3-D CMOS-on-SOI ESD structure and method |
-
1997
- 1997-06-25 KR KR1019970027394A patent/KR100230736B1/ko not_active IP Right Cessation
-
1998
- 1998-06-22 TW TW087110036A patent/TW432668B/zh not_active IP Right Cessation
- 1998-06-24 US US09/103,751 patent/US6146951A/en not_active Expired - Lifetime
- 1998-06-25 JP JP17858998A patent/JP4026934B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990003513A (ko) | 1999-01-15 |
| JP2000243911A (ja) | 2000-09-08 |
| TW432668B (en) | 2001-05-01 |
| US6146951A (en) | 2000-11-14 |
| KR100230736B1 (ko) | 1999-11-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050930 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051011 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060111 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061010 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20070109 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20070112 |
|
| A521 | Request for written amendment filed |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101019 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111019 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111019 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121019 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121019 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131019 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
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|
| LAPS | Cancellation because of no payment of annual fees |