KR20040002733A

KR20040002733A - 반도체 장치 및 그 제조 방법

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Publication number: KR20040002733A
Application number: KR1020030041872A
Authority: KR
Inventors: 기꾸찌슈이찌; 우에하라마사후미; 니시베에이지; 안자이가쯔요시
Original assignee: 산요덴키가부시키가이샤
Priority date: 2002-06-27
Filing date: 2003-06-26
Publication date: 2004-01-07
Also published as: KR100535854B1; JP2004031805A; TW200401452A; TW594995B; CN1479383A; US6844593B2; JP4131647B2; US20040051158A1; CN1240139C

Abstract

고내압 MOS 트랜지스터의 정전 파괴 내량을 향상시킨다. MOS 트랜지스터의 N⁺형 드레인층(9)의 아래에는 N^-형 드레인층(11)이 형성되지 않도록 하고, 또한 N⁺형 드레인층(9)의 아래의 영역에 P⁺형 매립층(11)을 형성하였다. N⁺형 드레인층(9)과 P⁺형 매립층(11) 사이에서, 농도가 높은 PN 접합이 형성된다. 즉, 국소적으로 접합 내압이 작은 영역이 형성된다. 이 때문에, 게이트 전극(6)의 아래의 N^-형 드레인층(2)이 열 파괴하기 전에, 서지 전류는 이 PN 접합을 통하여 실리콘 기판(1)으로 방전된다. 그 결과, ESD 내량을 향상시킬 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}

본 발명은 반도체 장치에 관한 것으로, 특히 반도체 집적 회로에 내장되는 고내압 MOS 트랜지스터에 관한 것이다.

고내압 MOS 트랜지스터는 높은 소스 드레인 내압(BVDS), 또는 높은 게이트 내압을 갖고 있으며, LCD 드라이버, EL 드라이버나 전원 회로 등에 응용되고 있다.

도 9는 종래예에 따른 N 채널형의 고내압 MOS 트랜지스터의 구조를 도시하는 단면도이다. P형의 실리콘 기판(100)의 표면에 게이트 산화막(101), 두꺼운 필드 산화막(102)이 형성되어 있다. 그리고, 게이트 산화막(101)으로부터 인접하는 필드 산화막(102)의 일부 상까지 연장하는 게이트 전극(103)이 형성되어 있다. 이 게이트 전극(103)의 한쪽의 끝에 인접하는 실리콘 기판(100)의 표면 영역에 N⁺형 소스층(104)이 형성되어 있다. 또한, 게이트 전극(103)의 다른 쪽의 끝으로부터 이격하여, 반도체 기판(100)의 표면에 N⁺형 드레인층(105)이 형성되어 있다.

이 N⁺형 드레인층(105)과 게이트 전극(103)의 타단 사이에서, 실리콘 기판(1)의 표면 영역(오프셋 영역)에는 N^-형 드레인층(106)이 형성되어 있다. N^-형 드레인층(106)은 N⁺형 드레인층(105)보다 깊게 확산되어, 필드 산화막(102)의 하측으로부터 게이트 전극(103)의 끝에 이르는 영역까지 확산되어 있다.

상기한 고내압 MOS 트랜지스터 구조에 따르면, N^-형 드레인층(106)을 형성함으로써, 드레인층(106)에 고전압을 인가한 경우에, N^-형 드레인층(106) 내에 공핍층이 넓어짐으로써 드레인 전계가 완화되므로, 높은 소스 드레인 내압을 얻을 수 있다. 또한, 게이트 전극(103)은 게이트 산화막(101)으로부터 인접하는 필드 산화막(102)의 일부 상까지 연장되어 있기 때문에, 게이트 산화막(103)의 파괴에도 강한 구조를 갖고 있다.

그러나, 본 발명자의 실험에 따르면, 상기 종래의 트랜지스터 구조에서는 정전 파괴 내량(이하, ESD 내량이라고 함)이 낮다고 하는 문제가 있었다. 예를 들면, 인체 모델에 기초한 일반적인 정전 파괴 시험(용량 100㎊, 저항 1.5㏀)에 따르면, 500V 정도의 ESD 내량으로, 이것은 불충분한 값이었다.

도 1은 본 발명의 제1 실시예에 따른 반도체 장치 및 그 제조 방법을 도시하는 단면도.

도 2는 본 발명의 제1 실시예에 따른 반도체 장치 및 그 제조 방법을 도시하는 단면도.

도 3은 본 발명의 제1 실시예에 따른 반도체 장치 및 그 제조 방법을 도시하는 단면도.

도 4는 P⁺형 매립층(11)을 형성하기 위한 상기 이온 주입 공정에서의 붕소(¹¹B⁺)의 도우즈량과 최소 소스 드레인 내압 BVDSmin과의 관계를 나타내는 도면.

도 5는 P⁺형 매립층(11)을 형성하기 위한 상기 이온 주입 공정에서의 붕소(¹¹B⁺)의 도우즈량과 ESD 내량의 관계를 나타내는 도면.

도 6은 본 발명의 제2 실시예에 따른 반도체 장치 및 그 제조 방법을 도시하는 단면도.

도 7은 본 발명의 제2 실시예에 따른 반도체 장치 및 그 제조 방법을 도시하는 단면도.

도 8은 본 발명의 제2 실시예에 따른 반도체 장치 및 그 제조 방법을 도시하는 단면도.

도 9는 종래예에 따른 반도체 장치를 도시하는 단면도.

〈도면의 주요 부분에 대한 부호의 설명〉

2A, 2B : N^-형 드레인층

3 : 게이트 산화막

4 : 필드 산화막

6 : 게이트 전극

8 : N⁺형 소스층

9 : N⁺형 드레인층

11 : P⁺형 매립층

12 : BPSG막

13 : 소스 전극

14 : 드레인 전극

따라서, 본 발명자는 종래의 트랜지스터의 정전 파괴의 원인을 검토한 바, 서지 전류가 게이트 전극(103) 아래의 N^-형 드레인층(106)(도 9의 (a)의 부분)에 집중되어, 이 부분이 열 파괴되는 것이 판명되었다.

따라서, 본 발명은 도 3의 (a)에 도시한 바와 같이 N⁺형 드레인층(9) 아래에는 N^-형 드레인층(2)이 형성되지 않도록 하고, 또한 N⁺형 드레인층(9) 아래의 영역에 P⁺형 매립층(11)을 형성하였다. 이에 의해, N⁺형 드레인층(9)과 P⁺형 매립층(11) 사이에서 PN 접합이 형성된다. 국소적으로 접합 내압이 작은 영역이 형성된다. 이 때문에, 게이트 전극(6) 아래의 N^-형 드레인층(2)이 열 파괴하기 전에, 서지 전류는 N⁺형 드레인층(9)으로부터 실리콘 기판(1)으로 방전된다. 그 결과, ESD 내량을 향상시킬 수 있다.

〈실시예〉

다음으로, 본 발명의 제1 실시예에 따른 반도체 장치 및 그 제조 방법에 대하여 도면을 참조하면서 설명한다.

우선, 도 1의 (a)에 도시한 바와 같이, P형 실리콘 기판(1)의 표면에 이온 주입·열 확산에 의해 N^-형 드레인층(2A, 2B)을 형성한다. N^-형 드레인층(2A, 2B) 사이는 이격되어 있다. 즉, 소정의 마스크를 이용하여, 이 이격 영역에는 이온 주입이 되지 않도록 하고 있기 때문에, N^-형 드레인층은 형성되지 않는다. 여기서, P형 실리콘 기판(1)의 불순물 농도는 약 1×10¹⁵/㎤이다. 또한, 이온 주입은 예를 들면 인(¹¹P⁺)을 도우즈량 1×10¹³/㎠의 조건으로 P형 실리콘 기판(1)에 주입한다. 또한, 열 확산의 조건은, 예를 들면 1100℃, N₂분위기이다. 이 결과, N^-형 드레인층(2A, 2B)은, 약 1.2㎛의 깊이까지 확산된다.

다음으로, 도 1의 (b)에 도시한 바와 같이 LOCOS(Local Oxidation Of Silicon)법을 이용하여, N^-형 드레인층(2A, 2B)의 표면에 각각 두꺼운 필드 산화막(4A, 4B)을 형성한다. 필드 산화막(4A, 4B)은 일반적으로는 소자 분리용으로 형성되지만, 이 반도체 장치에서는 고내압 트랜지스터의 내압을 향상시키기 위해서 이용하고 있다. 그 막 두께는 목표 내압에 따라 다르지만, 300㎚∼600㎚ 정도이다. 또한, 두꺼운 필드 산화막(4A, 4B)을 제외한, 실리콘 기판(1)의 표면 영역에 게이트 산화막(3)을 형성한다. 그 막 두께도 트랜지스터의 게이트 내압의 목표 내압에 따라 다르지만, 15㎚∼100㎚ 정도이다. 두꺼운 필드 산화막(4A, 4B)은 게이트 산화막(3)보다 상당히 두꺼운 막 두께를 갖고 있다.

다음으로, 도 1의 (c)에 도시한 바와 같이 LPCVD법에 의해 전면에 폴리실리콘층(5)을 퇴적하고, 또한 인 등의 불순물을 확산하여 저저항화된다.

다음으로, 도 2의 (a)에 도시한 바와 같이 폴리실리콘층(5)을 도시하지 않은 포토레지스트를 이용하여 선택적으로 에칭하고, 게이트 전극(6)을 형성한다. 게이트 전극(6)은 게이트 산화막(3) 상으로부터 인접하는 필드 산화막(4A)의 일부 상까지 연장하도록 에칭된다.

다음으로, 도 2의 (b)에 도시한 바와 같이, N⁺형 소스층(8) 및 N⁺형 드레인층(9)을 형성한다. 이 공정은 N^-형 드레인층(2A, 2B) 사이에 개구를 갖는 포토레지스트층(7)을 형성하고, 이 포토레지스트층(7)을 마스크로 하여 이온 주입을 행한다. 이 이온 주입은, 예를 들면 비소(⁷⁵As⁺)를 도우즈량 4×10¹⁵/㎠, 가속 에너지 40KeV의 조건으로 주입하고, 그 후, 인(³¹P⁺)을 도우즈량 4×10¹⁵/㎠, 가속 에너지 40KeV의 조건으로 주입한다. 즉, N⁺형 소스층(8) 및 N⁺형 드레인층(9)은비소(⁷⁵As⁺)와 인(³¹P⁺)의 2종류의 N형 불순물로 형성된다. 그 후의 열 처리로, 인(³¹P⁺)은 비소(⁷⁵As⁺)보다 깊게 확산되므로, 소스 드레인 내압의 향상에 효과가 있다.

다음으로, 도 2의 (c)에 도시한 바와 같이 포토레지스트층(7)을 제거한 후에, 또 다른 포토레지스트층(10)을 마스크 노광 및 현상에 의해 형성한다. 이 포토레지스트층(10)은 포토레지스트층(7)보다 작은 개구를 갖고 있다. 즉, N⁺형 드레인층(9)의 이온 주입 영역보다 내측의 영역을 이온 주입 영역으로서 설정하고 있다. 그리고, 포토레지스트층(10)을 마스크로 하여, 예를 들면 붕소(¹¹B⁺)를 도우즈량 4×10¹²/㎠, 가속 에너지 160KeV의 조건으로 주입한다.

이에 의해, N⁺형 드레인층(9)보다 깊은 영역에 P⁺형 매립층(11)이 형성된다. 상기한 바와 같이 이온 주입 영역을 설정하고 있기 때문에, P⁺형 매립층(11)은 N^-형 드레인층(2A, 2B)과의 중첩이 일어나기 어려워진다. 이 때문에, N^-형 드레인층(2A, 2B)의 불순물 농도에 영향받지 않고, P⁺형 매립층(11)의 불순물 농도를 고정밀도로 제어할 수 있게 되어, ESD 내량의 제어가 용이하게 된다.

다음으로, 도 3의 (a)에 도시한 바와 같이 포토레지스트층(10)을 제거하고, 800℃에서, N⁺형 소스층(8) 및 N⁺형 드레인층(9)의 어닐링을 행한다.

그리고, 도 3의 (b)에 도시한 바와 같이 층간 절연막으로서 BPSG막(12)을 CVD법에 의해 퇴적한다. 그 후, N⁺형 소스층(8) 및 N⁺형 드레인층(9) 상에 컨택트홀을 형성하고, N⁺형 소스층(8) 상에 소스 전극(13), N⁺형 드레인층(9) 상에 드레인 전극(14)을 형성한다.

이와 같이 하여 완성된 반도체 장치에 따르면, N⁺형 드레인층(9)의 아래에는 N^-형 드레인층(2)이 형성되지 않도록 하고, 또한 N⁺형 드레인층(9) 아래의 영역에 P⁺형 매립층(11)을 형성하고 있다. N⁺형 드레인층(9)과 P⁺형 매립층 사이에서 농도가 높은 PN 접합이 형성된다. 즉, 국소적으로 접합 내압이 작은 영역이 형성된다. 이 때문에, 게이트 전극(6) 아래의 N^-형 드레인층(2A)이 열 파괴하기 전에, 서지 전류는 이 PN 접합을 통하여 실리콘 기판(1)으로 방전된다. 그 결과, ESD 내량을 향상시킬 수 있다.

도 4는 P⁺형 매립층(11)을 형성하기 위한 상기 이온 주입 공정에서의 붕소(¹¹B⁺)의 도우즈량과 최소 소스 드레인 내압 BVDSmin과의 관계를 나타내는 도면이다. 여기서, 최소 소스 드레인 내압 BVDSmin은 트랜지스터가 동작 중인 경우를 포함해서 가장 낮은 소스 드레인 내압이다. 일반적으로, N 채널형 MOS 트랜지스터의 소스 드레인 내압은 게이트 전압 의존성을 나타내고, 소스 드레인 사이에 전류가 흐르고 있는 상태에 대응하여, 임의의 게이트 전압일 때에 최소가 된다. 도 4에 도시한 바와 같이 붕소(¹¹B⁺)의 도우즈량이 0∼4×10¹²/㎠의 범위이고, 최소 소스 드레인 내압 BVDSmin은, 36V로 거의 일정하다.

도 5는 P⁺형 매립층(11)을 형성하기 위한 상기 이온 주입 공정에서의 붕소(¹¹B⁺)의 도우즈량과 ESD 내량의 관계를 나타내는 도면이다. ESD 내량은 붕소(¹¹B⁺)의 도우즈량이 「0」인 경우에는 800V이다. 이 경우에도 종래예에 비하여 ESD 내량은 향상되고 있지만, 붕소(¹¹B⁺)의 도우즈량이 4×10¹²/㎠인 경우에는 2700V로 향상되는 것이 실험적으로 확인되었다.

다음으로, 본 발명의 제2 실시예에 따른 반도체 장치 및 그 제조 방법에 대하여 도면을 참조하면서 설명한다. 또, 제1 실시예의 도 1∼도 3과 동일한 구성부에 대해서는 동일한 부호를 병기한다.

우선, 도 6의 (a)에 도시한 바와 같이, P형 실리콘 기판(1)의 표면에 N^-형 드레인층(2)을 형성한다. 제1 실시예와 다른 점은 N^-형 드레인층(2)은 이격 영역을 포함하지 않는다는 점이다. 그 밖의 프로세스 조건은 제1 실시예와 완전히 동일하다.

다음으로, 도 6의 (b)에 도시한 바와 같이 게이트 산화막(3), 필드 산화막(4A, 4B)을 형성한다. 그리고, 도 6의 (c)에 도시한 바와 같이 전면에 폴리실리콘층(5)을 형성한다. 여기까지의 공정도 제1 실시예와 완전히 동일하다.

다음으로, 도 7의 (a)에 도시한 바와 같이 N^-형 드레인층(2) 상에 포토레지스트층(20)을 형성하여, 예를 들면 비소(⁷⁵As⁺)를 도우즈량 4×10¹⁵/㎠, 가속 에너지 40KeV의 조건으로 주입하여, N⁺형 소스층(21)을 형성한다.

다음으로, 도 7의 (b)에 도시한 바와 같이 포토레지스트층(20)을 제거한 후에, 다른 포토레지스트층(22)을 형성하고, N⁺형 드레인층(23)의 형성 예정 영역에 개구부를 형성한다. 그리고, 이 개구부로부터, 예를 들면 비소(⁷⁵As⁺)를 도우즈량 4×10¹⁵/㎠, 가속 에너지 40KeV의 조건으로 주입하고, 그 후, 인(³¹P⁺)을 도우즈량 4×10¹⁵/㎠, 가속 에너지 40KeV의 조건으로 주입한다. 즉, N⁺형 드레인층(23)은 비소(⁷⁵As⁺)와 인(³¹P⁺)의 2종류의 N형 불순물로 형성된다. 그 후의 열 처리로, 인(³¹P⁺)은 비소(⁷⁵As⁺)보다 깊게 확산되므로, 소스 드레인 내압의 향상에 효과가 있다.

계속해서, 동일한 포토레지스트층(22)의 개구부로부터, 붕소(¹¹B⁺)를 가속 에너지 160KeV의 조건으로 주입함으로써, N⁺형 드레인층(23) 아래의 영역에 P⁺형 매립층(24)을 형성한다.

본 실시예에서는 N^-형 드레인층(2)이 N⁺형 드레인층(23) 아래의 영역까지 확산되므로, P⁺형 매립층(24)의 농도를 제1 실시예의 농도와 동일하게 하기 위해서는 상기 붕소의 도우즈량보다 증가시킬 필요가 있다.

다음으로, 도 7의 (c)에 도시한 바와 같이 포토레지스트층(22)을 제거하고, 예를 들면 800℃에서 어닐링을 행한다. 이에 의해, N⁺형 드레인층(23), P⁺형 매립층(24)은 확산된다. 여기서, 서지 전류를 실리콘 기판(1)으로 신속하게 방전시키 위해서는 P⁺형 매립층(24)이 확산되고, P형 실리콘 기판(1)에 접촉하도록 하는 것이 바람직하다.

이 후, 도 8에 도시한 바와 같이 층간 절연막으로서 BPSG막(12)을 CVD법으로 퇴적한다. 그 후, N⁺형 소스층(21) 및 N⁺형 드레인층(2) 상에 컨택트홀을 형성하고, N⁺형 소스층(21) 상에 소스 전극(13), N⁺형 드레인층(23) 상에 드레인 전극(14)을 형성한다.

이와 같이 본 실시예에 따르면, N⁺형 드레인층(23) 아래의 영역에 P⁺형 매립층(24)을 형성하고 있기 때문에, N⁺형 드레인층(23)과 P⁺형 매립층(24) 사이에서, 농도가 높은 PN 접합이 형성된다. 즉, 국소적으로 접합 내압이 작은 영역이 형성된다. 이 때문에, 게이트 전극(6) 아래의 N^-형 드레인층(2)이 열 파괴하기 전에, 서지 전류는 이 PN 접합을 통하여 실리콘 기판(1)으로 방전된다. 그 결과, 제1 실시예와 마찬가지로 ESD 내량을 향상시키는 것이 기대된다.

또, 상기 실시예에서는 N 채널형 MOS 트랜지스터에 대하여 설명하였지만, 본 발명은 P 채널형 MOS 트랜지스터에 대해서도 마찬가지로 적용할 수 있다.

본 발명에 따르면, MOS 트랜지스터의 N⁺형 드레인층(9)의 아래에는 N^-형 드레인층(2)이 형성되지 않도록 하고, 또한 N⁺형 드레인층(9)의 아래의 영역에 P⁺형 매립층(11)을 형성함으로써, ESD 내압을 향상시킬 수 있다. 또한, P⁺형 매립층(11)의 형성용 붕소 주입량을 적절하게 설정함으로써, 트랜지스터의 최소 소스 드레인 내압을 저하시키지 않고 ESD 내량을 적어도 2700V로 향상시킬 수 있다.

Claims

제1 도전형의 반도체 기판과, 이 반도체 기판의 표면에 배치된 게이트 절연막과, 이 게이트 절연막 상에 배치된 게이트 전극과, 이 게이트 전극의 한쪽의 끝에 인접하고, 상기 반도체 기판의 표면에 배치된 제2 도전형의 소스층과, 상기 게이트 전극의 다른 쪽의 끝으로부터 이격되어, 상기 반도체 기판의 표면에 배치된 제2 도전형의 고농도의 드레인층과, 이 고농도의 드레인층과 상기 게이트 전극의 다른 쪽의 끝 사이에서 상기 반도체 기판의 표면에 배치된 제2 도전형의 저농도의 드레인층과, 상기 고농도의 드레인층보다 깊은 영역에 배치되고 이 고농도의 드레인층과 PN 접합을 이루는 제1 도전형의 매립층을 포함하는 것을 특징으로 하는 반도체 장치.
제1항에 있어서,

상기 저농도의 드레인층의 표면에 상기 게이트 절연막보다 두꺼운 절연막이 배치되고, 상기 게이트 전극은 이 두꺼운 절연막의 일부 상으로 연장하는 것을 특징으로 하는 반도체 장치.
제1 도전형의 반도체 기판의 표면에 제2 도전형의 저농도의 드레인층을 형성하는 공정과,

상기 반도체 기판의 표면에 게이트 절연막을 형성하는 공정과,

이 게이트 절연막상에서, 상기 저농도의 드레인층에 인접하여 게이트 전극을 형성하는 공정과,

상기 저농도의 드레인층에 인접하고, 상기 게이트 전극으로부터 이격된 상기 반도체 기판의 표면에 제2 도전형의 고농도의 드레인층을 형성하는 공정과,

상기 고농도의 드레인층보다 깊은 위치에, 이 고농도의 드레인층과 PN 접합을 이루는 제1 도전형의 매립층을 형성하는 공정

을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
제1 도전형의 반도체 기판의 표면에 제2 도전형의 저농도의 드레인층을 형성하는 공정과,

이 저농도의 드레인층의 표면에 필드 산화막을 형성하는 공정과,

상기 반도체 기판의 표면에 게이트 절연막을 형성하는 공정과,

이 게이트 절연막 상으로부터 상기 필드 산화막의 일부 상까지 연장하는 게이트 전극을 형성하는 공정과,

상기 저농도의 드레인층에 인접하여, 상기 게이트 전극으로부터 이격된 상기 반도체 기판의 표면에 제2 도전형의 고농도의 드레인층을 형성하는 공정과,

상기 고농도의 드레인층보다 깊은 위치에, 이 고농도의 드레인층과 PN 접합을 이루는 제1 도전형의 매립층을 형성하는 공정

을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
제1 도전형의 반도체 기판의 표면에 제2 도전형의 저농도의 드레인층을 형성하는 공정과,

이 저농도의 드레인층의 표면에 필드 산화막을 형성하는 공정과,

상기 반도체 기판의 표면 상에 게이트 절연막을 형성하는 공정과,

이 게이트 절연 상으로부터 상기 필드 산화막의 일부 상까지 연장하는 게이트 전극을 형성하는 공정과,

상기 저농도의 드레인층에 접촉하고, 상기 게이트 전극으로부터 이격된 상기 반도체 기판의 표면에 제2 도전형의 고농도의 드레인층을 형성하기 위한 제1 이온 주입을 행하는 공정과,

상기 고농도의 드레인층의 이온 주입 영역보다 내측의 영역에서, 상기 고농도의 드레인층의 이온 주입 영역보다 깊은 영역에 제1 도전형의 매립층을 형성하기 위한 제2 이온 주입을 행하는 공정

을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.