JP2000243911A - 静電気放電保護用半導体装置の製造方法 - Google Patents

静電気放電保護用半導体装置の製造方法

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JP2000243911A JP10178589A JP17858998A JP2000243911A JP 2000243911 A JP2000243911 A JP 2000243911A JP 10178589 A JP10178589 A JP 10178589A JP 17858998 A JP17858998 A JP 17858998A JP 2000243911 A JP2000243911 A JP 2000243911A
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Abstract

(57)【要約】 【課題】本発明は、プロファイルウェル工程を利用して
ウェル工程時間を短縮しながら、ＥＳＤから効果的にチ
ップを保護できるＥＳＤ保護用半導体装置の製造方法を
提供する。 【解決手段】本発明のＥＳＤ保護用半導体装置は、半導
体基板の入力パッドと連結する接合領域が形成される第
１領域に第１導電型の第１不純物イオンが第１イオン注
入され第１不純物イオン層が形成される。その後、第１
領域を含む第２領域に第１導電型の第２不純物イオンが
第２イオン注入され、第１不純物イオン層上に第２不純
物イオン層が形成され、第１及び第２不純物イオン層の
両側の基板に第２導電型の第３不純物イオンが第３イオ
ン注入され第３不純物イオン層が形成される。次に、結
果物構造が熱処理されＥＳＤ用第１導電型の第１ウェル
と前記第１ウェルと接する第２導電型の第２ウェルが形
成された後、第１及び第２ウェルに高濃度の第１導電型
の接合領域がそれぞれ形成される。ここで、第１ウェル
の上部エッジが前記第２ウェルへ突出される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、プロファイルウェル工程を利用した
静電気放電保護用半導体装置の製造方法に関する。
【０００２】
【従来の技術】静電気放電(electrostatic discharge；
以下、ＥＳＤ)は、半導体チップの信頼性を左右する要
素中の一つである。このようなＥＳＤは半導体チップの
取扱い時又は半導体チップをシステムに装着して使用す
る場合に発生され、半導体チップの損傷を引き起こす。
従って、ＥＳＤから半導体チップを保護するため、半導
体チップ内にＥＳＤに対する保護回路が提供される。
【０００３】図１はＥＳＤに対する一般的な保護回路を
示す。図１を参照すれば、入力パッド１００と内部回路
３００との間にＥＳＤ保護回路２００が挿入される。Ｅ
ＳＤ保護回路２００は並列連結したフィールドトランジ
スタＦＤ及びＮＭＯＳトランジスタＮＭと、これらの間
に挿入された抵抗Ｒとを具備する。フィールドトランジ
スタのゲート及びドレインが入力パッド１００に連結
し、そのソースは電力ソースＶＳＳに連結する。フィー
ルドトランジスタＦＤはゲート酸化膜として作用する厚
いフィールド酸化膜を有する。また、そのドレインはＥ
ＳＤ保護回路２００の入力段である。抵抗Ｒは入力パッ
ド１００とＮＭＯＳトランジスタＮＭ間で入力パッド１
００の電圧を降下する。抵抗Ｒはフィールドトランジス
タＦＤ及びＮＭＯＳトランジスタＮＭのドレインに連結
し、ＮＭＯＳトランジスタＮＭのゲート及びソースは電
力ソースＶＳＳに連結する。
【０００４】入力パッド１００へＥＳＤにより発生され
た高電圧が印加されると、フィールドトランジスタＦＤ
がターンオン(TURN ON)され、前記高電圧が内部回路３
００へ印加されることが防止される。又、入力パッド１
００へＥＳＤにより電力ソースＶＳＳの以下の高電圧が
印加される場合、ＮＭＯＳトランジスタＮＭがターンオ
ンされ、前記高電圧が内部回路３００へ印加されること
が防止される。
【０００５】図２はＥＳＤ保護回路２００のフィールド
トランジスタＦＤを示す断面図である。図２を参照すれ
ば、半導体基板２０上にLOCOS(LOCal Oxidation of Sil
icon)技術により第１乃至第３フィールド酸化膜２１
ａ、２１ｂ、２１ｃが形成される。第１および第３フィ
ールド酸化膜２１ａ、２１ｃ間の第２フィールド酸化膜
２１ｂはゲート酸化膜である。第２フィールド酸化膜２
１ｂの一側の基板２０にＥＳＤ用Ｎウェル２２が形成さ
れ、Ｎウェル２２と接するように基板２０にＰウェル２
３が形成される。第２フィールド酸化膜２１ｂ上にゲー
ト２４が形成され、ゲート２４の両側のＮウェル２２及
びＰウェル２３に第１及び第２Ｎ＋接合領域２５ａ、２
５ｂが形成される。第１Ｎ＋接合領域２５ａはソースで
あり、第２Ｎ＋接合領域２５ｂは入力パッド１００と連
結するドレインである。
【０００６】上記したように、第２Ｎ＋接合領域２５ｂ
の下部に形成されたＥＳＤ用Ｎウェル２２により、第２
Ｎ＋接合領域２５ｂでＥＳＤによって引き起こされる接
合スパイキングによる漏洩電流が防止され、ＰＮ接合部
分のブレークダウン電圧(breakdown voltage)が増加さ
れる。これにより、入力パッド１００から印加されるＥ
ＳＤが効果的に防止される。
【０００７】また、ＥＳＤ用Ｎウェル２２とＰウェル２
３は、プロファイルウェル工程により、Ｎ型及びＰ型の
不純物イオンが深さによって段階的にイオン注入された
後、アニーリングによりＮ型及びＰ型の不純物イオンが
拡散されることにより形成される。この時、アニーリン
グが基板に段階的に注入された不純物により、短時間の
間に低温で進行されるに従って工程時間が短縮されると
いう効果がある。
【０００８】
【発明が解決しようとする課題】しかしながら、基板に
段階的に注入された不純物により、半導体基板の深さに
よるウェルの不純物濃度分布プロファイルが不均一であ
るという短所がある。特に、こうした濃度分布プロファ
イルは、不純物イオンの濃度差とは異なる導電型のた
め、Ｐウェル２３とＥＳＤ用Ｎウェル２２間の接合面
と、第２Ｎ＋接合領域２５ｂとＥＳＤ用Ｎウェル２２間
の接合面で一層不均一である。つまり、図２に示すよう
に、ＥＳＤ用Ｎウェル２２間の接合面近傍のＰウェル２
３とＥＳＤ用Ｎウェル２２との間の接合面で谷(Ｄ；val
ley)が発生される。このような谷Ｄの深さはＰウェル２
３の形成時に引き起こされるカウンタドーピングにより
一層深くなる。図３は基板の深さによる不純物濃度分布
プロファイルである。図３に示すように、第２Ｎ＋接合
領域２５ｂとＥＳＤ用Ｎウェル２２間の接合面の深さＸ
１と、谷Ｄの深さＸ２で不純物濃度が減少しながら更に
増加する不均一なプロファイルが現れる。
【０００９】こうした谷により、フィールドトランジス
タの動作時、谷Ｄに電界が集中して谷Ｄでブレーキダウ
ンがまず発生され、電流の局部的混雑(locally crowdin
g)を引き起こす。結果として、局部的にディバイスが加
熱(heating)されディバイスの劣化を招く。また、この
ような電界集中により、第２Ｎ＋接合領域２５ｂで接合
スパイキングが発生される。これに従い、ＥＳＤが効果
的に防止されなくて結局はチップの損傷を引き起こす。
【００１０】従って、本発明の目的はプロファイルウェ
ル工程を利用してウェル工程時間を短縮しながら、ＥＳ
Ｄから効果的にチップを保護できるＥＳＤ保護用半導体
装置の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】上記した本発明の目的を
達成するため、本発明の第１実施例によるＥＳＤ保護用
半導体装置は、まず半導体基板の前記入力パッドと連結
する接合領域の形成される第１領域に第１導電型の第１
不純物イオンが第１イオン注入され第１不純物イオン層
が形成される。次に、第１領域を含む第２領域に第１導
電型の第２不純物イオンが第２イオン注入され、第１不
純物イオン層上に第２不純物イオン層が形成され、第１
及び第２不純物イオン層の両側の基板に第２導電型の第
３不純物イオンが第３イオン注入され第３不純物イオン
層が形成される。その後、結果物構造が熱処理されＥＳ
Ｄ用第１導電型第１ウェルと前記第１ウェルと接する第
２導電型第２ウェルとが形成される。ここで、第１ウェ
ルのエッジ上部が第２ウェルへ突出される。その後、第
１及び第２ウェルに高濃度の第１導電型接合領域がそれ
ぞれ形成される。
【００１２】第１実施例において、第２領域は平面上で
第１領域より面積が大きく、第１及び第３イオン注入は
基板の深さにより第１及び第３不純物イオンを段階的に
イオン注入に注入する。
【００１３】また、本発明の第２実施例によるＥＳＤ保
護用半導体装置は、入力パッドと連結する接合領域が形
成される半導体基板の第１領域に第１導電型の第１不純
物イオンが第１イオン注入され第１不純物イオン層が形
成される。次に、第１領域と隔離された基板の第２領域
に第２導電型の第２不純物イオンが第２イオン注入され
第２不純物イオン層が形成され、結果物構造の基板が熱
処理されＥＳＤ用第１導電型第１ウェルが形成されると
同時に第１ウェルと隔離された第２導電型第２ウェルが
形成される。その後、第１及び第２ウェルに高濃度の第
１導電型接合領域が各々形成される。
【００１４】第２実施例において、第１及び第２イオン
注入は基板の深さによって第１及び第２不純物イオンが
段階的イオン注入に注入される。また、本発明の第３実
施例によるＥＳＤ保護用半導体装置は、入力パッドと連
結する結合領域が形成される領域に第１導電型のＥＳＤ
用第１ウェルが形成されると同時に、前記第１ウェルと
接しながらその上部エッジが前記第１ウェルへ突出され
た第２導電型第２ウェルが形成された半導体基板が提供
される。その後、第１及び第２ウェル上の一部に高濃度
の第１導電型不純物イオンが注入され第２ウェルの幅よ
り狭い幅を持つ不純物イオン層が形成され、結果物構造
の基板が熱処理され第１及び第２ウェルに第１及び第２
接合領域が形成される。ここで、第１接合領域は第１ウ
ェルの上部と実質的に接する。
【００１５】第３実施例において、不純物イオン層は平
面上で第１ウェルより面積が小さく第１及び第２ウェル
をプロファイルウェル工程により形成される。
【００１６】
【発明の実施の形態】以下、添付の図面を参照しながら
本発明の実施例を説明する。図４Ａ乃至図４Ｃは、本発
明の第１実施例によるＥＳＤ保護用半導体装置の製造方
法を説明するための断面図である。
【００１７】図４Ａを参照すれば、半導体基板４０上に
公知のLOCOS(LOCal Oxidation of Silicon)技術により
第１乃至第３フィールド酸化膜４１ａ、４１ｂ、４１ｃ
が形成される。第１及び第３フィールド酸化膜４１ａ、
４１ｃ間の第２フィールド酸化膜４１ｂはフィールドド
ランジスタＦＤのゲート酸化膜である。基板４０上にフ
ォトリソグラフィーにより第２フィールド酸化膜４１ｂ
の一側の第１領域Ａ１を露出させる第１マスクパターン
４２が形成される。第１マスクパターン４２をイオン注
入マスクとして、露出された第１領域Ａ１へのＮ型不純
物イオンが段階的に注入され、第１Ｎ型の不純物イオン
層４３ａが形成される。
【００１８】図４Ｂを参照すれば、公知の方法により図
４Ａの第１マスクパターン４２が除去され、基板４０上
にフォトリソグラフィーにより第１フィールド酸化膜４
１ｂの一側の第２領域Ａ２を露出させる第２マスクパタ
ーン４４が形成される。平面上で、第２領域Ａ２は第１
領域Ａ１より面積が大きく、第１領域Ａ１を含む。第２
マスクパターン４４をイオン注入マスクとして、第２領
域Ａ２でＮ型の不純物イオンがイオン注入され、第１Ｎ
型の不純物イオン層４３ａ上に第２Ｎ型の不純物イオン
層４３ｂが形成される。
【００１９】図４Ｃを参照すれば、公知の方法により図
４Ｂの第２マスクパターン４４が除去され、フォトリソ
グラフィーにより第１及び第２領域Ａ１、Ａ２を除外し
た基板を露出させるＰウェル用第３マスクパターン(図
示せず)が形成される。前記第３マスクパターンをイオ
ン注入マスクとして、露出された基板へＰ型の不純物イ
オンが深さによって段階的にイオン注入されＰ型の不純
物イオン層(図示せず)が形成される。その後、公知の方
法により前記第３マスクパターンが除去され、アニーリ
ングが進行される。この時、アニーリングは低温で短時
間に進行される。これに伴い、Ｐ型の不純物イオン層と
第１及び第２Ｎ型の不純物イオン層４３ａ、４３ｂ(図
４Ｂ参照)とのイオンが拡散され、第２フィールド酸化
膜４１ｂの一側にＥＳＤ用Ｎウェル４３が形成され、Ｎ
ウェル４３と接するように基板４０にＰウェル４５が形
成される。この時、図４Ｃに示すように、ＥＳＤ用Ｎウ
ェル４３の上部で第２領域Ａ２に注入された第２Ｎ型の
不純物イオン４３ｂによりエッジＦがＰウェル４５へ突
出される。
【００２０】その後、図には示されないが、第２フィー
ルド酸化膜４１ｂ上にゲートが形成され、ゲート両側の
Ｐウェル４５とＥＳＤ用Ｎウェル４３上に第１及び第２
Ｎ＋接合領域が形成される。ここで、第１Ｎ＋接合領域
はソースであり、第２Ｎ＋接合領域は以後の入力パッド
１００(図１参照)と連結するドレインである。
【００２１】上記した第１実施例によれば、第２Ｎ型の
不純物イオン層４３ｂにより、ＥＳＤ用Ｎウェル４３の
上部エッジＦがＰウェル４５へ突出され、Ｐウェル４５
とＥＳＤ用Ｎウェル４３との間の接合面でＥＳＤ用Ｎウ
ェル４３に谷が発生されない。これに伴い、谷による局
部的電界集中が防止され、入力パッド１００から印加さ
れるＥＳＤが効果的に防止される。
【００２２】図５Ａ乃至図５Ｃは、本発明の第２実施例
によるＥＳＤ保護用半導体装置の製造方法を説明するた
めの断面図である。
【００２３】図５Ａを参照すれば、半導体基板５０上に
公知のLOCOS(LOCal Oxidation of Silicon)技術により
第１乃至第３フィールド酸化膜５１ａ、５１ｂ、５１ｃ
が形成される。第１及び第３フィールド酸化膜５１ａ、
５１ｃ間の第２フィールド酸化膜５１ｂはフィールドト
ランジスタＦＤのゲート酸化膜である。基板５０上にフ
ォトリソグラフィーにより第２フィールド酸化膜５１ｂ
の一側を露出させる第１マスクパターン５２が形成され
る。第１マスクパターン５２をイオン注入マスクとし
て、露出された領域へＮ型の不純物イオンが段階的に注
入されてＮ型の不純物イオン層５３ａが形成される。
【００２４】図５Ｂを参照すれば、公知の方法により図
５Ａの第１マスクパターン５２が除去され、基板５０上
にフォトリソグラフィーによりフィールドトランジスタ
領域ＲをマスキングするＰウェル用第２マスクパターン
５４が形成される。
【００２５】図５Ｃを参照すれば、第２マスクパターン
をイオン注入マスクとして、露出された基板へＰ型の不
純物イオンが深さによって段階的にイオン注入され、Ｐ
型の不純物イオン層が形成される。その後、公知の方法
により前記図５Ｂの第２マスクパターン５４が除去さ
れ、アニーリングが進行される。これに伴い、前記Ｐ型
の不純物イオン層とＮ型の不純物イオン層５３ａ(図５
Ｂ参照)のイオンが拡散され、ＥＳＤ用Ｎウェル５３と
Ｐウェル５５が形成される。その後、図面には示されな
いが、第２フィールド酸化膜５１ｂ上にゲートが形成さ
れ、ゲート両側に第１及び第２Ｎ＋接合領域が形成され
る。ここで、第１Ｎ＋接合領域はソースであり、第２Ｎ
＋接合領域は以後の入力パッド１００(図１参照)と連結
するドレインである。
【００２６】上記した第２実施例によれば、フィールド
トランジスタ領域ＲにはＰウェル５５が形成されなく
て、ＥＳＤ用Ｎウェル５３とＰウェル５５との間の接合
がなされないので、接合間に谷が発生されない。また、
Ｐ型の不純物イオンのイオン注入時、第２マスクパター
ン５４によりフィールドトランジスタ領域Ｒがマスキン
グされるので、カウンタドーピングが発生されない。こ
れに伴い、谷による局部的電界集中が防止され、入力パ
ッド１００から印刷されるＥＳＤが効果的に防止され
る。
【００２７】また、第２実施例ではＰウェルが形成され
ないので、フィールドトランジスタＦＤの設計時チャン
ネル長を従来より長く設定して漏洩電流を防止する。
【００２８】図６Ａ及び図６Ｂは、本発明の第３実施例
によるＥＳＤ保護用半導体装置の製造方法を説明するた
めの断面図である。
【００２９】図６Ａを参照すれば、半導体基板６０上に
公知のLOCOS(LOCal Oxidation of Silicon)技術により
第１乃至第３フィールド酸化膜６１ａ、６１ｂ、６１ｃ
が形成される。第１及び第３フィールド酸化膜６１ａ、
６１ｃ間の第２フィールド酸化膜６１ｂはフィールドト
ランジスタＦＤのゲート酸化膜である。第２フィールド
酸化膜６１ｂの一側の基板を露出させる第１マスクパタ
ーン(図示せず)が形成される。前記第１マスクパターン
をイオン注入マスクとして、露出された基板へＮ型の不
純物イオンが段階的にイオン注入され、Ｎ型の不純物イ
オン層(図示せず)が形成される。公知の方法により前記
第１マスクパターンが除去され、フォトリソグラフィー
によりＰウェル用第２マスクパターン(図示せず)が形成
される。前記第２マスクパターンをイオン注入マスクと
して、基板へのＰ型の不純物イオンが深さにより段階的
にイオン注入され、Ｐ型の不純物イオン層(図示せず)が
形成される。
【００３０】その後、公知の方法により前記第２マスク
バターンが除去され、アニーリングが進行される。この
時、アニーリングは低温で短時間に進行される。これに
伴い、Ｐ型の不純物イオン層とＮ型の不純物イオン層の
イオンが拡散され、第２フィールド酸化膜４１ｂの一側
にＥＳＤ用Ｎウェル６３が形成され、ＥＳＤ用Ｎウェル
６４と接するように基板６０にＰウェル６５が形成され
る。この時、図６Ａに示されたように、Ｐウェル６５の
上部エッジがＥＳＤ用Ｎウェル６３へ突出され、ＥＳＤ
用Ｎウェル６３とＰウェル６５間の接合面の上部でネガ
ティブ不純物濃度プロファイルが現れる。その後、フォ
トリソグラフィーにより基板６０上にゲート６６の両側
のＰウェル６５及びＥＳＤ用Ｎウェル６３の一部を露出
させる第３マスクパターン６７が形成される。このと
き、第３マスクパターン６７により露出された領域の面
積は平面上においてＥＳＤ用Ｎウェルの面積より小さ
い。次に第３マスクパターン６７をイオン注入マスクと
して、露出されたＰウェル６５及びＥＳＤ用Ｎウェル６
３上にＮ＋不純物イオンが注入されＮ＋不純物イオン層
６８が形成される。
【００３１】図６Ｂを参照すれば、公知の方法により第
２マスクパターン６７が除去され、アニーリングが進行
され第１及び第２Ｎ＋接合領域６９ａ、６９ｂが形成さ
れる。この時、第２Ｎ＋接合領域６９ｂはＥＳＤ用Ｎウ
ェル６５の上部と実質的に接する。また、第１Ｎ＋接合
領域６９ａはソースであり、第２Ｎ＋接合領域６９ｂは
以後の入力パッド１００(図１参照)と連結するドレイン
である。
【００３２】上記した第３実施例によれぱ、ＥＳＤ用Ｎ
ウェル６３とＰウェル６５との間の接合面の上部にネガ
ティブ不純物濃度プロファイルが現れても、第３マスク
パターン６７によりＥＳＤ用Ｎウェル６３とＰウェル６
５間の接合面上にＮ＋不純物イオンが注入されないた
め、ＥＳＤ用Ｎウェル６３に谷が発生されない。これに
伴い、谷による電界集中が防止され、入力パッド１００
から印加されるＥＳＤが効果的に防止される。
【００３３】
【発明の効果】上記した本発明によれば、プロファイル
ウェル工程に従う不純物イオンの注入時ＥＳＤ用Ｎウェ
ルとＰウェル用マスクパターンを変形させることによ
り、ＥＳＤ用Ｎウェルに谷の発生が防止される。また、
接合領域を形成するためのマスクパターンを変形させる
ことにより、ＥＳＤ用Ｎウェルに谷の発生が防止され
る。これに伴い、プロファイルウェル工程によりウェル
工程時間が短縮されると同時に、谷による局部的な電界
集中が防止され、入力パッド１００から印加されるＥＳ
Ｄが効果的に防止される。つまり、ＥＳＤからチップが
効果的に保護される。
【００３４】また、本発明は前記実施例に限らず本発明
の技術要旨から逸脱しない範囲内で多様に変形させ実施
できる。
【図面の簡単な説明】
【図１】 一般のＥＳＤ保護回路を示した図である。
【図２】 従来のＥＳＤ保護用半導体装置を示した断面
図である。
【図３】 図２のＥＳＤ保護用半導体装置の深さによる
不純物濃度プロファイルを示す。
【図４】 Ａ乃至Ｃは、本発明の第１実施例によるＥＳ
Ｄ保護用半導体装置の製造方法を説明するための断面図
である。
【図５】 Ａ乃至Ｃは、本発明の第２実施例によるＥＳ
Ｄ保護用半導体装置の製造方法を説明するための断面図
である。
【図６】 Ａ及びＢは、本発明の第３実施例によるＥＳ
Ｄ保護用半導体装置の製造方法を説明するための断面図
である。
【符号の説明】
４０、５０、６０…半導体基板 ４１ａ、４１ｂ、４１ｃ、５１ａ、５１ｂ、５１ｃ、６
１ａ、６１ｂ、６１ｃ…フィールド酸化膜 ４２、４４、５２、５４、６７…マスクパターン ４３、５３、６３…Ｎウェル ４５、５５、６５…Ｐウェル Ｒ…フィールドトランジスタ領域 ６８…Ｎ＋不純物イオン層 ６９ａ、６９ｂ…Ｎ＋接合領域

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】入力パッドと内部回路との間に挿入され、
    前記入力パッドから印加されるＥＳＤを防止するＥＳＤ
    保護用半導体装置の製造方法において、半導体基板の前
    記入力パッドと連結する接合領域が形成される第１領域
    に第１導電型の第１不純物イオンを第１イオン注入して
    第１不純物イオン層を形成する段階、前記第１領域を含
    む第２領域に第１導電型の第２不純物イオンを第２イオ
    ン注入し、前記第１不純物イオン層上に第２不純物イオ
    ン層を形成する段階、前記第１及び第２不純物イオン層
    の両側の基板に第２導電型の第３不純物イオンを第３イ
    オン注入して第３不純物イオン層を形成する段階、及
    び、前記結果物構造を熱処理してＥＳＤ用第１導電型の
    第１ウェルと前記第１ウェルと接する第２導電型の第２
    ウェルを形成する段階を含み、前記第１ウェルの上部エ
    ッジが前記第２ウェルに突出されたことを特徴とするＥ
    ＳＤ保護用半導体装置の製造方法。
  2. 【請求項２】前記第１及び第２ウェルに高濃度の第１導
    電型の接合領域をそれぞれ形成する段階を更に含むこと
    を特徴とする。請求項１記載のＥＳＤ保護用半導体装置
    の製造方法。
  3. 【請求項３】前記第２領域は平面上で前記第１領域より
    面積が大きいことを特徴とする請求項１記載のＥＳＤ保
    護用半導体装置の製造方法。
  4. 【請求項４】前記第１及び第３イオン注入は、前記基板
    の深さによって前記第１及び第３不純物イオンを段階的
    にそれぞれ注入することを特徴とする請求項１記載のＥ
    ＳＤ保護用半導体装置の製造方法。
  5. 【請求項５】入力パッドと内部回路との間に挿入され、
    前記入力パッドから印加されるＥＳＤを防止するＥＳＤ
    保護用半導体装置の製造方法において、前記入力パッド
    と連結する接合領域が形成される半導体基板の第１領域
    に第１導電型の第１不純物イオンを第１イオン注入して
    第１不純物イオン層を形成する段階、前記第１領域と離
    隔された前記基板の第２領域に第２導電型の第２不純物
    イオンを第２イオン注入して第２不純物イオン層を形成
    する段階、及び、前記結果物構造の基板を熱処理してＥ
    ＳＤ用第１導電型第１ウェルを形成すると同時に前記第
    １ウェルと離隔された第２導電型の第２ウェルを形成す
    る段階を含むことを特徴とするＥＳＤ保護用半導体装置
    の製造方法。
  6. 【請求項６】前記第１及び第２ウェルに高濃度の第１導
    電型の接合領域をそれぞれ形成する段階を更に含むこと
    を特徴とする請求項５記載のＥＳＤ保護用半導体装置の
    製造方法。
  7. 【請求項７】前記第１及び第２イオン注入は前記基板の
    深さによって前記第１及び第２不純物イオンを段階的に
    それぞれ注入することを特徴とする請求項５記載のＥＳ
    Ｄ保護用半導体装置の製造方法。
  8. 【請求項８】入力パッドと内部回路との間に挿入され、
    前記入力パッドから印加されるＥＳＤを防止するＥＳＤ
    保護用半導体装置の製造方法において、前記入力パッド
    と連結する接合領域が形成される領域に第１導電型のＥ
    ＳＤ用第１ウェルが形成されると同時に前記第１ウェル
    と接しながらその上部エッジが前記第１ウェルに突出さ
    れた第２導電型の第２ウェルが形成された半導体基板を
    提供する段階、前記第１及び第２ウェル上の一部に高濃
    度の第１導電型不純物イオンを注入し前記第２ウェルの
    幅より狭い幅を持つ不純物イオン層を形成する段階、及
    び、前記結果物構造の基板を熱処理して前記第１及び第
    ２ウェルに第１及び第２接合領域を形成する段階を含
    み、前記第１接合領域は前記第１ウェルの上部と実質的
    に接することを特徴とするＥＳＤ保護用半導体装置の製
    造方法。
  9. 【請求項９】前記不純物イオン層は平面上で前記第１ウ
    ェルより面積が小さいことを特徴とする請求項８記載の
    ＥＳＤ保護用半導体装置の製造方法。
  10. 【請求項１０】前記第１及び第２ウェルはプロファイル
    ウェル工程で形成することを特徴とする請求項８記載の
    ＥＳＤ保護用半導体装置の製造方法。
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