JPH07153830A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPH07153830A JPH07153830A JP6210763A JP21076394A JPH07153830A JP H07153830 A JPH07153830 A JP H07153830A JP 6210763 A JP6210763 A JP 6210763A JP 21076394 A JP21076394 A JP 21076394A JP H07153830 A JPH07153830 A JP H07153830A
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- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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- H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 チャネルストップ領域にイオン注入を行って
も、イオンが横方向に拡散せしない半導体集積回路の製
造方法を提供することである。 【構成】 本発明の半導体集積回路の製造方法は、基板
１１の上に、少なくとも一つのパターン化層１９、１
５，１７，１３を形成し、前記パターン化層の側面に隣
接したスペーサ２３、２５を形成し、前記基板１１の露
出した表面に、ドーパント種２９を注入し、前記基板内
１１に、イオン注入領域３１，３３を形成し、前記スペ
ーサを除去し、前記基板の一部を露出し、前記基板の露
出した第１部分と第２部分上に、フィールド酸化物６
１，６３を形成し、前記イオン注入領域３１，３３を拡
散させ、前記パターン化層１９、１５を除去し、前記基
板の露出部分上に、少なくとも一つのトランジスタを形
成することを特徴とする。
も、イオンが横方向に拡散せしない半導体集積回路の製
造方法を提供することである。 【構成】 本発明の半導体集積回路の製造方法は、基板
１１の上に、少なくとも一つのパターン化層１９、１
５，１７，１３を形成し、前記パターン化層の側面に隣
接したスペーサ２３、２５を形成し、前記基板１１の露
出した表面に、ドーパント種２９を注入し、前記基板内
１１に、イオン注入領域３１，３３を形成し、前記スペ
ーサを除去し、前記基板の一部を露出し、前記基板の露
出した第１部分と第２部分上に、フィールド酸化物６
１，６３を形成し、前記イオン注入領域３１，３３を拡
散させ、前記パターン化層１９、１５を除去し、前記基
板の露出部分上に、少なくとも一つのトランジスタを形
成することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の製造
方法に関する。
方法に関する。
【０００２】
【従来技術の説明】シリコン製の集積回路は、フィール
ド酸化物によって互いに分離された多くのトランジスタ
を有している。イオンが、このフィールド酸化物の下に
注入される。このフィールド酸化物の下に形成されたイ
オン注入領域は、「チャネルストップ領域」とも称され
る。この「チャネルストップ領域」のイオン注入は、フ
ィールド酸化物の上に形成されたランナーにより生成さ
れる浮遊のＭＯＳ素子の形成を阻止できる。詳述する
と、このチャネルストップ領域のイオン注入は、フィー
ルド酸化物の下のウェルの濃度を上昇させ、それによ
り、浮遊フィールドのＭＯＳ素子のしきい電圧値を増加
させ、同時に、隣接するトランジスタの隣接するソース
／ドレイン領域のパンチスルーの傾向を減少させる利点
がある。
ド酸化物によって互いに分離された多くのトランジスタ
を有している。イオンが、このフィールド酸化物の下に
注入される。このフィールド酸化物の下に形成されたイ
オン注入領域は、「チャネルストップ領域」とも称され
る。この「チャネルストップ領域」のイオン注入は、フ
ィールド酸化物の上に形成されたランナーにより生成さ
れる浮遊のＭＯＳ素子の形成を阻止できる。詳述する
と、このチャネルストップ領域のイオン注入は、フィー
ルド酸化物の下のウェルの濃度を上昇させ、それによ
り、浮遊フィールドのＭＯＳ素子のしきい電圧値を増加
させ、同時に、隣接するトランジスタの隣接するソース
／ドレイン領域のパンチスルーの傾向を減少させる利点
がある。
【０００３】一方、このチャネルストップ領域のイオン
注入の不利な点は、イオン注入を行うドーパント種は、
横方向に拡散してｎ型、あるいは、ｐ型のＭＯＳ素子内
に入り込む。この横方向への拡散は、ＭＯＳ素子のしき
い電圧値を増加させる。すなわち、隣接するＭＯＳ素子
の電流駆動能力を減少させる。都合の悪いことに、この
チャネルストップ領域のイオン注入種の横方向の拡散
は、このチャネルストップ領域のイオン注入が実行され
た後行われる熱処理の際、増加する。
注入の不利な点は、イオン注入を行うドーパント種は、
横方向に拡散してｎ型、あるいは、ｐ型のＭＯＳ素子内
に入り込む。この横方向への拡散は、ＭＯＳ素子のしき
い電圧値を増加させる。すなわち、隣接するＭＯＳ素子
の電流駆動能力を減少させる。都合の悪いことに、この
チャネルストップ領域のイオン注入種の横方向の拡散
は、このチャネルストップ領域のイオン注入が実行され
た後行われる熱処理の際、増加する。
【０００４】
【発明が解決しようとする課題】従って、本発明の目的
は、チャネルストップ領域のイオン注入を行っても、イ
オンが横方向に拡散せず、ＭＯＳ素子の特性を劣化させ
ないような半導体集積回路の製造方法を提供することで
ある。
は、チャネルストップ領域のイオン注入を行っても、イ
オンが横方向に拡散せず、ＭＯＳ素子の特性を劣化させ
ないような半導体集積回路の製造方法を提供することで
ある。
【０００５】
【課題を解決するための手段】前述のチャネルストップ
領域のイオン注入種が、側面方向に広がるような欠点
は、スペーサを用いて、チャネルストップ領域のイオン
注入の最初の幅を、より小さくすることによる本発明の
方法によって解決される。本発明の半導体集積回路の製
造方法は、特許請求の範囲に記載したとおりである。そ
のような製造方法により、ドーパント種は、基板の酸化
部分の下にチャネルストップ領域を形成する。しかし、
この注入の初期の幅は、従来のものよりも狭く形成され
ている。従って、酸化プロセスの間注入種の拡散は、半
導体の性能に悪影響を及ぼさない。
領域のイオン注入種が、側面方向に広がるような欠点
は、スペーサを用いて、チャネルストップ領域のイオン
注入の最初の幅を、より小さくすることによる本発明の
方法によって解決される。本発明の半導体集積回路の製
造方法は、特許請求の範囲に記載したとおりである。そ
のような製造方法により、ドーパント種は、基板の酸化
部分の下にチャネルストップ領域を形成する。しかし、
この注入の初期の幅は、従来のものよりも狭く形成され
ている。従って、酸化プロセスの間注入種の拡散は、半
導体の性能に悪影響を及ぼさない。
【０００６】
【実施例】図１において、基板１１の上にポリシリコン
層１３とポリシリコン層１７、さらにその上に窒化シリ
コン層１５と窒化シリコン層１９が形成されている。こ
の基板１１は、シリコン、ドープシリコン、エピタキシ
ャルシリコンとで形成される。一般的に、基板とは、そ
の上に他の材料層が形成される本体を意味する。ポリシ
リコン層１３、１７の厚みは、１００〜７００オングス
トローム（以下、Ａとする）で、窒化シリコン層１５、
１９は、５００〜２０００Ａである。図１の実施例にお
いては、ポリシリコン層１３、窒化シリコン層１５、ポ
リシリコン層１７、窒化シリコン層１９は、ＬＯＣＯ
Ｓ、あるいは、ポリバッファド（poly-buffered）ＬＯ
ＣＯＳによりパターン化される。
層１３とポリシリコン層１７、さらにその上に窒化シリ
コン層１５と窒化シリコン層１９が形成されている。こ
の基板１１は、シリコン、ドープシリコン、エピタキシ
ャルシリコンとで形成される。一般的に、基板とは、そ
の上に他の材料層が形成される本体を意味する。ポリシ
リコン層１３、１７の厚みは、１００〜７００オングス
トローム（以下、Ａとする）で、窒化シリコン層１５、
１９は、５００〜２０００Ａである。図１の実施例にお
いては、ポリシリコン層１３、窒化シリコン層１５、ポ
リシリコン層１７、窒化シリコン層１９は、ＬＯＣＯ
Ｓ、あるいは、ポリバッファド（poly-buffered）ＬＯ
ＣＯＳによりパターン化される。
【０００７】次に、図２において、スペーサ２１、２３
を、窒化シリコン層１９、ポリシリコン層１７の隣接部
分に形成する。同様に、スペーサ２５、２７をポリシリ
コン層１３、１７の隣接部分に形成する。この、スペー
サ２１、２３、２５、２７の形成方法は、ポリシリコン
層１７、窒化シリコン層１９、ポリシリコン層１３、窒
化シリコン層１５の隣接部分に堆積し、異方性エッチン
グにより形成されたドープした二酸化シリコンでもよ
い。このスペーサ材料の要件は、窒化シリコン層１５、
１９と基板１１に対して良好なエッチング選択性を有
し、他の材料、例えば、基板１１、窒化シリコン層１
５、熱成長したポリシリコン層１７、ポリシリコン層１
３のウェットエッチングについて良好な選択性を有する
ことである。例えば、スペーサ２１、２３、２５、２７
は、ＴＥＯＳの分解、すなわちプラズマ強化ＴＥＯＳか
ら形成される。
を、窒化シリコン層１９、ポリシリコン層１７の隣接部
分に形成する。同様に、スペーサ２５、２７をポリシリ
コン層１３、１７の隣接部分に形成する。この、スペー
サ２１、２３、２５、２７の形成方法は、ポリシリコン
層１７、窒化シリコン層１９、ポリシリコン層１３、窒
化シリコン層１５の隣接部分に堆積し、異方性エッチン
グにより形成されたドープした二酸化シリコンでもよ
い。このスペーサ材料の要件は、窒化シリコン層１５、
１９と基板１１に対して良好なエッチング選択性を有
し、他の材料、例えば、基板１１、窒化シリコン層１
５、熱成長したポリシリコン層１７、ポリシリコン層１
３のウェットエッチングについて良好な選択性を有する
ことである。例えば、スペーサ２１、２３、２５、２７
は、ＴＥＯＳの分解、すなわちプラズマ強化ＴＥＯＳか
ら形成される。
【０００８】次に、図３において、エッチストップの注
入イオン種２９が、基板１１に向けられる。この注入イ
オン種２９は、基板１１の露出した表面３５、３７に注
入される。それにより、この表面３５、３７の下に、ド
ープ領域３１、３３を形成する。窒化シリコン層１９と
ポリシリコン層１７、および、スペーサ２１とスペーサ
２３は、注入イオン種２９を吸収し、それらの下の基板
１１の部分にドープ領域が形成されるのを阻止する。か
くして、ドープ領域３３、３１は、従来のものよりもせ
まい。従って、後述する熱処理ステップの間、これらの
ドープ領域３３、３１は、拡散する。
入イオン種２９が、基板１１に向けられる。この注入イ
オン種２９は、基板１１の露出した表面３５、３７に注
入される。それにより、この表面３５、３７の下に、ド
ープ領域３１、３３を形成する。窒化シリコン層１９と
ポリシリコン層１７、および、スペーサ２１とスペーサ
２３は、注入イオン種２９を吸収し、それらの下の基板
１１の部分にドープ領域が形成されるのを阻止する。か
くして、ドープ領域３３、３１は、従来のものよりもせ
まい。従って、後述する熱処理ステップの間、これらの
ドープ領域３３、３１は、拡散する。
【０００９】次に、図４において、スペーサ２１、２
３、２５、２７が、ウェットエッチングにより除去され
る。基板１１の部分４１、４３、４５の部分は、今まで
はスペーサ２１、２３、２５によりカバーされていたも
ので、その下はドープしたチャネルストップ領域ではな
い。
３、２５、２７が、ウェットエッチングにより除去され
る。基板１１の部分４１、４３、４５の部分は、今まで
はスペーサ２１、２３、２５によりカバーされていたも
ので、その下はドープしたチャネルストップ領域ではな
い。
【００１０】次に、図５において、酸化ステップを実行
して、フィールド酸化物６１とフィールド酸化物６３を
形成する。この酸化ステップは、高温で数時間、蒸気、
あるいは、乾燥酸素中で実行する。この酸化ステップの
間、ドープ領域３１と３３は、垂直方向と水平方向（す
なわち、斜めに）拡散し、図５に示すように、完全なチ
ャネルストップ領域５１、５３を形成する。
して、フィールド酸化物６１とフィールド酸化物６３を
形成する。この酸化ステップは、高温で数時間、蒸気、
あるいは、乾燥酸素中で実行する。この酸化ステップの
間、ドープ領域３１と３３は、垂直方向と水平方向（す
なわち、斜めに）拡散し、図５に示すように、完全なチ
ャネルストップ領域５１、５３を形成する。
【００１１】後続の半導体の処理をここから開始しても
よい。例えば、ポリシリコン層１７、窒化シリコン層１
９、ポリシリコン層１３、窒化シリコン層１５を除去し
て、基板１１の露出部分にトランジスタを形成する。一
般的なＭＯＳ処理は、例えば、ゲートを形成するため
に、酸化物を堆積し、パターン化して、導電層を形成す
る。スペーサをゲートに隣接して形成して、イオン注入
を行って、ソース領域とドレイン領域を形成する。
よい。例えば、ポリシリコン層１７、窒化シリコン層１
９、ポリシリコン層１３、窒化シリコン層１５を除去し
て、基板１１の露出部分にトランジスタを形成する。一
般的なＭＯＳ処理は、例えば、ゲートを形成するため
に、酸化物を堆積し、パターン化して、導電層を形成す
る。スペーサをゲートに隣接して形成して、イオン注入
を行って、ソース領域とドレイン領域を形成する。
【００１２】本発明の方法は、より高いチャネルストッ
プ領域イオンドーズ量を用い、より狭いフィールド酸化
物６１、６３を形成して、より狭い幅のｎ型、あるい
は、ｐ型のＭＯＳ素子が形成できる。
プ領域イオンドーズ量を用い、より狭いフィールド酸化
物６１、６３を形成して、より狭い幅のｎ型、あるい
は、ｐ型のＭＯＳ素子が形成できる。
【００１３】
【発明の効果】以上述べたように、本発明は、イオン注
入をする前に、スペーサ２１、２３、２５、２７を、ポ
リシリコン層１７、窒化シリコン層１９、ポリシリコン
層１３、窒化シリコン層１５の側面に形成して、イオン
注入完了後、それらの部分を取り除くために、より狭い
フィールド酸化物領域が形成できる。
入をする前に、スペーサ２１、２３、２５、２７を、ポ
リシリコン層１７、窒化シリコン層１９、ポリシリコン
層１３、窒化シリコン層１５の側面に形成して、イオン
注入完了後、それらの部分を取り除くために、より狭い
フィールド酸化物領域が形成できる。
【図１】本発明による半導体の製造方法の第１ステップ
を表す図。
を表す図。
【図２】本発明による半導体の製造方法の第２ステップ
を表す図。
を表す図。
【図３】本発明による半導体の製造方法の第３ステップ
を表す図。
を表す図。
【図４】本発明による半導体の製造方法の第４ステップ
を表す図。
を表す図。
【図５】本発明による半導体の製造方法の第５ステップ
を表す図。
を表す図。
１１ 基板 １３・１７ ポリシリコン層 １５・１９ 窒化シリコン層 ２１・２３・２５・２７ スペーサ ２９ 注入イオン種 ３５・３７ 表面 ３１・３３ ドープ領域 ４１・４３・４５ 部分 ５１・５３ チャネルストップ領域 ６１・６３ フィールド酸化物
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/08 Ａ 9170−4Ｍ
Claims (6)
- 【請求項１】 （Ａ）基板（１１）上に、パターン化層
（１９、１５，１７，１３）を形成するステップ（図
１）と、 （Ｂ）前記パターン化層（１９、１５）の側面にスペー
サ（２３、２５）を形成し、前記基板（１１）の第１部
分を露出させるステップ（図２）と、 （Ｃ）前記基板（１１）の露出した第１部分の表面に、
ドーパント種（２９）を注入し、前記基板内（１１）
に、イオン注入領域（３１，３３）を形成するステップ
（図３）と、 （Ｄ）前記スペーサ（２３、２５）を除去し、前記基板
の第２部分（４１、４３、４５）を露出するステップ
（図４）と、 （Ｅ）前記基板の露出した第１部分と第２部分上に、フ
ィールド酸化物（６１，６３）を形成し、前記イオン注
入領域（３１，３３）を拡散させるステップ（図５）と （Ｆ）前記パターン化層（１９、１５）を除去して、前
記基板の第３部分を露出するステップと（Ｇ）前記基板
の第３部分上に、トランジスタを形成するステップとか
らなることを特徴とする半導体集積回路の製造方法。 - 【請求項２】 前記パターン化層は、ポリシリコン製
（１７、１３）であることを特徴とする請求項１の方
法。 - 【請求項３】 前記パターン化層は、ポリシリコン製層
（１７、１３）とその上の窒化シリコン製層（１９、１
５）からなることを特徴とする請求項１の方法。 - 【請求項４】 前記スペーサ（２３、２５）は、シリコ
ン酸化物製であることを特徴とする請求項１の方法。 - 【請求項５】 前記（Ｅ）のステップは、乾燥空気内で
実行される熱酸化ステップであることを特徴とする請求
項１の方法。 - 【請求項６】 前記（Ｅ）のステップは、蒸気中で実行
される熱酸化ステップであることを特徴とする請求項１
の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10616793A | 1993-08-13 | 1993-08-13 | |
| US106167 | 1993-08-13 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07153830A true JPH07153830A (ja) | 1995-06-16 |
Family
ID=22309871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6210763A Pending JPH07153830A (ja) | 1993-08-13 | 1994-08-12 | 半導体集積回路の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0638927A1 (ja) |
| JP (1) | JPH07153830A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6624495B2 (en) * | 1997-04-23 | 2003-09-23 | Altera Corporation | Adjustable threshold isolation transistor |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4829019A (en) * | 1987-05-12 | 1989-05-09 | Texas Instruments Incorporated | Method for increasing source/drain to channel stop breakdown and decrease P+/N+ encroachment |
| KR930010987B1 (ko) * | 1990-12-22 | 1993-11-18 | 삼성전자 주식회사 | 반도체 장치의 소자분리방법 |
| US5196367A (en) * | 1991-05-08 | 1993-03-23 | Industrial Technology Research Institute | Modified field isolation process with no channel-stop implant encroachment |
| US5286672A (en) * | 1991-06-28 | 1994-02-15 | Sgs-Thomson Microelectronics, Inc. | Method for forming field oxide regions |
-
1994
- 1994-08-10 EP EP94305905A patent/EP0638927A1/en not_active Withdrawn
- 1994-08-12 JP JP6210763A patent/JPH07153830A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0638927A1 (en) | 1995-02-15 |
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