KR19990030992A - 더블 스페이서를 구비한 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 더블 스페이서를 구비한 반도체 장치 및 그 제조 방법에 관한 것으로서, 특히 게이트 전극의 측벽에 제 1 스페이서를 형성한 후에 상기 제 1 스페이서의 에지에 셀프얼라인하도록 기판 표면 근방에 기판과 동일한 불순물이 주입된 중간 농도의 포켓 주입영역을 형성하고, 이어서 상기 제 1 스페이서의 측벽에 제 2 스페이서를 형성한 후에 상기 제 2 스페이서의 에지에 셀프얼라인하도록 기판 표면근방에 기판과 다른 불순물이 주입된 소스/드레인 영역을 형성한다.

Description

더블 스페이서를 구비한 반도체 장치 및 그 제조 방법
본 발명은 반도체 장치에 관한 것으로서, 특히 0.5㎛ 이하의 채널 길이를 가지는 반도체 장치의 신뢰성을 높일 수 있는 더블 스페이스를 구비한 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치는 고집적화 및 고속화가 달성하기 위해서 스케일링 룰에 따른 소자의 미세화가 필연적으로 이루어져야만 한다. 그러나, 반도체 소자가 미세화될수록 단채널 길이에 의해서 문턱 전압은 감소하게 되는 반면에 반도체 장치는 안정된 문턱전압을 획득할 수 있도록 소스/드레인에서 채널에 미치는 공핍층의 영향을 감소시켜야만 한다. 이에 따라 반도체 장치는 기판의 농도를 높이기 위해서 포켓 주입 영역을 형성하거나 급속 열처리 공정을 사용하여 얕은 접합층을 형성하고 있다.
도 1 내지 도 3은 종래 기술에 의한 반도체 장치의 제조 방법을 순서적으로 나타낸 공정도로서, 통상의 LOCOS 공정을 실시하여 p형 실리콘 기판(10) 내에 소자 분리 영역(12)을 형성한다. 이어서 도 1에 나타난 바와 같이 상기 실리콘 기판(10)의 활성 영역 상부면에 게이트 산화막(14)을 형성하고, 그 위에 도전층을 형성한 후에 사진 및 식각 공정으로 게이트 전극(16)을 형성한다. 그리고, 상기 결과물에 산화 공정을 실시하여 상기 게이트 전극(16) 상측면에 버퍼 산화막(18)을 형성한 후에 상기 버퍼 산화막(18)을 마스크로 하여 n형 불순물로서 As를 저농도로 이온 주입한다. 이로 인해 상기 실리콘 기판(10)의 표면 근방에는 상기 게이트 전극(16)의 에지에 셀프얼라인하는 저농도의 LDD 영역(20)이 형성된다.
이어서 도 2에 나타난 바와 같이 상기 결과물 상부에 절연막으로서 산화막을 도포한 후에 전면식각(etch back) 공정으로 상기 게이트 전극(16) 측벽에 스페이서(22)를 형성한다.
도 3에 나타난 바와 같이 상기 스페이서(22)를 마스크로 하여 p 형 불순물로서 B를 중간농도로 이온 주입하고, 이와 동시에 n형 불순물로서 As를 고농도로 이온 주입한다. 이로 인해 실리콘 기판(10) 표면 근방에는 상기 스페이서(22)의 에지에 셀프얼라인되면서 B가 주입된 포켓 주입 영역(24)과 As가 주입된 소스/드레인 영역(26)이 각각 형성된다. 이후, 상기 결과물에 급속 열처리 공정을 실시하여 상기 포켓 주입 영역(24)이 상기 소스/드레인 영역(26)을 둘러싼 형태로 형성하도록 한다.
그러나, 일반적으로 반도체 장치는 얕은 접합을 형성하기 위해서 급속 열처리 공정을 실시하는데 이 공정은 높은 온도에서 단시간 실시되기 때문에 상기 포켓 주입 영역(24)의 도펀트들이 원하는 깊이 즉, 소스/드레인 영역(26) 아래까지 확산하는데 어려움이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 소스/드레인 영역 아래에 기판 농도를 증가시킨 포켓 주입 영역을 원하는 깊이까지 안정하게 확보할 수 있도록 게이트 전극의 측면에 더블 스페이서를 구비한 반도체 장치 및 그 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명의 장치는 반도체 기판의 표면에 형성된 게이트 절연막; 상기 게이트 절연막 상부에 형성된 게이트 전극; 상기 게이트 전극의 측벽에 형성된 제 1 스페이서; 상기 제 1 스페이서의 경사진 측벽에 형성된 제 2 스페이서; 상기 게이트 전극의 에지에 셀프얼라인하도록 제 1 도전형 불순물이 주입되어 상기 기판 표면 근방에 얕은 접합 깊이로 형성된 제 1 불순물 주입영역; 상기 제 1 스페이서의 에지에 셀프얼라인하도록 제 2 도전형 불순물이 주입되어 상기 기판 표면 근방에 상기 제 1 불순물 주입영역에 비해 깊은 접합 깊이로 형성된 제 2 불순물 주입영역; 및 상기 제 2 스페이서의 에지에 셀프얼라인하도록 제 1 도전형 불순물이 주입되어 상기 제 2 불순물 주입영역 내에 중간 접합 깊이로 형성된 제 3 불순물 주입영역을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위하여 본 발명에 따른 더블 스페이서를 구비한 반도체 장치의 제조 방법은 반도체 기판 표면에 절연막 및 도전층을 순차적으로 적층한 후에 사진 및 식각 공정으로 게이트 전극을 형성하는 단계; 상기 게이트 전극을 산화시켜서 버퍼 산화막을 형성하는 단계; 상기 버퍼 산화막을 마스크로 하여 제 1 도전형 불순물을 저농도로 주입하여 상기 반도체 기판의 표면 근방에 얕은 접합 깊이를 가지는 제 1 불순물 주입영역을 형성하는 단계; 상기 버퍼 산화막의 측벽에 제 1 스페이서를 형성하는 단계; 상기 제 1 스페이서를 마스크로 하여 제 2 도전형 불순물을 중간농도로 주입하여 상기 반도체 기판의 표면 근방에 깊은 접합 깊이를 가지는 제 2 불순물 주입영역을 형성하는 단계; 상기 제 1 스페이서의 경사진 측벽에 제 2 스페이서를 형성하는 단계; 및 상기 제 2 스페이서를 마스크로 하여 제 1 도전형 불순물을 고농도로 주입하여 상기 제 2 불순물 주입영역 내에 중간 접합 깊이로 형성된 제 3 불순물 주입영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
도 1 내지 도 3은 종래 기술에 의한 반도체 장치의 제조 방법을 순서적으로 나타낸 공정도.
도 4는 본 발명에 따른 더블 스페이서를 구비한 반도체 장치의 수직 단면도.
도 5 내지 도 9는 본 발명에 따른 더블 스페이서를 구비한 반도체 장치의 형성 방법을 설명하기 위한 공정 순서도.
*도면의 주요 부분에 대한 부호의 설명*
100: 실리콘 기판 102: 소자 분리 영역
104: 게이트 산화막 106: 게이트 전극
108: 버퍼 산화막 110: LDD 영역
112: 제 1 스페이서 114: 포켓 주입 영역
116: 제 2 스페이서 118: 소스/드레인 영역
120a,120b: 실리사이드층 122: 층간 절연막
124: 금속 전극
이하, 첨부한 도면을 참조하여 본 발명을 상세하게 설명하고자 한다.
도 4는 본 발명에 따른 더블 스페이서를 구비한 반도체 장치를 나타낸 수직 단면도로서, p형 실리콘 기판(100)의 소자간 활성 영역을 정의하기 위한 소자 분리 영역(102)과, 상기 기판(100)의 활성 영역 표면에 형성된 게이트 산화막(104)과, 상기 게이트 산화막(104)의 선택 영역에 형성된 게이트 전극(106)과, 상기 게이트 전극(106) 상측면에 형성된 버퍼 산화막(108)과, 상기 버퍼 산화막(108) 측벽에 형성된 제 1 스페이서(112)와, 상기 제 1 스페이서(112)의 측벽에 형성된 제 2 스페이서(116)과, 상기 게이트 전극(106)의 에지에 셀프얼라인하도록 상기 기판(100)의 표면 근방에 n형 불순물이 저농도로 주입된 제 1 불순물 주입영역인 LDD 영역(110)과, 상기 제 1 스페이서(112)의 에지에 셀프얼라인하도록 상기 기판(100)의 표면 근방에 p형 불순물이 중간농도로 주입된 제 2 불순물 주입영역인 포켓 주입 영역(114)과, 상기 제 2 스페이서(116)의 에지에 셀프얼라인하도록 상기 기판(100)의 표면 근방에 n형 불순물이 고농도로 주입된 제 3 불순물 주입영역인 소스/드레인 영역(118)과, 상기 버퍼 산화막(108) 상부면과 상기 소스/드레인 영역(118) 상부면에 각각 형성된 실리사이드층(120a,120b)과, 소자간 절연시키기 위한 층간 절연막(122)과, 배선 공정을 위해 층간 절연막(122) 내의 콘택홀을 통해서 상기 실리사이드층(120b)과 접촉된 금속 전극(124)으로 구성된다.
상기와 같이 구성된 본 발명에 있어서, 상기 제 1 스페이서(112)는 상기 포켓 주입 영역(114)을 형성하기 위한 마스크로 사용되며, 상기 제 2 스페이서(116)는 소스/드레인 영역(118)을 형성하기 위한 마스크로 사용된다. 그러므로, 본 발명은 기판(100) 농도를 증가시킨 포켓 주입 영역(114)이 상기 소스/드레인 영역(118)을 충분하게 둘러싼 형태로 안정하게 형성된다. 상기 안정된 영역 크기를 가지는 포켓 주입 영역(114)에 의해 본 발명은 소스/드레인 영역에서 채널에 미치는 공핍층의 영향을 최대한 감소시키며 동시에 게이트 문턱 전압이 증가되는 리버어스 쇼트 채널의 문제점도 해결한다.
도 5 내지 도 9는 본 발명에 따른 더블 스페이서를 구비한 반도체 장치의 형성 방법을 설명하기 위한 공정 순서도로서, 이를 참조하여 본 발명의 제조 방법을 설명한다. 참고적으로 본 발명의 제조 방법은 엔모스 트랜지스터를 실시예로 한다.
우선, 도 5에 나타난 바와 같이 p형 실리콘 기판(100) 내에 소자의 활성 영역을 정의하기 위한 통상의 LOCOS 공정에 따라 소자 분리 영역(102)을 형성한다. 이어서 상기 기판(100)의 활성 영역 표면에 게이트 산화막(104)을 형성하고, 그 위에 도전층을 형성한 후에 사진 및 식각 공정으로 게이트 전극(106)을 형성한다. 이어서 살기 결과물에 산화 공정을 실시하여 상기 게이트 전극(106) 상측면에 버퍼 산화막(108)을 30∼100Å 정도로 형성한다. 이어서 상기 버퍼 산화막(108)을 마스크로 하여 10∼30KeV 정도의 주입 세기로 n형 불순물인 As를 1E12∼1E14 정도로 이온 주입한다. 이로 인해 상기 기판(100)의 표면 근방에는 상기 게이트 전극(106)의 에지에 셀프얼라인되는 저농도의 LDD 영역(110)이 형성된다.
이어서 도 6에 나타난 바와 같이 상기 결과물 상부에 절연막으로서 산화막을 도포한 후에 전면 식각(etch back) 공정으로 상기 산화막을 식각하여 상기 버퍼 산화막(108) 측벽에 제 1 스페이서(112)를 형성한다. 이때, 상기 제 1 스페이서(112)는 후속 이온 주입시 포켓 주입 영역을 형성하기 위한 마스크로 사용된다.
이어서 도 7에 나타난 바와 같이 상기 제 1 스페이서(112)를 마스크로 하여 30∼50 KeV 정도의 주입 세기로 p형 불순물인 B를 1E12∼1E14 정도로 이온 주입한다. 이로 인해 상기 기판(100) 표면 근방에는 제 1 스페이서(112a,112b)의 에지에 셀프얼라인되는 중간농도의 포켓 주입 영역(114)이 형성된다.
그리고, 도 8에 나타난 바와 같이 상기 결과물 상부에 절연막으로서 산화막을 도포한 후에 전면 식각(etch back) 공정으로 상기 산화막을 식각하여 상기 제 1 스페이서(112) 측벽에 제 2 스페이서(116)를 형성한다. 이때, 상기 제 2 스페이서(116)는 후속 이온 주입시 소스/드레인 영역을 형성하기 위한 마스크로 사용된다.
이어서 도 9에 나타난 바와 같이 상기 제 2 스페이서(116)를 마스크로 하여 50∼80 KeV 정도의 주입 세기로 n형 불순물인 As를 1E15∼5E15 정도로 이온 주입한다. 이로 인해 상기 기판(100) 표면 근방에는 상기 제 2 스페이서(116)의 에지에 셀프얼라인되는 고농도의 소스/드레인 영역(118)이 형성된다. 이어서 상기 결과물에 급속 열처리 공정을 실시하여 상기 포켓 주입 영역(114)이 상기 소스/드레인 영역(118)을 충분히 둘러싼 형태로 형성되도록 한다.
이후, 통상의 제조 공정을 실시하여 상기 게이트 전극(106) 상부면과 상기 소스/드레인 영역(118) 상부면에 각각 실리사이드층(120a,120b)을 형성하고, 소자를 상호 절연시키기 위해 층간 절연막(122)을 형성하고, 배선 공정으로 층간 절연막(122) 내의 콘택홀을 통해서 상기 실리사이드층(120b)과 접촉되는 금속 전극(124)을 형성한다.
상기와 같은 제조 공정에 의한 본 발명은 상기 제 1 스페이서(112)와 제 2 스페이서(116)를 각각 형성하므로서 상기 스페이서들에 각각 셀프얼라인되는 포켓 주입 영역(114)과 소스/드레인 영역(118)은 미리 소정 거리를 두고 형성된다.
그러므로, 본 발명은 얕은 접합을 위해 실시되는 급속 열처리 공정시 짧은 확산 시간에도 불구하고 포켓 주입 영역(114)의 도펀트들이 상기 소스/드레인 영역(118)을 충분하게 둘러싼 형태로 확산된다.
본 발명은 게이트 전극의 측벽에 더블 스페이서를 구비하여 소스/드레인 영역 아래에 기판 농도를 증가시킨 포켓 주입 영역을 원하는 깊이까지 안정되게 형성하므로서 0.5∼0.3㎛의 채널 길이를 가지는 반도체 장치의 신뢰성을 향상시킬 수 있는 효과가 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아리라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.

Claims (13)

  1. 반도체 기판의 표면에 형성된 게이트 절연막;
    상기 게이트 절연막 상부에 형성된 게이트 전극;
    상기 게이트 전극의 측벽에 형성된 제 1 스페이서;
    상기 제 1 스페이서의 경사진 측벽에 형성된 제 2 스페이서;
    상기 게이트 전극의 에지에 셀프얼라인하도록 제 1 도전형 불순물이 주입되어 상기 기판 표면 근방에 얕은 접합 깊이로 형성된 제 1 불순물 주입영역;
    상기 제 1 스페이서의 에지에 셀프얼라인하도록 제 2 도전형 불순물이 주입되어 상기 기판 표면 근방에 상기 제 1 불순물 주입영역에 비해 깊은 접합 깊이로 형성된 제 2 불순물 주입영역; 및
    상기 제 2 스페이서의 에지에 셀프얼라인하도록 제 1 도전형 불순물이 주입되어 상기 제 2 불순물 주입영역 내에 중간 접합 깊이로 형성된 제 3 불순물 주입영역을 구비하는 것을 특징으로 하는 더블 스페이서를 구비한 반도체 장치.
  2. 제 1 항에 있어서, 상기 게이트 전극의 상측면은 표면 산화처리된 것을 특징으로 하는 더블 스페이서를 구비한 반도체 장치.
  3. 제 1 항에 있어서, 상기 제 1 도전형은 N형이고 제 2 도전형은 P형인 것을 특징으로 하는 더블 스페이서를 구비한 반도체 장치.
  4. 제 1 항에 있어서, 상기 제 1 도전형은 P형이고 제 2 도전형은 N형인 것을 특징으로 하는 더블 스페이서를 구비한 반도체 장치.
  5. 제 1 항에 있어서, 상기 제 1 스페이서는 절연막으로 형성된 것을 특징으로 하는 더블 스페이서를 구비한 반도체 장치.
  6. 제 1 항에 있어서, 상기 제 2 스페이서는 절연막으로 형성된 것을 특징으로 하는 더블 스페이서를 구비한 반도체 장치.
  7. 제 1 항에 있어서, 상기 제 1 불순물 주입영역은 저농도로 불순물 이온이 주입된 것을 특징으로 하는 더블 스페이서를 구비한 반도체 장치.
  8. 제 1 항에 있어서, 상기 제 2 불순물 주입 영역은 중간 농도로 불순물 이온이 주입된 것을 특징으로 하는 더블 스페이서를 구비한 반도체 장치.
  9. 제 1 항에 있어서, 상기 제 3 불순물 주입 영역은 고농도로 불순물 이온이 주입된 것을 특징으로 하는 더블 스페이서를 구비한 반도체 장치.
  10. 5 항 내지 제 6 항에 있어서, 상기 절연막은 산화막 내지 질화막인 것을 특징으로 하는 더블 스페이서를 구비한 반도체 장치.
  11. 반도체 기판 표면에 절연막 및 도전층을 순차적으로 적층한 후에 사진 및 식각 공정으로 게이트 전극을 형성하는 단계;
    상기 게이트 전극을 산화시켜서 버퍼 산화막을 형성하는 단계;
    상기 버퍼 산화막을 마스크로 하여 제 1 도전형 불순물을 저농도로 주입하여 상기 반도체 기판의 표면 근방에 얕은 접합 깊이를 가지는 제 1 불순물 주입영역을 형성하는 단계;
    상기 버퍼 산화막의 측벽에 제 1 스페이서를 형성하는 단계;
    상기 제 1 스페이서를 마스크로 하여 제 2 도전형 불순물을 중간농도로 주입하여 상기 반도체 기판의 표면 근방에 깊은 접합 깊이를 가지는 제 2 불순물 주입영역을 형성하는 단계;
    상기 제 1 스페이서의 경사진 측벽에 제 2 스페이서를 형성하는 단계; 및
    상기 제 2 스페이서를 마스크로 하여 제 1 도전형 불순물을 고농도로 주입하여 상기 제 2 불순물 주입영역 내에 중간 접합 깊이로 형성된 제 3 불순물 주입영역을 형성하는 단계를 포함하는 것을 특징으로 하는 더블 스페이서를 구비한 반도체 장치의 제조 방법.
  12. 제 11 항에 있어서, 상기 제 3 불순물 주입영역을 형성한 후에 급속 열처리 공정을 실시하는 것을 특징으로 하는 더블 스페이스를 구비한 반도체 장치의 제조 방법.
  13. 제 11 항에 있어서, 상기 제 1 및 제 2 스페이서들은 전면 식각(etch back) 공정에 의해 형성된 것을 특징으로 하는 더블 스페이서를 구비한 반도체 장치의 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100433935B1 (ko) * 2001-12-29 2004-06-04 주식회사 하이닉스반도체 모스 트랜지스터의 제조방법

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6346439B1 (en) * 1996-07-09 2002-02-12 Micron Technology, Inc. Semiconductor transistor devices and methods for forming semiconductor transistor devices
JP3684849B2 (ja) 1997-06-17 2005-08-17 セイコーエプソン株式会社 Ｍｉｓ型電界効果トランジスタを含む半導体装置及びその製造方法
JP3075225B2 (ja) * 1997-09-11 2000-08-14 日本電気株式会社 半導体装置の製造方法
TW387151B (en) * 1998-02-07 2000-04-11 United Microelectronics Corp Field effect transistor structure of integrated circuit and the manufacturing method thereof
US6072213A (en) * 1998-04-30 2000-06-06 Advanced Micro Devices, Inc. Transistor having an etchant-scalable channel length and method of making same
US6172401B1 (en) * 1998-06-30 2001-01-09 Intel Corporation Transistor device configurations for high voltage applications and improved device performance
US6274887B1 (en) 1998-11-02 2001-08-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method therefor
US7141821B1 (en) * 1998-11-10 2006-11-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an impurity gradient in the impurity regions and method of manufacture
US6235598B1 (en) * 1998-11-13 2001-05-22 Intel Corporation Method of using thick first spacers to improve salicide resistance on polysilicon gates
US6277679B1 (en) 1998-11-25 2001-08-21 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing thin film transistor
US6198131B1 (en) * 1998-12-07 2001-03-06 United Microelectronics Corp. High-voltage metal-oxide semiconductor
KR100305681B1 (ko) * 1999-10-04 2001-11-02 윤종용 반도체소자 및 그 제조방법
US6646287B1 (en) * 1999-11-19 2003-11-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with tapered gate and insulating film
JP4897146B2 (ja) * 2001-03-02 2012-03-14 ルネサスエレクトロニクス株式会社 半導体装置の製造方法、および半導体装置
KR100361534B1 (en) * 2001-03-28 2002-11-23 Hynix Semiconductor Inc Method for fabricating transistor
JP4771607B2 (ja) * 2001-03-30 2011-09-14 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US6686248B1 (en) * 2001-04-03 2004-02-03 Advanced Micro Devices, Inc. Method of fabricating a semiconductor device having a MOS transistor with a high dielectric constant material
KR100416377B1 (ko) * 2001-06-02 2004-01-31 삼성전자주식회사 ㄴ 자형 스페이서를 이용하는 반도체 트랜지스터 및 그제조 방법
US6911695B2 (en) * 2002-09-19 2005-06-28 Intel Corporation Transistor having insulating spacers on gate sidewalls to reduce overlap between the gate and doped extension regions of the source and drain
JP2004207498A (ja) * 2002-12-25 2004-07-22 Texas Instr Japan Ltd 半導体装置およびその製造方法
JP4813757B2 (ja) * 2003-02-14 2011-11-09 オンセミコンダクター・トレーディング・リミテッド 半導体装置
US6967143B2 (en) * 2003-04-30 2005-11-22 Freescale Semiconductor, Inc. Semiconductor fabrication process with asymmetrical conductive spacers
US7192876B2 (en) * 2003-05-22 2007-03-20 Freescale Semiconductor, Inc. Transistor with independent gate structures
US6939770B1 (en) * 2003-07-11 2005-09-06 Advanced Micro Devices, Inc. Method of fabricating semiconductor device having triple LDD structure and lower gate resistance formed with a single implant process
KR100574948B1 (ko) * 2003-08-23 2006-04-28 삼성전자주식회사 기생 캐패시턴스가 감소된 반도체 메모리 소자 및 그제조방법
JP2005136351A (ja) * 2003-10-31 2005-05-26 Fujitsu Ltd 半導体装置及びその製造方法
US20050275034A1 (en) * 2004-04-08 2005-12-15 International Business Machines Corporation A manufacturable method and structure for double spacer cmos with optimized nfet/pfet performance
KR100683852B1 (ko) * 2004-07-02 2007-02-15 삼성전자주식회사 반도체 소자의 마스크롬 소자 및 그 형성 방법
KR101115092B1 (ko) * 2004-07-29 2012-02-28 인텔렉츄얼 벤처스 투 엘엘씨 전하운송효율을 향상시키기 위한 이미지 센서 및 제조 방법
US20060040481A1 (en) * 2004-08-17 2006-02-23 Bor-Wen Chan Methods and structures for preventing gate salicidation and for forming source and drain salicidation and for forming semiconductor device
KR100650369B1 (ko) * 2004-10-01 2006-11-27 주식회사 하이닉스반도체 폴리실리콘부유측벽을 갖는 비휘발성메모리장치 및 그제조 방법
US7169676B1 (en) * 2005-05-23 2007-01-30 Advanced Micro Devices, Inc. Semiconductor devices and methods for forming the same including contacting gate to source
US7569896B2 (en) * 2006-05-22 2009-08-04 Taiwan Semiconductor Manufacturing Company, Ltd. Transistors with stressed channels
US7364957B2 (en) * 2006-07-20 2008-04-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for semiconductor device with improved source/drain junctions
WO2010029681A1 (ja) * 2008-09-10 2010-03-18 パナソニック株式会社 半導体装置及びその製造方法
CN104465377B (zh) * 2013-09-17 2018-10-16 中芯国际集成电路制造(上海)有限公司 Pmos晶体管及其形成方法
JP6723775B2 (ja) * 2016-03-16 2020-07-15 エイブリック株式会社 半導体装置および半導体装置の製造方法
US20200411688A1 (en) * 2019-06-27 2020-12-31 Nanya Technology Corporation Semiconductor device with anti-hot electron effect capability
US11443980B2 (en) * 2019-09-27 2022-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating semiconductor device with metal pad extending into top metal layer

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2551127B2 (ja) * 1989-01-07 1996-11-06 三菱電機株式会社 Ｍｉｓ型半導体装置およびその製造方法
JP2940880B2 (ja) * 1990-10-09 1999-08-25 三菱電機株式会社 半導体装置およびその製造方法
US5091763A (en) * 1990-12-19 1992-02-25 Intel Corporation Self-aligned overlap MOSFET and method of fabrication
KR930010124B1 (ko) * 1991-02-27 1993-10-14 삼성전자 주식회사 반도체 트랜지스터의 제조방법 및 그 구조
US5498555A (en) * 1994-11-07 1996-03-12 United Microelectronics Corporation Method of making LDD with polysilicon and dielectric spacers
US5710450A (en) * 1994-12-23 1998-01-20 Intel Corporation Transistor with ultra shallow tip and method of fabrication
US5716866A (en) * 1995-08-30 1998-02-10 Motorola, Inc. Method of forming a semiconductor device
US5719425A (en) * 1996-01-31 1998-02-17 Micron Technology, Inc. Multiple implant lightly doped drain (MILDD) field effect transistor

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100433935B1 (ko) * 2001-12-29 2004-06-04 주식회사 하이닉스반도체 모스 트랜지스터의 제조방법

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Publication number Publication date
US6207519B1 (en) 2001-03-27
KR100302187B1 (ko) 2001-11-22
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US5929483A (en) 1999-07-27

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