JP2004207498A - 半導体装置およびその製造方法 - Google Patents

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宰器 保立
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Abstract

【課題】２重のサイドウォール絶縁膜を有する高耐圧ＭＯＳトランジスタを有し、電気特性の劣化を抑制できる半導体装置とその製造方法を提供する。
【解決手段】半導体基板１０上に形成されたゲート絶縁膜２１およびゲート電極２２と、ゲート絶縁膜の少なくとも一部の上層であってゲート電極の両側部に形成された内側サイドウォール絶縁膜２５と、ゲート絶縁膜の少なくとも一部の上層であって内側サイドウォール絶縁膜の両側部に形成された外側サイドウォール絶縁膜２６と、導電性不純物を低濃度に含有し、内側サイドウォール絶縁膜および外側サイドウォール絶縁膜の下部に相当する半導体基板中において形成された低濃度不純物領域２３と、導電性不純物を低濃度不純物領域より高濃度に含有し、外側サイドウォール絶縁膜の両側部の下部に相当する半導体基板中において形成された高濃度不純物領域２７とを有する構成のトランジスタとする。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置およびその製造方法に関し、特に耐圧の異なる２種類の電界効果トランジスタを有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
ＭＯＳ（金属−酸化膜−半導体積層）電界効果トランジスタは、半導体装置に用いられる基本的な素子として広く用いられている。
高耐圧ＩＣ（集積回路）内においては、例えば１０〜２０Ｖ程度の中〜高電圧で駆動できるＭＯＳトランジスタ（以降、高耐圧ＭＯＳトランジスタとも称する）が用いられる。
【０００３】
低電圧駆動用のＭＯＳトランジスタと製造プロセス上の整合性を有するように、ゲート電極の側部に２重のサイドウォール絶縁膜を有する構成の高耐圧ＭＯＳトランジスタが提案されている。
【０００４】
図１２は、上記の従来例に係る半導体装置の断面図である。
素子分離絶縁膜１４０により区切られたｐ型半導体基板１１０の第１チャネル形成領域となる活性領域上に、例えば酸化シリコンからなる第１ゲート絶縁膜１１１が形成されており、その上層に例えばポリシリコンからなる第１ゲート電極１１２が形成されている。
第１ゲート電極１１２の両側部には、例えば酸化シリコンからなる第１内側サイドウォール絶縁膜１１４と第１外側サイドウォール絶縁膜１１６が形成されている。
第１内側サイドウォール絶縁膜１１４の下部に相当する半導体基板１１０中において、第１チャネル形成領域に接続するように、ｎ型不純物を低濃度に含有する第１低濃度不純物領域１１３が形成されている。
さらに、第１外側サイドウォール絶縁膜１１６の下部およびその両側部の下部に相当する半導体基板１１０中において、第１低濃度不純物領域１１３に接続するように、ｎ型不純物を高濃度に含有する第１高濃度不純物領域１１５が形成されている。
以上で、低電圧駆動用のＭＯＳトランジスタＴＲ１が構成されている。
【０００５】
一方、素子分離絶縁膜１４０により区切られたｐ型半導体基板１１０の第２チャネル形成領域となる活性領域上に、例えば酸化シリコンからなる第２ゲート絶縁膜１２１が形成されており、その上層に例えばポリシリコンからなる第２ゲート電極１２２が形成されている。
第２ゲート電極１２２の両側部には、例えば酸化シリコンからなる第２内側サイドウォール絶縁膜１２５と第２外側サイドウォール絶縁膜１２６が形成されている。
第２内側サイドウォール絶縁膜１２５および第２外側サイドウォール絶縁膜１２６の下部に相当する半導体基板１１０中において、第２チャネル形成領域に接続するように、ｎ型不純物を低濃度に含有する第２低濃度不純物領域１２３が形成されている。
さらに、第２外側サイドウォール絶縁膜１２６の両側部の下部に相当する半導体基板１１０中において、第２低濃度不純物領域１２３に接続するように、ｎ型不純物を高濃度に含有する第２高濃度不純物領域１２７が形成されている。
また、ｎ型の導電性不純物を第２低濃度不純物領域１２３より低濃度に含有し、第２低濃度不純物領域１２３および第２高濃度不純物領域１２７より深くかつ第２低濃度不純物領域１２３の前記第２チャネル形成領域側端部よりも第２チャネル形成領域側に張り出すように形成された第３低濃度不純物領域１２４が設けられている。
以上で、例えば１０〜２０Ｖ程度の中電圧から高電圧で駆動できる、高耐圧ＭＯＳトランジスタＴＲ２が構成されている。
【０００６】
上記の半導体装置は、例えば以下のように製造される。
まず、ｐ型の半導体基板１１０の第１チャネル形成領域を有する第１トランジスタ形成領域において第１ゲート絶縁膜１１１を形成し、第２トランジスタ形成領域に第２ゲート絶縁膜１２１を形成する。
次に、第１ゲート絶縁膜１１１上に第１ゲート電極１１２を形成し、第２ゲート絶縁膜１２１上に第２ゲート電極１２２を形成する。
次に、第１トランジスタ形成領域において、第１ゲート電極１１２をマスクとしてｎ型不純物を低濃度にイオン注入し、第１低濃度不純物領域１１３を形成する。
次に、第２トランジスタ形成領域において、第２ゲート電極１２２をマスクとしてｎ型不純物を低濃度にイオン注入し、第２低濃度不純物領域１２３を形成し、さらに半導体基板を例えば４５度傾けて斜めにイオンを注入することにより、第３低濃度不純物領域１２４を形成する。
【０００７】
次に、例えばＣＶＤ法により全面に酸化シリコンを堆積させ、続けて全面にエッチバックすることで、第１ゲート電極１１２の両側部に第１内側サイドウォール絶縁膜１１４を形成し、第２ゲート電極１２２の両側部に第２内側サイドウォール絶縁膜１２５を形成する。
次に、第１トランジスタ形成領域において、第１内側サイドウォール絶縁膜１１４をマスクとしてｎ型不純物を高濃度にイオン注入し、第１高濃度不純物領域１１５を形成する。
【０００８】
次に、例えばＣＶＤ法により全面に酸化シリコンを堆積させ、続けて全面にエッチバックすることで、第１内側サイドウォール絶縁膜１１４の両側部に第１外側サイドウォール絶縁膜１１６を形成し、第２内側サイドウォール絶縁膜１２５の両側部に第２外側サイドウォール絶縁膜１２６を形成する。
次に、第２トランジスタ形成領域において、第２内側サイドウォール絶縁膜１２５および第２外側サイドウォール絶縁膜１２６をマスクとしてｎ型不純物を高濃度にイオン注入し、第２高濃度不純物領域１２７を形成する。
以上で、図１２に示す構成の半導体装置を製造することができる。
【０００９】
【発明が解決しようとする課題】
しかしながら、低電圧駆動用のＭＯＳトランジスタと製造プロセス上の整合性を有する２重のサイドウォール絶縁膜を有する高耐圧ＭＯＳトランジスタにおいては、第２ゲート電極１２２の両側部に第２内側サイドウォール絶縁膜１２５を形成するためにエッチング時に、裸の基板が露出することや基板の表層部分が除去されてしまうことにより、下記のように電気特性が劣化してしまうという問題があった。
この問題は、ｎチャネル型とｐチャネル型の高耐圧ＭＯＳトランジスタに共通の問題である。
【００１０】
第１に、上記の高耐圧ＭＯＳトランジスタにおいてはゲート電圧ＶＧを０Ｖとし、正のドレイン電圧ＶＤを印加したときのドレイン漏れ電流が大きいという問題がある。
図１３（Ａ）はソース・ドレイン領域を拡大した模式断面図である。第２ゲート電極１２２の両側部に第２内側サイドウォール絶縁膜１２５を形成するためにエッチング時に、半導体基板１１０が露出あるいは表層部分が除去されてしまい、結構欠陥の導入や汚染物の飛来により、第２低濃度不純物領域１２３中に欠陥／汚染部ＤＣが形成される。
図１３（Ｂ）は図１３（Ａ）の断面のチャネル方向におけるエネルギーバンドを示す模式図であり、半導体基板１１０、第３低濃度不純物領域１２４、第２低濃度不純物領域１２３、第２高濃度不純物領域１２７の各領域の伝導帯Ｅｃと価電子帯Ｅｖを示している。上記のように形成された第２低濃度不純物領域１２３中の欠陥／汚染部ＤＣに起因して、禁制帯中に欠陥準位が形成され、これが再結合／生成中心ＲＧＣとなる。再結合／生成中心ＲＧＣは電子−正孔対の生成を媒介し、再結合／生成中心ＲＧＣが存在しない場合に比較して指数関数的に電子−正孔対が増加する。生成された電子ｅと正孔ｈは逆バイアスされた第２低濃度不純物領域１２３の空乏層内の電界により、それぞれ逆方向に空間分離されてドリフト電流となり、ドレイン漏れ電流として観測される。
なお、第２高濃度不純物領域１２７においても同様に基板の露出や表層部分の除去が発生し、欠陥／汚染部ＤＣが形成されて再結合／生成中心ＲＧＣとなるが、不純物濃度が十分高いために、この領域では横方向電界が極めて小さく、ドレイン漏れ電流の増大には実質的に寄与しない。
【００１１】
第２に、上記の高耐圧ＭＯＳトランジスタの低濃度不純物領域により高耐圧トランジスタを直列接続したときのカットオフソース電圧が低下するという問題がある。
図１４（Ａ）は低濃度不純物領域により直列接続した２つの高耐圧ＭＯＳトランジスタ（ＴＲ２ａ，ＴＲ２ｂ）の断面図である。
各高耐圧ＭＯＳトランジスタ（ＴＲ２ａ，ＴＲ２ｂ）の構成は図１２に示す高耐圧ＭＯＳトランジスタＴＲ２と同様であるが、２つの高耐圧ＭＯＳトランジスタ（ＴＲ２ａ，ＴＲ２ｂ）を直列に接続する部分に第２高濃度不純物領域が形成されておらず、第２低濃度不純物領域１２３および第３低濃度不純物領域１２４のみで構成されている。
図１４（Ｂ）は図１４（Ａ）の等価回路図である。チャネル形成領域を有する基板Ｂに形成された高耐圧ＭＯＳトランジスタ（ＴＲ２ａ，ＴＲ２ｂ）は、それぞれゲート電極（Ｇ１，Ｇ２）を有し、一方の高耐圧ＭＯＳトランジスタＴＲ２ａの高濃度不純物領域がドレインＤとなり、他方の高耐圧ＭＯＳトランジスタＴＲ２ｂの高濃度不純物領域がソースＳとなる。
上記の構成において、高いドレイン−基板間電圧ＶＤＢを印加した場合、ドレイン電流が小さくなり、見かけ上基板効果が大きくなる。これは、両高耐圧ＭＯＳトランジスタ（ＴＲ２ａ，ＴＲ２ｂ）を接続する部分における第２低濃度不純物領域１２３の表層の最も不純物濃度の高い部分がエッチングにより除去され、高抵抗となるためで、ドレイン−基板間電圧ＶＤＢをさらに高くした場合には、基板−第３低濃度不純物領域のｐｎ接合の空乏層Ｖが基板表面にまで達し、ドレイン接合がピンチオフ状態となる。第２低濃度不純物領域１２３の表層部分が除去されたことにより、ドレイン部が寄生接合型電界効果トランジスタＰＪのチャネルとしてより強く作用し、ドレイン抵抗を上げていることになる。このため、より低いソース電位でオン電流が急激に減少し、カットオフソース電圧が低下してしまう。
【００１２】
本発明は上記の状況に鑑みてなされたものであり、従って本発明の目的は、低電圧駆動用のＭＯＳトランジスタと製造プロセス上の整合性を有する２重のサイドウォール絶縁膜を有する高耐圧ＭＯＳトランジスタを有し、ドレイン漏れ電流の増大やカットオフソース電圧の低下などの電気特性の劣化を抑制できる半導体装置およびその製造方法を提供することである。
【００１３】
【課題を解決するための手段】
上記の目的を達成するため、本発明の半導体装置は、耐圧が異なる第１トランジスタと第２トランジスタを有する半導体装置であって、前記第１トランジスタは、第１導電型の半導体基板の第１トランジスタ形成領域に形成され、前記半導体基板に形成された第１チャネル形成領域と、前記第１チャネル形成領域における前記半導体基板上に形成された第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成された第１ゲート電極と、前記第１ゲート電極の両側部に形成された第１内側サイドウォール絶縁膜と、前記第１内側サイドウォール絶縁膜の両側部に形成された第１外側サイドウォール絶縁膜と、第２導電型の導電性不純物を低濃度に含有し、前記第１内側サイドウォール絶縁膜の下部に相当する前記半導体基板中において前記第１チャネル形成領域に接続するように形成された第１低濃度不純物領域と、第２導電型の導電性不純物を前記第１低濃度不純物領域より高濃度に含有し、前記第１外側サイドウォール絶縁膜の下部および前記第１外側サイドウォール絶縁膜の両側部の下部に相当する前記半導体基板中において前記第１低濃度不純物領域に接続するように形成された第１高濃度不純物領域とを有し、前記第２トランジスタは、前記第１導電型の半導体基板の第２トランジスタ形成領域に形成され、前記半導体基板に形成された第２チャネル形成領域と、前記第２チャネル形成領域における前記半導体基板上に形成された第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成された第２ゲート電極と、前記第２ゲート絶縁膜の少なくとも一部の上層であって前記第２ゲート電極の両側部に形成された第２内側サイドウォール絶縁膜と、前記第２ゲート絶縁膜の少なくとも一部の上層であって前記第２内側サイドウォール絶縁膜の両側部に形成された第２外側サイドウォール絶縁膜と、第２導電型の導電性不純物を低濃度に含有し、前記第２内側サイドウォール絶縁膜および前記第２外側サイドウォール絶縁膜の下部に相当する前記半導体基板中において前記第２チャネル形成領域に接続するように形成された第２低濃度不純物領域と、第２導電型の導電性不純物を前記第２低濃度不純物領域より高濃度に含有し、前記第２外側サイドウォール絶縁膜の両側部の下部に相当する前記半導体基板中において前記第２低濃度不純物領域に接続するように形成された第２高濃度不純物領域とを有する。
【００１４】
上記の本発明の半導体装置は、好適には、前記第２トランジスタが、第２導電型の導電性不純物を前記第２低濃度不純物領域より低濃度に含有し、前記第２低濃度不純物領域および前記第２高濃度不純物領域より深くかつ前記第２低濃度不純物領域の前記第２チャネル形成領域側端部よりも前記第２チャネル形成領域側に張り出すように形成された第３低濃度不純物領域をさらに有する。
【００１５】
上記の本発明の半導体装置は、好適には、前記第２トランジスタとして、直列に接続された少なくとも２個の第２トランジスタを有し、一方の第２トランジスタの他方の第２トランジスタ側の前記第２外側サイドウォール絶縁膜と、前記他方の第２トランジスタの前記一方の第２トランジスタ側の前記第２外側サイドウォール絶縁膜とが接するように配置されている。
さらに好適には、前記一方の第２トランジスタと前記他方の第２トランジスタが、前記第２低濃度不純物領域により、あるいは、第２導電型の導電性不純物を前記第２低濃度不純物領域より低濃度に含有し、前記第２低濃度不純物領域より深くかつ前記第２低濃度不純物領域の前記第２チャネル形成領域側端部よりも前記第２チャネル形成領域側に張り出すように形成された第３低濃度不純物領域と前記第２低濃度不純物領域により、接続されている。
【００１６】
上記の本発明の半導体装置は、第２トランジスタにおいて、第２内側サイドウォール絶縁膜と第２外側サイドウォール絶縁膜が、それぞれ第２ゲート絶縁膜の少なくとも一部の上層に形成されている。
従って、製造プロセスにおいて、第２内側サイドウォール絶縁膜を形成するためにエッチング後において第２外側サイドウォール絶縁膜が形成される領域における半導体基板の表面が露出されたり、表層部分が除去されることがない構造であり、第２外側サイドウォール絶縁膜の下部に相当する領域の半導体基板には結構欠陥の導入や汚染物の飛来がなく、第２低濃度不純物領域中に欠陥／汚染部が形成されず、換言すれば再結合／生成中心が形成されないことになり、ドレイン漏れ電流の増大という電気特性の劣化を抑制できる。
また、高耐圧ＭＯＳトランジスタの低濃度不純物領域により直列接続した構成においても、両高耐圧ＭＯＳトランジスタを接続する部分における第２低濃度不純物領域の表層部分の除去がなされていないので、ドレイン抵抗の上昇が防止され、カットオフソース電圧の低下という電気特性の劣化を抑制できる。
【００１７】
さらに上記の目的を達成するため、本発明の半導体装置は、第１導電型の半導体基板に形成されたチャネル形成領域と、前記チャネル形成領域における前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート絶縁膜の少なくとも一部の上層であって前記ゲート電極の両側部に形成された内側サイドウォール絶縁膜と、前記ゲート絶縁膜の少なくとも一部の上層であって前記内側サイドウォール絶縁膜の両側部に形成された外側サイドウォール絶縁膜と、第２導電型の導電性不純物を低濃度に含有し、前記内側サイドウォール絶縁膜および前記外側サイドウォール絶縁膜の下部に相当する前記半導体基板中において前記チャネル形成領域に接続するように形成された低濃度不純物領域と、第２導電型の導電性不純物を前記低濃度不純物領域より高濃度に含有し、前記外側サイドウォール絶縁膜の両側部の下部に相当する前記半導体基板中において前記低濃度不純物領域に接続するように形成された高濃度不純物領域とを有し、トランジスタが構成されている。
【００１８】
上記の本発明の半導体装置は、高耐圧に適用できるトランジスタにおいて、内側サイドウォール絶縁膜と外側サイドウォール絶縁膜が、それぞれゲート絶縁膜の少なくとも一部の上層に形成されており、内側サイドウォール絶縁膜を形成するためにエッチング後に半導体基板が露出されたり、表層部分が除去されることがない構造であり、ドレイン漏れ電流の増大や直列接続した構成でのカットオフソース電圧の低下という電気特性の劣化を抑制できる。
【００１９】
さらに上記の目的を達成するため、本発明の半導体装置の製造方法は、耐圧が異なる第１トランジスタと第２トランジスタを有する半導体装置の製造方法であって、第１トランジスタ形成領域に第１チャネル形成領域を備え、第２トランジスタ形成領域に第２チャネル形成領域を備える第１導電型の半導体基板上に、第１トランジスタ形成領域において第１ゲート絶縁膜を形成し、第２トランジスタ形成領域に第２ゲート絶縁膜を形成する工程と、第１トランジスタ形成領域において、前記第１ゲート絶縁膜上に第１ゲート電極を形成し、第２トランジスタ形成領域において、前記第２ゲート絶縁膜上に第２ゲート電極を形成する工程と、第１トランジスタ形成領域において、前記第１ゲート電極をマスクとして前記半導体基板中に第２導電型の導電性不純物を低濃度に導入し、前記第１チャネル形成領域に接続するように、第１低濃度不純物領域を形成する工程と、第２トランジスタ形成領域において、前記第２ゲート電極をマスクとして前記半導体基板中に第２導電型の導電性不純物を低濃度に導入し、前記第２チャネル形成領域に接続するように、第２低濃度不純物領域を形成する工程と、第１トランジスタ形成領域において前記第１ゲート電極の両側部に第１内側サイドウォール絶縁膜を形成し、第２トランジスタ形成領域において前記第２ゲート絶縁膜の少なくとも一部の上層であって前記第２ゲート電極の両側部に第２内側サイドウォール絶縁膜を形成する工程と、第１トランジスタ形成領域において、第１内側サイドウォール絶縁膜をマスクとして前記半導体基板中に第２導電型の導電性不純物を高濃度に導入し、前記第１低濃度不純物領域に接続するように、第１高濃度不純物領域を形成する工程と、第１トランジスタ形成領域において前記第１内側サイドウォール絶縁膜の両側部に第１外側サイドウォール絶縁膜を形成し、第２トランジスタ形成領域において前記第２ゲート絶縁膜の少なくとも一部の上層であって前記第２内側サイドウォール絶縁膜の両側部に第２外側サイドウォール絶縁膜を形成する工程と、第２トランジスタ形成領域において、第２内側サイドウォール絶縁膜および第２外側サイドウォール絶縁膜をマスクとして前記半導体基板中に第２導電型の導電性不純物を高濃度に導入し、前記第２低濃度不純物領域に接続するように、第２高濃度不純物領域を形成する工程とを有する。
【００２０】
上記の本発明の半導体装置の製造方法は、好適には、前記第１内側サイドウォール絶縁膜および前記第２内側サイドウォール絶縁膜を形成する工程の前に、前記第２トランジスタ形成領域において、前記半導体基板に対して斜めに、前記第２ゲート電極をマスクとして前記半導体基板中に第２導電型の導電性不純物を前記第２低濃度不純物領域より低濃度に導入し、前記第２低濃度不純物領域より深くかつ前記第２低濃度不純物領域の前記第２チャネル形成領域側端部よりも前記第２チャネル形成領域側に張り出すように、第３低濃度不純物領域を形成する工程をさらに有する。
【００２１】
上記の本発明の半導体装置の製造方法は、好適には、前記第１内側サイドウォール絶縁膜および前記第２内側サイドウォール絶縁膜を形成する工程が、前記第２内側サイドウォール絶縁膜の両側部における前記第２ゲート絶縁膜の少なくとも一部を残し、前記第１内側サイドウォール絶縁膜の両側部における前記第１ゲート絶縁膜を完全に除去した時点で終了するエッチング工程を含む。
【００２２】
上記の本発明の半導体装置の製造方法は、耐圧が異なる第１トランジスタと第２トランジスタを有する半導体装置の製造において、第２ゲート電極の両側部に第２内側サイドウォール絶縁膜を形成するときに第２ゲート絶縁膜の少なくとも一部の上層に形成し、また、第２内側サイドウォール絶縁膜の両側部に第２外側サイドウォール絶縁膜を形成するときに第２ゲート絶縁膜の少なくとも一部の上層に形成する。
これは、例えば、第２内側サイドウォール絶縁膜を形成するためのエッチング工程において、第１内側サイドウォール絶縁膜の両側部における前記第１ゲート絶縁膜を完全に除去した時点で終了し、第２内側サイドウォール絶縁膜の両側部における第２ゲート絶縁膜の少なくとも一部を残すことにより実現される。
上記のように、第２トランジスタ形成領域において、第２内側サイドウォール絶縁膜を形成するためのエッチング後に半導体基板が露出されたり、表層部分が除去されることがないので、ドレイン漏れ電流の増大や、直列接続した構成におけるカットオフソース電圧の低下という電気特性の劣化を抑制できる。
【００２３】
さらに上記の目的を達成するため、本発明の半導体装置の製造方法は、トランジスタを有する半導体装置の製造方法であって、チャネル形成領域を有する第１導電型の半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板中に第２導電型の導電性不純物を低濃度に導入し、前記チャネル形成領域に接続するように低濃度不純物領域を形成する工程と、前記ゲート電極の両側部に内側サイドウォール絶縁膜を形成する工程と、前記内側サイドウォール絶縁膜の両側部に外側サイドウォール絶縁膜を形成する工程と、前記内側サイドウォール絶縁膜および前記外側サイドウォール絶縁膜をマスクとして前記半導体基板中に第２導電型の導電性不純物を高濃度に導入し、前記低濃度不純物領域に接続するように、高濃度不純物領域を形成する工程とを有する。
【００２４】
上記の本発明の半導体装置の製造方法は、ゲート電極の両側部に内側サイドウォール絶縁膜を形成するときにゲート絶縁膜の少なくとも一部の上層に形成し、また、内側サイドウォール絶縁膜の両側部に外側サイドウォール絶縁膜を形成するときにゲート絶縁膜の少なくとも一部の上層に形成する。
内側サイドウォール絶縁膜を形成するためのエッチング後に半導体基板が露出されたり、表層部分が除去されることがないので、ドレイン漏れ電流の増大や、直列接続した構成におけるカットオフソース電圧の低下という電気特性の劣化を抑制できる。
【００２５】
【発明の実施の形態】
以下に、本発明に係る半導体装置およびその製造方法の実施の形態について、図面を参照して説明する。
【００２６】
第１実施形態
図１は、本実施形態に係る半導体装置の断面図である。
本実施形態に係る半導体装置は、低電圧駆動用のＭＯＳトランジスタ（第１トランジスタ）ＴＲ１と高電圧駆動用のＭＯＳトランジスタ（第２トランジスタ）ＴＲ２を有する。
例えばＬＯＣＯＳ法による素子分離絶縁膜４０により区切られたｐ型半導体基板１０の第１チャネル形成領域となる活性領域上に、例えば酸化シリコンからなる膜厚が５〜１０ｎｍ程度の第１ゲート絶縁膜１１が形成されており、その上層に例えばポリシリコンからなる第１ゲート電極１２が形成されている。
第１ゲート電極１２の両側部には、第１内側サイドウォール絶縁膜１４と第１外側サイドウォール絶縁膜１６が形成されており、これらはともに例えば酸化シリコンから構成され、第１内側サイドウォール絶縁膜１４の幅は例えば０．１μｍであり、第１外側サイドウォール絶縁膜１６の幅は例えば０．５μｍである。第１内側サイドウォール絶縁膜１４の下部に相当する半導体基板１０中において、第１チャネル形成領域に接続するように、ｎ型不純物を低濃度に含有する第１低濃度不純物領域１３（ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域とも呼ばれる）が形成されている。
さらに、第１外側サイドウォール絶縁膜１６の下部およびその両側部の下部に相当する半導体基板１０中において、第１低濃度不純物領域１３に接続するように、ｎ型不純物を高濃度に含有する第１高濃度不純物領域１５（ソース・ドレイン（ＳＤ）領域とも呼ばれる）が形成されている。
以上で、低電圧駆動用のＭＯＳトランジスタＴＲ１が構成されている。
【００２７】
一方、素子分離絶縁膜４０により区切られたｐ型半導体基板１０の第２チャネル形成領域となる活性領域上に、例えば酸化シリコンからなる膜厚が２５〜５０ｎｍ程度の第２ゲート絶縁膜２１が形成されており、その上層に例えばポリシリコンからなる第２ゲート電極２２が形成されている。
第２ゲート電極２２の両側部には、第２内側サイドウォール絶縁膜２５と第２外側サイドウォール絶縁膜２６が、第２ゲート絶縁膜２１の少なくとも一部の上層に、それぞれ形成されている。第２外側サイドウォール絶縁膜２６の下部における部分の第２ゲート絶縁膜２１の膜厚は、第２ゲート電極２２と第２内側サイドウォール絶縁膜２５の下部における部分の第２ゲート絶縁膜２１の膜厚よりも、例えば第１ゲート電極１１の膜厚相当分薄く形成されている。
第２内側サイドウォール絶縁膜２５と第２外側サイドウォール絶縁膜２６はともに例えば酸化シリコンから構成され、上記と同様に、第２内側サイドウォール絶縁膜２５の幅は例えば０．１μｍであり、第２外側サイドウォール絶縁膜２６の幅は例えば０．５μｍである。
第２内側サイドウォール絶縁膜２５および第２外側サイドウォール絶縁膜２６の下部に相当する半導体基板１０中において、第２チャネル形成領域に接続するように、ｎ型不純物を低濃度に含有する第２低濃度不純物領域２３（ＬＤＤ領域とも呼ばれる）が形成されている。
さらに、第２外側サイドウォール絶縁膜２６の両側部の下部に相当する半導体基板１０中において、第２低濃度不純物領域２３に接続するように、ｎ型不純物を高濃度に含有する第２高濃度不純物領域２７（ソース・ドレイン領域とも呼ばれる）が形成されている。
またさらに、ｎ型の導電性不純物を第２低濃度不純物領域２３より低濃度に含有し、第２低濃度不純物領域２３および第２高濃度不純物領域２７より深くかつ第２低濃度不純物領域２３の前記第２チャネル形成領域側端部よりも第２チャネル形成領域側に張り出すように形成された第３低濃度不純物領域２４（ＤＤＤ（Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ Ｄｒａｉｎ）領域とも呼ばれる）が設けられている。
以上で、１０〜２０Ｖ程度の中電圧から高電圧で駆動できる、高耐圧ＭＯＳトランジスタＴＲ２が構成されている。
【００２８】
図２（Ａ）は本実施形態に係る半導体装置の高耐圧ＭＯＳトランジスタＴＲ２のソース・ドレイン領域を拡大した模式断面図である。
第２内側サイドウォール絶縁膜２５と第２外側サイドウォール絶縁膜２６がそれぞれ第２ゲート絶縁膜２１の少なくとも一部の上層に形成されている。
従って、製造プロセスにおいて、第２内側サイドウォール絶縁膜２５を形成するためのエッチング後において第２外側サイドウォール絶縁膜２６が形成される領域における半導体基板１０の表面が露出されたり、表層部分が除去されることがない構造であり、この領域における結構欠陥の導入や汚染物の飛来がなく、第２低濃度不純物領域２３中に欠陥／汚染部ＤＣが形成されない。
図２（Ｂ）は図２（Ａ）の断面のチャネル方向におけるエネルギーバンドを示す模式図であり、半導体基板１０、第３低濃度不純物領域２４、第２低濃度不純物領域２３、第２高濃度不純物領域２７の各領域の伝導帯Ｅｃと価電子帯Ｅｖを示している。上記のように形成された第２低濃度不純物領域２３において禁制帯中に再結合／生成中心ＲＧＣとなる欠陥準位がないので、ドレイン漏れ電流を抑制することができる。
なお、第２高濃度不純物領域においては欠陥／汚染部ＤＣが形成されて再結合／生成中心ＲＧＣとなるが、不純物濃度が十分高いために、この領域では横方向電界が極めて小さく、ドレイン漏れ電流の増大には実質的に寄与しない。
【００２９】
上記の本実施形態に係る半導体装置では、高耐圧ＭＯＳトランジスタＴＲ２において、第２内側サイドウォール絶縁膜２５と第２外側サイドウォール絶縁膜２６がそれぞれ第２ゲート絶縁膜２１の少なくとも一部の上層に形成されており、第２外側サイドウォール絶縁膜２６の下部に相当する領域の半導体基板１０には結構欠陥の導入や汚染物の飛来がなく、第２低濃度不純物領域２３中に欠陥／汚染部が形成されず、換言すれば再結合／生成中心が形成されないことになり、ドレイン漏れ電流の増大という電気特性の劣化を抑制できる。
【００３０】
次に、上記の本実施形態に係る半導体装置の製造方法について説明する。
まず、図３（Ａ）に示すように、第１トランジスタ形成領域Ｒ１に第１チャネル形成領域を備え、第２トランジスタ形成領域Ｒ２に第２チャネル形成領域を備えるｐ型シリコン半導体基板１０上に、例えば熱酸化法により、第１トランジスタ形成領域Ｒ１において例えば膜厚が５〜１０ｎｍの第１ゲート絶縁膜１１を形成し、第２トランジスタ形成領域Ｒ２において例えば膜厚が２５〜５０ｎｍの第２ゲート絶縁膜２１を形成する。
【００３１】
次に、図３（Ｂ）に示すように、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりポリシリコンを堆積させ、フォトリソグラフィー工程によりゲート電極のパターンのレジスト膜をパターニングし、ＲＩＥ（反応性イオンエッチング）などのエッチングを施してゲート電極の形状にパターン加工して、第１トランジスタ形成領域Ｒ１において、第１ゲート絶縁膜１１上に第１ゲート電極１２を形成し、第２トランジスタ形成領域Ｒ２において、第２ゲート絶縁膜２１上に第２ゲート電極２２を形成する。
ゲート電極形成のためのオーバーエッチングにより、第１ゲート絶縁膜１１と第２ゲート絶縁膜２１はそれぞれゲート電極の下部を除く部分で若干薄膜化する。
【００３２】
次に、図４（Ａ）に示すように、第２トランジスタ形成領域Ｒ２をレジスト膜３０で保護し、第１トランジスタ形成領域Ｒ１において、第１ゲート電極１２をマスクとしてｎ型不純物を低濃度にイオン注入し、第１低濃度不純物領域１３を形成する。
次に、図４（Ｂ）に示すように、第１トランジスタ形成領域Ｒ１をレジスト膜３１で保護し、第２トランジスタ形成領域Ｒ２において、第２ゲート電極２２をマスクとしてｎ型不純物を低濃度にイオン注入し、第２低濃度不純物領域２３を形成する。
さらに、第２ゲート電極２２をマスクとして、半導体基板を例えば４５度傾けて、ｎ型不純物を第２低濃度不純物領域２３よりも低濃度にイオン注入し、第２低濃度不純物領域２３より深くかつ第２低濃度不純物領域２３の第２チャネル形成領域側端部よりも第２チャネル形成領域側に張り出すように、第３低濃度不純物領域２４を形成する。
第１低濃度不純物領域１３と第２低濃度不純物領域２３の不純物濃度を等しく設計できる場合には、上記のように第１トランジスタ形成領域Ｒ１と第２トランジスタ形成領域Ｒ２を交互に保護しながらイオン注入する代わりに、第１トランジスタ形成領域Ｒ１と第２トランジスタ形成領域Ｒ２で同時にイオン注入し、第１低濃度不純物領域１３と第２低濃度不純物領域２３を同時に形成することも可能である。
【００３３】
次に、図５（Ａ）に示すように、例えばＣＶＤ法により全面に酸化シリコンを堆積させ、続けて全面にエッチバックすることで第１ゲート電極１２および第２ゲート電極２２の両側部の部分の酸化シリコンを除いて除去し、第１トランジスタ形成領域Ｒ１において第１ゲート電極１２の両側部に第１内側サイドウォール絶縁膜１４を形成し、第２トランジスタ形成領域Ｒ２において、第２ゲート絶縁膜２１の少なくとも一部の上層であって、第２ゲート電極２２の両側部に、第２内側サイドウォール絶縁膜２５を形成する。
このとき、例えば第１内側サイドウォール絶縁膜１４と第２内側サイドウォール絶縁膜２５の幅を０．１μｍ程度に形成するため、堆積させる酸化シリコンの膜厚を０．１μｍ程度に設定する。
【００３４】
ここで、第１内側サイドウォール絶縁膜１４と第２内側サイドウォール絶縁膜２５を形成するためのエッチバック工程は、第２内側サイドウォール絶縁膜２５の両側部における第２ゲート絶縁膜２１の少なくとも一部を残し、第１内側サイドウォール絶縁膜１４の両側部における第１ゲート絶縁膜１１を完全に除去した時点で終了するように設定する。
例えば、第１トランジスタ形成領域において第１内側サイドウォール絶縁膜１４の両側部における第１ゲート絶縁膜１１が完全に除去されると、シリコン基板の表面が露出するため、プラズマ中でのシリコンによる発光を検出することでエッチバックの終点を決定することができる。
このため、第２内側サイドウォール絶縁膜２５の側部における部分の第２ゲート絶縁膜２１の膜厚は、第２ゲート電極２２と第２内側サイドウォール絶縁膜２５の下部における部分の第２ゲート絶縁膜２１の膜厚よりも、第１ゲート電極１１の膜厚相当分薄く形成される。
【００３５】
次に、図５（Ｂ）に示すように、第２トランジスタ形成領域Ｒ２をレジスト膜３２で保護し、第１トランジスタ形成領域Ｒ１において、第１内側サイドウォール絶縁膜１４をマスクとしてｎ型不純物を高濃度にイオン注入し、第１高濃度不純物領域１５を形成する。
【００３６】
次に、図６（Ａ）に示すように、例えばＣＶＤ法により全面に酸化シリコンを堆積させ、続けて全面にエッチバックすることで第１内側サイドウォール絶縁膜１４および第２内側サイドウォール絶縁膜２５の両側部の部分の酸化シリコンを除いて除去し、第１トランジスタ形成領域Ｒ１において第１内側サイドウォール絶縁膜１４の両側部に第１外側サイドウォール絶縁膜１６を形成し、第２トランジスタ形成領域Ｒ２において、第２ゲート絶縁膜２１の少なくとも一部の上層であって、第２内側サイドウォール絶縁膜２５の両側部に、第２外側サイドウォール絶縁膜２６を形成する。第２内側サイドウォール絶縁膜２５の両側部において、第２ゲート絶縁膜２１は上記のように薄膜化しており、第２外側サイドウォール絶縁膜２６がこの上層に形成される。
このとき、例えば第１外側サイドウォール絶縁膜１６と第２外側サイドウォール絶縁膜２６の幅を０．５μｍ程度に形成するため、堆積させる酸化シリコンの膜厚を０．５μｍ程度に設定する。
このエッチバックにおいては、第１外側サイドウォール絶縁膜１４の両側部および第２外側サイドウォール絶縁膜２６の両側部における半導体基板１０の表面が露出した時点で終了するように設定する。オーバーエッチングにより、第１外側サイドウォール絶縁膜１４の両側部および第２外側サイドウォール絶縁膜２６の両側部において半導体基板１０の表面が若干エッチングされる。
【００３７】
次に、図６（Ｂ）に示すように、第１トランジスタ形成領域Ｒ１をレジスト膜３３で保護し、第２トランジスタ形成領域Ｒ２において、第２内側サイドウォール絶縁膜２５および第２外側サイドウォール絶縁膜２６をマスクとしてｎ型不純物を高濃度にイオン注入し、第２高濃度不純物領域２７を形成する。
以上で、図１に示す構成の半導体装置を製造することができる。
【００３８】
上記の本実施形態に係る半導体装置の製造方法は、耐圧が異なる第１トランジスタと第２トランジスタを有する半導体装置の製造において、第２ゲート電極の両側部に第２内側サイドウォール絶縁膜を形成するときに第２ゲート絶縁膜の少なくとも一部の上層に形成し、また、第２内側サイドウォール絶縁膜の両側部に第２外側サイドウォール絶縁膜を形成するときに第２ゲート絶縁膜の少なくとも一部の上層に形成する。
このため、上記のように、第２トランジスタ形成領域において、第２内側サイドウォール絶縁膜を形成するためのエッチング後に半導体基板が露出されたり、表層部分が除去されることがないので、ドレイン漏れ電流の増大という電気特性の劣化を抑制できる。
【００３９】
第２実施形態
本実施形態に係る半導体装置は、第１実施形態に係る半導体装置における高耐圧ＭＯＳトランジスタと同様の構成の２つの高耐圧ＭＯＳトランジスタ（ＴＲ２ａ，ＴＲ２ｂ）を低濃度不純物領域により直列接続した半導体装置であり、図７はその断面図である。
各高耐圧ＭＯＳトランジスタ（ＴＲ２ａ，ＴＲ２ｂ）の構成は図１に示す高耐圧ＭＯＳトランジスタＴＲ２と同様であるが、２つのトランジスタの第２ゲート電極２２の間隔ＩＮＴが、例えば０．５μｍ程度にまで狭められており、このため、２つの高耐圧ＭＯＳトランジスタ（ＴＲ２ａ，ＴＲ２ｂ）を直列に接続する部分に第２高濃度不純物領域が形成されておらず、第２低濃度不純物領域２３および第３低濃度不純物領域２４のみで構成されている。
【００４０】
上記の本発明の半導体装置は、第２内側サイドウォール絶縁膜と第２外側サイドウォール絶縁膜が、それぞれ第２ゲート絶縁膜の少なくとも一部の上層に形成されており、両高耐圧ＭＯＳトランジスタ（ＴＲ２ａ，ＴＲ２ｂ）を接続する部分における第２低濃度不純物領域２３や第３低濃度不純物領域２４の表層の最も不純物濃度の高い部分がエッチングにより除去されておらず、第２低濃度不純物領域２３や第３低濃度不純物領域２４の高濃度部分がそのまま残されており、空乏層の伸長を抑制してドレイン部の寄生接合型電界効果トランジスタＰＪがピンチオフしにくい構造となっている。
従って、ドレイン抵抗の上昇が防止され、カットオフソース電圧の低下という電気特性の劣化を抑制できる。
【００４１】
上記の本実施形態に係る半導体装置は、第１実施形態と同様に形成することができる。
但し、各高耐圧ＭＯＳトランジスタ（ＴＲ２ａ，ＴＲ２ｂ）の各第２ゲート電極２２の間隔ＩＮＴが０．５μｍ程度にまで狭められ、この間隙に第２内側サイドウォール絶縁膜２５および第２外側サイドウォール絶縁膜２６が形成されているので、第２高濃度不純物領域を形成する工程において、２つの高耐圧ＭＯＳトランジスタ（ＴＲ２ａ，ＴＲ２ｂ）を直列に接続する部分に第２高濃度不純物領域は形成されない。
【００４２】
（実施例１）
第１実施形態に係る高耐圧ＭＯＳトランジスタを作成し、ドレイン漏れ電流を測定した。
図８（Ａ）は測定装置の等価回路図である。ゲートＧ、基板Ｂ、ソースＳはそれぞれ０Ｖとし、ドレインＤに印加するドレイン電圧ＶＤを変化させた。
図８（Ｂ）は上記の測定結果を示すグラフであり、横軸はドレイン電圧ＶＤ、縦軸はドレイン漏れ電流ＩＤLEAKである。図中、Ｘ１（測定温度２５℃）、Ｘ２（同７５℃）、Ｘ３（同１２５℃）で示す。
同様に、従来例に係る高耐圧ＭＯＳトランジスタを作成し、同様にドレイン漏れ電流を測定し、結果を図８（Ｂ）に示した。図中、Ｙ１（測定温度２５℃）、Ｙ２（同７５℃）、Ｙ３（同１２５℃）で示す。
図８（Ｂ）から、本発明のｎチャネル型の高耐圧ＭＯＳトランジスタは、従来例と比較して、室温（２５℃）、ドレイン電圧ＶＤ＝１６．５Ｖにおいて、ドレイン漏れ電流を約３桁低減させることができることが確認された。
【００４３】
また、第１実施形態と同様の構成のｐチャネル型の高耐圧ＭＯＳトランジスタを作成し、ドレイン漏れ電流を測定した。
図９（Ａ）は測定装置の等価回路図である。ゲートＧ、基板Ｂ、ソースＳはそれぞれ０Ｖとし、ドレインＤに印加するドレイン電圧ＶＤを変化させた。
図９（Ｂ）は上記の測定結果を示すグラフであり、横軸はドレイン電圧ＶＤ、縦軸はドレイン漏れ電流ＩＤLEAKである。図中、Ｘ１（測定温度２５℃）、Ｘ２（同７５℃）、Ｘ３（同１２５℃）で示す。
同様に、従来例に係るｐチャネル型の高耐圧ＭＯＳトランジスタを作成し、同様にドレイン漏れ電流を測定し、結果を図９（Ｂ）に示した。図中、Ｙ１（測定温度２５℃）、Ｙ２（同７５℃）、Ｙ３（同１２５℃）で示す。
図９（Ｂ）から、本発明のｐチャネル型の高耐圧ＭＯＳトランジスタは、従来例と比較して、室温（２５℃）、ドレイン電圧ＶＤ＝−１６．５Ｖにおいて、ドレイン漏れ電流を約２桁低減させることができることが確認された。
【００４４】
（実施例２）
第２実施形態に示すような２つの高耐圧ＭＯＳトランジスタを低濃度不純物領域により直列接続した半導体装置を作成し、オン特性を測定した。２つの高耐圧ＭＯＳトランジスタの各ゲート電極の間隔は０．５μｍとした。
また、寄生接合型電界効果トランジスタの影響が小さい比較例として、２つの高耐圧ＭＯＳトランジスタの各ゲート電極の間隔を１．５μｍとして２つの高耐圧ＭＯＳトランジスタの接続する部分に高濃度不純物領域を形成した半導体装置を同様に作成し、オン特性を測定した。
【００４５】
一方で、従来例に係る２つの高耐圧ＭＯＳトランジスタを低濃度不純物領域により直列接続した半導体装置を、各ゲート電極の間隔は０．５μｍと１．５μｍとして作成し、同様にオン特性を測定した。
【００４６】
図１０（Ａ）は測定装置の等価回路図である。基板Ｂを０Ｖとし、ゲート電圧ＶＧを１０Ｖ、１６．５Ｖ、２３Ｖとし、ドレイン−ソース間電圧ＶＤＳを０．１Ｖとし、ドレイン電圧ＶＤおよびソース電圧ＶＳをそれぞれ変化させた。
【００４７】
図１０（Ｂ）は従来例に係る半導体装置の測定結果を示すグラフであり、横軸はソース電圧ＶＳ（ドレイン電圧ＶＤ−０．１Ｖ）、縦軸はドレイン電流ＩＤである。図中、各ゲート電極の間隔が１．５μｍの場合の測定結果をＡ１（ゲート電圧ＶＧ１０Ｖ）、Ａ２（同１６．５Ｖ）、Ａ３（同２３Ｖ）で示す。また、各ゲート電極の間隔が０．５μｍの場合の測定結果をＢ１（ゲート電圧ＶＧ１０Ｖ）、Ｂ２（同１６．５Ｖ）、Ｂ３（同２３Ｖ）で示す。
このように、従来例においては、寄生接合型電界効果トランジスタの影響が小さいゲート電極の間隔が１．５μｍの場合と比較して、ゲート電極の間隔を０．５μｍに狭めたことで、ＶＧ＝１６．５Ｖ以上の条件で、より低いソース電位でオン電流が急激に減少し、カットオフソース電圧（０．１μＡ近傍）が低下していることがわかる。
【００４８】
図１０（Ｃ）は本発明に係る半導体装置の測定結果を示すグラフであり、各ゲート電極の間隔が１．５μｍの場合の測定結果をＡ１（ゲート電圧ＶＧ１０Ｖ）、Ａ２（同１６．５Ｖ）、Ａ３（同２３Ｖ）で示す。また、各ゲート電極の間隔が０．５μｍの場合の測定結果をＢ１（ゲート電圧ＶＧ１０Ｖ）、Ｂ２（同１６．５Ｖ）、Ｂ３（同２３Ｖ）で示す。
このように、本発明においては、ゲート電極の間隔を０．５μｍに狭めても、寄生接合型電界効果トランジスタの影響が小さいゲート電極の間隔が１．５μｍの場合と遜色なく、カットオフソース電圧（０．１μＡ近傍）もほとんど変化していない。
【００４９】
（実施例３）
実施例２における半導体装置（本発明に係るゲート電極の間隔が０．５μｍの装置、本発明に係るゲート電極の間隔が１．５μｍの装置、従来例に係るゲート電極の間隔が０．５μｍの装置、従来例に係るゲート電極の間隔が１．５μｍの装置）において、オン抵抗を測定した。
【００５０】
図１１（Ａ）は測定装置の等価回路図である。基板Ｂを０Ｖとし、ゲート電圧ＶＧを１０Ｖ、１６．５Ｖ、２３Ｖとし、ドレイン−ソース間電圧ＶＤＳを０．１Ｖとし、ドレイン電圧ＶＤおよびソース電圧ＶＳをそれぞれ変化させた。
【００５１】
図１１（Ｂ）は従来例に係る半導体装置の測定結果を示すグラフであり、横軸はソース電圧ＶＳ（ドレイン電圧ＶＤ−０．１Ｖ）、縦軸はオン抵抗（ＶＤＳ／ＩＤ）である。図中、各ゲート電極の間隔が１．５μｍの場合の測定結果をＡ１（ゲート電圧ＶＧ１０Ｖ）、Ａ２（同１６．５Ｖ）、Ａ３（同２３Ｖ）で示す。また、各ゲート電極の間隔が０．５μｍの場合の測定結果をＢ１（ゲート電圧ＶＧ１０Ｖ）、Ｂ２（同１６．５Ｖ）、Ｂ３（同２３Ｖ）で示す。
このように、従来例においては、寄生接合型電界効果トランジスタの影響が小さいゲート電極の間隔が１．５μｍの場合と比較して、ゲート電極の間隔を０．５μｍに狭めたことで、オン抵抗が増加しやすくなっていることがわかる。
【００５２】
図１１（Ｃ）は本発明に係る半導体装置の測定結果を示すグラフであり、各ゲート電極の間隔が１．５μｍの場合の測定結果をＡ１（ゲート電圧ＶＧ１０Ｖ）、Ａ２（同１６．５Ｖ）、Ａ３（同２３Ｖ）で示す。また、各ゲート電極の間隔が０．５μｍの場合の測定結果をＢ１（ゲート電圧ＶＧ１０Ｖ）、Ｂ２（同１６．５Ｖ）、Ｂ３（同２３Ｖ）で示す。
このように、本発明においては、ゲート電極の間隔を０．５μｍに狭めても、寄生接合型電界効果トランジスタの影響が小さいゲート電極の間隔が１．５μｍの場合と遜色なく、寄生接合型電界効果トランジスタによる抵抗増加が観測されず良好な特性を得た。
【００５３】
本発明は、上記の実施形態に限定されない。
例えば、実施形態においてはｎチャネルトランジスタについて説明しているが、ｎ型不純物をｐ型不純物を入れ替えることでｐチャネルトランジスタに適用可能である。さらに、ｎチャネルトランジスタとｐチャネルトランジスタと有するＣＭＯＳトランジスタに適用することも可能である。また、低濃度不純物領域と高濃度不純物領域の濃度としては、通常これらのトランジスタに用いられている濃度に設定することができる。
また、第１実施形態においては、第１内側サイドウォール絶縁膜１４を形成する際に、その外側に位置する第１ゲート絶縁膜１１を完全に除去してｐ型半導体基板１０の主面を露出させているが、この第１ゲート絶縁膜１１を完全に除去せず、第１外側サイドウォール絶縁膜１６の下方に当該第１ゲート絶縁膜１１を残すようにしてもよい。
ソース・ドレイン領域としては、ＬＤＤ拡散層を有する構成、ＤＤＤ拡散層を有する構成、パンチスルー抑制のためのポケット層を有する構成など、種々の構成をとることができる。
その他、本発明の要旨を逸脱しない範囲で種々の変更を行うことができる。
【００５４】
【発明の効果】
本発明の半導体装置によれば、内側サイドウォール絶縁膜を形成するためにエッチング後に半導体基板が露出されたり、表層部分が除去されることがない構造であり、ドレイン漏れ電流の増大や直列接続した構成でのカットオフソース電圧の低下という電気特性の劣化を抑制できる。
【００５５】
また、本発明の半導体装置の製造方法によれば、内側サイドウォール絶縁膜を形成するためのエッチング後に半導体基板が露出されたり、表層部分が除去されることがないので、ドレイン漏れ電流の増大や、直列接続した構成におけるカットオフソース電圧の低下という電気特性の劣化を抑制できる。
【図面の簡単な説明】
【図１】図１は第１実施形態に係る半導体装置の断面図である。
【図２】図２（Ａ）は第１実施形態に係る半導体装置の高耐圧ＭＯＳトランジスタのソース・ドレイン領域を拡大した模式断面図であり、図２（Ｂ）は図２（Ａ）の断面のチャネル方向におけるエネルギーバンドを示す模式図である。
【図３】図３（Ａ）および（Ｂ）は第１実施形態にかかる半導体装置の製造方法の製造工程を示す断面図である。
【図４】図４（Ａ）および（Ｂ）は図３の続きの工程を示す断面図である。
【図５】図５（Ａ）および（Ｂ）は図４の続きの工程を示す断面図である。
【図６】図６（Ａ）および（Ｂ）は図５の続きの工程を示す断面図である。
【図７】図７は第２実施形態に係る半導体装置の断面図である。
【図８】図８（Ａ）は実施例１に係る測定装置の等価回路図であり、図８（Ｂ）は測定結果を示すグラフである。
【図９】図９（Ａ）は実施例１に係る測定装置の等価回路図であり、図９（Ｂ）は測定結果を示すグラフである。
【図１０】図１０（Ａ）は実施例２に係る測定装置の等価回路図であり、図１０（Ｂ）および（Ｃ）は測定結果を示すグラフである。
【図１１】図１１（Ａ）は実施例３に係る測定装置の等価回路図であり、図１１（Ｂ）および（Ｃ）は測定結果を示すグラフである。
【図１２】図１２は従来例に係る半導体装置の断面図である。
【図１３】図１３（Ａ）は第１従来例に係る半導体装置の高耐圧ＭＯＳトランジスタのソース・ドレイン領域を拡大した模式断面図であり、図１３（Ｂ）は図１３（Ａ）の断面のチャネル方向におけるエネルギーバンドを示す模式図である。
【図１４】図１４（Ａ）は第２従来例に係る半導体装置の断面図であり、図１４（Ｂ）はその等価回路図である。
【符号の説明】
１０…半導体基板、１１…第１ゲート絶縁膜、１２…第１ゲート電極、１３…第１低濃度不純物領域、１４…第１内側サイドウォール絶縁膜、１５…第１高濃度不純物領域、１６…第１外側サイドウォール絶縁膜、２１…第２ゲート絶縁膜、２２…第２ゲート電極、２３…第２低濃度不純物領域、２４…第３低濃度不純物領域、２５…第２内側サイドウォール絶縁膜、２６…第２外側サイドウォール絶縁膜、２７…第２高濃度不純物領域、３０，３１，３２，３３…レジスト膜、４０…素子分離絶縁膜、１１０…半導体基板、１１１…第１ゲート絶縁膜、１１２…第１ゲート電極、１１３…第１低濃度不純物領域、１１４…第１内側サイドウォール絶縁膜、１１５…第１高濃度不純物領域、１１６…第１外側サイドウォール絶縁膜、１２１…第２ゲート絶縁膜、１２２…第２ゲート電極、１２３…第２低濃度不純物領域、１２４…第３低濃度不純物領域、１２５…第２内側サイドウォール絶縁膜、１２６…第２外側サイドウォール絶縁膜、１２７…第２高濃度不純物領域、１４０…素子分離絶縁膜、Ｒ１…第１トランジスタ形成領域、Ｒ２…第２トランジスタ形成領域、ＴＲ１…低電圧駆動用のＭＯＳトランジスタ（第１トランジスタ）、ＴＲ２，ＴＲ２ａ，ＴＲ２ｂ…高耐圧ＭＯＳトランジスタ（第２トランジスタ）、ＶＧ…ゲート電圧、ＶＳ…ソース電圧、ＶＤＳ…ソースドレイン間電圧、Ｇ，Ｇ１，Ｇ２…ゲート、Ｓ…ソース、Ｄ…ドレイン、Ｂ…基板、Ｖ…空乏層、ＩＤ…ドレイン電流、ＩＤLEAK…ドレインリーク電流、ＰＪ…寄生接合電界効果トランジスタ、ＤＣ…欠陥／汚染部、ＲＧＣ…再結合／生成中心。

Claims (9)

  1. 耐圧が異なる第１トランジスタと第２トランジスタを有する半導体装置であって、
    前記第１トランジスタは、
    第１導電型の半導体基板の第１トランジスタ形成領域に形成され、
    前記半導体基板に形成された第１チャネル形成領域と、
    前記第１チャネル形成領域における前記半導体基板上に形成された第１ゲート絶縁膜と、
    前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
    前記第１ゲート電極の両側部に形成された第１内側サイドウォール絶縁膜と、前記第１内側サイドウォール絶縁膜の両側部に形成された第１外側サイドウォール絶縁膜と、
    第２導電型の導電性不純物を低濃度に含有し、前記第１内側サイドウォール絶縁膜の下部に相当する前記半導体基板中において前記第１チャネル形成領域に接続するように形成された第１低濃度不純物領域と、
    第２導電型の導電性不純物を前記第１低濃度不純物領域より高濃度に含有し、前記第１外側サイドウォール絶縁膜の下部および前記第１外側サイドウォール絶縁膜の両側部の下部に相当する前記半導体基板中において前記第１低濃度不純物領域に接続するように形成された第１高濃度不純物領域とを有し、
    前記第２トランジスタは、
    前記第１導電型の半導体基板の第２トランジスタ形成領域に形成され、
    前記半導体基板に形成された第２チャネル形成領域と、
    前記第２チャネル形成領域における前記半導体基板上に形成された第２ゲート絶縁膜と、
    前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
    前記第２ゲート絶縁膜の少なくとも一部の上層であって前記第２ゲート電極の両側部に形成された第２内側サイドウォール絶縁膜と、
    前記第２ゲート絶縁膜の少なくとも一部の上層であって前記第２内側サイドウォール絶縁膜の両側部に形成された第２外側サイドウォール絶縁膜と、
    第２導電型の導電性不純物を低濃度に含有し、前記第２内側サイドウォール絶縁膜および前記第２外側サイドウォール絶縁膜の下部に相当する前記半導体基板中において前記第２チャネル形成領域に接続するように形成された第２低濃度不純物領域と、
    第２導電型の導電性不純物を前記第２低濃度不純物領域より高濃度に含有し、前記第２外側サイドウォール絶縁膜の両側部の下部に相当する前記半導体基板中において前記第２低濃度不純物領域に接続するように形成された第２高濃度不純物領域とを有する
    半導体装置。
  2. 前記第２トランジスタが、第２導電型の導電性不純物を前記第２低濃度不純物領域より低濃度に含有し、前記第２低濃度不純物領域および前記第２高濃度不純物領域より深くかつ前記第２低濃度不純物領域の前記第２チャネル形成領域側端部よりも前記第２チャネル形成領域側に張り出すように形成された第３低濃度不純物領域をさらに有する
    請求項１に記載の半導体装置。
  3. 前記第２トランジスタとして、直列に接続された少なくとも２個の第２トランジスタを有し、
    一方の第２トランジスタの他方の第２トランジスタ側の前記第２外側サイドウォール絶縁膜と、前記他方の第２トランジスタの前記一方の第２トランジスタ側の前記第２外側サイドウォール絶縁膜とが接するように配置されている
    請求項１に記載の半導体装置。
  4. 前記一方の第２トランジスタと前記他方の第２トランジスタが、前記第２低濃度不純物領域により、あるいは、第２導電型の導電性不純物を前記第２低濃度不純物領域より低濃度に含有し、前記第２低濃度不純物領域より深くかつ前記第２低濃度不純物領域の前記第２チャネル形成領域側端部よりも前記第２チャネル形成領域側に張り出すように形成された第３低濃度不純物領域と前記第２低濃度不純物領域により、接続されている
    請求項３に記載の半導体装置。
  5. 第１導電型の半導体基板に形成されたチャネル形成領域と、
    前記チャネル形成領域における前記半導体基板上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、
    前記ゲート絶縁膜の少なくとも一部の上層であって前記ゲート電極の両側部に形成された内側サイドウォール絶縁膜と、
    前記ゲート絶縁膜の少なくとも一部の上層であって前記内側サイドウォール絶縁膜の両側部に形成された外側サイドウォール絶縁膜と、
    第２導電型の導電性不純物を低濃度に含有し、前記内側サイドウォール絶縁膜および前記外側サイドウォール絶縁膜の下部に相当する前記半導体基板中において前記チャネル形成領域に接続するように形成された低濃度不純物領域と、
    第２導電型の導電性不純物を前記低濃度不純物領域より高濃度に含有し、前記外側サイドウォール絶縁膜の両側部の下部に相当する前記半導体基板中において前記低濃度不純物領域に接続するように形成された高濃度不純物領域と
    を有し、トランジスタが構成されている
    半導体装置。
  6. 耐圧が異なる第１トランジスタと第２トランジスタを有する半導体装置の製造方法であって、
    第１トランジスタ形成領域に第１チャネル形成領域を備え、第２トランジスタ形成領域に第２チャネル形成領域を備える第１導電型の半導体基板上に、第１トランジスタ形成領域において第１ゲート絶縁膜を形成し、第２トランジスタ形成領域に第２ゲート絶縁膜を形成する工程と、
    第１トランジスタ形成領域において、前記第１ゲート絶縁膜上に第１ゲート電極を形成し、第２トランジスタ形成領域において、前記第２ゲート絶縁膜上に第２ゲート電極を形成する工程と、
    第１トランジスタ形成領域において、前記第１ゲート電極をマスクとして前記半導体基板中に第２導電型の導電性不純物を低濃度に導入し、前記第１チャネル形成領域に接続するように、第１低濃度不純物領域を形成する工程と、
    第２トランジスタ形成領域において、前記第２ゲート電極をマスクとして前記半導体基板中に第２導電型の導電性不純物を低濃度に導入し、前記第２チャネル形成領域に接続するように、第２低濃度不純物領域を形成する工程と、
    第１トランジスタ形成領域において前記第１ゲート電極の両側部に第１内側サイドウォール絶縁膜を形成し、第２トランジスタ形成領域において前記第２ゲート絶縁膜の少なくとも一部の上層であって前記第２ゲート電極の両側部に第２内側サイドウォール絶縁膜を形成する工程と、
    第１トランジスタ形成領域において、第１内側サイドウォール絶縁膜をマスクとして前記半導体基板中に第２導電型の導電性不純物を高濃度に導入し、前記第１低濃度不純物領域に接続するように、第１高濃度不純物領域を形成する工程と、
    第１トランジスタ形成領域において前記第１内側サイドウォール絶縁膜の両側部に第１外側サイドウォール絶縁膜を形成し、第２トランジスタ形成領域において前記第２ゲート絶縁膜の少なくとも一部の上層であって前記第２内側サイドウォール絶縁膜の両側部に第２外側サイドウォール絶縁膜を形成する工程と、
    第２トランジスタ形成領域において、第２内側サイドウォール絶縁膜および第２外側サイドウォール絶縁膜をマスクとして前記半導体基板中に第２導電型の導電性不純物を高濃度に導入し、前記第２低濃度不純物領域に接続するように、第２高濃度不純物領域を形成する工程と
    を有する半導体装置の製造方法。
  7. 前記第１内側サイドウォール絶縁膜および前記第２内側サイドウォール絶縁膜を形成する工程の前に、前記第２トランジスタ形成領域において、前記半導体基板に対して斜めに、前記第２ゲート電極をマスクとして前記半導体基板中に第２導電型の導電性不純物を前記第２低濃度不純物領域より低濃度に導入し、前記第２低濃度不純物領域より深くかつ前記第２低濃度不純物領域の前記第２チャネル形成領域側端部よりも前記第２チャネル形成領域側に張り出すように、第３低濃度不純物領域を形成する工程をさらに有する
    請求項６に記載の半導体装置の製造方法。
  8. 前記第１内側サイドウォール絶縁膜および前記第２内側サイドウォール絶縁膜を形成する工程が、前記第２内側サイドウォール絶縁膜の両側部における前記第２ゲート絶縁膜の少なくとも一部を残し、前記第１内側サイドウォール絶縁膜の両側部における前記第１ゲート絶縁膜を完全に除去した時点で終了するエッチング工程を含む
    請求項６に記載の半導体装置の製造方法。
  9. トランジスタを有する半導体装置の製造方法であって、
    チャネル形成領域を有する第１導電型の半導体基板上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にゲート電極を形成する工程と、
    前記ゲート電極をマスクとして前記半導体基板中に第２導電型の導電性不純物を低濃度に導入し、前記チャネル形成領域に接続するように低濃度不純物領域を形成する工程と、
    前記ゲート電極の両側部に内側サイドウォール絶縁膜を形成する工程と、
    前記内側サイドウォール絶縁膜の両側部に外側サイドウォール絶縁膜を形成する工程と、
    前記内側サイドウォール絶縁膜および前記外側サイドウォール絶縁膜をマスクとして前記半導体基板中に第２導電型の導電性不純物を高濃度に導入し、前記低濃度不純物領域に接続するように、高濃度不純物領域を形成する工程と
    を有する半導体装置の製造方法。
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