JP2006196735A - サイドスペーサ形成法 - Google Patents

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Abstract

【課題】安定したエッチング終点検出が可能なサイドスペーサ形成法を提供する。
【解決手段】半導体基板１０の表面には素子分離絶縁膜１６を形成すると共に絶縁膜１６の素子孔１６ａ，１６ｂ内にはそれぞれゲート絶縁膜１２Ａ，１２Ｂを形成し、ウェハ内周辺領域ＷＳには絶縁膜１２Ｂと同じ厚さの絶縁膜を形成する。絶縁膜１２Ａ，１２Ｂは、厚さが異なり、絶縁膜１２Ｂは基板１０上で最も薄いゲート絶縁膜である。絶縁膜１２Ａ，１２Ｂの上にそれぞれゲート電極層２０Ａ，２０Ｂを形成した後、基板上面に絶縁膜を被着する。被着した絶縁膜をドライエッチングして電極層２０Ａ，２０Ｂの各々の両側部にサイドスペーサ２２ａ〜２２ｄをそれぞれ形成する。ドライエッチング時には、素子孔１６ｂ及び領域ＷＳに半導体表面が露呈される時点をエッチング生成物の発光スペクトル強度の変化からエッチング終点として検出する。
【選択図】図４

Description

この発明は、ＭＯＳ型ＬＳＩ等の製造に用いるに好適なサイドスペーサ形成法に関し、特にサイドスペーサ形成時のドライエッチング終点検出方法の改良に関するものである。
従来、ドライエッチング終点検出方法としては、例えば一酸化炭素（ＣＯ）等のエッチング生成物の発光スペクトル強度を監視し、この発光スペクトル強度の変化からエッチング終点を自動的に検出するものが知られている（例えば、特許文献１参照）。
特開平５−１０２０８９号公報
発明者の研究によれば、ゲート絶縁膜厚を異にする複数種類のトランジスタを含むＭＯＳ型ＬＳＩを製作する際に、サイドスペーサ形成工程において上記のようなエッチング終点検出方法を用いると、エッチング終点検出の安定性が良好でないことが判明した。
図２０，２１は、発明者の研究に係るサイドスペーサ形成法を示すものである。図２０の工程では、シリコンからなる半導体基板１の表面に素子孔２ａ，２ｂを有するシリコン酸化膜からなる素子分離絶縁膜（フィールド絶縁膜）２を選択酸化処理により形成する。素子孔２ａ内の半導体表面には例えば８０ｎｍの厚さのシリコン酸化膜からなるゲート絶縁膜３ａを、素子孔２ｂ内の半導体表面には例えば２０ｎｍの厚さのシリコン酸化膜からなるゲート絶縁膜３ｂをそれぞれ熱酸化処理により形成する。
基板上面に低抵抗ポリシリコン等の導電材層を被着した後、この導電材層をホトリソグラフィ及びドライエッチング処理によりパターニングすることによりゲート絶縁膜３ａ，３ｂの上にそれぞれゲート電極層４ａ，４ｂを形成する。絶縁膜２，３ａ，３ｂの上に電極層４ａ，４ｂを覆って、シリコンオキサイドからなる絶縁膜５をＣＶＤ（ケミカル・ベーパー・デポジション）処理により形成する。
次に、図２１の工程では、ドライエッチング処理により絶縁膜５をエッチバックして電極層４ａの両側部にはサイドスペーサ５ａ，５ｂを、電極層４ｂの両側部にはサイドスペーサ５ｃ，５ｄをそれぞれ形成する。サイドスペーサ５ａ〜５ｄは、いずれも絶縁膜５の残存部からなるものである。このときのドライエッチング処理では、サイドスペーサ５ａ〜５ｄの形成に伴って露呈した絶縁膜２，３ａ，３ｂもエッチングされる。
図２１のドライエッチング処理では、前述したようなエッチング終点検出方法を用いてエッチング終点を自動的に検出する。すなわち、素子孔２ｂ内に半導体表面が露呈される時刻をエッチング生成物の発光スペクトル強度の変化からエッチング終点として検出する。図２４には、エッチング波形信号ＥＷについてエッチング時間と信号強度との関係を示す。ｔＳ１は、薄い絶縁膜３ｂに関してエッチング終点が検出された時刻である。図２１の例では、薄い絶縁膜３ｂに関して時刻ｔＳ１でエッチング終点が検出された後、絶縁膜３ｂのエッチング時間の１０％に相当する時間だけドライエッチング処理を続行してオーバーエッチングを行なっている。図２４には、このときのオーバーエッチングの終了時刻ｔＯ１が示されている。
図２２は、薄い絶縁膜３ｂではエッチング終点が検出されず、厚い絶縁膜３ａに関してエッチング終点が検出され、その後絶縁膜３ａのエッチング時間の１０％に相当する時間だけオーバーエッチングを行なった例を示すものである。図２４には、このときのエッチング終点検出時刻ｔＳ２及びオーバーエッチング終了時刻ｔＯ２が示されている。図２２によれば、薄い絶縁膜３ｂ上のサイドスペーサ５ｃ，５ｄが過剰にエッチングされているのがわかる。これは、絶縁膜３ａの厚さが絶縁膜３ｂの厚さに比べて８０−２０＝６０ｎｍも大きいため、絶縁膜３ａのエッチング量に対応してサイドスペーサ５ｃ，５ｄのエッチング量が増大することによるものである。
図２３は、厚い絶縁膜３ａ及び薄い絶縁膜３ｂのいずれについてもエッチング終点が検出されず（すなわち、エッチング終点検出エラーとなり）、許容最大時間までエッチングが進んだ例を示すものである。この例では、絶縁膜３ａ上のサイドスペーサ５ａ，５ｂ及び絶縁膜３ｂ上のサイドスペーサ５ｃ，５ｄがいずれも過剰にエッチングされているのがわかる。サイドスペーサ５ａ〜５ｄのサイズは、いずれも図２１，２２，２３の順にエッチングが進むにつれて小さくなっている。
ＬＤＤ（Lightly Doped Drain）構造のＭＯＳ型トランジスタを素子孔２ａ，２ｂ内に形成する場合、図２０の工程で絶縁膜５を形成する前に素子孔２ａ及び２ｂ内に低不純物濃度のソース及びドレイン領域をそれぞれ形成する。そして、図２０，２１の工程の後、素子孔２ａ及び２ｂ内に高不純物濃度のソース及びドレイン領域をそれぞれ形成する。この後、絶縁膜２の上には、素子孔２ａ及び２ｂ内のＭＯＳ型トランジスタを覆って図２５に示すように層間絶縁膜６Ａを形成する。
図２５は、ウェハ状態の基板１上で素子孔２ａ，２ｂ内のトランジスタが属するチップ領域内の周辺部に形成されるパッド電極構造を示すものである。層間絶縁膜６Ａを形成した後、絶縁膜６Ａの上には、１層目の金属配線層７Ａ、層間絶縁膜６Ｂ、２層目の金属配線層７Ｂ、層間絶縁膜６Ｃ、金属電極層７Ｃ及び保護絶縁膜６Ｄを公知の方法により順次に形成する。配線層７Ａ，７Ｂ及び電極層７Ｃがボンディングワイヤ等に接続されるパッド電極を構成する。
上記したサイドスペーサ形成法によると、図２１〜２３に示したようにエッチング終点検出が絶縁膜３ａ又は３ｂのいずれか一方でなされたり、いずれでもなされなかったりするため、サイドスペーサ５ａ〜５ｄのサイズや形状のばらつきが大きく、歩留りの低下を招く不都合がある。このようにエッチング終点検出の安定性が良好でない理由は、次の通りである。
サイドスペーサ形成のためのドライエッチング処理は、ウェハ（基板）全面に対して施される。しかし、ウェハ表面の大部分は、素子分離絶縁膜２で覆われている。例えば、図５に示すようなウェハにおいて、多数のチップ領域ＣＰを含むチップ露光領域ＣＥとウェハ端部との間のウェハ内周辺領域ＷＳが素子分離絶縁膜で覆われると共に、各チップ領域内でも図２５に示したようにパッド電極の下方に位置すべき半導体表面が素子分離絶縁膜で覆われている。このため、ウェハ表面においてドライエッチング処理により開口されるのは、図２１に示したような各薄いゲート絶縁膜のソース・ドレイン対応部と、図２２に示したような各厚いゲート絶縁膜のソース・ドレイン対応部とである。ウェハの一方の主面の面積に対するエッチング開口面積の比率を「エッチング開口面積率」と称すると、図２１に示したように薄いゲート絶縁膜をエッチングする際のエッチング開口面積率が小さいと共に、図２２に示したように厚いゲート絶縁膜をエッチングする際のエッチング開口面積率が小さいため、図２４に示したようにエッチング終点検出に用いられるエッチング波形信号の強度変化が小さく、エッチング終点検出の精度が低下する。一例として、現在の製造設備に設置されている自動式のエッチング終点検出装置では、エッチング開口面積率が１５％以上ないと、量産に対応できる安定したエッチング終点検出を行なうのが困難である。
この発明の目的は、安定したエッチング終点検出をなしうる新規なサイドスペーサ形成法を提供することにある。
この発明に係る第１のサイドスペーサ形成法は、
半導体基板の一主面において該半導体基板から半導体チップとして分離されるべきチップ領域内で複数のＭＯＳ型トランジスタ形成予定部をそれぞれ覆って複数の酸化マスク層を配置すると共に前記チップ領域と前記半導体基板の外周端近傍領域との間の周辺領域に周辺酸化マスク層を配置する工程と、
前記複数の酸化マスク層及び前記周辺酸化マスク層を用いる選択酸化処理により前記半導体基板の一主面に素子分離絶縁膜を形成する工程と、
前記複数の酸化マスク層及び前記周辺酸化マスク層を除去した後、前記半導体基板の一主面において前記複数の酸化マスク層を除去した個所に厚さを異にする複数のゲート絶縁膜をそれぞれ形成すると共に前記周辺酸化マスク層を除去した個所に前記複数のゲート絶縁膜のうち最も薄いゲート絶縁膜とほぼ同じ厚さを有する最薄絶縁膜を形成する工程と、
前記複数のゲート絶縁膜の上に複数のゲート電極層をそれぞれ形成する工程と、
前記複数のゲート電極層を覆って前記素子分離絶縁膜、前記複数のゲート絶縁膜及び前記最薄絶縁膜の上にサイドスペーサ形成用絶縁膜を形成する工程と、
ドライエッチング処理により前記サイドスペーサ形成用絶縁膜をエッチバックして各ゲート電極層毎にその両側部にサイドスペーサをそれぞれ形成すると共に該サイドスペーサの形成に伴って露呈した前記複数のゲート絶縁膜の露呈部及び前記最薄絶縁膜をエッチングする工程であって、前記最も薄いゲート絶縁膜及び前記最薄絶縁膜の下の半導体表面が露呈される時刻をエッチング生成物の発光スペクトル強度の変化からエッチング終点として検出するものと
を含むものである。
第１のサイドスペーサ形成法によれば、半導体基板の一主面においてチップ領域と基板の外周端近傍領域（レジストエッジリンス領域）との間の周辺領域には、周辺酸化マスク層を除去した後、複数のゲート絶縁膜のうちの最も薄いゲート絶縁膜とほぼ同じ厚さを有する最薄絶縁膜が形成される。サイドスペーサを形成するためのドライエッチング処理では、最も薄いゲート絶縁膜及び最薄絶縁膜の下の半導体表面が露呈される時刻がエッチング生成物の発光スペクトル強度の変化からエッチング終点として検出される。このとき、最薄絶縁膜を形成した領域の分だけエッチング開口面積が拡大している（エッチング開口面積率が大きい）ので、エッチング波形信号の強度変化が大きくなり、エッチング終点を高精度で検出可能となる。最薄絶縁膜は、チップ領域外で基板の周辺領域に形成されるので、ＭＯＳ型トランジスタ等のデバイス機能に影響を及ぼすことはない。
第１のサイドスペーサ形成法を実施する際には、素子分離工程において基板の周辺領域でレジスト露光を行なわないことでシリコン窒化膜等の酸化マスク層を残し、素子分離絶縁膜の成長を防ぐ。そして、厚さを異にするゲート絶縁膜を作り分ける工程において基板の周辺領域に最薄絶縁膜を形成する。従って、露光マスクの変更は不要であり、マスク変更に伴う新たな費用発生を回避することができる。
この発明に係る第２のサイドスペーサ形成法は、
半導体基板の一主面において該半導体基板から半導体チップとして分離されるべきチップ領域内で複数のＭＯＳ型トランジスタ形成予定部をそれぞれ覆って複数の酸化マスク層を配置すると共に前記チップ領域内で前記複数のＭＯＳ型トランジスタ形成予定部から離間した所定領域を覆ってチップ内酸化マスク層を配置する工程と、
前記複数の酸化マスク層及び前記チップ内酸化マスク層を用いる選択酸化処理により前記半導体基板の一主面に素子分離絶縁膜を形成する工程と、
前記複数の酸化マスク層及び前記チップ内酸化マスク層を除去した後、前記半導体基板の一主面において前記複数の酸化マスク層を除去した個所に厚さを異にする複数のゲート絶縁膜をそれぞれ形成すると共に前記チップ内酸化マスク層を除去した個所に前記複数のゲート絶縁膜のうち最も薄いゲート絶縁膜とほぼ同じ厚さを有する最薄絶縁膜を形成する工程と、
前記複数のゲート絶縁膜の上に複数のゲート電極層をそれぞれ形成する工程と、
前記複数のゲート電極層を覆って前記素子分離絶縁膜、前記複数のゲート絶縁膜及び前記最薄絶縁膜の上にサイドスペーサ形成用絶縁膜を形成する工程と、
ドライエッチング処理により前記サイドスペーサ形成用絶縁膜をエッチバックして各ゲート電極層毎にその両側部にサイドスペーサをそれぞれ形成すると共に該サイドスペーサの形成に伴って露呈した前記複数のゲート絶縁膜の露呈部及び前記最薄絶縁膜をエッチングする工程であって、前記最も薄いゲート絶縁膜及び前記最薄絶縁膜の下の半導体表面が露呈される時刻をエッチング生成物の発光スペクトル強度の変化からエッチング終点として検出するものと
を含むものである。
第２のサイドスペーサ形成法によれば、半導体基板の一主面においてチップ領域内で複数のＭＯＳ型トランジスタ形成予定部から離間した所定領域には、チップ内酸化マスク層を除去した後、複数のゲート絶縁膜のうち最も薄いゲート絶縁膜とほぼ同じ厚さを有する最薄絶縁膜が形成される。サイドスペーサを形成するためのドライエッチング処理では、第１のサイドスペーサ形成法に関して前述したと同様にして最も薄いゲート絶縁膜及び最薄絶縁膜でエッチング終点が検出される。このとき、最薄絶縁膜を形成した領域の分だけエッチング開口面積が増大しているので、エッチング終点を高精度で検出可能となる。最薄絶縁膜がチップ領域内で複数のＭＯＳ型トランジスタ形成予定部から離間した所定領域に形成されると共に、離間部には素子分離絶縁膜が形成されるので、ＭＯＳ型トランジスタ等のデバイス機能に支障が生ずることはない。
第１又は第２のサイドスペーサ形成法において、前記エッチングする工程では、前記エッチング終点を検出した後所定時間の間前記ドライエッチング処理を続行することにより前記最も薄いゲート絶縁膜以外のゲート絶縁膜の露呈部をエッチングするようにしてもよい。このようにすると、最も薄いゲート絶縁膜より厚い各ゲート絶縁膜のエッチング量を、最も薄いゲート絶縁膜で検出したエッチング終点を基準として精度良く制御することができる。
この発明に係る第３のサイドスペーサ形成法は、
半導体基板の一主面において該半導体基板から半導体チップとして分離されるべき複数のチップ領域のうちの各チップ領域内で複数のＭＯＳ型トランジスタ形成予定部をそれぞれ覆って複数の酸化マスク層を配置すると共に前記複数のチップ領域間の所定領域を覆ってチップ間酸化マスク層を配置する工程と、
各チップ領域内の複数の酸化マスク層及び前記チップ間酸化マスク層を用いる選択酸化処理により前記半導体基板の一主面に素子分離絶縁膜を形成する工程と、
各チップ領域内の複数の酸化マスク層及び前記チップ間酸化マスク層を除去した後、前記半導体基板の一主面において各チップ領域内の複数の酸化マスク層を除去した個所に厚さを異にする複数のゲート絶縁膜をそれぞれ形成すると共に前記チップ間酸化マスク層を除去した個所に各チップ領域内の複数のゲート絶縁膜のうち最も薄いゲート絶縁膜とほぼ同じ厚さを有する最薄絶縁膜を形成する工程と、
各チップ領域内の複数のゲート絶縁膜の上に複数のゲート電極層をそれぞれ形成する工程と、
各チップ領域内の複数のゲート電極層を覆って各チップ領域内の素子分離絶縁膜、各チップ領域内の複数のゲート絶縁膜及び前記最薄絶縁膜の上にサイドスペーサ形成用絶縁膜を形成する工程と、
ドライエッチング処理により前記サイドスペーサ形成用絶縁膜をエッチバックして各チップ領域内の各ゲート電極層毎にその両側部にサイドスペーサをそれぞれ形成すると共に該サイドスペーサの形成に伴って露呈した各チップ領域内の複数のゲート絶縁膜の露呈部及び前記最薄絶縁膜をエッチングする工程であって、各チップ領域内の最も薄いゲート絶縁膜及び前記最薄絶縁膜の下の半導体表面が露呈される時刻をエッチング生成物の発光スペクトル強度の変化からエッチング終点として検出するものと
を含むものである。
第３のサイドスペーサ形成法によれば、半導体基板の一主面において複数のチップ領域の間の所定領域には、チップ間酸化マスク層を除去した後、複数のゲート絶縁膜のうち最も薄いゲート絶縁膜とほぼ同じ厚さを有する最薄絶縁膜が形成される。サイドスペーサを形成するためのドライエッチング処理では、第１のサイドスペーサ形成法に関して前述したと同様にして最も薄いゲート絶縁膜及び最薄絶縁膜でエッチング終点が検出される。このとき、最薄絶縁膜を形成した領域の分だけエッチング開口面積が増大しているので、エッチング終点を高精度で検出可能となる。最薄絶縁膜が複数のチップ領域間の所定領域（スクライブ領域）に形成されるので、最薄絶縁膜を形成したことでＭＯＳ型トランジスタ等のデバイス機能に支障が生ずることはない。
第３のサイドスペーサ形成法において、前記エッチングする工程では、前記エッチング終点を検出した後所定時間の間前記ドライエッチング処理を続行することにより各チップ領域内の最も薄いゲート絶縁膜以外のゲート絶縁膜の露呈部をエッチングするようにしてもよい。このようにすると、最も薄いゲート絶縁膜より厚い各ゲート絶縁膜のエッチング量を、最も薄いゲート絶縁膜で検出したエッチング終点を基準として精度良く制御することができる。
上記した第２又は第３のサイドスペーサ形成法を実施する際には、チップ内酸化マスク層又はチップ間酸化マスク層を形成するために露光マスクの変更で対処することもできるが、最初から露光マスクをチップ内酸化マスク層又はチップ間酸化マスク層の形成が可能になるように作成しておけば、マスク変更に伴うコスト増を回避することができる。
この発明によれば、最も薄いゲート絶縁膜とほぼ同じ厚さの最薄絶縁膜を付加的に形成してエッチング開口面積を増大させるようにしたので、サイドスペーサを形成するためのドライエッチング処理においてエッチング終点を精度良く検出することができ、安定したエッチング終点検出により製造歩留りが向上する効果が得られる。
その上、エッチング終点を精度良く検出できるようになったので、ウェハ毎の被エッチング膜の膜厚ばらつきや枚葉式エッチング装置でのエッチング速度の変動に対応してウェハ毎にオーバーエッチング量を揃えることが可能となり、半導体デバイスの品質安定化を達成できる効果も得られる。
図１〜４は、この発明の一実施形態に係るサイドスペーサ形成法を示すものである。図１〜４に示す半導体基板１０の各断面は、図５に示すウェハ状の半導体基板１０のＡ−Ａ’線断面に対応する。
図５に示す基板（ウェハ）１０の一主面（上面）には、基板１０から半導体チップとして分離されるべき多数のチップ領域ＣＰを含むチップ露光領域ＣＥが設けられている。基板１０の外周端近傍領域は、レジストエッジリンス領域ＥＲとして用いられるものである。レジストエッジリンス領域ＥＲは、ホトリソグラフィ処理において基板１０の上面にレジスト層を形成した際に基板１０の端縁でレジストだれを防ぐためレジストリンス処理によりレジストが除去される領域である。チップ露光領域ＣＥとレジストエッジリンス領域ＥＲとの間の領域（ハッチングを付した領域）ＷＳは、ウェハ内周辺領域である。図５のＡ−Ａ’断面は、多数のチップ領域ＣＰのうちの１つのチップ領域ＣＰａの内部からウェハ内周辺領域ＷＳの内部に至る断面である。
図１（Ａ）の工程では、シリコンからなる半導体基板１０の上面に熱酸化処理により数十ｎｍ程度の厚さのシリコン酸化膜を形成した後、このシリコン酸化膜の上にＣＶＤ処理により百数十ｎｍ程度の厚さのシリコン窒化膜を形成する。ホトリソグラフィ及びエッチング処理によりシリコン窒化膜をパターニングして各々シリコン窒化膜の残存部からなる酸化マスク層１４ａ〜１４ｃを形成する。酸化マスク層１４ａ，１４ｂは、それぞれ第１，第２のＭＯＳ型トランジスタ形成予定部を覆うように形成し、酸化マスク層１４ｃは、図５に示したウェハ内周辺領域ＷＳを覆うように形成する。絶縁膜１２ａ，１２ｂ，１２ｃはそれぞれ酸化マスク層１４ａ，１４ｂ，１４ｃで覆われたシリコン酸化膜からなるものである。
次に、酸化マスク層１４ａ〜１４ｃを用いる選択酸化処理によりシリコンオキサイドからなる素子分離絶縁膜１６を形成する。絶縁膜１６の厚さは、一例として２５０ｎｍとすることができる。この後、熱リン酸等により酸化マスク層１４ａ〜１４ｃを除去する。この結果、絶縁膜１６は、第１，第２のＭＯＳ型トランジスタ形成予定部にそれぞれ対応する素子孔１６ａ，１６ｂを有する形で残存する。また、絶縁膜１２ａ，１２ｂは、それぞれ素子孔１６ａ，１６ｂ内の半導体表面を覆って残存すると共に、絶縁膜１２ｃは、ウェハ内周辺領域ＷＳを覆って残存する。
図１（Ｂ）及び図２（Ｃ），（Ｄ）は、厚さを異にするゲート絶縁膜を作り分ける工程である。図１（Ｂ）の工程では、絶縁膜１２ａ〜１２ｃを除去した後、熱酸化処理により清浄なシリコン酸化膜からなる絶縁膜１２Ａ’〜１２Ｃ’をそれぞれ絶縁膜１２ａ〜１２ｃの除去個所に形成する。そして、基板１０の上面に絶縁膜１２Ａ’，１６を覆い且つ絶縁膜１２Ｂ’，１２Ｃ’を露呈するようにレジスト層１８をホトリソグラフィ処理により形成する。
図２（Ｃ）の工程では、レジスト層１８をマスクとし且つフッ酸を用いるウェットエッチング処理により絶縁膜１２Ｂ’，１２Ｃ’を除去する。この結果、素子孔１６ｂ内には半導体表面が露呈されると共にウェハ内周辺領域ＷＳでも半導体表面が露呈される。この後、レジスト層１８を除去する。
図２（Ｄ）の工程では、熱酸化処理により素子孔１６ｂ内の半導体表面に例えば２０ｎｍの厚さのシリコン酸化膜からなるゲート絶縁膜１２Ｂを形成すると共にウェハ内周辺領域ＷＳの半導体表面にも絶縁膜１２Ｂとほぼ同じ厚さのシリコン酸化膜からなる絶縁膜１２Ｃを形成する。このときの熱酸化処理により絶縁膜１２Ａ’を構成するシリコン酸化膜を例えば８０ｎｍの厚さまで成長させ、このシリコン酸化膜からなるゲート絶縁膜１２Ａを形成する。絶縁膜１２Ｂは、チップ領域ＣＰａ内で最も薄いゲート絶縁膜であるので、この絶縁膜とほぼ同じ厚さを有する絶縁膜１２Ｃを「最薄絶縁膜」と称する。
図３（Ｅ）の工程では、ＣＶＤ処理により基板上面に低抵抗ポリシリコン等の導電材層を形成した後、この導電材層をホトリソグラフィ及びエッチング処理によりパターニングしてゲート絶縁膜１２Ａ，１２Ｂの上にそれぞれ導電材層の残存部からなるゲート電極層２０Ａ，２０Ｂを形成する。そして、絶縁膜１６と、ゲート電極層２０Ａと、素子孔１６ｂ及びウェハ内周辺領域ＷＳを覆うレジスト層（図示せず）とをマスクとする不純物イオン注入処理により基板１０とは反対の導電型を有する低不純物濃度のソース領域Ｓ１１及びドレイン領域Ｄ１１を形成する。このときの処理に用いたレジスト層を除去した後、絶縁膜１６と、ゲート電極層２０Ｂと，素子孔１６ａ及びウェハ内周辺領域ＷＳを覆うレジスト層（図示せず）とをマスクとする不純物イオン注入処理により基板１０とは反対の導電型を有する低不純物濃度のソース領域Ｓ１２及びドレイン領域Ｄ１２を形成する。そして、このときの処理に用いたレジスト層を除去する。
なお、ソース領域Ｓ１２及びドレイン領域Ｄ１２は、ソース領域Ｓ１１及びドレイン領域Ｄ１１より先に形成してもよい。また、図１の素子分離工程の前にウェル領域形成を行なうなどしてソース，ドレイン領域Ｓ１１，Ｄ１１とソース，ドレイン領域Ｓ１２，Ｄ１２とを互いに逆の導電型領域として形成してもよい。
図３（Ｆ）の工程では、ＣＶＤ処理により基板上面にサイドスペーサ形成用絶縁膜２２を形成する。絶縁膜２２としては、厚さ２５０ｎｍ程度のシリコンオキサイド膜を用いることができる。
図４（Ｇ）の工程では、ドライエッチング処理により絶縁膜２２をエッチバックしてゲート電極層２０Ａの両側部にはサイドスペーサ２２ａ，２２ｂを、ゲート電極層２０Ｂの両側部にはサイドスペーサ２２ｃ、２２ｄをそれぞれ形成する。サイドスペーサ２２ａ〜２２ｄは、いずれも絶縁膜２２の残存部からなるものである。このときのドライエッチング処理では、サイドスペーサ２２ａ〜２２ｄの形成に伴って露呈した絶縁膜１６，１２Ａ〜１２Ｃもエッチングされる。
図４（Ｇ）のドライエッチング処理では、素子孔１６ｂ及びウェハ内周辺領域ＷＳに半導体表面が露呈される時刻をエッチング生成物の発光スペクトル強度の変化からエッチング終点として検出する。図６には、エッチング波形信号ＥＷについてエッチング時間と信号強度との関係を示す。ｔＳ１は、薄いゲート絶縁膜１２Ｂの露呈部及び最薄絶縁膜１２Ｃに関してエッチング終点が検出された時刻である。図２４と図６とを対比すると、図６の方が信号強度の変化が大きいことがわかる。これは、ウェハ内周辺領域ＷＳに最薄絶縁膜１２Ｃを形成したことでエッチング開口面積（エッチング開口面積率）が増大したことによるものである。このため、ｔＳ１の時刻で確実にエッチング終点を検出することが可能となる。
図４（Ｈ）の工程では、時刻ｔＳ１でエッチング終点が検出された後、時刻ｔＳ１からｔＯまでの所定時間の間ドライエッチング処理を続行してオーバーエッチングを行なうことにより厚いゲート絶縁膜１２Ａの露呈部をエッチング除去して半導体表面を露呈させる。この場合、確実にエッチング終点を検出できる時刻ｔＳ１を基準としてオーバーエッチング時間を設定するので、絶縁膜１２Ａに関する時刻ｔＳ２での不安定なエッチング終点検出に頼ることなく絶縁膜１２Ａの露呈部を確実にエッチング除去することができる。
図４（Ｈ）の工程において、エッチング処理の後は、ソース，ドレイン領域Ｓ１１，Ｄ１１と同一導電型でそれらより高不純物濃度のソース，ドレイン領域Ｓ２１，Ｄ２１を形成する。このためには、絶縁膜１６と、ゲート絶縁膜１２Ａ、ゲート電極層２０Ａ及びサイドスペーサ２２ａ，２２ｂの積層体と、素子孔１６ｂ及びウェハ内周辺領域ＷＳを覆うレジスト層（図示せず）とをマスクとする不純物イオン注入処理を行ない、この後レジスト層を除去する。また、ソース，ドレイン領域Ｓ１２，Ｄ１２と同一導電型でそれらより高不純物濃度のソース，ドレイン領域Ｓ２２，Ｄ２２を形成する。このためには、絶縁膜１６と、ゲート絶縁膜１２Ｂ、ゲート電極層２０Ｂ及びサイドスペーサ２２ｃ，２２ｄの積層体と、素子孔１６ａ及びウェハ内周辺領域ＷＳを覆うレジスト層（図示せず）とをマスクとする不純物イオン注入処理を行ない、この後レジスト層を除去する。
なお、ソース，ドレイン領域Ｓ２２，Ｄ２２は、ソース，ドレイン領域Ｓ２１，Ｄ２１より先に形成してもよく、ソース，ドレイン領域Ｓ２１，Ｄ２１と同じ導電型であればソース，ドレイン領域Ｓ２１，Ｄ２１と同時に形成することも可能である。また、図４（Ｈ）のオーバーエッチング工程を省略し、図４（Ｇ）の工程の後、ソース領域Ｓ２１，Ｓ２２及びドレイン領域Ｄ２１，Ｄ２２を形成するようにしてもよい。この場合、素子孔１６ａ内の半導体表面がゲート絶縁膜１２Ａで覆われた状態であるが、ゲート絶縁膜１２Ａを介して不純物イオンを注入すればよい。図３（Ｅ）の工程及び図４（Ｇ）又は（Ｈ）の工程で注入した不純物については、活性化のための熱処理を適宜行なう。
上記した実施形態では、チップ領域内で最も薄いゲート絶縁膜とほぼ同じ厚さの最薄絶縁膜をウェハ内周辺領域ＷＳに形成したが、最薄絶縁膜は、ウェハ内周辺領域ＷＳに限らず、図７〜１０に関して次に述べるような領域に形成してもよい。
図７は、図５に示した基板（ウェハ）１０の一部を拡大して示すものである。基板１０の上面には、多数のチップ領域ＣＰが行列状に配置されると共にハッチングを付して示すようにチップ間領域ＣＲが定められている。チップ間領域ＣＲは、互いに平行に且つ等間隔で縦方向に延長する複数の線状領域と互いに平行に且つ等間隔で横方向に延長する複数の線状領域とを含むもので、縦方向の複数の線状領域と横方向の複数の線状領域とが直交して生ずる複数の方形状領域が個々のチップ領域ＣＰにそれぞれ相当する。各線状領域は、基板１０から各チップ領域を半導体チップとして分離する際にスクライビングが行なわれるスクライブ領域である。最薄絶縁膜は、チップ間領域ＣＲ内に形成することができる。
図８は、１個のチップ領域ＣＰ内の回路配置の一例を示すもので、ＣＴ１，ＣＴ２はメモリ回路、ＣＴ３はランダムロジック回路、ＣＴ４，ＣＴ５はアナログ回路である。チップ領域ＣＰの周辺部には、ＣＴ１〜ＣＴ５を含む回路部を取囲むように例えば１６個の位置ＰＤにそれぞれパッド電極が配置されている。各パッド電極が配置された領域ＰＤがパッド内領域であり、隣り合うパッド内領域ＰＤ間の領域（右上がりハッチングを付した領域）ＰＲがパッド間領域であり、１６個のパッド内領域ＰＤの枠状配列とチップ領域ＣＰの端部との間の領域（左上がりハッチングを付した領域）ＰＳがチップ内周辺領域である。最薄絶縁膜は、パッド内領域ＰＤ、パッド間領域ＰＲ及びチップ内周辺領域ＰＳのいずれにも形成することができる。
図９は、図８と同様のチップ領域ＣＰを示すので、図８と同様の部分には同様の符号を付してある。ＣＴ１とＣＴ２、ＣＴ１とＣＴ４、ＣＴ２とＣＴ３等の隣り合う回路間の領域（右上がりハッチングを付した領域）ＣＱが回路間領域であり、ＣＴ１〜ＣＴ５を含む回路部と１６個のパッド内領域ＰＤの枠状配列との間の領域（左上がりハッチングを付した領域）ＰＣがパッド−回路間領域である。最薄絶縁膜は、回路間領域ＣＱ及びパッド−回路間領域ＰＣのいずれにも形成することができる。なお、図８，９では、簡単のため、配線の図示を省略した。
図１０は、図８，９に示したチップ領域ＣＰ内の１個の回路ＣＴにおけるトランジスタ基本セル配置の一例を示すものである。回路ＣＴ内には、一例として４個のトランジスタ基本セルＣ１〜Ｃ４が図示のように形成される。各基本セルが形成される領域ＴＣがセル内領域であり、Ｃ１とＣ２、Ｃ１とＣ４等の隣り合う基本セル間の領域（右上がりハッチングを付した領域）ＴＲがセル間領域であり、４個の基本セルＣ１〜Ｃ４を含むセル部と回路ＣＴの端部との間の領域（左上がりハッチングを付した領域）ＣＳが回路内周辺領域である。最薄絶縁膜は、セル内領域ＴＣ、セル間領域ＴＲ及び回路内周辺領域ＣＳのいずれにも形成することができる。
図１１は、図１〜図４の実施形態において採用可能なパッド電極構造の一例を示すものである。この例では、図８に示した１６個のパッド内領域ＰＤにそれぞれ最薄絶縁膜を形成するが、図１１には１６個のうちの１つのパッド内領域におけるパッド電極構造を代表として示す。
図１１に示す基板１０の上面には、図１（Ａ）の素子分離工程においてパッド孔１６ｃを有するように素子分離絶縁膜１６を形成する。パッド孔１６ｃの形成方法は、前述した１６ａ等の素子孔の形成方法と同じである。
次に、図１（Ｂ）の工程では、パッド孔１６ｃ内の半導体表面に絶縁膜１２Ｃ’と同様の絶縁膜を形成し、この絶縁膜を図２（Ｃ）の工程で除去する。この後、図２（Ｄ）の工程では、パッド孔１６ｃ内の半導体表面に絶縁膜１２Ｃと同様の最薄絶縁膜を形成し、この最薄絶縁膜を図４（Ｇ）のドライエッチング工程で除去する。この結果、パッド孔１６ｃ内には半導体表面が露呈される。
図４（Ｇ）又は（Ｈ）の工程でソース領域Ｓ２１，Ｓ２２及びドレイン領域Ｄ２１，Ｄ２２を形成した後、素子孔１６ａ，１６ｂ内のＭＯＳ型トランジスタ及びパッド孔１６ｃ内の半導体表面を覆うように素子分離絶縁膜１６の上に層間絶縁膜２４を形成する。この後、絶縁膜２４の上には、１層目の金属配線層２６、層間絶縁膜２８、２層目の金属配線層３０、層間絶縁膜３２、金属電極層３４及び保護絶縁膜３６を公知の方法により順次に形成する。配線層２６，３０及び電極層３４がボンディングワイヤ等に接続されるパッド電極を構成する。
図２（Ｄ）の工程において、パッド孔１６ｃ内の半導体表面に上記のように最薄絶縁膜を形成した場合、図１１に示した１つのパッド内領域における最薄絶縁膜の形成面積をＳとすると、図８に示した１６個のパッド内領域ＰＤについては、最薄絶縁膜の形成面積が１６Ｓとなる。図５に示した基板（ウェハ）１０内のチップ領域ＣＰの数をＮとすると、ウェハ内での最薄絶縁膜形成面積は１６Ｓ×Ｎとなる。図４（Ｇ）のドライエッチング工程では、ウェハ内周辺領域ＷＳに形成した最薄絶縁膜によるエッチング開口面積の増大に加えて、ウェハ内のパッド領域ＰＤに形成した最薄絶縁膜により１６Ｓ×Ｎに相当する分だけエッチング開口面積が増大するので、一層精度良くエッチング終点を検出することができる。
図１１のパッド電極構造によれば、図２４のパッド電極構造と対比すると、パッド孔１６ｃにて素子分離絶縁膜１６が欠如しているため、基板１０とパッド電極との間の寄生容量が若干増大する。しかし、微細化により素子分離絶縁膜１６の厚さよりも１層目の層間絶縁膜２４の厚さが十分大きいので、寄生容量の増大を少なくすることができる。一例として、素子分離絶縁膜１６の厚さを２５０ｎｍ、層間絶縁膜の厚さを１０００ｎｍとすると、寄生容量の増大は、（２５０＋１０００）／１０００＝１．２５倍にとどめることができる。
図１１に関して上記したようにパッド内領域に最薄絶縁膜を形成する場合において、図５に示したようなウェハ内でのチップ占有面積率（チップ露光領域ＣＥが占める割合に相当）を９０％としてエッチング終点検出に寄与する面積（検出有効面積）の増加分を見積ると、次の表１に示すようになる。
Figure 2006196735
表１において、「チップサイズ」はチップ領域の一辺の長さを、「パッド数」は１チップ領域当りのパッド電極数を、「パッドサイズ」はパッド電極の一辺の長さを、「増加分」は検出有効面積の増加分をそれぞれ表わす。
図１２は、表１の条件１〜７のデータに基づいてチップサイズと検出有効面積の増加分との関係を示すものである。図１２及び表１によれば、検出有効面積がチップサイズの減少に伴って増大することがわかる。従って、パッド内領域（パッド電極下方領域）に最薄絶縁膜を形成する手法は、小チップサイズのデバイスに有効な手法であるといえる。
図１１に関して上記した例では、１６個のパッド内領域ＰＤのすべてにおいて最薄絶縁膜を形成したが、全数より少ない数のパッド内領域において最薄絶縁膜を形成するようにしてもよい。また、図１１に関して上記したようにパッド内領域ＰＤに最薄絶縁膜を形成する場合は、ウェハ内周辺領域ＷＳでの最薄絶縁膜を省略したり、図７のチップ間領域ＣＲ、図８のパッド間領域ＰＲ，チップ内周辺領域ＰＳ、図９の回路間領域ＣＱ，パッド−回路間領域ＰＣ、図１０のセル内領域ＴＣ，セル間領域ＴＲ，回路内周辺領域ＣＳのうちの１又は複数の領域に最薄絶縁膜を形成したりしてもよい。
図１３〜１７は、この発明のサイドスペーサ形成法において使用される設計・製造プロセスの一例を示すもので、この例では、ＣＡＤ（Computer Aided Dedign）の手法が用いられる。コンピュータには、ステップ４０〜１１８，１２４等の処理を実行させることができる。
ステップ４０では、最薄絶縁膜を形成する領域（以下では、「最薄絶縁膜形成領域」と称する）を指定する。このためには、図７〜１０に示したような最薄絶縁膜形成可能な領域の画像をコンピュータ画面に表示した状態において、設計者がマウス、キーボード等の操作により最薄絶縁膜形成領域を指定する。このとき、最薄絶縁膜形成領域が配置されるべき素子分離領域のＸ方向の寸法Ｘ及びＹ方向の寸法Ｙと、素子分離領域設計最小寸法ＭＩＮとを設計者がコンピュータに入力する。
図１８，１９は、素子分離領域と最薄絶縁膜形成領域との関係を示すものである。素子分離領域は、本来素子分離絶縁膜１６が形成される領域である。この例では、Ｘ方向の寸法Ｘ及びＹ方向の寸法Ｙのいずれも素子分離領域設計最小寸法ＭＩＮの２倍（２ＭＩＮ）より大きい素子分離領域内に最薄絶縁膜形成領域１６Ａを配置するものとし、ｘ＝ｙ＝ＭＩＮとなるように最薄絶縁膜形成領域（Ｘ−２ｘ）×（Ｙ−２ｙ）を設定する。なお、図１８は、図１９のＢ−Ｂ’線に沿う断面である。
ステップ４０において、最薄絶縁膜形成領域として図１０の回路ＣＴ内のセル内領域ＴＣを指定するときは、回路ＣＴ内のトランジスタ基本セル数として１〜Ｎ１（Ｎ１＞１）のいずれかを設計者がコンピュータに入力する。また、最薄絶縁膜形成領域として図８，９のチップ領域ＣＰ内の回路を指定するときは、チップ領域ＣＰ内の回路数として１〜Ｎ２（Ｎ２＞１）のいずれかを設計者がコンピュータに入力する。なお、コンピュータ画面では、最薄絶縁膜形成領域として図５に示したようなウェハ内周辺領域ＷＳを設計者が指定することもできる。
ステップ４２では、最薄絶縁膜形成領域が基本セル内か判定する。この判定の結果が肯定的（Ｙ）であれば、ステップ４４〜５０のループ１の処理を行なう。この処理では、基本セル１からＮ１までの各基本セル毎にステップ４６，４８の処理を行なう。
ステップ４６では、Ｘ＞２ＭＩＮ且つＹ＞２ＭＩＮか判定する。この判定の結果が肯定的（Ｙ）であれば、ステップ４８においてｘ＝ＭＩＮ，ｙ＝ＭＩＮとなるように新たに最薄絶縁膜形成領域（Ｘ−２ｘ）×（Ｙ−２ｙ）を設定し、この領域を表わす領域データを発生させる。そして、設定に係る領域を最薄絶縁膜形成領域（ａ）として指定する。ステップ４６の判定結果が否定的（Ｎ）であったときは、ステップ４８の処理を行なわない。一例として、図１０に示したようにＮ１＝４とし、１〜Ｎ１までの各基本セルについてステップ４６の判定結果が肯定的（Ｙ）であったときは、最薄絶縁膜形成領域（ａ）として４つのセル内領域ＴＣが指定される。
ループ１の処理が終ったときは、ステップ５２において指定に係る１又は複数のセル内領域ＴＣを最薄絶縁膜形成領域（ａ）としてコンピュータ画面に表示する。
ステップ５２の処理が終ったとき又はステップ４２の判定結果が否定的（Ｎ）であったときは、図１４のステップ５４に移る。ステップ５４では、最薄絶縁膜形成領域が回路内か判定すると共に、回路内であるときは図１０に示したようなセル間領域ＴＲ又は回路内周辺領域ＣＳのいずれであるか判定する。
ステップ５４の判定の結果、セル内領域ＴＲであったときは、ステップ５６〜６２のループ２の処理を行なう。この処理では、回路１からＮ２までの各回路毎にステップ５８，６０の処理を行なう。
ステップ５８では、Ｘ＞２ＭＩＮ且つＹ＞２ＭＩＮか判定する。この判定の結果が肯定的（Ｙ）であれば、ステップ６０においてｘ＝ＭＩＮ，ｙ＝ＭＩＮとなるように新たに最薄絶縁膜形成領域（Ｘ−２ｘ）×（Ｙ−２ｙ）を設定し、この領域を表わす領域データを発生させる。そして、設定に係る領域を最薄絶縁膜形成領域（ｂ）として指定する。ステップ５８の判定結果が否定的（Ｎ）であったときは、ステップ６０の処理を行なわない。一例として、図８，９に示したようにＮ２＝５とし、１〜Ｎ２までの各回路についてステップ５８の判定結果が肯定的（Ｙ）であったときは、最薄絶縁膜形成領域（ｂ）として５つのセル間領域ＴＲが指定される。
ループ２の処理が終ったときは、ステップ６４において指定に係る１又は複数のセル間領域ＴＲを最薄絶縁膜形成領域（ｂ）としてコンピュータ画面に表示する。
ステップ５４の判定の結果、回路内周辺領域ＣＳであったときは、ステップ６６〜７２のループ３の処理を行なう。この処理では、回路１〜Ｎ２までの各回路毎にステップ６８，７０の処理を行なう。
ステップ６８では、Ｘ＞２ＭＩＮ且つＹ＞２ＭＩＮか判定する。この判定の結果が肯定的（Ｙ）であれば、ステップ７０においてｘ＝ＭＩＮ，ｙ＝ＭＩＮとなるように新たに最薄絶縁膜形成領域（Ｘ−２ｘ）×（Ｙ−２ｙ）を設定し、この領域を表わす領域データを発生させる。そして、設定に係る領域を最薄絶縁膜形成領域（ｃ）として指定する。ステップ６８の判定結果が否定的（Ｎ）であったときは、ステップ７０の処理を行なわない。一例として、図８，９に示したようにＮ２＝５とし、１〜Ｎ２までの各回路についてステップ６８の判定結果が肯定的（Ｙ）であったときは、最薄絶縁膜形成領域（ｃ）として５つの回路内周辺領域ＣＳが指定される。
ループ３の処理が終ったときは、ステップ７４において指定に係る１又は複数の回路内周辺領域ＣＳを最薄絶縁膜形成領域（ｃ）としてコンピュータ画面に表示する。
ステップ６４又は７４の処理が終ったときあるいはステップ５４の判定結果が回路外を示すときは、図１５のステップ７６に移る。ステップ７６では、最薄絶縁膜形成領域がチップ領域内か判定すると共に、チップ領域内であるときは図９に示したような回路間領域ＣＱ又はパッド−回路間領域ＰＣあるいは図８に示したようなパッド内領域ＰＤ，パッド間領域ＰＲ又はチップ内周辺領域ＰＳのいずれであるか判定する。
ステップ７６の判定の結果、回路間領域ＣＱであったときは、ステップ７８において、Ｘ＞２ＭＩＮ且つＹ＞２ＭＩＮか判定する。この判定の結果が肯定的（Ｙ）であれば、ステップ８０においてｘ＝ＭＩＮ，ｙ＝ＭＩＮとなるように新たに最薄絶縁膜形成領域（Ｘ−２ｘ）×（Ｙ−２ｙ）を設定し、この領域を表わす領域データを発生させる。そして、設定に係る領域を最薄絶縁膜形成領域（ｄ）として指定する。
ステップ８０の処理が終わったとき又はステップ７８の判定結果が否定的（Ｎ）であったときは、ステップ８２において回路間領域ＣＱを最薄絶縁膜形成領域（ｄ）としてコンピュータ画面に表示する。
ステップ７６の判定の結果、パッド−回路間領域ＰＣであったときは、ステップ８４において、Ｘ＞２ＭＩＮ且つＹ＞２ＭＩＮか判定する。この判定の結果が肯定的（Ｙ）であれば、ステップ８６においてｘ＝ＭＩＮ，ｙ＝ＭＩＮとなるように新たに最薄絶縁膜形成領域（Ｘ−２ｘ）×（Ｙ−２ｙ）を設定し、この領域を表わす領域データを発生させる。そして、設定に係る領域を最薄絶縁膜形成領域（ｅ）として指定する。
ステップ８６の処理が終わったとき又はステップ８４の判定結果が否定的（Ｎ）であったときは、ステップ８８においてパッド−回路間領域ＰＣを最薄絶縁膜形成領域（ｅ）としてコンピュータ画面に表示する。
ステップ７６の判定の結果、パッド内領域ＰＤであったときは、ステップ９０において、Ｘ＞２ＭＩＮ且つＹ＞２ＭＩＮか判定する。この判定の結果が肯定的（Ｙ）であれば、ステップ９２においてｘ＝ＭＩＮ，ｙ＝ＭＩＮとなるように新たに最薄絶縁膜形成領域（Ｘ−２ｘ）×（Ｙ−２ｙ）を設定し、この領域を表わす領域データを発生させる。そして、設定に係る領域を最薄絶縁膜形成領域（ｆ）として指定する。
ステップ９２の処理が終わったとき又はステップ９０の判定結果が否定的（Ｎ）であったときは、ステップ９４においてパッド内領域ＰＤを最薄絶縁膜形成領域（ｆ）としてコンピュータ画面に表示する。
ステップ７６の判定の結果、パッド間領域ＰＲであったときは、図１６のステップ９６において、Ｘ＞２ＭＩＮ且つＹ＞２ＭＩＮか判定する。この判定の結果が肯定的（Ｙ）であれば、ステップ９８においてｘ＝ＭＩＮ，ｙ＝ＭＩＮとなるように新たに最薄絶縁膜形成領域（Ｘ−２ｘ）×（Ｙ−２ｙ）を設定し、この領域を表わす領域データを発生させる。そして、設定に係る領域を最薄絶縁膜形成領域（ｇ）として指定する。
ステップ９８の処理が終わったとき又はステップ９６の判定結果が否定的（Ｎ）であったときは、ステップ１００においてパッド間領域ＰＲを最薄絶縁膜形成領域（ｇ）としてコンピュータ画面に表示する。
ステップ７６の判定の結果、チップ内周辺領域ＰＳであったときは、ステップ１０２において、Ｘ＞２ＭＩＮ且つＹ＞２ＭＩＮか判定する。この判定の結果が肯定的（Ｙ）であれば、ステップ１０４においてｘ＝ＭＩＮ，ｙ＝ＭＩＮとなるように新たに最薄絶縁膜形成領域（Ｘ−２ｘ）×（Ｙ−２ｙ）を設定し、この領域を表わす領域データを発生させる。そして、設定に係る領域を最薄絶縁膜形成領域（ｈ）として指定する。
ステップ１０４の処理が終わったとき又はステップ１０２の判定結果が否定的（Ｎ）であったときは、ステップ１０６においてチップ内周辺領域ＰＳを最薄絶縁膜形成領域（ｈ）としてコンピュータ画面に表示する。
ステップ８２，８８，９４，１００又は１０６の処理が終ったときは、図１７のステップ１０８において最薄絶縁膜形成領域がチップ露光領域内か判定する。この判定の結果が肯定的（Ｙ）であれば、最薄絶縁膜形成領域としてチップ間領域ＣＲが指定されたことになり、ステップ１１０において、Ｘ＞２ＭＩＮ且つＹ＞２ＭＩＮか判定する。この判定の結果が肯定的（Ｙ）であれば、ステップ１１２においてｘ＝ＭＩＮ，ｙ＝ＭＩＮとなるように新たに最薄絶縁膜形成領域（Ｘ−２ｘ）×（Ｙ−２ｙ）を設定し、この領域を表わす領域データを発生させる。そして、設定に係る領域を最薄絶縁膜形成領域（ｉ）として指定する。
ステップ１１２の処理が終わったとき又はステップ１１０の判定結果が否定的（Ｎ）であったときは、ステップ１１４においてチップ間領域ＣＲを最薄絶縁膜形成領域（ｉ）としてコンピュータ画面に表示する。
ステップ１１４の処理が終ったときは、ステップ１１６において、コンピュータ画面に表示された最薄絶縁膜形成（ａ）〜（ｉ）のうちから任意の領域を設計者が選択する。このとき、選択されなかった最薄絶縁膜形成領域は、コンピュータ画面から消去される。コンピュータは、設計者の選択に係る領域データを抽出して新たにＣＡＤデータに付加データＡＤＤとして付加する。そして、ステップ１１８では、付加データＡＤＤをＣＡＤデータのゲート絶縁膜作り分け工程の最薄ゲート絶縁膜形成領域分に繰り入れる。
ステップ１２０では、図１（Ａ）に関して前述したように素子分離工程を実行する。このとき、ウェハ内周辺領域ＷＳではレジスト露光をせず、酸化マスク層を残して素子分離絶縁膜の成長を防ぐ。
次に、ステップ１２２では、図１（Ｂ），図２（Ｃ），（Ｄ）に関して前述したようにゲート絶縁膜作り分け工程を実行する。ステップ１１８で付加データＡＤＤが繰り入れられた最薄ゲート絶縁膜を形成する際にウェハ内周辺領域には各最薄ゲート絶縁膜とほぼ同じ厚さで最薄絶縁膜を形成する。また、ウェハ内周辺領域ＷＳを最薄絶縁膜形成領域（ｊ）として指定する。そして、ステップ１２４では、ウェハ内周辺領域ＷＳを最薄絶縁膜形成領域（ｊ）としてコンピュータ画面に表示する。このとき、コンピュータ画面には、ステップ１１６で選択された最薄絶縁膜形成領域（（ａ）〜（ｉ）のうちの１又は複数の領域）及び最薄絶縁膜形成領域（ｊ）が表示されていることになる。
この後、ステップ１２６では、図４（Ｇ），（Ｈ）に関して前述したようにドライエッチング工程を実行する。このとき、付加データＡＤＤに対応する最薄絶縁膜形成領域及び最薄絶縁膜形成領域（ｊ）を利用してエッチング終点検出を行なう。
ステップ４０において、最薄絶縁膜形成領域としてウェハ内周辺領域を指定したときは、ステップ１０８の判定結果が否定的（Ｎ）となり、ステップ１２０から１２６の処理を上記したと同様に行なう。この場合、エッチング終点検出に利用されるのは、最薄絶縁膜形成領域（ｊ）だけとなる。
この発明の一実施形態に係るサイドスペーサ形成法における素子分離工程（Ａ）及び酸化・レジスト層形成工程（Ｂ）を示す断面図である。 図１の工程（Ｂ）に続くウェットエチング工程（Ｃ）及びレジスト除去・酸化工程（Ｄ）を示す断面図である。 図２の工程（Ｄ）に続くゲート電極層形成・低濃度領域形成工程（Ｅ）及び絶縁膜被着工程（Ｆ）に示す断面図である。 図３の工程（Ｆ）に続くドライエッチング工程（Ｇ）及びオーバーエッチング・高濃度領域形成工程（Ｈ）を示す断面図である。 ウェハ状態の基板を示す上面図である。 図４のドライエッチング工程におけるエッチング波形信号の一例を示す波形図である。 図５の基板の一部を拡大して示す上面図である。 チップ領域内の回路配置の一例を示す上面図である。 図８と同様のチップ領域内の回路配置を示す上面図である。 回路内のトランジスタ基本セル配置の一例を示す上面図である。 図１〜４の実施形態において採用可能なパッド電極構造の一例を示す断面図である。 図１１のパッド電極構造を採用した場合においてチップサイズと検出有効面積の増加率との関係を示すグラフである。 この発明のサイドスペーサ形成法において使用される設計・製造プロセスの一部を示すフローチャートである。 図１３の処理に続く処理を示すフローチャートである。 図１４の処理に続く処理を示すフローチャートである。 図１５の処理の一部としての処理を示すフローチャートである。 図１５，１６の処理に続く処理を示すフローチャートである。 最薄絶縁膜形成領域を示す断面図である。 最薄絶縁膜形成領域を示す上面図である。 発明者の研究に係るサイドスペーサ形成法における絶縁膜被着工程を示す断面図である。 図２０の工程に続くドライエッチング工程を示す断面図である。 図２１の工程において厚いゲート絶縁膜でエッチング終点が検出されたときのエッチング状況を示す断面図である。 図２１の工程においてエッチング終点が検出されなかったときのエッチング状況を示す断面図である。 図２１の工程におけるエッチング波形信号の一例を示す波形図である。 図２１の基板上に形成されるパッド電極構造の一例を示す断面図である。
符号の説明
１０：半導体基板、１２ａ〜１２ｃ，１２Ａ’〜１２Ｃ’：絶縁膜、１２Ａ，１２Ｂ：ゲート絶縁膜、１２Ｃ：最薄絶縁膜、１４ａ〜１４ｃ：酸化マスク層、１６：素子分離絶縁膜、１６Ａ：最薄絶縁膜形成領域、１８：レジスト層、２０Ａ，２０Ｂ：ゲート電極層、２２：サイドスペーサ形成用絶縁膜、２２ａ〜２２ｄ：サイドスペーサ、ＷＳ：ウェハ内周辺領域、ＣＥ：チップ露光領域、ＣＰ，ＣＰａ：チップ領域、ＥＲ：レジストエッジリンス領域、ＣＲ：チップ間領域、ＰＤ：パッド内領域、ＰＲ：パッド間領域、ＰＳ：チップ内周辺領域、ＣＱ：回路間領域、ＰＣ：パッド−回路間領域、ＣＴ：回路、ＴＣ：セル内領域、ＴＲ：セル間領域、ＣＳ：回路内周辺領域。

Claims (5)

  1. 半導体基板の一主面において該半導体基板から半導体チップとして分離されるべきチップ領域内で複数のＭＯＳ型トランジスタ形成予定部をそれぞれ覆って複数の酸化マスク層を配置すると共に前記チップ領域と前記半導体基板の外周端近傍領域との間の周辺領域に周辺酸化マスク層を配置する工程と、
    前記複数の酸化マスク層及び前記周辺酸化マスク層を用いる選択酸化処理により前記半導体基板の一主面に素子分離絶縁膜を形成する工程と、
    前記複数の酸化マスク層及び前記周辺酸化マスク層を除去した後、前記半導体基板の一主面において前記複数の酸化マスク層を除去した個所に厚さを異にする複数のゲート絶縁膜をそれぞれ形成すると共に前記周辺酸化マスク層を除去した個所に前記複数のゲート絶縁膜のうち最も薄いゲート絶縁膜とほぼ同じ厚さを有する最薄絶縁膜を形成する工程と、
    前記複数のゲート絶縁膜の上に複数のゲート電極層をそれぞれ形成する工程と、
    前記複数のゲート電極層を覆って前記素子分離絶縁膜、前記複数のゲート絶縁膜及び前記最薄絶縁膜の上にサイドスペーサ形成用絶縁膜を形成する工程と、
    ドライエッチング処理により前記サイドスペーサ形成用絶縁膜をエッチバックして各ゲート電極層毎にその両側部にサイドスペーサをそれぞれ形成すると共に該サイドスペーサの形成に伴って露呈した前記複数のゲート絶縁膜の露呈部及び前記最薄絶縁膜をエッチングする工程であって、前記最も薄いゲート絶縁膜及び前記最薄絶縁膜の下の半導体表面が露呈される時刻をエッチング生成物の発光スペクトル強度の変化からエッチング終点として検出するものと
    を含むサイドスペーサ形成法。
  2. 半導体基板の一主面において該半導体基板から半導体チップとして分離されるべきチップ領域内で複数のＭＯＳ型トランジスタ形成予定部をそれぞれ覆って複数の酸化マスク層を配置すると共に前記チップ領域内で前記複数のＭＯＳ型トランジスタ形成予定部から離間した所定領域を覆ってチップ内酸化マスク層を配置する工程と、
    前記複数の酸化マスク層及び前記チップ内酸化マスク層を用いる選択酸化処理により前記半導体基板の一主面に素子分離絶縁膜を形成する工程と、
    前記複数の酸化マスク層及び前記チップ内酸化マスク層を除去した後、前記半導体基板の一主面において前記複数の酸化マスク層を除去した個所に厚さを異にする複数のゲート絶縁膜をそれぞれ形成すると共に前記チップ内酸化マスク層を除去した個所に前記複数のゲート絶縁膜のうち最も薄いゲート絶縁膜とほぼ同じ厚さを有する最薄絶縁膜を形成する工程と、
    前記複数のゲート絶縁膜の上に複数のゲート電極層をそれぞれ形成する工程と、
    前記複数のゲート電極層を覆って前記素子分離絶縁膜、前記複数のゲート絶縁膜及び前記最薄絶縁膜の上にサイドスペーサ形成用絶縁膜を形成する工程と、
    ドライエッチング処理により前記サイドスペーサ形成用絶縁膜をエッチバックして各ゲート電極層毎にその両側部にサイドスペーサをそれぞれ形成すると共に該サイドスペーサの形成に伴って露呈した前記複数のゲート絶縁膜の露呈部及び前記最薄絶縁膜をエッチングする工程であって、前記最も薄いゲート絶縁膜及び前記最薄絶縁膜の下の半導体表面が露呈される時刻をエッチング生成物の発光スペクトル強度の変化からエッチング終点として検出するものと
    を含むサイドスペーサ形成法。
  3. 前記エッチングする工程では、前記エッチング終点を検出した後所定時間の間前記ドライエッチング処理を続行することにより前記最も薄いゲート絶縁膜以外のゲート絶縁膜の露呈部をエッチングする請求項１又は２記載のサイドスペーサ形成法。
  4. 半導体基板の一主面において該半導体基板から半導体チップとして分離されるべき複数のチップ領域のうちの各チップ領域内で複数のＭＯＳ型トランジスタ形成予定部をそれぞれ覆って複数の酸化マスク層を配置すると共に前記複数のチップ領域間の所定領域を覆ってチップ間酸化マスク層を配置する工程と、
    各チップ領域内の複数の酸化マスク層及び前記チップ間酸化マスク層を用いる選択酸化処理により前記半導体基板の一主面に素子分離絶縁膜を形成する工程と、
    各チップ領域内の複数の酸化マスク層及び前記チップ間酸化マスク層を除去した後、前記半導体基板の一主面において各チップ領域内の複数の酸化マスク層を除去した個所に厚さを異にする複数のゲート絶縁膜をそれぞれ形成すると共に前記チップ間酸化マスク層を除去した個所に各チップ領域内の複数のゲート絶縁膜のうち最も薄いゲート絶縁膜とほぼ同じ厚さを有する最薄絶縁膜を形成する工程と、
    各チップ領域内の複数のゲート絶縁膜の上に複数のゲート電極層をそれぞれ形成する工程と、
    各チップ領域内の複数のゲート電極層を覆って各チップ領域内の素子分離絶縁膜、各チップ領域内の複数のゲート絶縁膜及び前記最薄絶縁膜の上にサイドスペーサ形成用絶縁膜を形成する工程と、
    ドライエッチング処理により前記サイドスペーサ形成用絶縁膜をエッチバックして各チップ領域内の各ゲート電極層毎にその両側部にサイドスペーサをそれぞれ形成すると共に該サイドスペーサの形成に伴って露呈した各チップ領域内の複数のゲート絶縁膜の露呈部及び前記最薄絶縁膜をエッチングする工程であって、各チップ領域内の最も薄いゲート絶縁膜及び前記最薄絶縁膜の下の半導体表面が露呈される時刻をエッチング生成物の発光スペクトル強度の変化からエッチング終点として検出するものと
    を含むサイドスペーサ形成法。
  5. 前記エッチングする工程では、前記エッチング終点を検出した後所定時間の間前記ドライエッチング処理を続行することにより各チップ領域内の最も薄いゲート絶縁膜以外のゲート絶縁膜の露呈部をエッチングする請求項４記載のサイドスペーサ形成法。
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