TWI298182B - Method of manufacturing semiconductor device having side wall spacers - Google Patents

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Description

1298182 九、發明說明： 【發明所屬之技術領域】 ，發明係關於-種半導體裝置製造方法，且更特定言之 係關於一種製造一具側踏間隔物之半導體裝置的方法 【先前技術】 藉由使用處於電襞狀態之触刻氣體來執行乾式姓刻。藉 由監視姓刻副產物之發射，可監視餘刻。當完全移除㈣ 物件時，蝕刻物件之蝕刻副產物之發射消失。即使未完全 移除蝕刻物件，但若蝕刻物件之面積減少，則發射強度降 低。 又牛 在MOS電晶體之多數製造製程中’多晶矽之閘電極形成 於矽基板上之閘極氧化膜上，藉由離子植入形成淺及低濃 度源極/汲極區（輕微摻雜的汲極，LDD)或延伸區，氧化矽 之側牆間隔物形成於閘電極之側牆上，其後藉由離子植入 形成，及高濃度源極/沒極區。以下列方式形成側牆間隔 物。氧化石夕膜形成於半導體基板之整個表面上且被各向異 性㈣以移除平面上之氧切膜並僅將氧切膜留在閉電 極之側牆上。若在㈣氧切膜後（或在某些狀況下），在餘 刻氧化㈣下面之閘極絕緣膜並曝光梦基板後繼續蚀刻， 則石夕基板之表面將被損壞。#曝切基板表面時需要谓測 一#刻終點以藉此控制钱刻。 山JP-A-祕5·咖89公開案揭示若藉由不含有氧但含有 厌氟化口物之韻刻氣體餘刻氧化石夕膜則可將—氧化碳（⑺） 之毛射用作韻刻監視器。舉例而言，在絲刻氧化石夕期間可 104879.doc 1298182 觀察到具有峰值波長為211.2 nm、219.0 nm、230· 0 nm及 232.5 mn之發射而在蝕刻以期間不能觀察到。因為可觀察到 由每單位面積之氧化矽表面積之減少引起的發射強度之減 少’所以可監視蝕刻終點。 【發明内容】 本發明之一目標為提供一種能夠以良好的可控制性來形 成側牆間隔物之半導體裝置製造方法。
本發明之另一目標為提供一種能夠以高精確度來監視蝕 刻之半導體裝置製造方法。 根據本發明之一態樣，提供一種半導體裝置製造方法， 其包含以下步驟：（a)在一除了一半導體基板之複數個作用 區及虛設區外之區域中形成—隔離區；⑻在該等作用區及 該等虛設區上形成薄絕緣膜；（c)在該等作用區中之該等薄 絕緣膜上形成-閘電極；⑷藉由將該等閘電極用作一遮罩 而在該等作用區中植碌質離子以形成淺源極/¾極區；（e) 在该半導體基板上沈積—間隔物絕緣膜’該間隔物絕緣膜 覆蓋該等閑電極；（f)各向異性㈣刻該間隔物絕緣膜，將 該半導體基板之表面曝光於料作用區及料虛設區中時 的-時間偵測為一蝕刻終點，並在該等閘電極之每一者之 侧牆上留下側牆間隔物；及⑷藉由將該等閉電極及該等側 牆間隔物用作一遮罩而將雜質離子植入該等作用區中以在 该等作用區中形成低電阻率及深源極/汲極區。 【實施方式】 在描述實施例之前，先描述本發明者所作的研究。 104879.doc 1298182 根據本發明者所作的研究，發現若在製造一含有具有不 同開極絕緣膜厚度之複數個電晶體類型的應lsi之方法 之側另回間隔物形成製程中，採用監視諸如⑶之姓刻副產物 之發射光譜強度的餘刻終點偵測方法，則摘測钮刻終點之 穩定性較差。 圖9A及圖9B說明根據本發明者所作的研究之—側牆間 隔物形成方法。在圖9A中所示之製程中，藉由矽之局部氧 鲁化（LOCOS)而在由石夕製成之半導體基板i之表面層中形成 一由氧化矽膜製成並具有元件開口（作用區）2&及孔之隔離 膜（場絕緣膜）2。分別藉由熱氧化製程，一由具有如8〇 nm 厚度之氧化矽膜製成的閘極氧化膜3a形成於曝光於元件開 口 2a中之半導體表面上，且一由具有w2〇nm厚度之氧化矽 膜製成的閘極氧化膜3b形成於曝光於元件開口沘中之半導 體表面上。低電阻多晶矽或其類似物之導電層沈積於基板 上表面上且接著藉由光微影及乾式钱刻製程而被圖案化以 藝形成閘極絕緣膜3a及3b上之閘電極層4a及4b。藉由化學氣 相沈積（CVD)將一由氧化矽製成的絕緣膜5形成於絕緣膜 2、3a及3b上，從而覆蓋電極層4a及4b。 接著’在圖9B中所示之製程中，藉由乾式蝕刻製程來回 钱絕緣膜5以將側牆間隔物5a及5b形成於電極層4a之兩側 上，並將側牆間隔物5c及5d形成於電極層仆之兩側上。所 有側牆間隔物5a至5d由絕緣膜5之留下部分製成。在此乾式 餘刻製程中，亦#刻絕緣膜2、3a及3b，在形成側牆間隔物 5 a至5d的同時曝光絕緣膜2、3a及3b。 104879.doc 1298182 在請中所示之乾式#刻製程中，根據钱刻副產物之發 射光譜強度的變化將半導體表面曝光於元件開❹中時的 時間彳貞測為一餘刻終點。 圖10展不㈣時間與姓刻波形訊號滞之強度之間的關 係。時間tsl指示當谓測到薄絕緣膜3b之钱刻終點之時間。 在圖9B中所不之實例中，藉由在時間“〗處偵測到薄絕緣膜 3b之银刻終點後繼續乾式_製程對應於㈣時間之㈣ 的時間直至_絕緣膜3b而執行過㈣。在圖Μ中，亦由 to 1指示過钱刻終止時間。 圖9C展示其中不偵測薄絕緣膜3b之蝕刻終點而偵測厚 、、’邑緣膜3a之餘刻終點的貫例，且其後執行過鍅刻對應於1 的蝕刻時間的時間直至蝕刻絕緣膜3a。圖1〇中亦展示蝕刻 終點偵測時間h及過蝕刻終止時間t〇2。如自圖％所見，侧 牆間隔物5a至5d被過度地蝕刻。由於絕緣膜3a比絕緣膜几 厚80-20-6〇11111，所以側牆間隔物5&至5(1之蝕刻量增加與絕 緣膜3a之蝕刻量一致。 圖9〇展示一其中不偵測厚絕緣膜3a與薄絕緣膜3b二者之 蝕刻終點（即，蝕刻終點偵測誤差）且蝕刻進行直至最長允許 時間之貫例。在此實例中，可見所有側牆間隔物5&至5(1被 過度地餘刻。當餘刻進行時所有側牆間隔物“至兄之尺寸 按圖9B、圖9C及圖9D之次序減少。 在形成元件開口 2a及2b中之輕微摻雜的汲極（LDD)結構 之MOS電晶體中，絕緣膜5以圖9A中所示之製程形成之前， 淺及低雜質濃度源極/汲極區形成於元件開口 2&及2b中。在 104879.doc 1298182 圖9A及圖9B中所示之製程後，深及高雜質濃度源極/汲極區 形成於元件開口 2a及2b中。其後，一層間絕緣膜6A形成於 基板1上（圖11中所示），從而覆蓋元件開口 2&及21)中之MOS 電晶體。 圖11展示一形成於以晶圓態之基板的一晶片區域之周邊 區域中之習知襯塾電極（pad electrode)結構，其中形成元件 開口 2a及2b中之電晶體。在形成層間絕緣膜6八後，藉由眾 所熟知之方法在絕緣膜6A上順序地形成一第一層金屬配線 層7A、一層間絕緣膜6B、一第二層金屬配線層7B、一層間 絕緣膜6C、一金屬電極層7C及一保護絕緣膜61)。配線層7八 及7B及電極層7C構成一待連接至一接線或其類似物之襯 墊電極。 根據上述之側踏間隔物形成方法，如圖至9J)中所示， 對絕緣膜3a抑或絕緣膜3b執行蝕刻終點偵測或蝕刻終點偵 測失敗。因此，側牆間隔物5&至5(1之尺寸及形狀之變化變 大且製造良率（manufacture yield)降低。蝕刻終點偵測之較 差穩定性之原因被認為是如下所述。 在晶圓（基板）之整個表面上執行用於形成側牆間隔物之 乾式餘刻製程。大部分晶圓表面被隔離膜2覆蓋。舉例而 言，在一諸如圖2A中所示之晶圓中，隔離膜覆蓋一在晶圓 邊緣與包括若干晶片區域CP之晶片曝光區域ce之間的晶 圓周邊區域WP。在每一晶片區域中，隔離膜亦覆蓋（例如） 在如圖11中所示之襯墊電極下的半導體表面。待由乾式蝕 刻製程打開之晶圓表面之區域僅為對應於諸如圖9B中所示 104879.doc •10- 1298182 之源極/汲極區之薄閘極絕緣膜之一區域及對應於諸如圖 9C中所不之源極/汲極區之厚閘極絕緣膜之一區域。經蝕刻 之開口區域與晶圓之主要區域的比稱為"經蝕刻之開口區 域比。右當蝕刻諸如圖9B中所示之薄閘極絕緣膜時及當蝕 刻諸如圖9C中所示之厚閘極絕緣膜時的經钮刻之開口比二 者都季又小’則用於钱刻終點谓測之钱刻波形訊號具有如圖 10中所不之一較小強度改變，使得蝕刻終點偵測之精確度 - +例而α，在本製造設施處安裝的自動姓刻終點偵 測設備的狀況下，若經蝕刻之開口區域比不到15%或更 高’則難以實現適於批量生產之穩定㈣祕則貞測。 需要提高蝕刻終點之谓測精確度。本發明者想到增加蝕 刻物件面積。特定言之，當存在不同厚度之閘極絕緣膜時， 冬很可月b使其中形成最薄閘極絕緣膜之作用區之區域顯著 t受限。在半導體晶圓中，存在-其中不可形成晶二區 域二-當單元安置於一晶片中時的晶片中之單元間區域、 2作用區之隔離區域、—在其中形成構成—電路之晶 2構之區域之間的區域(包括一切割區域)、一儘管形成一 一：：件但無需形成一隔離區之區域，諸如一襯墊區域及 :區域。若與閉極絕緣膜相同之絕緣膜(其之姓刻待被 … 此4區域中’則監視區域可顯著增加。 舉例而言，在移除周邊氧化遮罩層後 :::r:圓周邊緣之區域(抗_邊緣漂洗二 膜，若形成複數個不同厚声之二中：成最薄虛設絕緣 知度之閘極絕緣膜，職最薄虛設 104879.doc • 11 - 1298182 絕緣膜具有與最薄閘筚絕緣膜之厚度幾乎相同之厚度。當 僅存在-種類型之閘極絕緣膜時，其為最薄問極絕緣膜。 在形成側牆間隔物之乾式韻刻製程中，根據蝕刻副產物 之發射光譜強度的變化將曝光最薄閘極絕緣膜及最薄虛設 絕緣膜下之半導體表面時的時間偵測為一蝕刻終點。在此 狀況下’由於藉由其中形成最薄虛設絕緣膜之區域而加寬 經蝕刻之開口區域（使經蝕刻之開口區域比變大），所以蝕刻 Φ 波形訊號強度之變化變大’使得可以高精確度偵測一蝕刻 終點。由於最薄虛設絕緣膜形成於晶片區域外側之基板之 周邊區域中，所以將不會不利地影響M〇s電晶體及其類似 物之裝置效能。 右執打此側牆間隔物形成方法，則在隔離製程中在基板 之周邊區域中不執行抗蝕劑曝光以留下諸如氮化矽膜之氧 化遮罩層。所留下之氧化遮罩防止隔離膜之成長。其後， 在形成具有不同厚度之閘極絕緣膜之製程中，最薄虛設絕 鲁緣膜形成於基板之周邊區域中。因此無需增加曝光遮罩且 可避免成本增加。 或者，在與一其中待形成複數個MOS電晶體之區域間隔 一預定距離或更大距離的半導體晶圓之主要表面之晶片區 域的預定區域中，限制一晶片内氧化遮罩層且其後形成具 有與最薄閘極絕緣膜之厚度幾乎相同厚度的最薄虛設絕緣 膜類似於上述之側牆間隔物形成方法，偵測用於最薄閘 極絕緣膜及最薄虛設絕緣膜之蝕刻終點。在此狀況下，由 :藉由八中形成最專虛設絕緣膜之區域而加寬經钱刻之開 104879.doc -12- 1298182 口區域，所以可以高精確度偵測一蝕刻終點。由於最薄虛 设絕緣膜形成於與其中待形成複數個M〇s電晶體之區域間 隔開之晶片區域之預定區域中且隔離膜形成於該間隔區域 中，所以將不會不利地影響M0S電晶體及其類似物之裝 效能。 、 在偵測到蝕刻終點後之預定週期期間，可繼續乾式蝕刻 製程，以蝕刻非最薄閘極絕緣膜之閘極絕緣膜的經曝光之 • 區域。在此狀況下，藉由將經偵測以用於最薄閘極絕緣膜 之蝕刻終點用作準則，可精確地控制比最薄閘極絕緣膜厚 之每一閘極絕緣膜之蝕刻量。 在另-實例中，在-在半導體晶圓之主要表面上之相鄰 晶片區域之間的預定區域中，移除一晶片間氧化遮罩層， 且其後形成具有與最薄閘極絕緣膜之厚度幾乎相同厚度之 最薄虛設絕緣膜。類似於上述之側牆間隔物形成方法，在 形成側牆間隔物之乾式蝕刻製程中，偵測用於最薄閘極絕 • 緣膜及最薄虛設絕緣膜的蝕刻終點。在此狀況下，由於藉 由其中形成最薄虛設絕緣膜之區域而加寬經蝕刻之開口區 域，所以可以高精確度積測一钱刻終點。由於最薄虛設絕 緣膜形成於相鄰晶片區域之間的預定區域（包括切割區域） 中，所以將不會不利地影響M〇s電晶體及其類似物之裝置 效能。 在偵測到蝕刻終點後之預定週期期間，可繼續乾式蝕刻 製程，以蝕刻非最薄閘極絕緣膜之閘極絕緣膜的經曝光之 區域。在此狀況下’藉由將經谓測以用於最薄間極絕緣膜 104879.doc -13- 1298182 之姓刻終點用作準則，可精確地控制比最薄閉極絕緣膜厚 之每一閘極絕緣膜之蝕刻量。 由於藉由額外形成具有與最薄閘極絕緣膜之厚度幾乎相 同厚度之最薄虛設絕緣膜而加寬經蝕刻之開口區域，所以 在形成側牆間隔物之乾式蝕刻製程中，可精確地偵測蝕刻 終點且可藉由穩定的蝕刻終點偵測而改良製造良率。 此外，由於可以良好之精確度偵測蝕刻終點，所以根據 各自晶B)之膜厚度的變化及單一晶圓處理之餘刻系、統之餘 刻速率的變化來調整每一晶圓之過蝕刻量。因此可能穩定 半導體裝置之品質。現將描述本發明之實施例。 圖1A至圖1H說明根據本發明之一實施例的側牆間隔物 形成方法。圖1A至圖1H中所示之半導體裝置1〇之每一橫截 面圖對應於沿線A-A’截取之圖2A中所示之晶圓態半導體基 板之橫截面圖。 如圖2A中所示，包括作為半導體晶片之與基板（晶圓）1〇 分開之若干晶片區域CP之晶片曝光區域CE被界定於基板 10之一主要表面（上表面）上。一靠近晶圓之圓周邊緣的區域 被界定為一抗蝕劑邊緣漂洗區域ER。抗蝕劑邊緣漂洗區域 ER為一其中藉由抗蝕劑漂洗製程而移除抗蝕劑以防止抗钱 劑滴落或防止藉由光微影製程形成於晶圓1〇上之抗蝕劑層 的懸垂之區域。將一在晶月曝光區域CE與抗蝕劑邊緣漂洗 區域ER之間的區域（陰影線區域）界定為晶圓周邊區域 WP。沿圖2A之線A-A，截取之橫截面為自在若干晶片區域中 之一晶片區域CPa至晶圓周邊區域WP之内部區域的橫截 104879.doc -14- 1298182 面0 在圖1A中所示之製程中，藉由熱氧化將一具有約幾十奈 米厚度之氧化石夕膜形成於半導體基板1〇之上表面上，且其 後藉由CVD將一具有約一百幾十奈米厚度之氮化矽膜形成 於e亥氧化矽膜上。藉由光微影及蝕刻將該氧化矽膜圖案化 以形成由氮化矽膜之留下部分製成之氧化遮罩層l4a至 14c。氧化遮罩層14a及14b覆蓋其中待形成第一及第二 φ «晶體之區域，且氧化遮罩層14c覆蓋圖2八中所示之晶圓周 邊區域wp。絕緣膜12a、12b及12c由用氧化遮罩層143、丨“ 及Me覆蓋之氧化矽膜製成。 接著，藉由使用氧化遮罩層14a至14c之選擇性氧化而形 成氧化矽之隔離膜16。舉例而言，絕緣膜16之厚度可為25〇 nm。其後，藉由熱磷酸或其類似物將氧化遮罩層“a至14c 移除。因此留下具有對應於其中待形成第一及第二1^[〇3電 曰曰體之區域的裝置孔16a及16b之絕緣膜16。留下絕緣膜 • 及12|3以覆蓋元件開口 16a及16b中之半導體表面，且留下絕 緣膜12c以覆蓋晶圓周邊區域wp。 圖1B、圖1C及圖1D說明形成具有不同厚度之閘極絕緣膜 之製程。在圖1B中所示之製程中，在移除絕緣膜12a至12〇 後藉由熱氧化將由乾淨之氧化矽膜所製成之絕緣膜丨2a， 至12c形成於其中絕緣膜12a至12c被移除之區域中。藉由 光微影將一抗蝕劑層18沈積於基板1〇之上表面上，從而覆 蓋、’色緣膜12A’及16並曝光絕緣膜128，及12c，。在圖ic中所 不之製程中，藉由將抗蝕劑層丨8用作一遮罩，藉由使用氫 104879.doc -15· 1298182 氟酸之濕式蝕刻將絕緣膜12B，及12C’移除。因此半導體表 面曝光於元件開口 16b及晶圓周邊區域wp中。其後移除抗 #劑層1 8。 > 在圖1D中所示之製程中，藉由熱氧化而將一由氧化矽膜 ，製成並具有如20 nm之厚度的閘極絕緣膜12B形成於元件開 口 16b中之半導體表面上，且同時在晶圓周邊區域wp中之 晶圓表面上形成一由氧化矽膜製成並具有與閘極絕緣膜 籲 1213之厚度幾乎相同厚度之虛設絕緣膜12C。此熱氧化使構 成絕緣膜12A1之氧化;ε夕膜成長至（例如）8〇 nm厚度以形成一 由氧化矽膜製成之閘極絕緣膜12A。由於絕緣膜12B為晶片 區域CPa中之最薄閘極絕緣膜，所以具有與最薄閘極絕緣膜 之厚度幾乎相同厚度的絕緣膜12C被稱為一"最薄虛設絕緣 在圖1E中所示之製程中，藉由CVD將低電阻多晶矽或其 類似物之導電層形成於基板上表面上，且其後藉由光微影 • 及蝕刻將其圖案化以將由導電層之留下部分製成的閘電極 層20A及20B形成於閘極絕緣膜12A及12B上。藉由將一覆蓋 絕緣膜16、閘電極層20B、元件開口 16b及晶圓周邊區域wp 之抗蝕劑層用作一遮罩，植入雜質離子以形成具有與基板 1 〇之導電型相反的導電型之低雜質濃度源極/汲極區S"及 〇11在私除用於此製程之抗蝕劑層後，藉由將一覆蓋絕緣 膜16、閘電極層20A、元件開口 16a及晶圓周邊區域wp之抗 蝕劑層用作一遮罩，植入雜質離子以形成具有與基板1〇之 導電型相反的導電型之低雜質濃度源極/汲極區。 104879.doc -16- 1298182 其後，移除用於此製程之抗蝕劑層。 可在形成淺源極/汲極區Sll及Dn之前形成淺源極/汲極 區&^及仏2。當允許時，藉由相同之離子植入製程可形成淺 源極/汲極區Sll、Su、Dn&D〗2。藉由在形成圖1A中所示 之隔離區前形成一阱區或多個阱區或藉由其它製程，可形 成具有相反導電型之淺源極/汲極區Sn及1^1與淺源極/汲 極區Si2及Di2以形成CMOS電路。 在圖1F中所示之製程中，藉由CVD將形成絕緣膜22之側 牆間隔物形成於基板上表面上。絕緣膜22可為一具有約25〇 nm厚度之氧化矽膜。 在圖1G中所示之製程中’藉由乾式蝕刻回蝕絕緣膜^以 將侧牆間隔物22a及22b形成於閘電極層2〇A之兩側上，並將 侧牆間隔物22c及22d形成於閘電極層2〇B之兩側上。侧牆間 隔物22a至22d全部由絕緣膜22之留下部分製成。在形成側 牆間隔物22a至22d的同時，此乾式蝕刻亦蝕刻絕緣膜“及 經曝光之絕緣膜12A至12C。 在圖1G中所示之製程中之餘刻期間，根據餘刻副產物之 發射光譜強度的變化將曝光元件開口 16b及晶圓周邊區域 WP中之半導體表面時之時間^貞測為—钱刻終點。 圖3展不蝕刻時間與蝕刻波形訊號EWi強度之間的關 係。時間。為偵測到用於經曝光之薄閘極絕緣膜i2B及最薄 虛設絕緣膜12C之蝕刻終點時之時間。由圖1〇與圖3之間的 比較可瞭解圖3中訊號強度之變化較大。此係因為藉由形成 晶圓周邊區域wp中之最薄虛設絕緣膜12C而增加經蝕刻之 104879.doc 1298182 開口區域（經蝕刻之開口區域比）。因此能夠可靠地偵測在時 間tsi處之蝕刻終點。 在圖1Η中所示之製程中，在時間ts i處债測到钱刻終點後 在預疋週期期間繼續乾式钱刻直至時間t〇以執杆過银刻並 移除厚閘極絕緣膜12 A之經曝先部分以曝光半導體表面。在 此狀況下，由於藉由將可靠地偵測蝕刻終點時的時間用 作準則而設定過蝕刻時間，所以能夠可靠地蝕刻並移除絕 泰 緣膜12A之經曝光部分而無需依據用於絕緣膜12A之在時 間tS2處之不穩定之餘刻終點。 在圖1H中所示之製程中之蝕刻後，形成源極/汲極區S2i 及D2〗其具有與源極/沒極區S11及D "相同之導電型及比源 極/汲極區Sll及Dn更高之雜質濃度。為此，藉由使用覆蓋 絕緣膜16、閘極絕緣膜i2A之疊層結構、閘電極層2〇a及侧 牆間隔物22a及22b、元件開口 16b及晶圓周邊區域冒卩之抗 蝕劑層而植入雜質離子，且其後移除該抗蝕劑層。此外， φ 形成源極/汲極區S22及〇22，其具有與源極/汲極區Si2及Di2 相同之導電型及比源極/汲極區心2及〇12更高之雜質濃度。 為此，藉由使用覆蓋絕緣膜16、閘極絕緣膜12β之疊層結 構、閘電極層20B及側牆間隔物22c及22d、元件開口 及 晶圓周邊區域WP之抗蝕劑層而植入雜質離子，且其後移除 該抗钱劑層。 如上所述，當允許時’可藉由相同之離子植人製程形成 源極/沒極區S2I、S22 ' D21及d22。可形成具有相反導電型之 源極/汲極區Sn及1321及淺源極/汲極區822及〇22以形成 104879.doc 1298182 CMOS電路。 如圖II中所不，氧化矽或其類似物之一第一層間絕緣膜 IL1沈積於半導體基板上，從而覆蓋電晶體，藉由蝕刻該第 層間絕緣膜IL1而形成通孔，且導電插塞pL1埋於該等通 孔中°亥專V電插塞由多晶石夕、鶴（經由一諸如TiN之阻播 膜）或其類似物製成。形成連接至導電插塞pL1之鋁合金或 其類似物之第一金屬配線M1。氧化矽或其類似物之一第二 層間絕緣膜IL2沈積於第一層間絕緣膜IL1上，從而覆蓋第 一金屬配線Ml，藉由蝕刻第二層間絕緣膜IL2而形成通 孔，且鎢（經由一諸如TiN之阻擋膜）之導電插塞pL2埋於通 孔中。形成連接至導電插塞PL2之鋁合金或其類似物之第二 金屬配線M2。藉由使用類似製程，氧化矽或其類似物之一 第二層間絕緣膜IL3形成於第二層間絕緣膜IL2上，從而覆 蓋第二金屬配線M2，藉由蝕刻第三層間絕緣膜IL3而形成 通孔，且鎢之導電插塞PL3埋於通孔中。形成連接至導電插 塞PL3之鋁合金或其類似物之第三金屬配線m3。儘管第三 金屬配線M3展示為最上之配線層，但是若必要時可增加或 減少配線層之數目。形成一覆蓋膜CL以覆蓋最上之配線層 M3 ’該覆蓋層為氧化矽膜/氮化矽膜或其類似物之疊層。 可在形成源極/汲極區Sn&D21前形成源極/汲極區s22及 Du，或若源極/汲極區S22及d22之導電型與源極/汲極區s21 及Dn之導電型相同則可同時形成源極/汲極區s21及d21與 源極/沒極區S22及Du。可在圖1G中所示之製程後省略圖1H 中所示之形成源極區82】及S22與汲極區D21及D22的過蝕刻 104879.doc •19- 1298182 製' 在此狀況下’儘管元件開口 16a中之半導體表面被閘 極覆蓋’但是經由閘極絕緣膜i2A植人雜質離 子在適田的時候’在圖中所示之製程中及在圖1G及圖 1H中所不之製程中使所植入之雜質經受退火以激活雜質。 在上述只把例中’具有與晶片區域中之最薄閘極絕緣膜 之厚度成乎相同之厚度的最薄虛設絕緣膜形成於晶圓周邊 區域WP中。其中形成最薄虛設絕緣膜之區域不限於晶圓周 邊區域WP。 圖2B為圖2A中所示之基板（晶圓）1〇之一部分的放大圖。 右干晶片區域CP以一矩陣形狀安置於基板1〇之上表面上， 且如陰影線所示’界定一晶片間區域CR。晶片間區域cr包 括以相等之間隔沿垂直方向平行地延伸之複數個條紋區域 及以相專之間隔沿水平方向平行地延伸之複數個條紋區 域。每一晶片區域CP對應由互相垂直相交之沿垂直方向之 條紋區域及沿水平方向之條紋區域所界定的複數個方形區 域之每一者。每一條紋區域為一切割區域，將基板丨0沿該 切割區域切割以將每一晶片區域分成一半導體晶片。最薄 虛設絕緣膜可形成於晶片間區域CR中。 圖4A展示一晶片區域CP中之一電路布局之一實例。CTi 及CT2表示記憶體電路，CT3表示一隨機邏輯電路，且ct4 及CT5表示一類比電路。在晶片區域CP之周邊區域中，例 如，十六個襯墊電極安置於區域PD中，圍繞包括(：^至^ 之電路區域。其中安置每一襯墊電極之區域PD為一襯塾區 域，且一在相鄰襯墊區域PD之間的區域（陰影線右側向上之 104879.doc -20- 1298182 區域）PR為一襯墊間區域。一區域（陰影線左側向上之區 域）PS為一在十六個襯墊區域pd之框架布局與晶片區域cp 之邊緣之間界定之晶片内周邊區域。最薄虛設絕緣膜可形 成於襯墊區域PD、襯墊間區域PR及晶片内周邊區域^之任 一者中。 圖4B展示一類似於圖4A中所示之晶片區域cp之晶片區 域cp，且由相同之符號來表示類似於圖4A中所示之彼等區 φ 域之區域。一諸如在CTi與CT2之間、在〇:丁1與（：丁4之間及在 CT2與CT3之間的在相鄰電路之間的區域（陰影線右側向上 之區域）CQ為一電路間區域。一區域（陰影線左側向上之區 域）PC為一在十六個襯墊區域PD之框架布局與包括cTi至 CL之電路之間界定的襯墊電路間區域。最薄虛設絕緣膜可 形成於電路間區域CQ及襯墊電路間區域pc之任一者中。為 簡單起見，在圖4A及圖4B中未展示並省略配線。 圖5展不圖4A及圖4B中所示之晶片區域cp中之一電路CT φ 的電日日體基本單元布局之一實例。舉例而言，四個電晶 體基本單元Cl至C4形成於如所示之電路CT中。一其中形成 每一基本單元之區域TC為一單元内區域。一諸如在。與。 之間及在^與^之間的在相鄰基本單元之間的區域（陰影 線右側向上之區域）丁汉為一單元間區域。一在包括四個基本 早兀Cl至C4之單元區域與電路CT之邊緣之間的區域（陰影 線左側向上之區域）cs為—電路周邊區域cs。最薄虛設絕緣 膜可形成於單元内區域TC，即一除了單元内區域中之元件 的區域、單元間區域TR及電路周邊區域。§之任一者中。 104879.doc -21 . 1298182 在下文中’將作關於形成圖4A中所示之概塾區域pD中之 最薄虛設絕緣膜之描述。 圖6 A展示一襯墊電極結構之一實例。在此實例中，最薄 虛設絕緣膜形成於圖4A中所示之所有的十六個襯墊區域 PD中。為簡單起見，在圖6A中展示一襯墊區域中之襯墊電 極結構。 在圖1A中所示之隔離製程中以隔離膜具有襯墊開口 i 6c 之此方式將一隔離膜16形成於基板1〇之上表面上。形成襯 墊開口 16c之方法與形成諸如元件開口 16a之元件開口之方 法相同。 接著，在圖1B中所示之製程中，一類似於絕緣膜12C，之 絕緣膜形成於襯墊開口 16c中之半導體表面上，且在圖1C 中所示之製程中被移除。其後，在圖1D中所示之製程中， 類似於絕緣膜12C之最薄虛設絕緣膜形成於襯墊開口 1^中 之半導體表面上，並在圖1G中所示之乾式蝕刻製程中被移 除。因此半導體表面曝光於襯墊開口 16(：中。寬襯墊區域之 曝光有助於蝕刻終點之偵測。 在於圖1G或圖1H中所示之製程中形成源極區S21及s22及 汲極區Dn&D22後，層間絕緣膜24形成於隔離膜16上，從 而覆蓋元件開口 16a及16b中之MOS電晶體及襯墊開口 16c 中之半導體表面。其後藉由眾所熟知之方法在絕緣膜上 順序地形成一第一層金屬配線層26、一層間絕緣膜28、一 第二層金屬配線層30、一層間絕緣膜32、一金屬電極層34 及一保護絕緣膜36。配線層26及30及電極層34構成一待連 104879.doc -22- 1298182 接至一接線或其類似物之結合襯墊。
若在圖1D中所示之製程中將上文所描述的最薄虛設絕緣 膜形成於襯墊開口 16c中之半導體表面上，則其中在圖4A 中所不之十六個晶圓周邊襯墊區域pD中形成最薄虛設絕緣 膜之區域為16S，其中S為其中在圖όΑ中所示之一襯墊區域 中形成最薄虛設絕緣膜之區域。其中在圖2Α中所示之基板 (晶圓）ιο上形成最薄虛設絕緣膜之區域為16SxN，其中1^為 基板中之晶片區域CP之數目。在圖丨G中所示之乾式蝕刻製 耘中，除由形成於晶圓周邊區域Wp中之最薄虛設絕緣膜所 提供之經蝕刻之開口區域的增加外，藉由對應於由形成於 晶圓中之襯墊區域PD中的最薄虛設絕緣膜所提供216δχΝ 的區域而增加經蝕刻之開口區域。因此可能以一較佳精確 度來偵測一蝕刻終點。 當比較圖6A中所示之襯墊電極結構與圖丨丨中所示之襯墊 電極結構時，由於隔離膜16未形成於襯墊開口 i6c中，故一 在基板10與襯墊電極之間的寄生電容些微地增加。然而， 由於因為裝置微型化而使第一層層間絕緣膜24之厚度充分 地厚於隔離膜！6,所以可使寄生電容之增加變小。舉例而 言，若隔離膜16之厚度為250 nm而層間絕緣膜之厚度為 1〇〇〇 nm，則寄生電容之增加可被抑制至丨乃倍气25〇 + 1000)/1000。 假定圖2A中所示之晶圓中的晶片佔用區域比(對應於由 晶片曝光區域CE所佔用之比）為9G%，若最薄虛設絕緣膜如 參看圖6A所述形成於襯墊區域中，則如圖佔之表中所示估 104879.doc -23· 1298182 對#刻終點谓測有幫助之區域（有效福測區域）之增加。 在圖6B之矣由”曰u 衣T，晶片尺寸”指示晶片區域之一側之長 度’ ”概塾之齡曰，，扣一 > 藏曰扣不母一晶片區域之襯塾電極之數目， 襯墊尺寸指不襯墊電極之一側之長度，且，，增加"指示有效 偵測區域之增加。 圖6C展示由圖6B之表中所示之條件^至7之資料所獲得 勺曰曰片尺寸與有效偵測區域之增加之間的關係。自圖及 圖6C可瞭解隨晶片尺寸減少有效㈣區域增加。因此可以 說形成襯墊區域（在襯塾電極下之區域）中之最薄虛設絕緣 膜之方法對於較小之晶片尺寸裝置為有效的。 在參看圖6A描述之實例中，儘管最薄虛設絕緣膜形成於 全部十六個襯墊區域PD中，但是最薄虛設絕緣膜可形成於 少於十六個區域之襯墊區域中。如參看圖6A所述，若最薄 虛設絕緣膜形成於襯墊區域PD中，則最薄虛設絕緣膜可形 成於圖2B中所示之晶片間區域CR、圖4A中所示之襯墊間區 域PR及晶片内周邊區域PS、圖4B中所示之電路間區域CQ 及襯墊電路間區域PC及圖5中所示之單元内區域tc、單元 間區域TR及電路周邊區域CS中之一個或複數個區域中。 在下文中，將作關於在不同區域中之隔離區中形成最薄 虛設絕緣膜之描述。 圖7A至圖7E說明設計及製造處理之一實例。在此實例 中，使用電腦輔助設計（CAD)方法。可藉由一電腦來執行諸 如步驟40至步驟118及步驟124之處理。 在步驟40處指定一其中形成最薄虛設絕緣膜之區域（下 104879.doc -24- 1298182 文中稱為”最薄虛設絕緣膜形成區域”）。為此，在其中可形 成最薄虛设絕緣膜之諸如圖2Β、圖4Α、圖4Β及圖5中所干 的區域之影像顯示於電腦螢幕上且一設計者藉由操縱一滑 鼠、一鍵盤或其類似物來指定該最薄虛設絕緣膜形成區 域。在此狀況下，設計者將一在隔離區之χ方向内的尺寸χ 及一在隔離區之Υ方向内的尺寸γ及該隔離區域設計最小 尺寸ΜΙΝ輸入至電腦，其中在該隔離區中安置最薄虛設絕 緣膜形成區域。 圖8 Α及圖8Β展示隔離區與最薄虛設絕緣膜形成區域之 間的關係。隔離區為一其中形成一隔離膜16之區域。在此 見例中’假定最薄虛設絕緣膜形成區域16 A安置於隔離區 中，其中該隔離區在X方向内之尺寸X及在γ方向内之尺寸Y 二者皆大於兩倍的隔離區設計最小尺寸MIN(2MIN)。設定 最薄虛設絕緣膜形成區域（X_2x)x(Y-2y)，其中x==y=MIN。 圖8八為一沿圖8B之線B-B，截取之橫截面圖。 若在步驟40處將圖5中所示之電路TC中之單元内區域TC 才曰疋為最薄虛設絕緣膜形成區域，則設計者將圖5中所示之 電路CT中之電晶體基本單元之數目1至]^1(>^>1)之一者輸 入至電腦中。若圖4 A及圖4B中所示之晶片區域CP中之電路 被指定’則設計者將晶片區域CP中之電路之數目1至 N2(N2>1)之一者輸入至電腦中。設計者可在電腦螢幕上將 諸如圖2A中所示之晶圓周邊區域WP指定為最薄虛設絕緣 膜形成區域。 在步驟42處判斷最薄虚設絕緣膜形成區域是否在基本單 104879.doc -25- 1298182 兀中右此判斷結果為肯定的⑺，則接著執行自步驟44至 步驟5 0之第^法 押 盾展之處理。在此處理中，對基本單元1至基 〇Π 1之母者執行步驟46及步驟48之處理。 、=驟46處判斷是否Χ〉2ΜΙΝ且Υ>2ΜΙΝ。若&判斷結果 為月定的（Y) ’則接著在步驟48處設定一其中X=MIN且 y=MIN之新的最薄虛設絕緣膜形成區域（X-2x)x(Y-2y)以產 生此區域之區域資料代表。將該設定區域指定為一最薄虛 π ’、邑緣膜形成區域⑷。若在步驟46處之判斷結果為否定的 (Ν)則不執订在步驟48處之處理。舉例而言，若諸如圖$ 中所不之Ν〗-4且對於基本單元丨至基本單元Ν】之每一者而 言在步驟46處之判斷結果為肯定的⑺，則將四個單元内區 域TC指定為最薄虛設絕緣膜形成區域⑷。 。在元成第一循環之處理後，在步驟52處將一個或複數個 單元内指定區域TC作為最薄虛設絕緣膜形成區域⑷顯示 於電腦螢幕上。 方完成在步驟52處之處理或在步驟42處之判斷結果為否 定的(Ν)’則流程前進至圖邛之步驟54。在步驟54處判斷最 薄虛設絕緣膜形成區域是否在電路中。若在電路中，則判 斷最薄虛設絕緣膜形成區域是否為單元間區域丁尺或電路周 邊區域cs。 σ 若在步驟54處之判斷結果指示單元間區域丁尺，則執行自 步驟56至步驟62之第二循環之處理。在此處理中，對電路1 至電路Ν2之每一者執行步驟58及步驟6〇。 在步驟58處判斷是否Χ>2ΜΙΝ且γ>2ΜΙΝ。若此判斷結果 104879.doc -26- 1298182 為月疋的（Y)則接著在步驟60處設定一其中χ==ΜΐΝ且 y=Mm之新的最薄虛設絕緣膜形成區域（χ_2χ)χ(γ·2力以產 生此區域之區域資料代表。將該設定區域指定為一最薄虛 設絕緣膜形成區域（b)。若在步驟58處之判斷結果為否定的 (N)，則不執行在步驟60處之處理。舉例而言，若諸如圖4A 及圖4B中所示之NfS且對於電路i至電路A之每一者而古 在步^58處之判斷結果為肯定的⑺，則將五個單元間區^ _ TR指定為最薄虛設絕緣膜形成區域（b)。 在完成第二循環之處理後，在步驟64處將一個或複數個 單元間指定之區域TR作為最薄虛設絕緣膜形成區域卬）顯 示於電腦螢幕上。 ^ 若在步驟54處之判斷結果指示電路周邊區域cs，則執行 步驟66至步驟72處之第三循環之處理。在此處理中，對電 路1至電路％之每一者執行步驟68及步驟7〇。 在步驟68處判斷是否χ>2ΜΙΝχγ>2ΜΙΝ。若此判斷結果 • 為肯定的（Y)，則接著在步驟7〇處設定一其中X=MIN且 y=MIN之新的最薄虛設絕緣膜形成區域（χ_2χ)χ(γ_^)以產 生此區域之區域資料代表。將該設定區域指定為一最薄虛 設絕緣膜形《區域⑷。若在步驟68處之判斷結果為否定的 (N)，則不執行在步驟70處之處理。舉例而言，若諸如圖4八 及圖4B中所示之N2=5且對於電路i至電路a之每一者而言 在γ驟68處之判斷結果為肯定的（γ)，則將五個電路周邊區 域cs指定為最薄虛設絕緣膜形成區域。 在π成第二循環之處理後，在步驟74處將一個或複數個 104879.doc -27- 1298182 指定之電路周邊區域CS作為最薄虛設絕緣膜形成區域（c) 顯示於電腦螢幕上。 在完成步驟64或74處之處理後或在步驟54處之判斷結果 指示在電路外，流程前進至圖7C之步驟76。在步驟76處判 斷最薄虛設絕緣膜形成區域是否在晶片區域中。若在晶片 區域中，則判斷最薄虛設絕緣膜形成區域是否為諸如圖4B 中所示之電路間區域CQ或襯墊電路間區域PC或諸如圖4A 中所示之襯墊區域PD、襯墊間區域PR或晶片内周邊區域 PS ° 若在步驟76處之判斷結果指示電路間區域CQ，則接著在 步驟78處判斷是否X>2MIN且Y>2MIN。若此判斷結果為肯 定的（Y)，則接著在步驟80處設定一其中x=MIN且y=MIN之 新的最薄虛設絕緣膜形成區域（X-2x)x(Y-2y)以產生此區域 之區域資料代表。將該設定區域指定為一最薄虛設絕緣膜 形成區域（d)。 若完成在步驟80處之處理或在步驟78處之判斷結果為否 定的（N)，則接著在步驟82處將電路間區域CQ作為最薄虛設 絕緣膜形成區域（d)顯示於電腦螢幕上。 若在步驟76處之判斷結果為襯墊電路間區域PC，則接著 在步驟84處判斷是否X>2MIN且Y>2MIN。若此判斷結果為 肯定的（Y)，則接著在步驟86處設定一其中x=MIN且y=MIN 之新的最薄虛設絕緣膜形成區域（X - 2 X ) X (Y- 2 y)以產生此區 域之區域資料代表。將該設定區域指定為一最薄虛設絕緣 膜形成區域（e)。 104879.doc -28- 1298182 若完成在步驟86處之處理或在步驟84處之判斷結果為否 定的（N)，則接著在步驟88處將襯墊電路間區域PC作為最薄 虛設絕緣膜形成區域（e)顯示於電腦螢幕上。 若在步驟76處之判斷結果為襯墊區域PD，則接著在步驟 90處判斷是否X>2MIN且Y>2MIN。若此判斷結果為肯定的 (Y)，則接著在步驟92處設定一其中x=MIN且y=MIN之新的 最薄虛設絕緣膜形成區域（X-2x)x( Y- 2y)以產生此區域之區 域資料代表。將該設定區域指定為一最薄虛設絕緣膜形成 區域⑴。 若完成在步驟92處之處理或在步驟90處之判斷結果為否 定的（N)，則接著在步驟94處將襯墊區域PD作為最薄虛設絕 緣膜形成區域（f)顯示於電腦螢幕上。 若在步驟76處之判斷結果為襯墊間區域PR，則接著在圖 7D中所示之步驟96處判斷是否X>2MIN且Y>2MIN。若此判 斷結果為肯定的（Y)，則接著在步驟92處設定一其中χ=ΜΙΝ 且y=MIN之新的最薄虛設絕緣膜形成區域（X-2x)x(Y-2y)以 產生此區域之區域資料代表。將該設定區域指定為一最薄 虛設絕緣膜形成區域（g)。 若完成在步驟98處之處理或在步驟96處之判斷結果為否 定的（N)，則接著在步驟100處將襯墊間區域PR作為最薄虛 設絕緣膜形成區域（g)顯示於電腦螢幕上。
若在步驟76處之判斷結果為晶片内周邊區域PS，則接著 在步驟102處判斷是否X>2MIN且Y>2MIN。若此判斷結果為 肯定的（Y)，則接著在步驟104處設定一其中x=MIN且y=MIN 104879.doc -29· 1298182 之新的最薄虛設絕緣膜形成區域（X-2x)x(Y-2y)以產生此區 域之區域資料代表。將該設定區域指定為一最薄虛設絕緣 膜形成區域（h)。 如完成步驟104處之處理或在步驟1〇2處之判斷結果為否 定的（N)，則接著在步驟1〇6處將晶片内周邊區域ps作為最 薄虛設絕緣膜形成區域（h)顯示於電腦螢幕上。 右元成步驟82、88、94、100或106處之處理，則接著在 φ 圖7E中所示之步驟108處判斷最薄虛設絕緣膜形成區域是 否在晶片曝光區域中。若此判斷結果為肯定的（γ)，則接著 在步驟110處判斷是否χ>2ΜΙΝ且Υ>2ΜΙΝ。若此判斷結果為 肯定的（γ)，則接著在步驟112處設定一其中χ=ΜΐΝ且 Υ=ΜΙΝ之新的最薄虛設絕緣膜形成區域（χ-2χ)χ(γ_2力以產 生此區域之區域資料代表。將該設定區域指定為一最薄虛 設絕緣膜形成區域⑴。 若兀成步驟112處之處理或步驟丨1〇處之判斷結果為否定 • 的（N) ’則接著在步驟U4處將晶片間區域CR作為最薄虛設 絕緣膜形成區域⑴顯示於電腦螢幕上。 若完成在步驟ill處之處理，則接著在步驟116處設計者 自顯不於電腦螢幕上之最薄虛設絕緣膜形成區域至⑴中 選擇一所要的區域。在此狀況下’將未被選擇之最薄虛設 絕緣膜形成區域自電腦勞幕删除。電腦提取由設計者選擇 之區域之資料並將該區域f料作為額外資料A D D添加至 CAD資料。在步驟118處將CAD資料中之額外資料add用作 分開之開極絕緣膜形成製程中之最薄間極絕緣膜形成區 104879.doc -30- 1298182 域。 在步驟120處以參看圖1A所描述之方式執行隔離處理。在 此狀况下’在晶圓周邊區域WP中不執行抗餘劑曝光以留下 氧化遮罩層並防止隔離膜之成長。 接著’在步驟122處以參看圖1B、圖1C及圖1£>描述之方 式執行分開之閘極絕緣膜形成製程。當形成在步驟1丨8處添 加用於其之額外資料ADD的最薄閘極絕緣膜時，具有與最 φ 薄間極絕緣膜之厚度幾乎相同之厚度的最薄虛設絕緣膜形 成於晶圓周邊區域中。將晶圓周邊區域指定為最薄虛設絕 緣膜形成區域⑴。在步驟124處將晶圓周邊區域WP作為最 4虛δ又絕緣膜形成區域⑴顯示於電腦螢幕上。在此狀況 下’將在步驟116處自最薄虛設絕緣膜形成區域（a)至⑴中選 擇之一個或複數個區域及最薄虛設絕緣膜形成區域⑴顯示 於電腦螢幕上。 其後’在步驟126處以參看圖1G及圖1Η描述之方式執行 鲁 乾式钱刻處理。在此狀況下，藉由利用對應於額外資料add 之最薄虛設絕緣膜形成區域及最薄虛設絕緣膜形成區域⑴ 來偵測蝕刻終點 若在步驟40處將晶圓周邊區域指定為最薄虛設絕緣膜形 成區域，則在步驟108處之判斷結果為否定的且以類似 於上述方式之方式執行自步驟12〇至步驟126之處理。在此 狀況下，僅將最薄虛設絕緣膜形成區域⑴用於蝕刻終點偵 測。 已結合較佳實施例描述本發明。本發明不僅僅限於上述 104879.doc -31- !298182 實施例。熟習此項技術者將顯而易見可對本發明作其它各 種修改、改良、組合及其類似變化。 【圖式簡單說明】 圖1A至圖II為說明根據本發明之第一實施例之半導體裝 置製造方法的主要處理的橫截面圖。 圖2A及圖2B為展示一半導體晶圓之結構之一實例的平 面圖。
圖3為展示用一蝕刻監視器偵測之發射強度之時間變化 的圖式。 圖4A及圖4B為展示-晶片區域中之電路布局之實例的 平面圖。 圖5為展示一電路中之基礎電晶體單元之布局的實例的 平面圖。 圖6A為展示-襯塾電極結構之—實例的橫截面圖，圖紐 為展示取決於晶片尺寸及襯墊數目之有效偵測區域之變化 的圖表，且圖6C為展示晶片尺寸與有效摘測區域之增加之 間的關係的圖式。 圖7 A至圖7 E展示一說明形成側牆間隔物之流程的處理 流程圖。 圖 8A 及圖 8B 為 一 I；» ^ w 勹 /、中沁成一最薄虛設絕緣膜的區域之 橫截面圖及平面圖。 圖9Α至圖9D為根據本發明者所作研究說明一側牆間隔 物形成方法之主要處理的橫截面圖。 圖10為展不用一蝕刻監視器偵測之發射強度之時間變化 104879.doc -32- 1298182 的圖式。 圖11為展示一習知襯墊電極結構之一實例之橫截面圖。 【主要元件符號說明】
1 基板 2 隔離膜/絕緣膜 2a 元件開口 2b 元件開口 3a 絕緣膜/氧化膜 3b 絕緣膜/氧化膜 4a 電極層 4b 電極層 5 絕緣膜 5a 側牆間隔物 5b 側牆間隔物 5c 側牆間隔物 5d 側牆間隔物 6A 絕緣膜 6B 層間絕緣膜 6C 層間絕緣膜 6D 保護絕緣膜 7A 第一層金屬配線層 7B 第二層金屬配線層 7C 金屬電極層 10 基板/半導體裝置 104879.doc •33- 1298182
12a 絕緣膜 12b 絕緣膜 12c 絕緣膜 12A 絕緣膜 12A* 絕緣膜 12B 絕緣膜 12B* 絕緣膜 12C 絕緣膜 12Cf 絕緣膜 14a 氧化遮罩層 14b 氧化遮罩層 14c 氧化遮罩層 16 絕緣膜 16a 元件開口 16b 元件開口 16c 襯墊開口 18 抗餘劑層 20A 閘電極層 20B 閘電極層 22 絕緣膜 22a 側牆間隔物 22b 側牆間隔物 22c 側牆間隔物 22d 側牆間隔物 104879.doc -34 1298182
24 絕緣膜 26 第一層金屬配線層 28 層間絕緣膜 30 第二層金屬配線層 32 層間絕緣膜 34 金屬電極層 36 保護絕緣膜 CE 晶片曝光區域 CL 覆蓋膜 CP 晶片區域 CPa 晶片區域 CQ 電路間區域 CR 晶片間區域 CS 電路周邊區域 CT 電路 CTi 電路 CT2 電路 CT3 電路 CT4 電路 CT5 電路 Dn >及極區 D12 >及極區 D21 >及極區 D22 >及極區 104879.doc -35- 1298182 ER 抗蝕劑邊緣漂洗區域 EW 蝕刻波形訊號 IL1 第一層間絕緣膜 IL2 第二層間絕緣膜 IL3 第三層間絕緣膜
Ml 第一金屬配線 M2 第二金屬配線 M3 第三金屬配線
PC 襯墊電路間區域 PD 襯塾區域 PL1 導電插塞 PL2 導電插塞 PL3 導電插塞 PR 襯墊間區域 PS 晶片内周邊區域 S 1 1 源極區 S 1 2 源極區 S 2 1 源極區 S 22 源極區 TC 單元内區域 t〇 時間 t〇i 過蝕刻終止時間 t〇2 過蝕刻終止時間 TR 單元間區域 104879.doc -36- 1298182 tsi 時間 ts2 時間 WP 晶S]周邊區域
104879.doc -37-

Claims (1)

1298182 十、申請專利範圍： h 種半導體裝置製造方法，其包含以下步驟： (a) 在一除了 一半導體基板之複數個作用區及虛設區外 之區域中形成一隔離區； (b) 在該等作用區及該等虛設區上形成薄絕緣膜； (c) 在該等作用區中之該等薄絕緣膜上形成一閘電極； (d) 藉由將該等閘電極用作一遮罩而在該等作用區中植 入雜質離子以形成淺源極/汲極區； (e) 在該半導體基板上沈積一間隔物絕緣膜，該間隔物 絕緣膜覆蓋該等閘電極； (f) 各向異性地蝕刻該間隔物絕緣膜，將該半導體基板 之表面曝光於該等作用區及該等虛設區中時的一時間偵 測為一蝕刻終點，並在該等閘電極之每一者之側牆上留 下側牆間隔物；及 (g) 藉由將該等閘電極及該等側牆間隔物用作一遮罩，
而將雜質離子植入該等作用區中，以在該等作用區中形 成低電阻率及深源極/汲極區。 ^ 如請求項丨之半導體裝置製造方法，其中該步驟（f)藉由監 視一蝕刻副產物之一發射光譜強度中的一變化來^測: 蝕刻終點。' 3.如請求則之半導體裝置製造方法，其中在债測到該㈣ 終點後該步驟（f)執行過蝕刻。 4·如請求項1之半導體裝置製造方法，其中： 該步驟（b)在複數個作用區中形成具有複數個厚度之薄 104879.doc 1298182 絕緣膜並在該等虛設區中形成一具有一與一最薄之薄絕 緣膜相等之厚度的虛設絕緣膜；且 該步驟（f)將藉由餘刻該最薄之薄絕緣膜及該虛設絕緣 膜而曝光該丨導體基板之表面時的-日夺間偵測為該钱刻 終點。 5.如請求項丨之半導體裝置製造方法’其中該等虛設區包括 一除了該半導體基板之晶片形成區域外之區域。 # 6.士口請求項i之半導體裝置製造方法，#中該等虛設區包括 一與该半導體基板之晶片内區域中之該等作用區的每一 者間隔開的區域。
如請求項6之半導體裝置製造方法，其中該等虛設區包括 一安置於該晶片内區域中之襯墊形成區域。 如請求項丨之半導體裝置製造方法，其中該等虛設區包括 在5亥半導體基板之晶片區域之間的區域。 如請求们之半導體裝置製造方法，其中該等虛設區包括 一在該隔離區中選擇之區域。 10.如請求項1之半導體裝置製造方法，其中該等虛設區包括 一在該半導體基板之一晶片内區域中之單元間區域。 η.如請求項丨之半導體裝置製造方法，其中該半導體基板為 石夕基板且s亥薄絕緣膜及該間隔物絕緣膜為氧化石夕膜。 104879.doc
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