JP2004214663A - 金属電極を有するキャパシター製造方法 - Google Patents
金属電極を有するキャパシター製造方法 Download PDFInfo
- Publication number
- JP2004214663A JP2004214663A JP2003430533A JP2003430533A JP2004214663A JP 2004214663 A JP2004214663 A JP 2004214663A JP 2003430533 A JP2003430533 A JP 2003430533A JP 2003430533 A JP2003430533 A JP 2003430533A JP 2004214663 A JP2004214663 A JP 2004214663A
- Authority
- JP
- Japan
- Prior art keywords
- film
- electrode
- forming
- wiring
- photoresist pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 21
- 239000003990 capacitor Substances 0.000 title description 26
- 238000000034 method Methods 0.000 claims abstract description 72
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 30
- 238000001039 wet etching Methods 0.000 claims abstract description 28
- 239000004065 semiconductor Substances 0.000 claims abstract description 22
- 238000005530 etching Methods 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 229910052751 metal Inorganic materials 0.000 claims description 38
- 239000002184 metal Substances 0.000 claims description 38
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 22
- 229910052802 copper Inorganic materials 0.000 claims description 22
- 239000010949 copper Substances 0.000 claims description 22
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 16
- 229910052721 tungsten Inorganic materials 0.000 claims description 12
- 239000010937 tungsten Substances 0.000 claims description 12
- 239000010936 titanium Substances 0.000 claims description 10
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 8
- 238000001312 dry etching Methods 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 8
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 8
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 7
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 7
- 229910052715 tantalum Inorganic materials 0.000 claims description 7
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 7
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims description 7
- 229910052719 titanium Inorganic materials 0.000 claims description 7
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 6
- -1 tungsten nitride Chemical class 0.000 claims description 6
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 claims description 5
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 claims description 5
- 239000011259 mixed solution Substances 0.000 claims description 5
- 229910017604 nitric acid Inorganic materials 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 abstract description 5
- 239000010410 layer Substances 0.000 description 24
- 230000004888 barrier function Effects 0.000 description 14
- 238000004380 ashing Methods 0.000 description 7
- 239000011229 interlayer Substances 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 229920000642 polymer Polymers 0.000 description 3
- 239000000243 solution Substances 0.000 description 3
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0805—Capacitors only
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
【課題】安定した湿式エッチング工程を採択できる半導体素子の製造方法を提供する。
【解決手段】半導体素子の製造方法を提供する。この方法は基板上に配線を形成することを備える。配線は第１電極の役割を有する。配線を有する半導体基板上に第１絶縁膜を形成する。第１絶縁膜上に電極膜及び酸化膜を形成する。酸化膜上にフォトレジストパターンを形成する。フォトレジストパターンをエッチングマスクとして用いて酸化膜及び電極膜をエッチングする。その結果、配線の上部に積層された第２電極及び酸化膜パターンが形成される。少なくとも電極膜は湿式エッチング工程を用いてエッチングする。続いて、フォトレジストパターンを除去する。
【選択図】図３
【解決手段】半導体素子の製造方法を提供する。この方法は基板上に配線を形成することを備える。配線は第１電極の役割を有する。配線を有する半導体基板上に第１絶縁膜を形成する。第１絶縁膜上に電極膜及び酸化膜を形成する。酸化膜上にフォトレジストパターンを形成する。フォトレジストパターンをエッチングマスクとして用いて酸化膜及び電極膜をエッチングする。その結果、配線の上部に積層された第２電極及び酸化膜パターンが形成される。少なくとも電極膜は湿式エッチング工程を用いてエッチングする。続いて、フォトレジストパターンを除去する。
【選択図】図３
Description
本発明は半導体素子の製造方法に係り、特に金属電極を有するキャパシター製造方法に関する。
高性能半導体素子を製造するためには、低い電気的抵抗及び高信頼性を有する金属配線が要求される。このような金属配線として銅配線が有力な候補として脚光を浴びている。しかし、前記銅配線は一般的な写真／エッチング工程を用いて形成するのがむずかしい。これにより、前記銅配線を形成することにおいて、ダマシン（Ｄａｍａｓｃｅｎｅ）工程が広く用いられている。
一方、前記半導体素子は、トランジスタ、抵抗体及びキャパシターを含む。前記キャパシターの各々は相互に重なった上部電極及び下部電極と共にこれら間に介在した誘電体膜で構成される。前記電極はドーピングされたポリシリコン膜で形成することができる。しかし、前記ポリシリコン膜は、後続の熱処理工程時さらに酸化できる。これにより、前記キャパシターの電気的な特性が変化することができる。これに加えて、前記ポリシリコン電極に印加される電圧の大きさ（ｍａｇｎｉｔｕｄｅ）にしたがって前記キャパシターは不均一な静電容量を示すことができる。例えば、前記上／下部電極がｎ型の不純物でドーピングされたポリシリコン膜で形成されて前記上部電極に負電圧（ｎｅｇａｔｉｖｅ ｖｏｌｔａｇｅ）が印加されると、前記下部電極の表面に正孔（ｈｏｌｅｓ）が誘起される。これにより、前記下部電極の表面に空乏層（ｄｅｐｌｅｔｉｏｎ ｌａｙｅｒ）が形成されることができる。前記空乏層の幅は前記負電圧の大きさ（ｍａｇｎｉｔｕｄｅ）にしたがって変化する。結果的に、前記キャパシターの静電容量（ｃａｐａｃｉｔａｎｃｅ）は前記電極に印加される電圧の大きさによって変化することができる。したがって、前記ポリシリコン電極を採択するキャパシターは精巧な特性を要求する半導体素子、例えば、アナログ回路を有する半導体素子に適合しない。
最近、前記した問題点を解決するために金属電極を有するキャパシター、すなわちＭＩＭ（ＭＩＭ；ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ−ｍｅｔａｌ）キャパシターが提案されたことがある。前記ＭＩＭキャパシター及びその製造方法が米国特許第６，２５９，１２８号に"銅ダマシン（Ｄａｍａｓｃｅｎｅ）工程のための金属−絶縁体−金属キャパシター及びその形成方法（ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ−ｍｅｔａｌ ｃａｐａｃｉｔｏｒ ｆｏｒ ｃｏｐｐｅｒ ｄａｍａｓｃｅｎｅ ｐｒｏｃｅｓｓ ａｎｄ ｍｅｔｈｏｄ ｏｆ ｆｏｒｍｉｎｇ ｔｈｅ ｓａｍｅ）"という題目でアドラーなど（Ａｄｌｅｒ ｅｔ ａｌ．）により開示されたことがある。
図１及び図２は、前記米国特許第６，２５９，１２８号に開示されたＭＩＭキャパシターの製造方法を説明するための断面図である。
図１を参照すれば、半導体基板１上に層間絶縁膜３を形成する。前記層間絶縁膜３内に通常のダマシン（Ｄａｍａｓｃｅｎｅ）技術を用いて第１及び第２銅配線５ａ、５ｂを形成する。前記銅配線５ａ、５ｂを有する半導体基板の全面上にシリコン窒化膜７を形成して、前記シリコン窒化膜７をパターニングして前記第１銅配線５ａを露出させる。前記パターニングされたシリコン窒化膜７を有する半導体基板の全面上に第１下部バリアー膜９、下部電極膜１１、第１上部バリアー膜１３、誘電体膜１５、第２下部バリアー膜１７、上部電極膜１９及び第２上部バリアー膜２１を順次的に形成する。続いて、前記第２上部バリアー膜２１上にフォトレジストパターン２３を形成する。前記フォトレジストパターン２３は前記第１銅配線５ａ上部に位置するよう形成される。
図２を参照すれば、前記フォトレジストパターン２３をエッチングマスクとして用いて前記第２上部バリアー膜２１、上部電極膜１９、第２下部バリアー膜１７、誘電体膜１５、第１上部バリアー膜１３、下部電極膜１１及び第１下部バリアー膜９を連続的にエッチングして前記第１銅配線５ａと電気的に接続されたＭＩＭキャパシター２５を形成する。アドラーなど（Ａｄｌｅｒ ｅｔ ａｌ．）によれば、前記ＭＩＭキャパシター２５を形成するためのエッチング工程は湿式エッチング工程を用いて実施する。結果的に、前記ＭＩＭキャパシター２５は図２に示したように逐次積層された第１下部バリアー膜パターン９ａ、下部電極１１ａ、第１上部バリアー膜パターン１３ａ、誘電体膜パターン１５ａ、第２下部バリアー膜パターン１７ａ、上部電極１９ａ及び第２上部バリアー膜パターン２１で構成される。
引続き、前記フォトレジスターパターン２３を灰化工程（ａｓｈｉｎｇ ｐｒｏｃｅｓｓ）を用いて除去する。前記灰化工程は酸素プラズマを用いて実施される。一般的に、前記灰化工程後に、弗酸を含有する化学溶液を用いてフォトレジスト残余物（ｐｈｏｔｏｒｅｓｉｓｔ ｒｅｓｉｄｕｅ）及びポリマー（ｐｏｌｙｍｅｒ）を除去するための湿式ストリップ工程（ｗｅｔ ｓｔｒｉｐ ｐｒｏｃｅｓｓ）がさらに実施される。しかし、前記したように前記ＭＩＭキャパシター２５が湿式エッチング工程を用いて形成される場合に、前記ポリマーは生成されない。これにより、前記米国特許第６，２５９，１２８号によれば、前記フォトレジストパターン２３を除去するための灰化工程を実施した後に前記湿式ストリップ工程が要求されない。
一方、前記湿式エッチング工程の代りにプラズマを用いる乾式エッチング工程が採択される場合に、前記第２銅配線５ｂ上の前記シリコン窒化膜７は前記乾式エッチング工程により損傷される。その結果、前記シリコン窒化膜７の所定領域内にピット（ｐｉｔｓ）が形成されて、前記第２銅配線５ｂの所定領域は前記ピットにより露出する。続いて、前記フォトレジストパターン２３を除去するために前記灰化工程を適用すれば、前記第２銅配線５ｂの露出した領域が酸化される。前記第２銅配線５ｂの酸化は前記第２銅配線５ｂの体積膨脹（ｖｏｌｕｍｅ ｅｘｐａｎｓｉｏｎ）を誘発させる。これにより、前記ピットを通じて前記第２銅配線５ｂの酸化された領域（ｏｘｉｄｉｚｅｄ ｒｅｇｉｏｎｓ）が上部に突出される。前記灰化工程後に、前記湿式ストリップ工程が進められる。これは、前記乾式エッチング工程期間に生成されたポリマーを除去するためである。前記湿式ストリップ工程期間前記第２銅配線５ｂの酸化された領域は除去される。その結果、前記第２銅配線５ｂ内にボイドが形成されて前記第２銅配線５ｂの信頼性を低下させる。
結論的に、前記ＭＩＭキャパシター２５を形成するためのパターニング工程はアドラーなどにより開示されたように湿式エッチング工程を用いることが望ましい。
しかし、上述した米国特許第６，２５９，１２８号によれば、４個のバリアー膜、２個の電極膜及び１個の絶縁膜が湿式エッチング工程によりパターニングされなければならない。したがって、前記ＭＩＭキャパシターを形成するためには多種の湿式エッチング溶液が要求される。その結果、前記湿式エッチング工程期間、エッチングマスク役割を有する前記フォトレジストパターンに加えられる負担（ｂｕｒｄｅｎ）が増加する。結果的に、前記フォトレジストパターンが前記湿式エッチング工程期間リフティングされたり変形できる。
本発明が解決しようとする技術的課題は、安定した湿式エッチング工程を採択できる半導体素子の製造方法を提供することにある。
本発明によれば、半導体素子の製造方法は、基板上に配線を形成することを含む。前記配線は第１電極の役割を有する。前記基板及び前記配線上に第１絶縁膜を形成する。前記第１絶縁膜上に電極膜（ｅｌｅｃｔｒｏｄｅ ｌａｙｅｒ）及び酸化膜（ｏｘｉｄｅ ｌａｙｅｒ）を形成して、前記酸化膜上にフォトレジストパターンを形成する。前記フォトレジストパターンをエッチングマスクとして用いて前記酸化膜及び前記電極膜をエッチングして前記配線の上部に積層された第２電極及び酸化膜パターンを形成する。少なくとも前記電極膜は湿式エッチング工程を用いてエッチングする。続いて、前記フォトレジストパターンを除去する。
前記配線を形成することは、前記基板上に第２絶縁膜を形成して前記第２絶縁膜内にダマシン（Ｄａｍａｓｃｅｎｅ）工程を用いてパターンを形成することを含む。前記パターンは銅膜で形成することが望ましい。
前記第１絶縁膜は、誘電体膜で形成することが望ましい。例えば、前記金属配線が銅膜で形成される場合に、前記誘電体膜はシリコン窒化膜（ＳｉＮ）、シリコン炭化膜（ＳｉＣ）、シリコン酸炭化膜（ＳｉＯＣ）またはシリコン炭窒化膜（ＳｉＣＮ）で形成することが望ましい。
また、前記電極膜はタンタル窒化膜、タンタル膜、チタン膜、チタン窒化膜、タングステン膜またはタングステン窒化膜で形成することができる。前記電極膜がタンタル窒化膜、タンタル膜、チタン膜またはチタン窒化膜で形成される場合に、前記酸化膜及び前記電極膜のエッチング工程は弗酸（ＨＦ；ｈｙｄｒｏｆｌｕｏｒｉｃ ａｃｉｄ）及び窒酸（ＨＮＯ３）の混合溶液（ｍｉｘｔｕｒｅ）を湿式エッチング溶液として用いて実施することが望ましい。これとは違って（ａｌｔｅｒｎａｔｉｖｅｌｙ）、前記電極膜がタングステン膜またはタングステン窒化膜で形成される場合に、前記酸化膜は乾式エッチング工程または湿式エッチング工程を用いてエッチングすることができて前記電極膜は過酸化水素（Ｈ２Ｏ２）を用いて湿式エッチングすることができる。
本発明の他の実施例によれば、前記半導体素子の製造方法は、基板上に第１電極の役割を有する配線を形成することと、前記基板及び前記配線上に絶縁膜を形成することと、前記絶縁膜上に電極膜を形成することと、前記電極膜上にフォトレジストパターンを形成することと、前記電極膜を湿式エッチングして第２電極を形成することを含む。
上述したように本発明によれば、上部電極が１回または２回の湿式エッチング段階だけを用いて形成される。したがって、前記上部電極を形成する期間、エッチングマスクに用いられるフォトレジスターパターンが浮き上がったり変形されることを防止することができる。結果的に、信頼性のあるＭＩＭキャパシターを具現することができる。
以下、添附した図面を参照しながら本発明の望ましい実施例を詳細に説明する。
図３及び図４は、本発明の実施例によるＭＩＭキャパシターを製造する方法を説明するための断面図である。
図３を参照すれば、半導体基板５１上に層間絶縁膜５３を形成する。前記層間絶縁膜内に通常のダマシン（Ｄａｍａｓｃｅｎｅ）技術を用いて第１及び第２金属配線５５ａ、５５ｂを形成する。ここで、前記第２金属配線５５ｂは本発明によるＭＩＭキャパシターの下部電極の役割を有する。前記金属配線５５ａ、５５ｂは銅膜で形成することができる。前記金属配線５５ａ、５５ｂを有する半導体基板の全面上に絶縁膜５７を形成する。前記絶縁膜５７は前記金属配線５５ａ、５５ｂ内の金属原子が拡散することを防止する誘電体膜で形成することが望ましい。例えば、前記金属配線５５ａ、５５ｂが銅膜で形成される場合に、前記絶縁膜５７はシリコン窒化膜（ＳｉＮ）、シリコン炭化膜（ＳｉＣ）、シリコン酸炭化膜（ＳｉＯＣ）またはシリコン炭窒化膜（ＳｉＣＮ）のような誘電体膜で形成することができる。
前記絶縁膜５７上に上部金属電極膜５９、バッファー酸化膜６１及びフォトレジスト膜を逐次形成する。前記上部金属電極膜５９はタンタル窒化膜（ＴａＮ）、タンタル膜（Ｔａ）、チタン窒化膜（ＴｉＮ）またはチタン膜（Ｔｉ）で形成する。これとは違って、前記上部金属電極膜５９はタングステン膜またはタングステン窒化膜で形成することができる。前記バッファー酸化膜６１は化学気相蒸着酸化膜（ｃｈｅｍｉｃａｌ ｖａｐｏｒｄｅ ｐｏｓｉｔｉｏｎ ｏｘｉｄｅ ｌａｙｅｒ；ＣＶＤ ｏｘｉｄｅ ｌａｙｅｒ）で形成することが望ましい。前記バッファー酸化膜６１は前記フォトレジスト膜及び前記上部金属電極膜５９間の接着力（ａｄｈｅｓｉｏｎ）を向上させる役割を有する。続いて、前記フォトレジスト膜を写真工程を用いてパターニングして前記第２金属配線５５ｂ上部に位置するフォトレジストパターン６３を形成する。
図４を参照すれば、前記フォトレジストパターン６３をエッチングマスクとして用いて前記バッファー酸化膜６１及び前記上部金属電極膜５９を連続的にエッチングして前記第２金属配線５５ｂ上部に逐次積層された上部金属電極５９ａ及びバッファー酸化膜パターン６１ａを形成する。前記上部金属電極膜５９がタンタル窒化膜（ＴａＮ）、タンタル膜（Ｔａ）、チタン窒化膜（ＴｉＮ）またはチタン膜（Ｔｉ）で形成される場合に、前記バッファー酸化膜６１及び前記上部金属電極膜５９は弗酸及び窒酸の混合溶液を用いて湿式エッチングすることが望ましい。弗酸及び窒酸の混合溶液は前記バッファー酸化膜６１だけでなく前記タンタル窒化膜（ＴａＮ）、タンタル膜（Ｔａ）、チタン窒化膜（ＴｉＮ）またはチタン膜（Ｔｉ）をエッチングする性質を有する。結果的に、前記バッファー酸化膜パターン６１ａ及び上部金属電極５９ａは１回の湿式エッチング段階を用いて（ｕｓｉｎｇ ａ ｓｉｎｇｌｅ ｗｅｔ ｅｔｃｈｉｎｇ ｓｔｅｐ）形成されることができる。
これとは違って、前記上部金属電極膜５９がタングステン膜（Ｗ）またはタングステン窒化膜（ｔｕｎｇｓｔｅｎ ｎｉｔｒｉｄｅ ｌａｙｅｒ；ＷＮ）で形成される場合に、前記バッファー酸化膜６１及び前記上部金属電極膜５９は２回のエッチング段階（ｔｗｏ ｅｔｃｈｉｎｇ ｓｔｅｐｓ）を用いてエッチングされることができる。具体的に、前記バッファー酸化膜６１は第１エッチング工程を用いてエッチングされることができて、前記上部金属電極膜５９は前記第１エッチング工程とは異なった第２エッチング工程を用いてエッチングされることができる。さらに具体的に、前記第１エッチング工程は湿式エッチング工程または乾式エッチング工程を用いて実施できる反面、前記第２エッチング工程は過酸化水素（Ｈ２Ｏ２）を用いる湿式エッチング工程を用いて実施することが望ましい。この場合に、前記第１エッチング工程に採択される湿式エッチング工程は弗酸（ｈｙｄｒｏｆｌｕｏｒｉｃ ａｃｉｄ；ＨＦ）または緩衝酸化膜エッチング溶液（ｂｕｆｆｅｒｅｄｏｘｉｄｅ ｅｔｃｈａｎｔ；ＢＯＥ）のような酸化膜エッチング溶液（ｏｘｉｄｅ ｅｔｃｈａｎｔ）を用いて実施できる。
結論的に、前記上部電極５９ａを形成する期間１回または２回の湿式エッチング段階（ａ ｓｉｎｇｌｅ ｗｅｔ ｅｔｃｈｉｎｇ ｓｔｅｐ ｏｒ ｔｗｏ ｗｅｔ ｅｔｃｈｉｎｇ ｓｔｅｐｓ）だけが適用される。これにより、従来の技術に比べて前記上部電極５９ａを形成する期間前記フォトレジストパターン６３に加えられる負担を顕著に減少させることができる。これに加えて、少なくとも前記上部金属電極膜５９は湿式エッチング工程を用いてエッチングされる。これにより、前記絶縁膜５７に乾式エッチング損傷（ｄｒｙ ｅｔｃｈ ｄａｍａｇｅ）が加えられることを根本的に防止することができる。言い換えれば、前記絶縁膜５７内にピットが形成されることを防止することができる。
引続き、前記フォトレジストパターン６３を通常の灰化工程及び湿式ストリップ工程を用いて除去する。この場合に、前記第１金属配線５５ａ内にいかなるボイドも形成されない。これは、上述したように前記上部電極５９ａを形成する期間前記絶縁膜５７内にいかなるピットも形成されないためである。
引続き、前記フォトレジストパターン６３を通常の灰化工程及び湿式ストリップ工程を用いて除去する。この場合に、前記第１金属配線５５ａ内にいかなるボイドも形成されない。これは、上述したように前記上部電極５９ａを形成する期間前記絶縁膜５７内にいかなるピットも形成されないためである。
５１ 半導体基板
５３ 層間絶縁膜
５５ａ 第１金属配線
５５ｂ 第２金属配線
５７ 絶縁膜
５９ 上部金属電極膜
５９ａ 上部金属電極
６１ バッファー酸化膜
６１ａ バッファー酸化膜パターン
６３ フォトレジストパターン
５３ 層間絶縁膜
５５ａ 第１金属配線
５５ｂ 第２金属配線
５７ 絶縁膜
５９ 上部金属電極膜
５９ａ 上部金属電極
６１ バッファー酸化膜
６１ａ バッファー酸化膜パターン
６３ フォトレジストパターン
Claims (21)
- 基板上に第１電極の役割を有する配線を形成して、
前記基板及び前記配線上に第１絶縁膜を形成して、
前記第１絶縁膜上に電極膜及び酸化膜を形成して、
前記酸化膜上にフォトレジストパターンを形成して、
前記酸化膜及び前記電極膜をエッチングして前記配線の上部に積層された第２電極及び酸化膜パターンを形成するが、少なくても前記電極膜は湿式エッチングされて、
前記フォトレジストパターンを除去することを含む半導体素子の製造方法。 - 前記配線を形成することは、
前記基板上に第２絶縁膜を形成して、
前記第２絶縁膜内にダマシン工程を用いてパターンを形成することを含むことを特徴とする請求項１に記載の半導体素子の製造方法。 - 前記パターンは、銅膜で形成することを特徴とする請求項２に記載の半導体素子の製造方法。
- 前記第１絶縁膜は、誘電体膜で形成することを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記誘電体膜は、シリコン窒化膜（ＳｉＮ）、シリコン炭化膜（ＳｉＣ）、シリコン酸炭化膜（ＳｉＯＣ）またはシリコン炭窒化膜（ＳｉＣＮ）で形成することを特徴とする請求項４に記載の半導体素子の製造方法。
- 前記電極膜は、タンタル窒化膜、タンタル膜、チタン膜またはチタン窒化膜で形成することを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記エッチングは、弗酸及び窒酸の混合溶液を用いて実施することを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記電極膜は、タングステン膜またはタングステン窒化膜で形成することを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記酸化膜は、湿式エッチング工程または乾式エッチング工程を用いてエッチングして前記電極膜は過酸化水素（Ｈ２Ｏ２）を用いて湿式エッチングすることを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記フォトレジストパターンをエッチングマスクとして用いることをさらに含むことを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記電極膜は、金属で形成することを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記配線は、金属で形成することを特徴とする請求項１に記載の半導体素子の製造方法。
- 基板上に第１電極の役割を有する配線を形成して、
前記基板及び前記配線上に絶縁膜を形成して、
前記絶縁膜上に電極膜を形成して、
前記電極膜上にフォトレジストパターンを形成して、
前記電極膜を湿式エッチングして第２電極を形成することを含むことを特徴とする半導体素子の製造方法。 - 前記配線は、金属で形成することを特徴とする請求項１３に記載の半導体素子の製造方法。
- 前記絶縁膜は、誘電体膜で形成することを特徴とする請求項１３に記載の半導体素子の製造方法。
- 前記誘電体膜は、シリコン窒化膜（ＳｉＮ）、シリコン炭化膜（ＳｉＣ）、シリコン酸炭化膜（ＳｉＯＣ）またはシリコン炭窒化膜（ＳｉＣＮ）で形成することを特徴とする請求項１５に記載の半導体素子の製造方法。
- 前記電極膜は、タンタル窒化膜、タンタル膜、チタン膜、チタン窒化膜、タングステン膜またはタングステン窒化膜で形成することを特徴とする請求項１３に記載の半導体素子の製造方法。
- 前記電極膜は、弗酸及び窒酸の混合溶液または過酸化水素を用いて湿式エッチングすることを特徴とする請求項１３に記載の半導体素子の製造方法。
- 前記電極膜上に酸化膜を形成して、
前記酸化膜を乾式エッチングまたは湿式エッチングすることをさらに含むことを特徴とする請求項１３に記載の半導体素子の製造方法。 - 前記フォトレジストパターンを除去することをさらに含むことを特徴とする請求項１３に記載の半導体素子の製造方法。
- 前記電極膜は、金属で形成することを特徴とする請求項１３に記載の半導体素子の製造方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0084633A KR100500444B1 (ko) | 2002-12-26 | 2002-12-26 | 금속전극들을 갖는 커패시터 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004214663A true JP2004214663A (ja) | 2004-07-29 |
Family
ID=32653159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003430533A Pending JP2004214663A (ja) | 2002-12-26 | 2003-12-25 | 金属電極を有するキャパシター製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6924207B2 (ja) |
| JP (1) | JP2004214663A (ja) |
| KR (1) | KR100500444B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011211236A (ja) * | 2011-07-15 | 2011-10-20 | Renesas Electronics Corp | 半導体装置 |
| KR20210027194A (ko) * | 2019-08-30 | 2021-03-10 | 코칩 주식회사 | 포토레지스트를 활용한 수퍼캐패시터의 제조 방법 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100539198B1 (ko) * | 2003-03-10 | 2005-12-27 | 삼성전자주식회사 | 금속-절연체-금속 캐패시터 및 그 제조 방법 |
| KR100548998B1 (ko) * | 2003-09-25 | 2006-02-02 | 삼성전자주식회사 | 동일레벨에 퓨즈와 커패시터를 갖는 반도체소자 및 그것을제조하는 방법 |
| KR100644525B1 (ko) * | 2004-12-27 | 2006-11-10 | 동부일렉트로닉스 주식회사 | 반도체 소자의 금속-절연체-금속 커패시터의 제조 방법 |
| US8018017B2 (en) * | 2005-01-26 | 2011-09-13 | International Business Machines Corporation | Thermo-mechanical cleavable structure |
| US20060197183A1 (en) * | 2005-03-01 | 2006-09-07 | International Business Machines Corporation | Improved mim capacitor structure and process |
| KR100738210B1 (ko) * | 2005-12-29 | 2007-07-10 | 동부일렉트로닉스 주식회사 | 반도체 장치의 박막 및 금속 배선 형성 방법 |
| KR20070075018A (ko) * | 2006-01-11 | 2007-07-18 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
| US7964470B2 (en) * | 2006-03-01 | 2011-06-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Flexible processing method for metal-insulator-metal capacitor formation |
| WO2008034212A1 (en) * | 2006-09-21 | 2008-03-27 | Qit-Fer & Titane Inc. | Electrochemical process for the recovery of metallic iron and chlorine values from iron-rich metal chloride wastes |
| KR100781446B1 (ko) * | 2006-11-13 | 2007-12-03 | 동부일렉트로닉스 주식회사 | 반도체 소자의 ｍｉｍ 커패시터 제조 방법 |
| KR100924879B1 (ko) * | 2007-12-24 | 2009-11-02 | 주식회사 동부하이텍 | Ｍｉｍ 구조 커패시터 제조방법 |
| JP5277448B2 (ja) * | 2008-03-20 | 2013-08-28 | リオ ティント フェル エ チタン インコーポレイティド | 鉄に富む金属塩化物の廃棄物から金属鉄及び塩素の価値を回収するための電気化学的処理方法 |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4497107A (en) * | 1981-11-12 | 1985-02-05 | Gte Laboratories Incorporated | Method of making self-aligned high-frequency static induction transistor |
| US5731624A (en) * | 1996-06-28 | 1998-03-24 | International Business Machines Corporation | Integrated pad and fuse structure for planar copper metallurgy |
| US6259128B1 (en) | 1999-04-23 | 2001-07-10 | International Business Machines Corporation | Metal-insulator-metal capacitor for copper damascene process and method of forming the same |
| US6504202B1 (en) * | 2000-02-02 | 2003-01-07 | Lsi Logic Corporation | Interconnect-embedded metal-insulator-metal capacitor |
| US6342734B1 (en) * | 2000-04-27 | 2002-01-29 | Lsi Logic Corporation | Interconnect-integrated metal-insulator-metal capacitor and method of fabricating same |
| US6344964B1 (en) * | 2000-07-14 | 2002-02-05 | International Business Machines Corporation | Capacitor having sidewall spacer protecting the dielectric layer |
| US6440835B1 (en) * | 2000-10-13 | 2002-08-27 | Charles W. C. Lin | Method of connecting a conductive trace to a semiconductor chip |
| US6710425B2 (en) * | 2001-04-26 | 2004-03-23 | Zeevo, Inc. | Structure to increase density of MIM capacitors between adjacent metal layers in an integrated circuit |
| US6534374B2 (en) * | 2001-06-07 | 2003-03-18 | Institute Of Microelectronics | Single damascene method for RF IC passive component integration in copper interconnect process |
| JP4226804B2 (ja) * | 2001-06-25 | 2009-02-18 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US6461914B1 (en) * | 2001-08-29 | 2002-10-08 | Motorola, Inc. | Process for making a MIM capacitor |
| US6734053B2 (en) * | 2002-03-20 | 2004-05-11 | Taiwan Semiconductor Manufacturing Co., Ltd | Effective MIM fabrication method and apparatus to avoid breakdown and leakage on damascene copper process |
| US6452779B1 (en) * | 2002-03-25 | 2002-09-17 | International Business Machines Corporation | One-mask metal-insulator-metal capacitor and method for forming same |
| JP2003309181A (ja) * | 2002-04-16 | 2003-10-31 | Mitsubishi Electric Corp | 半導体装置の製造方法及び、キャパシタの製造方法 |
| US6746914B2 (en) * | 2002-05-07 | 2004-06-08 | Chartered Semiconductor Manufacturing Ltd. | Metal sandwich structure for MIM capacitor onto dual damascene |
| US6720608B2 (en) * | 2002-05-22 | 2004-04-13 | United Microelectronics Corp. | Metal-insulator-metal capacitor structure |
| US6734079B2 (en) * | 2002-06-13 | 2004-05-11 | Taiwan Semiconductor Manufacturing Co., Ltd | Microelectronic fabrication having sidewall passivated microelectronic capacitor structure fabricated therein |
| US6730573B1 (en) * | 2002-11-01 | 2004-05-04 | Chartered Semiconductor Manufacturing Ltd. | MIM and metal resistor formation at CU beol using only one extra mask |
| US6713840B1 (en) * | 2003-02-27 | 2004-03-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal-insulator-metal device structure inserted into a low k material and the method for making same |
-
2002
- 2002-12-26 KR KR10-2002-0084633A patent/KR100500444B1/ko not_active IP Right Cessation
-
2003
- 2003-10-29 US US10/696,438 patent/US6924207B2/en not_active Expired - Fee Related
- 2003-12-25 JP JP2003430533A patent/JP2004214663A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011211236A (ja) * | 2011-07-15 | 2011-10-20 | Renesas Electronics Corp | 半導体装置 |
| KR20210027194A (ko) * | 2019-08-30 | 2021-03-10 | 코칩 주식회사 | 포토레지스트를 활용한 수퍼캐패시터의 제조 방법 |
| KR102393191B1 (ko) | 2019-08-30 | 2022-05-02 | 코칩 주식회사 | 포토레지스트를 활용한 수퍼캐패시터의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20040057816A (ko) | 2004-07-02 |
| US6924207B2 (en) | 2005-08-02 |
| KR100500444B1 (ko) | 2005-07-12 |
| US20040126984A1 (en) | 2004-07-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8298902B2 (en) | Interconnect structures, methods for fabricating interconnect structures, and design structures for a radiofrequency integrated circuit | |
| KR100588373B1 (ko) | 반도체 소자의 형성 방법 | |
| JP2005354080A (ja) | Ｍｉｍキャパシタ及びその製造方法 | |
| JP2007221161A (ja) | 半導体デバイスで用いられるキャパシタとその製造方法 | |
| JP2005340808A (ja) | 半導体装置のバリア構造 | |
| JP2004214663A (ja) | 金属電極を有するキャパシター製造方法 | |
| JP2000101023A (ja) | 半導体装置及びその製造方法 | |
| US6734116B2 (en) | Damascene method employing multi-layer etch stop layer | |
| US6387754B2 (en) | Method of forming an on-chip decoupling capacitor with bottom hardmask | |
| JP4425707B2 (ja) | 半導体装置およびその製造方法 | |
| TW200414512A (en) | Method of manufacturing semiconductor device | |
| US6894364B2 (en) | Capacitor in an interconnect system and method of manufacturing thereof | |
| KR20050022475A (ko) | 캐패시터를 갖는 반도체 소자 제조 방법 | |
| US7417302B2 (en) | Semiconductor device and method of manufacturing the same | |
| CN113690174A (zh) | 半导体结构及其形成方法 | |
| KR100300046B1 (ko) | 반도체소자의제조방법 | |
| JP2002141472A (ja) | 半導体装置及びその製造方法 | |
| JP2004273600A (ja) | 半導体装置の製造方法 | |
| JP2004071840A (ja) | 半導体装置の製造方法 | |
| JP2004158821A (ja) | 半導体装置の製造方法 | |
| KR100607749B1 (ko) | 금속 층간 절연막 형성 방법 | |
| JP4379245B2 (ja) | 半導体装置の製造方法 | |
| TW396455B (en) | Semiconductor process for improving non-uniform etching thickness by providing etch stop layer | |
| KR20060055704A (ko) | 엠아이엠 캐패시터의 제조방법 | |
| JP2000021815A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050513 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070118 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090106 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090406 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090519 |